JP4230680B2

JP4230680B2 - Multilayer circuit board

Info

Publication number: JP4230680B2
Application number: JP2001198356A
Authority: JP
Inventors: 亮榎本; 一坂本; 直杉山
Original assignee: Ibiden Co Ltd
Current assignee: Ibiden Co Ltd
Priority date: 2000-06-29
Filing date: 2001-06-29
Publication date: 2009-02-25
Anticipated expiration: 2021-06-29
Also published as: JP2002083926A

Abstract

PROBLEM TO BE SOLVED: To provide a semiconductor chip mounting circuit board wherein the distance between semiconductor chips is shortened, a trouble caused by the resistance and the inductance of the wiring is eliminated and an electric signal is transmitted at high speed without delay. SOLUTION: The semiconductor chip mounting circuit board is provided in such a way that two kinds of conductive bumps, i.e., mounting bumps 22a on which semiconductor chips 42 such as IC chips or the like are mounted and connecting bumps 22b which are electrically connected to other printed- circuit boards, are formed on the same surface of an insulating substrate 10, and that a conductor circuit 40 which connects the conductive bumps 22a, 22b is formed on the other surface of the insulating substrate 10. Its manufacturing method is provided. The multilayered circuit board in which the semiconductor chip mounting circuit board and another single-sided circuit board are laminated is provided.

Description

【０００１】
【発明の属する技術分野】
本発明は、半導体チップを実装するに好適な半導体チップ実装用回路基板と、半導体チップを実装した回路基板と半導体チップを実装していない回路基板とを交互に積層し、一体化してなる多層化回路基板に関するものである。
【０００２】
【従来の技術】
最近、ＩＣチップの高密度実装化に対応するために、ＩＣチップを基板内に埋め込み積層する技術が提案されている。例えば、特開平９−２１９４９０号公報、特開平１０−１３５２６７号公報、及び特開平１０−１６３４１４号公報には、そのような積層パッケージが開示されている。
このような従来技術では、ＴＳＯＰ（Thin Small Outline Package）、ＴＣＰ（Tape Carrier Package）、ＢＧＡ（Ball Grid Array）等のＩＣパッケージを一層毎に組み立てた後に、複数のＩＣパッケージを積層する。このとき、各層間は、予め各パッケージに設けた外部接続用の端子を介して接続される。
しかしながら、このような従来技術では、多くの製造工程を経なければならないことから、加工コストの増加を招いていた。
【０００３】
図５および図６は、上記従来技術により製造された積層パッケージを示している。図５は、樹脂でモールドされたパッケージを積層したものを示し、また、図６(a)は、図５に示すモジュール基板の側面図、図６(b)は同じく平面図である。
これらのＩＣパッケージ１００Ａ，１００Ｂには、ＩＣ実装部１０６と、その上面に実装されたＩＣチップ１０２と、ＩＣチップ１０２と外部部品とを接続するリード１０１と、ＩＣチップ１０２とリード１０１とを樹脂内部で接続するボンディングワイヤ１０３とが設けられている。また、ＩＣチップ１０２を含む所定の領域は、樹脂体１０４により被覆されている。
このような構造のＩＣパッケージ１００Ａの上側には、他のＩＣパッケージ１００Ｂが積層された状態とされて、基板１０５に実装されている。
【０００４】
【発明が解決しようとする課題】
ところで、上記のＩＣパッケージ１００Ａ，１００Ｂを厚さ方向に積み重ねて、基板１０５に実装しようとすると、樹脂体１０４の厚みのために総モジュール厚が厚くなってしまうという問題がある。また、ＩＣパッケージ１００Ａ，１００Ｂを横方向に基板１０５に実装する場合には、総モジュールが大きくなるという問題がある。さらに、上下のパッケージ１００Ａ，１００Ｂは、それぞれのリード１０１によって基板１０５に接続されているので、パッケージ１００Ａ，１００Ｂの積層時に位置ずれが生じると、リード１０１間が短絡してしまうおそれがあった。
【０００５】
ＩＣカードや携帯電話等の電子機器の小型化に伴い、ＩＣパッケージに対しても、更なる高密度化と薄型化が要求されている現在、上記従来技術では、十分な高密度・薄型化を図ることは困難である。
【０００６】
このような問題を解決するためには、ＩＣチップ１０２を樹脂体１０４でモールドする構成を変更し、例えばプリント基板を積層しながらその層間にＩＣチップを実装するという技術も検討されている。しかしながら、そのような構成を採用した場合には、プリント基板の表裏両面に導電性バンプ（プリント基板間の接続用および、ＩＣチップ実装用）を形成することが必要となる。現在のところ、そのようなプリント基板を製造するには、高価な電着法を利用することが考えられるが、そのような方法ではＩＣパッケージの製造コストが上昇してしまい、経済的ではないという問題があった。
【０００７】
そこで、本発明は、従来技術が抱える上記問題点に鑑みてなされたものであり、その目的とするところは、ＩＣパッケージの高密度・薄型化を図るために、ＩＣ等の半導体チップとの電気的接続を確実に行うことができるとともに、半導体チップから引き出された配線をさらに積層化することができるような構造を有する半導体チップ実装用の回路基板に半導体チップを実装してなる第１の回路基板と、半導体チップが通過し、収納され得るように形成された貫通孔を有する、半導体チップが実装されていない第２の回路基板とを交互に積層した後、その積層体を加熱プレスにより一体化してなる多層化回路基板を提供することにある。
【０００８】
【課題を解決するための手段】
そこで、本発明者らは、上掲の目的を実現するために鋭意研究した結果、絶縁性樹脂基材の一方の表面に、半導体チップを実装するための実装用バンプと積層用の回路基板との接続を図るための接続用バンプとの二種類の導電性バンプを突設し、実装用バンプ位置および接続用バンプ位置に対応して、絶縁性樹脂基材の一方の表面から他方の表面に達する非貫通孔に導電性物質を充填してなるバイアホールを形成し、実装用バンプに対応するバイアホールと接続用バンプに対応するバイアホールとを接続する導体回路を、絶縁性樹脂基材の他方の表面に形成してなる半導体チップ実装用の回路基板に、半導体チップを実装してなる第１の回路基板は、積層用の第２の回路基板と交互に積層することが可能であることを知見し、以下の内容を要旨構成とする本発明に想到した。すなわち、
【０００９】
本発明の多層化回路基板に用いる第１の回路基板は、絶縁性樹脂基材の一方の表面の中央部に半導体チップを実装するための実装領域を有するとともに、その実装領域の外側において積層用の回路基板との電気的な接続を行う周辺接続領域を有しており、前記実装領域内には、前記半導体チップが接続される実装用バンプ（第１の導電性バンプ）が突設されると共に、前記周辺接続領域には、前記積層用の第２の回路基板に電気的に接続される接続用バンプ（第２の導電性バンプ）が突設され、前記絶縁性樹脂基材の前記一方の表面から他方の表面に達する非貫通孔内に充填された導電性物質からなるバイアホールが、前記第１の導電性バンプおよび第２の導電性バンプにそれぞれ対応した位置に設けられ、前記第１の導電性バンプに対応するバイアホールと前記第２の導電性バンプに対応するバイアホールとをそれぞれ電気的に接続する導体回路が、前記絶縁性樹脂基材の他方の表面に中央部から周辺部に向って延設されていることを特徴とする。
【００１０】
上記構成によれば、第１の回路基板は、半導体チップを絶縁性樹脂基材の片面に設けた第１の導電性バンプ上に実装した状態で、第２の回路基板と交互に積層することができる。従って、配線基板の高密度化や半導体チップ間の距離の短縮化を図り、配線の抵抗やインダクタンスに起因する不具合を低減することができ、電気信号を遅延なく高速で伝達することができる多層化回路基板の製造に非常に有利となる。
【００１１】
本発明の多層化回路基板に用いる半導体チップを実装した第１の回路基板において、各バイアホールを構成する導電性物質は、電解銅めっき膜から形成されるとともに、第１の導電性バンプおよび第２の導電性バンプは、電解すずめっき膜から形成されることが望ましい。
【００１２】
このような構成によれば、導体と導体とを接着する役目を果して電気的接続を確実に行うことができ、接続性や信頼性という点で有利である。
【００１３】
また、第１の導電性バンプおよび第２の導電性バンプは、Ｓｎ、Ｐｂ、Ａｇ、Ａｕ、Ｃｕ、Ｚｎ、Ｉｎ、Ｂｉから選ばれるいずれか1の金属で形成されることが望ましく、さらに、半田またはスズ合金から形成することもできる。
【００１４】
本発明の多層化回路基板は、半導体チップが搭載された第１の回路基板と、半導体チップが搭載されていない第２の回路基板とを交互に積層し、その積層された回路基板が加熱プレスによって一体化されてなる多層化回路基板において、
前記第１の回路基板は、絶縁性樹脂基材の一方の表面の中央部において半導体チップが実装された第１の導電性バンプを有するとともに、前記絶縁性樹脂基材の一方の表面の周辺部において前記第２の回路基板に電気的に接続された第２の導電性バンプとを有し、
前記絶縁性樹脂基材の前記一方の表面から他方の表面に達する非貫通孔内に充填された導電性物質からなるバイアホールが、前記第１の導電性バンプおよび第２の導電性バンプに対応した位置にそれぞれ形成され、
前記第１導電性バンプに対応するバイアホールと前記第２導電性バンプに対応するバイアホールとを電気的に接続する導体回路が、前記絶縁性樹脂基材の他方の表面にその中央部から周辺部に向って延設され、
前記第２の回路基板は、絶縁性樹脂基材の中央部において、前記半導体チップが通過し、収納され得るように形成された貫通孔を有し、
前記絶縁性樹脂基材の一面にはその周辺部において、前記第１の回路基板の前記第２の導電性バンプに電気的に接続される導体回路が形成され、
前記絶縁性樹脂基材の他面から前記導体回路に達する非貫通孔内に充填された導電性物質からなるバイアホールが形成され、さらに、
そのバイアホールホールの直上には、上層に隣接して積層される第１の回路基板の他方の表面に形成された導体回路に電気的に接続される導電性バンプが形成されていることを特徴とする。
【００１５】
上記各バイアホール群は、電解銅めっき膜から形成されるとともに、導電性バンプは、電解すずめっき膜から形成されることが望ましい。
【００１６】
また、上記導電性バンプは、Ｓｎ、Ｐｂ、Ａｇ、Ａｕ、Ｃｕ、Ｚｎ、Ｉｎ、Ｂｉから選ばれるいずれか１の金属で形成されることが望ましく、さらに、半田またはスズ合金から形成することもできる。
【００１７】
さらに、上記多層化回路基板を構成する第１の回路基板の導体回路の表面には、粗化層が形成されることが望ましい。
【００１８】
【発明の実施の形態】
本発明で用いる半導体チップを実装する第１の回路基板の特徴は、ＩＣチップ等の半導体チップを第１の導電性バンプを介して実装した状態で、積層用の第２の回路基板と共に積層されて、半導体チップ間の信号伝達を速やかに行うことができる多層化回路基板の製造に好適に用いられる点にある。
【００１９】
すなわち、本発明で用いる半導体チップを実装する第１の回路基板は、絶縁性樹脂基材から形成され、そのほぼ中央部に半導体チップを実装する領域を有するとともに、その実装領域から外側に向う周辺部には、多層化の際に、隣接する他の積層用の第２の回路基板との電気的接続を図るための接続領域を有している。
【００２０】
絶縁性樹脂基材の半導体チップ実装領域を取り囲んだ部分には、多数のバイアホールが形成されるとともに、それぞれの真上には半導体チップが実装される第１の導電性バンプが絶縁性基材の表面から突出して形成される。
【００２１】
また、絶縁性樹脂基材の周辺部にも、多数のバイアホールが形成されるとともに、それぞれの真上には積層用の第２の回路基板に電気的に接続される第２の導電性バンプが、第１の導電性バンプと同様に、絶縁性樹脂基材の表面から突出して形成される。
【００２２】
上記第１の導電性バンプは、対応するバイアホールを介して、絶縁性樹脂基材の反対側の表面に形成された導体回路に接続され、その導体回路は、中央部から周辺部に向かって延設され、その周辺部において、第２の導電性バンプに対応するバイアホールに電気的に接続されている。
【００２３】
このような半導体チップが実装された第１の回路基板は、半導体チップが実装されていない他の積層用の第２の回路基板と交互に積層され、一体化されることができるので、高密度化および高機能化の実現を図ることができる多層化回路基板が形成される。
【００２４】
そのような多層化に際しては、例えば、その表層側には、演算機能を主として有する半導体チップを実装した第１の回路基板を配置させ、内層側には、メモリー機能を主として有する半導体チップを実装した第１の回路基板を配置させ、それらの半導体チップを実装した第１の回路基板間には、絶縁性樹脂基材のほぼ中央部に半導体チップ実装領域に対応した開口が設けられ、かつその一面に導体回路を有し、絶縁性樹脂基材の他面にはその導体回路に達する非貫通孔内に導電性物質を充填してなる充填バイアホールが形成されると共に、そのバイアホールの直上に導電性バンプが形成された積層用の第２の回路基板を配置させた状態で、それら複数の回路基板を積層し、さらに一括して加熱プレスすることによって一体化することが望ましい。
【００２５】
そのようにして得られた多層化回路基板において、第１の回路基板上に実装された半導体チップは、スペーサとしての機能も有する隣接する第２の回路基板に設けた中央開口内に臨んで樹脂封止され、その状態で、第１の導電性バンプおよびそれに対応するバイアホールを介して絶縁性基材の反対側に設けた導体回路に接続されている。その導体回路は、基板外周部に向かって延設され、隣接する第２の回路基板との接続用の第２の導電性バンプに対応するバイアホールに接続されているので、半導体チップ間の距離の短縮化や、配線抵抗やインダクタンスに起因する不具合が低減されるので、その結果、電気信号の伝達を高速で遅延なく行うことができる。
【００２６】
本発明の多層化回路基板を構成する第１および第２の回路基板は、絶縁性樹脂基材から形成され、その絶縁性樹脂基材は、有機系絶縁性基材であれば使用でき、具体的には、アラミド不織布−エポキシ樹脂基材、ガラス布エポキシ樹脂基材、アラミド不織布−ポリイミド基材、ビスマレイミドトリアジン樹脂基材、ＦＲ−４、ＦＲ−５から選ばれるリジッド（硬質）の積層基材、あるいは、ポリフェニレンエーテル（ＰＰＥ）フィルム、ポリイミド（ＰＩ）などのフィルムからなるフレキシブル基材から選ばれる１種であることが望ましい。
【００２７】
特に、硬質の絶縁性樹脂基材は、従来のような半硬化状態のプリプレグではなく、完全に硬化した樹脂材料から形成されるので、このような材料を用いることによって、絶縁性樹脂基材上へ銅箔を加熱プレスによって圧着させる際に、プレス圧による絶縁性樹脂基材の最終的な厚みの変動がなくなるので、ビアホールの位置ずれを最小限度に抑えて、ビアランド径を小さくできる。したがって配線ピッチを小さくして配線密度を向上させることができる。また、基材の厚みを実質的に一定に保つことができるので、後述する充填ビアホール形成用の非貫通孔をレーザ加工によって形成する場合には、そのレーザ照射条件の設定が容易となる。
【００２８】
上記絶縁性樹脂基材の一方の表面上への導体回路の形成は、銅箔等の金属箔を適切な樹脂接着剤を介して絶縁性樹脂基材に貼り付け、その後、適切なエッチング処理を施すことによって行われる。
このような絶縁性樹脂基材上への銅箔の貼付に代えて、絶縁性樹脂基材上に予め銅箔が貼付られた片面銅張積層板を用いることもでき、その銅箔は密着性改善のために
マット処理されていてもよい。片面銅張積層板を使用することが最も好ましい実施の形態である。
【００２９】
上記片面銅張積層板は、エポキシ樹脂基材、フェノール樹脂、ビスマレイミド−トリアジン樹脂などの熱硬化性樹脂をガラスクロスに含浸させてＢステージとしたプリプレグと銅箔を積層して加熱加圧プレスすることにより得られる基板である。この片面銅張積層板は、リジッドな基板であり、扱いやすくコスト的にも最も有利である。また、絶縁性樹脂基材の表面に、金属を蒸着した後、電解めっきを用いて、金属層を形成することもできる。
【００３０】
上記絶縁性樹脂基材の厚さは、１０〜２００μｍ、好ましくは１５〜１００μｍであり、２０〜８０μｍが最適である。これらの範囲より薄くなると強度が低下して取扱が難しくなり、逆に厚すぎると微細なバイアホールの形成および導電性材料による充填が難しくなるからである。
【００３１】
一方、導体回路を形成する銅箔の厚さは、５〜３６μｍ、好ましくは８〜３０μｍであり、１２〜２５μｍがより好適である。その理由は、後述するようにバイアホール形成用の非貫通孔をレーザ加工によって設ける際に、薄すぎると貫通してしまうからであり、逆に厚すぎるとエッチングにより、ファインパターンを形成し難いからである。
【００３２】
バイアホール形成用の非貫通孔は、絶縁性樹脂基材の銅箔貼付面と反対側の表面に、半硬化状態の樹脂接着剤層を介して予め光透過性の樹脂フィルムを粘着させ、その樹脂フィルム上からレーザ照射を行って形成される。
【００３３】
上記レーザ照射によって開口が設けられた樹脂フィルムは、絶縁性樹脂基材の表面から銅箔に達する非貫通孔内に導電性物質を充填してバイアホールを形成する際には印刷用マスクとして機能し、また非貫通孔内に導電性物質を充填した後、バイアホール表面の直上に導電性バンプを形成する際には、そのバンプの突出高さを調整する機能を果たすものであり、所定の工程を経た後に、接着剤層から剥離されるような粘着剤層を有する。
【００３４】
上記樹脂フィルムは、たとえば、粘着剤層の厚みが１〜２０μｍであり、フィルム自体の厚みが１０〜５０μｍであるポリエチレンテレフタレート樹脂フィルム（以下、「ＰＥＴフィルム」と言う）から形成されるのが好ましい。
その理由は、ＰＥＴフィルムの厚さに依存して、導電性バンプの絶縁性基材表面からの突出量が決まるので、１０μｍ未満の厚さでは突出量が小さすぎて接続不良になりやすく、逆に５０μｍを超えた厚さでは、溶融した導電性バンプが接続界面において拡がりすぎるので、ファインパターンの形成ができないからである。
【００３５】
上記レーザ加工機としては、炭酸ガスレーザ加工機や、ＵＶレーザ加工機、エキシマレーザ加工機等を使用できる。特に、炭酸ガスレーザ加工機は、加工速度が速く、安価に加工できるため工業的に用いるには最も適しており、本発明に最も望ましいレーザ加工機である。
【００３６】
このような炭酸ガスレーザによって、上記範囲の厚さを有する絶縁性樹脂基材に形成される非貫通孔の口径は、５０〜２００μｍの範囲であることが望ましく、その際のレーザ照射条件は、パルスエネルギーが０．５〜１００ｍＪ、パルス幅が１〜１００μｓ、パルス間隔が０．５ｍｓ以上、ショット数が３〜５０であることが望ましい。
【００３７】
非貫通孔の口径に制限を設けた理由は、５０μｍ未満では非貫通孔内に導電性ペーストを充填し難くなると共に、接続信頼性が低くなるからであり、２００μｍを超えると、高密度化が困難になるからである。
【００３８】
非貫通孔に導電性物質を充填してバイアホールを形成する前に、非貫通孔の内壁面に残留する樹脂残滓を取り除くためのデスミア処理、例えば、酸や過マンガン酸、クロム酸などの酸化剤などに浸漬する化学的除去方法、あるいは、プラズマ放電やコロナ放電などを用いた物理的除去方法によって処理することが接続信頼性確保の点から望ましい。
【００３９】
特に、絶縁性樹脂基材上に接着剤層や保護フィルムが貼付けられた状態で行う場合には、たとえば、プラズマ放電やコロナ放電等を用いたドライデスミア処理によることが望ましい。ドライデスミア処理のうち、プラズマクリーニング装置を使用したプラズマクリーニングがとくに好ましい。
この実施態様では、バイアホール形成用の非貫通孔をレーザ加工で形成したが、ドリル加工、パンチング加工等の機械的方法で穴開けすることも可能である。
【００４０】
上記デスミア処理を行った非貫通孔内に導電性物質を充填してバイアホールを形成する方法には、めっき処理によるめっき充填方法や導電性ペーストの充填による方法がある。特に、めっき充填による場合には、絶縁性樹脂基材上の銅箔にめっきが析出しないように、予め保護フィルムを貼付してめっき液との接触を阻止する措置を取り、その上で非貫通孔内にめっきを充填してバイアホールとする。
【００４１】
上記めっき充填は、電解めっき処理または無電解めっき処理のいずれによっても行うことができるが、電解めっき処理が望ましい。
【００４２】
電解めっきとしては、例えば、Ｓｎ、Ｐｂ、Ａｇ、Ａｕ、Ｃｕ、Ｚｎ、Ｉｎ、Ｂｉ、半田またはスズ合金等を使用できるが、特に、電解銅めっきが最適である。
電解めっき処理により充填する場合は、絶縁性樹脂基材に形成された銅箔をめっきリードとして電解めっきを行う。この銅箔（金属層）は、絶縁性樹脂基材の一方の表面の全域に亘って形成されているため、電流密度が均一となり、非貫通孔を電解めっきにて均一な高さで充填することができる。
ここで、電解めっき処理の前に、非貫通孔内の金属層の表面を酸などで活性化処理しておくとよい。
【００４３】
また、電解めっきした後、孔から盛り上がった電解めっき（金属）を研磨などで除去して、平坦化することもできる。研磨は、ベルトサンダーやバフ研磨等を使用できる。なお、電解めっきを絶縁基板よりも若干高くなるように残しておくこともできる。
【００４４】
また、めっき処理による導電性物質充填の代わりに、導電性ペーストを充填する方法、あるいは電解めっき処理又は無電解めっき処理によって非貫通孔の一部を充填し、残存部分に導電ペーストを充填して行うこともできる。
【００４５】
上記導電性ペーストとしては、銀、銅、金、ニッケル、各種はんだから選ばれる1種または2種以上の金属粒子からなる導電性ペーストを使用できる。
【００４６】
また、上記金属粒子としては、金属粒子の表面に異種金属をコーティングしたものも使用できる。具体的には銅粒子の表面に金または銀のような貴金属を被覆した金属粒子を使用することができる。
なお、導電性ペーストとしては、金属粒子に、エポキシ樹脂などの熱硬化性樹脂や、ポリフェニレンスルフィド（ＰＰＳ）樹脂を加えた有機系導電性ペーストが望ましい。
【００４７】
一方、この実施形態においては、レーザ加工によって形成された非貫通孔は、その孔径が５０〜２００μｍの微細孔としたため、導電ペーストを充填する場合には、気泡が残り易いので、電解めっきによる充填が実用的である。
【００４８】
絶縁性樹脂基材の銅箔貼付面（金属層）と反対側のバイアホールの直上に形成される、第１の導電性バンプおよび第２の導電性バンプは、めっき処理または導電性ペーストを印刷することによって形成されるが、レーザ照射によって保護フィルムに形成された開口内に、めっき処理によって、保護フィルムの厚さに関連する高さを有するめっきを充填することによって形成されることが望ましい。
【００４９】
上記めっき充填は、電解めっき処理または無電解めっき処理のいずれによっても行うことができるが、電解めっき処理が望ましい。
電解めっきとしては、例えば、Ｓｎ、Ｐｂ、Ａｇ、Ａｕ、Ｃｕ、Ｚｎ、Ｉｎ、Ｂｉ、半田またはスズ合金等を使用できるが、この実施形態においては、電解スズめっきが最適である。
【００５０】
上記第第１および第２の導電性バンプの高さとしては、３〜３０μｍの範囲が望ましい。その理由は、３μｍ未満では、バンプの変形により、バンプの高さのばらつきを許容することができず、また、３０μｍを越えるとマイグレーションやウイスカーの発生が増加するからである。特に、5μｍの高さとすることが最も好ましい。
【００５１】
また、第１および第２の導電性バンプは、めっき処理の代わりに、レーザ照射によって保護フィルムに形成された開口内に、導電性ペーストを充填することによって形成することもできる。
この場合には、電解めっきの高さのばらつきは、充填される導電性ペースト量を調整することにより是正され、多数の導電性バンプの高さをそろえることができる。
【００５２】
この導電性ペーストからなるバンプは、半硬化状態であることが望ましい。導電性ペーストは、半硬化状態でも硬く、熱プレス時に軟化した有機接着剤層を貫通させることができるからである。また、熱プレス時に変形して接触面積が増大し、導通抵抗を低くすることができるだけでなく、バンプの高さのばらつきを是正することができるからである。
【００５３】
この他に、例えば、導電性ペーストを、所定位置に開口の設けられたメタルマスクを用いてスクリーン印刷する方法、低融点金属であるはんだペーストを印刷する方法の他、はんだめっきを行う方法、あるいははんだ溶融液に浸漬する方法によって導電性バンプを形成することができる。
【００５４】
上記低融点金属としては、Ｐｂ−Ｓｎ系はんだ、Ａｇ−Ｓｎ系はんだ、インジウムはんだ等を使用することができる。
【００５５】
上記半導体チップを実装するための第１の導電性バンプの形状、サイズ、バンプピッチ等は、特に限定されるべきものではなく、実装する半導体チップの端子形状、端子サイズ、端子数に応じたものであれば良く、例えば、その形状としては、円柱、楕円柱、直方体、または立方体を採用することができる。円柱または楕円柱とした場合には、その直径は、５０〜２００μｍの範囲であることが望ましく、８０μｍであることが最も好ましい。
【００５６】
一方、第１の回路基板に隣接する第２の回路基板との電気的接続を図るための第２の導電性バンプの形状、サイズ、バンプピッチ等は、その目的の範囲内で適切に選択されるべきものである。たとえば、レーザ照射によってバイアホール形成用の非貫通孔と同時に形成されるPETフィルムの開口内に、上記第１の導電性バンプと同時にめっき充填によって形成される実施形態のもとでは、ほぼ同一の形状およびサイズに形成されるが、これに限られるものではない。
【００５７】
絶縁性樹脂基材の上記第１および第２の導電性バンプが形成された表面と反対側の表面に形成される導体回路は、銅箔面に感光性ドライフィルムを貼付するか、液状感光性レジストを塗布した後、所定の配線パターンを有するマスクを載置し、露光・現像処理することによってめっきレジスト層を形成した後、エッチングレジスト非形成部分の銅箔をエッチング処理することによって形成される。
【００５８】
上記導体回路の配線パターンは、基板のほぼ中央部に設けた第１の導電性バンプに対応するバイアホールと、基板の周辺部に設けた第２の導電性バンプに対応するバイアホールとを接続するように、基板のほぼ中央部から外周部に向かって延設された微細な線幅のパターンから構成される。
【００５９】
この配線パターンは、その厚みが５〜３０μｍであることが望ましく、１２μｍであることが最も好ましい。また、線幅と線間距離との比（Ｌ／Ｄ）は、５０μｍ／５０μｍ〜１００μｍ／１００μｍであることが望ましい。さらに、配線パターン上に形成されるランドは、その口径が１５０〜５００μｍであることが望ましく、特に、３５０μｍであることが好ましい。
【００６０】
上記パターン形成のためのエッチングは、硫酸−過酸化水素、過硫酸塩、塩化第二銅、塩化第二鉄の水溶液から選ばれる少なくとも1種により行われることが望ましい。
【００６１】
なお、導体回路の配線パターンを形成する手順は、導電性バンプを形成する前、または導電性バンプを形成した後のいずれでも良い。但し、導電性バンプを形成した後に配線パターンを形成する手順を採用した方が、そうでない場合（導体回路を形成した後に導電性バンプを形成する手順）に比べて、配線パターンが形成された表面側を保護する必要がない分だけ、プリント基板の製造が容易となる。
【００６２】
また上記導体回路の配線パターン表面には粗化層を形成し、回路基板相互を接合する接着剤層との密着性を改善し、剥離（デラミネーション）の発生を防止することが望ましい。
【００６３】
上記粗化処理は、例えば、ソフトエッチング処理や、黒化（酸化）−還元処理、銅−ニッケル−リンからなる針状合金めっき（荏原ユージライト製商品名インタープレート）の形成、メック社製の商品名「メックエッチボンド」なるエッチング液による表面粗化が望ましい。
【００６４】
また、必要に応じて、粗化層が形成された配線パターン上にさらに金属層を被覆してもよい。形成される金属としては、チタン、アルミニウム、亜鉛、鉄、インジウム、タリウム、コバルト、ニッケル、スズ、鉛、ビスマスの中から選ばれるいずれかの金属で被覆してもよい。
【００６５】
その被覆金属層の厚みは、０．０１〜３μｍの範囲が望ましい。その理由は、０．０１μｍ未満では、粗化層を完全に被覆できないことがあり、３μｍを越えると、形成した粗化層の凹部に被覆金属が充填されてしまい、粗化層を相殺してしまうことがあるからである。特に望ましい範囲は、０．０３〜１μｍの間である。その一例として、ホウフッ化スズとチオ尿素からなるスズ置換液を用いて、粗化層を被覆してもよい。
【００６６】
絶縁性樹脂基材の銅箔貼付面と反対側の表面には接着剤層が形成されることが望ましく、この接着剤層は、絶縁性樹脂基材の半導体チップ実装領域以外の表面に樹脂を塗布し、乾燥させて、未硬化状態としたものであることが望ましい。
【００６７】
上記接着剤層は、有機系接着剤から形成することが望ましく、その有機系接着剤としては、エポキシ樹脂、ポリイミド樹脂、熱硬化型ポリフェニレンエーテル（ＰＰＥ：Ｐｏｌｙｐｈｅｎｙｌｅｎｅｔｈｅｒ）、エポキシ樹脂と熱可塑性樹脂との複合樹脂、エポキシ樹脂とシリコーン樹脂との複合樹脂、ＢＴレジンから選ばれる少なくとも１種の樹脂であることが望ましい。
ここで、有機系接着剤の溶剤としては、ＮＭＰ、ＤＭＦ、アセトン、エタノールを用いることができる。
【００６８】
上記有機系接着剤である未硬化樹脂の塗布方法は、カーテンコータ、スピンコータ、ロールコータ、スプレーコータ、スクリーン印刷などを使用できる。
また、樹脂の塗布後、減圧・脱泡を行って、粗化層と樹脂との界面の気泡を完全に除去することも可能である。なお、接着剤層の形成は、接着剤シートをラミネートすることによって行うこともできる。
上記接着剤層の厚さは、５〜５０μｍが望ましい。接着剤層は、取扱が容易になるため、予備硬化（プレキュア）しておくことが好ましい。
【００６９】
上記第１の回路基板に実装される半導体チップは、第１の導電性バンプによって表面実装される。半導体チップとバンプの接続方法としては、半導体チップを第１の回路基板の実装領域に配置させた状態でリフローする方法や、予めバンプを加熱、溶解させておいた状態で半導体チップと第１の回路基板とを接合させる方法などがある。
【００７０】
その際に加える温度は、６０〜２２０℃の範囲が望ましい。６０℃未満では導電性金属が溶融しないし、２２０℃を越えると、バンプをなす導電性金属が隣り合うバンプとの間で短絡を引き起こしたりするからである。
特に、導電性金属にスズを用いた実施形態では、８０〜２００℃の範囲の温度がより好ましい。その温度内であれば、バンプの形状保持性が保たれつつも、溶解して接続を行えるからである。
【００７１】
半導体チップと第１の回路基板との隙間に充填される封止樹脂は、チップと樹脂基板の熱膨張率のミスマッチを防止するものであり、熱硬化性樹脂や、熱可塑性樹脂、紫外硬化樹脂、感光性樹脂等を用いることができる。
具体的には、エポキシ樹脂、シリコン樹脂、ポリイミド樹脂、フェノール樹脂、フッ素樹脂等を含んだ液状の樹脂や、それらの樹脂をシート状に形成した非導電性樹脂フィルム（例えば、ＮＣＦ）等を用いることができる。
【００７２】
上記半導体チップが実装された回路基板は、ほぼ類似の基板構造を有する半導体チップを実装していない積層用の回路基板や、別の半導体チップが実装された回路基板と共に積層されて、多層化回路基板が形成されることが望ましい。
【００７３】
上記半導体チップを実装していない積層用の回路基板としては、最外層に積層される回路基板を除いて、例えば、基板中央部に実装半導体チップよりわずかにサイズが大きな貫通孔（開口）が形成され、積層時に半導体チップがその貫通孔内に収容配置されるように構成される。
【００７４】
すなわち、この積層用の回路基板（第２の回路基板）は、絶縁性樹脂基材のほぼ中央部に実装半導体チップが通過できるような貫通孔が形成され、その一面側の周辺部には導体回路が形成され、他面側には導体回路に達するバイアホールが形成され、そのバイアホールの直上には隣接する回路基板に電気的接続される導電性バンプが形成されてなる。
【００７５】
上記半導体チップを実装する第１の回路基板と半導体チップを実装していない積層用の第２の回路基板とを積層する際には、第１の回路基板と第２の回路基板とを交互に配置して、たとえば、下層には第１の回路基板が、上層には積層用の第２の回路基板が位置するように順次積層する。
【００７６】
このような配置を採用した場合には、上層の積層用の第２の回路基板の中央開口部から半導体チップが露出するので、積層時にはその第２の回路基板に隣接した外側には、中央開口部を有していない他の積層用回路基板または天蓋板を配置させ、また下層の半導体チップを実装する第１の回路基板に隣接した外側には、絶縁性樹脂基材の一面側に導体回路が形成され、他面側には導体回路に達するバイアホールが形成され、そのバイアホールの直上には隣接する回路基板に電気的接続される導電性バンプが形成されてなる積層用の第２の回路基板を配置させた状態で、加熱プレスして一体化する。
【００７７】
このような回路基板の重ね合わせは、各基板に予め設けた位置決め用孔をＣＣＤカメラ等で光学的に検出し、その位置合わせを行いながら進める。
【００７８】
このような積層体は、５０〜２５０℃の温度で加熱されながら、０．５〜５ＭＰａの圧力でプレスされて、すべての回路基板が、１度のプレス成形により一体化される。加熱温度の範囲としては、１６０〜２００℃が好ましい。
【００７９】
このような積層体を一体化成形した後、最外層の回路基板の導体回路のランド上に半田体を供給して、半導体チップ以外の他の電子部品の実装を可能としたり、また、マザーボードへの接続端子とすることができる。
【００８０】
その際、最上層の回路基板のランド上には、たとえば、ニッケル−金層を形成し、その金−ニッケル層上に半田バンプを設け、さらにその半田バンプ上に半導体チップ以外の他の電子部品を搭載するように構成したり、同様に、最下層の回路基板のランド上にも、たとえば、ニッケル−金層を形成し、その金−ニッケル層上にはんだボールまたはＴピンを接合して、マザーボードへの接続端子とすることができる。
【００８１】
以下、本発明にかかる半導体チップ実装用回路基板および多層化回路基板の製造方法の一例について、添付図面を参照にして具体的に説明する。
【００８２】
（１）本発明にかかる半導体チップ実装用回路板（第１の回路基板）を製造するに当たって、絶縁性樹脂基材１０の片面に銅箔が１２が貼付けられたものを出発材料として用いる。
この絶縁性樹脂基材１０は、たとえば、ガラス布エポキシ樹脂基材、ガラス布ビスマレイミドトリアジン樹脂基材、ガラス布ポリフェニレンエーテル樹脂基材、アラミド不織布−エポキシ樹脂基材、アラミド不織布−ポリイミド樹脂基材から選ばれるリジッドな（硬質）積層基材が使用され得るが、ガラス布エポキシ樹脂基材が最も好ましい。
【００８３】
上記絶縁性樹脂基材１０の厚さは、１０〜２００μｍが望ましい。その理由は、１０μｍ未満の厚さでは、強度が低下して取扱が難しくなるとともに、電気的絶縁性に対する信頼性が低くなり、２００μｍを超える厚さでは微細なビアホールの形成および導電性ペーストの充填が難しくなるとともに、基板そのものが厚くなるためである。
【００８４】
また銅箔１２の厚さは、５〜３６μｍが望ましい。その理由は、後述するようなレーザ加工を用いて、絶縁性樹脂基材にビアホール形成用の非貫通孔を形成する際に、薄すぎると貫通してしまうからであり、逆に厚すぎるとエッチングにより、ファインパターンを形成し難いからである。
【００８５】
上記絶縁性樹脂基材１０および銅箔１２としては、特に、エポキシ樹脂をガラスクロスに含潰させてＢステージとしたプリプレグと銅箔とを積層して加熱プレスすることにより得られる片面銅張積層板を用いることが好ましい。
その理由は、銅箔１２が後述するようにエッチングされた後の取扱中に、配線パターンやビアホールの位置がずれることがなく、位置精度に優れるからである。
【００８６】
（２）このような絶縁性樹脂基材１０の銅箔１２が貼付けられた表面およびそれと反対側の表面に、保護フィルム１３および１４をそれぞれ貼付する（図１(a)参照）。
これらの保護フィルムは、たとえば、表面に粘着層を設けたポリエチレンテレフタレート（ＰＥＴ）フィルム（以下、「ＰＥＴフィルム」という）が使用され、特に、銅箔１２が貼付けられた表面と反対側の表面に設けた保護フィルム１４は、後述する導電性バンプの高さ調整用に使用される。
【００８７】
前記ＰＥＴフィルムは、粘着剤層の厚みが１〜２０μｍ、フィルム自体の厚みが１０〜５０μｍであるようなものが使用される。
【００８８】
（３）ついで、絶縁性樹脂基材１０上に貼付けられたＰＥＴフィルム１４の上方からレーザ照射を行って、ＰＥＴフィルム１４を貫通して、絶縁性樹脂基材１０の表面から銅箔１２に達する２種類の非貫通孔１６ａおよび１６ｂを形成する（図１(b)参照）。
【００８９】
上記非貫通孔１６ａは、絶縁性樹脂基材１０のほぼ中央部を占める半導体チップ実装領域に形成され、一方、非貫通孔１６ｂは絶縁性樹脂基材１０の実装領域の外側に位置する周辺領域に形成される。
このレーザ加工は、パルス発振型炭酸ガスレーザ加工装置によって行われ、そのレーザ照射条件は、パルスエネルギーが０．５〜１００ｍＪ、パルス幅が１〜１００μｓ、パルス間隔が０．５ｍｓ以上、ショット数が３〜５０の範囲内であることが望ましい。
このような加工条件のもとで形成され得る非貫通孔１６ａおよび１６ｂの口径は、５０〜２００μｍであることが望ましい。
【００９０】
（４）前記（３）の工程で形成された非貫通孔１６ａおよび１６ｂの内壁面に残留する樹脂残滓を取り除くために、デスミア処理を行う。このデスミア処理としては、プラズマ放電、コロナ放電等を用いたドライデスミア処理が、接続信頼性の確保の点から望ましい。
【００９１】
（５）次に、前記（４）でのデスミア処理を終えた基板に対して電解銅めっき処理を施して、非貫通孔１６ａおよび１６ｂ内に、電解銅めっき膜を充填してバイアホール２０ａおよび２０ｂを形成する（図1(c)参照）。
【００９２】
（６）その後、電解すずめっき処理を施して、レーザ照射によってPETフィルム１４に形成された開口内に、電解すずめっき膜を充填し、バイアホール２０ａの真上に位置して、半導体チップ実装用の導電性バンプ２２ａ（以下、「第１の導電性バンプ」という）を形成するとともに、バイアホール２０ｂの真上に位置して、他の回路基板との接続用の導電性バンプ２２ｂ（以下、「第２の導電性バンプ」という）を形成する（図１（d）参照）。
【００９３】
（７）次いで、絶縁性樹脂基材１０の銅箔貼付面に貼付けられたPETフィルム１３を剥離させた後、絶縁性樹脂基材の銅箔貼付面と反対側の表面にエッチング保護膜２６を貼付する。
【００９４】
（８）次に、銅箔１２の不要な部分をエッチング処理によって除去して、導体回路を形成する。この処理工程においては、先ず、銅箔１２を覆って感光性ドライフィルムレジストを貼付した後、所定の回路パターンに沿って露光、現像処理してエッチングレジスト層２４を形成し（図１(e)参照）、エッチングレジスト非形成部分の銅箔をエッチングして、所定の配線パターンを有する導体回路パターン４０を形成する（図２(a)参照）。
【００９５】
エッチング液としては、硫酸一過酸化水素、過硫酸塩、塩化第二銅、塩化第二鉄の水溶液から選ばれる少なくとも1種の水溶液が望ましい。
導体回路の一部としてのランドは、その内径がバイアホール口径とほぼ同様であるが、その外径は、５０〜２５０μｍの範囲に形成されることが好ましい。
【００９６】
（９）次に、前記（８）の工程で形成した導体回路４０の表面を粗化処理して粗化層を形成し（図示を省略する）、その後、絶縁性樹脂基材の銅箔貼付面と反対側の表面からPETフィルム１４および保護膜２６を剥離させ、その露出表面の所定個所に接着剤層（図示を省略する）を形成する（図２(b)参照）。
上記粗化処理は、多層化する際に、接着剤層との密着性を改善し、剥離（デラミネーション）を防止するためである。
【００９７】
粗化処理方法としては、例えば、ソフトエッチング処理や、黒化（酸化）−還元処理、銅−ニッケルーリンからなる針状合金めっき（荏原ユージライト製：商品名インタープレート）の形成、メック社製の商品名「メックエッチボンド」なるエッチング液による表面粗化がある。
【００９８】
この実施形態においては、上記粗化層の形成は、エッチング液を用いて形成されるのが好ましく、たとえば、導体回路の表面を第二銅錯体と有機酸の混合水溶液からエッチング液を用いてエッチング処理することによって形成することができる。かかるエッチング液は、スプレーやバブリングなどの酸素共存条件下で、銅導体回路を溶解させることができ、反応は、次のように進行するものと推定される。
【００９９】
Ｃｕ＋Ｃｕ（II）Ａｎ →２Ｃｕ（Ｉ）Ａｎ／２
２Ｃｕ（Ｉ）Ａｎ／２＋ｎ／４Ｏ_２＋ｎＡＨ（エアレーション）
→２Ｃｕ（II）Ａｎ＋ｎ／２Ｈ_２Ｏ
式中、Ａは錯化剤（キレート剤として作用）、ｎは配位数を示す。
【０１００】
この式に示されるように、発生した第一銅錯体は、酸の作用で溶解し、酸素と結合して第二銅錯体となって、再び銅の酸化に寄与する。本発明で用いられる第二銅錯体は、アゾール類の第二銅錯体がよい。この有機酸−第二銅錯体からなるエッチング液は、アゾール類の第二銅錯体および有機酸（必要に応じてハロゲンイオン）を、水に溶解して調製することができる。
【０１０１】
このようなエッチング液は、たとえば、イミダゾール銅(ＩＩ)錯体１０重量部、グリコール酸７重量部、塩化カリウム５重量部を混合した水溶液から形成される。
【０１０２】
本発明にかかる半導体チップ実装用の第１の回路基板は、上記（１）〜（９）の工程にしたがって製造され、さらに、例えば、図３および図４に示すように、他の回路基板６０、７０および８０とともに積層されて、多層化される。
そのような多層化に際して、絶縁性樹脂基材上に形成された第１の導電性バンプ２２ａと、実装される半導体チップ４２との間に、シート状の封止用樹脂を介在させ、例えば、加熱雰囲気下で半導体チップ４２の端子３Ａを第１の導電性バンプ２２ａに接合させることによって、端子−バンプ間の電気的接続がなされるとともに、半導体チップと絶縁性樹脂基材との隙間が溶融固化した樹脂３Ｂによって封止されて、半導体チップ４２の表面実装が行われ、半導体チップが実装された第１の回路基板５０が製造される。
【０１０３】
本発明による半導体チップ実装回路基板５０（第１の回路基板）と共に積層される他の回路基板の一つである回路基板６０（第２の回路基板）は、上述したような第１の回路基板の処理工程とほぼ同様の処理工程を経て製造され、第１の回路基板５０に隣接して積層される、いわゆるスペーサとしての機能を有する回路基板である。
【０１０４】
この第２の回路基板６０は、絶縁性樹脂基材１０の周辺部において、第１の回路基板５０の非貫通孔１６ｂに対応する位置に、バイアホール６２および導電性バンプ６４を有して形成されるとともに、絶縁性樹脂基材１０のほぼ中央部に半導体チップ４２の外形とほぼ同じサイズの貫通孔６８が形成され、さらに導電性バンプ６４が形成された絶縁性樹脂基材１０の表面の適切な個所に接着剤層が形成された構造を有する。
【０１０５】
図３は、半導体チップが実装された２枚の第１の回路基板５０を、半導体チップが実装されていない２枚の第２の回路基板６０と交互に積層し、上層の第２の回路基板６０のさらに外側には、第２の回路基板６０の導電性バンプ６４に接続される導体回路８２だけを有するが、中央開口部を有しない天蓋板８０を配置し、さら下層の第１の回路基板５０の外側には、絶縁性樹脂基材の一面側に導体回路７２が形成され、他面側には導体回路７２に達するバイアホール７４が形成され、そのバイアホール７４の直上には隣接する第１の回路基板５０に電気的に接続される導電性バンプ７６が形成されてなる積層用回路基板７０を配置させた状態で、加熱プレスして一体化する。このような積層に際して、実装された半導体チップ４２を取り囲む基板間の隙間には、封止樹脂が充填される。
【０１０６】
図４は、このように６層に積層された積層体を示し、1度の加熱プレス成形により一体化される。加圧と同時に加熱することで、各回路基板に設けた接着剤層が硬化して、半導体チップが実装された第１の回路基板５０とスペーサとして機能する第２の回路基板６０との間、第２の回路基板６０と天蓋板８０との間、および半導体チップが実装された第１の回路基板５０と積層用回路基板７０との間で強固な接着が行われる。なお、熱プレスとしては、真空熱プレスを用いることが好適である。
【０１０７】
このように一体化して形成された多層化回路基板の最下層の回路基板７０の導体回路７２のランド上に、ニッケル−金層（図示を省略する）をそれぞれ形成し、さらに、そのニッケル−金層上には、マザーボード側の端子に接続される半田ボール７８が配設される。
【０１０８】
なお、絶縁性樹脂基材の表面に予め形成された接着剤層に代えて、各回路基板が製造されて後、多層化する段階において、絶縁性樹脂基材の導電性バンプ側の表面の適切な個所に接着剤を塗布し、乾燥化した状態の未硬化樹脂からなる接着剤層として形成することもできる。この接着剤層は、取扱が容易になるため、プレキュアしておくことが好ましく、その厚さは、５〜５０μｍの範囲が望ましい。
【０１０９】
上述した実施形態では、２枚の第１の回路基板５０と２枚の第２の回路基板６０とを交互に積層し、さらにその下側には積層用回路基板７０を、上側には天蓋板８０を積層して６層に多層化したが、そのような例に限定されるものではなく、実装する半導体チップのサイズや数量、絶縁性樹脂基材の種類、厚さ等に応じて、５層以下あるいは７層以上の多層化回路基板の製造にも適用できることは勿論のことである。
【０１１０】
【実施例】
（実施例１）
（１）エポキシ樹脂をガラスクロスに含潰させてＢステージとしたプリプレグと、銅箔とを積層して加熱プレスすることにより得られる片面銅張積層板を基板として用いる。絶縁性樹脂基材１０の厚さは５０μｍ、銅箔１２の厚さは、１８μｍとした。
【０１１１】
（２）このような絶縁性樹脂基材１０の銅箔１２が貼付けられた表面およびそれと反対側の表面に、それぞれ厚さ２２μｍのＰＥＴフィルム１３および１４を貼付ける。上記ＰＥＴフィルムは、厚みが１０μｍの粘着剤層と、厚みが１２μｍのＰＥＴフィルムベースとからなる。
【０１１２】
（３）次いで、ＰＥＴフィルム１４の上方から、以下のようなレーザ加工条件でパルス発振型炭酸ガスレーザを照射して、ビアホール形成用の非貫通孔１６ａおよび１６ｂを形成した後、非貫通孔１６の開口内壁に残留する樹脂を取り除くために、プラズマクリーニング処理を施した。
〔レーザ加工条件〕
パルスエネルギー０．７ｍＪ
パルス幅１５ μｓ
パルス間隔２ｍｓ以上
ショット数２
【０１１３】
（４）次いで、絶縁性樹脂基材１０の銅箔１２が貼付けられた表面に、保護フィルム１３を貼付けた状態で、下記組成の電解めっき水溶液で下記めっき条件にて電解銅めっき処理を施して、非貫通孔１６ａおよび１６ｂの内部に電解銅めっきを充填して、口径１５０μｍ、バイアホール間距離５００μｍのバイアホール２０ａおよび２０ｂをそれぞれ形成した。
【０１１４】
〔電解めっき水溶液〕
硫酸１８０ｇ／ｌ
硫酸銅８０ｇ／ｌ
添加剤（アトテックジャパン製、商品名：カパラシドＧＬ）
１ ml／ｌ
〔電解めっき条件〕
電流密度２Ａ／ｄｍ２
時間３０分
温度２５ ℃
【０１１５】
（５）次に、下記組成の電解めっき水溶液で下記めっき条件にて電解すずめっき処理を施して、PETフィルム１４に形成された開口内に、電解すずめっき膜を充填し、バイアホール２０ａおよび２０ｂ上に、直径１５０μｍ、高さ５μｍ、バンプ間距離５００μｍの第１の導電性バンプ２２ａおよび第２の導電性バンプ２２ｂをそれぞれ形成した。
【０１１６】
〔電解めっき水溶液〕
硫酸１０５ｍｌ／ｌ
硫酸すず（SnSO4）３０ｇ／ｌ
添加剤４０ ml／ｌ
〔電解めっき条件〕
電流密度２Ａ／ｄｍ^２
時間２０分
温度２５ ℃
【０１１７】
（６） PETフィルム１４上にさらに保護膜２６を形成した。この保護膜２６の形成は、PETフィルム貼付でも良いしまたはレジスト層形成によりなされる。さらに、絶縁性樹脂基材の銅箔面に貼付された保護膜１３を剥離した後、その銅箔面にエッチングレジスト層２４を形成し、エッチングレジスト非形成部分の銅箔を、塩化第二銅のエッチング溶液で処理することにより、バイアホール１６ａに対応した位置に直径４００μｍのランドを、バイアホール１６ｂに対応した位置に直径４００μｍのランドを有し、それらのランド間を接続する配線部分のＬ／Ｓ＝５０μｍ／５０μｍであるような導体回路パターン４０を形成した。
【０１１８】
（８）次いで、導体回路４０の表面をエッチング液で粗化して粗化層（図示を省略する）を形成し、その後、銅箔貼付面と反対側の表面からPETフィルム１４および２６を剥離させ、その表面に接着剤層（図示を省略する）を形成して、半導体チップ実装用の片面回路基板を製造した。
【０１１９】
（９）前記（８）で得た片面回路基板と半導体チップ４２との間にシート状の封止用樹脂を介在させた状態で、ポッティングのような方法で、第１の導電性バンプ２２ａに対して半導体チップ４２を表面実装して、半導体チップ実装回路基板（第１の回路基板）５０を作製した。この際、半導体チップ４２の下面側から、金製のバンプが突設されており、このバンプが第１の導電性バンプ２２ａに埋め込まれることで、半導体チップ４２が接続される。
【０１２０】
（１０）次に、半導体チップ実装用回路基板の処理工程とほぼ同様な工程によって、絶縁性樹脂基材１０の周辺部だけにバイアホール６２および導電性バンプ６４を形成する。さらに絶縁性樹脂基材１０の導電性バンプ６４と反対側の表面に導体回路（パッド）６７を形成し、導体回路６７の表面にエッチング処理によって粗化層を形成し、その後、絶縁性樹脂基材１０のほぼ中央部に開口６８を形成し、最後に、導電性バンプ６４が形成された絶縁性樹脂基材１０の表面に接着剤層を形成してスペーサとして機能する第２の回路基板６０を作製した。
【０１２１】
（１１）さらに、半導体チップ実装用回路基板の処理工程とほぼ同様な工程によって、最下層となる積層用回路基板７０と、最上層となる天蓋板８０を形成する。
【０１２２】
（１２）次いで、上記２枚の第１の回路基板５０と、２枚の第２の回路基板６０と交互に積層し、さらに上層の第２の回路基板６０の外側に、天蓋板８０を配置し、一方、下層の第１の回路基板５０の外側に積層用回路基板７０を配置させた状態で、各基板間の隙間に充填樹脂を注入しながら、温度１８０℃で加熱するとともに、圧力２ＭＰａでプレスして、すべての回路基板を１度のプレス成形により一体化した。
【０１２３】
（１３）前記（１２）で得た積層体の最下層にある積層用回路基板７０の表面にめっきレジスト層を形成した後、めっき処理を施して、回路基板７０の導体回路７２のランド上に、ニッケル−金層（図示を省略する）を形成し、さらに、そのニッケル−金層上にはマザーボードの端子に接続する半田ボール７８を配設して、ＢＧＡ構造を有する多層化回路基板を作製した。
【０１２４】
（実施例２）
低融点金属であるスズ−銀系はんだからなる導電性ペーストを用いて、印刷によって、直径（バンプ径）が８０μｍ、高さが３０μｍ、バンプ間距離（ピッチ）が６００μｍの第１の導電性バンプ２２ａを形成するとともに、直径８０μｍ、高さ３０μｍ、バンプ間距離６００μｍの第２の導電性バンプ２２ｂを形成した以外は、実施例１と同様に処理して半導体チップを実装する第１の回路基板および多層化回路基板を作製した。
【０１２５】
上記実施例１および２によって製造された多層化回路基板について、断面の剥離などの有無を確認する外観検査や、電気接続の有無を確認する導通試験を行った。
その結果、実施例１および２は、接続性や密着性という点では問題がなく、ヒートサイクル条件下においても、１０００サイクルまでチップおよび導体接続部分では剥離やクラックなどは確認されず、抵抗値の上昇も確認されなかった。
【０１２６】
【発明の効果】
以上説明したように、本発明の多層化回路基板を構成する、半導体チップを実装した第１の回路基板は、ＩＣチップ等の半導体チップを実装可能な実装用の第１の導電性バンプと、積層される第２の回路基板との電気的接続を図る第２の導電性バンプとの二種類の導電性バンプを絶縁性樹脂基材の同じ表面側に形成するとともに、第１および第２の導電性バンプ位置に対応するバイアホールを絶縁性樹脂基材に設け、これらの第１および第２の導電性バンプをバイアホールを介して接続する導体回路を絶縁性樹脂基材の他の表面に設けたので、この第１の回路基板と第２の回路基板とを交互に積層され、一体化されてなる多層化回路基板においては、実装された半導体チップ間の距離の短縮化を図り、配線の抵抗やインダクタンスに起因する不具合を低減することができ、その結果、高速で遅延なく電気信号を伝達することができ、配線基板の高密度化および高機能化を図ることができる。
【０１２７】
また、本発明の多層化回路基板を製造する際には、半導体チップを実装する第１の回路基板における二種類の導電性バンプを、一の工程によって同時に形成することができるので、工程数を減少することができ、さらに、高価な電着用装置等を使用する必要がないので、回路基板を安価に製造することができる。
【０１２８】
【図面の簡単な説明】
【図1】 (a)〜(e)は、本発明の半導体チップ実装用回路基板の製造工程の一部を示す図である。
【図２】 (a)〜(b)は、本発明の半導体チップ実装用回路基板の製造工程の一部を示す図である。
【図３】本発明の半導体チップ実装回路基板と他の回路基板とを積層状態を示す図である。
【図４】本発明による半導体チップ実装回路基板と他の回路基板とを積層一体化して製造した多層化回路基板を示す図である。
【図５】従来技術におけるＩＣパッケージの側断面図である。
【図６】（ａ）は従来技術におけるＩＣパッケージを実装した基板の側面図、（ｂ）は同じく平面図である。
【符号の説明】
１０絶縁性樹脂基材
１２銅箔
１３ PETフィルム
１４保護フィルムo
１６ａ、１６ｂ非貫通孔
２０ａ、２０ｂ充填バイアホール
２２ａ実装用導電性バンプ（第1の導電性バンプ）
２２ｂ接続用導電性バンプ（第２の導電性バンプ）
２４エッチングレジスト層
４０導体回路
４２半導体チップ
３B 封止樹脂
５０半導体チップ実装用回路基板
６０スペーサ用回路基板
７０積層用片面回路基板
７８半田ボール
８０天蓋板[0001]
BACKGROUND OF THE INVENTION
  The present invention provides a multilayered structure in which a circuit board for mounting a semiconductor chip suitable for mounting a semiconductor chip, a circuit board mounted with a semiconductor chip, and a circuit board not mounted with a semiconductor chip are alternately stacked and integrated. The present invention relates to a circuit board.
[0002]
[Prior art]
  Recently, a technique for embedding and stacking an IC chip in a substrate has been proposed in order to cope with high-density mounting of the IC chip. For example, JP-A-9-219490, JP-A-10-135267, and JP-A-10-163414 disclose such a stacked package.
  In such a conventional technique, IC packages such as TSOP (Thin Small Outline Package), TCP (Tape Carrier Package), and BGA (Ball Grid Array) are assembled for each layer, and then a plurality of IC packages are stacked. At this time, the respective layers are connected via external connection terminals provided in advance in each package.
  However, in such a conventional technique, since many manufacturing steps have to be performed, the processing cost has been increased.
[0003]
  5 and 6 show a stacked package manufactured by the above prior art. FIG. 5 shows a stack of packages molded with resin, FIG. 6 (a) is a side view of the module substrate shown in FIG. 5, and FIG. 6 (b) is a plan view.
  In these IC packages 100A and 100B, an IC mounting portion 106, an IC chip 102 mounted on the upper surface thereof, a lead 101 connecting the IC chip 102 and an external component, and the IC chip 102 and the lead 101 are made of resin. Bonding wires 103 connected inside are provided. A predetermined region including the IC chip 102 is covered with a resin body 104.
  Another IC package 100B is stacked on the upper side of the IC package 100A having such a structure and mounted on the substrate 105.
[0004]
[Problems to be solved by the invention]
  By the way, when the IC packages 100A and 100B are stacked in the thickness direction and mounted on the substrate 105, the total module thickness increases due to the thickness of the resin body 104. Further, when the IC packages 100A and 100B are mounted on the substrate 105 in the horizontal direction, there is a problem that the total module becomes large. Further, since the upper and lower packages 100A and 100B are connected to the substrate 105 by the respective leads 101, there is a possibility that the leads 101 are short-circuited if a positional shift occurs when the packages 100A and 100B are stacked.
[0005]
  With the downsizing of electronic devices such as IC cards and mobile phones, there is a need for further increases in density and thickness of IC packages. Currently, the above-described conventional technology provides sufficient density and thickness reduction. It is difficult to plan.
[0006]
  In order to solve such a problem, a technique of changing the configuration in which the IC chip 102 is molded with the resin body 104 and mounting the IC chip between the layers while stacking the printed circuit boards, for example, has been studied. However, when such a configuration is adopted, it is necessary to form conductive bumps (for connecting between printed boards and for mounting IC chips) on both the front and back sides of the printed board. At present, it is conceivable to use an expensive electrodeposition method to manufacture such a printed circuit board, but such a method increases the manufacturing cost of the IC package and is not economical. There was a problem.
[0007]
  Accordingly, the present invention has been made in view of the above-described problems of the prior art, and the object of the present invention is to provide an electrical connection with a semiconductor chip such as an IC in order to reduce the density and thickness of the IC package. The semiconductor chip is mounted on a circuit board for mounting a semiconductor chip, which has a structure that enables reliable connection and that allows the wiring drawn from the semiconductor chip to be further laminated.FirstA circuit board;Having a through hole formed so that the semiconductor chip can be passed through and housed;No semiconductor chip is mountedSecondAn object of the present invention is to provide a multilayer circuit board obtained by alternately laminating a circuit board and then integrating the laminated body by a hot press.
[0008]
[Means for Solving the Problems]
  Therefore, as a result of earnest research to realize the above-mentioned object, the present inventors have found that a mounting bump for mounting a semiconductor chip and a circuit board for stacking on one surface of an insulating resin substrate Two types of conductive bumps, with connection bumps for connection, are projected, and from one surface of the insulating resin substrate to the other surface, corresponding to the mounting bump position and the connection bump position. A via hole is formed by filling a non-through hole that is filled with a conductive substance, and a conductor circuit that connects the via hole corresponding to the mounting bump and the via hole corresponding to the connection bump is formed on the insulating resin base material. For mounting semiconductor chips formed on the other surfaceA first circuit board formed by mounting a semiconductor chip on the circuit board ofFor laminationSecondThe inventors have found that it is possible to alternately laminate the circuit board, and have arrived at the present invention having the following contents. That is,
[0009]
  Used for multilayer circuit board of the present inventionFirst circuit boardHas a mounting area for mounting a semiconductor chip at the center of one surface of the insulating resin base material, and a peripheral connection area for electrical connection with a circuit board for lamination outside the mounting area And the semiconductor chip is in the mounting area.Is connectedBump for mounting(First conductive bump)And the peripheral connection region includes the stacking layer.SecondCircuit boardElectrically connected toBump for connection(Second conductive bump)And a via hole made of a conductive material filled in a non-through hole reaching the other surface from the one surface of the insulating resin base material,First conductivityBump andSecond conductivityProvided at a position corresponding to each bump,First conductivityVia holes corresponding to bumps and the aboveSecond conductivityConductor circuits that electrically connect via holes corresponding to the bumps, in addition to the insulating resin substrate,On the surfaceIt is characterized by extending from the central part toward the peripheral part.
[0010]
  According to the above configuration,The first circuit board isA semiconductor chip was provided on one side of an insulating resin substrate.First conductivityWith mounted on the bump,SecondThe circuit board can be alternately stacked. Therefore, it is possible to increase the density of the wiring board and shorten the distance between the semiconductor chips, reduce defects caused by the resistance and inductance of the wiring, and make it possible to transmit electrical signals at high speed without delay This is very advantageous for the production of circuit boards.
[0011]
  Semiconductor chip used for multilayer circuit board of the present inventionTheImplementationFirstIn the circuit board, the conductive material constituting each via hole is formed from an electrolytic copper plating film,First conductivityBump andSecond conductivityThe bump is preferably formed from an electrolytic tin plating film.
[0012]
  According to such a configuration, it is possible to reliably perform electrical connection by serving to bond the conductors to each other, which is advantageous in terms of connectivity and reliability.
[0013]
  Also,First conductivityBump andSecond conductivityThe bump is preferably formed of any one metal selected from Sn, Pb, Ag, Au, Cu, Zn, In, and Bi, and may be formed of solder or a tin alloy.
[0014]
  The multilayer circuit board according to the present invention alternately stacks the first circuit board on which the semiconductor chip is mounted and the second circuit board on which the semiconductor chip is not mounted, and the stacked circuit board is heated and pressed. In the multilayer circuit board integrated by
  The first circuit board has a first conductive bump on which a semiconductor chip is mounted at a central portion of one surface of the insulating resin base material, and a peripheral portion of one surface of the insulating resin base material. And having a second conductive bump electrically connected to the second circuit board,
  A via hole made of a conductive material filled in a non-through hole reaching from the one surface of the insulating resin base to the other surface corresponds to the first conductive bump and the second conductive bump. Formed at each position,
  A conductor circuit that electrically connects a via hole corresponding to the first conductive bump and a via hole corresponding to the second conductive bump is formed on the insulating resin substrate.That on the other surfaceIt extends from the center to the periphery,
  The second circuit board has a through-hole formed so that the semiconductor chip can be passed through and stored in a central portion of the insulating resin base material.
  On one surface of the insulating resin base material, in the peripheral portion, the first circuit boardSecond A conductor circuit that is electrically connected to the conductive bump is formed.,
  The other surface of the insulating resin substrateA via hole made of a conductive material filled in a non-through hole reaching the conductor circuit from,
  Immediately above the via hole is a conductive bump electrically connected to a conductor circuit formed on the other surface of the first circuit board laminated adjacent to the upper layer.Is formed.
[0015]
  the aboveEach via hole group is preferably formed from an electrolytic copper plating film, and the conductive bump is preferably formed from an electrolytic tin plating film.
[0016]
  Also,The above conductive bumpIs preferably formed of any one metal selected from Sn, Pb, Ag, Au, Cu, Zn, In, and Bi, and may be formed of solder or a tin alloy.
[0017]
  further,It is desirable that a roughened layer is formed on the surface of the conductor circuit of the first circuit board constituting the multilayer circuit board.
[0018]
DETAILED DESCRIPTION OF THE INVENTION
  Semiconductor chip used in the present inventionTheImplementationThe first toThe feature of the circuit board is that a semiconductor chip such as an IC chip is used.Through the first conductive bumpFor stacking in the mounted stateThe second ofIt is suitable for use in the manufacture of a multilayer circuit board that can be laminated together with a circuit board and can quickly transmit signals between semiconductor chips.
[0019]
  That is, the semiconductor chip used in the present inventionTheImplementationThe first toCircuit board is made of insulating resinFromIt is formed and has a region for mounting a semiconductor chip in the substantially central portion thereof, and the peripheral portion facing outward from the mounting region is used for other adjacent stacking when multilayering.The second ofA connection region is provided for electrical connection with the circuit board.
[0020]
  A number of via holes are formed in the portion surrounding the semiconductor chip mounting area of the insulating resin base material, and the semiconductor chip is directly above each of the via holes.ButImplementationFirst conductionThe conductive bump protrudes from the surface of the insulating substrate.
[0021]
  In addition, a large number of via holes are formed in the peripheral portion of the insulating resin base material, and a second circuit board for stacking is directly above each of the via holes.InElectricalInConnectionSecond conductive bump to beSimilarly to the first conductive bump, it is formed to protrude from the surface of the insulating resin substrate.
[0022]
  The first conductive bump is connected to a conductor circuit formed on the surface on the opposite side of the insulating resin base material via a corresponding via hole, and the conductor circuit is directed from the central portion toward the peripheral portion. It is extended, and is electrically connected to a via hole corresponding to the second conductive bump at the periphery thereof.
[0023]
  Such a semiconductor chip was mountedThe first circuit board is, For other stacks where the semiconductor chip is not mountedWith a second circuit boardSince they can be alternately stacked and integrated, a multilayer circuit board capable of realizing high density and high functionality is formed.
[0024]
  In such multilayering, for example, a first circuit board on which a semiconductor chip mainly having an arithmetic function is mounted is arranged on the surface layer side, and a semiconductor chip mainly having a memory function is mounted on the inner layer side. Between the first circuit boards on which the first circuit boards are arranged and the semiconductor chips are mounted, an opening corresponding to the semiconductor chip mounting region is provided in the substantially central portion of the insulating resin base material, and one surface thereof A conductive via is formed on the other surface of the insulating resin base material, and a filled via hole formed by filling a conductive material in a non-through hole reaching the conductive circuit is formed immediately above the via hole. It is desirable to integrate the plurality of circuit boards by laminating them with the second circuit board for lamination on which conductive bumps are formed, and then heating and pressing all together. .
[0025]
  In the multilayer circuit board thus obtained, the semiconductor chip mounted on the first circuit board faces the central opening provided in the adjacent second circuit board that also functions as a spacer, and is resin It is sealed and in that state, it is connected to a conductor circuit provided on the opposite side of the insulating substrate via the first conductive bump and the corresponding via hole. Since the conductor circuit extends toward the outer periphery of the substrate and is connected to the via hole corresponding to the second conductive bump for connection to the adjacent second circuit substrate, the distance between the semiconductor chips As a result, electric signals can be transmitted at high speed without delay.
[0026]
  The first and second circuit boards constituting the multilayer circuit board of the present invention are formed from an insulating resin base material, and the insulating resin base material can be used as long as it is an organic insulating base material. Specifically, an aramid non-woven fabric-epoxy resin base material, a glass cloth epoxy resin base material, an aramid non-woven fabric-polyimide base material, a bismaleimide triazine resin base material, a rigid (hard) laminate group selected from FR-4 and FR-5 It is desirable that the material is one selected from a flexible substrate made of a material, or a film such as a polyphenylene ether (PPE) film or polyimide (PI).
[0027]
  In particular, a hard insulating resin base material is not a semi-cured prepreg as in the prior art, but is formed from a completely cured resin material. When the copper foil is pressure-bonded by a hot press, the final thickness variation of the insulating resin base material due to the press pressure is eliminated, so that the via land position can be minimized and the via land diameter can be reduced. Therefore, the wiring pitch can be reduced and the wiring density can be improved. In addition, since the thickness of the substrate can be kept substantially constant, when a non-through hole for forming a filled via hole, which will be described later, is formed by laser processing, the laser irradiation conditions can be easily set.
[0028]
  The conductor circuit is formed on one surface of the insulating resin base material by attaching a metal foil such as copper foil to the insulating resin base material through an appropriate resin adhesive, and then performing an appropriate etching treatment. Done by applying.
  Instead of sticking copper foil on such an insulating resin base material, a single-sided copper-clad laminate in which copper foil is pre-attached on an insulating resin base material can also be used. For improvement
It may be matted. The most preferred embodiment is to use a single-sided copper clad laminate.
[0029]
  The above-mentioned single-sided copper-clad laminate is made by laminating a prepreg made of B-stage by impregnating a glass cloth with a thermosetting resin such as an epoxy resin base material, phenol resin, bismaleimide-triazine resin, etc., and heating and pressing. It is a board | substrate obtained by doing. This single-sided copper-clad laminate is a rigid substrate, is easy to handle, and is most advantageous in terms of cost. Moreover, after depositing a metal on the surface of the insulating resin base material, a metal layer can be formed by electrolytic plating.
[0030]
  The insulating resin base material has a thickness of 10 to 200 μm, preferably 15 to 100 μm, and optimally 20 to 80 μm. This is because if the thickness is smaller than these ranges, the strength decreases and handling becomes difficult, while if the thickness is too thick, formation of fine via holes and filling with a conductive material becomes difficult.
[0031]
  On the other hand, the thickness of the copper foil forming the conductor circuit is 5 to 36 μm, preferably 8 to 30 μm, and more preferably 12 to 25 μm. The reason is that, as will be described later, when providing a non-through hole for forming a via hole by laser processing, if it is too thin, it will penetrate, and conversely if it is too thick, it is difficult to form a fine pattern by etching It is.
[0032]
  The non-through hole for forming the via hole is obtained by adhering a light-transmitting resin film in advance to the surface opposite to the copper foil pasting surface of the insulating resin base material through a semi-cured resin adhesive layer. It is formed by performing laser irradiation on the resin film.
[0033]
  The resin film provided with an opening by the laser irradiation functions as a printing mask when filling a non-through hole reaching the copper foil from the surface of the insulating resin base material to form a via hole. In addition, when a conductive bump is formed immediately above the via hole surface after filling the non-through hole with a conductive substance, it functions to adjust the protruding height of the bump. After passing through the process, it has a pressure-sensitive adhesive layer that can be peeled off from the adhesive layer.
[0034]
  The resin film is preferably formed of, for example, a polyethylene terephthalate resin film (hereinafter referred to as “PET film”) having a pressure-sensitive adhesive layer thickness of 1 to 20 μm and a film thickness of 10 to 50 μm. .
  The reason is that depending on the thickness of the PET film, the protruding amount of the conductive bumps from the surface of the insulating base material is determined. Therefore, if the thickness is less than 10 μm, the protruding amount is too small and connection failure tends to occur. This is because if the thickness exceeds 50 μm, the melted conductive bumps spread too much at the connection interface, so that a fine pattern cannot be formed.
[0035]
  As the laser processing machine, a carbon dioxide laser processing machine, a UV laser processing machine, an excimer laser processing machine, or the like can be used. In particular, the carbon dioxide laser processing machine is most suitable for industrial use because it has a high processing speed and can be processed at low cost, and is the most desirable laser processing machine for the present invention.
[0036]
  The diameter of the non-through hole formed in the insulating resin base material having the thickness in the above range by such a carbon dioxide laser is desirably in the range of 50 to 200 μm, and the laser irradiation condition at that time is a pulse It is desirable that the energy is 0.5 to 100 mJ, the pulse width is 1 to 100 μs, the pulse interval is 0.5 ms or more, and the number of shots is 3 to 50.
[0037]
  The reason why the diameter of the non-through hole is limited is that if it is less than 50 μm, it becomes difficult to fill the non-through hole with the conductive paste and the connection reliability is lowered. Because it becomes difficult.
[0038]
  Before filling the non-through hole with a conductive substance to form a via hole, desmear treatment to remove resin residue remaining on the inner wall surface of the non-through hole, for example, oxidation of acid, permanganic acid, chromic acid, etc. From the viewpoint of securing connection reliability, it is desirable to perform the treatment by a chemical removal method immersed in an agent or the like, or a physical removal method using plasma discharge or corona discharge.
[0039]
  In particular, when it is performed in a state where an adhesive layer or a protective film is stuck on the insulating resin base material, it is desirable to perform dry desmear treatment using, for example, plasma discharge or corona discharge. Among dry desmear treatments, plasma cleaning using a plasma cleaning device is particularly preferable.
  In this embodiment, the non-through hole for forming the via hole is formed by laser processing, but it is also possible to make a hole by a mechanical method such as drilling or punching.
[0040]
  As a method for forming a via hole by filling a conductive material in the non-through hole subjected to the desmear treatment, there are a plating filling method by plating treatment and a method by filling conductive paste. In particular, in the case of plating filling, take measures to prevent contact with the plating solution by attaching a protective film in advance so that plating does not deposit on the copper foil on the insulating resin substrate, and then non-penetrate Fill the hole with plating to make a via hole.
[0041]
  The plating filling can be performed by either an electrolytic plating process or an electroless plating process, but an electrolytic plating process is desirable.
[0042]
  As the electrolytic plating, for example, Sn, Pb, Ag, Au, Cu, Zn, In, Bi, solder, tin alloy, or the like can be used. In particular, electrolytic copper plating is optimal.
  When filling by electrolytic plating, electrolytic plating is performed using the copper foil formed on the insulating resin substrate as a plating lead. Since this copper foil (metal layer) is formed over the entire area of one surface of the insulating resin base material, the current density becomes uniform and the non-through holes are filled at a uniform height by electrolytic plating. be able to.
  Here, before the electrolytic plating treatment, the surface of the metal layer in the non-through hole may be activated with an acid or the like.
[0043]
  In addition, after electrolytic plating, the electrolytic plating (metal) that has risen from the hole can be removed by polishing or the like and planarized. For polishing, a belt sander or buffing can be used. The electrolytic plating can be left slightly higher than the insulating substrate.
[0044]
  Also, instead of filling the conductive material by plating treatment, a part of the non-through hole is filled by a method of filling the conductive paste, or electrolytic plating treatment or electroless plating treatment, and the remaining portion is filled with the conductive paste. It can also be done.
[0045]
  As the conductive paste, a conductive paste made of one or more metal particles selected from silver, copper, gold, nickel, and various solders can be used.
[0046]
  In addition, as the metal particle, a metal particle whose surface is coated with a different metal can be used. Specifically, metal particles having copper particles coated with a noble metal such as gold or silver can be used.
  The conductive paste is preferably an organic conductive paste obtained by adding a thermosetting resin such as an epoxy resin or a polyphenylene sulfide (PPS) resin to metal particles.
[0047]
  On the other hand, in this embodiment, the non-through hole formed by laser processing is a fine hole having a hole diameter of 50 to 200 μm. Therefore, when the conductive paste is filled, bubbles are likely to remain. Is practical.
[0048]
  The first conductive bump and the second conductive bump, which are formed immediately above the via hole on the side opposite to the copper foil sticking surface (metal layer) of the insulating resin substrate, are plated or printed with a conductive paste. However, it is desirable that the opening formed in the protective film by laser irradiation is filled with plating having a height related to the thickness of the protective film by plating.
[0049]
  The plating filling can be performed by either an electrolytic plating process or an electroless plating process, but an electrolytic plating process is desirable.
  As electrolytic plating, for example, Sn, Pb, Ag, Au, Cu, Zn, In, Bi, solder, tin alloy, or the like can be used. In this embodiment, electrolytic tin plating is optimal.
[0050]
  The height of the first and second conductive bumps is preferably in the range of 3 to 30 μm. The reason is that if the thickness is less than 3 μm, variation in bump height cannot be allowed due to the deformation of the bump, and if it exceeds 30 μm, the occurrence of migration and whiskers increases. In particular, the height is most preferably 5 μm.
[0051]
  The first and second conductive bumps can also be formed by filling a conductive paste into an opening formed in the protective film by laser irradiation instead of the plating process.
  In this case, variations in the height of the electrolytic plating can be corrected by adjusting the amount of the conductive paste to be filled, and the heights of a large number of conductive bumps can be made uniform.
[0052]
  It is desirable that the bump made of this conductive paste is in a semi-cured state. This is because the conductive paste is hard even in a semi-cured state and can penetrate the organic adhesive layer softened during hot pressing. Moreover, it is deformed at the time of hot pressing, so that the contact area increases, the conduction resistance can be lowered, and the variation in bump height can be corrected.
[0053]
  In addition to this, for example, a method of screen-printing a conductive paste using a metal mask having openings at predetermined positions, a method of printing a solder paste which is a low melting point metal, a method of performing solder plating, or Conductive bumps can be formed by a method of immersing in a solder melt.
[0054]
  As the low melting point metal, Pb—Sn solder, Ag—Sn solder, indium solder and the like can be used.
[0055]
  The shape, size, bump pitch, and the like of the first conductive bump for mounting the semiconductor chip are not particularly limited, and are according to the terminal shape, terminal size, and number of terminals of the semiconductor chip to be mounted. For example, a cylinder, an elliptic cylinder, a rectangular parallelepiped, or a cube can be adopted as the shape. In the case of a cylindrical or elliptical cylinder, the diameter is desirably in the range of 50 to 200 μm, and most preferably 80 μm.
[0056]
  On the other hand, the shape, size, bump pitch, etc. of the second conductive bumps for electrical connection with the second circuit board adjacent to the first circuit board are appropriately selected within the intended range. It should be. For example, in the embodiment formed by plating filling simultaneously with the first conductive bump in the opening of the PET film formed simultaneously with the non-through hole for via hole formation by laser irradiation, it is substantially the same. The shape and size are not limited to this.
[0057]
  The conductor circuit formed on the surface of the insulating resin substrate opposite to the surface on which the first and second conductive bumps are formed has a photosensitive dry film attached to the copper foil surface or a liquid photosensitive property. After the resist is applied, a mask having a predetermined wiring pattern is placed, and a plating resist layer is formed by exposure / development processing, and then the copper foil in the etching resist non-formed portion is etched. .
[0058]
  The wiring pattern of the conductor circuit connects a via hole corresponding to the first conductive bump provided in the substantially central portion of the substrate and a via hole corresponding to the second conductive bump provided in the peripheral portion of the substrate. Thus, the pattern is formed of a fine line width pattern extending from the substantially central portion of the substrate toward the outer peripheral portion.
[0059]
  The wiring pattern preferably has a thickness of 5 to 30 μm, and most preferably 12 μm. Further, the ratio (L / D) between the line width and the distance between the lines is desirably 50 μm / 50 μm to 100 μm / 100 μm. Furthermore, the land formed on the wiring pattern preferably has a diameter of 150 to 500 μm, and more preferably 350 μm.
[0060]
  The etching for forming the pattern is desirably performed by at least one selected from an aqueous solution of sulfuric acid-hydrogen peroxide, persulfate, cupric chloride, and ferric chloride.
[0061]
  In addition, the procedure for forming the wiring pattern of the conductor circuit may be either before forming the conductive bump or after forming the conductive bump. However, the surface on which the wiring pattern is formed is better when the procedure for forming the wiring pattern after forming the conductive bump is compared with the case where it is not (the procedure for forming the conductive bump after forming the conductive circuit). Since there is no need to protect the side, the printed circuit board can be easily manufactured.
[0062]
  It is also desirable to form a roughened layer on the surface of the wiring pattern of the conductor circuit to improve the adhesion with the adhesive layer that joins the circuit boards together and prevent the occurrence of delamination.
[0063]
  The roughening treatment includes, for example, soft etching treatment, blackening (oxidation) -reduction treatment, formation of needle-shaped alloy plating made of copper-nickel-phosphorus (trade name Interplate manufactured by Ebara Eugene), manufactured by MEC Surface roughening with an etchant under the trade name “MEC Etch Bond” is desirable.
[0064]
  Moreover, you may coat | cover a metal layer further on the wiring pattern in which the roughening layer was formed as needed. The metal to be formed may be coated with any metal selected from titanium, aluminum, zinc, iron, indium, thallium, cobalt, nickel, tin, lead, and bismuth.
[0065]
  The thickness of the coating metal layer is desirably in the range of 0.01 to 3 μm. The reason is that if the thickness is less than 0.01 μm, the roughened layer may not be completely covered. If the thickness exceeds 3 μm, the concave portion of the formed roughened layer is filled with the coating metal, and the roughened layer is offset. It is because it may end up. A particularly desirable range is between 0.03 and 1 μm. As an example, the roughening layer may be coated with a tin replacement solution composed of tin borofluoride and thiourea.
[0066]
  It is desirable that an adhesive layer be formed on the surface of the insulating resin base opposite to the copper foil sticking surface, and this adhesive layer should be coated with resin on the surface of the insulating resin base other than the semiconductor chip mounting area. It is desirable that it is applied and dried to be in an uncured state.
[0067]
  The adhesive layer is preferably formed from an organic adhesive. Examples of the organic adhesive include epoxy resin, polyimide resin, thermosetting polyphenylene ether (PPE), epoxy resin, and thermoplastic resin. It is desirable that the resin be at least one resin selected from a composite resin of the above, a composite resin of an epoxy resin and a silicone resin, and a BT resin.
  Here, NMP, DMF, acetone, and ethanol can be used as the solvent for the organic adhesive.
[0068]
  As a method for applying the uncured resin as the organic adhesive, a curtain coater, a spin coater, a roll coater, a spray coater, screen printing, or the like can be used.
  It is also possible to completely remove bubbles at the interface between the roughened layer and the resin by applying pressure reduction and defoaming after applying the resin. The adhesive layer can also be formed by laminating an adhesive sheet.
  As for the thickness of the said adhesive bond layer, 5-50 micrometers is desirable. Since the adhesive layer is easy to handle, it is preferable to pre-cure the adhesive layer.
[0069]
  The semiconductor chip mounted on the first circuit board is surface-mounted by the first conductive bump. As a method of connecting the semiconductor chip and the bump, a method of reflowing the semiconductor chip in a state where it is arranged in the mounting region of the first circuit board, or a method of connecting the semiconductor chip and the first in a state where the bump is heated and dissolved in advance. There is a method of joining a circuit board.
[0070]
  The temperature applied at that time is preferably in the range of 60 to 220 ° C. If the temperature is lower than 60 ° C., the conductive metal does not melt, and if it exceeds 220 ° C., the conductive metal forming the bump may cause a short circuit between adjacent bumps.
  In particular, in the embodiment using tin as the conductive metal, a temperature in the range of 80 to 200 ° C. is more preferable. This is because if the temperature is within that temperature, the bump can be melted and connected while maintaining the shape retention of the bumps.
[0071]
  The sealing resin filled in the gap between the semiconductor chip and the first circuit board is to prevent a mismatch between the thermal expansion coefficients of the chip and the resin substrate. Thermosetting resin, thermoplastic resin, ultraviolet curable resin A photosensitive resin or the like can be used.
  Specifically, a liquid resin containing an epoxy resin, a silicon resin, a polyimide resin, a phenol resin, a fluorine resin, or the like, or a non-conductive resin film (for example, NCF) in which these resins are formed into a sheet shape is used. be able to.
[0072]
  The circuit board on which the semiconductor chip is mounted is laminated together with a circuit board for stacking on which a semiconductor chip having a substantially similar substrate structure is not mounted, or a circuit board on which another semiconductor chip is mounted. It is desirable that a substrate be formed.
[0073]
  As a circuit board for stacking that does not have the semiconductor chip mounted thereon, except for the circuit board stacked on the outermost layer, for example, a through hole (opening) slightly larger in size than the mounted semiconductor chip is formed in the center of the board In addition, the semiconductor chip is configured to be accommodated in the through hole when stacked.
[0074]
  That is, in this circuit board for stacking (second circuit board), a through-hole through which the mounting semiconductor chip can pass is formed in the substantially central part of the insulating resin base material, and a conductor is formed in the peripheral part on the one surface side. A circuit is formed, and a via hole reaching the conductor circuit is formed on the other surface side, and a conductive bump electrically connected to an adjacent circuit board is formed immediately above the via hole.
[0075]
  When laminating the first circuit board on which the semiconductor chip is mounted and the second circuit board for stacking on which the semiconductor chip is not mounted, the first circuit board and the second circuit board are alternately arranged. For example, the first circuit board is sequentially stacked on the lower layer and the second circuit board for stacking is positioned on the upper layer.
[0076]
  When such an arrangement is adopted, the semiconductor chip is exposed from the central opening of the second circuit board for stacking the upper layer, and therefore, when stacked, the central opening is located outside the second circuit board. Another circuit board or canopy plate that does not have a portion is disposed, and a conductor circuit is provided on the one surface side of the insulating resin base material on the outer side adjacent to the first circuit board on which the lower semiconductor chip is mounted. A via hole reaching the conductor circuit is formed on the other surface side, and a conductive bump electrically connected to the adjacent circuit board is formed immediately above the via hole. In the state where the circuit board is arranged, it is heated and integrated.
[0077]
  Such superposition of circuit boards is advanced while optically detecting a positioning hole provided in advance on each board with a CCD camera or the like and aligning the holes.
[0078]
  Such a laminate is pressed at a pressure of 0.5 to 5 MPa while being heated at a temperature of 50 to 250 ° C., and all circuit boards are integrated by one press molding. As a range of heating temperature, 160-200 degreeC is preferable.
[0079]
  After such a laminated body is integrally formed, a solder body is supplied onto the conductor circuit land of the outermost circuit board to enable mounting of other electronic components other than the semiconductor chip, or to the motherboard. Connection terminals.
[0080]
  At that time, for example, a nickel-gold layer is formed on the land of the uppermost circuit board, a solder bump is provided on the gold-nickel layer, and another electronic component other than the semiconductor chip is provided on the solder bump. Similarly, for example, a nickel-gold layer is formed on the land of the lowermost circuit board, and a solder ball or a T pin is joined to the gold-nickel layer. It can be a connection terminal to the motherboard.
[0081]
  Hereinafter, an example of a method of manufacturing a circuit board for mounting a semiconductor chip and a multilayer circuit board according to the present invention will be specifically described with reference to the accompanying drawings.
[0082]
(1) In manufacturing a circuit board for mounting a semiconductor chip (first circuit board) according to the present invention, a material in which a copper foil 12 is bonded to one side of an insulating resin base material 10 is used as a starting material.
  The insulating resin base material 10 includes, for example, a glass cloth epoxy resin base material, a glass cloth bismaleimide triazine resin base material, a glass cloth polyphenylene ether resin base material, an aramid nonwoven fabric-epoxy resin base material, an aramid nonwoven fabric-polyimide resin base material. Rigid (hard) laminated substrates selected from can be used, with glass cloth epoxy resin substrates being most preferred.
[0083]
  As for the thickness of the said insulating resin base material 10, 10-200 micrometers is desirable. The reason is that when the thickness is less than 10 μm, the strength is reduced and handling becomes difficult, and the reliability with respect to the electrical insulation is reduced. When the thickness exceeds 200 μm, formation of fine via holes and filling of the conductive paste are performed. This is because the thickness of the substrate itself is increased.
[0084]
  Moreover, as for the thickness of the copper foil 12, 5-36 micrometers is desirable. The reason for this is that when forming a non-through hole for forming a via hole in an insulating resin substrate using laser processing as described later, if it is too thin, it will penetrate, and conversely if it is too thick, etching will occur. This is because it is difficult to form a fine pattern.
[0085]
  As the insulating resin base material 10 and the copper foil 12, in particular, a single-sided copper-clad laminate obtained by laminating an epoxy resin in a glass cloth and laminating a prepreg made of a B stage and a copper foil, followed by hot pressing. It is preferable to use a plate.
  The reason is that the position of the wiring pattern and the via hole is not shifted during handling after the copper foil 12 is etched as will be described later, and the positional accuracy is excellent.
[0086]
(2) The protective films 13 and 14 are respectively affixed to the surface of the insulating resin substrate 10 on which the copper foil 12 is affixed and the opposite surface (see FIG. 1 (a)).
  As these protective films, for example, a polyethylene terephthalate (PET) film (hereinafter referred to as “PET film”) having an adhesive layer on the surface is used, and in particular, on the surface opposite to the surface on which the copper foil 12 is adhered The provided protective film 14 is used for height adjustment of conductive bumps described later.
[0087]
  The PET film is such that the pressure-sensitive adhesive layer has a thickness of 1 to 20 μm and the film itself has a thickness of 10 to 50 μm.
[0088]
(3) Next, laser irradiation is performed from above the PET film 14 affixed on the insulating resin base material 10 to penetrate the PET film 14 and reach the copper foil 12 from the surface of the insulating resin base material 10. Two types of non-through holes 16a and 16b are formed (see FIG. 1B).
[0089]
  The non-through hole 16a is formed in a semiconductor chip mounting region that occupies substantially the center of the insulating resin base material 10, while the non-through hole 16b is a peripheral region located outside the mounting region of the insulating resin base material 10. Formed.
  This laser processing is performed by a pulse oscillation type carbon dioxide laser processing apparatus. The laser irradiation conditions are as follows: the pulse energy is 0.5 to 100 mJ, the pulse width is 1 to 100 μs, the pulse interval is 0.5 ms or more, and the number of shots is 3 It is desirable to be within the range of ˜50.
  The diameter of the non-through holes 16a and 16b that can be formed under such processing conditions is preferably 50 to 200 μm.
[0090]
(4) A desmear process is performed in order to remove the resin residue remaining on the inner wall surfaces of the non-through holes 16a and 16b formed in the step (3). As this desmear treatment, dry desmear treatment using plasma discharge, corona discharge or the like is desirable from the viewpoint of securing connection reliability.
[0091]
(5) Next, an electrolytic copper plating process is performed on the substrate that has been subjected to the desmear process in (4), and the electrolytic copper plating film is filled in the non-through holes 16a and 16b to form via holes 20a and 20b is formed (see FIG. 1 (c)).
[0092]
(6) Thereafter, an electrolytic tin plating process is performed, and an electrolytic tin plating film is filled in the opening formed in the PET film 14 by laser irradiation, and is positioned immediately above the via hole 20a, for mounting a semiconductor chip. The conductive bumps 22a (hereinafter referred to as “first conductive bumps”) are formed, and the conductive bumps 22b (hereinafter referred to as “first conductive bumps”) for connection with other circuit boards are located immediately above the via holes 20b. (Referred to as “second conductive bump”) (see FIG. 1D).
[0093]
(7) Next, after peeling off the PET film 13 attached to the copper foil sticking surface of the insulating resin base material 10, the etching protective film 26 is formed on the surface opposite to the copper foil sticking surface of the insulating resin base material. Affix it.
[0094]
(8) Next, unnecessary portions of the copper foil 12 are removed by an etching process to form a conductor circuit. In this processing step, first, a photosensitive dry film resist is applied so as to cover the copper foil 12, and then exposed and developed along a predetermined circuit pattern to form an etching resist layer 24 (FIG. 1 (e)). The copper foil in the portion where the etching resist is not formed is etched to form a conductor circuit pattern 40 having a predetermined wiring pattern (see FIG. 2A).
[0095]
  The etching solution is preferably at least one aqueous solution selected from an aqueous solution of sulfuric acid monohydrogen peroxide, persulfate, cupric chloride, and ferric chloride.
  The land as a part of the conductor circuit has an inner diameter that is substantially the same as the via hole diameter, but the outer diameter is preferably in the range of 50 to 250 μm.
[0096]
(9) Next, the surface of the conductor circuit 40 formed in the step (8) is roughened to form a roughened layer (not shown), and then a copper foil is applied to the insulating resin substrate. The PET film 14 and the protective film 26 are peeled off from the surface opposite to the surface, and an adhesive layer (not shown) is formed at a predetermined location on the exposed surface (see FIG. 2B).
  The roughening treatment is to improve adhesion with the adhesive layer and prevent peeling (delamination) when multilayering.
[0097]
  Examples of the roughening treatment method include soft etching treatment, blackening (oxidation) -reduction treatment, formation of needle-like alloy plating made of copper-nickel-phosphorus (manufactured by Sugawara Eugleite: trade name Interplate), manufactured by MEC There is surface roughening with an etchant named “MEC Etch Bond”.
[0098]
  In this embodiment, the roughening layer is preferably formed using an etching solution. For example, the surface of the conductor circuit is etched using an etching solution from a mixed aqueous solution of a cupric complex and an organic acid. It can be formed by processing. Such an etching solution can dissolve the copper conductor circuit under oxygen coexisting conditions such as spraying and bubbling, and the reaction is assumed to proceed as follows.
[0099]
  Cu + Cu (II) An → 2Cu (I) An / 2
  2Cu (I) An / 2 + n / 4O₂  + NAH (Aeration)
                      → 2Cu (II) An + n / 2H₂O
In the formula, A represents a complexing agent (acts as a chelating agent), and n represents a coordination number.
[0100]
  As shown in this formula, the generated cuprous complex dissolves by the action of an acid, and combines with oxygen to form a cupric complex, which again contributes to the oxidation of copper. The cupric complex used in the present invention is preferably an azole cupric complex. The etching solution comprising the organic acid-cupric complex can be prepared by dissolving a cupric complex of an azole and an organic acid (halogen ions as required) in water.
[0101]
  Such an etching solution is formed, for example, from an aqueous solution in which 10 parts by weight of imidazole copper (II) complex, 7 parts by weight of glycolic acid, and 5 parts by weight of potassium chloride are mixed.
[0102]
  The first circuit board for mounting a semiconductor chip according to the present invention is manufactured according to the steps (1) to (9) described above, and, for example, as shown in FIGS. 3 and 4, another circuit board 60 is provided. , 70 and 80 to be multilayered.
  In such multilayering, a sheet-like sealing resin is interposed between the first conductive bumps 22a formed on the insulating resin base material and the semiconductor chip 42 to be mounted, for example, By joining the terminal 3A of the semiconductor chip 42 to the first conductive bump 22a in a heated atmosphere, electrical connection between the terminal and the bump is made, and the gap between the semiconductor chip and the insulating resin base material is melted. The semiconductor chip 42 is surface-mounted by being sealed with the solidified resin 3B, and the first circuit board 50 on which the semiconductor chip is mounted is manufactured.
[0103]
  The circuit board 60 (second circuit board) which is one of the other circuit boards stacked together with the semiconductor chip mounting circuit board 50 (first circuit board) according to the present invention is the first circuit board as described above. This circuit board is manufactured through substantially the same processing steps as those described above, and is laminated adjacent to the first circuit board 50 and has a function as a so-called spacer.
[0104]
  The second circuit board 60 is formed with via holes 62 and conductive bumps 64 at positions corresponding to the non-through holes 16 b of the first circuit board 50 in the peripheral portion of the insulating resin base material 10. In addition, a through hole 68 having a size substantially the same as the outer shape of the semiconductor chip 42 is formed in the substantially central portion of the insulating resin substrate 10, and the surface of the insulating resin substrate 10 on which the conductive bumps 64 are further formed. It has a structure in which an adhesive layer is formed at an appropriate location.
[0105]
  FIG. 3 shows that two first circuit boards 50 on which semiconductor chips are mounted are alternately stacked with two second circuit boards 60 on which no semiconductor chips are mounted, and an upper second circuit board is formed. Further on the outer side of 60, a canopy plate 80 having only a conductor circuit 82 connected to the conductive bumps 64 of the second circuit board 60 but not having a central opening is disposed, and the first circuit of the lower layer is disposed. On the outer side of the substrate 50, a conductor circuit 72 is formed on one surface side of the insulating resin base material, and a via hole 74 reaching the conductor circuit 72 is formed on the other surface side, and immediately adjacent to the via hole 74 is adjacent. The laminated circuit board 70 formed with conductive bumps 76 electrically connected to the first circuit board 50 is placed in a state where it is heated and integrated. During such stacking, a gap between the substrates surrounding the mounted semiconductor chip 42 is filled with sealing resin.
[0106]
  FIG. 4 shows the laminated body thus laminated in six layers, which are integrated by one hot press molding. By heating simultaneously with pressurization, the adhesive layer provided on each circuit board is cured, and between the first circuit board 50 on which the semiconductor chip is mounted and the second circuit board 60 functioning as a spacer, Strong adhesion is performed between the second circuit board 60 and the canopy plate 80 and between the first circuit board 50 on which the semiconductor chip is mounted and the circuit board 70 for lamination. Note that a vacuum hot press is preferably used as the hot press.
[0107]
  A nickel-gold layer (not shown) is formed on each land of the conductor circuit 72 of the lowermost circuit board 70 of the multilayered circuit board formed in an integrated manner, and the nickel-gold is further formed. On the layer, solder balls 78 connected to the terminals on the mother board side are disposed.
[0108]
  In addition, instead of the adhesive layer formed in advance on the surface of the insulating resin base material, after each circuit board is manufactured, in the stage of multilayering, the surface of the insulating resin base material on the conductive bump side is adequate. It can also be formed as an adhesive layer made of an uncured resin in a dried state by applying an adhesive at various locations. This adhesive layer is preferably precured for easy handling, and the thickness is preferably in the range of 5 to 50 μm.
[0109]
  In the above-described embodiment, the two first circuit boards 50 and the two second circuit boards 60 are alternately stacked, and further, the stacking circuit board 70 is provided on the lower side, and the canopy plate is provided on the upper side. Although 80 is stacked to be multilayered into 6 layers, the present invention is not limited to such an example, and 5 or 5 depending on the size and quantity of the semiconductor chip to be mounted, the type and thickness of the insulating resin substrate, and the like. Needless to say, the present invention can also be applied to the production of multilayer circuit boards having no more than seven layers or seven or more layers.
[0110]
【Example】
Example 1
(1) A single-sided copper-clad laminate obtained by laminating an epoxy resin in a glass cloth to form a B stage and laminating and pressing the copper foil is used as a substrate. The thickness of the insulating resin base material 10 was 50 μm, and the thickness of the copper foil 12 was 18 μm.
[0111]
(2) PET films 13 and 14 having a thickness of 22 μm are pasted on the surface of the insulating resin base material 10 on which the copper foil 12 is pasted and on the opposite surface, respectively. The PET film is composed of an adhesive layer having a thickness of 10 μm and a PET film base having a thickness of 12 μm.
[0112]
(3) Next, a pulse oscillation type carbon dioxide laser is irradiated from above the PET film 14 under the following laser processing conditions to form the non-through holes 16a and 16b for forming the via holes. In order to remove the resin remaining on the inner wall of the opening, a plasma cleaning process was performed.
[Laser processing conditions]
Pulse energy 0.7 mJ
Pulse width 15 μs
Pulse interval 2 ms or more
Number of shots 2
[0113]
(4) Next, with the surface of the insulating resin base material 10 on which the copper foil 12 is attached, with the protective film 13 attached, an electrolytic copper plating treatment is performed under the following plating conditions with an electrolytic plating aqueous solution having the following composition. The insides of the non-through holes 16a and 16b were filled with electrolytic copper plating to form via holes 20a and 20b having a diameter of 150 μm and a distance between via holes of 500 μm, respectively.
[0114]
(Electrolytic plating aqueous solution)
Sulfuric acid 180 g / l
Copper sulfate 80 g / l
Additive (product name: Kaparaside GL, manufactured by Atotech Japan)
                        1 ml / l
[Electrolytic plating conditions]
Current density 2 A / dm2
30 minutes
Temperature 25 ℃
[0115]
(5) Next, an electrolytic tin plating treatment is performed with an electrolytic plating aqueous solution having the following composition under the following plating conditions, and an electrolytic tin plating film is filled in the opening formed in the PET film 14, and the via holes 20a and 20b are filled. A first conductive bump 22a and a second conductive bump 22b each having a diameter of 150 μm, a height of 5 μm, and a distance between the bumps of 500 μm were formed thereon.
[0116]
(Electrolytic plating aqueous solution)
Sulfuric acid 105 ml / l
Tin sulfate (SnSO4) 30 g / l
Additive 40 ml / l
[Electrolytic plating conditions]
Current density 2 A / dm²
20 minutes
Temperature 25 ℃
[0117]
(6) A protective film 26 was further formed on the PET film 14. The protective film 26 may be formed by sticking a PET film or by forming a resist layer. Furthermore, after peeling off the protective film 13 attached to the copper foil surface of the insulating resin base material, the etching resist layer 24 is formed on the copper foil surface, and the copper foil of the etching resist non-formation portion is made of cupric chloride. The land having a diameter of 400 μm is formed at a position corresponding to the via hole 16a and the land having a diameter of 400 μm is formed at a position corresponding to the via hole 16b. A conductor circuit pattern 40 such that / S = 50 μm / 50 μm was formed.
[0118]
(8) Next, the surface of the conductor circuit 40 is roughened with an etching solution to form a roughened layer (not shown), and then the PET films 14 and 26 are peeled off from the surface opposite to the copper foil application surface. An adhesive layer (not shown) was formed on the surface to manufacture a single-sided circuit board for mounting a semiconductor chip.
[0119]
(9) With the sheet-like sealing resin interposed between the single-sided circuit board obtained in (8) and the semiconductor chip 42, the first conductive bumps 22a are formed by a method such as potting. On the other hand, the semiconductor chip 42 was surface-mounted to produce a semiconductor chip-mounted circuit board (first circuit board) 50. At this time, a gold bump protrudes from the lower surface side of the semiconductor chip 42, and the semiconductor chip 42 is connected by embedding the bump in the first conductive bump 22a.
[0120]
(10) Next, via holes 62 and conductive bumps 64 are formed only in the periphery of the insulating resin base material 10 by a process substantially similar to the process of processing the circuit board for mounting semiconductor chips. Further, a conductor circuit (pad) 67 is formed on the surface of the insulating resin substrate 10 opposite to the conductive bumps 64, a roughened layer is formed on the surface of the conductor circuit 67 by etching, and then the insulating resin substrate An opening 68 is formed in the substantially central portion of the material 10, and finally, an adhesive layer is formed on the surface of the insulating resin base material 10 on which the conductive bumps 64 are formed, and the second circuit board 60 functioning as a spacer. Was made.
[0121]
(11) Further, the stacking circuit board 70 as the lowermost layer and the canopy plate 80 as the uppermost layer are formed by substantially the same process as the processing process of the circuit board for mounting semiconductor chips.
[0122]
(12) Next, the two first circuit boards 50 and the two second circuit boards 60 are alternately stacked, and the canopy plate 80 is disposed outside the upper second circuit board 60. On the other hand, while the laminated circuit board 70 is disposed outside the lower first circuit board 50, the resin is heated at a temperature of 180 ° C. while injecting the filling resin into the gaps between the substrates, and the pressure is 2 MPa. All circuit boards were integrated by one press molding.
[0123]
(13) After forming a plating resist layer on the surface of the circuit board for lamination 70 in the lowermost layer of the laminate obtained in the above (12), a plating process is performed on the land of the conductor circuit 72 of the circuit board 70 Then, a nickel-gold layer (not shown) is formed, and solder balls 78 connected to the terminals of the mother board are disposed on the nickel-gold layer to produce a multilayer circuit board having a BGA structure. did.
[0124]
(Example 2)
  A first conductive bump having a diameter (bump diameter) of 80 μm, a height of 30 μm, and a distance between bumps (pitch) of 600 μm by printing using a conductive paste made of tin-silver solder, which is a low melting point metal. A first circuit board on which a semiconductor chip is mounted by processing in the same manner as in Example 1 except that the second conductive bumps 22b having a diameter of 80 μm, a height of 30 μm, and a distance between bumps of 600 μm are formed. And the multilayer circuit board was produced.
[0125]
  About the multilayer circuit board manufactured by the said Example 1 and 2, the external appearance test | inspection which confirms the presence or absence of peeling of a cross section, etc., and the continuity test which confirms the presence or absence of an electrical connection were performed.
  As a result, in Examples 1 and 2, there is no problem in terms of connectivity and adhesion, and even under heat cycle conditions, peeling and cracks are not confirmed in the chip and conductor connection portion up to 1000 cycles, and the resistance value An increase was not confirmed.
[0126]
【The invention's effect】
  As explained above, the present inventionConfigure a multilayer circuit board,Semiconductor chipTheImplementationThe first circuit boardFor mounting that can mount semiconductor chips such as IC chipsA first conductive bump andLaminatedWith a second circuit boardFor electrical connectionA second conductive bump andAre formed on the same surface side of the insulating resin base material, and via holes corresponding to the first and second conductive bump positions are provided in the insulating resin base material.andSince the conductor circuit for connecting the second conductive bumps via the via holes is provided on the other surface of the insulating resin base material, the first circuit board and the second circuit board are alternately laminated, In an integrated multilayer circuit board, the distance between mounted semiconductor chips can be shortened, and defects caused by wiring resistance and inductance can be reduced. Signals can be transmitted, and the density and functionality of the wiring board can be increased.
[0127]
  The multilayer circuit board of the present inventionWhen manufacturingSince two types of conductive bumps on the first circuit board on which the semiconductor chip is mounted can be formed simultaneously in one process, the number of processes can be reduced, and an expensive electrodeposition apparatus or the like can be obtained. Since it is not necessary to use, a circuit board can be manufactured at low cost.
[0128]
[Brief description of the drawings]
FIGS. 1A to 1E are diagrams showing a part of a manufacturing process of a circuit board for mounting a semiconductor chip according to the present invention.
FIGS. 2A to 2B are diagrams showing a part of a manufacturing process of a circuit board for mounting a semiconductor chip according to the present invention. FIGS.
FIG. 3 is a diagram showing a stacked state of a semiconductor chip mounting circuit board of the present invention and another circuit board.
FIG. 4 is a view showing a multilayered circuit board manufactured by stacking and integrating a semiconductor chip mounting circuit board according to the present invention and another circuit board.
FIG. 5 is a side cross-sectional view of an IC package in the prior art.
6A is a side view of a substrate on which an IC package according to the prior art is mounted, and FIG. 6B is a plan view of the substrate.
[Explanation of symbols]
10 Insulating resin base material
12 Copper foil
13 PET film
14 Protective film
16a, 16b Non-through hole
20a, 20b Filled via hole
22a Conductive bump for mounting (first conductive bump)
22b Conductive bump for connection (second conductive bump)
24 Etching resist layer
40 conductor circuit
42 Semiconductor chip
3B sealing resin
50 Circuit board for mounting semiconductor chips
60 Circuit board for spacer
70 Single-sided circuit board for lamination
78 Solder balls
80 Canopy plate

Claims

半導体チップが搭載された第１の回路基板と、半導体チップが搭載されていない第２の回路基板とを交互に積層し、その積層された回路基板が加熱プレスによって一体化されてなる多層化回路基板において、
前記第１の回路基板は、絶縁性樹脂基材の一方の表面の中央部において半導体チップが実装された第１の導電性バンプを有するとともに、前記絶縁性樹脂基材の一方の表面の周辺部において前記第２の回路基板に電気的に接続された第２の導電性バンプとを有し、
前記絶縁性樹脂基材の前記一方の表面から他方の表面に達する非貫通孔内に充填された導電性物質からなるバイアホールが、前記第１の導電性バンプおよび第２の導電性バンプに対応した位置にそれぞれ形成され、
前記第１導電性バンプに対応するバイアホールと前記第２導電性バンプに対応するバイアホールとを電気的に接続する導体回路が、前記絶縁性樹脂基材の他方の表面にその中央部から周辺部に向って延設され、
前記第２の回路基板は、絶縁性樹脂基材の中央部において、前記半導体チップが通過し、収納され得るように形成された貫通孔を有し、
前記絶縁性樹脂基材の一面にはその周辺部において、前記第１の回路基板の前記第２の導電性バンプに電気的に接続される導体回路が形成され、
前記絶縁性樹脂基材の他面から前記導体回路に達する非貫通孔内に充填された導電性物質からなるバイアホールが形成され、さらに、
そのバイアホールホールの直上には、上層に隣接して積層される第１の回路基板の他方の表面に形成された導体回路に電気的に接続される導電性バンプが形成されていることを特徴とする多層化回路基板。A multilayer circuit in which first circuit boards on which semiconductor chips are mounted and second circuit boards on which semiconductor chips are not mounted are alternately stacked, and the stacked circuit boards are integrated by a heating press. In the substrate,
The first circuit board has a first conductive bump on which a semiconductor chip is mounted at a central portion of one surface of the insulating resin base material, and a peripheral portion of one surface of the insulating resin base material. And having a second conductive bump electrically connected to the second circuit board,
A via hole made of a conductive material filled in a non-through hole reaching from the one surface of the insulating resin base to the other surface corresponds to the first conductive bump and the second conductive bump. Formed at each position,
A conductor circuit that electrically connects a via hole corresponding to the first conductive bump and a via hole corresponding to the second conductive bump is formed on the other surface of the insulating resin base material from the center to the periphery. Extended to the section,
The second circuit board has a through-hole formed so that the semiconductor chip can be passed through and stored in a central portion of the insulating resin base material.
A conductive circuit that is electrically connected to the second conductive bump of the first circuit board is formed on one surface of the insulating resin base material at the periphery thereof,
A via hole made of a conductive material filled in a non-through hole reaching the conductor circuit from the other surface of the insulating resin base material is formed ,
A conductive bump electrically connected to a conductor circuit formed on the other surface of the first circuit board laminated adjacent to the upper layer is formed immediately above the via hole. Multi-layer circuit board.

上記バイアホール群は、電解銅めっき膜から形成されるとともに、上記第１および第２の導電性バンプは、電解すずめっき膜から形成されることを特徴とする請求項１に記載の多層化回路基板。 2. The multilayer circuit according to claim 1, wherein the via hole group is formed of an electrolytic copper plating film, and the first and second conductive bumps are formed of an electrolytic tin plating film. substrate.

上記第１および第２の導電性バンプは、Ｓｎ、Ｐｂ、Ａｇ、Ａｕ、Ｃｕ、Ｚｎ、Ｉｎ、Ｂｉから選ばれるいずれか１の金属で形成されることを特徴とする請求項１に記載の多層化回路基板。 The first and second conductive bumps are formed of any one metal selected from Sn, Pb, Ag, Au, Cu, Zn, In, and Bi. Multi-layer circuit board.

上記第１および第２の導電性バンプは、半田またはスズ合金から形成されることを特徴とする請求項１に記載の多層化回路基板。 The multilayer circuit board according to claim 1, wherein the first and second conductive bumps are formed of solder or a tin alloy.

前記導体回路の表面には粗化層が形成されていることを特徴とする請求項１〜４のいずれかに記載の多層化回路基板。 The multilayer circuit board according to claim 1, wherein a roughened layer is formed on a surface of the conductor circuit.