JP4226514B2 - amplifier - Google Patents
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Description
本発明は、無線通信に使われるマイクロ波、およびミリ波帯で使用される多層配線技術を用いた増幅器に関する。 The present invention relates to an amplifier using a multilayer wiring technique used in a microwave and millimeter wave band used for wireless communication.
マイクロ波およびミリ波帯増幅器に用いる電界効果トランジスタ(FET)は、大きな出力電力を得るためにはゲート幅を増加させる必要があるが、ゲート幅の増加は寄生容量の増加をもたらし、高周波での利得の低下につながる。 Field effect transistors (FETs) used in microwave and millimeter wave amplifiers need to increase the gate width in order to obtain a large output power, but the increase in the gate width leads to an increase in parasitic capacitance, and at high frequencies. This leads to a decrease in gain.
このため、所望の高出力で、かつある程度の利得を得るためには、複数のFETの出力を合成する方法が取られている。それ故、個々のFETへRF信号を分配する分配器と、出力を合成する合成器が必要である。 Therefore, in order to obtain a desired high output and a certain level of gain, a method of combining the outputs of a plurality of FETs is employed. Therefore, there is a need for a distributor that distributes the RF signal to the individual FETs and a combiner that combines the outputs.
複数のFETの出力を電力効率良く合成するためには、合成時に各々の信号の位相が揃っている必要がある。このため、従来は、図5に示すように、平面型のトーナメント分配回路および合成回路が用いられている。しかし、トーナメント分配回路および合成回路では線路間の結合を避けるため、各線路の間に間隔が必要であり、トーナメント分配回路および合成回路の経路の長さが長くなる、またトーナメント分配回路および合成回路が占める面積が増大するという問題がある。 In order to synthesize the outputs of a plurality of FETs with high power efficiency, the phases of the respective signals must be aligned at the time of synthesis. For this reason, conventionally, as shown in FIG. 5, a planar tournament distribution circuit and a synthesis circuit are used. However, in the tournament distribution circuit and the synthesis circuit, in order to avoid coupling between the lines, an interval is required between the lines, the path length of the tournament distribution circuit and the synthesis circuit becomes long, and the tournament distribution circuit and the synthesis circuit There is a problem that the area occupied by increases.
従来のマイクロ波、ミリ波帯向けのアナログ集積回路は、配線層は2層程度であり、かつ2層のうち1層は、金属の厚みが薄く電流容量が小さい場合や、クロスコネクションのためのエアブリッジであった。このため、インダクタやスタブ等のパッシブ回路の面積は、主となる1つの配線層で形成され、トーナメント分配および合成回路が占める面積であるチップ面積の増大を招いていた[非特許文献1]。 In the conventional analog integrated circuit for microwave and millimeter wave bands, the wiring layer is about two layers, and one of the two layers is used when the metal is thin and the current capacity is small, or for cross connection. It was an air bridge. For this reason, the area of a passive circuit such as an inductor or a stub is formed by a single main wiring layer, leading to an increase in chip area, which is an area occupied by a tournament distribution and synthesis circuit [Non-Patent Document 1].
なお、多層配線技術を用いた3次元MMIC技術が提案されている[非特許文献2]。3次元MMIC技術は配線層を増やし、インダクタやスタブ等のパッシブ回路を複数の配線層を使って形成することができるため、チップ面積の低減が可能である。 A three-dimensional MMIC technique using a multilayer wiring technique has been proposed [Non-Patent Document 2]. The three-dimensional MMIC technology increases the number of wiring layers, and a passive circuit such as an inductor and a stub can be formed using a plurality of wiring layers, so that the chip area can be reduced.
複数のFETの出力を電力効率良く合成するためには、合成時に各々の信号の位相が揃っている必要がある。このため、平面型のトーナメント分配回路および合成回路が用いられている。しかし、平面型のトーナメント分配回路および合成回路では線路間の結合を避けるため、各線路の間に間隔が必要であり、トーナメント分配回路および合成回路の経路の長さが長くなる、またトーナメント分配回路および合成回路が占める面積が増大するという問題がある。 In order to synthesize the outputs of a plurality of FETs with high power efficiency, the phases of the respective signals must be aligned at the time of synthesis. For this reason, a planar tournament distribution circuit and a synthesis circuit are used. However, in the planar tournament distribution circuit and the synthesis circuit, in order to avoid coupling between the lines, an interval is required between the lines, and the length of the tournament distribution circuit and the synthesis circuit becomes longer, and the tournament distribution circuit In addition, there is a problem that the area occupied by the synthesis circuit increases.
本発明は、上記の課題を解決すべくなされたもので、マイクロ波帯およびミリ波帯の増幅器の出力部のロスを低減し、高効率化を図る増幅器を提供することを目的としている。 The present invention has been made to solve the above-described problems, and an object of the present invention is to provide an amplifier that can reduce the loss of the output section of the amplifier in the microwave band and the millimeter wave band and achieve high efficiency.
この目的を達成するため、本発明においては、M個(Mは2以上の整数)の配線層を有する多層基板またはモノリシック集積回路を用いて、N個(Nは2以上の整数)のトランジスタを同時に動作させ、前記N個のトランジスタの合成出力を得る増幅器において、入力信号を分配する分配回路が多層配線間のビアホールを用いた、N個の出力端子を持つ垂直方向のトーナメント形状で構成され、前記分配回路の前記N個の出力端子が、N個の各トランジスタの入力端子へ各々接続され、前記N個の各トランジスタの出力端子が合成回路のN個の入力端子に各々接続され、前記N個の各トランジスタの出力端子を対向または放射状に配置することにより、前記合成回路の前記N個の入力端子から、前記合成回路の1つの出力端子までの経路の長さが、前記分配回路の1つの入力端子から、前記分配回路の前記N個の出力端子までの経路の長さに比べ短くなるように構成している。 In order to achieve this object, in the present invention, N (N is an integer of 2 or more) transistors are formed using a multilayer substrate or a monolithic integrated circuit having M wiring layers (M is an integer of 2 or more) . In an amplifier that operates simultaneously and obtains a combined output of the N transistors, a distribution circuit that distributes an input signal is configured in a vertical tournament shape having N output terminals using via holes between multilayer wirings, wherein the N output terminals of the dividing circuit, are respectively connected to input terminals of each of the N transistors, the output terminals of the N respective transistors are respectively connected to the N input terminals of the combining circuit, by arranging the output terminals of the N respective transistors of the opposite or radially, from the N input terminals of the combining circuit, the length of the path to the one output terminal of said combining circuit But wherein the one input terminal of the distribution circuit, and constitutes the said N short Kunar so than the length of the path to the output terminal of the distribution circuit.
本発明にかかる増幅回路においては、多層配線技術を用い、垂直方向のトーナメント配線を用いて分配回路及び合成回路の小型化を図り、かつ、各トランジスタの出力部を対向または放射状に配置することにより、各トランジスタの出力側の合成回路の経路の長さを短くし、マイクロ波帯およびミリ波帯の増幅器の出力部のロスを低減し、高効率化を図る。 In the amplifier circuit according to the present invention, the multilayer circuit technique is used, the distribution circuit and the synthesis circuit are downsized by using the vertical tournament wiring, and the output portions of the transistors are arranged oppositely or radially. The path length of the synthesis circuit on the output side of each transistor is shortened, the loss of the output part of the amplifier in the microwave band and the millimeter wave band is reduced, and high efficiency is achieved.
以下、図面を用いて本発明の実施の形態について説明する。なお、以下で説明する図面で、同一機能を有するものは同一符号を付け、その繰り返しの説明は省略する。 Hereinafter, embodiments of the present invention will be described with reference to the drawings. In the drawings described below, components having the same function are denoted by the same reference numerals, and repeated description thereof is omitted.
本発明の実施の形態について図1〜4を用いて説明する。図1は本発明の実施の形態の増幅回路の回路構成を示す図であり、先ず、図1の構成を説明する。 An embodiment of the present invention will be described with reference to FIGS. FIG. 1 is a diagram showing a circuit configuration of an amplifier circuit according to an embodiment of the present invention. First, the configuration of FIG. 1 will be described.
M個(Mは2以上の整数)の配線層を有する多層基板またはモノリシック集積回路を用い、分配入力端子(1つの入力端子)Aから入力された入力信号を分配するトーナメント分配回路Dが多層配線間のビアホール(Via Hole)を用いた、N個(Nは2以上の整数)の出力端子o1〜oNを持つ垂直方向のトーナメント形状で構成され、N個の出力端子o1〜oNがそれぞれ、N個のトランジスタ1〜Nの入力端子Ti1〜TiNに接続され、トランジスタ1〜Nを同時に動作させ、トランジスタ1〜Nの出力端子To1〜ToNを対向または放射状に配置し、出力端子To1〜ToNをトーナメント合成回路Gの入力端子i1〜iNに接続し、トランジスタ1〜Nの出力を合成した合成出力を合成出力端子(1つの出力端子)Bから得る増幅器の回路構成を示している。なお、図1におけるトランジスタ1〜Nにはトランジスタ1〜Nの入、出力端子のみを示しており、残りの1端子については図示していない。 A tournament distribution circuit D that distributes an input signal inputted from a distribution input terminal (one input terminal) A using a multilayer substrate or a monolithic integrated circuit having M wiring layers (M is an integer of 2 or more) is a multilayer wiring. It is formed in a vertical tournament shape having N (N is an integer of 2 or more) output terminals o1 to oN using via holes (Via Hole) between the N output terminals o1 to oN. is connected to the input terminal T i1 through T iN the number of transistors 1 to N, at the same time to operate the transistors 1 to N, arranged output terminal T o1 through T oN transistors 1 to N to the counter or radial, the output terminal T the o1 through T oN connected to the input terminal i1~iN tournament combining circuit G, synthesized output terminal a synthesized output obtained by combining the output of the transistor 1 to N (1 one output terminal) The circuit configuration of the amplifier obtained from B is shown. Note that the transistors 1 to N in FIG. 1 show only the input and output terminals of the transistors 1 to N, and the remaining one terminal is not shown.
次に、図4を用いて、多層配線を用いた縦型トーナメント形状によるトランジスタへの接続方法について述べる。縦型トーナメント形状は複数の配線層(I番目の層、J番目の層、K番目の層等)の伝送線路からスルーホール等のビアホールを介して、垂直方向にトーナメント状に分岐される。分岐されたトーナメントの末端(分配回路ではトランジスタの入力側、合成回路ではトランジスタの出力側)が伝送線路を介して、あるいはビアホールから直接トランジスタに接続される。なお、図4ではトーナメントの末端であるK番目の層の伝送線路を介してトランジスタに接続している様子を示している。このように縦型トーナメント形状ではトーナメント分配および合成回路の回路面積の増加を抑える事ができる。またMMICにおける多層配線技術では、ビアの長さは数ミクロン程度と短いため、線路長の増加も抑えることができる。 Next, a method for connecting to a transistor in a vertical tournament shape using multilayer wiring will be described with reference to FIG. The vertical tournament shape is branched in a tournament shape in a vertical direction from a transmission line of a plurality of wiring layers (I-th layer, J-th layer, K-th layer, etc.) via via holes such as through holes. The end of the branched tournament (the input side of the transistor in the distribution circuit and the output side of the transistor in the synthesis circuit) is connected to the transistor via the transmission line or directly from the via hole. FIG. 4 shows a state in which the transistor is connected via a transmission line of the Kth layer, which is the end of the tournament. As described above, the vertical tournament shape can suppress an increase in the circuit area of the tournament distribution and synthesis circuit. In the multilayer wiring technique in MMIC, since the via length is as short as several microns, an increase in the line length can be suppressed.
なお、図4は次に説明する図2の断面図を示しているものではなく、本実施の形態の縦型トーナメント形状およびトランジスタの接続を説明するための図である。 Note that FIG. 4 is not a cross-sectional view of FIG. 2 to be described next, but is a diagram for explaining the vertical tournament shape of this embodiment and connection of transistors.
次に4つのトランジスタ(N=4)を用いて出力を合成する増幅器について、垂直方向のトーナメント形状とトランジスタの出力端子を対向して配置した斜視図である図2(a)、(b)を用いて動作を説明する。 Next, for an amplifier that synthesizes an output using four transistors (N = 4), FIGS. 2A and 2B are perspective views in which a vertical tournament shape and an output terminal of the transistor are arranged to face each other. The operation will be described with reference to FIG.
先ず図2(a)において、M個の配線層の内、I番目の層の分配入力端子Aに入力信号を入力すれば、入力信号は垂直方向のトーナメント形状の分配回路を構成しているI番目の層の伝送線路I1、I2、I3からビアホールVI2、VI3を経由してK番目の層の伝送線路K1、K2、K7、K8に分配され、それぞれビアホールVK1、VK2、VK7、VK8を介してビアホールVK1、VK2、VK7、VK8の先の出力端子o1、o2、o3、o4からL番目の層に実装されているトランジスタ1〜4の入力端子Ti1、Ti2、Ti3、Ti4に分配されている。このトランジスタ1〜4の入力端子Ti1、Ti2、Ti3、Ti4はトランジスタ1〜4の出力端子To1、To2、To3、To4が対向するようにトランジスタ1〜4を配置しているので、水平方向の外側に配置されている。 First, in FIG. 2A, if an input signal is input to the distribution input terminal A of the I-th layer among the M wiring layers, the input signal constitutes a distribution circuit having a tournament shape in the vertical direction. The transmission lines I1, I2, and I3 in the second layer are distributed to the transmission lines K1, K2, K7, and K8 in the Kth layer via the via holes V I2 and V I3 , and are respectively connected to the via holes V K1 , V K2 , and V K7 , V K8 , input terminals T i1 of transistors 1 to 4 mounted on the L-th layer from the output terminals o1, o2, o3, o4 ahead of the via holes V K1 , V K2 , V K7 , V K8 , It is distributed to T i2 , T i3 , and T i4 . Input terminal T i1, T i2 of the transistor 1~4, T i3, T i4 is arranged transistors 1-4 to the output terminals of the transistors 1~4 T o1, T o2, T o3, T o4 faces So it is placed outside in the horizontal direction.
一方、トランジスタ1〜4からのそれぞれの出力信号は対向するように配置された出力端子To1、To2、To3、To4から垂直方向のトーナメント形状の合成回路を構成しているビアホールVK3、VK4、VK5、VK6の先端の入力端子i1、i2、i3、i4とビアホールVK3、VK4、VK5、VK6および伝送線路K3、K4、K5、K6を介してビアホールVJ1の先端にある合成端子Sで合成され、ビアホールVJ1および伝送線路J1を介して、合成出力端子Bから合成信号として出力される。 On the other hand, the respective output signals from the transistors 1 to 4 are via holes V K3 that form a tournament-shaped synthesis circuit in the vertical direction from the output terminals T o1 , T o2 , T o3 , and T o4 arranged so as to face each other. , V K4 , V K5 , V K6 via input terminals i1, i2, i3, i4 and via holes V K3 , V K4 , V K5 , V K6 and via transmission lines K3, K4, K5, K6 and via holes V J1 Is synthesized at the synthesis terminal S at the tip of the signal, and is outputted as a synthesis signal from the synthesis output terminal B via the via hole V J1 and the transmission line J1.
以上の説明より明らかなように、トーナメント合成回路の4つの入力端子i1、i2、i3、i4からトーナメント合成回路の1つの合成出力端子Bまでの経路の長さ、すなわち4つのビアホールVK3、VK4、VK5、VK6の長さと、4つの伝送線路K3、K4、K5、K6の長さと、1つのビアホールVJ1の長さおよび伝送線路J1の長さの合計が、トーナメント分配回路の1つの分配入力端子Aから、4つの出力端子o1、o2、o3、o4までの経路の長さ、すなわち伝送線路I1、I2、I3の長さと、2つのビアホールVI2、VI3の長さと、4つの伝送線路K1、K2、K7、K8の長さと、4つのビアホールVK1、VK2、VK7、VK8の長さの合計に比べ、短くなるのは明らかである。 As is apparent from the above description, the length of the path from the four input terminals i1, i2, i3, i4 of the tournament synthesis circuit to one synthesis output terminal B of the tournament synthesis circuit, that is, the four via holes V K3 , V K4, the length of the V K5, V K6, the length of the four transmission lines K3, K4, K5, K6, the total length and the length of the transmission line J1 of one via hole V J1 is, the tournament distribution circuit 1 The length of the path from one distribution input terminal A to the four output terminals o1, o2, o3, o4, that is, the length of the transmission lines I1, I2, I3, the length of the two via holes V I2 , V I3 , and 4 one of the length of the transmission line K1, K2, K7, K8, compared to the sum of the lengths of the four via holes V K1, V K2, V K7 , V K8, the shorter is clear.
図2(b)はトランジスタ1〜4の入力端子Ti1、Ti2、Ti3、Ti4がK番目の層の伝送線路K1、K2、K7、K8に直付けされ、トランジスタ1〜4の出力端子To1、To2、To3、To4がK番目の層の伝送線路K3、K4、K5、K6に直付けされており、垂直方向のトーナメント形状の分配回路および合成回路の経路の長さが図2(a)に比較し、より短くなっているが、トーナメント合成回路の4つの入力端子i1、i2、i3、i4からトーナメント合成回路の1つの合成出力端子Bまでの経路の長さがやはり、トーナメント分配回路の1つの分配入力端子Aから、4つの出力端子o1、o2、o3、o4までの経路の長さに比べ、短いのは明らかである。 In FIG. 2B, the input terminals T i1 , T i2 , T i3 and T i4 of the transistors 1 to 4 are directly connected to the transmission lines K1, K2, K7 and K8 of the Kth layer, and the outputs of the transistors 1 to 4 Terminals T o1 , T o2 , T o3 , T o4 are directly attached to the transmission lines K3, K4, K5, K6 of the Kth layer, and the length of the route of the tournament-shaped distribution circuit and the synthesis circuit in the vertical direction 2 is shorter than that in FIG. 2A, but the length of the path from the four input terminals i1, i2, i3, i4 of the tournament synthesis circuit to one synthesis output terminal B of the tournament synthesis circuit is It is clear that the length of the path from one distribution input terminal A of the tournament distribution circuit to the four output terminals o1, o2, o3, o4 is shorter.
また、図3に示すように図2(b)を変形し、合成回路として垂直方向のトーナメント形状とせず、トランジスタ1〜4の出力端子をK番目の層の幅広い伝送線路に接続し、合成出力端子Bから合成出力を出力することもできるので、合成回路の経路の長さがより短くなる。 Also, as shown in FIG. 3, FIG. 2 (b) is modified so that the composite circuit does not have a vertical tournament shape, and the output terminals of the transistors 1 to 4 are connected to a wide transmission line of the Kth layer to produce a composite output. Since the combined output can be output from the terminal B, the length of the path of the combining circuit becomes shorter.
上述したように4つのトランジスタの出力端子を対向に配置することにより、4つのトランジスタの出力を合成するトーナメント合成回路の経路の長さを、入力信号を分配するトーナメント分配回路の経路の長さより短くすることができる。これはN個のトランジスタを用いた場合でも同じであるのは明らかである。また、例えば、より多くのトランジスタを用いて増幅器を構成する場合はトランジスタの出力端子を放射状に配置して合成回路の経路の長さを、入力信号を分配するトーナメント分配回路の経路の長さより短くできることは明らかである。 As described above, by arranging the output terminals of the four transistors to face each other, the path length of the tournament synthesizing circuit that synthesizes the outputs of the four transistors is shorter than the path length of the tournament distribution circuit that distributes the input signal. can do. It is clear that this is the same even when N transistors are used. Also, for example, when an amplifier is configured using more transistors, the output terminals of the transistors are arranged radially so that the path length of the synthesis circuit is shorter than the path length of the tournament distribution circuit that distributes the input signal. Obviously we can do it.
以上述べた如く本実施の形態では、多層配線技術を用い、垂直方向のトーナメント配線を用いて分配回路及び合成回路の小型化を図り、かつ、各トランジスタの出力部を対向または放射状に配置することにより、各トランジスタの出力側のトーナメント合成回路の経路の長さを短くし、マイクロ波帯およびミリ波帯の増幅器の出力部のロスを低減し、高効率化を図れる。また、入力側のトーナメント分配回路についても、通過特性の均一性を図る事ができ、合成時の相対位相差が小さくなり、合成時の効率が高くなる。 As described above, in this embodiment, the distribution circuit and the synthesis circuit are miniaturized by using the multi-layer wiring technique, using the vertical tournament wiring, and the output portions of the transistors are arranged oppositely or radially. Accordingly, the path length of the tournament synthesis circuit on the output side of each transistor can be shortened, the loss of the output part of the amplifier in the microwave band and the millimeter wave band can be reduced, and high efficiency can be achieved. In addition, the tournament distribution circuit on the input side can also achieve uniformity in pass characteristics, the relative phase difference during synthesis is reduced, and the efficiency during synthesis is increased.
A 分配入力端子
B 合成出力端子
D トーナメント分配回路
G 合成回路
Ti1、Ti2、Ti3、Ti4 トランジスタの入力端子
To1、To2、To3、To4 トランジスタの出力端子
i1、i2、i3、i4 トーナメント合成回路の入力端子
o1、o2、o3、o4 トーナメント分配回路の出力端子
A distribution input terminal B synthesis output terminal D tournament distribution circuit G synthesis circuit T i1 , T i2 , T i3 , T i4 transistor input terminals T o1 , T o2 , T o3 , T o4 transistor output terminals i1, i2, i3 , I4 Tournament synthesis circuit input terminals o1, o2, o3, o4 Tournament distribution circuit output terminals
Claims (1)
入力信号を分配する分配回路が多層配線間のビアホールを用いた、N個の出力端子を持つ垂直方向のトーナメント形状で構成され、
前記分配回路の前記N個の出力端子が、N個の各トランジスタの入力端子へ各々接続され、
前記N個の各トランジスタの出力端子が合成回路のN個の入力端子に各々接続され、
前記N個の各トランジスタの出力端子を対向または放射状に配置することにより、前記合成回路の前記N個の入力端子から、前記合成回路の1つの出力端子までの経路の長さが、前記分配回路の1つの入力端子から、前記分配回路の前記N個の出力端子までの経路の長さに比べ短いこと、を特徴とする増幅器。
Using a multilayer substrate or a monolithic integrated circuit having M (M is an integer of 2 or more) wiring layers, N (N is an integer of 2 or more) transistors are operated simultaneously, and the combined output of the N transistors In the amplifier to obtain
A distribution circuit for distributing an input signal is configured in a vertical tournament shape having N output terminals using via holes between multilayer wirings,
Wherein the N output terminals of the dividing circuit, are respectively connected to input terminals of each of the N transistors,
The output terminal of each of the N transistors are respectively connected to the N input terminals of the combining circuit,
By arranging the output terminals of the N respective transistors of the opposite or radially, from the N input terminals of the combining circuit, the length of the path to the one output terminal of said combining circuit, the distribution An amplifier characterized by being shorter than a length of a path from one input terminal of the circuit to the N output terminals of the distribution circuit.
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