JP4226444B2 - Drive device and power conversion device - Google Patents

Description

この発明は、インバータ等に含まれるスイッチングデバイスを駆動するための駆動装置及びその駆動装置を搭載した電力変換装置に関する。   The present invention relates to a drive device for driving a switching device included in an inverter or the like and a power conversion device equipped with the drive device.

例えば単相交流電動機や三相交流電動機の電源として直流電圧源を採用する場合、直流電圧源で発生した直流電圧を交流電圧へと変換する電力変換装置が用いられる。この電力変換装置の一例が、スイッチングデバイスをトーテムポール接続（低電圧側・高電圧側にそれぞれスイッチングデバイスを用意し、それらを直列接続すること）して構成するインバータである。   For example, when a DC voltage source is adopted as a power source for a single-phase AC motor or a three-phase AC motor, a power converter that converts a DC voltage generated by the DC voltage source into an AC voltage is used. An example of this power conversion apparatus is an inverter configured by connecting switching devices to a totem pole connection (preparing switching devices on the low voltage side and the high voltage side and connecting them in series).

インバータに含まれる各スイッチングデバイスを駆動するためには、適切なタイミングで各スイッチングデバイスのオン・オフをスイッチング制御する駆動装置が必要である。この駆動装置には、低電圧側スイッチングデバイスを駆動するための低電圧側駆動回路と、高電圧側スイッチングデバイスを駆動するための高電圧側駆動回路とが含まれる。そして、高電圧側駆動回路内には、オン・オフ制御信号をともに高電位の信号に変換するためにレベルシフト回路が設けられる。   In order to drive each switching device included in the inverter, a driving device that performs switching control of on / off of each switching device at an appropriate timing is necessary. The driving device includes a low voltage side driving circuit for driving the low voltage side switching device and a high voltage side driving circuit for driving the high voltage side switching device. In the high voltage side drive circuit, a level shift circuit is provided to convert both the on / off control signal into a high potential signal.

下記特許文献１には、そのような駆動装置の一例が示されている。すなわち、特許文献１の図７において、上記駆動装置とインバータとを含む電力変換装置の回路構成が示されている。当該図７においては、スイッチングデバイスたる電力用半導体装置１７および１８をトーテムポール接続して構成するハーフブリッジ型パワーデバイス１９が示されている。そして、電力用半導体装置１７および１８の接続点Ｎ１と接地電位ＣＯＭとの間には単相交流電動機等の負荷２１が接続されている。   An example of such a driving device is shown in Patent Document 1 below. That is, in FIG. 7 of Patent Document 1, a circuit configuration of a power conversion device including the drive device and the inverter is shown. FIG. 7 shows a half-bridge power device 19 configured by totem pole connection of power semiconductor devices 17 and 18 as switching devices. A load 21 such as a single-phase AC motor is connected between the connection point N1 of the power semiconductor devices 17 and 18 and the ground potential COM.

電力用半導体装置１７，１８にはそれぞれ駆動回路ＨＤ，ＬＤが接続される。高電圧側駆動回路ＨＤのうち、パルス発生回路１は、外部からの入力信号に応じて、パルス状のオン，オフ信号を発生させる。これらのオン，オフ信号は、レベルシフト用電界効果トランジスタたるＮ型高耐圧電界効果トランジスタ（High-voltage N-channel MOS：ＨＮＭＯＳトランジスタと呼称）２，３、並びに、インバータ６，７を介して、それぞれセットリセットフリップフロップ回路１０へのセット信号およびリセット信号となる。   Drive circuits HD and LD are connected to the power semiconductor devices 17 and 18, respectively. Of the high voltage side drive circuit HD, the pulse generation circuit 1 generates a pulse-like on / off signal in accordance with an input signal from the outside. These on and off signals are transmitted through N-type high-voltage field-effect transistors (high-voltage N-channel MOS: HNMOS transistors) 2 and 3 which are level-shifting field-effect transistors, and inverters 6 and 7, respectively. These become the set signal and reset signal for the set-reset flip-flop circuit 10 respectively.

高電圧側駆動回路ＨＤでは、ハーフブリッジ型パワーデバイス１９のスイッチング状態に応じて、接続点Ｎ１からダイオード８および９のアノードに至るラインＬ１に、速い電圧変化の伝搬信号であるｄｖ／ｄｔ過渡信号が発生する。ＨＮＭＯＳトランジスタ２および３のドレイン−ソース間には寄生容量Ｃが存在するので、寄生容量Ｃとｄｖ／ｄｔ過渡信号との積で得られるｄｖ／ｄｔ電流がＨＮＭＯＳトランジスタ２および３に同時に流れる。   In the high voltage side drive circuit HD, a dv / dt transient signal that is a propagation signal of a fast voltage change is applied to the line L1 from the connection point N1 to the anodes of the diodes 8 and 9 according to the switching state of the half-bridge power device 19. Will occur. Since a parasitic capacitance C exists between the drain and source of the HNMOS transistors 2 and 3, a dv / dt current obtained by the product of the parasitic capacitance C and the dv / dt transient signal flows through the HNMOS transistors 2 and 3 simultaneously.

ＨＮＭＯＳトランジスタ２および３に流れるｄｖ／ｄｔ電流は、通常のスイッチング時に流れる電流と同レベルであるため、レベルシフト抵抗４および５に同時に電圧降下が生じる。その結果、セットリセットフリップフロップ回路１０のセット入力およびリセット入力として同時に“Ｈ（正論理における正値）”が与えられることになる。一般に非反転入力型のセットリセットフリップフロップ回路１０のセット入力およびリセット入力に同時に“Ｈ”が入力されるのは禁止されており、予測のつかない動作、つまり誤動作を発生させることになる。この誤動作を防止するために、特許文献１の図８に示すような保護回路２６ｂが、レベルシフト回路２５とセットリセットフリップフロップ回路１０との間に設けられる。   Since the dv / dt current flowing through the HNMOS transistors 2 and 3 is at the same level as the current flowing during normal switching, a voltage drop occurs at the level shift resistors 4 and 5 at the same time. As a result, “H (positive value in positive logic)” is simultaneously given as the set input and reset input of the set-reset flip-flop circuit 10. In general, it is prohibited to simultaneously input “H” to the set input and the reset input of the non-inverting input type set-reset flip-flop circuit 10, and an unpredictable operation, that is, a malfunction occurs. In order to prevent this malfunction, a protection circuit 26 b as shown in FIG. 8 of Patent Document 1 is provided between the level shift circuit 25 and the set / reset flip-flop circuit 10.

このようなレベルシフト回路２５を半導体基板上で実現した例が、下記特許文献２に示されている。下記特許文献２の図７は、下記特許文献１の図８のレベルシフト回路２５のオン信号側あるいはオフ信号側の一方の回路を示す図であり、下記特許文献２の図８は、その半導体装置内での具体的構成を示す断面図である。   An example of realizing such a level shift circuit 25 on a semiconductor substrate is shown in Patent Document 2 below. FIG. 7 of the following Patent Document 2 is a diagram showing one circuit on the on signal side or the off signal side of the level shift circuit 25 of FIG. 8 of the following Patent Document 1, and FIG. It is sectional drawing which shows the specific structure in an apparatus.

なお、この出願の発明に関連する先行技術文献情報としては、上記に挙げた特許文献１および２以外にも特許文献３が存在する。   In addition to Patent Documents 1 and 2 listed above, Patent Document 3 exists as prior art document information related to the invention of this application.

特開２００１−１９６９０６号公報JP 2001-196906 A 特開２００１−２５２３５号公報JP 2001-25235 A 特開平１１−１４５３１３号公報JP-A-11-145313

上記特許文献２においては、端子ＶＳ１での電位が負になったときの、レベルシフト用電界効果トランジスタ１１のソース−ドレイン間での寄生ダイオードＤ１０、及び、半導体基板１９内の広範なｐｎ接合面での寄生ダイオードＤ２０に起因する、レベルシフト用電界効果トランジスタ１１後段のインバータ（トランジスタ１４，１５で構成される）での誤動作を問題としていた。   In Patent Document 2, the parasitic diode D10 between the source and drain of the level shift field effect transistor 11 and the wide pn junction surface in the semiconductor substrate 19 when the potential at the terminal VS1 becomes negative. The malfunction in the inverter (configured by transistors 14 and 15) subsequent to the level shift field effect transistor 11 due to the parasitic diode D20 in FIG.

しかし、上記両寄生ダイオードＤ１０，Ｄ２０に起因する問題はこれにとどまらない。上記特許文献１の図８の回路図、および、上記特許文献２の図８の断面図を用いて、その新たな問題につき説明する。   However, the problem caused by the parasitic diodes D10 and D20 is not limited to this. The new problem will be described with reference to the circuit diagram of FIG. 8 of Patent Document 1 and the sectional view of FIG. 8 of Patent Document 2.

端子ＶＳ１での電位が負になったとき（特許文献２の図９の期間Ｂ）、ｐ層２１，ｎ^-層２２間のｐｎ接合面での寄生ダイオードＤ２０は、端子ＶＳ１に電流Ｉ２０を流すだけでなく、ｎ⁺領域２５を介してドレイン電極３０にも寄生電流を流す。すなわち、寄生ダイオードＤ２０は、レベルシフト用電界効果トランジスタ１１のボディたるｐ層２１及びｎ^-層２２とドレインとの間の寄生ダイオードとしても作用するのである。 When the potential at the terminal VS1 becomes negative (period B in FIG. 9 of Patent Document 2), the parasitic diode D20 at the pn junction surface between the p layer 21 and the n ⁻ layer 22 passes a current I20 to the terminal VS1. In addition, a parasitic current is passed through the drain electrode 30 via the n ⁺ region 25. That is, the parasitic diode D20 also acts as a parasitic diode between the p layer 21 and n ⁻ layer 22 which are the body of the level shift field effect transistor 11 and the drain.

このボディ−ドレイン間寄生ダイオードＤ２０に流れる寄生電流と、ソース−ドレイン間での寄生ダイオードＤ１０に流れる電流Ｉ１０とが相俟って、抵抗素子１２を介して端子ＶＢ１に至る場合がある。この場合、レベルシフト抵抗１２における電圧降下が生じ、上記特許文献１の図８の回路図のうち、インバータ回路６，７の入力端ＶＲ１，ＶＲ２における電位がそれまでの状態に比べて相対的に上昇する。   The parasitic current flowing in the body-drain parasitic diode D20 and the current I10 flowing in the parasitic diode D10 between the source and drain may be combined to reach the terminal VB1 via the resistance element 12. In this case, a voltage drop occurs in the level shift resistor 12, and the potentials at the input terminals VR1 and VR2 of the inverter circuits 6 and 7 in the circuit diagram of FIG. To rise.

なお、ボディ−ドレイン間に流れる寄生電流の値の方が、寄生ダイオードＤ１０に流れる電流Ｉ１０の値よりも大きい。ｐ層２１及びｎ^-層２２間のｐｎ接合面の方がｐ⁺領域２４及びｎ^-層２２間のｐｎ接合面よりも広範であり、前者に流れる電流量の方が大きいからである。 Note that the value of the parasitic current flowing between the body and the drain is larger than the value of the current I10 flowing through the parasitic diode D10. This is because the pn junction surface between the p layer 21 and the n ⁻ layer 22 is wider than the pn junction surface between the p ⁺ region 24 and the n ⁻ layer 22, and the amount of current flowing in the former is larger.

しかしこの場合は、入力端ＶＲ１，ＶＲ２における電位は上昇するのみであって下降することはないので、インバータ回路６，７の出力端に“Ｈ”は現れない。よって、セットリセットフリップフロップ回路１０の誤動作の問題はない。   However, in this case, since the potentials at the input terminals VR1 and VR2 only rise and do not fall, "H" does not appear at the output terminals of the inverter circuits 6 and 7. Therefore, there is no problem of malfunction of the set / reset flip-flop circuit 10.

一方、端子ＶＳ１での電位が負から０へと戻ったとき（特許文献２の図９のうちＢより後の期間）は、寄生ダイオードＤ１０，Ｄ２０に先ほどまでとは逆方向に一時的なバイアスがかかることとなり、逆回復電流が寄生ダイオードＤ１０，Ｄ２０に流れる。この場合、レベルシフト抵抗１２において先ほどまでとは逆方向の電圧降下が一時的に生じ、インバータ回路６，７の入力端ＶＲ１，ＶＲ２にて電位が相対的に下降する。   On the other hand, when the potential at the terminal VS1 returns from negative to 0 (period after B in FIG. 9 of Patent Document 2), the parasitic diodes D10 and D20 are temporarily biased in the opposite direction. As a result, reverse recovery current flows through the parasitic diodes D10 and D20. In this case, a voltage drop in the opposite direction to that of the level shift resistor 12 temporarily occurs in the level shift resistor 12, and the potential relatively decreases at the input terminals VR1 and VR2 of the inverter circuits 6 and 7.

この場合も、ボディ−ドレイン間に流れる寄生電流の値の方が、寄生ダイオードＤ１０に流れる電流の値よりも大きい。よって、前者の寄生電流の方が、レベルシフト抵抗１２における逆方向電圧降下への寄与は大きい。   Also in this case, the value of the parasitic current flowing between the body and the drain is larger than the value of the current flowing in the parasitic diode D10. Therefore, the former parasitic current has a larger contribution to the reverse voltage drop in the level shift resistor 12.

ここで、入力端ＶＲ１，ＶＲ２での電位がインバータ回路６，７の“Ｌ”のしきい値以下に下降すれば、インバータ回路６，７の出力端に“Ｈ”が現れてしまう。インバータ回路６，７のいずれもの出力端に“Ｈ”が同相パルスとして現れた場合は、後段の保護回路２６ｂにて同相パルスを除去可能であり、セットリセットフリップフロップ回路１０の誤動作は防止できる。   Here, if the potential at the input terminals VR1 and VR2 falls below the “L” threshold value of the inverter circuits 6 and 7, “H” appears at the output terminals of the inverter circuits 6 and 7. When "H" appears as an in-phase pulse at the output terminals of the inverter circuits 6 and 7, the in-phase pulse can be removed by the protection circuit 26b in the subsequent stage, and the malfunction of the set / reset flip-flop circuit 10 can be prevented.

しかし、入力端ＶＲ１，ＶＲ２のうち、一方側での電位低下が顕著で、他方側での電位低下がさほどでない場合には、インバータ回路６，７の一方の出力端にパルスが現れ、他方の出力端にはパルスが現れない、という事態が生じる。すると、セットリセットフリップフロップ回路１０への誤ったセット信号又はリセット信号が入力される場合がある。   However, when the potential drop on one side of the input terminals VR1 and VR2 is remarkable and the potential drop on the other side is not so great, a pulse appears at one output terminal of the inverter circuits 6 and 7, and the other A situation occurs in which no pulse appears at the output end. Then, an incorrect set signal or reset signal may be input to the set / reset flip-flop circuit 10.

すなわち、上記特許文献１の図７の回路図のうち高圧側の電力用半導体装置１７がオフしているべき期間に、誤ったセット信号がセットリセットフリップフロップ回路１０に入力される場合がある。この場合、電力用半導体装置１７のオフ状態が保たれるべきであるのにオン状態に移行して、電力用半導体装置１７及び１８の双方がオン状態となり、誤動作が生じることがある。   In other words, an incorrect set signal may be input to the set-reset flip-flop circuit 10 during the period when the high-voltage power semiconductor device 17 should be off in the circuit diagram of FIG. In this case, although the power semiconductor device 17 should be kept off, the power semiconductor device 17 shifts to the on state, and both the power semiconductor devices 17 and 18 are turned on, which may cause malfunction.

この発明は上記の事情に鑑みてなされたもので、レベルシフト用電界効果トランジスタのボディ−ドレイン間寄生ダイオードに逆回復電流が流れてレベルシフト抵抗に電圧降下が生じても、スイッチングデバイスに誤動作を発生させにくい駆動装置及び電力変換装置を提供することにある。   The present invention has been made in view of the above circumstances, and even if a reverse recovery current flows through the body-drain parasitic diode of the level shift field effect transistor and a voltage drop occurs in the level shift resistor, the switching device malfunctions. An object of the present invention is to provide a drive device and a power conversion device that are difficult to generate.

請求項１に記載の発明は、スイッチングデバイスを駆動する駆動装置であって、少なくとも一つの信号の電位をレベルシフトして、少なくとも一つのレベルシフト済み信号として出力するレベルシフト回路を備え、前記少なくとも一つのレベルシフト済み信号の電位の変化に応じて、前記スイッチングデバイスは導通状態または非導通状態となり、前記レベルシフト回路は、ドレイン、ボディ、前記信号が与えられるゲート、及び、第１の電位が与えられるソースを有するレベルシフト用電界効果トランジスタと、前記レベルシフト用電界効果トランジスタの前記ドレインに接続された一端、及び、第２の電位が与えられた他端を有するレベルシフト抵抗と、前記レベルシフト抵抗の前記一端に接続された入力端、及び、出力端を有し、前記レベルシフト済み信号を前記出力端から出力するインバータと、前記第１の電位が与えられた一端、及び、前記レベルシフト用電界効果トランジスタの前記ボディに接続された他端を有するボディ抵抗とを構成要素とする回路部を少なくとも一つ含む駆動装置である。   The invention according to claim 1 is a driving device for driving a switching device, comprising a level shift circuit for level-shifting the potential of at least one signal and outputting it as at least one level-shifted signal. In response to a change in the potential of one level-shifted signal, the switching device is turned on or off, and the level shift circuit has a drain, a body, a gate to which the signal is applied, and a first potential. A level-shifting field effect transistor having a given source, a level-shifting resistor having one end connected to the drain of the level-shifting field-effect transistor and the other end to which a second potential is given, and the level An input end connected to the one end of the shift resistor, and an output end; An inverter for outputting a bell-shifted signal from the output terminal, a body resistor having one end to which the first potential is applied, and the other end connected to the body of the level-shifting field effect transistor A drive unit including at least one circuit unit.

請求項５に記載の発明は、請求項１に記載の駆動装置と、前記駆動装置によって駆動されるスイッチングデバイスとを備え、前記スイッチングデバイスは、負荷に電力を与えるか否かをスイッチング制御する電力変換装置である。   The invention according to claim 5 includes the drive device according to claim 1 and a switching device driven by the drive device, wherein the switching device performs switching control as to whether or not power is supplied to a load. It is a conversion device.

請求項１に記載の発明によれば、ボディ抵抗が挿入されている。よって、第１及び第２の電位間の電圧をボディ抵抗とレベルシフト抵抗とで分割することができる。これにより、レベルシフト用電界効果トランジスタのボディ−ドレイン間寄生ダイオードに逆回復電流が流れてレベルシフト抵抗に電圧降下が生じる場合であっても、インバータの入力端における電圧変動を抑制することができる。よって、スイッチングデバイスに誤動作を発生させにくい駆動装置が得られる。   According to invention of Claim 1, body resistance is inserted. Therefore, the voltage between the first and second potentials can be divided by the body resistance and the level shift resistance. As a result, even when a reverse recovery current flows through the body-drain parasitic diode of the level shift field effect transistor and a voltage drop occurs in the level shift resistor, voltage fluctuation at the input terminal of the inverter can be suppressed. . Therefore, it is possible to obtain a drive device that is unlikely to cause a malfunction in the switching device.

請求項５に記載の発明によれば、請求項１に記載の駆動装置と、それにより駆動されるスイッチングデバイスとを有する。よって、スイッチングデバイスに誤動作を発生させにくい電力変換装置が得られる。   According to the fifth aspect of the present invention, the driving apparatus according to the first aspect and the switching device driven thereby are provided. Therefore, a power conversion device that is unlikely to cause a malfunction in the switching device can be obtained.

この発明の実施の形態は、レベルシフト用電界効果トランジスタのボディにボディ抵抗を挿入することにより、スイッチングデバイスに誤動作を発生させにくい駆動装置及びその駆動装置を搭載した電力変換装置である。   The embodiment of the present invention is a drive device in which a malfunction is not generated in a switching device by inserting a body resistance into the body of a level shift field effect transistor, and a power conversion device equipped with the drive device.

図１は、本発明の実施の形態に係る電力変換装置１００を示す回路図である。また、図２は、電力変換装置１００内のレベルシフト回路ＬＶ１及び保護回路ＤＶ１周辺を詳細に示す回路図である。   FIG. 1 is a circuit diagram showing a power conversion apparatus 100 according to an embodiment of the present invention. FIG. 2 is a circuit diagram showing in detail the periphery of the level shift circuit LV1 and the protection circuit DV1 in the power conversion apparatus 100.

図１に示すように、この電力変換装置１００においては、接地電位ＣＯＭに対して電源電位Ｖｄｄを供給する電源１５が設けられ、電源電位Ｖｄｄと接地電位ＣＯＭとの間にハーフブリッジ型パワーデバイス１４が設けられている。ハーフブリッジ型パワーデバイス１４は、ＩＧＢＴ（絶縁ゲートバイポーラトランジスタ）等のスイッチングデバイス１７および１８を含み、スイッチングデバイス１７および１８はトーテムポール接続されている。   As shown in FIG. 1, in the power conversion apparatus 100, a power supply 15 that supplies a power supply potential Vdd to a ground potential COM is provided, and a half-bridge power device 14 is provided between the power supply potential Vdd and the ground potential COM. Is provided. The half-bridge type power device 14 includes switching devices 17 and 18 such as IGBT (Insulated Gate Bipolar Transistor), and the switching devices 17 and 18 are totem pole connected.

また、スイッチングデバイス１７および１８には、フリーホイールダイオードＤ１およびＤ２が逆並列接続されている。そして、スイッチングデバイス１７および１８の接続点Ｎ１と接地電位ＣＯＭとの間には負荷（モータなどの誘導性負荷）２１が接続されている。   Further, free wheel diodes D1 and D2 are connected in reverse parallel to the switching devices 17 and 18. A load (inductive load such as a motor) 21 is connected between the connection point N1 of the switching devices 17 and 18 and the ground potential COM.

スイッチングデバイス１７は、接続点Ｎ１の電位を基準電位とし、当該基準電位ＶＳ１と電源１５が供給する電源電位Ｖｄｄとの間でスイッチング動作するデバイスであり、高電位側スイッチングデバイスと呼称される。一方、スイッチングデバイス１８は、低電位側スイッチングデバイスと呼称される。   The switching device 17 is a device that switches between the reference potential VS1 and the power supply potential Vdd supplied by the power supply 15 with the potential at the connection point N1 as a reference potential, and is called a high potential side switching device. On the other hand, the switching device 18 is called a low potential side switching device.

これらスイッチングデバイス１７、１８は、例えば電源電位Ｖｄｄ−接地電位ＣＯＭ間の電圧の印加を行うことにより、負荷２１に電力を与えるか否かをスイッチング制御する機能を有する。   The switching devices 17 and 18 have a function of performing switching control as to whether or not power is supplied to the load 21 by applying a voltage between the power supply potential Vdd and the ground potential COM, for example.

また、図１に示す電力変換装置１００は、スイッチングデバイス１７を駆動する高電位側スイッチングデバイス駆動装置ＨＤと、スイッチングデバイス１８を駆動する低電位側スイッチングデバイス駆動装置ＬＤとを備えている。なお、低電位側スイッチングデバイス駆動装置ＬＤについては、本願発明と関係が薄いので説明を省略する。   The power conversion apparatus 100 illustrated in FIG. 1 includes a high potential side switching device driving device HD that drives the switching device 17 and a low potential side switching device driving device LD that drives the switching device 18. The low potential side switching device driving device LD is not related to the present invention and will not be described.

以下に、高電位側スイッチングデバイス駆動装置ＨＤの構成について説明する。高電位側スイッチングデバイス駆動装置ＨＤ内にはパルス発生回路１が設けられており、パルス発生回路１は、外部に設けられたマイクロコンピュータ（図示せず）などから与えられる入力信号に応じて、パルス状のオン信号およびオフ信号を発生させる。   The configuration of the high potential side switching device driving device HD will be described below. A pulse generating circuit 1 is provided in the high potential side switching device driving device HD, and the pulse generating circuit 1 generates a pulse in accordance with an input signal supplied from a microcomputer (not shown) provided outside. The on-state signal and the off-state signal are generated.

パルス発生回路１の２つの出力はレベルシフト用電界効果トランジスタであるＮ型高耐圧電界効果トランジスタ（High-voltage N-channel Metal Oxide Semiconductor Transistor：ＨＮＭＯＳトランジスタと呼称）２および３のゲートに接続されている。ＨＮＭＯＳトランジスタ２および３のドレインはそれぞれ、レベルシフト抵抗４および５の一端に接続されるとともに、インバータ６および７の入力端にも接続されている。また、ＨＮＭＯＳトランジスタ２および３のソースにはともに接地電位ＣＯＭが与えられている。   The two outputs of the pulse generation circuit 1 are connected to the gates of N-type high-voltage N-channel metal oxide semiconductor transistors (HNMOS transistors) 2 and 3, which are level-shifting field-effect transistors. Yes. The drains of the HNMOS transistors 2 and 3 are connected to one ends of the level shift resistors 4 and 5, respectively, and are also connected to the input ends of the inverters 6 and 7. The ground potential COM is applied to the sources of the HNMOS transistors 2 and 3.

ＨＮＭＯＳトランジスタ２および３、レベルシフト抵抗４および５、並びにインバータ６および７は、いずれもレベルシフト回路ＬＶ１に含まれる。レベルシフト回路ＬＶ１は、パルス発生回路１のオン信号、オフ信号の電位をレベルシフトする。具体的には、ＨＮＭＯＳトランジスタ２、レベルシフト抵抗４及びインバータ６は、相俟ってオフ信号ＩＮ１の電位をレベルシフトし、第１のレベルシフト済み信号Ｃとして出力する。また、ＨＮＭＯＳトランジスタ３、レベルシフト抵抗５及びインバータ７は、相俟ってオン信号ＩＮ２の電位をレベルシフトし、第２のレベルシフト済み信号Ｂとして出力する。   HNMOS transistors 2 and 3, level shift resistors 4 and 5, and inverters 6 and 7 are all included in level shift circuit LV1. The level shift circuit LV1 shifts the potential of the on signal and the off signal of the pulse generation circuit 1 in level. Specifically, the HNMOS transistor 2, the level shift resistor 4, and the inverter 6 collectively shift the potential of the off signal IN 1 and output it as the first level shifted signal C. In addition, the HNMOS transistor 3, the level shift resistor 5 and the inverter 7 are combined to level shift the potential of the ON signal IN2 and output it as the second level shifted signal B.

そして、インバータ６および７の出力はそれぞれ、Highアクティブ型のセットリセットフリップフロップ回路１０のセット端Ｓおよびリセット端Ｒに接続されている。当該セットリセットフリップフロップ回路１０の出力端ＱはＮＭＯＳトランジスタ１２のゲートに接続されるとともに、インバータ１１の入力端にも接続される。また、インバータ１１の出力端はＮＭＯＳトランジスタ１３のゲートに接続されている。   The outputs of the inverters 6 and 7 are connected to the set terminal S and the reset terminal R of the high active type set / reset flip-flop circuit 10, respectively. The output terminal Q of the set / reset flip-flop circuit 10 is connected to the gate of the NMOS transistor 12 and also to the input terminal of the inverter 11. The output terminal of the inverter 11 is connected to the gate of the NMOS transistor 13.

ＮＭＯＳトランジスタ１３のソースは接続点Ｎ１に接続されている。ＮＭＯＳトランジスタ１２のソースは、ＮＭＯＳトランジスタ１３のドレインに接続されるとともに、スイッチングデバイス１７のゲート電極にも接続されている。そして、ＮＭＯＳトランジスタ１２のドレインと接続点Ｎ１との間には高電位側直流電源１６が設けられている。   The source of the NMOS transistor 13 is connected to the connection point N1. The source of the NMOS transistor 12 is connected to the drain of the NMOS transistor 13 and also to the gate electrode of the switching device 17. A high potential side DC power supply 16 is provided between the drain of the NMOS transistor 12 and the connection point N1.

なお、レベルシフト抵抗４および５の他端は、ＮＭＯＳトランジスタ１２のドレインに接続されている。すなわち、レベルシフト抵抗４および５の他端には、高電位側電源１６の正電位出力ＶＢ１が与えられている。また、ＮＭＯＳトランジスタ１３のソースにはダイオード８のアノードが接続されるとともにダイオード９のアノードが接続されている。すなわち、ＮＭＯＳトランジスタ１３のソース並びにダイオード８及び９のアノードには、高電位側電源１６の負電位出力ＶＳ１が与えられている。ダイオード８および９のカソードはそれぞれＨＮＭＯＳトランジスタ２および３のドレインに接続されている。   The other ends of the level shift resistors 4 and 5 are connected to the drain of the NMOS transistor 12. That is, the positive potential output VB1 of the high potential side power source 16 is supplied to the other ends of the level shift resistors 4 and 5. The source of the NMOS transistor 13 is connected to the anode of the diode 8 and the anode of the diode 9. That is, the negative potential output VS1 of the high potential side power supply 16 is applied to the source of the NMOS transistor 13 and the anodes of the diodes 8 and 9. The cathodes of diodes 8 and 9 are connected to the drains of HNMOS transistors 2 and 3, respectively.

このような高電位側スイッチングデバイス駆動装置ＨＤでは、ハーフブリッジ型パワーデバイス１４のスイッチング状態によって、接続点Ｎ１からダイオード８および９のアノードに至るライン（ラインＬ１と呼称）に、速い電圧変化の伝搬信号であるｄｖ／ｄｔ過渡信号が発生する。そしてＨＮＭＯＳトランジスタ２および３のドレイン−ソース間には寄生容量Ｃが存在するので、寄生容量Ｃとｄｖ／ｄｔ過渡信号との積で得られる電流（ｄｖ／ｄｔ電流と呼称）がＨＮＭＯＳトランジスタ２および３に同時に流れる。   In such a high potential side switching device driving device HD, a rapid voltage change is propagated to a line (referred to as line L1) from the connection point N1 to the anodes of the diodes 8 and 9 depending on the switching state of the half-bridge type power device 14. A dv / dt transient signal is generated. Since a parasitic capacitance C exists between the drain and source of the HNMOS transistors 2 and 3, a current (referred to as a dv / dt current) obtained by the product of the parasitic capacitance C and the dv / dt transient signal is the HNMOS transistor 2 and 3 flows simultaneously.

ＨＮＭＯＳトランジスタ２および３に流れるｄｖ／ｄｔ電流は、通常のスイッチング時に流れる電流と同レベルであるため、レベルシフト抵抗４および５に同時に電圧降下が生じる。その結果、セットリセットフリップフロップ回路１０のセット入力およびリセット入力として同時に“Ｈ（Highアクティブにおける正の論理値High）”が与えられることになる。一般にHighアクティブ型のセットリセットフリップフロップ回路１０のセット入力およびリセット入力に同時に“Ｈ”が入力されるのは禁止されており、予測のつかない動作、つまり誤動作を発生させることになる。   Since the dv / dt current flowing through the HNMOS transistors 2 and 3 is at the same level as the current flowing during normal switching, a voltage drop occurs at the level shift resistors 4 and 5 at the same time. As a result, “H (positive logical value High in high active)” is simultaneously given as the set input and reset input of the set-reset flip-flop circuit 10. In general, simultaneous input of “H” to the set input and reset input of the high active set-reset flip-flop circuit 10 is prohibited, and an unpredictable operation, that is, a malfunction occurs.

このような誤動作を防止するために、図２に示すような組み合わせ論理回路を用いて、レベルシフト回路ＬＶ１とセットリセットフリップフロップ回路１０との間に保護回路ＤＶ１を挿入する。保護回路ＤＶ１の構成は以下のようなものである。すなわち、オン信号をレベルシフトした信号であり、インバータ７の出力でもある第１のレベルシフト済み信号Ｂが両入力端子に入力されるＮＡＮＤ回路Ｇ１０１と、オフ信号をレベルシフトした信号であり、インバータ６の出力でもある第２のレベルシフト済み信号Ｃが両入力端子に入力されるＮＡＮＤ回路Ｇ１２１と、第１および第２のレベルシフト済み信号Ｂ，Ｃが入力されるＮＡＮＤ回路Ｇ１１１とが、その初段に設けられている。また、ＮＡＮＤ回路Ｇ１０１には直列接続されたインバータＧ１０２，Ｇ１０４が、ＮＡＮＤ回路Ｇ１２１には直列接続されたインバータＧ１２２，Ｇ１２４が、ＮＡＮＤ回路Ｇ１１１にはインバータＧ１１２が、それぞれ接続されている。そして、インバータＧ１０４，Ｇ１１２の出力Ｄ，ＦはＮＯＲ回路Ｇ１３に入力され、インバータＧ１２４，Ｇ１１２の出力Ｅ，ＦはＮＯＲ回路Ｇ１４に入力される。これらＮＯＲ回路Ｇ１３，Ｇ１４の出力Ｇ，Ｈが、それぞれセットリセットフリップフロップ回路１０へのセット信号およびリセット信号となる。   In order to prevent such a malfunction, a protection circuit DV1 is inserted between the level shift circuit LV1 and the set / reset flip-flop circuit 10 using a combinational logic circuit as shown in FIG. The configuration of the protection circuit DV1 is as follows. That is, a signal obtained by level-shifting the ON signal, the first level-shifted signal B that is also the output of the inverter 7, and a signal obtained by level-shifting the OFF signal and the NAND circuit G101 that is input to both input terminals. The NAND circuit G121 to which the second level-shifted signal C, which is also the output of 6 is input to both input terminals, and the NAND circuit G111 to which the first and second level-shifted signals B and C are input are It is provided in the first stage. Inverters G102 and G104 connected in series to the NAND circuit G101, inverters G122 and G124 connected in series to the NAND circuit G121, and an inverter G112 connected to the NAND circuit G111, respectively. The outputs D and F of the inverters G104 and G112 are input to the NOR circuit G13, and the outputs E and F of the inverters G124 and G112 are input to the NOR circuit G14. The outputs G and H of these NOR circuits G13 and G14 serve as a set signal and a reset signal for the set / reset flip-flop circuit 10, respectively.

セットリセットフリップフロップ回路１０の出力端Ｑから“Ｈ”が出力されれば、ＮＭＯＳトランジスタ１２はオンし、ＮＭＯＳトランジスタ１３はオフする。よって、スイッチングデバイス１７のゲートには、ＮＭＯＳトランジスタ１２を介して高電位側電源１６の正電位出力ＶＢ１が与えられる。これにより、スイッチングデバイス１７は導通状態となる。   When “H” is output from the output terminal Q of the set-reset flip-flop circuit 10, the NMOS transistor 12 is turned on and the NMOS transistor 13 is turned off. Therefore, the positive potential output VB 1 of the high potential side power supply 16 is given to the gate of the switching device 17 through the NMOS transistor 12. As a result, the switching device 17 becomes conductive.

また、セットリセットフリップフロップ回路１０の出力端Ｑから“Ｌ（Highアクティブにおける負の論理値Low）”が出力されれば、ＮＭＯＳトランジスタ１２はオフし、ＮＭＯＳトランジスタ１３はオンする。よって、スイッチングデバイス１７のゲートには、ＮＭＯＳトランジスタ１３を介して高電位側電源１６の負電位出力ＶＳ１が与えられる。これにより、スイッチングデバイス１７は非導通状態となる。   Further, when “L (negative logic value Low in high active)” is output from the output terminal Q of the set-reset flip-flop circuit 10, the NMOS transistor 12 is turned off and the NMOS transistor 13 is turned on. Therefore, the negative potential output VS1 of the high potential side power supply 16 is supplied to the gate of the switching device 17 via the NMOS transistor 13. As a result, the switching device 17 is turned off.

すなわち、スイッチングデバイス１７は、第１および第２のレベルシフト済み信号Ｂ，Ｃの電位の変化に応じて導通状態または非導通状態となる。   That is, the switching device 17 becomes conductive or non-conductive in accordance with changes in the potentials of the first and second level-shifted signals B and C.

さて、ｄｖ／ｄｔ過渡信号がラインＬ１に流れると、第１および第２のレベルシフト済み信号がこの保護回路ＤＶ１に同時に入力される。このとき、ＮＡＮＤ回路Ｇ１０１、インバータＧ１０２，Ｇ１０４を通過した信号およびＮＡＮＤ回路Ｇ１２１、インバータＧ１２２，Ｇ１２４を通過した信号とＮＡＮＤ回路Ｇ１１１、インバータＧ１１２を通過した信号とではその論理値が逆になっているので、ＮＯＲ回路Ｇ１３がセットリセットフリップフロップ回路１０へのセット信号の出力を防ぐ。ＮＯＲ回路Ｇ１４も同様にしてセットリセットフリップフロップ回路１０へのリセット信号の出力を防ぐ。よって、セットリセットフリップフロップ回路１０の誤動作を防止することができる。   When the dv / dt transient signal flows on the line L1, the first and second level-shifted signals are simultaneously input to the protection circuit DV1. At this time, the logical values of the signal passing through the NAND circuit G101 and the inverters G102 and G104, the signal passing through the NAND circuit G121 and the inverters G122 and G124, and the signal passing through the NAND circuit G111 and the inverter G112 are reversed. Therefore, the NOR circuit G13 prevents the set signal from being output to the set / reset flip-flop circuit 10. Similarly, the NOR circuit G14 prevents the output of the reset signal to the set / reset flip-flop circuit 10. Therefore, malfunction of the set / reset flip-flop circuit 10 can be prevented.

さて、本発明に係る電力用半導体装置においては、図２に示すようにＨＮＭＯＳトランジスタ２および３のボディと接地電位ＣＯＭとの間に、ボディ抵抗Ｒ１，Ｒ２がそれぞれ設けられている。すなわち、レベルシフト回路ＬＶ１は、ＨＮＭＯＳトランジスタ２、レベルシフト抵抗４、インバータ６及びボディ抵抗Ｒ１を構成要素とする回路部と、ＨＮＭＯＳトランジスタ２、レベルシフト抵抗４およびインバータ６及びボディ抵抗Ｒ２を構成要素とする他の回路部とを含んでいる。   In the power semiconductor device according to the present invention, body resistors R1 and R2 are respectively provided between the bodies of the HNMOS transistors 2 and 3 and the ground potential COM as shown in FIG. That is, the level shift circuit LV1 includes a circuit unit including the HNMOS transistor 2, the level shift resistor 4, the inverter 6 and the body resistor R1, and the HNMOS transistor 2, the level shift resistor 4, the inverter 6 and the body resistor R2. And other circuit parts.

図３は、本発明の実施の形態に係る電力変換装置１００を形成した、シリコン基板等の半導体基板１９の一部を示す上面図である。また、図４は図３に示す切断線IV−IVにおける断面図である。   FIG. 3 is a top view showing a part of a semiconductor substrate 19 such as a silicon substrate on which the power conversion device 100 according to the embodiment of the present invention is formed. 4 is a cross-sectional view taken along section line IV-IV shown in FIG.

図３においては、高電位側スイッチングデバイス駆動装置ＨＤのうち、ＨＮＭＯＳトランジスタ２および３の形成領域、並びに、高電圧回路部形成領域ＨＶａが示されている。高電圧回路部形成領域ＨＶａには、レベルシフト抵抗４および５、並びに、インバータ６及び７などが形成されている。   In FIG. 3, in the high potential side switching device driving device HD, the formation region of the HNMOS transistors 2 and 3 and the high voltage circuit part formation region HVa are shown. Level shift resistors 4 and 5 and inverters 6 and 7 are formed in the high voltage circuit portion formation region HVa.

また、図３に示すとおり、半導体基板１９の表面には、ＨＮＭＯＳトランジスタ２および３の形成領域、並びに、高電圧回路部形成領域ＨＶａの周囲を取り囲むように、アルミニウム配線等の導電性配線ＬＮａ〜ＬＮｄが形成されている。なお、導電性配線ＬＮａには、接地電位ＣＯＭを印加するためのパッドＰＤが接続されている。また、導電性配線ＬＮａ〜ＬＮｄの各所には、半導体基板１９内の半導体層に電気的接続を行なうためのコンタクトプラグ８０ａ〜８０ｈが接続されている。   Further, as shown in FIG. 3, the surface of the semiconductor substrate 19 includes conductive wirings LNa˜, such as aluminum wiring, so as to surround the formation region of the HNMOS transistors 2 and 3 and the periphery of the high voltage circuit part formation region HVa. LNd is formed. Note that a pad PD for applying a ground potential COM is connected to the conductive wiring LNa. In addition, contact plugs 80a to 80h for electrical connection to semiconductor layers in the semiconductor substrate 19 are connected to the conductive wirings LNa to LNd.

図４においては、ＨＮＭＯＳトランジスタ２、および、インバータ６の断面構造が示されている。   In FIG. 4, the cross-sectional structures of the HNMOS transistor 2 and the inverter 6 are shown.

半導体基板１９は、下主面に露出するｐ形半導体層２１、および、その上に形成された、上主面に露出するｎ^-形半導体層２２の積層構造を有する。そして、ＨＮＭＯＳトランジスタ２およびインバータ６などの回路要素は、ｎ^-形半導体層２２内に形成されている。 The semiconductor substrate 19 has a stacked structure of a p-type semiconductor layer 21 exposed on the lower main surface, and an n ⁻ -type semiconductor layer 22 formed thereon and exposed on the upper main surface. Circuit elements such as the HNMOS transistor 2 and the inverter 6 are formed in the n ⁻ -type semiconductor layer 22.

ＨＮＭＯＳトランジスタ２が形成される領域では、その中央部において、ｎ⁺領域２５がｎ^-形半導体層２２の上主面に選択的に形成され、その周辺部において、ｐウェル領域２４がｎ^-形半導体層２２の上主面に選択的に形成されている。ｐウェル領域２４の露出面には、ｎ⁺領域５０とｐ⁺領域５１とが選択的に形成されている。ｐウェル領域２４、ｎ⁺領域５０、および、ｐ⁺領域５１は、ｎ⁺領域２５を中心とした環状に形成されている。 In the region where the HNMOS transistor 2 is formed, the n ⁺ region 25 is selectively formed on the upper main surface of the n ^{− type} semiconductor layer 22 in the central portion thereof, and the p well region 24 is formed in the n ^{− type} in the peripheral portion thereof. It is selectively formed on the upper main surface of the semiconductor layer 22. An n ⁺ region 50 and a p ⁺ region 51 are selectively formed on the exposed surface of the p well region 24. The p well region 24, the n ⁺ region 50, and the p ⁺ region 51 are formed in an annular shape centering on the n ⁺ region 25.

ｎ^-形半導体層２２とｎ⁺領域５０とに挟まれたｐウェル領域２４の露出面は、チャネル領域４９として機能する。このチャネル領域４９には、絶縁膜２０を介して、ゲート電極２９が対向している。ｎ⁺領域２５には、ドレイン電極３０が接続され、ｎ⁺領域５０とｐ⁺領域５１の双方には、ソース電極２８が接続されている。 An exposed surface of the p well region 24 sandwiched between the n ^{− type} semiconductor layer 22 and the n ⁺ region 50 functions as a channel region 49. A gate electrode 29 is opposed to the channel region 49 with the insulating film 20 interposed therebetween. A drain electrode 30 is connected to the n ⁺ region 25, and a source electrode 28 is connected to both the n ⁺ region 50 and the p ⁺ region 51.

インバータ６が形成される領域では、ｎ^-形半導体層２２の上主面にｐウェル領域２３，ｐ⁺領域２７、ｐ⁺領域４４、および、ｎ⁺領域４３が選択的に形成されている。また、ｐウェル領域２３の露出面には、ｐ⁺領域４８、ｎ⁺領域４７、および、ｎ⁺領域４５が、選択的に形成されている。 In the region where inverter 6 is formed, p well region 23, p ⁺ region 27, p ⁺ region 44 and n ⁺ region 43 are selectively formed on the upper main surface of n ^{− type} semiconductor layer 22. A p ⁺ region 48, an n ⁺ region 47, and an n ⁺ region 45 are selectively formed on the exposed surface of the p well region 23.

ｎ⁺領域４７とｎ⁺領域４５に挟まれたｐウェル領域２３の露出面は、インバータ６を構成するＣＭＯＳの一部たるＮチャネルＭＯＳトランジスタのチャネル領域として機能する。このチャネル領域には、絶縁膜２０を介して、ゲート電極４１が対向している。一方、ｐ⁺領域２７とｐ⁺領域４４に挟まれたｎ^-形半導体層２２の露出面は、インバータ６を構成するＣＭＯＳの他の一部たるＰチャネルＭＯＳトランジスタのチャネル領域として機能する。このチャネル領域には、絶縁膜２０を介して、ゲート電極４０が対向している。 An exposed surface of p well region 23 sandwiched between n ⁺ region 47 and n ⁺ region 45 functions as a channel region of an N channel MOS transistor which is a part of CMOS constituting inverter 6. The gate electrode 41 is opposed to the channel region with the insulating film 20 interposed therebetween. On the other hand, the exposed surface of n ^{− type} semiconductor layer 22 sandwiched between p ⁺ region 27 and p ⁺ region 44 functions as a channel region of a P channel MOS transistor which is another part of the CMOS constituting inverter 6. The gate electrode 40 faces the channel region with the insulating film 20 interposed therebetween.

ｎ⁺領域４５には、ＮチャネルＭＯＳトランジスタのドレイン電極６１が接続され、ｐ⁺領域４８とｎ⁺領域４７の双方には、ＮチャネルＭＯＳトランジスタのソース電極を通じて、負電位出力ＶＳ１の与えられる端子が接続されている。ｐ⁺領域２７には、ＰチャネルＭＯＳトランジスタのドレイン電極６０が接続され、ｐ⁺領域４４とｎ⁺領域４３の双方には、ＰチャネルＭＯＳトランジスタのソース電極を通じて、正電位出力ＶＢ１の与えられる端子が接続されている。ドレイン電極６１と６０とは、互いに接続されている。 A drain electrode 61 of an N channel MOS transistor is connected to the n ⁺ region 45, and a terminal to which a negative potential output VS1 is applied to both the p ⁺ region 48 and the n ⁺ region 47 through the source electrode of the N channel MOS transistor. Is connected. A drain electrode 60 of a P channel MOS transistor is connected to the p ⁺ region 27, and a terminal to which a positive potential output VB1 is applied to both the p ⁺ region 44 and the n ⁺ region 43 through the source electrode of the P channel MOS transistor. Is connected. The drain electrodes 61 and 60 are connected to each other.

ドレイン電極３０、ゲート電極４１、および、ゲート電極４０は、互いに接続されるとともに、レベルシフト抵抗４を通じて、正電位出力ＶＢ１の与えられる端子へも接続されている。また、ソース電極２８には、接地電位ＣＯＭが与えられる。なお、レベルシフト抵抗４は、例えば高電圧回路部形成領域ＨＶａ上に形成されたアルミニウム配線（図示せず）等により構成される。   The drain electrode 30, the gate electrode 41, and the gate electrode 40 are connected to each other, and are also connected to a terminal to which the positive potential output VB1 is applied through the level shift resistor 4. The source electrode 28 is given a ground potential COM. The level shift resistor 4 is composed of, for example, an aluminum wiring (not shown) formed on the high voltage circuit part formation region HVa.

また、ｎ^-形半導体層２２内には、ｎ^-形半導体層２２の表面からｎ^-形半導体層２２を貫通してｐ形半導体層２１に到達するｐ⁺形コンタクト領域２６が形成されている。ｐ⁺形コンタクト領域２６内においては、ｎ^-形半導体層２２の上主面にｐ⁺領域５２が選択的に形成されている。ｐ⁺領域５２にはコンタクトプラグ８０ａが接続され、コンタクトプラグ８０ａ、導電性配線ＬＮａおよびパッドＰＤを介してｐ⁺領域５２には接地電位ＣＯＭが与えられる。ｐ⁺領域５２はｐ形半導体層２１に到達するｐ⁺形コンタクト領域２６に接続することから、ｐ形半導体層２１には接地電位ＣＯＭが与えられることとなる。このことは、他のコンタクトプラグ８０ｂ〜８０ｈにおいても同様であり、各コンタクトプラグ８０ｂ〜８０ｈ下にもそれぞれ、ｐ⁺形コンタクト領域２６と同様のｐ⁺形コンタクト領域が設けられている。 Further, n ^- the type semiconductor layer 22, n ^- from the surface in the form semiconductor layer 22 n ^- p ⁺ -type contact region 26 reaching the p-type semiconductor layer 21 through the type semiconductor layer 22 is formed . In the p ^{+ -type} contact region 26, a p ⁺ region 52 is selectively formed on the upper main surface of the n ⁻ -type semiconductor layer 22. The p ⁺ region 52 contact plug 80a is connected, the contact plug 80a, the p ⁺ region 52 through the conductive wire LNa and pad PD is given the ground potential COM. Since the p ⁺ region 52 is connected to the p ⁺ contact region 26 that reaches the p type semiconductor layer 21, the ground potential COM is applied to the p type semiconductor layer 21. The same applies to the other contact plugs 80b to 80h, and p ^{+ -type} contact regions similar to the p ^{+ -type} contact region 26 are provided under the contact plugs 80b to 80h, respectively.

そして、ｐ形半導体層２１のうちのｐ⁺形コンタクト領域２６が到達する部分からＨＮＭＯＳトランジスタ２に覆われる部分までの間の抵抗Ｒ１が、図２に示したＨＮＭＯＳトランジスタ２のボディ抵抗Ｒ１として機能する。 The resistance R1 between the portion of the p-type semiconductor layer 21 where the p ^{+ -type} contact region 26 reaches and the portion covered with the HNMOS transistor 2 functions as the body resistance R1 of the HNMOS transistor 2 shown in FIG. To do.

なお、図４においては、ＨＮＭＯＳトランジスタ２、レベルシフト抵抗４、インバータ６、および、ボディ抵抗Ｒ１の構造を示したが、ＨＮＭＯＳトランジスタ３、レベルシフト抵抗５、インバータ７、および、ボディ抵抗Ｒ２についても同様の構造が採用されている。   4 shows the structure of the HNMOS transistor 2, the level shift resistor 4, the inverter 6, and the body resistor R1, the HNMOS transistor 3, the level shift resistor 5, the inverter 7, and the body resistor R2 are also shown. A similar structure is adopted.

本発明の実施の形態に係る高電位側スイッチングデバイス駆動装置ＨＤ及びその駆動装置を搭載した電力変換装置１００によれば、ＨＮＭＯＳトランジスタ２および３と接地電位ＣＯＭとの間にボディ抵抗Ｒ１、Ｒ２が挿入されている。   According to the high potential side switching device driving device HD and the power conversion device 100 equipped with the driving device according to the embodiment of the present invention, body resistances R1 and R2 are provided between the HNMOS transistors 2 and 3 and the ground potential COM. Has been inserted.

よって、接地電位ＣＯＭ及び正電位出力ＶＢ１間の電圧を、ボディ抵抗Ｒ１、Ｒ２とレベルシフト抵抗４、５とでそれぞれ分割することができる。これにより、ＨＮＭＯＳトランジスタ２および３のボディ−ドレイン間寄生ダイオードに逆回復電流が流れてレベルシフト抵抗４、５に電圧降下が生じる場合であっても、インバータ６、７の入力端における電圧変動を抑制することができる。   Therefore, the voltage between the ground potential COM and the positive potential output VB1 can be divided by the body resistors R1 and R2 and the level shift resistors 4 and 5, respectively. As a result, even if a reverse recovery current flows through the body-drain parasitic diodes of the HNMOS transistors 2 and 3 and a voltage drop occurs in the level shift resistors 4 and 5, voltage fluctuations at the input terminals of the inverters 6 and 7 are reduced. Can be suppressed.

このことを図４を用いて説明する。負電位出力ＶＳ１が負になったとき、ｐ形半導体層２１，ｎ^-形半導体層２２間のｐｎ接合面でのボディ−ドレイン間寄生ダイオードＤ２０は、ｎ⁺領域２５を介してドレイン電極３０にも寄生電流Ｉ１０ｂを流す。 This will be described with reference to FIG. When the negative potential output VS1 becomes negative, the body-drain parasitic diode D20 at the pn junction surface between the p-type semiconductor layer 21 and the n ⁻ -type semiconductor layer 22 is connected to the drain electrode 30 via the n ⁺ region 25. Also causes a parasitic current I10b to flow.

このボディ−ドレイン間寄生ダイオードＤ２０に流れる寄生電流Ｉ１０ｂと、ソース−ドレイン間での寄生ダイオードＤ１０に流れる電流Ｉ１０ａとが相俟って電流Ｉ１０となり、レベルシフト抵抗４を介して正電位出力ＶＢ１が与えられる端子に電流Ｉ１０ｄとして至る。この場合、レベルシフト抵抗４における電圧降下が生じ、図２の回路図のうち、インバータ回路６，７の入力端ＶＲ１，ＶＲ２における電位がそれまでの状態に比べて相対的に上昇する。   The parasitic current I10b flowing through the body-drain parasitic diode D20 and the current I10a flowing through the parasitic diode D10 between the source and drain are combined to form a current I10, and the positive potential output VB1 is output via the level shift resistor 4. A current I10d is reached at a given terminal. In this case, a voltage drop occurs in the level shift resistor 4, and in the circuit diagram of FIG. 2, the potentials at the input terminals VR1 and VR2 of the inverter circuits 6 and 7 are relatively increased as compared with the previous state.

なお、ボディ−ドレイン間寄生ダイオードＤ２０に流れる寄生電流Ｉ１０ｂの値の方が、寄生ダイオードＤ１０に流れる電流Ｉ１０ａの値よりも大きい。ｐ形半導体層２１及びｎ^-形半導体層２２間のｐｎ接合面の方がｐ⁺領域２４及びｎ^-形半導体層２２間のｐｎ接合面よりも広範であり、前者に流れる電流量の方が大きいからである。 The value of the parasitic current I10b flowing through the body-drain parasitic diode D20 is larger than the value of the current I10a flowing through the parasitic diode D10. The pn junction surface between the p-type semiconductor layer 21 and the n ^{− -type} semiconductor layer 22 is wider than the pn junction surface between the p ⁺ region 24 and the n ^{− -type} semiconductor layer 22, and the amount of current flowing in the former is greater. Because it is big.

この場合、入力端ＶＲ１，ＶＲ２における電位は上昇するのみであって下降することはないので、インバータ回路６，７の出力端に“Ｈ”は現れない。よって、セットリセットフリップフロップ回路１０の誤動作の問題はない。   In this case, the potential at the input terminals VR1 and VR2 only rises and does not fall, so that “H” does not appear at the output terminals of the inverter circuits 6 and 7. Therefore, there is no problem of malfunction of the set / reset flip-flop circuit 10.

一方、負電位出力ＶＳ１が負から０へと戻ったときは、寄生ダイオードＤ１０，Ｄ２０に先ほどまでとは逆方向に一時的なバイアスがかかることとなり、逆回復電流が寄生ダイオードＤ１０，Ｄ２０に流れる。この場合、レベルシフト抵抗４において先ほどまでとは逆方向の電圧降下が一時的に生じ、インバータ回路６，７の入力端ＶＲ１，ＶＲ２にて電位が相対的に下降する。   On the other hand, when the negative potential output VS1 returns from negative to 0, the parasitic diodes D10 and D20 are temporarily biased in the opposite direction, and the reverse recovery current flows to the parasitic diodes D10 and D20. . In this case, a voltage drop in the direction opposite to that in the level shift resistor 4 temporarily occurs in the level shift resistor 4, and the potential is relatively lowered at the input terminals VR 1 and VR 2 of the inverter circuits 6 and 7.

この場合も、ボディ−ドレイン間寄生ダイオードＤ２０に流れる寄生電流Ｉ１０ｂの値の方が、寄生ダイオードＤ１０に流れる電流Ｉ１０ａの値よりも大きい。よって、寄生電流Ｉ１０ｂの方が、レベルシフト抵抗４における逆方向電圧降下への寄与は大きい。   Also in this case, the value of the parasitic current I10b flowing through the body-drain parasitic diode D20 is larger than the value of the current I10a flowing through the parasitic diode D10. Therefore, the parasitic current I10b has a larger contribution to the reverse voltage drop in the level shift resistor 4.

ここで、入力端ＶＲ１，ＶＲ２での電位がインバータ回路６，７の“Ｌ”のしきい値以下に下降すれば、インバータ回路６，７の出力端に“Ｈ”が現れてしまう。しかし、本発明の場合は、接地電位ＣＯＭ及び正電位出力ＶＢ１間の電圧を、ボディ抵抗Ｒ１、Ｒ２とレベルシフト抵抗４、５とでそれぞれ分割している。これにより、ＨＮＭＯＳトランジスタ２および３のボディ−ドレイン間寄生ダイオードに逆回復電流が流れてレベルシフト抵抗４、５に電圧降下が生じる場合であっても、ボディ抵抗Ｒ１、Ｒ２が存在するために、インバータ６、７の入力端における電圧の低下が生じにくい。すなわち、インバータ６、７の入力端における電圧変動を抑制することができるのである。   Here, if the potential at the input terminals VR1 and VR2 falls below the “L” threshold value of the inverter circuits 6 and 7, “H” appears at the output terminals of the inverter circuits 6 and 7. However, in the present invention, the voltage between the ground potential COM and the positive potential output VB1 is divided by the body resistors R1 and R2 and the level shift resistors 4 and 5, respectively. As a result, even when a reverse recovery current flows through the body-drain parasitic diodes of the HNMOS transistors 2 and 3 and a voltage drop occurs in the level shift resistors 4 and 5, the body resistors R1 and R2 exist. The voltage drop at the input terminals of the inverters 6 and 7 hardly occurs. That is, voltage fluctuations at the input terminals of the inverters 6 and 7 can be suppressed.

よって、ＨＮＭＯＳトランジスタ２および３のボディ−ドレイン間寄生ダイオードＤ２０に逆回復電流が流れてレベルシフト抵抗４、５に電圧降下が生じる場合であっても、インバータ回路６，７のいずれもの出力端に“Ｈ”が現れにくい。これにより、スイッチングデバイス１７に誤動作を発生させにくい、高電位側スイッチングデバイス駆動装置ＨＤおよび電力変換装置１００が得られる。   Therefore, even when a reverse recovery current flows through the body-drain parasitic diode D20 of the HNMOS transistors 2 and 3 and a voltage drop occurs in the level shift resistors 4 and 5, the output terminals of the inverter circuits 6 and 7 are not connected. “H” hardly appears. As a result, it is possible to obtain the high potential side switching device driving device HD and the power conversion device 100 that are unlikely to cause a malfunction in the switching device 17.

また、本発明によれば、ボディ抵抗Ｒ１，Ｒ２は、ｐ形半導体層２１のうちのｐ⁺形コンタクト領域２６が到達する部分からＨＮＭＯＳトランジスタ２および３に覆われる部分までの間の抵抗である。よって、ｐ形半導体層２１の一部分をボディ抵抗Ｒ１，Ｒ２に利用することができ、半導体基板１９の表面に別途、抵抗を設ける必要がない。 Further, according to the present invention, the body resistances R1 and R2 are resistances from a portion of the p-type semiconductor layer 21 where the p ^{+ -type} contact region 26 reaches to a portion covered with the HNMOS transistors 2 and 3. . Therefore, a part of the p-type semiconductor layer 21 can be used for the body resistors R1 and R2, and it is not necessary to separately provide a resistor on the surface of the semiconductor substrate 19.

また、本発明によれば、ｎ^-形半導体層２２の表面には、ＨＮＭＯＳトランジスタ２および３の形成領域を取り囲むように導電性配線ＬＮａ〜ＬＮｄが形成されている。そして、ｐ⁺形コンタクト領域２６等のｐ⁺形コンタクト領域と導電性配線ＬＮａ〜ＬＮｄとは、コンタクトプラグ８０ａ〜８０ｈにより電気的に接続され、導電性配線ＬＮａ〜ＬＮｄには接地電位ＣＯＭが与えられる。よって、ＨＮＭＯＳトランジスタ２および３から導電性配線ＬＮａ〜ＬＮｄまでの距離やコンタクトプラグ８０ａ〜８０ｈの数を適宜設定して、ボディ抵抗Ｒ１，Ｒ２の値を容易に調節することが可能である。 According to the present invention, the conductive wirings LNa to LNd are formed on the surface of the n ^{− type} semiconductor layer 22 so as to surround the formation region of the HNMOS transistors 2 and 3. The p ^{+ -type} contact region such as the p ^{+ -type} contact region 26 and the conductive wirings LNa to LNd are electrically connected by contact plugs 80a to 80h, and a ground potential COM is applied to the conductive wirings LNa to LNd. It is done. Therefore, the values of the body resistances R1 and R2 can be easily adjusted by appropriately setting the distance from the HNMOS transistors 2 and 3 to the conductive wirings LNa to LNd and the number of contact plugs 80a to 80h.

例えば、図３においては、ＨＮＭＯＳトランジスタ２からコンタクトプラグ８０ａ〜８０ｄへのパスＰ１〜Ｐ４が示されている。このうち例えばパスＰ１の距離は、図４におけるコンタクトプラグ８０ａとソース電極２８との間の距離Ｌにより規定される。抵抗Ｒ１の値は、距離Ｌの大小を調節することで調整可能であるため、他のパスＰ２〜Ｐ４の距離も同様に調節して抵抗Ｒ１の値を自由に設定することができる。ＨＮＭＯＳトランジスタ３からコンタクトプラグ８０ｅ〜８０ｈへのパスＰ５〜Ｐ８についても同様であって、抵抗Ｒ２の値を自由に設定することができる。   For example, FIG. 3 shows paths P1 to P4 from the HNMOS transistor 2 to the contact plugs 80a to 80d. Among these, for example, the distance of the path P1 is defined by the distance L between the contact plug 80a and the source electrode 28 in FIG. Since the value of the resistor R1 can be adjusted by adjusting the distance L, the value of the resistor R1 can be freely set by adjusting the distances of the other paths P2 to P4 in the same manner. The same applies to the paths P5 to P8 from the HNMOS transistor 3 to the contact plugs 80e to 80h, and the value of the resistor R2 can be freely set.

また、図５は図３と同様の上面図であるが、コンタクトプラグの数を減らした場合を示したものである。この場合、図３と比べてＨＮＭＯＳトランジスタ２，３から各コンタクトプラグへのパスが減少しているため、抵抗Ｒ１，Ｒ２の値を高めに設定することができる。   FIG. 5 is a top view similar to FIG. 3, but shows a case where the number of contact plugs is reduced. In this case, since the paths from the HNMOS transistors 2 and 3 to the respective contact plugs are reduced as compared with FIG. 3, the values of the resistors R1 and R2 can be set higher.

また、図３に示すように、ＨＮＭＯＳトランジスタ２の形成領域及びｐ⁺形コンタクト領域（すなわちコンタクトプラグ８０ａ〜８０ｄ下の領域）の形成領域と、ＨＮＭＯＳトランジスタ３の形成領域及びｐ⁺形コンタクト領域（すなわちコンタクトプラグ８０ｅ〜８０ｈ下の領域）の形成領域とは、ｎ^-形半導体層２２表面内の対称軸ＡＸ１に線対称となるよう、ｎ^-形半導体層２２表面の平面視において配置されている。 Further, as shown in FIG. 3, the formation region of the HNMOS transistor 2 and the formation region of the p ^{+ -type} contact region (that is, the region below the contact plugs 80a to 80d), the formation region of the HNMOS transistor 3 and the p ^{+ -type} contact region ( that the lower region) of the forming area contact plug 80e~80h, n ^- so as to be axisymmetrical to the symmetry axis AX1 of -type semiconductor layer 22 in the surface, n ^- are arranged in a plan view form the semiconductor layer 22 surface .

このようにすれば、ｐ形半導体層２１のうちコンタクトプラグ８０ａ〜８０ｈ下のｐ⁺形コンタクト領域が到達する部分から各ＨＮＭＯＳトランジスタ２，３に覆われる部分までの間の距離を、ＨＮＭＯＳトランジスタ２，３をそれぞれ含む上記二つの回路部の間で等しい値に揃えることができ、ボディ抵抗Ｒ１，Ｒ２の値を二つの回路部の間で等しい値にすることができる。 In this way, the distance between the portion of the p-type semiconductor layer 21 where the p ^{+ -type} contact region under the contact plugs 80a to 80h reaches and the portion covered with the respective HNMOS transistors 2 and 3 is defined as the HNMOS transistor 2. , 3 can be made equal to each other between the two circuit portions, and the body resistances R1 and R2 can be made equal between the two circuit portions.

よって、上記二つの回路部を、それぞれオン信号用レベルシフト回路及びオフ信号用レベルシフト回路として用いる場合に、両回路間で、インバータ入力端ＶＲ１，ＶＲ２の一方側での電位低下が顕著で、他方側での電位低下がさほどでないという事態が生じにくい。よって、同相ではあっても強度の異なるパルスがインバータ６，７から出力されることはない。そのため、同相信号を除去可能な保護回路ＤＶ１をインバータ６，７の後段に設けておけば、スイッチングデバイス１７に誤動作を発生させることがない。   Therefore, when the above two circuit units are used as an on signal level shift circuit and an off signal level shift circuit, respectively, the potential drop on one side of the inverter input terminals VR1 and VR2 is remarkable between the two circuits. It is difficult to cause a situation where the potential drop on the other side is not so much. Therefore, even if they are in phase, pulses having different intensities are not output from the inverters 6 and 7. Therefore, if the protection circuit DV1 capable of removing the in-phase signal is provided in the subsequent stage of the inverters 6 and 7, the switching device 17 does not malfunction.

本発明の実施の形態に係る電力変換装置を示す回路図である。It is a circuit diagram showing a power converter concerning an embodiment of the invention. 本発明の実施の形態に係る電力変換装置内のレベルシフト回路及び保護回路周辺を詳細に示す回路図である。It is a circuit diagram which shows in detail the level shift circuit and protection circuit periphery in the power converter device which concerns on embodiment of this invention. 高電位側スイッチングデバイス駆動装置を形成した半導体基板の一部を示す上面図である。It is a top view which shows a part of semiconductor substrate in which the high electric potential side switching device drive device was formed. 図３に示す切断線IV−IVにおける断面図である。FIG. 4 is a cross-sectional view taken along a cutting line IV-IV shown in FIG. 3. 高電位側スイッチングデバイス駆動装置を形成した半導体基板の一部を示す他の上面図である。It is another top view which shows a part of semiconductor substrate in which the high potential side switching device drive device was formed.

符号の説明Explanation of symbols

２，３ ＨＮＭＯＳトランジスタ、４，５ レベルシフト抵抗、６，７ インバータ、１７，１８ スイッチングデバイス、１９ 半導体基板、８０ａ〜８０ｈ コンタクトプラグ、Ｒ１，Ｒ２ ボディ抵抗、ＬＮａ〜ＬＮｄ 導電性配線、ＨＤ 高電位側スイッチングデバイス駆動装置、１００ 電力変換装置。
2,3 HNMOS transistor, 4,5 level shift resistor, 6,7 inverter, 17,18 switching device, 19 semiconductor substrate, 80a-80h contact plug, R1, R2 body resistance, LNa-LNd conductive wiring, HD high potential Side switching device driving device, 100 power conversion device.

Claims (5)

スイッチングデバイスを駆動する駆動装置であって、
少なくとも一つの信号の電位をレベルシフトして、少なくとも一つのレベルシフト済み信号として出力するレベルシフト回路
を備え、
前記少なくとも一つのレベルシフト済み信号の電位の変化に応じて、前記スイッチングデバイスは導通状態または非導通状態となり、
前記レベルシフト回路は、
ドレイン、ボディ、前記信号が与えられるゲート、及び、第１の電位が与えられるソースを有するレベルシフト用電界効果トランジスタと、
前記レベルシフト用電界効果トランジスタの前記ドレインに接続された一端、及び、第２の電位が与えられた他端を有するレベルシフト抵抗と、
前記レベルシフト抵抗の前記一端に接続された入力端、及び、出力端を有し、前記レベルシフト済み信号を前記出力端から出力するインバータと、
前記第１の電位が与えられた一端、及び、前記レベルシフト用電界効果トランジスタの前記ボディに接続された他端を有するボディ抵抗と
を構成要素とする回路部
を少なくとも一つ含む
駆動装置。 A driving device for driving a switching device,
A level shift circuit that level-shifts the potential of at least one signal and outputs it as at least one level-shifted signal,
In response to a change in potential of the at least one level-shifted signal, the switching device is in a conductive state or a non-conductive state,
The level shift circuit includes:
A level-shifting field effect transistor having a drain, a body, a gate to which the signal is applied, and a source to which a first potential is applied;
A level shift resistor having one end connected to the drain of the level shift field effect transistor and the other end to which a second potential is applied;
An input terminal connected to the one end of the level shift resistor, and an inverter having an output terminal, and outputting the level shifted signal from the output terminal;
A driving device including at least one circuit unit including one end to which the first potential is applied and a body resistor having the other end connected to the body of the level shift field effect transistor. 請求項１に記載の駆動装置であって、
ｐ形半導体層およびｎ形半導体層の積層構造を有する半導体基板
をさらに備え、
前記レベルシフト用電界効果トランジスタは、前記ｎ形半導体層内に形成され、
前記ｎ形半導体層内には、前記ｎ形半導体層の表面から前記ｎ形半導体層を貫通して前記ｐ形半導体層に到達するｐ形コンタクト領域が形成され、
前記ボディ抵抗は、前記ｐ形半導体層のうちの前記ｐ形コンタクト領域が到達する部分から前記レベルシフト用電界効果トランジスタに覆われる部分までの間の抵抗である
駆動装置。 The drive device according to claim 1,
a semiconductor substrate having a stacked structure of a p-type semiconductor layer and an n-type semiconductor layer;
The level shift field effect transistor is formed in the n-type semiconductor layer,
In the n-type semiconductor layer, a p-type contact region that penetrates the n-type semiconductor layer from the surface of the n-type semiconductor layer and reaches the p-type semiconductor layer is formed,
The driving device, wherein the body resistance is a resistance between a portion of the p-type semiconductor layer where the p-type contact region reaches and a portion covered with the level shift field effect transistor. 請求項２に記載の駆動装置であって、
前記ｎ形半導体層の表面には、前記レベルシフト用電界効果トランジスタの形成領域を取り囲むように導電性配線が形成され、
前記ｐ形コンタクト領域と前記導電性配線とは、コンタクトプラグにより電気的に接続され、
前記導電性配線には前記第１の電位が与えられる
駆動装置。 The drive device according to claim 2,
Conductive wiring is formed on the surface of the n-type semiconductor layer so as to surround the formation region of the level-shifting field effect transistor,
The p-type contact region and the conductive wiring are electrically connected by a contact plug,
A driving device in which the first potential is applied to the conductive wiring. 請求項２に記載の駆動装置であって、
前記少なくとも一つの信号は、第１の信号および第２の信号を含み、
前記少なくとも一つのレベルシフト済み信号は、第１のレベルシフト済み信号および第２のレベルシフト済み信号を含み、
前記レベルシフト回路は、前記回路部を二つ含み、
前記回路部の一方は、前記第１の信号を受けて前記第１のレベルシフト済み信号を出力し、前記回路部の他方は、前記第２の信号を受けて前記第２のレベルシフト済み信号を出力し、
前記二つの前記回路部内のそれぞれの前記レベルシフト用電界効果トランジスタの形成領域、及び、前記ｐ形コンタクト領域の形成領域は、前記ｎ形半導体層表面内の所定の対称軸に線対称となるよう、前記ｎ形半導体層表面の平面視において配置された
駆動装置。 The drive device according to claim 2,
The at least one signal includes a first signal and a second signal;
The at least one level shifted signal includes a first level shifted signal and a second level shifted signal;
The level shift circuit includes two circuit portions,
One of the circuit units receives the first signal and outputs the first level-shifted signal, and the other circuit unit receives the second signal and receives the second level-shifted signal. Output
The region for forming the level-shifting field effect transistor and the region for forming the p-type contact region in the two circuit portions are symmetrical with respect to a predetermined symmetry axis in the surface of the n-type semiconductor layer. A driving device arranged in a plan view of the surface of the n-type semiconductor layer. 請求項１に記載の駆動装置と、
前記駆動装置によって駆動されるスイッチングデバイスと
を備え、
前記スイッチングデバイスは、負荷に電力を与えるか否かをスイッチング制御する
電力変換装置。
A drive device according to claim 1;
A switching device driven by the driving device,
The said switching device is a power converter device which carries out switching control of whether electric power is given to load.

Images