JP4225097B2 - Semiconductor wafer holding jig and semiconductor device manufacturing method - Google Patents
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Description
【0001】
【発明の属する技術分野】
本発明は、半導体ウエハの裏面に、絶縁ゲート型バイポーラトランジスタ(以下、IGBTとする)等の半導体素子の金属電極膜を形成する際に、半導体ウエハを保持するために用いられる半導体ウエハ保持治具およびこれを用いた半導体素子の製造方法に関する。特に、FZウエハのように、インゴットから切り出され、その表面を研磨、洗浄された状態のウエハを用いて製造されるノンパンチスルー(以下、NPTとする)型のIGBTや、フィールドストップ(以下、FSとする)型のIGBTの製造に用いられる半導体ウエハ保持治具に関する。
【0002】
【従来の技術】
IGBTは、電圧駆動型であり、オン電圧が低く、かつ高速スイッチング特性を有する素子であり、その応用範囲も、インバータなどの産業用分野から電子レンジなどの民生機器分野へ拡がっている。IGBTには、パンチスルー(以下、PTとする)型、NPT型、FS型の構造がある。PT型IGBTは、p型半導体基板上にn型バッファ層とn型ドリフト層をエピタキシャル成長させたエピウエハを用いて形成される。そのため、たとえば600V耐圧素子では、ウエハ厚は200〜300μm程度になる。
【0003】
図10は、NPT型IGBTの1/2セル分の構成を示す断面図である。図10に示すように、たとえばFZウエハよりなるn型半導体基板をドリフト層1とし、その表面側に、p型ベース領域2が選択的に形成されている。ベース領域2の表面層には、n型エミッタ領域3が選択的に形成されている。また、図10に示すベース領域2内のエミッタ領域3と、このベース領域2とは異なるベース領域(図に現われていない)内のエミッタ領域(図に現われていない)との間の基板表面上には、ゲート酸化膜4を介してゲート電極5が形成されている。
【0004】
エミッタ電極6は、エミッタ領域3およびベース領域2に接触しているとともに、層間絶縁膜7によりゲート電極5から絶縁されている。基板裏面には、p型コレクタ層8およびコレクタ電極9が形成されている。NPT型の場合には、ドリフト層の厚さがPT型よりも厚くなるが、その一方で、第1導電型基板(p型)と第2導電型バッファ層(n型)が、裏面からのイオン注入などで形成してPT型より薄くでき、PT型の素子に比べて、ウエハ厚が大幅に低減される。
【0005】
図11は、FS型IGBTの1/2セル分の構成を示す断面図である。図11に示すように、基板表面側の素子構造は、図10に示すNPT型の素子と同じである。基板裏面側には、ドリフト層1とp型コレクタ層8との間に、n型バッファ層10が設けられている。FS型の場合には、第1導電型基板が大幅に薄くできるため、PT型の素子に比べて、ウエハ厚が大幅に低減される。
【0006】
図12は、FS型IGBTの製造プロセスを示す図である。図12に示すように、まず、ドリフト層1となるn型のFZウエハの表面側に、p型ベース領域、n型エミッタ領域、ゲート酸化膜、ゲート電極、層間絶縁膜およびエミッタ電極よりなる表面側素子構造部11を形成する(同図(a))。ついで、FZウエハの裏面を、バックグラインドやエッチング等の手段により研削して、半導体ウエハを所望の厚さ、たとえば70〜100μmの厚さとする(同図(b))。なお、エッチングの場合、厳密には研削ではないが、本明細書では、半導体ウエハを薄くする手段については問わないので、エッチングを含めて研削とする。
【0007】
ついで、半導体ウエハの裏面から、たとえばn型不純物であるリン(P)と、p型不純物であるボロン(B)をイオン注入し、350〜500℃で熱処理(アニール)をおこない、n型バッファ層10およびp型コレクタ層8を形成する(同図(c))。ついで、図示しない治具に半導体ウエハを固定し、裏面を下に向けて露出させた状態で蒸着装置内を移動させて、半導体ウエハの裏面に、たとえばアルミニウム(Al)、チタン(Ti)、ニッケル(Ni)および金(Au)などの複数の金属を蒸着し、コレクタ電極9を形成する(同図(d))。最後に、ダイシングをおこない、半導体ウエハを複数のチップ12に切断する(同図(e))。NPT型IGBTの製造プロセスは、n型バッファ層を形成するためのn型不純物のイオン注入工程がない点を除いて、おおよそFS型のプロセスと同様である。
【0008】
図13は、従来の半導体ウエハ保持治具に半導体ウエハが保持された状態を示す平面図であり、図14は、図13のB−Bにおける断面図である。図14に示すように、従来の半導体ウエハ保持治具は、半導体ウエハ1の表面を当接させる板状の治具本体21と、バネ等22の弾性復帰力を利用して、半導体ウエハ1の中心に向かって外側4箇所から半導体ウエハ1を挟み込む4本のピン23とから構成されている。
【0009】
また、半導体ウエハを保持する装置として、反りが生じている半導体ウエハの表面にガスを吹き付けることによりウエハの反りを矯正して、該装置の平坦面にウエハを吸着させる構成のものが公知である(特許文献1参照。)。また、プラズマ処理装置において、凸形状に反った半導体ウエハを静電吸着する面の形状を凹形状とし、ウエハの周縁部をその静電吸着面に線接触させることにより、ウエハ裏面に導入されるヘリウムガスがウエハ周縁部からリークするのを防ぐ構成のものが公知である(特許文献2参照。)。
【0010】
【特許文献1】
特開2000−243814号公報
【特許文献2】
特開2001−351968号公報
【0011】
【発明が解決しようとする課題】
しかしながら、NPT型やFS型のIGBTのように薄い半導体ウエハは、応力や衝撃に影響されやすく、特に水平方向にかかるストレスに対して非常に弱いため、上述した従来の半導体ウエハ保持治具を用いると、半導体ウエハに水平方向のストレスがかかり、半導体ウエハが割れてしまう確率が非常に高いという問題点がある。また、コレクタ電極となる金属膜を蒸着しているときの応力の変化に対応できずに、半導体ウエハが割れることがあるという問題点もある。
【0012】
本発明は、上記問題点に鑑みてなされたものであって、半導体ウエハに水平方向のストレスをかけずに、半導体ウエハを保持することができる半導体ウエハ保持治具およびこれを用いた半導体素子の製造方法を提供することを目的とする。また、本発明は、半導体ウエハに電極膜を蒸着しているときの応力の変化を小さくすることができる半導体ウエハ保持治具およびこれを用いた半導体素子の製造方法を提供することを目的とする。
【0013】
【課題を解決するための手段】
上記目的を達成するため、本発明は、半導体ウエハの裏面を研削した後、該裏面に、絶縁ゲート型バイポーラトランジスタの金属電極膜を形成する際に用いられる半導体ウエハ保持治具であって、前記半導体ウエハの裏面の略全面を露出させた状態で、前記半導体ウエハの周縁部を、半導体ウエハ裏面に対して垂直な方向から挟んで前記半導体ウエハを保持することを特徴とする。具体的には、たとえば、前記半導体ウエハの表面に当接または対向する治具本体と、前記半導体ウエハの裏面の略全面を露出させた状態で、前記半導体ウエハの周縁部を半導体ウエハ裏面側から支持する支持体と、を具備することを特徴とする。
【0014】
この発明において、前記治具本体と前記支持体が前記半導体ウエハの周縁部を挟む部分の、前記治具本体と前記支持体との間隔は、金属電極膜を形成する前の前記半導体ウエハの反り量よりも少し広くなっていてもよい。また、前記支持体は、前記半導体ウエハの周縁部を、前記半導体ウエハの周縁全体にわたって支持するようになっていてもよいし、あるいは、前記半導体ウエハの周縁部を2以上の箇所で支持するようになっていてもよい。
【0015】
この発明によれば、半導体ウエハ保持治具により、半導体ウエハは、その周縁部が半導体ウエハ裏面に対して垂直な方向から挟まれた状態で保持される。
【0016】
また、上記目的を達成するため、本発明は、半導体ウエハの裏面を研削した後、該裏面に、半導体素子の電極膜を形成する際に用いられる半導体ウエハ保持治具であって、前記半導体ウエハの表面に密着し、かつ前記半導体ウエハの裏面に電極膜を形成する際に前記半導体ウエハに生じる反りの向きと逆向きに反っている治具本体と、前記半導体ウエハの裏面の略全面を露出させた状態で、前記半導体ウエハの周縁部の裏面および側面に密着する支持体と、を具備することを特徴とする。
【0017】
この発明によれば、半導体ウエハと半導体ウエハ保持治具とが密着していることにより、半導体ウエハから治具本体および支持体への熱伝導がよくなり、半導体ウエハの温度上昇が抑制される。また、電極膜の形成時に半導体ウエハが半導体ウエハ保持治具に固定される。また、治具本体の反りにより、電極膜の形成時に発生する半導体ウエハの反りが抑制される。
【0020】
また、半導体ウエハ保持治具が、前記治具本体を冷却する水冷部をさらに備えていてもよい。この場合には、半導体ウエハの温度上昇がより一層抑制される。
【0021】
【発明の実施の形態】
以下に、本発明の実施の形態について図面を参照しつつ詳細に説明する。
実施の形態1.
図1は、本発明にかかる半導体ウエハ保持治具に半導体ウエハが保持された状態を示す平面図であり、図2は、図1のA−Aにおける断面図である。図2に示すように、半導体ウエハ保持治具は、半導体ウエハ1の表面、すなわちIGBTの表面側素子構造部11が形成されている側の面に当接または対向する、たとえば円形に成形された板状の治具本体31と、半導体ウエハ1の周縁部を半導体ウエハ1の裏面側から支持する支持体32を備えている。
【0022】
支持体32は、治具本体31の周縁に沿って起立する起立片33を有する。起立片33の上端は、内向きに折れ曲がり、治具本体31に対して平行に伸びるフランジ部34となっている。本発明にかかる半導体ウエハ保持治具は、フランジ部34と治具本体31との間に半導体ウエハ1の周縁部を挟む構成となっている。フランジ部34は、中央部分が開口した円環状に成形されており、半導体ウエハ1の周縁部を、その周縁部全体にわたって支持するとともに、半導体ウエハ1の周縁部を除いて、半導体ウエハ1の裏面の略全面を露出させるようになっている。
【0023】
半導体ウエハ1に水平方向のストレスをかけないためには、起立片33と半導体ウエハ1の周縁部との間に数mm程度の隙間があるのが望ましい。そこで、治具本体31および支持体32は、起立片33と半導体ウエハ1の周縁部との間に、特に限定しないが、たとえば1mmの隙間ができるようなサイズでできている。支持体32は、たとえばねじ等の公知の手段により、治具本体31に対して着脱可能な構成となっている。蒸着装置内では、半導体ウエハ保持治具は、半導体ウエハ1の裏面が下向きになるように、装着される。
【0024】
ところで、IGBTの表面側素子構造部11により発生する応力の影響で、裏面が研削された薄い半導体ウエハ1には、その表面が凹の状態でたとえば4.0mm程度の反りが発生する。この反りは、半導体ウエハ1の裏面にコレクタ電極となる金属膜を形成した後には、半導体ウエハ1の裏面側の応力が強くなるため、逆に凸の状態でたとえば10.0mm程度の反りとなる。半導体ウエハ1の割れをさらに減らすには、この反りの変化によって半導体ウエハ1に、その裏面に対して垂直な方向のストレスがなるべくかからないようにするのが望ましい。
【0025】
そこで、図3に示すように、支持体42の起立片43を高くして、治具本体41と支持体42のフランジ部44との間隔が、半導体ウエハ1の裏面に金属電極膜を形成する前の半導体ウエハ1の反り量よりも少し広くなるようにするとよい。たとえば、治具本体41とフランジ部44との間隔を、金属電極膜形成前の反り量よりも50μm広くする。
【0026】
図2に示す構成の半導体ウエハ保持治具を実施例1とし、図3に示す構成の半導体ウエハ保持治具を実施例2とし、図14に示す構成の半導体ウエハ保持治具を従来例として用い、それぞれの治具に薄型IGBTの6インチウエハを、その裏面を切削または研磨した後に保持させたときの、ウエハ厚に対する割れ発生率の関係を図4に示す。図4より、ウエハ厚を70μmとした場合、割れ発生率は、従来例で90%を超えているのに対して、実施例1では20%、実施例2では数%に抑えられていることがわかる。
【0027】
上述した実施の形態1によれば、半導体ウエハ保持治具により、半導体ウエハ1は、その周縁部が半導体ウエハ裏面に対して垂直な方向から挟まれた状態で保持されるので、半導体ウエハ1を、水平方向のストレスをかけずに保持することができる。したがって、水平方向のストレスによる半導体ウエハ1の割れを減らすことができるので、歩留まりが向上する。また、半導体ウエハ1の周縁部を挟む部分の間隔を、半導体ウエハ1の反り量に応じて拡げることにより、金属電極膜を蒸着している間の応力変化による半導体ウエハ1の割れを防ぐことができる。
【0028】
実施の形態1では、半導体ウエハに水平方向のストレスをかけないようにするため、支持体の起立片と半導体ウエハの周縁部との間に隙間を設けている。そのため、電極膜蒸着中に半導体ウエハがわずかに動くことがあり、半導体ウエハの表面にキズ等がつくことがある。また、実施の形態1では、半導体ウエハの反りを考慮して、治具本体と支持体のフランジ部との間隔を半導体ウエハの反り量よりも少し広くしている。そのため、半導体ウエハの裏面を下に向けた状態で金属膜を蒸着するときに治具本体から半導体ウエハの表面が離れてしまうので、治具本体の放熱効果が十分に発揮されず、半導体ウエハ全体の温度が上昇しやすい。すなわち、電極膜蒸着時の応力変化が大きくなってしまう。
【0029】
以下に説明する実施の形態2は、これらの点を改善したものである。
【0030】
実施の形態2.
図5は、図1のA−Aにおける実施例3の断面図である。図5に示すように、半導体ウエハ保持治具は、半導体ウエハ1の表面に密着する、たとえば円形に成形された板状の治具本体51と、この治具本体51との間に半導体ウエハ1の周縁部を挟み込む支持体52を備えている。支持体52は、治具本体51の周縁に沿って起立する起立片53を有する。起立片53の上端は、内向きに折れ曲がり、治具本体51に対して平行に伸びるフランジ部54となっている。
【0031】
起立片53は、半導体ウエハ1の周縁部の側面に密着する。フランジ部54は、中央部分が開口した円環状に成形されており、半導体ウエハ1の周縁部を除いて、半導体ウエハ1の裏面の略全面を露出させるようになっている。また、フランジ部54は、半導体ウエハ1の周縁部の裏面に密着する。つまり、実施の形態2では、半導体ウエハ保持治具は、半導体ウエハ1の表面、側面および周縁部の裏面に密着する。
【0032】
図6は、図1のA−Aにおける実施例4の断面図である。実施例4では、治具本体61の、半導体ウエハ1と密着する面が、その中央が最も高くなるように凸状に反っている。治具本体61の凸状の面の曲率半径は、たとえば、6インチウエハの場合には、3000mm程度であるのが適当である。実施例4においても、図5に示す実施例3と同様に、治具本体61は、半導体ウエハ1の表面に密着し、支持体52の起立片53およびフランジ部54は、それぞれ半導体ウエハ1の周縁部の側面および裏面に密着する。
【0033】
図7は、図1のA−Aにおける実施例5の断面図である。実施例5では、治具本体71の、半導体ウエハ1に密着する面の裏側に、水冷部72が設けられており、この水冷部72内を冷却水が循環することにより、治具本体71を冷却する構成となっている。また、治具本体71の、半導体ウエハ1と密着する面は、その中央が最も高くなるように凸状に反っている。治具本体71の凸状の面の曲率半径は、たとえば、6インチウエハの場合には、3000mm程度であるのが適当である。実施例5においても、図5に示す実施例3と同様に、治具本体71は、半導体ウエハ1の表面に密着し、支持体52の起立片53およびフランジ部54は、それぞれ半導体ウエハ1の周縁部の側面および裏面に密着する。
【0034】
実際に、図5に示す実施例3の半導体ウエハ保持治具を用いて、半導体ウエハの裏面にアルミニウム層、チタン層、ニッケル層および金層を蒸着したときのウエハ表面の最高温度は、100℃であった。また、図6に示す実施例4の半導体ウエハ保持治具を用いて蒸着した時のウエハ表面の最高温度は、95℃であり、図7に示す実施例5の半導体ウエハ保持治具を用いて蒸着した時のウエハ表面の最高温度は、80℃であった。それに対して、図14に示す従来構成の半導体ウエハ保持治具を用いて蒸着したときのウエハ表面の最高温度は、133℃であった。したがって、ウエハ表面の最高温度を、従来例よりも、実施例3によれば33℃低くすることができ、実施例4によれば38℃低くすることができ、実施例5によれば53℃も低くすることができる。
【0035】
また、図8に、実施例3、実施例4、実施例5および図14に示す従来例の各半導体ウエハ保持治具を用いた場合の、6インチウエハの裏面切削または研磨後のウエハ厚に対する電極膜蒸着後のウエハ反り量の関係を示す。図8に示すように、ウエハ厚が70μmのときのウエハ反り量は、実施例3では5.2mmであり、実施例4では4.8mmであり、実施例5では4.2mmであった。それに対して、従来例のウエハ反り量は、ウエハ厚が70μmのときに11.2mmであった。したがって、ウエハ厚が70μmのときのウエハ反り量を、実施例3および実施例4によれば従来例の半分以下にすることができ、実施例5によれば従来例の約1/3にすることができる。
【0036】
また、図9に、実施例3、実施例4、実施例5および図14に示す従来例の各半導体ウエハ保持治具を用いた場合の、6インチウエハの裏面切削または研磨後のウエハ厚に対する割れ発生率の関係を示す。図9に示すように、ウエハ厚が70μmのときのウエハ割れ発生率は、実施例3では32%であり、実施例4では25%であり、実施例5では9%であった。それに対して、従来例のウエハ割れ発生率は、ウエハ厚が70μmのときに95%であった。したがって、ウエハ厚が70μmのときのウエハ割れ発生率を、実施例3によれば従来例の1/3程度にすることができ、実施例4によれば従来例の1/4程度にすることができ、実施例5によれば従来例の1/10以下にすることができる。
【0037】
上述した実施の形態2によれば、半導体ウエハ保持治具を半導体ウエハ1に密着させたことにより、半導体ウエハ1から治具本体51,61,71および支持体52への熱伝導がよくなるので、半導体ウエハ1の温度上昇を抑制することができる。また、水冷部72を設けた場合には、より一層、半導体ウエハ1の温度上昇を抑制することができる。それによって、電極膜を蒸着している時の応力の変化を小さくすることができるので、半導体ウエハ1の割れを防ぐことができる。
【0038】
また、実施の形態2によれば、治具本体61,71が反っていることにより、電極膜の形成時に半導体ウエハ1が逆向きに大きく反るのを抑制することができる。また、半導体ウエハ保持治具を半導体ウエハ1に密着させたことにより、電極膜の形成時に半導体ウエハ1が半導体ウエハ保持治具に固定されるので、半導体ウエハの表面にキズ等がつくのを防ぐことができる。
【0039】
以上において本発明は、上述した実施の形態に限らず、種々変更可能である。たとえば、実施の形態1において支持体32,42が半導体ウエハ1の周縁部を2以上の箇所で支持する構成としてもよい。また、図6に示す実施例4においては、必ずしも半導体ウエハ保持治具が半導体ウエハ1に密着していなくてもよい。また、図5に示す実施例3に水冷部を設けた構成とすることもできる。さらに、本発明は、薄型IGBTの裏面にコレクタ電極となる金属電極膜を蒸着する場合に限らず、薄い半導体ウエハに金属電極膜を形成する場合に適用可能である。
【0040】
【発明の効果】
本発明によれば、半導体ウエハ保持治具により、半導体ウエハは、その周縁部が半導体ウエハ裏面に対して垂直な方向から挟まれた状態で保持されるので、半導体ウエハを、水平方向のストレスをかけずに保持することができる。したがって、水平方向のストレスが原因で半導体ウエハが割れるのを防ぐことができる。
【0041】
また、半導体ウエハが半導体ウエハ保持治具に密着する構成や、半導体ウエハ保持治具を冷却する構成とした場合には、半導体ウエハの温度上昇が抑制されるので、電極膜形成時の応力の変化を小さくすることができる。また、半導体ウエハ保持治具が半導体ウエハの反りを打ち消すように反っている構成とした場合も、電極膜形成時の応力の変化を小さくすることができる。したがって、応力変化が原因で半導体ウエハが割れるのを防ぐことができる。
【図面の簡単な説明】
【図1】本発明にかかる半導体ウエハ保持治具に半導体ウエハが保持された状態を示す平面図である。
【図2】図1のA−Aにおける実施例1の断面図である。
【図3】図1のA−Aにおける実施例2の断面図である。
【図4】実施例1および実施例2について半導体ウエハの厚さに対する割れ発生率の関係を示す特性図である。
【図5】図1のA−Aにおける実施例3の断面図である。
【図6】図1のA−Aにおける実施例4の断面図である。
【図7】図1のA−Aにおける実施例5の断面図である。
【図8】実施例3乃至実施例5について半導体ウエハの厚さに対する反り量の関係を示す特性図である。
【図9】実施例3乃至実施例5について半導体ウエハの厚さに対する割れ発生率の関係を示す特性図である。
【図10】NPT型IGBTの構成を示す断面図である。
【図11】FS型IGBTの構成を示す断面図である。
【図12】FS型IGBTの製造プロセスを示す図である。
【図13】従来の半導体ウエハ保持治具に半導体ウエハが保持された状態を示す平面図である。
【図14】図13のB−Bにおける断面図である。
【符号の説明】
1 半導体ウエハ(ドリフト層)
9 金属電極膜(コレクタ電極)
31,41,51,61,71 治具本体
32,42,52 支持体
72 水冷部[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a semiconductor wafer holding jig used for holding a semiconductor wafer when a metal electrode film of a semiconductor element such as an insulated gate bipolar transistor (hereinafter referred to as IGBT) is formed on the back surface of the semiconductor wafer. The present invention also relates to a semiconductor device manufacturing method using the same. In particular, a non-punch-through (hereinafter referred to as NPT) type IGBT manufactured using a wafer that is cut out from an ingot and whose surface is polished and cleaned, such as an FZ wafer, The present invention relates to a semiconductor wafer holding jig used for manufacturing an IGBT of a type FS.
[0002]
[Prior art]
The IGBT is a voltage-driven type element that has a low on-voltage and high-speed switching characteristics, and its application range has expanded from an industrial field such as an inverter to a field of consumer equipment such as a microwave oven. The IGBT has a punch-through (hereinafter referred to as PT) type, NPT type, and FS type structure. The PT-type IGBT is formed using an epi-wafer obtained by epitaxially growing an n-type buffer layer and an n-type drift layer on a p-type semiconductor substrate. Therefore, for example, in a 600V withstand voltage element, the wafer thickness is about 200 to 300 μm.
[0003]
FIG. 10 is a cross-sectional view showing the configuration of a half cell of an NPT type IGBT. As shown in FIG. 10, an n-type semiconductor substrate made of, for example, an FZ wafer is used as a
[0004]
The
[0005]
FIG. 11 is a cross-sectional view showing the configuration of 1/2 cell of the FS type IGBT. As shown in FIG. 11, the element structure on the substrate surface side is the same as the NPT type element shown in FIG. On the back side of the substrate, an n-
[0006]
FIG. 12 is a diagram showing a manufacturing process of the FS type IGBT. As shown in FIG. 12, first, on the surface side of an n-type FZ wafer to be the
[0007]
Next, for example, phosphorus (P), which is an n-type impurity, and boron (B), which is a p-type impurity, are ion-implanted from the back surface of the semiconductor wafer, and heat treatment (annealing) is performed at 350 to 500 ° C. to form an n-
[0008]
FIG. 13 is a plan view showing a state in which a semiconductor wafer is held by a conventional semiconductor wafer holding jig, and FIG. 14 is a cross-sectional view taken along line BB in FIG. As shown in FIG. 14, the conventional semiconductor wafer holding jig uses a plate-like jig
[0009]
Also, as a device for holding a semiconductor wafer, a device having a configuration in which a wafer is corrected by correcting the warp of the wafer by blowing a gas onto the surface of the warped semiconductor wafer and the wafer is adsorbed on a flat surface of the device is known. (See Patent Document 1). In addition, in the plasma processing apparatus, the surface of the wafer that electrostatically attracts the semiconductor wafer warped in a convex shape is made concave, and the peripheral portion of the wafer is brought into line contact with the electrostatic attracting surface to be introduced into the back surface of the wafer. A configuration in which helium gas is prevented from leaking from the peripheral edge of the wafer is known (see Patent Document 2).
[0010]
[Patent Document 1]
JP 2000-243814 A [Patent Document 2]
JP 2001-351968 A
[Problems to be solved by the invention]
However, thin semiconductor wafers such as NPT type and FS type IGBTs are easily affected by stress and impact, and are extremely vulnerable to stress applied in the horizontal direction. Therefore, the conventional semiconductor wafer holding jig described above is used. In addition, there is a problem that the probability that the semiconductor wafer is broken due to horizontal stress applied to the semiconductor wafer is very high. There is also a problem that the semiconductor wafer may be cracked because it cannot cope with the change in stress when the metal film to be the collector electrode is deposited.
[0012]
The present invention has been made in view of the above problems, and a semiconductor wafer holding jig capable of holding a semiconductor wafer without applying a stress in the horizontal direction to the semiconductor wafer and a semiconductor element using the same An object is to provide a manufacturing method. Another object of the present invention is to provide a semiconductor wafer holding jig capable of reducing a change in stress when an electrode film is deposited on a semiconductor wafer, and a method of manufacturing a semiconductor element using the same. .
[0013]
[Means for Solving the Problems]
In order to achieve the above object, the present invention provides a semiconductor wafer holding jig used for forming a metal electrode film of an insulated gate bipolar transistor on the back surface after grinding the back surface of the semiconductor wafer, The semiconductor wafer is held with a peripheral portion of the semiconductor wafer sandwiched from a direction perpendicular to the back surface of the semiconductor wafer in a state where substantially the entire back surface of the semiconductor wafer is exposed. Specifically, for example, with the jig main body contacting or facing the surface of the semiconductor wafer and the substantially entire back surface of the semiconductor wafer exposed, the peripheral edge of the semiconductor wafer is viewed from the back side of the semiconductor wafer. And a supporting body to be supported.
[0014]
In this invention, the interval between the jig main body and the support at the portion where the jig main body and the support sandwich the peripheral edge of the semiconductor wafer is warped of the semiconductor wafer before forming the metal electrode film. It may be a little wider than the amount. The support may be configured to support the peripheral edge of the semiconductor wafer over the entire periphery of the semiconductor wafer, or to support the peripheral edge of the semiconductor wafer at two or more locations. It may be.
[0015]
According to the present invention, the semiconductor wafer is held by the semiconductor wafer holding jig in a state where the peripheral portion is sandwiched from the direction perpendicular to the back surface of the semiconductor wafer.
[0016]
In order to achieve the above object, the present invention provides a semiconductor wafer holding jig used for forming an electrode film of a semiconductor element on a back surface of the semiconductor wafer after grinding the back surface of the semiconductor wafer. A jig body that is in close contact with the surface of the semiconductor wafer and warps in a direction opposite to the direction of warping that occurs in the semiconductor wafer when an electrode film is formed on the back surface of the semiconductor wafer, and substantially the entire back surface of the semiconductor wafer is exposed. And a support that is in close contact with the back and side surfaces of the peripheral edge of the semiconductor wafer .
[0017]
According to the present invention, since the semiconductor wafer and the semiconductor wafer holding jig are in close contact with each other, heat conduction from the semiconductor wafer to the jig body and the support body is improved, and the temperature rise of the semiconductor wafer is suppressed. In addition, the semiconductor wafer is fixed to the semiconductor wafer holding jig when the electrode film is formed. Further, the warpage of the semiconductor wafer that occurs when the electrode film is formed is suppressed by the warpage of the jig body.
[0020]
The semiconductor wafer holding jig may further include a water cooling unit that cools the jig body. In this case, the temperature rise of the semiconductor wafer is further suppressed.
[0021]
DETAILED DESCRIPTION OF THE INVENTION
Hereinafter, embodiments of the present invention will be described in detail with reference to the drawings.
FIG. 1 is a plan view showing a state in which a semiconductor wafer is held by a semiconductor wafer holding jig according to the present invention, and FIG. 2 is a cross-sectional view taken along line AA in FIG. As shown in FIG. 2, the semiconductor wafer holding jig is formed in a circular shape, for example, in contact with or facing the surface of the
[0022]
The
[0023]
In order not to apply stress in the horizontal direction to the
[0024]
By the way, under the influence of the stress generated by the front surface side
[0025]
Therefore, as shown in FIG. 3, the
[0026]
The semiconductor wafer holding jig having the structure shown in FIG. 2 is used as Example 1, the semiconductor wafer holding jig having the structure shown in FIG. 3 is used as Example 2, and the semiconductor wafer holding jig having the structure shown in FIG. 14 is used as a conventional example. FIG. 4 shows the relationship between the crack occurrence rate and the wafer thickness when a thin IGBT 6-inch wafer is held in each jig after the back surface is cut or polished. As shown in FIG. 4, when the wafer thickness is 70 μm, the crack generation rate exceeds 90% in the conventional example, whereas it is suppressed to 20% in Example 1 and to several% in Example 2. I understand.
[0027]
According to the first embodiment described above, the
[0028]
In the first embodiment, a gap is provided between the standing piece of the support and the peripheral edge of the semiconductor wafer so as not to apply a horizontal stress to the semiconductor wafer. Therefore, the semiconductor wafer may move slightly during electrode film deposition, and the surface of the semiconductor wafer may be scratched. In the first embodiment, in consideration of the warpage of the semiconductor wafer, the distance between the jig main body and the flange portion of the support is made slightly larger than the warpage amount of the semiconductor wafer. Therefore, when the metal film is deposited with the back surface of the semiconductor wafer facing down, the surface of the semiconductor wafer is separated from the jig body. Temperature rises easily. That is, the stress change during electrode film deposition becomes large.
[0029]
The second embodiment described below improves these points.
[0030]
FIG. 5 is a cross-sectional view of the third embodiment taken along line AA of FIG. As shown in FIG. 5, the semiconductor wafer holding jig is in close contact with the surface of the
[0031]
The standing
[0032]
FIG. 6 is a cross-sectional view of the fourth embodiment taken along AA in FIG. In Example 4, the surface of the
[0033]
FIG. 7 is a cross-sectional view of the fifth embodiment taken along line AA of FIG. In the fifth embodiment, a
[0034]
Actually, when the aluminum layer, the titanium layer, the nickel layer, and the gold layer are deposited on the back surface of the semiconductor wafer using the semiconductor wafer holding jig of Example 3 shown in FIG. Met. Moreover, the maximum temperature of the wafer surface when vapor-deposited using the semiconductor wafer holding jig of Example 4 shown in FIG. 6 is 95 ° C., and using the semiconductor wafer holding jig of Example 5 shown in FIG. The maximum temperature of the wafer surface at the time of vapor deposition was 80 ° C. On the other hand, the maximum temperature of the wafer surface when the semiconductor wafer holding jig having the conventional configuration shown in FIG. Therefore, the maximum temperature of the wafer surface can be lowered by 33 ° C. according to the third embodiment, 38 ° C. can be lowered by the fourth embodiment, and 53 ° C. by the fifth embodiment. Can also be lowered.
[0035]
Further, FIG. 8 shows the wafer thickness after the back surface cutting or polishing of a 6-inch wafer when the semiconductor wafer holding jigs of the conventional examples shown in Example 3, Example 4, Example 5 and FIG. 14 are used. The relationship of the amount of wafer curvature after electrode film deposition is shown. As shown in FIG. 8, when the wafer thickness was 70 μm, the wafer warpage amount was 5.2 mm in Example 3, 4.8 mm in Example 4, and 4.2 mm in Example 5. On the other hand, the amount of warpage of the conventional example was 11.2 mm when the wafer thickness was 70 μm. Therefore, when the wafer thickness is 70 μm, the amount of warpage of the wafer can be reduced to half or less of that of the conventional example according to the third and fourth embodiments, and about one third of that of the conventional example according to the fifth embodiment. be able to.
[0036]
FIG. 9 shows the wafer thickness after the back surface cutting or polishing of a 6-inch wafer when the semiconductor wafer holding jigs of the conventional examples shown in FIGS. 3, 4, 5, and 14 are used. The relationship of the crack occurrence rate is shown. As shown in FIG. 9, the wafer crack occurrence rate when the wafer thickness is 70 μm was 32% in Example 3, 25% in Example 4, and 9% in Example 5. On the other hand, the incidence of wafer cracking in the conventional example was 95% when the wafer thickness was 70 μm. Therefore, the wafer crack occurrence rate when the wafer thickness is 70 μm can be reduced to about 3 of the conventional example according to the third embodiment, and can be about ¼ of the conventional example according to the fourth embodiment. According to the fifth embodiment, it can be reduced to 1/10 or less of the conventional example.
[0037]
According to the second embodiment described above, since the semiconductor wafer holding jig is brought into close contact with the
[0038]
Further, according to the second embodiment, since the
[0039]
As described above, the present invention is not limited to the above-described embodiment, and various modifications can be made. For example, in the first embodiment, the
[0040]
【The invention's effect】
According to the present invention, the semiconductor wafer is held by the semiconductor wafer holding jig in a state where the peripheral edge is sandwiched from the direction perpendicular to the back surface of the semiconductor wafer. It can be held without applying. Therefore, the semiconductor wafer can be prevented from cracking due to the horizontal stress.
[0041]
In addition, when the semiconductor wafer is in close contact with the semiconductor wafer holding jig or the semiconductor wafer holding jig is cooled, the temperature rise of the semiconductor wafer is suppressed, so the change in stress during electrode film formation is suppressed. Can be reduced. In addition, even when the semiconductor wafer holding jig is warped so as to cancel the warpage of the semiconductor wafer, the change in stress at the time of electrode film formation can be reduced. Therefore, the semiconductor wafer can be prevented from cracking due to the stress change.
[Brief description of the drawings]
FIG. 1 is a plan view showing a state in which a semiconductor wafer is held by a semiconductor wafer holding jig according to the present invention.
FIG. 2 is a cross-sectional view of the first embodiment taken along the line AA in FIG.
FIG. 3 is a cross-sectional view of Example 2 taken along AA in FIG.
4 is a characteristic diagram showing the relationship between the crack generation rate and the thickness of the semiconductor wafer in Example 1 and Example 2. FIG.
FIG. 5 is a cross-sectional view of Example 3 taken along AA in FIG.
FIG. 6 is a cross-sectional view of the fourth embodiment taken along the line AA of FIG.
7 is a cross-sectional view of the fifth embodiment taken along the line AA of FIG.
FIG. 8 is a characteristic diagram showing the relationship between the amount of warpage and the thickness of a semiconductor wafer in Examples 3 to 5.
FIG. 9 is a characteristic diagram showing the relationship between the crack generation rate and the thickness of the semiconductor wafer in Examples 3 to 5.
FIG. 10 is a cross-sectional view showing a configuration of an NPT type IGBT.
FIG. 11 is a cross-sectional view showing a configuration of an FS type IGBT.
FIG. 12 is a diagram showing a manufacturing process of an FS type IGBT.
FIG. 13 is a plan view showing a state in which a semiconductor wafer is held by a conventional semiconductor wafer holding jig.
14 is a cross-sectional view taken along line BB in FIG.
[Explanation of symbols]
1 Semiconductor wafer (drift layer)
9 Metal electrode film (collector electrode)
31, 41, 51, 61, 71
Claims (6)
前記半導体ウエハの表面に当接または対向する治具本体と、
前記半導体ウエハの裏面の略全面を露出させた状態で、前記半導体ウエハの周縁部を半導体ウエハ裏面側から支持する支持体と、
を具備し、
前記治具本体と前記支持体が前記半導体ウエハの周縁部を挟む部分の、前記治具本体と前記支持体との間隔は、金属電極膜を形成する前の前記半導体ウエハの反り量よりも少し広いことを特徴とする半導体ウエハ保持治具。 A semiconductor wafer holding jig used for forming a metal electrode film of an insulated gate bipolar transistor on the back surface after grinding the back surface of the semiconductor wafer,
A jig body that contacts or faces the surface of the semiconductor wafer;
In a state where substantially the entire back surface of the semiconductor wafer is exposed, a support that supports the peripheral portion of the semiconductor wafer from the back surface side of the semiconductor wafer;
Comprising
The distance between the jig main body and the support at the portion where the jig main body and the support sandwich the peripheral edge of the semiconductor wafer is slightly smaller than the warp amount of the semiconductor wafer before the metal electrode film is formed. A semiconductor wafer holding jig characterized by being wide.
前記半導体ウエハの表面に密着し、かつ前記半導体ウエハの裏面に電極膜を形成する際に前記半導体ウエハに生じる反りの向きと逆向きに反っている治具本体と、A jig body that is in close contact with the surface of the semiconductor wafer and warps in the opposite direction to the direction of warping that occurs in the semiconductor wafer when an electrode film is formed on the back surface of the semiconductor wafer;
前記半導体ウエハの裏面の略全面を露出させた状態で、前記半導体ウエハの周縁部の裏面および側面に密着する支持体と、In a state in which substantially the entire back surface of the semiconductor wafer is exposed, a support closely attached to the back surface and side surfaces of the peripheral edge of the semiconductor wafer;
を具備することを特徴とする半導体ウエハ保持治具。A semiconductor wafer holding jig comprising:
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