JP4225097B2

JP4225097B2 - Semiconductor wafer holding jig and semiconductor device manufacturing method

Info

Publication number: JP4225097B2
Application number: JP2003100578A
Authority: JP
Inventors: 祐一原田; 治雄中澤; 健一風間; 慶人木下
Original assignee: Fuji Electric Device Technology Co Ltd
Current assignee: Fuji Electric Co Ltd
Priority date: 2002-08-09
Filing date: 2003-04-03
Publication date: 2009-02-18
Anticipated expiration: 2023-04-03
Also published as: JP2004134725A

Description

【０００１】
【発明の属する技術分野】
本発明は、半導体ウエハの裏面に、絶縁ゲート型バイポーラトランジスタ（以下、ＩＧＢＴとする）等の半導体素子の金属電極膜を形成する際に、半導体ウエハを保持するために用いられる半導体ウエハ保持治具およびこれを用いた半導体素子の製造方法に関する。特に、ＦＺウエハのように、インゴットから切り出され、その表面を研磨、洗浄された状態のウエハを用いて製造されるノンパンチスルー（以下、ＮＰＴとする）型のＩＧＢＴや、フィールドストップ（以下、ＦＳとする）型のＩＧＢＴの製造に用いられる半導体ウエハ保持治具に関する。
【０００２】
【従来の技術】
ＩＧＢＴは、電圧駆動型であり、オン電圧が低く、かつ高速スイッチング特性を有する素子であり、その応用範囲も、インバータなどの産業用分野から電子レンジなどの民生機器分野へ拡がっている。ＩＧＢＴには、パンチスルー（以下、ＰＴとする）型、ＮＰＴ型、ＦＳ型の構造がある。ＰＴ型ＩＧＢＴは、ｐ型半導体基板上にｎ型バッファ層とｎ型ドリフト層をエピタキシャル成長させたエピウエハを用いて形成される。そのため、たとえば６００Ｖ耐圧素子では、ウエハ厚は２００〜３００μｍ程度になる。
【０００３】
図１０は、ＮＰＴ型ＩＧＢＴの１／２セル分の構成を示す断面図である。図１０に示すように、たとえばＦＺウエハよりなるｎ型半導体基板をドリフト層１とし、その表面側に、ｐ型ベース領域２が選択的に形成されている。ベース領域２の表面層には、ｎ型エミッタ領域３が選択的に形成されている。また、図１０に示すベース領域２内のエミッタ領域３と、このベース領域２とは異なるベース領域（図に現われていない）内のエミッタ領域（図に現われていない）との間の基板表面上には、ゲート酸化膜４を介してゲート電極５が形成されている。
【０００４】
エミッタ電極６は、エミッタ領域３およびベース領域２に接触しているとともに、層間絶縁膜７によりゲート電極５から絶縁されている。基板裏面には、ｐ型コレクタ層８およびコレクタ電極９が形成されている。ＮＰＴ型の場合には、ドリフト層の厚さがＰＴ型よりも厚くなるが、その一方で、第１導電型基板（ｐ型）と第２導電型バッファ層（ｎ型）が、裏面からのイオン注入などで形成してＰＴ型より薄くでき、ＰＴ型の素子に比べて、ウエハ厚が大幅に低減される。
【０００５】
図１１は、ＦＳ型ＩＧＢＴの１／２セル分の構成を示す断面図である。図１１に示すように、基板表面側の素子構造は、図１０に示すＮＰＴ型の素子と同じである。基板裏面側には、ドリフト層１とｐ型コレクタ層８との間に、ｎ型バッファ層１０が設けられている。ＦＳ型の場合には、第１導電型基板が大幅に薄くできるため、ＰＴ型の素子に比べて、ウエハ厚が大幅に低減される。
【０００６】
図１２は、ＦＳ型ＩＧＢＴの製造プロセスを示す図である。図１２に示すように、まず、ドリフト層１となるｎ型のＦＺウエハの表面側に、ｐ型ベース領域、ｎ型エミッタ領域、ゲート酸化膜、ゲート電極、層間絶縁膜およびエミッタ電極よりなる表面側素子構造部１１を形成する（同図（ａ））。ついで、ＦＺウエハの裏面を、バックグラインドやエッチング等の手段により研削して、半導体ウエハを所望の厚さ、たとえば７０〜１００μｍの厚さとする（同図（ｂ））。なお、エッチングの場合、厳密には研削ではないが、本明細書では、半導体ウエハを薄くする手段については問わないので、エッチングを含めて研削とする。
【０００７】
ついで、半導体ウエハの裏面から、たとえばｎ型不純物であるリン（Ｐ）と、ｐ型不純物であるボロン（Ｂ）をイオン注入し、３５０〜５００℃で熱処理（アニール）をおこない、ｎ型バッファ層１０およびｐ型コレクタ層８を形成する（同図（ｃ））。ついで、図示しない治具に半導体ウエハを固定し、裏面を下に向けて露出させた状態で蒸着装置内を移動させて、半導体ウエハの裏面に、たとえばアルミニウム（Ａｌ）、チタン（Ｔｉ）、ニッケル（Ｎｉ）および金（Ａｕ）などの複数の金属を蒸着し、コレクタ電極９を形成する（同図（ｄ））。最後に、ダイシングをおこない、半導体ウエハを複数のチップ１２に切断する（同図（ｅ））。ＮＰＴ型ＩＧＢＴの製造プロセスは、ｎ型バッファ層を形成するためのｎ型不純物のイオン注入工程がない点を除いて、おおよそＦＳ型のプロセスと同様である。
【０００８】
図１３は、従来の半導体ウエハ保持治具に半導体ウエハが保持された状態を示す平面図であり、図１４は、図１３のＢ−Ｂにおける断面図である。図１４に示すように、従来の半導体ウエハ保持治具は、半導体ウエハ１の表面を当接させる板状の治具本体２１と、バネ等２２の弾性復帰力を利用して、半導体ウエハ１の中心に向かって外側４箇所から半導体ウエハ１を挟み込む４本のピン２３とから構成されている。
【０００９】
また、半導体ウエハを保持する装置として、反りが生じている半導体ウエハの表面にガスを吹き付けることによりウエハの反りを矯正して、該装置の平坦面にウエハを吸着させる構成のものが公知である（特許文献１参照。）。また、プラズマ処理装置において、凸形状に反った半導体ウエハを静電吸着する面の形状を凹形状とし、ウエハの周縁部をその静電吸着面に線接触させることにより、ウエハ裏面に導入されるヘリウムガスがウエハ周縁部からリークするのを防ぐ構成のものが公知である（特許文献２参照。）。
【００１０】
【特許文献１】
特開２０００−２４３８１４号公報
【特許文献２】
特開２００１−３５１９６８号公報
【００１１】
【発明が解決しようとする課題】
しかしながら、ＮＰＴ型やＦＳ型のＩＧＢＴのように薄い半導体ウエハは、応力や衝撃に影響されやすく、特に水平方向にかかるストレスに対して非常に弱いため、上述した従来の半導体ウエハ保持治具を用いると、半導体ウエハに水平方向のストレスがかかり、半導体ウエハが割れてしまう確率が非常に高いという問題点がある。また、コレクタ電極となる金属膜を蒸着しているときの応力の変化に対応できずに、半導体ウエハが割れることがあるという問題点もある。
【００１２】
本発明は、上記問題点に鑑みてなされたものであって、半導体ウエハに水平方向のストレスをかけずに、半導体ウエハを保持することができる半導体ウエハ保持治具およびこれを用いた半導体素子の製造方法を提供することを目的とする。また、本発明は、半導体ウエハに電極膜を蒸着しているときの応力の変化を小さくすることができる半導体ウエハ保持治具およびこれを用いた半導体素子の製造方法を提供することを目的とする。
【００１３】
【課題を解決するための手段】
上記目的を達成するため、本発明は、半導体ウエハの裏面を研削した後、該裏面に、絶縁ゲート型バイポーラトランジスタの金属電極膜を形成する際に用いられる半導体ウエハ保持治具であって、前記半導体ウエハの裏面の略全面を露出させた状態で、前記半導体ウエハの周縁部を、半導体ウエハ裏面に対して垂直な方向から挟んで前記半導体ウエハを保持することを特徴とする。具体的には、たとえば、前記半導体ウエハの表面に当接または対向する治具本体と、前記半導体ウエハの裏面の略全面を露出させた状態で、前記半導体ウエハの周縁部を半導体ウエハ裏面側から支持する支持体と、を具備することを特徴とする。
【００１４】
この発明において、前記治具本体と前記支持体が前記半導体ウエハの周縁部を挟む部分の、前記治具本体と前記支持体との間隔は、金属電極膜を形成する前の前記半導体ウエハの反り量よりも少し広くなっていてもよい。また、前記支持体は、前記半導体ウエハの周縁部を、前記半導体ウエハの周縁全体にわたって支持するようになっていてもよいし、あるいは、前記半導体ウエハの周縁部を２以上の箇所で支持するようになっていてもよい。
【００１５】
この発明によれば、半導体ウエハ保持治具により、半導体ウエハは、その周縁部が半導体ウエハ裏面に対して垂直な方向から挟まれた状態で保持される。
【００１６】
また、上記目的を達成するため、本発明は、半導体ウエハの裏面を研削した後、該裏面に、半導体素子の電極膜を形成する際に用いられる半導体ウエハ保持治具であって、前記半導体ウエハの表面に密着し、かつ前記半導体ウエハの裏面に電極膜を形成する際に前記半導体ウエハに生じる反りの向きと逆向きに反っている治具本体と、前記半導体ウエハの裏面の略全面を露出させた状態で、前記半導体ウエハの周縁部の裏面および側面に密着する支持体と、を具備することを特徴とする。
【００１７】
この発明によれば、半導体ウエハと半導体ウエハ保持治具とが密着していることにより、半導体ウエハから治具本体および支持体への熱伝導がよくなり、半導体ウエハの温度上昇が抑制される。また、電極膜の形成時に半導体ウエハが半導体ウエハ保持治具に固定される。また、治具本体の反りにより、電極膜の形成時に発生する半導体ウエハの反りが抑制される。
【００２０】
また、半導体ウエハ保持治具が、前記治具本体を冷却する水冷部をさらに備えていてもよい。この場合には、半導体ウエハの温度上昇がより一層抑制される。
【００２１】
【発明の実施の形態】
以下に、本発明の実施の形態について図面を参照しつつ詳細に説明する。
実施の形態１．
図１は、本発明にかかる半導体ウエハ保持治具に半導体ウエハが保持された状態を示す平面図であり、図２は、図１のＡ−Ａにおける断面図である。図２に示すように、半導体ウエハ保持治具は、半導体ウエハ１の表面、すなわちＩＧＢＴの表面側素子構造部１１が形成されている側の面に当接または対向する、たとえば円形に成形された板状の治具本体３１と、半導体ウエハ１の周縁部を半導体ウエハ１の裏面側から支持する支持体３２を備えている。
【００２２】
支持体３２は、治具本体３１の周縁に沿って起立する起立片３３を有する。起立片３３の上端は、内向きに折れ曲がり、治具本体３１に対して平行に伸びるフランジ部３４となっている。本発明にかかる半導体ウエハ保持治具は、フランジ部３４と治具本体３１との間に半導体ウエハ１の周縁部を挟む構成となっている。フランジ部３４は、中央部分が開口した円環状に成形されており、半導体ウエハ１の周縁部を、その周縁部全体にわたって支持するとともに、半導体ウエハ１の周縁部を除いて、半導体ウエハ１の裏面の略全面を露出させるようになっている。
【００２３】
半導体ウエハ１に水平方向のストレスをかけないためには、起立片３３と半導体ウエハ１の周縁部との間に数ｍｍ程度の隙間があるのが望ましい。そこで、治具本体３１および支持体３２は、起立片３３と半導体ウエハ１の周縁部との間に、特に限定しないが、たとえば１ｍｍの隙間ができるようなサイズでできている。支持体３２は、たとえばねじ等の公知の手段により、治具本体３１に対して着脱可能な構成となっている。蒸着装置内では、半導体ウエハ保持治具は、半導体ウエハ１の裏面が下向きになるように、装着される。
【００２４】
ところで、ＩＧＢＴの表面側素子構造部１１により発生する応力の影響で、裏面が研削された薄い半導体ウエハ１には、その表面が凹の状態でたとえば４．０ｍｍ程度の反りが発生する。この反りは、半導体ウエハ１の裏面にコレクタ電極となる金属膜を形成した後には、半導体ウエハ１の裏面側の応力が強くなるため、逆に凸の状態でたとえば１０．０ｍｍ程度の反りとなる。半導体ウエハ１の割れをさらに減らすには、この反りの変化によって半導体ウエハ１に、その裏面に対して垂直な方向のストレスがなるべくかからないようにするのが望ましい。
【００２５】
そこで、図３に示すように、支持体４２の起立片４３を高くして、治具本体４１と支持体４２のフランジ部４４との間隔が、半導体ウエハ１の裏面に金属電極膜を形成する前の半導体ウエハ１の反り量よりも少し広くなるようにするとよい。たとえば、治具本体４１とフランジ部４４との間隔を、金属電極膜形成前の反り量よりも５０μｍ広くする。
【００２６】
図２に示す構成の半導体ウエハ保持治具を実施例１とし、図３に示す構成の半導体ウエハ保持治具を実施例２とし、図１４に示す構成の半導体ウエハ保持治具を従来例として用い、それぞれの治具に薄型ＩＧＢＴの６インチウエハを、その裏面を切削または研磨した後に保持させたときの、ウエハ厚に対する割れ発生率の関係を図４に示す。図４より、ウエハ厚を７０μｍとした場合、割れ発生率は、従来例で９０％を超えているのに対して、実施例１では２０％、実施例２では数％に抑えられていることがわかる。
【００２７】
上述した実施の形態１によれば、半導体ウエハ保持治具により、半導体ウエハ１は、その周縁部が半導体ウエハ裏面に対して垂直な方向から挟まれた状態で保持されるので、半導体ウエハ１を、水平方向のストレスをかけずに保持することができる。したがって、水平方向のストレスによる半導体ウエハ１の割れを減らすことができるので、歩留まりが向上する。また、半導体ウエハ１の周縁部を挟む部分の間隔を、半導体ウエハ１の反り量に応じて拡げることにより、金属電極膜を蒸着している間の応力変化による半導体ウエハ１の割れを防ぐことができる。
【００２８】
実施の形態１では、半導体ウエハに水平方向のストレスをかけないようにするため、支持体の起立片と半導体ウエハの周縁部との間に隙間を設けている。そのため、電極膜蒸着中に半導体ウエハがわずかに動くことがあり、半導体ウエハの表面にキズ等がつくことがある。また、実施の形態１では、半導体ウエハの反りを考慮して、治具本体と支持体のフランジ部との間隔を半導体ウエハの反り量よりも少し広くしている。そのため、半導体ウエハの裏面を下に向けた状態で金属膜を蒸着するときに治具本体から半導体ウエハの表面が離れてしまうので、治具本体の放熱効果が十分に発揮されず、半導体ウエハ全体の温度が上昇しやすい。すなわち、電極膜蒸着時の応力変化が大きくなってしまう。
【００２９】
以下に説明する実施の形態２は、これらの点を改善したものである。
【００３０】
実施の形態２．
図５は、図１のＡ−Ａにおける実施例３の断面図である。図５に示すように、半導体ウエハ保持治具は、半導体ウエハ１の表面に密着する、たとえば円形に成形された板状の治具本体５１と、この治具本体５１との間に半導体ウエハ１の周縁部を挟み込む支持体５２を備えている。支持体５２は、治具本体５１の周縁に沿って起立する起立片５３を有する。起立片５３の上端は、内向きに折れ曲がり、治具本体５１に対して平行に伸びるフランジ部５４となっている。
【００３１】
起立片５３は、半導体ウエハ１の周縁部の側面に密着する。フランジ部５４は、中央部分が開口した円環状に成形されており、半導体ウエハ１の周縁部を除いて、半導体ウエハ１の裏面の略全面を露出させるようになっている。また、フランジ部５４は、半導体ウエハ１の周縁部の裏面に密着する。つまり、実施の形態２では、半導体ウエハ保持治具は、半導体ウエハ１の表面、側面および周縁部の裏面に密着する。
【００３２】
図６は、図１のＡ−Ａにおける実施例４の断面図である。実施例４では、治具本体６１の、半導体ウエハ１と密着する面が、その中央が最も高くなるように凸状に反っている。治具本体６１の凸状の面の曲率半径は、たとえば、６インチウエハの場合には、３０００ｍｍ程度であるのが適当である。実施例４においても、図５に示す実施例３と同様に、治具本体６１は、半導体ウエハ１の表面に密着し、支持体５２の起立片５３およびフランジ部５４は、それぞれ半導体ウエハ１の周縁部の側面および裏面に密着する。
【００３３】
図７は、図１のＡ−Ａにおける実施例５の断面図である。実施例５では、治具本体７１の、半導体ウエハ１に密着する面の裏側に、水冷部７２が設けられており、この水冷部７２内を冷却水が循環することにより、治具本体７１を冷却する構成となっている。また、治具本体７１の、半導体ウエハ１と密着する面は、その中央が最も高くなるように凸状に反っている。治具本体７１の凸状の面の曲率半径は、たとえば、６インチウエハの場合には、３０００ｍｍ程度であるのが適当である。実施例５においても、図５に示す実施例３と同様に、治具本体７１は、半導体ウエハ１の表面に密着し、支持体５２の起立片５３およびフランジ部５４は、それぞれ半導体ウエハ１の周縁部の側面および裏面に密着する。
【００３４】
実際に、図５に示す実施例３の半導体ウエハ保持治具を用いて、半導体ウエハの裏面にアルミニウム層、チタン層、ニッケル層および金層を蒸着したときのウエハ表面の最高温度は、１００℃であった。また、図６に示す実施例４の半導体ウエハ保持治具を用いて蒸着した時のウエハ表面の最高温度は、９５℃であり、図７に示す実施例５の半導体ウエハ保持治具を用いて蒸着した時のウエハ表面の最高温度は、８０℃であった。それに対して、図１４に示す従来構成の半導体ウエハ保持治具を用いて蒸着したときのウエハ表面の最高温度は、１３３℃であった。したがって、ウエハ表面の最高温度を、従来例よりも、実施例３によれば３３℃低くすることができ、実施例４によれば３８℃低くすることができ、実施例５によれば５３℃も低くすることができる。
【００３５】
また、図８に、実施例３、実施例４、実施例５および図１４に示す従来例の各半導体ウエハ保持治具を用いた場合の、６インチウエハの裏面切削または研磨後のウエハ厚に対する電極膜蒸着後のウエハ反り量の関係を示す。図８に示すように、ウエハ厚が７０μｍのときのウエハ反り量は、実施例３では５．２ｍｍであり、実施例４では４．８ｍｍであり、実施例５では４．２ｍｍであった。それに対して、従来例のウエハ反り量は、ウエハ厚が７０μｍのときに１１．２ｍｍであった。したがって、ウエハ厚が７０μｍのときのウエハ反り量を、実施例３および実施例４によれば従来例の半分以下にすることができ、実施例５によれば従来例の約１／３にすることができる。
【００３６】
また、図９に、実施例３、実施例４、実施例５および図１４に示す従来例の各半導体ウエハ保持治具を用いた場合の、６インチウエハの裏面切削または研磨後のウエハ厚に対する割れ発生率の関係を示す。図９に示すように、ウエハ厚が７０μｍのときのウエハ割れ発生率は、実施例３では３２％であり、実施例４では２５％であり、実施例５では９％であった。それに対して、従来例のウエハ割れ発生率は、ウエハ厚が７０μｍのときに９５％であった。したがって、ウエハ厚が７０μｍのときのウエハ割れ発生率を、実施例３によれば従来例の１／３程度にすることができ、実施例４によれば従来例の１／４程度にすることができ、実施例５によれば従来例の１／１０以下にすることができる。
【００３７】
上述した実施の形態２によれば、半導体ウエハ保持治具を半導体ウエハ１に密着させたことにより、半導体ウエハ１から治具本体５１，６１，７１および支持体５２への熱伝導がよくなるので、半導体ウエハ１の温度上昇を抑制することができる。また、水冷部７２を設けた場合には、より一層、半導体ウエハ１の温度上昇を抑制することができる。それによって、電極膜を蒸着している時の応力の変化を小さくすることができるので、半導体ウエハ１の割れを防ぐことができる。
【００３８】
また、実施の形態２によれば、治具本体６１，７１が反っていることにより、電極膜の形成時に半導体ウエハ１が逆向きに大きく反るのを抑制することができる。また、半導体ウエハ保持治具を半導体ウエハ１に密着させたことにより、電極膜の形成時に半導体ウエハ１が半導体ウエハ保持治具に固定されるので、半導体ウエハの表面にキズ等がつくのを防ぐことができる。
【００３９】
以上において本発明は、上述した実施の形態に限らず、種々変更可能である。たとえば、実施の形態１において支持体３２，４２が半導体ウエハ１の周縁部を２以上の箇所で支持する構成としてもよい。また、図６に示す実施例４においては、必ずしも半導体ウエハ保持治具が半導体ウエハ１に密着していなくてもよい。また、図５に示す実施例３に水冷部を設けた構成とすることもできる。さらに、本発明は、薄型ＩＧＢＴの裏面にコレクタ電極となる金属電極膜を蒸着する場合に限らず、薄い半導体ウエハに金属電極膜を形成する場合に適用可能である。
【００４０】
【発明の効果】
本発明によれば、半導体ウエハ保持治具により、半導体ウエハは、その周縁部が半導体ウエハ裏面に対して垂直な方向から挟まれた状態で保持されるので、半導体ウエハを、水平方向のストレスをかけずに保持することができる。したがって、水平方向のストレスが原因で半導体ウエハが割れるのを防ぐことができる。
【００４１】
また、半導体ウエハが半導体ウエハ保持治具に密着する構成や、半導体ウエハ保持治具を冷却する構成とした場合には、半導体ウエハの温度上昇が抑制されるので、電極膜形成時の応力の変化を小さくすることができる。また、半導体ウエハ保持治具が半導体ウエハの反りを打ち消すように反っている構成とした場合も、電極膜形成時の応力の変化を小さくすることができる。したがって、応力変化が原因で半導体ウエハが割れるのを防ぐことができる。
【図面の簡単な説明】
【図１】本発明にかかる半導体ウエハ保持治具に半導体ウエハが保持された状態を示す平面図である。
【図２】図１のＡ−Ａにおける実施例１の断面図である。
【図３】図１のＡ−Ａにおける実施例２の断面図である。
【図４】実施例１および実施例２について半導体ウエハの厚さに対する割れ発生率の関係を示す特性図である。
【図５】図１のＡ−Ａにおける実施例３の断面図である。
【図６】図１のＡ−Ａにおける実施例４の断面図である。
【図７】図１のＡ−Ａにおける実施例５の断面図である。
【図８】実施例３乃至実施例５について半導体ウエハの厚さに対する反り量の関係を示す特性図である。
【図９】実施例３乃至実施例５について半導体ウエハの厚さに対する割れ発生率の関係を示す特性図である。
【図１０】ＮＰＴ型ＩＧＢＴの構成を示す断面図である。
【図１１】ＦＳ型ＩＧＢＴの構成を示す断面図である。
【図１２】ＦＳ型ＩＧＢＴの製造プロセスを示す図である。
【図１３】従来の半導体ウエハ保持治具に半導体ウエハが保持された状態を示す平面図である。
【図１４】図１３のＢ−Ｂにおける断面図である。
【符号の説明】
１半導体ウエハ（ドリフト層）
９金属電極膜（コレクタ電極）
３１，４１，５１，６１，７１治具本体
３２，４２，５２支持体
７２水冷部[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a semiconductor wafer holding jig used for holding a semiconductor wafer when a metal electrode film of a semiconductor element such as an insulated gate bipolar transistor (hereinafter referred to as IGBT) is formed on the back surface of the semiconductor wafer. The present invention also relates to a semiconductor device manufacturing method using the same. In particular, a non-punch-through (hereinafter referred to as NPT) type IGBT manufactured using a wafer that is cut out from an ingot and whose surface is polished and cleaned, such as an FZ wafer, The present invention relates to a semiconductor wafer holding jig used for manufacturing an IGBT of a type FS.
[0002]
[Prior art]
The IGBT is a voltage-driven type element that has a low on-voltage and high-speed switching characteristics, and its application range has expanded from an industrial field such as an inverter to a field of consumer equipment such as a microwave oven. The IGBT has a punch-through (hereinafter referred to as PT) type, NPT type, and FS type structure. The PT-type IGBT is formed using an epi-wafer obtained by epitaxially growing an n-type buffer layer and an n-type drift layer on a p-type semiconductor substrate. Therefore, for example, in a 600V withstand voltage element, the wafer thickness is about 200 to 300 μm.
[0003]
FIG. 10 is a cross-sectional view showing the configuration of a half cell of an NPT type IGBT. As shown in FIG. 10, an n-type semiconductor substrate made of, for example, an FZ wafer is used as a drift layer 1, and a p-type base region 2 is selectively formed on the surface side thereof. An n-type emitter region 3 is selectively formed on the surface layer of the base region 2. Further, on the substrate surface between the emitter region 3 in the base region 2 shown in FIG. 10 and the emitter region (not shown in the drawing) in a base region (not shown in the drawing) different from the base region 2. A gate electrode 5 is formed through a gate oxide film 4.
[0004]
The emitter electrode 6 is in contact with the emitter region 3 and the base region 2 and is insulated from the gate electrode 5 by the interlayer insulating film 7. A p-type collector layer 8 and a collector electrode 9 are formed on the back surface of the substrate. In the case of the NPT type, the drift layer is thicker than the PT type. On the other hand, the first conductivity type substrate (p type) and the second conductivity type buffer layer (n type) are separated from the back surface. It can be formed thinner than the PT type by ion implantation or the like, and the wafer thickness is greatly reduced as compared with the PT type element.
[0005]
FIG. 11 is a cross-sectional view showing the configuration of 1/2 cell of the FS type IGBT. As shown in FIG. 11, the element structure on the substrate surface side is the same as the NPT type element shown in FIG. On the back side of the substrate, an n-type buffer layer 10 is provided between the drift layer 1 and the p-type collector layer 8. In the case of the FS type, since the first conductivity type substrate can be significantly thinned, the wafer thickness is greatly reduced as compared with the PT type element.
[0006]
FIG. 12 is a diagram showing a manufacturing process of the FS type IGBT. As shown in FIG. 12, first, on the surface side of an n-type FZ wafer to be the drift layer 1, a surface comprising a p-type base region, an n-type emitter region, a gate oxide film, a gate electrode, an interlayer insulating film, and an emitter electrode The side element structure portion 11 is formed (FIG. 1A). Next, the back surface of the FZ wafer is ground by means such as back grinding or etching, so that the semiconductor wafer has a desired thickness, for example, 70 to 100 μm (FIG. 5B). In the case of etching, although it is not strictly grinding, in this specification, since means for thinning the semiconductor wafer is not asked, grinding including etching is performed.
[0007]
Next, for example, phosphorus (P), which is an n-type impurity, and boron (B), which is a p-type impurity, are ion-implanted from the back surface of the semiconductor wafer, and heat treatment (annealing) is performed at 350 to 500 ° C. to form an n-type buffer layer 10 and the p-type collector layer 8 are formed (FIG. 3C). Next, the semiconductor wafer is fixed to a jig (not shown), and moved in the vapor deposition apparatus with the back surface exposed downward. For example, aluminum (Al), titanium (Ti), nickel on the back surface of the semiconductor wafer. A plurality of metals such as (Ni) and gold (Au) are deposited to form the collector electrode 9 ((d) in the figure). Finally, dicing is performed to cut the semiconductor wafer into a plurality of chips 12 ((e) in the figure). The manufacturing process of the NPT type IGBT is substantially the same as the FS type process except that there is no ion implantation step of an n type impurity for forming the n type buffer layer.
[0008]
FIG. 13 is a plan view showing a state in which a semiconductor wafer is held by a conventional semiconductor wafer holding jig, and FIG. 14 is a cross-sectional view taken along line BB in FIG. As shown in FIG. 14, the conventional semiconductor wafer holding jig uses a plate-like jig main body 21 that abuts the surface of the semiconductor wafer 1 and an elastic return force of a spring 22 or the like to The four pins 23 sandwich the semiconductor wafer 1 from four locations on the outer side toward the center.
[0009]
Also, as a device for holding a semiconductor wafer, a device having a configuration in which a wafer is corrected by correcting the warp of the wafer by blowing a gas onto the surface of the warped semiconductor wafer and the wafer is adsorbed on a flat surface of the device is known. (See Patent Document 1). In addition, in the plasma processing apparatus, the surface of the wafer that electrostatically attracts the semiconductor wafer warped in a convex shape is made concave, and the peripheral portion of the wafer is brought into line contact with the electrostatic attracting surface to be introduced into the back surface of the wafer. A configuration in which helium gas is prevented from leaking from the peripheral edge of the wafer is known (see Patent Document 2).
[0010]
[Patent Document 1]
JP 2000-243814 A [Patent Document 2]
JP 2001-351968 A
[Problems to be solved by the invention]
However, thin semiconductor wafers such as NPT type and FS type IGBTs are easily affected by stress and impact, and are extremely vulnerable to stress applied in the horizontal direction. Therefore, the conventional semiconductor wafer holding jig described above is used. In addition, there is a problem that the probability that the semiconductor wafer is broken due to horizontal stress applied to the semiconductor wafer is very high. There is also a problem that the semiconductor wafer may be cracked because it cannot cope with the change in stress when the metal film to be the collector electrode is deposited.
[0012]
The present invention has been made in view of the above problems, and a semiconductor wafer holding jig capable of holding a semiconductor wafer without applying a stress in the horizontal direction to the semiconductor wafer and a semiconductor element using the same An object is to provide a manufacturing method. Another object of the present invention is to provide a semiconductor wafer holding jig capable of reducing a change in stress when an electrode film is deposited on a semiconductor wafer, and a method of manufacturing a semiconductor element using the same. .
[0013]
[Means for Solving the Problems]
In order to achieve the above object, the present invention provides a semiconductor wafer holding jig used for forming a metal electrode film of an insulated gate bipolar transistor on the back surface after grinding the back surface of the semiconductor wafer, The semiconductor wafer is held with a peripheral portion of the semiconductor wafer sandwiched from a direction perpendicular to the back surface of the semiconductor wafer in a state where substantially the entire back surface of the semiconductor wafer is exposed. Specifically, for example, with the jig main body contacting or facing the surface of the semiconductor wafer and the substantially entire back surface of the semiconductor wafer exposed, the peripheral edge of the semiconductor wafer is viewed from the back side of the semiconductor wafer. And a supporting body to be supported.
[0014]
In this invention, the interval between the jig main body and the support at the portion where the jig main body and the support sandwich the peripheral edge of the semiconductor wafer is warped of the semiconductor wafer before forming the metal electrode film. It may be a little wider than the amount. The support may be configured to support the peripheral edge of the semiconductor wafer over the entire periphery of the semiconductor wafer, or to support the peripheral edge of the semiconductor wafer at two or more locations. It may be.
[0015]
According to the present invention, the semiconductor wafer is held by the semiconductor wafer holding jig in a state where the peripheral portion is sandwiched from the direction perpendicular to the back surface of the semiconductor wafer.
[0016]
In order to achieve the above object, the present invention provides a semiconductor wafer holding jig used for forming an electrode film of a semiconductor element on a back surface of the semiconductor wafer after grinding the back surface of the semiconductor wafer. A jig body that is in close contact with the surface of the semiconductor wafer and warps in a direction opposite to the direction of warping that occurs in the semiconductor wafer when an electrode film is formed on the back surface of the semiconductor wafer, and substantially the entire back surface of the semiconductor wafer is exposed. And a support that is in close contact with the back and side surfaces of the peripheral edge of the semiconductor wafer .
[0017]
According to the present invention, since the semiconductor wafer and the semiconductor wafer holding jig are in close contact with each other, heat conduction from the semiconductor wafer to the jig body and the support body is improved, and the temperature rise of the semiconductor wafer is suppressed. In addition, the semiconductor wafer is fixed to the semiconductor wafer holding jig when the electrode film is formed. Further, the warpage of the semiconductor wafer that occurs when the electrode film is formed is suppressed by the warpage of the jig body.
[0020]
The semiconductor wafer holding jig may further include a water cooling unit that cools the jig body. In this case, the temperature rise of the semiconductor wafer is further suppressed.
[0021]
DETAILED DESCRIPTION OF THE INVENTION
Hereinafter, embodiments of the present invention will be described in detail with reference to the drawings.
Embodiment 1 FIG.
FIG. 1 is a plan view showing a state in which a semiconductor wafer is held by a semiconductor wafer holding jig according to the present invention, and FIG. 2 is a cross-sectional view taken along line AA in FIG. As shown in FIG. 2, the semiconductor wafer holding jig is formed in a circular shape, for example, in contact with or facing the surface of the semiconductor wafer 1, that is, the surface on the side where the surface side element structure portion 11 of the IGBT is formed. A plate-shaped jig body 31 and a support body 32 that supports the peripheral edge of the semiconductor wafer 1 from the back side of the semiconductor wafer 1 are provided.
[0022]
The support body 32 has a standing piece 33 that stands along the periphery of the jig body 31. The upper end of the standing piece 33 is a flange portion 34 that is bent inward and extends parallel to the jig main body 31. The semiconductor wafer holding jig according to the present invention is configured such that the peripheral edge portion of the semiconductor wafer 1 is sandwiched between the flange portion 34 and the jig body 31. The flange portion 34 is formed in an annular shape having an open central portion, supports the peripheral edge portion of the semiconductor wafer 1 over the entire peripheral edge portion, and removes the peripheral edge portion of the semiconductor wafer 1 so as to back the semiconductor wafer 1. It is designed to expose almost the entire surface.
[0023]
In order not to apply stress in the horizontal direction to the semiconductor wafer 1, it is desirable that there is a gap of about several millimeters between the standing piece 33 and the peripheral edge of the semiconductor wafer 1. Therefore, the jig main body 31 and the support body 32 are not particularly limited between the standing piece 33 and the peripheral edge portion of the semiconductor wafer 1, but are sized so as to have a gap of 1 mm, for example. The support body 32 is configured to be detachable from the jig body 31 by a known means such as a screw. In the vapor deposition apparatus, the semiconductor wafer holding jig is mounted so that the back surface of the semiconductor wafer 1 faces downward.
[0024]
By the way, under the influence of the stress generated by the front surface side element structure portion 11 of the IGBT, the thin semiconductor wafer 1 whose back surface is ground is warped, for example, about 4.0 mm with its surface being concave. This warping is, for example, about 10.0 mm in a convex state because the stress on the back side of the semiconductor wafer 1 becomes strong after the metal film that becomes the collector electrode is formed on the back surface of the semiconductor wafer 1. . In order to further reduce the cracks in the semiconductor wafer 1, it is desirable to prevent the semiconductor wafer 1 from being stressed in a direction perpendicular to the back surface as much as possible due to the change in warpage.
[0025]
Therefore, as shown in FIG. 3, the upright piece 43 of the support 42 is raised, and the gap between the jig body 41 and the flange portion 44 of the support 42 forms a metal electrode film on the back surface of the semiconductor wafer 1. It is preferable to make it slightly larger than the warp amount of the previous semiconductor wafer 1. For example, the interval between the jig main body 41 and the flange portion 44 is made 50 μm wider than the warp amount before the metal electrode film is formed.
[0026]
The semiconductor wafer holding jig having the structure shown in FIG. 2 is used as Example 1, the semiconductor wafer holding jig having the structure shown in FIG. 3 is used as Example 2, and the semiconductor wafer holding jig having the structure shown in FIG. 14 is used as a conventional example. FIG. 4 shows the relationship between the crack occurrence rate and the wafer thickness when a thin IGBT 6-inch wafer is held in each jig after the back surface is cut or polished. As shown in FIG. 4, when the wafer thickness is 70 μm, the crack generation rate exceeds 90% in the conventional example, whereas it is suppressed to 20% in Example 1 and to several% in Example 2. I understand.
[0027]
According to the first embodiment described above, the semiconductor wafer 1 is held by the semiconductor wafer holding jig in a state where the peripheral portion is sandwiched from the direction perpendicular to the back surface of the semiconductor wafer. Can be held without applying horizontal stress. Therefore, since the crack of the semiconductor wafer 1 due to the stress in the horizontal direction can be reduced, the yield is improved. Further, by expanding the interval between the peripheral portions of the semiconductor wafer 1 in accordance with the amount of warpage of the semiconductor wafer 1, it is possible to prevent cracking of the semiconductor wafer 1 due to a stress change during the deposition of the metal electrode film. it can.
[0028]
In the first embodiment, a gap is provided between the standing piece of the support and the peripheral edge of the semiconductor wafer so as not to apply a horizontal stress to the semiconductor wafer. Therefore, the semiconductor wafer may move slightly during electrode film deposition, and the surface of the semiconductor wafer may be scratched. In the first embodiment, in consideration of the warpage of the semiconductor wafer, the distance between the jig main body and the flange portion of the support is made slightly larger than the warpage amount of the semiconductor wafer. Therefore, when the metal film is deposited with the back surface of the semiconductor wafer facing down, the surface of the semiconductor wafer is separated from the jig body. Temperature rises easily. That is, the stress change during electrode film deposition becomes large.
[0029]
The second embodiment described below improves these points.
[0030]
Embodiment 2. FIG.
FIG. 5 is a cross-sectional view of the third embodiment taken along line AA of FIG. As shown in FIG. 5, the semiconductor wafer holding jig is in close contact with the surface of the semiconductor wafer 1, for example, a plate-shaped jig body 51 formed in a circular shape, and the semiconductor wafer 1 between the jig body 51. The support body 52 which pinches | interposes the peripheral part is provided. The support body 52 has an upright piece 53 that stands up along the periphery of the jig body 51. The upper end of the standing piece 53 is a flange portion 54 that is bent inward and extends parallel to the jig main body 51.
[0031]
The standing piece 53 is in close contact with the side surface of the peripheral edge of the semiconductor wafer 1. The flange portion 54 is formed in an annular shape with an open central portion, and substantially the entire back surface of the semiconductor wafer 1 is exposed except for the peripheral edge portion of the semiconductor wafer 1. The flange portion 54 is in close contact with the back surface of the peripheral edge portion of the semiconductor wafer 1. That is, in the second embodiment, the semiconductor wafer holding jig is in close contact with the front surface, the side surface, and the rear surface of the peripheral portion of the semiconductor wafer 1.
[0032]
FIG. 6 is a cross-sectional view of the fourth embodiment taken along AA in FIG. In Example 4, the surface of the jig body 61 that is in close contact with the semiconductor wafer 1 is warped in a convex shape so that the center thereof is the highest. For example, in the case of a 6-inch wafer, the radius of curvature of the convex surface of the jig body 61 is suitably about 3000 mm. Also in the fourth embodiment, as in the third embodiment shown in FIG. 5, the jig main body 61 is in close contact with the surface of the semiconductor wafer 1, and the standing piece 53 and the flange portion 54 of the support 52 are respectively formed on the semiconductor wafer 1. It adheres to the side and back of the peripheral edge.
[0033]
FIG. 7 is a cross-sectional view of the fifth embodiment taken along line AA of FIG. In the fifth embodiment, a water cooling unit 72 is provided on the back side of the surface of the jig main body 71 that is in close contact with the semiconductor wafer 1, and the cooling water circulates in the water cooling unit 72 so that the jig main body 71 is It is configured to cool. Further, the surface of the jig body 71 that is in close contact with the semiconductor wafer 1 is warped in a convex shape so that the center thereof is the highest. For example, in the case of a 6-inch wafer, the radius of curvature of the convex surface of the jig body 71 is suitably about 3000 mm. Also in the fifth embodiment, as in the third embodiment shown in FIG. 5, the jig main body 71 is in close contact with the surface of the semiconductor wafer 1, and the standing piece 53 and the flange portion 54 of the support 52 are respectively formed on the semiconductor wafer 1. It adheres to the side and back of the peripheral edge.
[0034]
Actually, when the aluminum layer, the titanium layer, the nickel layer, and the gold layer are deposited on the back surface of the semiconductor wafer using the semiconductor wafer holding jig of Example 3 shown in FIG. Met. Moreover, the maximum temperature of the wafer surface when vapor-deposited using the semiconductor wafer holding jig of Example 4 shown in FIG. 6 is 95 ° C., and using the semiconductor wafer holding jig of Example 5 shown in FIG. The maximum temperature of the wafer surface at the time of vapor deposition was 80 ° C. On the other hand, the maximum temperature of the wafer surface when the semiconductor wafer holding jig having the conventional configuration shown in FIG. Therefore, the maximum temperature of the wafer surface can be lowered by 33 ° C. according to the third embodiment, 38 ° C. can be lowered by the fourth embodiment, and 53 ° C. by the fifth embodiment. Can also be lowered.
[0035]
Further, FIG. 8 shows the wafer thickness after the back surface cutting or polishing of a 6-inch wafer when the semiconductor wafer holding jigs of the conventional examples shown in Example 3, Example 4, Example 5 and FIG. 14 are used. The relationship of the amount of wafer curvature after electrode film deposition is shown. As shown in FIG. 8, when the wafer thickness was 70 μm, the wafer warpage amount was 5.2 mm in Example 3, 4.8 mm in Example 4, and 4.2 mm in Example 5. On the other hand, the amount of warpage of the conventional example was 11.2 mm when the wafer thickness was 70 μm. Therefore, when the wafer thickness is 70 μm, the amount of warpage of the wafer can be reduced to half or less of that of the conventional example according to the third and fourth embodiments, and about one third of that of the conventional example according to the fifth embodiment. be able to.
[0036]
FIG. 9 shows the wafer thickness after the back surface cutting or polishing of a 6-inch wafer when the semiconductor wafer holding jigs of the conventional examples shown in FIGS. 3, 4, 5, and 14 are used. The relationship of the crack occurrence rate is shown. As shown in FIG. 9, the wafer crack occurrence rate when the wafer thickness is 70 μm was 32% in Example 3, 25% in Example 4, and 9% in Example 5. On the other hand, the incidence of wafer cracking in the conventional example was 95% when the wafer thickness was 70 μm. Therefore, the wafer crack occurrence rate when the wafer thickness is 70 μm can be reduced to about ３ of the conventional example according to the third embodiment, and can be about ¼ of the conventional example according to the fourth embodiment. According to the fifth embodiment, it can be reduced to 1/10 or less of the conventional example.
[0037]
According to the second embodiment described above, since the semiconductor wafer holding jig is brought into close contact with the semiconductor wafer 1, heat conduction from the semiconductor wafer 1 to the jig bodies 51, 61, 71 and the support body 52 is improved. The temperature rise of the semiconductor wafer 1 can be suppressed. Moreover, when the water cooling part 72 is provided, the temperature rise of the semiconductor wafer 1 can be further suppressed. As a result, the change in stress when the electrode film is deposited can be reduced, so that the semiconductor wafer 1 can be prevented from cracking.
[0038]
Further, according to the second embodiment, since the jig bodies 61 and 71 are warped, it is possible to suppress the semiconductor wafer 1 from greatly warping in the opposite direction when the electrode film is formed. Further, since the semiconductor wafer holding jig is brought into close contact with the semiconductor wafer 1, the semiconductor wafer 1 is fixed to the semiconductor wafer holding jig at the time of forming the electrode film, thereby preventing the surface of the semiconductor wafer from being scratched. be able to.
[0039]
As described above, the present invention is not limited to the above-described embodiment, and various modifications can be made. For example, in the first embodiment, the support bodies 32 and 42 may support the periphery of the semiconductor wafer 1 at two or more locations. In the fourth embodiment shown in FIG. 6, the semiconductor wafer holding jig does not necessarily have to be in close contact with the semiconductor wafer 1. Moreover, it can also be set as the structure which provided the water cooling part in Example 3 shown in FIG. Furthermore, the present invention is not limited to the case where a metal electrode film serving as a collector electrode is deposited on the back surface of a thin IGBT, but can be applied to the case where a metal electrode film is formed on a thin semiconductor wafer.
[0040]
【The invention's effect】
According to the present invention, the semiconductor wafer is held by the semiconductor wafer holding jig in a state where the peripheral edge is sandwiched from the direction perpendicular to the back surface of the semiconductor wafer. It can be held without applying. Therefore, the semiconductor wafer can be prevented from cracking due to the horizontal stress.
[0041]
In addition, when the semiconductor wafer is in close contact with the semiconductor wafer holding jig or the semiconductor wafer holding jig is cooled, the temperature rise of the semiconductor wafer is suppressed, so the change in stress during electrode film formation is suppressed. Can be reduced. In addition, even when the semiconductor wafer holding jig is warped so as to cancel the warpage of the semiconductor wafer, the change in stress at the time of electrode film formation can be reduced. Therefore, the semiconductor wafer can be prevented from cracking due to the stress change.
[Brief description of the drawings]
FIG. 1 is a plan view showing a state in which a semiconductor wafer is held by a semiconductor wafer holding jig according to the present invention.
FIG. 2 is a cross-sectional view of the first embodiment taken along the line AA in FIG.
FIG. 3 is a cross-sectional view of Example 2 taken along AA in FIG.
4 is a characteristic diagram showing the relationship between the crack generation rate and the thickness of the semiconductor wafer in Example 1 and Example 2. FIG.
FIG. 5 is a cross-sectional view of Example 3 taken along AA in FIG.
FIG. 6 is a cross-sectional view of the fourth embodiment taken along the line AA of FIG.
7 is a cross-sectional view of the fifth embodiment taken along the line AA of FIG.
FIG. 8 is a characteristic diagram showing the relationship between the amount of warpage and the thickness of a semiconductor wafer in Examples 3 to 5.
FIG. 9 is a characteristic diagram showing the relationship between the crack generation rate and the thickness of the semiconductor wafer in Examples 3 to 5.
FIG. 10 is a cross-sectional view showing a configuration of an NPT type IGBT.
FIG. 11 is a cross-sectional view showing a configuration of an FS type IGBT.
FIG. 12 is a diagram showing a manufacturing process of an FS type IGBT.
FIG. 13 is a plan view showing a state in which a semiconductor wafer is held by a conventional semiconductor wafer holding jig.
14 is a cross-sectional view taken along line BB in FIG.
[Explanation of symbols]
1 Semiconductor wafer (drift layer)
9 Metal electrode film (collector electrode)
31, 41, 51, 61, 71 Jig body 32, 42, 52 Support 72 Water cooling part

Claims

半導体ウエハの裏面を研削した後、該裏面に、絶縁ゲート型バイポーラトランジスタの金属電極膜を形成する際に用いられる半導体ウエハ保持治具であって、
前記半導体ウエハの表面に当接または対向する治具本体と、
前記半導体ウエハの裏面の略全面を露出させた状態で、前記半導体ウエハの周縁部を半導体ウエハ裏面側から支持する支持体と、
を具備し、
前記治具本体と前記支持体が前記半導体ウエハの周縁部を挟む部分の、前記治具本体と前記支持体との間隔は、金属電極膜を形成する前の前記半導体ウエハの反り量よりも少し広いことを特徴とする半導体ウエハ保持治具。 A semiconductor wafer holding jig used for forming a metal electrode film of an insulated gate bipolar transistor on the back surface after grinding the back surface of the semiconductor wafer,
A jig body that contacts or faces the surface of the semiconductor wafer;
In a state where substantially the entire back surface of the semiconductor wafer is exposed, a support that supports the peripheral portion of the semiconductor wafer from the back surface side of the semiconductor wafer;
Comprising
The distance between the jig main body and the support at the portion where the jig main body and the support sandwich the peripheral edge of the semiconductor wafer is slightly smaller than the warp amount of the semiconductor wafer before the metal electrode film is formed. A semiconductor wafer holding jig characterized by being wide.

前記支持体は、前記半導体ウエハの周縁部を、前記半導体ウエハの周縁全体にわたって支持することを特徴とする請求項１に記載の半導体ウエハ保持治具。The semiconductor wafer holding jig according to claim 1, wherein the support supports a peripheral portion of the semiconductor wafer over the entire periphery of the semiconductor wafer.

前記支持体は、前記半導体ウエハの周縁部を２以上の箇所で支持することを特徴とする請求項１に記載の半導体ウエハ保持治具。The semiconductor wafer holding jig according to claim 1, wherein the support supports the peripheral edge of the semiconductor wafer at two or more locations.

半導体ウエハの裏面を研削した後、該裏面に、半導体素子の電極膜を形成する際に用いられる半導体ウエハ保持治具であって、A semiconductor wafer holding jig used for forming an electrode film of a semiconductor element on the back surface after grinding the back surface of the semiconductor wafer,
前記半導体ウエハの表面に密着し、かつ前記半導体ウエハの裏面に電極膜を形成する際に前記半導体ウエハに生じる反りの向きと逆向きに反っている治具本体と、A jig body that is in close contact with the surface of the semiconductor wafer and warps in the opposite direction to the direction of warping that occurs in the semiconductor wafer when an electrode film is formed on the back surface of the semiconductor wafer;
前記半導体ウエハの裏面の略全面を露出させた状態で、前記半導体ウエハの周縁部の裏面および側面に密着する支持体と、In a state in which substantially the entire back surface of the semiconductor wafer is exposed, a support closely attached to the back surface and side surfaces of the peripheral edge of the semiconductor wafer;
を具備することを特徴とする半導体ウエハ保持治具。A semiconductor wafer holding jig comprising:

前記治具本体を冷却する水冷部をさらに備えていることを特徴とする請求項４に記載の半導体ウエハ保持治具。The semiconductor wafer holding jig according to claim 4, further comprising a water cooling part for cooling the jig main body.

請求項１〜５のいずれか一つに記載の半導体ウエハ保持治具により前記半導体ウエハを保持し、前記半導体ウエハの裏面に電極膜を形成することを特徴とする半導体素子の製造方法。A method of manufacturing a semiconductor device, comprising: holding the semiconductor wafer by the semiconductor wafer holding jig according to claim 1, and forming an electrode film on a back surface of the semiconductor wafer.