JP4207517B2

JP4207517B2 - Embedded substrate

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Publication number: JP4207517B2
Application number: JP2002277597A
Authority: JP
Inventors: 憲治河本; 雅久利根川; 尽佐藤
Original assignee: Toppan Inc
Current assignee: Toppan Inc
Priority date: 2002-09-24
Filing date: 2002-09-24
Publication date: 2009-01-14
Anticipated expiration: 2022-09-24
Also published as: JP2004119483A

Description

【０００１】
【発明の属する技術分野】
本発明は、受動素子が電気絶縁性基板の内部に配置されるキャパシター素子等の受動素子内蔵モジュールおよび受動素子内蔵基板とその製造方法に関する。
【０００２】
【従来の技術】
近年、電子機器の高性能化、小型化、高周波化の要求に伴い、半導体のさらなる高密度、高機能化が要請されている。このため、前記半導体の他にコンデンサ（Ｃ）、インダクタ（Ｌ）、抵抗（Ｒ）等の受動部品自体も小型化しており、さらにこれら特性が保証されたチップ受動部品を実装するための回路基板も、さらに小型高密度なものが必要とされている。
【０００３】
これらの要求に対し、例えば、ＬＳＩ間や実装部品間の電気配線を、最短距離で接続できる基板層間の電気接続方式であるインナービアホール（以下、ＩＶＨとする。）接続法が、最も回路の高密度配線化が可能であることから、各方面で開発が進められている。一般に、このようなＩＶＨ構成の配線基板としては、例えば、多層セラミック配線基板、ビルドアップ法による多層プリント配線基板、樹脂と無機フィラーとの混合物からなる多層コンポジット配線基板等があげられる。
【０００４】
前記多層セラミック配線基板は、例えば、以下に示すようにして作製できる。まず、アルミナ等のセラミック粉末、有機バインダおよび可塑剤からなるグリーンシートを複数枚準備し、前記各グリーンシートにビアホールを設け、前記ビアホールに導電性ペーストを充填した後、このグリーンシートに配線パターン印刷を行い、前記各グリーンシートを積層する。そして、この積層体を、脱バインダおよび焼成することにより、前記多層セラミック配線基板を作製できる。このような多層セラミック配線基板は、ＩＶＨ構造を有するため、極めて高密度な配線パターンを形成でき、電子機器の小型化等に最適である。
【０００５】
また、この多層セラミック配線基板の構造を模した、前記ビルドアップ法によるプリント配線基板も各方面で開発されている。例えば、特開平９−１１６２６７号公報、特開平９−５１１６８号公報等には、一般的なビルドアップ法として、従来から使用されているガラス−エポキシ基板をコアとし、この基板表面に感光性絶縁層を形成した後、フォトリソグラフィー法でビアホールを設け、さらにこの全面に銅メッキを施し、前記銅メッキを化学エッチングして配線パターンを形成する方法が開示されている。
【０００６】
また、特開平９−３２６５６２号公報には、前記ビルドアップ法と同様に、前記フォトリソグラフィー法により加工したビアホールに、導電性ペーストを充填する方法が開示され、特開平９−３６５５１号公報、特開平１０−５１１３９号公報等には、絶縁性硬質基材の一表面に導体回路を、他方表面に接着剤層をそれぞれ形成し、これに貫通孔を設けて、導電性ペーストを充填した後、複数の基材を重ねて積層する多層化方法が開示されている。
【０００７】
また、特許第２６０１１２８号、特許第２６０３０５３号、特許第２５８７５９６号は、アラミド−エポキシプリプレグにレーザ加工により貫通孔を設け、ここに導電性ペーストを充填した後、銅箔を積層してパターニングを行い、この基板をコアとして、導電性ペーストを充填したプリプレグでさらに挟み多層化する方法である。
【０００８】
以上のように、例えば、樹脂系プリント配線基板をＩＶＨ接続させれば、前記多層セラミック配線基板と同様に、必要な各層間のみの電気的接続が可能であり、さらに、配線基板の最上層に貫通孔がないため、より実装性にも優れる。
【０００９】
しかしながら上記のように、高密度配線化された多層配線基板においても、コンデンサ、抵抗器など配線基板の表面に実装される電子部品の占める割合は依然として高く、電子機器の小型化に対して、大きな課題となっている。このような課題の解決策として配線基板内に電子部品を埋設して高密度実装化を図ろうとする提案が開示されている。
【００１０】
例えば、プリント基板に設けた透孔内にリードレス部品を埋設した構成が特開昭５４−３８５６１号公報、絶縁基板に設けた貫通孔内にセラミックコンデンサ等の受動素子を埋設した構成が特公昭６０−４１４８０号公報、半導体素子のバイパスコンデンサをプリント配線基板の孔に埋設した構成が特開平４−７３９９２号公報および特許文献１等に開示されている。
【００１１】
また、セラミック配線基板に設けたビアホール（ＩＶＨ）内に導電性物質と誘電性物質を充填して同時焼成した特許文献２、有機系絶縁基板に設けた貫通孔に電子部品形成材料を埋め込んだ後、固化させてコンデンサや抵抗器を形成した構成が特許文献３等に開示されている。
【００１２】
上記従来の開示技術はいずれも二つの方式に大別できる。すなわちその一つは配線基板に設けられた貫通孔にチップ抵抗器またはチップコンデンサ等の既に完成されたリードレス部品を埋設した後、このリードレス部品の電極と配線基板上の配線パターンとを導電性ペイントまたは半田付けによって接続するものである。また、他の一つは有機系配線基板の場合、配線基板に設けた貫通孔にコンデンサ等の電子部品形成材料を埋め込み、固化させることによって所望のコンデンサとした後、その上下の端面にメッキを施して電極を形成して電子部品内蔵配線基板を形成させ、また無機系配線基板の場合は、セラミックグリーンシートに設けられたビアホール（ＩＶＨ）内に誘電体ペーストや導電性ペーストを充填した後、高温で焼成することにより、所望のコンデンサを内蔵した配線基板を形成したものである。
なお、ここで貫通孔とは、プリント配線板を構成する層のいずれかを貫通する穴をいう。
【００１３】
しかしながら、これらの貫通孔を利用して焼成あるいは固化したコンデンサで大容量を得ることは困難である。一方、あらかじめ、大容量が確保されているチップコンデンサ等を貫通孔を利用して埋設、実装する場合は、現行、最小サイズの０６０３チップを用いた場合でも０．６ｍｍの層厚みが必ず伴い、薄い多層基板を実現することが困難となる。
【００１４】
また、チップ部品単体でみた場合、市場には、１００５，０６０３に代表される側面に電極が構成されたチップ部品が代表的であり、それらを基板に内蔵した例は、特許文献４（米国特許第６，０３８，１３３号明細書）などに既に提案されているが、内蔵用に特性、形状を考慮して構造を対応させたもの、またそれを基板に内蔵させた形態は、まだ提案されていない。さらに、チップ部品単体でみた場合、上下面に電極を有する素子としては、単層チップコンデンサや薄膜積層コンデンサがあるが、これらはいずれも表面実装する事しか想定されておらず、電極間をワイヤーボンドで接続したり、リボンリードで接続したりすることが一般的に用いられている。従って、これらチップ部品を基板に内蔵することや、及び内蔵させたときに配線パターンと精度良く接続させる有効な製造方法は未だ提案されていなかった。
【００１５】
一方で両面を銅箔で挟んだ誘電体層シートを用いて、多層プリント配線板の内層の一層全面に誘電体層を設けた構造のもの（特許文献５、特許文献６、特許文献７）も提案されている。本構造のものは単層であるためチップ部品と比べると単位面積あたりの静電容量が極めて低いが、電極面積を大きくすることにより必要な容量が得られる。また、上述したチップ部品の埋め込みタイプと違い、多層プリント基板製造の積層工程を用いることができることから、製造上有利である。欠点としては大面積で基板に内蔵する関係上、焼成したセラミック系の誘電体材料を用いることができない。すなわち誘電体フィラーを樹脂に混練したものを使用せざるを得なく、材料の誘電率は無機材料と比較して２桁以上低くなり、単位容量あたりのコンデンサー一個面積が莫大になり基板を小さくできないこと、一層に複数個のキャパシターを埋め込み難いことが問題となっていた。
【００１６】
【特許文献１】
特開平５−２１８６１５号公報（第２頁、段落７）
【特許文献２】
特開平８−２２２６５６号公報（第３頁、段落１１―１４）
【特許文献３】
特開平１０−５６２５１号公報（第３頁、段落７―８）
【特許文献４】
特開平１１−２２０２６２号公報（第７―８頁、段落４２―５４）
【特許文献５】
米国特許第５０７９０６９号
【特許文献６】
米国特許第５１５５６５５号
【特許文献７】
米国特許第５１６１０８６号
【００１７】
【発明が解決しようとする課題】
本発明は、上記問題点に鑑み発明されたものでチップ部品を基板に内蔵するにあたって実装面積が小さく、部品内蔵層厚が薄くできる素子内蔵基板用キャパシター素子、及び回路基板に微細な配線パターンを形成しつつ、配線パターンとの接続を形成しながらＬＣＲ等のチップ受動部品を正確に実装、内蔵する素子内蔵基板を提供することを目的とする。
【００１８】
【課題を解決するための手段】
本発明は前記課題を解決するためになされたものであり、請求項１に係る発明は、１層以上の絶縁層を有するプリント配線板であって、前記絶縁層内にキャパシター素子を内蔵し、当該キャパシター素子は複数の電極と誘電体層を交互に積層した構成であり、該誘電体層の一層の厚みが１００μｍ以下であり、且つ、該キャパシター素子全体の厚みが２００μｍ以下であり、しかも、該キャパシター素子の該誘電体層として積層セラミックキャパシター用のグリーンシートが焼成されず配されていること、を特徴とする素子内蔵基板である。
【００２３】
請求項２に係る発明は、前記キャパシター素子は、異なる形状の複数の電極と、誘電体層を交互に積層した構成であることを特徴とする請求項１に記載の素子内蔵基板である。
【００２４】
請求項３に係る発明は、前記キャパシター素子を構成する複数の電極の導通を、一部とらない構成としたことを特徴とする請求項１又は２のいずれかに記載の素子内蔵基板
【００２５】
請求項４に係る発明は、前記キャパシター素子の端子電極が、当該キャパシター素子の同じ面上にあることを特徴とする請求項１乃至３のいずれかに記載の素子内蔵基板である。
【００２６】
請求項５に係る発明は、前記誘電体層に含まれる誘電体フィラーが、
ＢａＴｉＯ₃、ＳｒＴｉＯ₃、ＣａＴｉＯ₃、Ｍｇ₂ＴｉＯ₃、ＺｎＴｉＯ₃、Ｌａ₂Ｔｉ₂Ｏ₇、Ｎｄ₂Ｔｉ₂Ｏ₇、ＰｂＴｉＯ₃、ＣａＺｒＯ₃、ＢａＺｒＯ₃、ＰｂＺｒＯ₃、ＢａＴｉ_1-xＺｒ_xＯ₃、ＰｂＺｒ_xＴｉ_1-xＯ₃（０≦ｘ≦１）
から選ばれる、１種あるいは２種類以上であることを特徴とする請求項１乃至４のいずれかに記載の素子内蔵基板である。
【００２７】
請求項６に係る発明は、絶縁基板上に請求項１乃至５のいずれかに記載のキャパシター素子が配設された素子内蔵基板において、当該絶縁基板と前記キャパシター素子との界面に接着性樹脂が存在することを特徴とする請求項１乃至５のいずれかに記載の素子内蔵基板である。
【００２８】
請求項７に係る発明は、絶縁基板上に請求項１乃至６のいずれかに記載のキャパシター素子を、当該絶縁基板上の配線パターンと重ならない位置に配設したことを特徴とする請求項１乃至６のいずれかに記載の素子内蔵基板である。
【００２９】
請求項８に係る発明は、同じ絶縁層内に複数のキャパシター素子を内蔵することを特徴とする請求項１乃至７のいずれかに記載の素子内蔵基板である。
【００３０】
請求項９に係る発明は、請求項１乃至８のいずれかに記載のキャパシター素子を被覆した絶縁材料上に、配線パターンを設けたことを特徴とする請求項１乃至８のいずれかに記載の素子内蔵基板である。
【００３１】
【発明の実施の形態】
本発明は１層以上の絶縁層を有するプリント配線板であって、絶縁層内にキャパシター素子を内蔵し、当該キャパシター素子は２層以上の誘電体層を有するものであることを特徴とする素子内蔵基板である。またキャパシター素子の誘電体層が、少なくとも熱可塑性樹脂及び／又は熱硬化性樹脂と、誘電体フィラーを混練してなり、前記誘電体層の一層の厚みが１００μｍ以下であり、かつキャパシター素子全体の厚みが２００μｍ以下であることを特徴とするキャパシター素子を用いて製造された素子内蔵基板である。
【００３２】
図１に従来のプレーナータイプのキャパシター素子内蔵基板の模式構成部分断面図を示す。従来の誘電体フィラーをバインダー樹脂に練り込んだ誘電体層１０５を基板全面に設け上下に電極パターンを設けたいわゆるプレーナータイプキャパシターは素子の静電容量が小さいことが問題になっていた。また、表面実装で用いられる積層セラミックチップキャパシターは基板に内蔵することを目的として製造されていないため、小型ではあるものの厚さが不適であり、キャパシター素子の端子電極形状も内蔵には不向きであった。
【００３３】
本発明は素子内蔵基板に用いるための必要な静電容量を確保し、多層プリント配線板の製造工程を考慮した最適構造を有するキャパシター素子を提供し、埋め込み信頼性に優れた素子内蔵基板を提供するものである。
すなわち、単層で達成できなかった素子の静電容量を電極面積を広げることと多層化することによって確保し、さらに多層プリント配線板への内蔵に適するよう樹脂材料を用いて行うものである。
【００３４】
本発明で述べるキャパシター素子は誘電体層と電極とを順次積層して形成される。製造工程の一例を図２〜図９に示す。誘電体層２０１は熱可塑性樹脂もしくは熱硬化性樹脂、またはそれらを混合したものに誘電フィラーを混練したものが望ましい（図２（ａ））。この理由としてはたとえばシート状に焼成させたセラミックを用いると誘電率が高く静電容量を稼げる一方で、薄くすると割れやすく多層プリント配線板の製造工程でクラックなどを生じ機能しなくなる恐れがあるためである。これに対して樹脂材料は誘電率は低いがある程度の可とう性を有することから素子内蔵基板に適している。
【００３５】
本発明では熱可塑性樹脂としてポリエステル、ポリイミド、ポリアミド、ポリアミドイミド、ポリエーテルスルホン、ポリスルホン、ポリエーテルエーテルケトン、ポリスチレン、ポリエチレン、ポリプロピレンなどを用いることができる。
また、本発明では熱硬化性樹脂としてエポキシ樹脂、フェノール樹脂、ウレタン樹脂、メラミン樹脂、アクリル樹脂などの三次元硬化物を用いることができる。
【００３６】
本発明では上述した熱可塑性樹脂、または熱硬化性樹脂、あるいはそれらの混合物に誘電フィラーを混練して誘電体層として用いる。この際、必要に応じて溶剤、分散剤、カップリング剤などの添加剤を用いても良い。また、熱硬化性樹脂が成分として入っている場合は誘電体層形成後、加熱により熱硬化させて用いる。
本発明では誘電フィラーとしてＢａＴｉＯ₃、ＳｒＴｉＯ₃、ＣａＴｉＯ₃、Ｍｇ₂ＴｉＯ₃、ＺｎＴｉＯ₃、Ｌａ₂Ｔｉ₂Ｏ₇、Ｎｄ₂Ｔｉ₂Ｏ₇、ＰｂＴｉＯ₃、ＣａＺｒＯ₃、ＢａＺｒＯ₃、ＰｂＺｒＯ₃、ＢａＴｉ_1-xＺｒ_xＯ₃、ＰｂＺｒ_xＴｉ_1-xＯ₃（０≦ｘ≦１）などを用いることができ、単独で用いても、必要に応じてそれらを混合して用いても良い。
本発明で述べる誘電体層の樹脂と誘電フィラーの割合は必要とするキャパシター素子の容量に応じてその比率を変えることが出来る。よって特に限定されるものではないが、高容量を得るためには通常は５０ｗｔ％以上の誘電フィラーを入れることが望ましい。
【００３７】
本発明で述べるキャパシター素子に用いる電極２０４は導電性であれば特に限定されるものではなく、金属箔、もしくはカーボンや金属微粒子等の導電性微粒子を樹脂に混練した導電性ペーストで形成されたものが利用できる（図２（ｂ））。
【００３８】
本発明で述べるキャパシター素子を作製する方法としては、あらかじめ誘電フィラーを混練した樹脂からなる誘電体シート２０３を用意し、電極で挟む、あるいは誘電体シートに導電性ペーストで電極を印刷したのち、次の誘電体層を順次積層して形成する。この際に各誘電体層、電極との密着性を増すために必要に応じて加熱、加圧下でプレスすることが望ましい。また、未硬化の熱硬化性樹脂が成分として含まれる場合は、積層過程で加熱硬化させるか、もしくはプリント基板に内蔵後一括して熱硬化させて使用する（図３）。
【００３９】
本発明で述べるキャパシター素子の厚さは２００μｍ以下であることが特に好ましい。この理由は素子をプリント基板に内蔵する際、これより厚いとキャパシター素子が絶縁層一層に収まりきらなくなるため、この段差を絶縁材料２１３で埋めることが困難となり、キャパシター層の平滑性を確保しにくくなるためである。
【００４０】
本発明のキャパシターは少なくとも２層以上の誘電体層２０１を有し、従って誘電体層を挟む電極２０４は３枚以上有するものとする。好ましくは３層以上の誘電体層を有することが望まれる。この理由は樹脂系の誘電体層は誘電率が低いため、１層のみでは必要とするキャパシター素子の容量を得るためには大面積にならざるを得ず、埋め込める容量、および個数に制約を受けるためである。多層にすることでキャパシター容量を大きくすることができる。また、本発明のキャパシター素子の誘電体層２０１の厚みは一層あたり１００μｍ以下であることが好ましく、５０μｍ以下であることがさらに望ましい。この理由はキャパシター素子２０７自体の厚さが薄くなるほど、プリント配線板に埋め込みやすいことと、静電容量は電極間距離に反比例するため薄いほど大きな静電容量を得ることが出来るためである。
【００４１】
本発明のキャパシター素子２０７の端子電極２０６は、当該キャパシター素子の同じ面上にあることが望ましい（図４）。この理由としてはキャパシター素子の異なる面に端子電極が有るとき、例えば上下に別れて電極がある場合は、キャパシター素子の上面端子電極は絶縁層２１４を介して上層パターンと接続することになり、上下配線層の中間位置にビアホールを形成して導通を図らねばならず技術的に困難なためである。
【００４２】
本発明のキャパシター素子の各層の電極２０４は所定位置に貫通孔２０５をあけたのち、導電性樹脂ペーストを埋め込む、あるいは孔内を金属でメッキすることなどにより上下間の導通を得る（図４）。貫通孔２０５を開ける方法としてはドリル法、パンチ法、ピン挿入法、レーザー加工などによって行うことが出来る。
【００４３】
また電極２０４の形状は貫通孔２０５を開ける位置によって任意の電極と接続できるよう各層ごとの重なりを考えた形状とすることが望ましい。例えば図１７及び図２０（ａ）から（ｄ）に示すように各層におけるコンデンサ電極２０４の形状と、貫通孔形成位置２１９の組合せの例を示す。これを積層しておき、例えば図１８や図２０（ｅ）に示すように貫通孔２０５を形成する位置を選択することで、任意の電極のみについて導通をとることができ、結果、同じ積層体（例えば図３や図１０に示されるように、誘電体層と電極を交互に積層した状態のもの）から、異なる静電容量を有するキャパシター素子を製造することができる。このため、回路設計上も生産効率的にも非常に有利になる。
また、本発明のキャパシター素子は、貫通孔の形成位置だけではなく、貫通孔の深さを変えることで導通を取るコンデンサ電極の数を任意とすることができ、これによっても静電容量を調節することができる（図１９）。貫通孔の形成位置と深さを組み合わせ、任意の容量のキャパシター素子を得ることもできる。
【００４４】
本発明のキャパシター素子２０７を基板に内蔵しやすくするために、キャパシター素子と直接絶縁基板との界面の一部もしくは全面に接着性樹脂が存在することが好ましい（図５）。この接着性樹脂の層（接着性樹脂層２０８）はキャパシター素子２０７と絶縁基板２１０を接着させるためのものであり（図６）、各種接着剤や、加熱によって軟化し接着性を示す各種熱可塑性樹脂をキャパシター素子または絶縁基板の必要な部分にコーティングして用いられる。あらかじめキャパシター素子の片面に接着性樹脂層２０８を設けておけば、加熱等の簡便な操作により絶縁基板２１０へキャパシター素子２０７を配設することができ、プリント配線板への素子の内蔵を容易にすることが出来る。
【００４５】
また、本発明のキャパシター素子を特に簡便に得る方法としては、積層セラミックコンデンサーの製造に用いるグリーンシートをキャパシター素子の誘電体層として利用することもできる。製造工程の一例を図１０〜図１６に示す。グリーンシートとは誘電フィラーが樹脂に混練された焼成前のシートを示し、通常チタン酸バリウムのような誘電フィラーがポリビニルブチラールやポリエチレンなどに練り込まれたシートに導電性ペーストなどで電極が印刷された後、多層に積層されている。チップキャパシターとしても用いるためにはこれを３００℃〜５００℃に加熱して樹脂成分を加熱分解除去（脱バインダー工程）した後、さらに９００℃〜１４００℃の温度で焼成させチップ部品とする。脱バインダー工程を経ると誘電フィラーのみと電極剤のみとなり、焼成させないと形状が保持できない。また、焼成すると割れやすくなるので大きな面積では用いることができない。そこで、本発明のキャパシター素子として用いる場合は焼成前のグリーンシートの状態で使用するのが望ましい。この場合、グリーンシートに用いられる樹脂の軟化点が低いため、出来るだけキャパシター素子の設けられた絶縁層２１４（図１４）を素子内蔵基板の内層に配置すること、および製品となる素子内蔵基板の使用時の温度に対して注意が必要である。特に耐熱性が要求される用途では耐熱性の樹脂で構成される誘電体層を用いることが好ましい。
【００４６】
本発明で述べるキャパシター素子を絶縁基板上に設ける方法としては、接続配線パッド上にキャパシターを直接実装せず、かつ配線パターン２０９がない箇所に、すなわち絶縁基板２１０上にキャパシター素子２０７を設けることが望ましい（図６）。たとえば、表面実装と同様にキャパシター端子の両端を接続パッド（すなわち絶縁基板２１０の配線パターン２０９）上に直接実装した場合、パッドとパッド間にわずかな隙間が生じる可能性があり、上層を形成して内蔵部品となったときに信頼性の点で問題を生じる恐れがある。本発明では接続パッドや配線パターン２０９がない絶縁基板２１０上にキャパシター素子２０７を設けることにより、キャパシター素子２０７と絶縁基板２１０面に隙間を空けることなく、信頼性に優れた接合が実現できると共に、配線パターン２０９上にキャパシター素子２０７を設けた場合は、絶縁層２１４の最小層厚がキャパシター素子２０７の厚みに配線パターン２０９である導体層の厚みを加えたものになるのに対して、本発明の方法ではキャパシター２０７の厚みのみが絶縁層２１４の最小厚みとなり、キャパシター素子を配設した絶縁層２１４を薄くできる点で有利である。
【００４７】
本発明ではキャパシター素子の端子電極２０６と配線パターン２０９の接続パッドとの導通は導電性ペースト２１２を用いたり（図７）、上層をめっき後にエッチングして配線パターン及び導通電極を形成するなどして行うことが出来る。
【００４８】
本発明の素子内蔵基板は、絶縁基板２１０上にキャパシター素子２０７を配設後、絶縁材料２１３で被覆して絶縁層２１４を形成し、導電性ペースト２１２等で行った配線の絶縁およびキャパシター素子被覆面の平滑化を行うことが望ましい。ここで用いる絶縁材料２１３としては導体回路やキャパシター素子による絶縁層表面の段差が小さくなるよう、加熱加圧によりレベリング性を示すものであればよく、例えばプリント配線板の積層に用いるプリプレグ、ビルトアップ層形成に用いる樹脂絶縁シートなどがあげられ、また樹脂ワニスなどを用いてもよい。
【００４９】
本発明のキャパシター素子は非常に薄型でコンパクトであるため、同じプリント配線板内に複数個内蔵することはもちろん、プリント配線板の同じ絶縁基板上に複数個配置することも可能である。
本発明の素子内蔵基板はキャパシター素子の他に抵抗素子やインダクター素子を同時に、あるいは別の層に埋め込んで用いても良い。
本発明の素子内蔵基板は通常のプリント配線板と同様に基板上にチップコンデンサー、抵抗、ＩＣなどの各種表面実装部品を設けて使用することが出来る。
【００５０】
【実施例】
（実施例１）
本発明の実施例１を図面を用いて説明する。誘電体シート２０３の製造方法を図２で示す。熱可塑性のバインダー樹脂としてポリエーテルスルホン（住友化学工業社製：商品名スミカエクセル５００３Ｐ）２０重量部、高誘電フィラーとしてチタン酸バリウム（堺化学工業社製：商品名ＢＴ０５）８０重量部とをγ−ブチロラクトンとＮ−メチルピロリドンの混合溶剤を用いて十分に分散させたのち、支持体２０２としてポリイミドシート上にコーターを用いて塗布後、乾燥して溶剤を除去し、約２５μｍの厚さの誘電体層２０１を設けた誘電体シート２０３を得た（図２（ａ））。次にこの誘電体層２０１上に導電性ペーストでコンデンサ電極部分が１ｃｍ²となるように作製したパターンを用いて、スクリーン印刷により電極２０４を形成した（図２（ｂ））。
【００５１】
次に誘電体シート２０３から支持体２０２であるポリイミドシートを剥がし、電極２０４が１ｃｍ²の重なりをもって交互にずれるように誘電体層を６枚重ねたのち、約２８０℃で熱プレスした（図３）。上下の電極が一つおきに接続される位置にドリルを用いて形成した０．２ｍｍφの貫通孔２０５に導電性ペーストを充填するとともに上部に端子電極２０６を形成しキャパシター素子２０７を作製した（図４）。
【００５２】
図５のようにキャパシター素子２０７下部にエポキシ系接着樹脂層２０８を設け、図６のように配線パターン２０９を避けた絶縁基板２１０上に配設した。
図７のようにキャパシター素子の端子電極２０６と配線パターン２０９を導電性ペースト２１２によって接続した。
次にキャパシター素子が設けられた絶縁基板２１０面上に層間絶縁材料２１３（太陽インキ製造社製：ＨＢＩ−２００）をダイコーターにて約１５０μｍの厚さで塗工した。
プリント配線板の必要箇所にビアホール２１１を形成、ホールめっき、穴埋め、パネルメッキ後、配線パターン２０９及び導通電極２１５をエッチングにより形成して図９の素子内蔵基板を製造した。
端子Ａ−Ｂ間の静電容量をＬＣＲメーターにて測定したところ、６．６９ｎＦであった。
【００５３】
（実施例２）
誘電体シート２０３の製造方法を示す（図２）。熱可塑性のバインダー樹脂として可溶性ポリイミド樹脂溶液（新日本理化社製：商品名リカコートＰＮ２０）に高誘電フィラーとしてチタン酸バリウムジルコネート（堺化学工業社製：商品名ＢＴＺ−０５−８０２０）を樹脂との固形分比で８０ｗｔ％になるように十分に分散させたのち、支持体２０２としてポリイミドシート上にコーターを用いて塗布後、乾燥して溶剤を除去し、約２５μｍの厚さの誘電体層２０１を設けた誘電体シート２０３を得た（図２（ａ））。次にこの誘電体層２０１上に導電性ペーストでコンデンサ電極部分が１ｃｍ²になるように作製したパターンを用いて、スクリーン印刷により電極２０４を形成した（図２（ｂ））。
【００５４】
次に誘電体シート２０３から支持体２０２であるポリイミドシートを剥がし、電極が１ｃｍ²の重なりをもって交互にずれるように誘電体層を４枚重ねたのち、約３００℃で熱プレスした（図３）。上下の電極が一つおきに接続される位置にドリルを用いて形成した０．２ｍｍφの貫通孔２０５に導電性ペーストを充填するとともに上部に端子電極２０６を形成しキャパシター素子２０７を作製した（図４）。
【００５５】
図５のようにキャパシター素子２０７下部にエポキシ系接着樹脂層２０８を設け、図６のように配線パターン２０９を避けた絶縁基板２１０上に配設した。
図７のようにキャパシター素子の端子電極２０６と配線パターン２０９を導電性ペースト２１２によって接続した。
次にキャパシター素子が設けられた絶縁基板２１０面上に層間絶縁材料２１３（太陽インキ製造社製：商品名ＨＢＩ−２００）をダイコーターにて約１００μｍの厚さで塗工した。
プリント配線板の必要箇所にビアホール２１１を形成、ホールめっき、穴埋め、パネルメッキ後、配線パターン２０９及び導通電極２１５をエッチングにより形成して図９の素子内蔵基板を製造した。
端子Ａ−Ｂ間の静電容量をＬＣＲメーターにて測定したところ、３．７５ｎＦであった。
【００５６】
（実施例３）
誘電体シート２０３の製造方法を示す（図２）。熱硬化性のバインダー樹脂としてエポキシ樹脂Ａ（日本化薬社製：商品名ＥＰＰＮ５０２Ｈ）８０重量部、エポキシ樹脂Ｂ（昭和高分子社製：商品名エピコート８０２）２０重量部、硬化剤（荒川化学工業社製：商品名タマノル）６２重量部を溶剤（ダイセル化学工業社製：商品名メトアセ）に溶解させ、高誘電フィラーとしてチタン酸バリウム（堺化学工業社製：商品名ＢＴ−０５）を樹脂分（含硬化剤）との固形分比で８０ｗｔ％になるように十分に分散させたのち、支持体２０２としてポリイミドシート上にコーターを用いて塗布後、８０℃３０分で乾燥して溶剤を除去しＢステージ状態の約２０μｍの厚さの誘電体層２０１を設けた誘電体シート２０３を得た（図２（ａ））。次にこの誘電体層２０１上に導電性ペーストでコンデンサ電極部分が１ｃｍ²になるように作製したパターンを用いて、スクリーン印刷により電極２０４を形成した（図２（ｂ））。
【００５７】
次に誘電体シート２０３から支持体２０２であるポリイミドシートを剥がし、電極が１ｃｍ²の重なりをもって交互にずれるように誘電体層を４枚重ねたのち、約１２０℃で熱プレスした（図３）。上下の電極が一つおきに接続される位置にＣＯ２レーザーを用いて形成した０．１５ｍｍφの貫通孔２０５に導電性ペーストを充填するとともに上部に端子電極２０６を形成しキャパシター素子２０７を作製した（図４）。
【００５８】
図５のようにキャパシター素子２０７下部にエポキシ系接着樹脂層２０８を設けて図６のように配線パターン２０９を避けて絶縁基板２１０上に配設した。
図７のようにキャパシター素子の端子電極２０６と配線パターン２０９を導電性ペースト２１２によって接続した。
次にキャパシター素子が設けられた絶縁基板２１０面上に層間絶縁材料２１３（太陽インキ製造社製：ＨＢＩ−２００）をダイコーターにて約１００μｍの厚さで塗工した（図８）。
多層プリント基板の必要箇所にビアホール２１１を形成、パネルメッキ後、配線パターン２０９及び導通電極２１５をエッチングにより形成して図９の素子内蔵基板を製造した。
端子Ａ−Ｂ間の静電容量をＬＣＲメーターにて測定したところ、５．４８ｎＦであった。
【００５９】
（実施例４）
誘電体シートとして誘電フィラー含有ポリエチレン樹脂のグリーンシート（帝人ディーエスエム・ソルティック社製：商品名ソルフィル）膜厚約３０μｍを用いた。
コンデンサ電極２０４として厚さ約３μｍのＮｉ箔をグリーンシート２１７（誘電体層）と交互に電極間の重なりが９０ｍｍ²になるように配置し、電極６層、グリーンシート５層を１６０℃で熱プレスしてキャパシター素子を得た（図１０）。このときの厚さは約８５μｍになった。
上下の電極が一つ置きに接続されるようドリルを用いてを用いて形成した０．２ｍｍφの貫通孔２０５に導電性ペーストを充填するとともに上部に端子電極２０６を形成しキャパシター素子２０７を作製した（図１１）。
図１２のようにキャパシター素子２０７下部にエポキシ系接着樹脂層２０８を設けて図１３のように配線パターン２０９を避けた絶縁基板２１０上に配設し、導電性ペースト２１２によって一方の端子電極２０６と配線パターン２０９とを接続した。
次に厚みが約５０μｍである層間絶縁材料シート２１８（味の素テクノファイン社：商品名ＡＢＦ−ＳＨ）を加熱真空プレス機により２度貼りした（図１４）。
図１５のようにキャパシター素子２０７の上部の絶縁層２１４に導通を取るためにＵＶレーザーを用いて約５０μｍのビア２１６を設けた。
絶縁層２１４上にフィルドビア法にてパネルメッキを行いエッチングし、図１６のように導通電極２１５を形成し素子内蔵基板を完成させた。
端子Ａ−Ｂ間の静電容量をＬＣＲメーターにて測定したところ、６．４０ｎＦであった。
【００６０】
（実施例５）
誘電体シート２０３の製造方法を示す。熱可塑性のバインダー樹脂としてポリエーテルスルホン（住友化学工業社製：商品名スミカエクセル５００３Ｐ）２０重量部、高誘電フィラーとしてチタン酸バリウム（堺化学工業社製：商品名ＢＴ０５）８０重量部とをγ−ブチロラクトンとメチルピロリドンの混合溶剤を用いて十分に分散させたのち、支持体２０２としてポリイミドシート上にコーターを用いて塗布後、乾燥して溶剤を除去し、約２５μｍの厚さの誘電体層２０１を設けた誘電体シート２０３を得た。次にこの誘電体層２０１上に電極２０４として導電性ペーストであらかじめ重なりが１ｃｍ²になるように作製したパターンを用いてスクリーン印刷により形成した（図２）。このときの電極２０４の構造を図１７（ａ）から（ｆ）のように第１層から第６層までパターン形状を変えてそれぞれ作製した。
次に誘電体シート２０１から支持体２０２であるポリイミドシートを剥がし、電極が１ｃｍ²の重なりをもって交互にずれるように誘電体層を６枚重ねたのち、約２８０℃で熱プレスした。各層の電極を接続するために図１８（ａ）に示したイとニの位置にドリルを用いて形成した０．２ｍｍφの貫通孔２０５に導電性ペーストを充填するとともに上部に端子電極２０６を形成してキャパシター素子２０７を作製し、キャパシタ素子２０７下部にエポキシ系接着樹脂層２０８を設けた（図１６）。
その後、実施例１と同様に素子内蔵基板を完成させた。さらに貫通孔２０５の位置をロ−ニ、ロ−ホ、ハ−ホ、ハ−ヘと変えて形成したキャパシター素子（図１８）を実施例１と同様に絶縁層に内蔵した素子内蔵基板も同様に作製した。この素子内蔵基板の構造は、キャパシター素子の容量を除いては図９と同じである。端子Ａ−Ｂ間の静電容量をＬＣＲメーターにて測定した。その結果、貫通孔の位置がイ−ニのものは１．３４ｎＦ、ロ−ニのものは２．６８ｎＦ、ロ−ホのものは４．０１ｎＦ、ハ−ホのものは５．３５ｎＦ、ハ−ヘのものは６．６６ｎＦであった。
【００６１】
（実施例６）
実施例５と同様に誘電体シートを得た。次にこの上に電極２０４として導電性ペーストであらかじめ重なりが１ｃｍ²になるように作製したパターンを用いてスクリーン印刷により形成した（図２）。このときの電極２０４の構造を図２０（ａ）から（ｄ）のように第１層から第４層までパターン形状を変えてそれぞれ作製した。
次に誘電体シート２０１から支持体２０２であるポリイミドシートを剥がし、電極が１ｃｍ²の重なりをもって交互にずれるように誘電体層を４枚重ねたのち、約２８０℃で熱プレスした。各層の電極を接続するために図２０に示したリとヌの位置にドリルを用いて形成した０．２ｍｍφの貫通孔２０５に導電性ペーストを充填するとともに上部に端子電極２０６を形成してキャパシター素子２０７を作製し、キャパシタ素子２０７下部にエポキシ系接着樹脂層２０８を設けた（図２０（ｅ））。
その後、実施例１と同様に素子内蔵基板を完成させた。さらに貫通孔２０５の位置をリ−チ、リ−ルと変えて形成したキャパシター素子を実施例１と同様に絶縁層に内蔵した素子内蔵基板も同様に作製した。この素子内蔵基板の構造は、キャパシター素子の容量を除いては図９と同じである。端子Ａ−Ｂ間の静電容量をＬＣＲメーターにて測定した。その結果、貫通孔の位置がリ−ヌのものは１．３３ｎＦ、リ−チのものは０．６７ｎＦ、リ−ルのものは０．３３ｎＦであった。
【００６２】
【発明の効果】
以上のように本発明の素子内蔵基板およびその製造方法によれば、プリント配線板内に静電容量の大きなキャパシター素子を通常のビルトアップ工法を用いて簡便に内蔵することができ、種々の多層プリント配線板やモジュール基板の特性を向上させることが出来る。
【００６３】
【図面の簡単な説明】
【図１】従来のプレーナータイプのキャパシター素子内蔵基板の模式構成部断面図である。
【図２】本発明の素子内蔵基板に内蔵するキャパシター素子の製造工程の一例を示す説明図である。
【図３】本発明の素子内蔵基板に内蔵するキャパシター素子の製造工程の一例を示す説明図である。
【図４】本発明の素子内蔵基板に内蔵するキャパシター素子の製造工程の一例を示す説明図である。
【図５】本発明の素子内蔵基板に内蔵するキャパシター素子の製造工程の一例を示す説明図である。
【図６】本発明の素子内蔵基板の製造工程の一例を示す説明図である。
【図７】本発明の素子内蔵基板の製造工程の一例を示す説明図である。
【図８】本発明の素子内蔵基板の製造工程の一例を示す説明図である。
【図９】本発明の素子内蔵基板の製造工程の一例を示す説明図である。
【図１０】本発明の素子内蔵基板に内蔵するキャパシター素子の製造工程の他の例を示す説明図である。
【図１１】本発明の素子内蔵基板に内蔵するキャパシター素子の製造工程の他の例を示す説明図である。
【図１２】本発明の素子内蔵基板に内蔵するキャパシター素子の製造工程の他の例を示す説明図である。
【図１３】本発明の素子内蔵基板の製造工程の他の例を示す説明図である。
【図１４】本発明の素子内蔵基板の製造工程の他の例を示す説明図である。
【図１５】本発明の素子内蔵基板の製造工程の他の例を示す説明図である。
【図１６】本発明の素子内蔵基板の製造工程の他の例を示す説明図である。
【図１７】本発明の素子内蔵基板に内蔵するキャパシター素子の電極形状と貫通孔形成位置の一例を示した説明図である。
【図１８】本発明の素子内蔵基板に内蔵するキャパシター素子の貫通孔形成位置と電極の導通状態を示した説明図である。
【図１９】本発明の素子内蔵基板に内蔵するキャパシター素子の電極の導通状態を示した断面図である。
【図２０】本発明の素子内蔵基板に内蔵するキャパシター素子の電極形状と貫通孔形成位置の一例を示した説明図である。
【符号の説明】
１０１…キャパシター素子
１０２…配線パターン
１０３…ビアホール（ＩＶＨ）
１０４…絶縁層
１０５…誘電体層
２０１…誘電体層
２０２…支持体
２０３…誘電体シート
２０４…導体層（電極）
２０５…貫通孔
２０６…端子電極
２０７…キャパシター素子
２０８…接着樹脂層
２０９…配線パターン
２１０…絶縁基板
２１１…ビアホール（ＩＶＨ）
２１２…導電性ペースト
２１３…絶縁材料
２１４…絶縁層
２１５…導通電極
２１６…ビア
２１７…グリーンシート
２１８…層間絶縁材料シート
２１９…貫通孔形成位置[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a passive element built-in module such as a capacitor element in which a passive element is disposed inside an electrically insulating substrate, a passive element built-in substrate, and a method for manufacturing the same.
[0002]
[Prior art]
In recent years, with the demand for higher performance, smaller size, and higher frequency of electronic devices, there is a demand for higher density and higher functionality of semiconductors. For this reason, in addition to the semiconductor, passive components such as a capacitor (C), an inductor (L), and a resistor (R) are also miniaturized, and a circuit board for mounting chip passive components with guaranteed characteristics. However, there is a need for a smaller and higher density.
[0003]
In response to these requirements, for example, an inner via hole (hereinafter referred to as IVH) connection method, which is an electrical connection method between substrate layers that can connect electrical wiring between LSIs and mounted components at the shortest distance, has the highest circuit. Development is being promoted in various directions because of the possibility of high density wiring. In general, examples of the wiring board having such an IVH configuration include a multilayer ceramic wiring board, a multilayer printed wiring board by a build-up method, and a multilayer composite wiring board made of a mixture of a resin and an inorganic filler.
[0004]
The multilayer ceramic wiring board can be manufactured as follows, for example. First, prepare a plurality of green sheets made of ceramic powder such as alumina, organic binder and plasticizer, provide via holes in each green sheet, fill the via holes with conductive paste, and then print a wiring pattern on the green sheets The green sheets are stacked. Then, the multilayer ceramic wiring board can be produced by removing the binder and firing the laminate. Since such a multilayer ceramic wiring board has an IVH structure, an extremely high density wiring pattern can be formed, which is optimal for downsizing of electronic devices.
[0005]
Also, printed wiring boards based on the build-up method that mimic the structure of this multilayer ceramic wiring board have been developed in various fields. For example, in JP-A-9-116267 and JP-A-9-511168, as a general build-up method, a conventionally used glass-epoxy substrate is used as a core, and photosensitive insulation is provided on the surface of the substrate. A method is disclosed in which after forming a layer, via holes are formed by photolithography, copper plating is further performed on the entire surface, and the copper plating is chemically etched to form a wiring pattern.
[0006]
Japanese Patent Laid-Open No. 9-326562 discloses a method of filling a via hole processed by the photolithography method with a conductive paste as in the build-up method. In Kaihei 10-51139, etc., a conductive circuit is formed on one surface of an insulating hard substrate, an adhesive layer is formed on the other surface, a through hole is provided in this, and a conductive paste is filled. A multilayering method in which a plurality of base materials are stacked and stacked is disclosed.
[0007]
Patent Nos. 2601128, 2603305, and 2587596 are provided with through holes in an aramid-epoxy prepreg by laser processing, filled with a conductive paste, and then laminated with copper foil and patterned. In this method, the substrate is used as a core and further sandwiched between prepregs filled with a conductive paste to form a multilayer.
[0008]
As described above, for example, if the resin-based printed wiring board is IVH-connected, it is possible to electrically connect only the necessary layers as in the case of the multilayer ceramic wiring board. Since there is no through hole, it is more excellent in mountability.
[0009]
However, as described above, even in a multilayer wiring board with high density wiring, the proportion of electronic components mounted on the surface of the wiring board, such as capacitors and resistors, is still high, which is a major factor for downsizing electronic devices. It has become a challenge. As a solution to such a problem, a proposal for embedding electronic components in a wiring board to achieve high-density mounting has been disclosed.
[0010]
For example, a configuration in which a leadless part is embedded in a through hole provided in a printed circuit board is disclosed in Japanese Patent Laid-Open No. 54-38561, and a configuration in which a passive element such as a ceramic capacitor is embedded in a through hole provided in an insulating substrate. Japanese Laid-Open Patent Publication No. 60-41480 and a configuration in which a bypass capacitor of a semiconductor element is embedded in a hole of a printed wiring board are disclosed in Japanese Patent Application Laid-Open No. Hei 4-73992 and Patent Document 1.
[0011]
Further, Patent Document 2 in which a conductive material and a dielectric material are filled in a via hole (IVH) provided in a ceramic wiring substrate and simultaneously fired, after an electronic component forming material is embedded in a through hole provided in an organic insulating substrate A configuration in which capacitors and resistors are formed by solidification is disclosed in Patent Document 3 and the like.
[0012]
Any of the above conventional disclosed techniques can be roughly divided into two systems. That is, one of them is to bury embedded leadless parts such as chip resistors or chip capacitors in through holes provided in the wiring board, and then to conduct the leads and the wiring pattern on the wiring board. The connection is made by paint or soldering. In addition, in the case of an organic wiring board, an electronic component forming material such as a capacitor is embedded in a through hole provided in the wiring board and solidified to obtain a desired capacitor, and then the upper and lower end surfaces thereof are plated. To form an electronic component built-in wiring board, and in the case of an inorganic wiring board, after filling a dielectric paste or conductive paste in a via hole (IVH) provided in a ceramic green sheet, By baking at a high temperature, a wiring board having a desired capacitor is formed.
In addition, a through-hole here means the hole which penetrates one of the layers which comprise a printed wiring board.
[0013]
However, it is difficult to obtain a large capacity with a capacitor fired or solidified using these through holes. On the other hand, when embedding and mounting a chip capacitor or the like having a large capacity in advance using a through hole, a layer thickness of 0.6 mm is always accompanied even when using the current, minimum size 0603 chip, It becomes difficult to realize a thin multilayer substrate.
[0014]
Further, when viewed as a single chip component, in the market, a chip component in which an electrode is formed on a side surface represented by 1005, 0603 is typical, and an example in which these are built in a substrate is disclosed in Patent Document 4 (US Patent). No. 6,038,133) has already been proposed, but a structure in which the structure and the shape are taken into consideration for the built-in and the form in which it is built in the substrate is still proposed. Not. Furthermore, when viewed as a single chip component, there are single-layer chip capacitors and thin-film multilayer capacitors as elements having electrodes on the top and bottom surfaces, but these are only supposed to be surface-mounted, and there is a wire between the electrodes. It is generally used to connect with a bond or with a ribbon lead. Therefore, there has not yet been proposed an effective manufacturing method for incorporating these chip components in a substrate and connecting them with a wiring pattern with high accuracy.
[0015]
On the other hand, a structure in which a dielectric layer is provided on the entire surface of an inner layer of a multilayer printed wiring board using a dielectric layer sheet having both sides sandwiched between copper foils (Patent Document 5, Patent Document 6, and Patent Document 7) Proposed. Since the structure of this structure is a single layer, the capacitance per unit area is extremely low as compared with a chip component, but the required capacity can be obtained by increasing the electrode area. Further, unlike the above-described chip component embedding type, it is advantageous in manufacturing because a lamination process for manufacturing a multilayer printed board can be used. As a disadvantage, a sintered ceramic dielectric material cannot be used because it is built in the substrate with a large area. In other words, a material in which a dielectric filler is kneaded with a resin must be used, and the dielectric constant of the material is two or more orders of magnitude lower than that of an inorganic material, and the area of one capacitor per unit capacity becomes enormous and the substrate cannot be made small. In addition, it is difficult to embed a plurality of capacitors in one layer.
[0016]
[Patent Document 1]
JP-A-5-218615 (2nd page, paragraph 7)
[Patent Document 2]
JP-A-8-222656 (page 3, paragraphs 11-14)
[Patent Document 3]
JP-A-10-56251 (page 3, paragraphs 7-8)
[Patent Document 4]
JP-A-11-220262 (pages 7-8, paragraphs 42-54)
[Patent Document 5]
US Pat. No. 5,079,069
[Patent Document 6]
US Pat. No. 5,155,655
[Patent Document 7]
U.S. Pat.
[0017]
[Problems to be solved by the invention]
The present invention has been invented in view of the above problems, and has a small mounting area when a chip component is embedded in a substrate and a component embedded substrate capacitor element that can reduce the thickness of the component embedded layer, and a fine wiring pattern on the circuit substrate. An object of the present invention is to provide an element-embedded substrate in which a chip passive component such as an LCR is accurately mounted and built while forming a connection with a wiring pattern.
[0018]
[Means for Solving the Problems]
The present invention has been made to solve the above problems, and the invention according to claim 1 is a printed wiring board having one or more insulating layers, and includes a capacitor element in the insulating layer, The capacitor element has a configuration in which a plurality of electrodes and dielectric layers are alternately laminated, the thickness of one layer of the dielectric layer is 100 μm or less, and the thickness of the entire capacitor element is 200 μm or less, An element-embedded substrate in which a multilayer ceramic capacitor green sheet is disposed without firing as the dielectric layer of the capacitor element.
[0023]
The invention according to claim 2 is the element built-in substrate according to claim 1, wherein the capacitor element has a configuration in which a plurality of electrodes having different shapes and dielectric layers are alternately laminated.
[0024]
The invention according to claim 3 is a device-embedded substrate according to claim 1, wherein the conduction of the plurality of electrodes constituting the capacitor element is not part of the conduction.
[0025]
The invention according to claim 4 is the element built-in substrate according to any one of claims 1 to 3, wherein the terminal electrode of the capacitor element is on the same surface of the capacitor element.
[0026]
In the invention according to claim 5, the dielectric filler contained in the dielectric layer is:
BaTiO _Three , SrTiO _Three , CaTiO _Three , Mg ₂ TiO _Three ZnTiO _Three , La ₂ Ti ₂ O ₇ , Nd ₂ Ti ₂ O ₇ , PbTiO _Three , CaZrO _Three , BaZrO _Three , PbZrO _Three , BaTi _1-x Zr _x O _Three , PbZr _x Ti _1-x O _Three (0 ≦ x ≦ 1)
The element-embedded substrate according to any one of claims 1 to 4, wherein the element-embedded substrate is selected from the group consisting of one or more types.
[0027]
According to a sixth aspect of the present invention, in the element-embedded substrate in which the capacitor element according to any one of the first to fifth aspects is disposed on the insulating substrate, an adhesive resin is present at the interface between the insulating substrate and the capacitor element. The element-embedded substrate according to claim 1, wherein the element-embedded substrate is present.
[0028]
The invention according to claim 7 is characterized in that the capacitor element according to any one of claims 1 to 6 is arranged on the insulating substrate at a position not overlapping with the wiring pattern on the insulating substrate. 7. The element built-in substrate according to any one of 1 to 6.
[0029]
The invention according to claim 8 is the element-embedded substrate according to any one of claims 1 to 7, wherein a plurality of capacitor elements are built in the same insulating layer.
[0030]
The invention according to claim 9 is characterized in that a wiring pattern is provided on an insulating material covering the capacitor element according to any one of claims 1 to 8. It is a device built-in substrate.
[0031]
DETAILED DESCRIPTION OF THE INVENTION
The present invention is a printed wiring board having one or more insulating layers, wherein a capacitor element is built in the insulating layer, and the capacitor element has two or more dielectric layers. It is a built-in substrate. Further, the dielectric layer of the capacitor element is formed by kneading at least a thermoplastic resin and / or a thermosetting resin and a dielectric filler, the thickness of one layer of the dielectric layer is 100 μm or less, and the entire capacitor element An element-embedded substrate manufactured using a capacitor element having a thickness of 200 μm or less.
[0032]
FIG. 1 is a schematic partial sectional view of a conventional planar type capacitor element built-in substrate. A so-called planar type capacitor in which a dielectric layer 105 in which a conventional dielectric filler is kneaded with a binder resin is provided on the entire surface of the substrate and electrode patterns are provided on the upper and lower sides has a problem that the capacitance of the element is small. In addition, multilayer ceramic chip capacitors used for surface mounting are not manufactured for the purpose of being embedded in a substrate, so that although they are small, the thickness is inappropriate, and the shape of the terminal electrode of the capacitor element is also unsuitable for incorporation. It was.
[0033]
The present invention provides a capacitor element having an optimum structure that secures necessary capacitance for use in an element-embedded substrate, taking into account the manufacturing process of a multilayer printed wiring board, and provides an element-embedded substrate having excellent embedded reliability. To do.
That is, the capacitance of the element that could not be achieved with a single layer is ensured by expanding the electrode area and making it multilayered, and further using a resin material so as to be suitable for incorporation in a multilayer printed wiring board.
[0034]
The capacitor element described in the present invention is formed by sequentially laminating a dielectric layer and an electrode. An example of the manufacturing process is shown in FIGS. The dielectric layer 201 is preferably a thermoplastic resin, a thermosetting resin, or a mixture of them, and a dielectric filler kneaded (FIG. 2A). The reason for this is that, for example, using a ceramic fired into a sheet can increase the dielectric constant and increase the electrostatic capacity, but if it is thinned, it is prone to cracking and may cause cracks in the manufacturing process of the multilayer printed wiring board and may not function. It is. In contrast, a resin material has a low dielectric constant but has a certain degree of flexibility, and is therefore suitable for a device-embedded substrate.
[0035]
In the present invention, polyester, polyimide, polyamide, polyamideimide, polyethersulfone, polysulfone, polyetheretherketone, polystyrene, polyethylene, polypropylene, or the like can be used as the thermoplastic resin.
In the present invention, a three-dimensional cured product such as an epoxy resin, a phenol resin, a urethane resin, a melamine resin, or an acrylic resin can be used as the thermosetting resin.
[0036]
In the present invention, a dielectric filler is kneaded with the above-described thermoplastic resin, thermosetting resin, or mixture thereof and used as a dielectric layer. At this time, additives such as a solvent, a dispersant, and a coupling agent may be used as necessary. When a thermosetting resin is contained as a component, it is used after being thermally cured by heating after the formation of the dielectric layer.
In the present invention, BaTiO is used as a dielectric filler. _Three , SrTiO _Three , CaTiO _Three , Mg ₂ TiO _Three ZnTiO _Three , La ₂ Ti ₂ O ₇ , Nd ₂ Ti ₂ O ₇ , PbTiO _Three , CaZrO _Three , BaZrO _Three , PbZrO _Three , BaTi _1-x Zr _x O _Three , PbZr _x Ti _1-x O _Three (0 ≦ x ≦ 1) or the like can be used, and these may be used alone or in combination as necessary.
The ratio of the resin and dielectric filler of the dielectric layer described in the present invention can be changed depending on the required capacity of the capacitor element. Therefore, although not particularly limited, in order to obtain a high capacity, it is usually desirable to add a dielectric filler of 50 wt% or more.
[0037]
The electrode 204 used in the capacitor element described in the present invention is not particularly limited as long as it is conductive. The electrode 204 is formed of a metal foil or a conductive paste obtained by kneading conductive fine particles such as carbon and metal fine particles in a resin. Can be used (FIG. 2B).
[0038]
As a method for producing a capacitor element described in the present invention, a dielectric sheet 203 made of a resin kneaded with a dielectric filler is prepared in advance and sandwiched between electrodes, or an electrode is printed with a conductive paste on the dielectric sheet, and then The dielectric layers are sequentially stacked. At this time, in order to increase the adhesion to each dielectric layer and electrode, it is desirable to press under heat and pressure as necessary. Further, when an uncured thermosetting resin is included as a component, it is cured by heat in the lamination process, or it is used by being thermally cured after being built in a printed circuit board (FIG. 3).
[0039]
The thickness of the capacitor element described in the present invention is particularly preferably 200 μm or less. The reason for this is that when the element is built in a printed circuit board, if the thickness is larger than this, the capacitor element cannot be accommodated in one insulating layer, so that it is difficult to fill this step with the insulating material 213 and it is difficult to ensure the smoothness of the capacitor layer. It is to become.
[0040]
The capacitor of the present invention has at least two or more dielectric layers 201, and therefore has three or more electrodes 204 sandwiching the dielectric layers. It is desirable to have three or more dielectric layers. This is because the dielectric constant of the resin-based dielectric layer is low, and in order to obtain the required capacitance of the capacitor element with only one layer, the area must be large, and the capacity and the number of the embedded capacitors are limited. To receive. Capacitor capacity can be increased by using multiple layers. In addition, the thickness of the dielectric layer 201 of the capacitor element of the present invention is preferably 100 μm or less per layer, and more preferably 50 μm or less. This is because the thinner the capacitor element 207 itself is, the easier it is to embed it in the printed wiring board, and because the capacitance is inversely proportional to the distance between the electrodes, the smaller the thickness, the larger the capacitance can be obtained.
[0041]
The terminal electrode 206 of the capacitor element 207 of the present invention is preferably on the same surface of the capacitor element (FIG. 4). The reason for this is that when there are terminal electrodes on different surfaces of the capacitor element, for example, when there are separate electrodes, the upper surface terminal electrode of the capacitor element is connected to the upper layer pattern via the insulating layer 214. This is because a via hole must be formed at an intermediate position of the wiring layer to achieve conduction, which is technically difficult.
[0042]
The electrode 204 of each layer of the capacitor element of the present invention has a through hole 205 at a predetermined position, and then embeds a conductive resin paste or plating the inside of the hole with metal to obtain conduction between the upper and lower sides (FIG. 4). . As a method of opening the through hole 205, a drill method, a punch method, a pin insertion method, laser processing, or the like can be performed.
[0043]
The shape of the electrode 204 is preferably a shape that considers the overlap of each layer so that it can be connected to an arbitrary electrode depending on the position where the through-hole 205 is opened. For example, as shown in FIGS. 17 and 20A to 20D, examples of combinations of the shape of the capacitor electrode 204 in each layer and the through hole forming position 219 are shown. For example, as shown in FIG. 18 and FIG. 20 (e), by laminating this, it is possible to establish conduction for only an arbitrary electrode by selecting a position where the through hole 205 is formed. Capacitor elements having different capacitances can be manufactured from (for example, those in which dielectric layers and electrodes are alternately laminated as shown in FIGS. 3 and 10). This is very advantageous in terms of circuit design and production efficiency.
In addition, the capacitor element of the present invention can adjust the capacitance by changing the depth of the through-hole as well as the position of the through-hole, and the number of capacitor electrodes to be conducted can be arbitrarily set. (FIG. 19). A capacitor element having an arbitrary capacitance can be obtained by combining the formation position and depth of the through hole.
[0044]
In order to facilitate the incorporation of the capacitor element 207 of the present invention into the substrate, it is preferable that an adhesive resin be present on a part or the entire surface of the interface between the capacitor element and the direct insulating substrate (FIG. 5). This adhesive resin layer (adhesive resin layer 208) is for adhering the capacitor element 207 and the insulating substrate 210 (FIG. 6). Various adhesives and various thermoplastics that are softened by heating and exhibit adhesive properties. The resin is used by coating a necessary portion of the capacitor element or the insulating substrate. If the adhesive resin layer 208 is provided on one side of the capacitor element in advance, the capacitor element 207 can be disposed on the insulating substrate 210 by a simple operation such as heating, and the element can be easily incorporated in the printed wiring board. I can do it.
[0045]
Further, as a method for obtaining the capacitor element of the present invention in a particularly simple manner, a green sheet used for manufacturing a multilayer ceramic capacitor can be used as a dielectric layer of the capacitor element. An example of the manufacturing process is shown in FIGS. A green sheet refers to a sheet before firing in which a dielectric filler is kneaded with a resin. Usually, an electrode is printed with a conductive paste or the like on a sheet in which a dielectric filler such as barium titanate is kneaded in polyvinyl butyral or polyethylene. After that, it is laminated in multiple layers. In order to use it as a chip capacitor, it is heated to 300 ° C. to 500 ° C. to thermally decompose and remove the resin component (debinding process), and then fired at a temperature of 900 ° C. to 1400 ° C. to obtain a chip component. After the binder removal step, only the dielectric filler and the electrode agent are obtained, and the shape cannot be maintained unless fired. Moreover, since it becomes easy to crack when fired, it cannot be used in a large area. Therefore, when used as the capacitor element of the present invention, it is desirable to use it in the state of a green sheet before firing. In this case, since the softening point of the resin used for the green sheet is low, the insulating layer 214 (FIG. 14) provided with the capacitor element is disposed as much as possible in the inner layer of the element-embedded substrate, and the element-embedded substrate that is the product. Attention should be paid to the temperature during use. In particular, in applications where heat resistance is required, it is preferable to use a dielectric layer made of a heat resistant resin.
[0046]
As a method for providing the capacitor element described on the present invention on the insulating substrate, the capacitor is not directly mounted on the connection wiring pad, and the capacitor element 207 is provided on the insulating substrate 210 where there is no wiring pattern 209. Desirable (FIG. 6). For example, when both ends of the capacitor terminal are directly mounted on the connection pad (that is, the wiring pattern 209 of the insulating substrate 210) as in the surface mounting, a slight gap may be generated between the pad and the upper layer is formed. When it becomes a built-in part, there is a risk of causing a problem in terms of reliability. In the present invention, by providing the capacitor element 207 on the insulating substrate 210 having no connection pad or wiring pattern 209, it is possible to realize a highly reliable bonding without leaving a gap between the capacitor element 207 and the insulating substrate 210 surface, When the capacitor element 207 is provided on the wiring pattern 209, the minimum layer thickness of the insulating layer 214 is obtained by adding the thickness of the conductor layer as the wiring pattern 209 to the thickness of the capacitor element 207. This method is advantageous in that only the thickness of the capacitor 207 is the minimum thickness of the insulating layer 214, and the insulating layer 214 provided with the capacitor element can be thinned.
[0047]
In the present invention, the conduction between the terminal electrode 206 of the capacitor element and the connection pad of the wiring pattern 209 is performed by using a conductive paste 212 (FIG. 7) or by etching the upper layer after plating to form a wiring pattern and a conductive electrode. Can be done.
[0048]
In the element-embedded substrate of the present invention, after the capacitor element 207 is disposed on the insulating substrate 210, the insulating layer 214 is formed by covering with the insulating material 213, and the wiring insulation and capacitor element covering performed with the conductive paste 212 or the like are performed. It is desirable to smooth the surface. Any insulating material 213 may be used as long as it exhibits leveling properties by heating and pressing so that a step on the surface of the insulating layer due to the conductor circuit or capacitor element is reduced. For example, a prepreg or built-up used for stacking printed wiring boards. Examples thereof include a resin insulating sheet used for layer formation, and a resin varnish may be used.
[0049]
Since the capacitor element of the present invention is very thin and compact, a plurality of capacitor elements can be built in the same printed wiring board and can be arranged on the same insulating substrate of the printed wiring board.
The element-embedded substrate of the present invention may be used by simultaneously embedding a resistor element or an inductor element in addition to the capacitor element or by embedding it in another layer.
The element-embedded substrate of the present invention can be used by providing various surface mount components such as a chip capacitor, a resistor, and an IC on the substrate in the same manner as a normal printed wiring board.
[0050]
【Example】
Example 1
A first embodiment of the present invention will be described with reference to the drawings. A method for manufacturing the dielectric sheet 203 is shown in FIG. 20 parts by weight of polyethersulfone (manufactured by Sumitomo Chemical Co., Ltd .: trade name Sumika Excel 5003P) as a thermoplastic binder resin, and 80 parts by weight of barium titanate (manufactured by Sakai Chemical Industry Co., Ltd .: trade name BT05) as a high dielectric filler -After sufficiently dispersing using a mixed solvent of butyrolactone and N-methylpyrrolidone, the substrate 202 was coated on a polyimide sheet using a coater, dried to remove the solvent, and a dielectric having a thickness of about 25 μm A dielectric sheet 203 provided with a body layer 201 was obtained (FIG. 2A). Next, the capacitor electrode portion is 1 cm thick on the dielectric layer 201 with a conductive paste. ² The electrode 204 was formed by screen printing using the pattern produced so that it might become (FIG.2 (b)).
[0051]
Next, the polyimide sheet as the support 202 is peeled off from the dielectric sheet 203, and the electrode 204 is 1 cm. ² After stacking six dielectric layers so as to be alternately displaced with each other, they were hot pressed at about 280 ° C. (FIG. 3). A capacitor element 207 was fabricated by filling a 0.2 mmφ through-hole 205 formed with a drill at a position where every other upper and lower electrodes were connected with a conductive paste and forming a terminal electrode 206 on the upper part (see FIG. 4).
[0052]
An epoxy adhesive resin layer 208 is provided below the capacitor element 207 as shown in FIG. 5, and is disposed on the insulating substrate 210 avoiding the wiring pattern 209 as shown in FIG.
As shown in FIG. 7, the terminal electrode 206 of the capacitor element and the wiring pattern 209 were connected by the conductive paste 212.
Next, an interlayer insulating material 213 (manufactured by Taiyo Ink Manufacturing Co., Ltd .: HBI-200) was applied with a die coater to a thickness of about 150 μm on the surface of the insulating substrate 210 provided with the capacitor element.
A via hole 211 was formed in a necessary portion of the printed wiring board, hole plating, hole filling, and panel plating were performed, and then a wiring pattern 209 and a conductive electrode 215 were formed by etching to manufacture the element built-in substrate of FIG.
It was 6.69 nF when the electrostatic capacitance between terminal AB was measured with the LCR meter.
[0053]
(Example 2)
A method for manufacturing the dielectric sheet 203 is shown (FIG. 2). Soluble polyimide resin solution (made by Shin Nippon Rika Co., Ltd .: trade name Rika Coat PN20) as a thermoplastic binder resin and barium zirconate titanate (made by Sakai Chemical Industry Co., Ltd .: trade name BTZ-05-8020) as a high dielectric filler and resin After sufficiently dispersing so that the solid content ratio thereof becomes 80 wt%, it is coated on a polyimide sheet as a support 202 using a coater, dried to remove the solvent, and a dielectric layer having a thickness of about 25 μm A dielectric sheet 203 provided with 201 was obtained (FIG. 2A). Next, the capacitor electrode portion is 1 cm thick on the dielectric layer 201 with a conductive paste. ² The electrode 204 was formed by screen printing using the pattern produced to become (FIG. 2B).
[0054]
Next, the polyimide sheet as the support 202 is peeled off from the dielectric sheet 203, and the electrode is 1 cm. ² After the four dielectric layers were stacked so as to be alternately shifted with each other, they were hot pressed at about 300 ° C. (FIG. 3). A capacitor element 207 was fabricated by filling a 0.2 mmφ through-hole 205 formed with a drill at a position where every other upper and lower electrodes were connected with a conductive paste and forming a terminal electrode 206 on the upper part (see FIG. 4).
[0055]
An epoxy adhesive resin layer 208 is provided below the capacitor element 207 as shown in FIG. 5, and is disposed on the insulating substrate 210 avoiding the wiring pattern 209 as shown in FIG.
As shown in FIG. 7, the terminal electrode 206 of the capacitor element and the wiring pattern 209 were connected by the conductive paste 212.
Next, an interlayer insulating material 213 (manufactured by Taiyo Ink Manufacturing Co., Ltd .: trade name HBI-200) was applied on the surface of the insulating substrate 210 provided with the capacitor element with a die coater to a thickness of about 100 μm.
A via hole 211 was formed in a necessary portion of the printed wiring board, hole plating, hole filling, and panel plating were performed, and then a wiring pattern 209 and a conductive electrode 215 were formed by etching to manufacture the element built-in substrate of FIG.
It was 3.75 nF when the electrostatic capacitance between terminal AB was measured with the LCR meter.
[0056]
(Example 3)
A method for manufacturing the dielectric sheet 203 is shown (FIG. 2). As a thermosetting binder resin, 80 parts by weight of epoxy resin A (manufactured by Nippon Kayaku Co., Ltd .: trade name EPPN502H), 20 parts by weight of epoxy resin B (manufactured by Showa Polymer Co., Ltd .: trade name Epicoat 802), curing agent (Arakawa Chemical Industries) Company: 62 parts by weight of trade name Tamanor) is dissolved in a solvent (Daicel Chemical Industries, Ltd .: trade name Metoace), and barium titanate (Saga Chemical Industry Co., Ltd .: trade name BT-05) is used as the resin component. After sufficiently dispersing so that the solid content ratio with the (curing agent) is 80 wt%, the coating is applied onto the polyimide sheet as the support 202 using a coater, followed by drying at 80 ° C. for 30 minutes to remove the solvent. A dielectric sheet 203 provided with a dielectric layer 201 having a thickness of about 20 μm in the B stage state was obtained (FIG. 2A). Next, the capacitor electrode portion is 1 cm thick on the dielectric layer 201 with a conductive paste. ² The electrode 204 was formed by screen printing using the pattern produced to become (FIG. 2B).
[0057]
Next, the polyimide sheet as the support 202 is peeled off from the dielectric sheet 203, and the electrode is 1 cm. ² After the four dielectric layers were stacked so as to be alternately displaced with each other, they were hot pressed at about 120 ° C. (FIG. 3). A capacitor element 207 was fabricated by filling a 0.15 mmφ through-hole 205 formed with a CO 2 laser at a position where every other upper and lower electrodes were connected with a conductive paste, and forming a terminal electrode 206 on the upper part. FIG. 4).
[0058]
As shown in FIG. 5, an epoxy-based adhesive resin layer 208 is provided under the capacitor element 207 and disposed on the insulating substrate 210 while avoiding the wiring pattern 209 as shown in FIG.
As shown in FIG. 7, the terminal electrode 206 of the capacitor element and the wiring pattern 209 were connected by the conductive paste 212.
Next, an interlayer insulating material 213 (manufactured by Taiyo Ink Manufacturing Co., Ltd .: HBI-200) was applied with a die coater to a thickness of about 100 μm on the surface of the insulating substrate 210 provided with the capacitor element (FIG. 8).
A via hole 211 was formed at a necessary portion of the multilayer printed board, and after panel plating, the wiring pattern 209 and the conductive electrode 215 were formed by etching to manufacture the element built-in substrate of FIG.
It was 5.48 nF when the electrostatic capacitance between terminal A-B was measured with the LCR meter.
[0059]
(Example 4)
A dielectric filler-containing polyethylene resin green sheet (manufactured by Teijin DSM Soltic Co., Ltd .: trade name Solfil) with a film thickness of about 30 μm was used as the dielectric sheet.
As the capacitor electrode 204, an Ni foil having a thickness of about 3 μm is alternately overlapped with the green sheet 217 (dielectric layer) by 90 mm. ² The electrode layer 6 and the green sheet layer 5 were hot-pressed at 160 ° C. to obtain a capacitor element (FIG. 10). The thickness at this time was about 85 μm.
A capacitor element 207 was manufactured by filling a 0.2 mmφ through-hole 205 formed using a drill so that the upper and lower electrodes were connected to each other and filling the conductive paste and forming a terminal electrode 206 on the upper part. (FIG. 11).
An epoxy adhesive resin layer 208 is provided below the capacitor element 207 as shown in FIG. 12, and is disposed on the insulating substrate 210 avoiding the wiring pattern 209 as shown in FIG. The wiring pattern 209 was connected.
Next, an interlayer insulating material sheet 218 (Ajinomoto Techno Fine Co., Ltd., trade name: ABF-SH) having a thickness of about 50 μm was pasted twice with a heating vacuum press (FIG. 14).
As shown in FIG. 15, a via 216 of about 50 μm was provided using a UV laser in order to establish conduction with the insulating layer 214 above the capacitor element 207.
Panel plating was performed on the insulating layer 214 by a filled via method, and etching was performed to form a conductive electrode 215 as shown in FIG.
It was 6.40 nF when the electrostatic capacitance between terminal AB was measured with the LCR meter.
[0060]
(Example 5)
A method for manufacturing the dielectric sheet 203 will be described. 20 parts by weight of polyethersulfone (manufactured by Sumitomo Chemical Co., Ltd .: trade name Sumika Excel 5003P) as a thermoplastic binder resin, and 80 parts by weight of barium titanate (manufactured by Sakai Chemical Industry Co., Ltd .: trade name BT05) as a high dielectric filler -After sufficiently dispersing using a mixed solvent of butyrolactone and methylpyrrolidone, after coating using a coater on a polyimide sheet as the support 202, the solvent is removed by drying, and a dielectric layer having a thickness of about 25 μm A dielectric sheet 203 provided with 201 was obtained. Next, a conductive paste is used as an electrode 204 on this dielectric layer 201 so that the overlap is 1 cm in advance. ² It formed by screen printing using the pattern produced so that it might become (FIG. 2). The structure of the electrode 204 at this time was produced by changing the pattern shape from the first layer to the sixth layer as shown in FIGS.
Next, the polyimide sheet as the support 202 is peeled off from the dielectric sheet 201, and the electrode is 1 cm. ² After stacking six dielectric layers so as to be alternately displaced with each other, they were hot pressed at about 280 ° C. In order to connect the electrodes of each layer, the conductive paste is filled in the 0.2 mmφ through-holes 205 formed by using a drill at the positions i and d shown in FIG. Thus, a capacitor element 207 was produced, and an epoxy adhesive resin layer 208 was provided under the capacitor element 207 (FIG. 16).
Thereafter, an element-embedded substrate was completed as in Example 1. Furthermore, the element-embedded substrate in which the capacitor element (FIG. 18) formed by changing the position of the through-hole 205 to rony, loo, haho, hae is built in the insulating layer in the same manner as in the first embodiment. It was prepared. The structure of the element-embedded substrate is the same as that shown in FIG. 9 except for the capacitance of the capacitor element. The capacitance between terminals A and B was measured with an LCR meter. As a result, the position of the through-hole is 1.34 nF for the one with Roi, 2.68 nF for the Roney, 4.01 nF for the Loho, 5.35 nF for the Hahoe, The one for F was 6.66 nF.
[0061]
(Example 6)
A dielectric sheet was obtained in the same manner as in Example 5. Next, the electrode 204 is overlaid with a conductive paste in advance by 1 cm. ² It formed by screen printing using the pattern produced so that it might become (FIG. 2). The structure of the electrode 204 at this time was produced by changing the pattern shape from the first layer to the fourth layer as shown in FIGS.
Next, the polyimide sheet as the support 202 is peeled off from the dielectric sheet 201, and the electrode is 1 cm. ² After the four dielectric layers were stacked so as to be alternately displaced with each other, they were hot pressed at about 280 ° C. Capacitor is formed by filling a 0.2 mmφ through-hole 205 formed by using a drill at the positions of the holes shown in FIG. 20 to connect the electrodes of each layer with a conductive paste and forming a terminal electrode 206 on the top. An element 207 was produced, and an epoxy adhesive resin layer 208 was provided under the capacitor element 207 (FIG. 20E).
Thereafter, an element-embedded substrate was completed as in Example 1. Further, an element-embedded substrate in which the capacitor element formed by changing the position of the through hole 205 between the reach and the reel in the insulating layer was produced in the same manner as in Example 1. The structure of the element-embedded substrate is the same as that shown in FIG. 9 except for the capacitance of the capacitor element. The capacitance between terminals A and B was measured with an LCR meter. As a result, the position of the through hole was 1.33 nF for the line, 0.67 nF for the reach, and 0.33 nF for the reel.
[0062]
【The invention's effect】
As described above, according to the element-embedded substrate and the manufacturing method thereof of the present invention, a capacitor element having a large capacitance can be easily incorporated in a printed wiring board by using a normal built-up method. The characteristics of the printed wiring board and the module substrate can be improved.
[0063]
[Brief description of the drawings]
FIG. 1 is a schematic sectional view of a conventional planar type capacitor element built-in substrate.
FIG. 2 is an explanatory view showing an example of a manufacturing process of a capacitor element built in the element built-in substrate of the present invention.
FIG. 3 is an explanatory view showing an example of a manufacturing process of a capacitor element built in the element built-in substrate of the present invention.
FIG. 4 is an explanatory view showing an example of a manufacturing process of a capacitor element built in the element built-in substrate of the present invention.
FIG. 5 is an explanatory view showing an example of a manufacturing process of a capacitor element built in the element built-in substrate of the present invention.
FIG. 6 is an explanatory diagram showing an example of a manufacturing process of the element-embedded substrate of the present invention.
FIG. 7 is an explanatory diagram showing an example of a manufacturing process of the element-embedded substrate of the present invention.
FIG. 8 is an explanatory diagram showing an example of a manufacturing process of the element-embedded substrate of the present invention.
FIG. 9 is an explanatory diagram showing an example of a manufacturing process of the element-embedded substrate of the present invention.
FIG. 10 is an explanatory view showing another example of the manufacturing process of the capacitor element built in the element built-in substrate of the present invention.
FIG. 11 is an explanatory view showing another example of the manufacturing process of the capacitor element built in the element built-in substrate of the present invention.
FIG. 12 is an explanatory view showing another example of the manufacturing process of the capacitor element built in the element built-in substrate of the present invention.
FIG. 13 is an explanatory diagram showing another example of the manufacturing process of the element-embedded substrate of the present invention.
FIG. 14 is an explanatory diagram showing another example of the manufacturing process of the element-embedded substrate of the present invention.
FIG. 15 is an explanatory diagram showing another example of the manufacturing process of the element-embedded substrate of the present invention.
FIG. 16 is an explanatory view showing another example of the manufacturing process of the element-embedded substrate of the present invention.
FIG. 17 is an explanatory view showing an example of the electrode shape and the through hole formation position of the capacitor element built in the element built-in substrate of the present invention.
FIG. 18 is an explanatory diagram showing a through hole formation position and a conductive state of an electrode of a capacitor element built in the element built-in substrate of the present invention.
FIG. 19 is a cross-sectional view showing a conductive state of electrodes of a capacitor element built in the element built-in substrate of the present invention.
FIG. 20 is an explanatory view showing an example of the electrode shape and the through hole formation position of the capacitor element built in the element built-in substrate of the present invention.
[Explanation of symbols]
101: Capacitor element
102: Wiring pattern
103 ... via hole (IVH)
104: Insulating layer
105: Dielectric layer
201: Dielectric layer
202 ... Support
203 ... Dielectric sheet
204 ... Conductor layer (electrode)
205 ... through hole
206 ... Terminal electrode
207 ... Capacitor element
208: Adhesive resin layer
209 ... Wiring pattern
210: Insulating substrate
211 ... via hole (IVH)
212 ... Conductive paste
213 ... Insulating material
214 ... Insulating layer
215: Conductive electrode
216 ... via
217 ... Green sheet
218 ... Interlayer insulating material sheet
219: Through hole formation position

Claims

１層以上の絶縁層を有するプリント配線板であって、前記絶縁層内にキャパシター素子を内蔵し、当該キャパシター素子は複数の電極と誘電体層を交互に積層した構成であり、
該誘電体層の一層の厚みが１００μｍ以下であり、且つ、該キャパシター素子全体の厚みが２００μｍ以下であり、
しかも、該キャパシター素子の該誘電体層として積層セラミックキャパシター用のグリーンシートが焼成されず配されていること、
を特徴とする素子内蔵基板。A printed wiring board having one or more insulating layers, a built-in capacitor element to the insulating layer, the capacitor element Ri configuration der laminated alternately a plurality of electrodes and the dielectric layer,
The thickness of one layer of the dielectric layer is 100 μm or less, and the thickness of the entire capacitor element is 200 μm or less,
Moreover, a green sheet for a multilayer ceramic capacitor is disposed without firing as the dielectric layer of the capacitor element,
An element-embedded substrate characterized by

前記キャパシター素子は、異なる形状の複数の電極と、誘電体層を交互に積層した構成であることを特徴とする請求項１に記載の素子内蔵基板。The element built-in substrate according to claim 1, wherein the capacitor element has a configuration in which a plurality of electrodes having different shapes and dielectric layers are alternately stacked.

前記キャパシター素子を構成する複数の電極の導通を、一部とらない構成としたことを特徴とする請求項１又は２のいずれかに記載の素子内蔵基板。 3. The element-embedded substrate according to claim 1, wherein a plurality of electrodes constituting the capacitor element are not electrically connected.

前記キャパシター素子の端子電極が、当該キャパシター素子の同じ面上にあることを特徴とする請求項１乃至３のいずれかに記載の素子内蔵基板。Terminal electrodes of the capacitor element, the element built-in substrate according to any one of claims 1 to 3, characterized in that on the same surface of the capacitor element.

前記誘電体層に含まれる誘電体フィラーが、
ＢａＴｉＯ₃、ＳｒＴｉＯ₃、ＣａＴｉＯ₃、Ｍｇ₂ＴｉＯ₃、ＺｎＴｉＯ₃、Ｌａ₂Ｔｉ₂Ｏ₇、Ｎｄ₂Ｔｉ₂Ｏ₇、ＰｂＴｉＯ₃、ＣａＺｒＯ₃、ＢａＺｒＯ₃、ＰｂＺｒＯ₃、ＢａＴｉ_1-xＺｒ_xＯ₃、ＰｂＺｒ_xＴｉ_1-xＯ₃（０≦ｘ≦１）
から選ばれる、１種あるいは２種類以上であることを特徴とする請求項１乃至４のいずれかに記載の素子内蔵基板。A dielectric filler contained in the dielectric layer,
BaTiO ₃ , SrTiO ₃ , CaTiO ₃ , Mg ₂ TiO ₃ , ZnTiO ₃ , La ₂ Ti ₂ O ₇ , Nd ₂ Ti ₂ O ₇ , PbTiO ₃ , CaZrO ₃ , BaZrO ₃ , PbZrO ₃ , BaTi _1-x Zr _x O ₃ , PbZr _x Ti _1-x O ₃ (0 ≦ x ≦ 1)
5. The element-embedded substrate according to claim 1, wherein the element-embedded substrate is one type or two or more types selected from the group consisting of:

絶縁基板上に請求項１乃至５のいずれかに記載のキャパシター素子が配設された素子内蔵基板において、当該絶縁基板と前記キャパシター素子との界面に接着性樹脂が存在することを特徴とする請求項１乃至５のいずれかに記載の素子内蔵基板。An element-embedded substrate in which the capacitor element according to any one of claims 1 to 5 is disposed on an insulating substrate, wherein an adhesive resin is present at an interface between the insulating substrate and the capacitor element. Item 6. The element built-in substrate according to any one of Items 1 to 5 .

絶縁基板上に請求項１乃至６のいずれかに記載のキャパシター素子を、当該絶縁基板上の配線パターンと重ならない位置に配設したことを特徴とする請求項１乃至６のいずれかに記載の素子内蔵基板。The capacitor element according to any one of claims 1 to 6 on an insulating substrate, according to any one of claims 1 to 6, characterized in that arranged at a position not overlapping with the wiring pattern on the insulating substrate Device built-in substrate.

同じ絶縁層内に複数のキャパシター素子を内蔵することを特徴とする請求項１乃至７のいずれかに記載の素子内蔵基板。Element-embedded board according to any one of claims 1 to 7, characterized in that a plurality of built-in capacitor elements in the same insulating layer.

請求項１乃至８のいずれかに記載のキャパシター素子を被覆した絶縁材料上に、配線パターンを設けたことを特徴とする請求項１乃至８のいずれかに記載の素子内蔵基板。9. The element built-in substrate according to claim 1, wherein a wiring pattern is provided on an insulating material covering the capacitor element according to any one of claims 1 to 8 .