JP4206553B2 - 電圧・電流変換回路 - Google Patents
電圧・電流変換回路 Download PDFInfo
- Publication number
- JP4206553B2 JP4206553B2 JP06905999A JP6905999A JP4206553B2 JP 4206553 B2 JP4206553 B2 JP 4206553B2 JP 06905999 A JP06905999 A JP 06905999A JP 6905999 A JP6905999 A JP 6905999A JP 4206553 B2 JP4206553 B2 JP 4206553B2
- Authority
- JP
- Japan
- Prior art keywords
- current
- transistor
- transistors
- resistor
- collector
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Landscapes
- Manipulation Of Pulses (AREA)
- Amplifiers (AREA)
Description
【発明の属する技術分野】
本発明は電圧・電流変換回路に関し、特に、差動回路を構成する一対のトランジスタに印加される入力電圧の差に応じた電流を出力する電圧・電流変換回路に関する。
【0002】
【従来の技術】
従来より、周波数可変ローパスフィルタや電子ボリューム等に適用される電圧・電流変換回路として図3に示す回路が知られている。図3において、一対の入力端子10,11に入力電圧Vin1,Vin2が印加される。入力端子10,11それぞれは差動回路を構成するnpnトランジスタQ1,Q2のベースに接続されている。トランジスタQ1,Q2のコレクタはpnpトランジスタQ3,Q4のコレクタに接続されている。トランジスタQ3,Q4はベースを共通接続されると共にトランジスタQ3のコレクタに接続され、それぞれのエミッタを電源Vccに接続され、カレントミラー回路を構成している。
【0003】
トランジスタQ4のコレクタには電流Ioutを出力する出力端子14が接続されている。トランジスタQ1,Q2のエミッタは抵抗Rgの両端に接続されると共に、定電流I,I’(I’≒I)を流す定電流源12,13に接続されている。
ここで、入力端子10,11間に入力電圧差dV(=Vin1−Vin2)が印加されると、抵抗Rgに電圧dVに応じた電流Ig(=dV/Rg)が流れ、この電流Igに基づき出力電流Ioutが流れる。
【0004】
【発明が解決しようとする課題】
上記の従来回路では、定電流源12,13の流すトランジスタQ1,Q2の動作電流である定電流I,I’の誤差により、常時、抵抗Rgに誤差電流dI(=I−I’)が流れ、出力電流Ioutにオフセットが生じる。この誤差電流dIは、定電流I,I’それぞれの電流値に比例して大きくなる。従って、定電流I,I’それぞれの電流値を小さくすれば誤差電流dIは小さくなる。
【0005】
しかし、入力端子10,11間の入力電圧差dVに対して、I・Rg>dVの関係を満足しなければ、上記回路は正常に動作しないため、定電流I,I’を限りなく小さくすることはできず、このため出力電流Ioutに生じる電流オフセットを低減できないという問題があった。
本発明は、上記の点に鑑みなされたもので、差動回路を構成する一対のトランジスタの動作電流の誤差に起因する出力電流の電流オフセットを低減できる電圧・電流変換回路を提供することを目的とする。
【0006】
【課題を解決するための手段】
請求項1に記載の発明は、差動回路を構成する第1及び第2トランジスタに印加される入力電圧の差に応じた電流を前記第1及び第2トランジスタ間を接続する第1抵抗に流し、前記第1抵抗に流れる電流と略同一の電流を電流出力端子から出力する電圧・電流変換回路において、
一端を前記電流出力端子に接続された第2抵抗と、
前記第2抵抗による降下電圧と基準電圧との差電圧を出力する演算増幅器と、
前記演算増幅器の出力端子にカソードを接続され、アノードを第1定電流源を介して電源に接続された第1ダイオードと、
前記演算増幅器の出力端子にアノードを接続され、カソードを第2定電流源を介して接地された第2ダイオードと、
前記第1ダイオードのアノードにベースを接続され前記第2抵抗の他端にエミッタを接続された第3トランジスタと、
前記第2のダイオードのカソードにベースを接続され前記第2抵抗の他端にエミッタを接続された第4トランジスタと、
前記第4トランジスタのコレクタ、及び、第5及び第6トランジスタの構成するカレントミラー回路を介して前記第3トランジスタのコレクタにコレクタを接続され、前記第3及び第4トランジスタのコレクタ電流の加算値がコレクタ電流となる第7トランジスタと、
前記第7トランジスタと共にカレントミラー回路を構成し前記第1及び第2トランジスタそれぞれに動作電流を供給する第8及び第9トランジスタを有し、
前記入力電圧の差に応じた出力電流に基づいて、前記出力電流の絶対値が大なるほど前記第8及び第9トランジスタから前記第1及び第2トランジスタそれぞれに供給する動作電流を大きくするように可変する。
【0008】
このため、出力電流の絶対値が大なるほど抵抗の両端間に発生する電圧を大きくすることを簡単な構成で実現でき、入力電圧の差に拘わらず抵抗に流れる電流の誤差電流を低減でき、出力電流の電流オフセットを低減できる。
【0009】
【発明の実施の形態】
図1は本発明の電圧・電流変換回路の一実施例の回路図を示す。同図中、図3と同一部分には同一符号を付す。図1において、一対の入力端子10,11に入力電圧Vin1,Vin2が印加される。入力端子10,11それぞれは差動回路を構成するnpnトランジスタQ1,Q2のベースに接続されている。トランジスタQ1,Q2のコレクタはpnpトランジスタQ3,Q4のコレクタに接続されている。トランジスタQ3,Q4はベースを共通接続されると共にトランジスタQ3のコレクタに接続され、それぞれのエミッタを電源Vccに接続されてカレントミラー回路を構成している。
【0010】
トランジスタQ4のコレクタには電流Ioutを出力する出力端子14が接続されている。トランジスタQ1,Q2のエミッタは抵抗Rgの両端に接続されると共に、トランジスタQ1,Q2に動作電流を供給する可変電流源としてのnpnトランジスタQ11,Q12のコレクタに接続されている。トランジスタQ11,Q12のエミッタは接地されている。
【0011】
上記の出力端子14は、電流・電圧変換回路を構成する演算増幅器(オペアンプ)20の反転入力端子に接続されている。このオペアンプ20の非反転入力端子には基準電圧Vrefが印加されている。また、オペアンプ20の反転入力端子は抵抗R1を介して後述するトランジスタQ5のエミッタに接続されており、オペアンプ20は基準電圧Vrefと抵抗R1による降下電圧との差電圧を出力する。オペアンプ20の出力端子はダイオードD1のカソード及びダイオードD2のアノードに接続されている。このダイオードD1のアノードは定電流源21を介して電源Vccに接続されると共にnpnトランジスタQ5のベースに接続されている。また、ダイオードD2のカソードは定電流源22を介して接地されると共にpnpトランジスタQ6のベースに接続されている。
【0012】
トランジスタQ5のコレクタはpnpトランジスタQ7のコレクタに接続されている。トランジスタQ7のベースはpnpトランジスタQ8のベースと共通接続されると共にトランジスタQ7のコレクタに接続され、トランジスタQ7,Q8それぞれのエミッタは電源Vccに接続されて、カレントミラー回路を構成している。
【0013】
トランジスタQ5のエミッタはトランジスタQ6のエミッタに接続され、トランジスタQ6のコレクタ及びトランジスタQ8のコレクタはnpnトランジスタQ10のコレクタに接続されている。トランジスタQ10のベースはコレクタに接続され、トランジスタQ10,Q11,Q12はベースを共通接続され、エミッタを接地されて、カレントミラ−回路を構成している。
【0014】
ここで、可変電流源としてのnpnトランジスタQ11,Q12のコレクタ電流をIv,Iv’とする。入力端子10,11間に入力電圧差dV(=Vin1−Vin2)が印加されると、抵抗Rgに電圧dVに応じた電流Ig(=dV/Rg)が流れ、この電流Igに基づき出力電流Ioutが流れる。
トランジスタQ5のエミッタとトランジスタQ6のエミッタとの接続点P(つまり抵抗R1の一端)には、入力電圧差dVが0でIout=0のときであってもダイオードD1,D2による一定のバイアス電流Ibが流れており、dV≠0でIout≠0の場合は電流(Ib+|Iout|)が流れる。これは、入力電圧差dVが正でIoutが正の場合にトランジスタQ6がオン、トランジスタQ5がオフとなって接続点PにIb+Ioutが流れ、入力電圧差dVが負でIoutが負の場合にトランジスタQ6がオフ、トランジスタQ5がオンとなって接続点PにIb−(−Iout)が流れるからである。
【0015】
トランジスタQ6のコレクタ電流は、トランジスタQ8のコレクタ電流(=トランジスタQ5のコレクタ電流)と加算されて、トランジスタQ10のコレクタ電流はIb+|Iout|で表される。トランジスタQ10,Q11,Q12はカレントミラー構成であるため、トランジスタQ11,Q12のコレクタ電流はIb+|Iout|となる。
【0016】
この出力電流IoutとトランジスタQ11,Q12それぞれのコレクタ電流Iv,Iv’との関係を図2に示す。つまり、トランジスタQ11,Q12のコレクタ電流は、出力電流Ioutの絶対値が大きくなるほど大きくなり、入力電圧差dV=0のとき最小のIbとなる。
ここで、トランジスタQ11,Q12の特性の誤差によりトランジスタQ11,Q12のコレクタ電流Iv,Iv’に誤差がある場合には、上記コレクタ電流Iv,Iv’に誤差を生じ、抵抗Rgに誤差電流dIg(=Iv−Iv’)が流れ、出力電流Ioutにオフセットが生じるが、コレクタ電流Iv,Iv’は、Iv・Rg>dVを満足する最小値となるように、入力電圧差dV及び出力電流Ioutに応じて可変されるため、特に入力電圧差dVが小さい状態では、誤差電流dIgが従来に比して大幅に小さくなる。このため、出力電流Ioutに生じる電流オフセットを従来に比して大幅に低減できる。
【0017】
更に、入力電圧差dVが小さい状態では、差動回路を構成するトランジスタQ1,Q2の動作電流であるコレクタ電流Iv,Iv’が小さくなるため、従来に比して差動回路の消費電流を低減することができる。
上記実施例では、トランジスタQ11,Q12のコレクタ電流Iv,Iv’を入力電圧差dV及び出力電流Ioutに応じて可変しているが、これに代えて、トランジスタQ11,Q12のコレクタ電流Iv,Iv’を一定とし、かつ、Iv・Rg>dVを満足するように、抵抗Rgの抵抗値を入力電圧差dV及び出力電流Ioutに応じて可変するように構成しても良い。但し、上記実施例の方が回路構成は簡単になる。
【0018】
なお、トランジスタQ5〜Q8,Q10、オペアンプ20、定電流源21,22、ダイオードD1,D2及び抵抗R1が請求項に記載の可変制御回路に対応する。
【0019】
【発明の効果】
上述の如く、請求項1に記載の発明は、入力電圧の差に応じた出力電流に基づいて、前記出力電流の絶対値が大なるほど前記抵抗の両端間に発生する電圧を大きくするように可変する可変制御回路を有する。
このように、一端を前記電流出力端子に接続された第2抵抗と、第2抵抗による降下電圧と基準電圧との差電圧を出力する演算増幅器と、演算増幅器の出力端子にカソードを接続され、アノードを第1定電流源を介して電源に接続された第1ダイオードと、演算増幅器の出力端子にアノードを接続され、カソードを第2定電流源を介して接地された第2ダイオードと、第1ダイオードのアノードにベースを接続され第2抵抗の他端にエミッタを接続された第3トランジスタと、第2のダイオードのカソードにベースを接続され第2抵抗の他端にエミッタを接続された第4トランジスタと、第4トランジスタのコレクタ、及び、第5及び第6トランジスタの構成するカレントミラー回路を介して第3トランジスタのコレクタにコレクタを接続され、第3及び第4トランジスタのコレクタ電流の加算値がコレクタ電流となる第7トランジスタと、第7トランジスタと共にカレントミラー回路を構成し第1及び第2トランジスタそれぞれに動作電流を供給する第8及び第9トランジスタを有し、入力電圧の差に応じた出力電流に基づいて、出力電流の絶対値が大なるほど第8及び第9トランジスタから第1及び第2トランジスタそれぞれに供給する動作電流を大きくするように可変するため、出力電流の絶対値が大なるほど抵抗の両端間に発生する電圧を大きくすることを簡単な構成で実現でき、入力電圧の差に拘わらず抵抗に流れる電流の誤差電流を低減でき、出力電流の電流オフセットを低減できる。
【図面の簡単な説明】
【図1】本発明の電圧・電流変換回路の一実施例の回路図である。
【図2】本発明の出力電流とトランジスタのコレクタ電流の特性図である。
【図3】従来の電圧・電流変換回路の一例の回路図である。
【符号の説明】
D1,D2 ダイオード
Q1,Q2,Q5,Q10〜Q12 npnトランジスタ
Q3,Q4,Q6〜Q8 pnpトランジスタ
Rg,R1 抵抗
20 演算増幅器(オペアンプ)
21,22 定電流源
Claims (1)
- 差動回路を構成する第1及び第2トランジスタに印加される入力電圧の差に応じた電流を前記第1及び第2トランジスタ間を接続する第1抵抗に流し、前記第1抵抗に流れる電流と略同一の電流を電流出力端子から出力する電圧・電流変換回路において、
一端を前記電流出力端子に接続された第2抵抗と、
前記第2抵抗による降下電圧と基準電圧との差電圧を出力する演算増幅器と、
前記演算増幅器の出力端子にカソードを接続され、アノードを第1定電流源を介して電源に接続された第1ダイオードと、
前記演算増幅器の出力端子にアノードを接続され、カソードを第2定電流源を介して接地された第2ダイオードと、
前記第1ダイオードのアノードにベースを接続され前記第2抵抗の他端にエミッタを接続された第3トランジスタと、
前記第2のダイオードのカソードにベースを接続され前記第2抵抗の他端にエミッタを接続された第4トランジスタと、
前記第4トランジスタのコレクタ、及び、第5及び第6トランジスタの構成するカレントミラー回路を介して前記第3トランジスタのコレクタにコレクタを接続され、前記第3及び第4トランジスタのコレクタ電流の加算値がコレクタ電流となる第7トランジスタと、
前記第7トランジスタと共にカレントミラー回路を構成し前記第1及び第2トランジスタそれぞれに動作電流を供給する第8及び第9トランジスタを有し、
前記入力電圧の差に応じた出力電流に基づいて、前記出力電流の絶対値が大なるほど前記第8及び第9トランジスタから前記第1及び第2トランジスタそれぞれに供給する動作電流を大きくするように可変することを特徴とする電圧・電流変換回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP06905999A JP4206553B2 (ja) | 1999-03-15 | 1999-03-15 | 電圧・電流変換回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP06905999A JP4206553B2 (ja) | 1999-03-15 | 1999-03-15 | 電圧・電流変換回路 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2000269751A JP2000269751A (ja) | 2000-09-29 |
JP4206553B2 true JP4206553B2 (ja) | 2009-01-14 |
Family
ID=13391630
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP06905999A Expired - Fee Related JP4206553B2 (ja) | 1999-03-15 | 1999-03-15 | 電圧・電流変換回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP4206553B2 (ja) |
Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP4400746B2 (ja) | 2003-12-04 | 2010-01-20 | 日本電気株式会社 | 電圧・電流変換を行う能動素子に流れる直流電流の変化分を補償する電流補償回路を有する利得可変電圧・電流変換回路 |
-
1999
- 1999-03-15 JP JP06905999A patent/JP4206553B2/ja not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
JP2000269751A (ja) | 2000-09-29 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
EP0219682B1 (en) | A current to voltage converter circuit | |
KR900008752B1 (ko) | 전류미러회로 | |
JPS59181710A (ja) | 低電圧用高精度電圧−電流変換器 | |
JP2953383B2 (ja) | 電圧電流変換回路 | |
US4723111A (en) | Amplifier arrangement | |
EP0475507B1 (en) | Amplifier arrangement | |
JPH08237054A (ja) | 利得可変回路 | |
JP2000244261A (ja) | 信号入力回路及びこれを用いた可変利得増幅器 | |
JP4206553B2 (ja) | 電圧・電流変換回路 | |
EP0156410A1 (en) | Amplifier arrangement | |
US6734720B2 (en) | Operational amplifier in which the idle current of its output push-pull transistors is substantially zero | |
US5914637A (en) | Gain-variable amplifier with wide control range | |
US5977760A (en) | Bipolar operational transconductance amplifier and output circuit used therefor | |
JP2896029B2 (ja) | 電圧電流変換回路 | |
JP3243947B2 (ja) | 演算増幅器 | |
JP2000261260A (ja) | 電圧・電流変換回路 | |
JP2902277B2 (ja) | エミッタホロワ出力電流制限回路 | |
JPH0317512Y2 (ja) | ||
JP2797322B2 (ja) | 増幅器 | |
JPH11177353A (ja) | 電圧電流変換回路 | |
JP2003224435A (ja) | アイソレーション増幅器 | |
JP3116595B2 (ja) | 演算増幅回路 | |
JP3547895B2 (ja) | 定電流発生回路 | |
JP2000114892A (ja) | 増幅回路 | |
JPH0487407A (ja) | バッファ回路 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20050825 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20080111 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20080129 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20080328 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20080513 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20080711 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20080805 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20080826 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20080924 |
|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20081007 |
|
R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111031 Year of fee payment: 3 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20141031 Year of fee payment: 6 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
LAPS | Cancellation because of no payment of annual fees |