JP4206134B2

JP4206134B2 - Ｃｍｏｓ画像センサに対する直流オフセット及び利得訂正

Info

Publication number: JP4206134B2
Application number: JP50265599A
Authority: JP
Inventors: サウアー，ドナルド，ジョン; レヴィン，ピーター，アラン
Original assignee: ダイアログイメージングシステムズゲーエムベーハー
Priority date: 1997-06-02
Filing date: 1998-06-02
Publication date: 2009-01-07
Anticipated expiration: 2018-06-02
Also published as: EP0986900B1; TW411613B; EP0986900A1; US5969758A; EP0986900A4; KR20010013305A; JP2002511215A; DE69831072D1; KR100572206B1; DE69831072T2; AU7711598A; WO1998056170A1

Description

発明の分野
本発明は、画像装置に関し、特に、相補型金属酸化膜半導体（CMOS）画像センサの相関二重サンプリング（CDS）回路に対する直流オフセット及び利得訂正に関する。
関連技術の説明
多種多様の画像装置や画像センサが今日、使われており、そこには電荷結合素子（CCD）画像センサおよび相補型金属酸化膜半導体CMOS画像センサが含まれている。CMOS画像センサは、通常、能動ピクセル画像センサと相関二重サンプリング（CDS）回路や増幅器の列やレジスタを利用し、上記アレイのピクセル画像センサの所定列の出力をサンプリングして保持する。ピクセルアレイの各能動ピクセル画像センサは、通常、ピクセル増幅装置（通常、ソースフォロワー）を含む。能動ピクセルセンサ（APS）という用語は、各ピクセルに付随するトランジスタのような能動装置内の電子画像センサに関連する。CMOS画像センサは、しばしば互換性良く、CMOS APS画像装置として、或いはCMOS能動ピクセル画像センサとして、言及される。能動ピクセル画像センサおよびアレイの各ピクセルの為に伴う回路は、本願ではAPS回路として言及される。
CMOS画像センサは、CCD画像センサより、幾つかの利点を有する。例えば、CCD画像センサは、複雑な製作条件および相対的に高いコストのため、CMOSプロセス周辺回路と簡単には一体化されない。しかし、CMOS画像センサは、CMOS画像センサを作動する為に必要な周辺回路と同一のCMOSプロセス技術で形成されることから、集積回路製作プロセスを用いて、チップ上の単一システムに一体化するのは簡単である。CMOS画像センサを用いることにより、ロジック及びタイミング、画像処理、アナログ・デジタル処理（Ａ／Ｄ）変換のような信号処理回路の全てを単一センサチップ内に有することが可能である。このように、CCD画像センサと比較すると、CMOSセンサを、標準CMOS ＩＣ製作プロセスを用いて、低コストで製造することができる。
その上に、CCD画像センサは、通常、それらを駆動する為に別個の電源を備えた３つの異なる入力電圧を要する。また、CCD画像センサは、比較的に高電圧を要し、そのため、比較的に高い動作電力も要する。対照的に、CMOS装置は、単に単一電源を要するだけで、それは、周辺回路を駆動する為にも使用可能である。これにより、CMOS画像センサは、電力消費という観点、また、電源用に向けられたチップ領域や「不動産」量という観点からも、利点を有する。CMOS画像センサは、動作用に要求される比較的に低い電圧電源の為、また、APSアレイ内のたった一つのピクセル列だけが読み出し中に有効であればよいため、比較的、低い電力条件を有する。
しかし、これらの利点にも拘わらず、CMOS画像センサも、CCD画像センサとの比較において、いろいろな欠点を有する。例えば、在来のCMOSセンサ構造では、選択またはAPSピクセル回路の有効行は、水平ブランキング期間中、CDS回路の行に並行して読み出される。その後、CDS回路の行の出力は、横シフトレジスタによって迅速にスキャンされ、共通出力ポートに対しそのラインが読み出される。この方法における一つの問題は、CDS回路間のいかなる不整合も、捕捉画像で列固定パターン雑音（FPN）のアーチファクトが生じる点である。そのような不整合は、通常、CDS回路によって与えられる信号増幅及び処理における異なる直流及び利得オフセットに起因する。CMOS画像センサによって与えられるFPNアーチファクトは、それらが画像を横切ってランダムに分布しておらず、列毎のベースで一列になっていることから、通常、非常に明らかである。CCD装置は、通常、FPNアーチファクトになる傾向は少なく、捕捉された実際の信号電荷は、直列CCDレジスタに伝達されて記憶され、そのため、列から列への信号利得及びオフセットの差によって影響されない。
したがって、現在のCMOS画像センサは、過度のFPNの為、更に、限られた（過度のFPNによって、部分的に減じられた）ダイナミックレンジ（約７２ｄＢ）と、低感度になる低い充填比（APSピクセル回路の全領域に対する光検出器領域の比）の為、CCD画像器と比べて、未だに劣った画像性能を有する。したがって、改善されたCMOS画像センサが必要になっている。
概要
画像システムと、画像システムの画像器のCDS回路の行の相関二重サンプリング（CDS）回路間の差の為の訂正方法。一実施例によると、初期値を有する複数の利得訂正係数と、初期値を有する複数の直流オフセット訂正係数とが記憶される。基準直流オフセット値と基準利得値とが決定され、各CDS回路に対する利得値及び直流オフセット値が決定される。各CDS回路に対する利得値及び直流オフセット値は、基準利得値及び基準直流オフセット値とそれぞれ比較され、複数の利得訂正係数及び複数の直流オフセット訂正係数が前記比較により更新される。
【図面の簡単な説明】
本発明の、これら及び他の特徴、態様、利点は、以下の説明、付加されたクレーム、添付された図面により、より明らかになるであろう。
図１は、本発明の一実施例による、CMOS画像センサAPSピクセル回路と、列パラレルスイッチコンデンサ型相関二重サンプリング（CDS）回路である。
図２は、本発明による、図１のAPS回路とCDS回路を動作させる為に使用される波形を示すタイミングダイアグラムである。
図３は、本発明の一実施例による、図１のCDS回路の残留直流列オフセット及び利得オフセットを訂正し、列固定パターンノイズを減じる為の方法を示すフローチャートである。
好適実施例の説明
CMOS画像センサ回路
図１を参照すると、そこには、本発明の一実施例による、CMOS画像センサのAPS回路１１０および列パラレルスイッチトコンデンサ型CDS回路１５０の回路図が示されている。一実施例において、APS回路１１０は、６４０（Ｈ）×４８０（Ｖ）の内の一つである。APSアレイ（図示せず）とCDS回路１５０は、６４０個のCDS回路行の一つであり、APSアレイの各列に対する一つである。
動作において、APSアレイの所定のラインや行の表示に先立つ水平ブランキング期間中、APS回路の所定行が起動される。各APS回路は、前の集積期間中（光検出器が電荷を集積する期間中）、APS回路の光検出器に印加されてきた光の強度に関連した出力電圧を供給する。有効化された行の各APS回路の出力信号は、同一列の為にCDS回路によってサンプリングされて保持される。その後、６４０個のCDS回路の各々の出力は、連続的にバッファに印加され、各列の信号は、増幅され、必要に応じて、更なる信号処理の為にＡ／Ｄコンバータ（図示せず）に印加され、モニタ（図示せず）に表示される。
改善された充填比を有するAPS回路
APS回路１１０は、アレイの一つのピクセルを表わすが、それは、光検出器１１６と３つのNMOS電界効果型トランジスタM1、M2、M3を備えている。一実施例において、光検出器１１６は、ｎーチャンネル光検出器に埋め込まれたバーチャルゲートである。APS回路１１０は、伝達ゲート信号TR、位相リセット信号PR、VRow（y）、Col_Read（x）の信号を供給するバスラインに結合されている。光検出器１１６は、トランジスタM1のグランド及びソース間に電気的に結合されている。トランジスタM1のゲート端子は、TR信号ラインに結合され、トランジスタM1のドレイン端子は、トランジスタM2のソース端子とトランジスタM3のゲート端子に結合され、これらの接続点は浮遊拡散（FD）感知ノード１１５を形成する。PR信号ラインは、トランジスタM2のゲート端子に結合され、ラインVRow（y）はトランジスタM2、M3のドレイン端子に結合されている。トランジスタM3のソース端子は、Col_Read（x）ラインを介してCDS回路１５０に結合されている。弧形シンボル（x）、（y）は、APSピクセルアレイの列（ｘ座標）または行（ｙ座標）を記述するｘーｙ座標系を言及し、それは、アレイの選択された列と行が、有効化の為に指定されることを許容するものである。
トランジスタM1は、蓄積された光信号電荷の読み出し中、光検出器１１６からＦＤノード１１５までの電荷の移動を制御する為に使用される。トランジスタM2は、基準レベルにFDノード１１５をリセットする為に使用される。トランジスタM3は、列読み出しラインCol_Read（x）を選定された行で駆動する為に、ソースフォロワーとして使用される。また、トランジスタM3も同様に、APSアレイの他の行が読まれている間中、絶縁スイッチとして役立つ。第４のトランジスタは行選択用トランジスタと呼ばれるが、このトランジスタはトランジスタM3とCol_Read（x）ラインとの間で直列に結合され、APS回路が読まれていないとき、すなわち、APS回路を含む行が有効でないとき、Col_Read（x）ラインのような共通ラインに結合された、他のAPS回路から上記APS回路を絶縁するという点を除き、前のAPS回路は機能性という点でAPS回路１１０のトランジスタM3に類似したトランジスタを有する構成を利用する。しかし、APS回路１１０は、Col_Read（x）出力ラインに行選択トランジスタを通じて結合されるというよりは、その出力が直接Col_Read（x）出力ラインに結合されたソースフォロワートランジスタM3を含む。
行選択用トランジスタにより通常、与えられる絶縁機能は、図２のタイミングダイアグラム２００について以下に更に詳細に説明されるように、本発明ではトランジスタM3のドレイン及びゲート電圧を制御することによって実行される。APS回路１１０は、４つではなくて３つのトランジスタだけを利用するので、チップレイアウトにおいて多くの領域が光検出器に使うことができ、より高い充填比が達成できる。充填比は、APS回路レイアウトの全領域に対する光検出器領域の比率として定義される。
他の実施例において、他の型の光検出器は、p-基板光検出器または光ゲート検出器に対するN+のような、バーチャルゲート埋込み型ｎ-チャンネル光検出器の代わりに光検出器１１６用に利用してもよい。しかし、バーチャルゲート埋込み型ｎ-チャンネル光検出器は、広いスペクトル帯にわたり優れた量子効率を持ち、完全な電荷移送モードで動作可能であるが、以下に説明するように、CDS回路１５０によって除外されるFDノード１１５（後述）上のkTCリセット雑音を許容するものである。さらに、バーチャルゲート光検出器は、多結晶光ゲートが与えるより、良好なブルーレスポンスを与える。しかし、バーチャルゲート検出器の製作には、通常のCMOSプロセスと比較すると２つの付随的実行ステップを要し、そのため、幾つかの既存の低コストIC製作処理では実行できないかもしれない。比較すれば、フォトダイオード検出器は、標準CMOSプロセスを変形することなく使用することができる。
一実施例において、各APS回路が４７％の充填比を有する３-トランジスタNMOS ７．５×７．５mmの能動ピクセルである場合、APS回路１１０は、０．５mmのCMOS単一多結晶トリプル-金属（SPTM）プロセス設計規則及び技術から形成される。例えば、これを、1/3”光学部品と互換性を有し４．８×３．６mmの画像サイズを有する640（H）x 480（V）APSアレイと共に使用してもよい。他の実施例において、APS回路１１０は、３４％充填比を有する３-トランジスタNMOS ５．６×５．６mmの能動ピクセルである。例えば、これを、1/4”光学部品と互換性を有し３．６×２．７mmの画像サイズを有する６４０（H）x ４８０（V）APSアレイと共に使用してもよい。４以上のトランジスタが各APS回路に利用される場合、獲得可能であるものより、これらの充填比は高い。
スイッチトキャパシタCDS回路
トランジスタMN1のゲート端子はLoadラインに結合され、トランジスタMN1のソース端子は電流源１５５に結合され、それは２０mAの負荷電流ILを与える。トランジスタMN1のドレイン端子はCol_Read（x）ラインを介してAPS回路１１０の出力に結合され、更に、５０kWの電気抵抗を有する抵抗R1の端子に結合されている。抵抗R1の他の端子は、ゲート端子がサンプル及び保持ラインSHに結合されたトランジスタM4のソース端子に結合されている。
トランジスタM4のドレイン端子は、ノード１５７で、コンデンサC1を介してグランドに結合され、更にコンデンサC2の一端子に結合されている。コンデンサC1、C2の各々は、４pFの容量を有する。コンデンサC2の他の端子は、ノード１５６でトランジスタM5のソース端子及びトランジスタM6のドレイン端子に結合されている。トランジスタM5のゲート端子はCLラインをクランプする為に結合され、トランジスタM5のドレイン端子は、基準電圧ラインVRに結合されている。トランジスタM6のゲート端子は列選択ラインCol_Sel（x）に結合され、トランジスターM6のソースは水平信号ラインHSigに結合され、それは、バッファ（図示せず）、２pFの寄生容量Csを通じてグランド、更に、トランジスタM7のソース端子に結合されている。トランジスタM7のゲート端子は位相水平リセットPHR信号ラインに結合され、トランジスタM7のドレイン端子は基準電圧ラインVRに結合されている。
CDS回路１５０では、スイッチM4、M5、M6を伴うコンデンサC1、C2が使用され、各列にCDS機能を与え、バッファに対し水平読み出しを実行する。このように、入力信号は、以下に詳細に説明されるように、能動装置によって緩衝されることなく、Col_Read（x）ラインを介してCDS回路１５０により受信され、HSig線に提供される。能動増幅器は、典型的には、信号を緩衝する為に従来技術のCDS回路で使用され、CDS機能と水平読出し機能を与える。これらの能動増幅器は、直流及び利得オフセットを有し、これらは出力信号のピーク間電圧の０．５％を超えるFPNレベルに貢献する。
APS回路１１０によってCol_Read（x）ラインに提供された出力信号のクランプ、サンプリング、保持、読み出しする為にスイッチトキャパシタだけを使用することによって、能動増幅器の直流及び／又は利得オフセットの為の列の不整合の主原因が除去される。主に、列から列へとコンデンサC1、C2の数値間の不整合のため、通常、CDS回路１５０における残存第二オーダーの直流及び利得不整合が存在する。しかし、コンデンサ整合は、通常、ゲート酸化誘電体を備えて実現されたコンデンサを使用して、通常は０．１％より良好になる。このように、受動スイッチトキャパシタ回路だけを利用して出力ピクセル信号をサンプリング及び保持することにより、CDS回路１５０は、実質的に列間のFPNをピーク間のCDS出力電圧の０．１%未満に下げる。
CDS回路１５０の機能は、APS出力電圧の変化を示すノード１５６のCDS出力電圧を捕らえることであり、その後、CDS出力電圧に基づく電圧をHSigラインに印加する。これを行う為、APS出力電圧の変化は、CDS出力電圧で反映されなければならないが、APS基準電圧及び、APS基準電圧の一部である、いかなるkTC雑音コンポーネントにも反映されてはならない。最初に、更に詳細には以下に説明するが、基準電圧VRとAPS基準電圧との差は、コンデンサC2を横切って印加され、その後、ノード１５６のCDS出力電圧は、最初に基準電圧VRで、浮遊することが許容される。その後、APS出力電圧が変わった後、新たなAPS出力電圧はノード１５７に印加され、それは、APS出力電圧の変化と等しい量だけ、ノード１５６でCDS出力電圧を降下させる。次に、直列容量を形成するようにコンデンサC1、C2はAPS回路１１０から絶縁され、APS出力電圧はコンデンサC1、C2の直列結合で記憶されるネット正信号電荷として表示される。それから、コンデンサCsは最初に基準電圧VRで充電されていたことから、コンデンサC1、C2および寄生容量Cs間の既知の関係に応じて、ノード１５６はHSigラインに結合され、それが、HSigラインに新たな電圧を印加する。
CDS回路１５０は、３つのスイッチ（トランジスタM4、M5、M6）に結合された２つのコンデンサ（C1とC2）を提供することにより、これらの機能を実行することができるが、ここで、第１スイッチ（M4）は、選択的に第一及び第２コンデンサC1、C2の端子の接点（ノード１５７）を、Col_Read（x）ラインに結合し、このラインが、APS回路１１０から捕捉されるべき入力信号を供給する。第２スイッチ（M5）は、第２コンデンサ（C2）の第２端子に結合されたノード１５６を選択的に基準電圧VRに結合し、第３スイッチ（M6）は、ノード１５６を選択的にHSigラインに結合する。
APS回路及びスイッチトキャパシタCDS回路の動作
ここで図２を参照すると、本発明により、水平ブランキング期間中、図１のAPS回路１１０とCDS回路１５０を動作させる為に使用される波形が図示されている。VRow（y）ライン、PR（y）ライン、Loadライン、TR（y）ライン、CLライン、SHラインに印加される入力信号は、プロセッサ１２０のような多目的プログラムプロセッサ等の信号生成用回路によって生成される。
初期リセット
電流列の為の水平ブランキング期間前に、光検出器１１６は、前の集積期間中に、光検出器１１６の表面に到達した光の強度に応じて電荷を蓄積または集積してきた。APS回路１１０を含む行が、行の前の読み込み後にリセットされた後（フレーム表示率にもよるが、従前は通常、１／３０又は１／６０秒）、集積期間が始まる。行が読まれた後、各APS回路はリセットされ、更に以下に詳細に説明するように、PR（y）ライン上の信号はロー状態からハイ状態（５V）に切り替えられ、TR（y）ライン上の信号はハイ状態（２．５Ｖ）からロー状態（０．５Ｖ）に切り替えられる。APS回路１１０がリセットされると、光検出器１１６は、ほぼ２．０Ｖの電圧に設定され、TR（y）がロー状態、よってトランジスタM1が開放されるので、APS回路１１０の残部に関し浮遊状態になる。
集積期間中、光子が光検出器１１６の表面領域に衝突するので負電荷がたまり、それにより、この期間中に集積された光の強度に応じて、初期電圧２．０Ｖを下げる。この電圧は、一つには焦点ぼけを避ける為に、最小限のほぼ０Ｖでクランプされる。焦点ぼけは、ピクセル飽和を越えた過剰電荷が隣接ピクセルにこぼれ、ぶれ及び関連画像アーチファクトを引き起こす現象である。このように、水平ブランキング期間の始めでは、２．０Ｖから０Ｖの範囲で付随電圧および光検出器１１６の電荷が存在する。この電荷は、FDノード１１５に移動され、そこで、対応する負電圧変化を起こす。その後、この電圧変化は、以下に更に詳細に説明されるように、CDS回路１５０に移動され、サンプリングされる。
ソースフォロワートランジスタの絶縁機能
前のAPS回路では、VRow（y）ラインは、固定電源電圧を供給する。本発明では、VRow（y）は、水平ブランキング期間中だけ５Ｖが与えられ、トランジスタM3は、列選択用トランジスタによって以前に与えられていた絶縁機能を提供することができる。VRow（y）がオフ即ち１Ｖ信号を与え、PR（y）がハイ状態にあるとき、トランジスタM2はスイッチオンになり、FDノード１１５をクランプし、トランジスタM3のゲートをVRow（y）の電圧、即ち、ほぼ１Ｖになる。このように、電流行（そのため、電流APS回路１１０）が有効でないとき、トランジスタM3のゲート端子は、トランジスタM2を介してVRow（y）によってロー状態に保持され、その（トランジスタM2の）ゲート端子はPR（y）によってハイ状態に保持される。これは、APS回路１１０とCol_Read（x）ラインとの間で開回路を与えることによりトランジスタM3をスイッチオフに保ち、もって、APS回路１１０とCol_Read（x）ラインと、Col_Read（x）ラインに結合された他の４７９個のAPS回路間に絶縁性を提供する。この方法では、ゲート端子の出力電圧をソース端子で列読み出しラインCol_Read（x）に印加するソースフォロワーとして役立つトランジスタM3は、APSアレイの他の列が有効であるとき、すなわち、APS回路１１０の集積期間中、絶縁スイッチとしても役立つ。
水平ブランキング期間中の出力信号の読出しと捕捉
水平ブランキング期間の始めに、VRow（y）ライン上の信号は、１Ｖから５Ｖに切り替わるが、PR（y）ラインの電圧は５Ｖのままである。これにより、FDノード１１５を（５Ｖ-Vtn）にリセットするが、ここで、VtnはトランジスタM2のしきい値電圧である。Vtnは、ほぼ０．６Ｖなので、FDノード１１５の電圧は、この地点で、ほぼ４．４Ｖプラス又はマイナスkTC雑音の微量分、通常１ミリボルト（０．００１Ｖ）未満の大きさ、に設定される。次に、PR（y）ラインはハイ状態からロー状態に切り替わり、これがトランジスタM2をスイッチオフにし、そのため、FDノード１１５を浮遊状態にすることを許容し、電荷が光検出器１１６から移動される時には、電圧が減少する。（kはボルツマン定数、Tは温度、Cは容量の場合）kTC雑音は、トランジスタM2のMOSチャンネルの抵抗における熱的雑音に起因する。特にリセット状態の例では、kTC雑音は０．００１Ｖであろう。
FDノード１１５のほぼ４．４Ｖ（+kTC雑音）という前提条件の電圧は、十分に高い初期電圧であり、TR（y）が短時間後にハイ状態に切り替えられるときには、光検出器１１６からの電荷移動によって引き下げられる。この方法で、FDノード１１５を再設定することは、そのノードが電荷を光検出器１１６から移動させることに対し受動的になっていることから、ノードの前提条件又は前充電として言及されてもよい。
次に、Loadラインがハイ状態に切り替わり、それにより、CDS回路１５０のトランジスタMN1をスイッチオンにし、電流源１５５が、ソースフォロワートランジスタM3のソース端子を通じて電流を引くことを許容する。VRow（y）ラインの５Ｖ電位は、ソースフォロワーモードでトランジスタM3に対するドレイン供給として作用する。トランジスタM3は、よって、ソースフォロワー増幅器として作用し、ゲート電圧マイナスほぼ０．６Ｖの閾値低下とほぼ等しい電圧をCol_Read（x）ラインで出力する。
そのため、現在の例を用いると、トランジスタM3のゲート電圧がほぼ４．４Ｖ＋kTC雑音＝４．４０１Ｖであることから、Col Read（x）ラインの出力電圧は、光信号電荷がFDノード１１５に移動される前の期間中、ほぼ３．８Ｖ＋kTC雑音＝３．８０１Ｖになる。この段階で、Col_Read（x）ラインの電圧（３．８０１Ｖ）は、APS基準電圧として言及されてもよいが、これは、光信号電荷がFDノード１１５に移動される時に生じる電圧差を測定する基準として役立つからである。一般的に、Col_Read（x）上に現われ、ソースフォロワートランジスタM3によって生成される出力電圧は、APS出力電圧として言及されてもよい。CDS回路１５０で捕捉される信号は、光信号電荷がFDノード１１５に移動された後のAPS出力電圧とAPS基準電圧との差であり、この基準電圧はkTC雑音による構成要素を含んでもよい。この信号は、FDノード１１５に移動された光信号電荷量によって生じる差であり、そのため、集積期間中、光検出器１１６に衝突する光の強度を表わす。
Loadラインがハイ状態に切り替わった後の次の３μｓの間、トランスファゲートラインTRは、およそ０．５Ｖでロー状態のままであり、クランプパルスCLと同様にサンプル及び保持パルスSHも、CDS回路１５０に印加され、CDS回路１５０のコンデンサC2を横切り、出力基準電圧（マイナスVR）を記憶する。CLとSHがハイ状態になるとき、トランジスタM5、M4はスイッチが開く。これによって、３．８０１Ｖの基準電圧がノード１５７に印加され、基準電圧VR（３Ｖ）がノード１５６に印加され、これをCDS出力電圧として言及してもよいこのように、コンデンサC2は、（３-APS基準電圧）＝（３-（３．８+kTC雑音））＝（３-３．８０１）＝-０．８０１Ｖの電圧差に対応した電荷を受ける。これにより、kTC雑音は、以下に説明するように、除去される。バーチャルゲート検出器の代わりにフォトダイオードを使うとき、フォトダイオードをリセットすることに付随するkTC雑音は、CDS処理を用いて除去することはできない。この場合、光検出器の容量を１０pfと仮定すると、kTC雑音は、通常、読み出し雑音フロアに、約４０エレクトロンrmsを加える。
次に、SHラインがハイ状態の間、CLラインは、ロー状態に切り替えられ、ノード１５６でCDS出力電圧を浮遊させる。このように、捕捉された光電荷に応じてCol_Read（x）ラインのネガティブステップ出力電圧変化によりノード１５７の電圧が変化するとき、それは、ノード１５７の電圧より低い０．８０１Ｖのままなので、ノード１５６のCDS出力電圧は同一量だけ降下する。
CLがロー状態に切り替わった後１μs未満に、TR（y）ラインは０．５Ｖから２．５Ｖへとハイ状態に切り替わり、トランジスタM1をスイッチオンにする。これによって、光検出器１１６にて集積期間中に貯えられた電荷は全て、順番に、トランジスタM1を通じてFDノード１１５に移動される。これにより、蓄積されてきた電荷量に比例し、それ自体、集積期間中のピクセルによって受け取られた光の強度に比例したFDノード１１５の電圧が下げられる。FDノード１１５の容量は、光検出器１１６の容量より幾分、小さくてもよく、電荷は比較電荷＝容量×電圧変化に応じて保存されることから、電圧変化の増幅を引き起こす。一実施例において、この増幅は、ほぼ２のオーダーであり、電荷蓄積により生じる光検出器の負電圧変化は、FDノード１１５にて、より大きい電圧変化と対応する。例えば、光検出器１１６にわたり−０．５Ｖの変化は、FDノード１１５及びCol_Read（x）ラインでは、−１Ｖの変化を引き起こす。
このように、TR（y）ラインが２．５Ｖに切り替わるとき、光検出器１１６に貯えられる光信号電荷は、FDノード１１５で切り替えられ、Col_Read（x）ラインにおける負進行信号電圧ステップ（a negative going signal voltage step）を引き起こす。例えば、−１ＶのFDノード１１５での変化を仮定すると、２．８０１Ｖ＝（３．８Ｖ＋kTC雑音）−１Ｖの場合、FDノード１１５での電圧は、４．４０１Ｖから３．３０１Ｖに降下し、Col_Read（x）ラインの電圧は、３．８０１Ｖから２．８０１Ｖに降下する。
SHがハイ状態にある間、Col_Read（x）ラインの新たな出力電圧（２．８０１Ｖ）は、ノード１５７でコンデンサC1を横切って印加される。すなわち、ノード１５７の電圧は、１Ｖだけ降下し、その変化は感知された光量を表わす。ノード１５６のCDS出力電圧は、浮遊状態にあることから、（VR＝３Ｖから）１Ｖだけ降下し、ノード１５７の電圧より０．８０１Ｖだけ低くなり、よって、２．０Ｖの電圧（＝２．８０１−０．８０１）又は（３−１）を有する。このように、Col_Read（x）ラインの電圧変化による電圧変化だけがノード１５７の新たな電圧に影響を与えるという理由から、kTC雑音は、HSigラインに印加される電圧に影響を与えることから効率よく除外される。
ほぼ３μsの間、ハイ状態になり、コンデンサC1、C2の直列接続を、トランジスタM4及びそれに結合される残りの回路から絶縁した後、SHラインのサンプル及び保持パルスは、次に、ロー状態に変わる。このように、この点で、結合インピーダンス２pFのコンデンサC1、C2の直列接続を横切るCDS出力電圧は２Ｖになる。したがって、スイッチトキャパシタを使うことにより、この点でのCDS回路は、既知容量を横切る既知の基準電圧（VR）からの電圧変化を引き起こし、電圧変化は、どのkTC雑音でもなく、APS出力電圧の変化だけに対応する。APS出力電圧自体の変化が光検出器１１６に蓄積される電荷量と対応するので、CDS出力電圧が当初から既知基準電圧Vであったときから、CDS出力電圧は、光検出器１１６によって集積される光量を決定する為に使用してもよい。
次の集積期間に対するリセット
そのため、この期間の最後に、ノード１５６の電圧は、基準電圧VR（通常、３Ｖ）マイナス信号電圧コンポーネントに等しくなり、それは、コンデンサC1，C2の直列接続によってネット信号電荷として記憶される。SHラインがロー状態に切り替わった後、ソースフォロワー負荷電流ILは、LOADラインをロー状態に切り替えることによって取り除かれ、PR（y）ラインは５Ｖに切り替わるが、TR（y）はハイ状態のままである。これが、光検出器１１６をほぼ２．０Ｖにリセットし、その後、TR（y）ラインは光検出器を絶縁する為にロー状態に切り替わり、光検出器１１６は再び、次の集積期間の為に電荷を蓄積始める。次に、VRow（y）ラインはロー状態に切り替えて１Ｖにするが、PR（y）はハイ状態のままである。上述したように、これがトランジスタM2がスイッチオンになり、VRow（y）に対するトランジスタM3のゲート（FDノード１１５）をクランプする。これにより、トランジスタM3はスイッチオフに保ち、そのため、APS回路１１０及びCol_Read（x）ライン間を絶縁状態にする。
CDS出力電圧の読み出し
ピクセルの電流行又はラインがAPSアレイからCDSの行に水平ブランキング期間中に読まれた後、ピクセル値の行を決定する為に使用されてもよいCDS出力電圧の行は、水平ピクセルレートで水平スキャニングシフトレジスタ（図示せず）によって生成された信号に応じて、Col_Sel（x）制御ラインをスキャンすることにより、スキャンライン期間中、表示又は他の目的のため、CDS回路を（ノード１５６から）読み出すことが可能である。各列におけるコンデンサＣ１及びＣ２の直列接続により蓄えられたネット信号電荷は、続いて起こるCol_Sel（x）制御ラインの起動によって水平クロックレートで単一出力バスラインHSigに対して迅速にスキャンされる。PHR及びCol_Sel（x）ラインは、重複しないポジ型進行パルスを供給し、HSigラインは、PHRがハイ状態のとき、最初に基準電位 VR（＝３Ｖ）にリセットされる。その後、PHRラインはロー状態になり、Col_Sel（x）はハイ状態になり、これがC1、C2で蓄えられたネット信号電荷をCsに再分配する。
一実施例において、コンデンサC1、C2は、これらの直列容量がHSigライン上の容量Cs（例えば、２pF）に等しくなるように選択される。これにより、CDS出力電圧の読み出し後のHSigライン上の信号電圧は、ノード１５６のCDS出力電圧（現在の例では例えば２V）及びトランジスタM7のドレインに印加された電圧VR=３V又は２．５Vの平均にされる。そのため、HSigラインでの３．０Vから２．５Vの信号変化は、−０．５Vになり、それは、ノード１５６のCDS出力電圧において生じた信号変化−１Vの２分の１である。既知の寄生コンデンサCsが与えられると、既知のコンデンサC1、C2、HSigラインのVRの初期電圧からの信号変化は、ノード１５６のCDS出力電圧における信号変化の一定した分数（現在のケースの場合、１／２）になり、それ自体、FDノード１１５の信号変化と同一である。
そのため、HSigラインの信号変化は、以前の集積期間中に光検出器１１６によって受けられた光量を決定する為に使用できる。例えば、ノード１５６をHSigラインに結合することによってCDS出力電圧を読んだ後、HSigラインの電圧は３．０Ｖから新たな電圧まで減少し、その後、それはバッファに、そしてプロセス回路に印加される。新たな電圧は、基準電圧VR=３Ｖから減じられ、HSigライン上の信号変化又は差を決定する。この信号変化は、CDS出力電圧の信号変化の２分の１であり、それ自体、APS回路１１０によって捕捉された信号電荷量に比例する。そのため、新たなHSig電圧及び初期基準電圧間の差は、最も最近の集積期間中、APS回路１１０の光検出器１１６に衝突する光量の表示である。
CDS回路１５０の帯域幅は、R1，C1，C2の値を調節することにより制御してもよい。例えば、記述した実施例では、クランプ時間定数は０．４μｓであり、それは、４００ｋＨｚの帯域幅に対応する。APS回路１１０のソースフォロワートランジスタM3が、３０nV/√Hzの広帯域雑音レベルを有する場合、その後、ソースフォロワーM3 雑音貢献は、（２０pFというＦＤノードコンデンサに対し）FDノード１１５が言及された約３．６エレクトロンrmsである。また、説明された実施例におけるようにC1=C2=4pFの場合、C1，C2，CDS回路１５０によって生成されたkTC雑音の求積法合計は、FDノード１１５を言及した約５．７エレクトロンである。
列利得及び直流オフセット訂正
先に説明したように、CDS回路は、異なる直流オフセット及び利得を有し、それらは捕捉画像内で列FPN加工品になる。信号増幅を目的とする能動装置を使用する従来技術のCDS回路では、これらの異なるパラメータは、典型的に、CDS回路行のCDS回路内で能動装置の異なる直流オフセット及び利得によるものである。前述したスイッチトキャパシタCDS回路１５０において、能動コンポーネントCDS回路を備えた典型的なものより大きさは小さいけれども、コンデンサの不整合とCDS回路１５０の他のコンポーネント間の（他のCDS回路に関する）不整合も同様に、異なる利得と直流オフセットに起因し得る。さらに、回路パラメータは、動作中、変えてもよく、列間の直流オフセット及び利得の不整合になる。
ここで提供されているのは、CDS回路１５０や能動装置CDS回路のようなCDS回路の直流オフセット及び利得における差を訂正し、列FPNを減じる方法である。更に詳細に以下に説明されるように、該方法は、垂直ブランキング期間中、APS画像センサの各列の為のCDS回路の直流オフセット及び利得を測定すること、それから、これらの値の、基準値連続移動平均に対する比較を用いて、これらパラメータにおける差による出力ビデオにおいて表れるFPN加工品に対し訂正することを包含する。この方法は、プロセッサ１２０により実行されるが、これは、図１の回路ダイアグラム１００について上述されたラインVRow（y），PR（y），Load，TR（y），CL，SHに印加される入力信号を発生させる為に使用される。
ここで図３を参照すると、そこには、本発明の一実施例による、図１のCDS回路１５０の直流列オフセット及び利得差を訂正して列FPNを減じる為の方法を図解するフローチャートが示されている。一実施例において、二つのデジタル１−Ｈデジタル係数ラインメモリおよびレジスタは、各列CDS回路の為の電流直流オフセット及び利得訂正係数を記憶する為に使用されている。どんな訂正もいかなるCDS回路に必要ない（ステップ３０１）、すなわち、不整合がないことが最初に推定されることから、最初に全ての係数はゼロに設定されている。
次に、基準直流オフセット値を表す「基準ゼロ出力値」が、好ましくは垂直ブランキング期間中（ステップ３０２，３０３）、いかなる訂正係数も適用されない単一の基準CDS回路から得られる。垂直ブランキング期間は、どんなAPS回路の出力もサンプリングするため、列CDS回路の何もが当該期間中には使用されず、そのため、通常は捕捉ピクセル信号を二値化する為に使用されるＡ／Ｄ回路は、その訂正を実行する為に使用することができることから、垂直ブランキング期間が使用するには便利である。
例えば、CDS回路行の最初のCDS回路は、基準CDS回路として選択してもよい。これは、図２のタイミングダイアグラムについて前述したように、基準CDS回路に入力されるCol_Read（x）ラインに「ゼロ変更信号」を印加すること、およびサンプル及び保持及びクランプパルスを、それぞれSH，CLラインを介して、CDS回路に印加することにより、行われてもよい。
この入力ゼロ変更信号入力に応答してCDS回路によって提供された出力信号（すなわち、CDS出力電圧が印加された後のHSigライン上の電圧）は、基準ゼロ出力値として使用してもよい。「ゼロ変更信号」は、光電荷がステップダウンする前にCol_Read（x）ラインに印加されたAPS基準電圧、すなわち、ゼロの光学入力を有するAPS回路によって供給されたAPS出力電圧のような典型的な電圧に等しい。
同様に、「フルウエル出力値」は、フルウエル電圧信号をCol_Read（x）ラインに印加すること、再び、サンプル及び保持及びクランプパルスを基準CDS回路に印加すること（ステップ３０４）によって、基準CDS回路から得られる。フルウエル電圧信号は、好ましくは、ゼロ以外の電圧である。この入力フルウエル信号に応答してCDS回路によって供給された出力信号は、基準ゼロ出力値との組み合わせで使用し、基準CDS回路の基準利得を計算してもよい（ステップ３０５）。
一実施例において、基準利得及び基準ゼロ出力値の連続した移動平均は、メモリ内に記憶される。例えば、平均基準値は、最後の１０個の基準利得及び基準ゼロ出力値の平均を表してもよい。こちらの値と他のCDS回路の値との間の差はバックグランド雑音より少なく変化するかもしれないことから、基準値の移動平均を使用するのが望ましいかもしれない。この方法で移動平均を使用することにより、たとえ、バックグランド雑音の変動が、利得及び直流オフセット差に起因したFPNより大きい場合であっても、これらの差を検知するのに役立つ。
そのため、基準利得及び基準ゼロ出力値が、垂直ブランキング期間にステップ３０３，３０５で決定されると、そのような最後の１０の基準値を一緒に平均することにより、平均基準利得及び平均基準ゼロ出力値が更新される（ステップ３０６）。この平均化を実行するため、最後の１０個の基準利得及びゼロ出力値も、メモリ内に記憶される。他の実施例において、移動平均は多かれ少なかれ最後の１０個の基準値で計算することができる。他の別の実施例では、平均化は全く使用されず、単に、電流基準値が、他のCDS回路に対する対応パラメータとの比較の為に使用される。
いったん基準値が得られ、平均基準値が更新されると、対応パラメータ（直流オフセット及び利得）は各CDS回路に対し測定される。入力ゼロ変更信号は、各列用の各CDS回路に印加され、各CDS回路に対するゼロ出力値を発達させる（ステップ３１１）。これは、垂直（列）Col_Read（x）信号ラインの全てを同時にゼロ変更信号に切り替え、CDS出力電圧によって生じたHSigライン上の出力信号を測定することにより、行うことができる。
同様に、各CDS回路の利得は、フルウエル電圧信号を各CDS回路に印加すること、そのCDS回路に対するフルウエル出力値をCDS出力電圧により生じたHSigライン上で出力信号を測定すること、更に、その利得をフルウエル出力値及び当該回路の為のゼロ出力値を使用することによって計算することにより、算定される（ステップ３１２）。その後、各CDS回路のゼロ出力値と利得と平均基準ゼロ出力値と平均基準利得の間の差は、それぞれ、対応する訂正係数を更新する方法に使用される。一実施例では、各CDS回路に対する直流オフセット及び利得の差は、デジタル減算器を用いて算定され、符号ビット、すなわち、所定CDS回路に対する直流オフセット及び利得が、平均基準値より大きいか小さいかを決定する。符号ビットに応じて、レジスタに記憶された電流係数値は、以前に決められた増加ステップサイズによって増加又は減少される（ステップ３１３）。
訂正係数は、水平ピクセルレートで動作するアナログ又はデジタル直流オフセット及び利得訂正回路を制御する為に読み出される。利得及び電流オフセット用訂正係数は、アナログ又はデジタル信号出力のどちらか一方において、チップ上のAPS画像センサに印加されてもよい。アナログ信号訂正は、幾つかの適用例においてコストの利点があり、そこでは、アナログ信号は直接、当該システムによって利用される。また、訂正デジタル出力を、使用することができる。
上述した技術を用いて、デジタルサーボループが使用され、そこでは、フィードバックループに直流オフセット及び利得訂正回路が含まれ、そのため、それらが訂正用の十分なダイナミックレンジを供給する限り、これらの回路の伝達機能は致命的ではない。一実施例では、訂正係数を変更する為のステップサイズは、ランダム雑音によって設定された明らかなしきい値より低くなるように選択されている。
図１のCDS回路に対し、残余直流オフセット及び利得エラーは、ピーク間フルスケールCDS出力電圧の０．１％の範囲内であると期待されている。そのため、そのようなCDS回路１５０に対する係数訂正を実行するため、デジタル直流オフセット及び利得係数を記憶しエラーで２０×減少を達成して最大０．３％の訂正範囲を提供する為に必要な解像度は、およそ６０内で１パートである。よって、各列CDS回路に対する２つの６ビット訂正係数は、この方法のFPN訂正を実行する為に利用可能である。従来技術で使用された能動CDS回路のような他のタイプのCDS回路に対し、直流オフセット及び利得エラーは高くなっており、そのため、訂正係数に対し多くのビットが必要である。
この方法では、各CDS回路の係数は、漸次、適切な訂正係数に集中する。現在の方法も同様に、連続して更新係数が動作中に画像器又は駆動回路パラメータにおける変更を考慮する為に提供されることが許容されている。そのため、現在の方法は、訂正係数を変更し、直流オフセット及び利得オーバータイムにおける変更に応答することができる。これらの変更は、例えば、通常動作中のカメラ温度変化のような小さな電圧又はタイミング変動から生じてもよい。そのため、訂正係数は、出力ビデオにおいて表れるであろうFPNアーチファクトの為に訂正する為に使用されてもよい。他の実施例では、CDS回路の利得ではなく直流オフセットだけが訂正されている。
付加クレームで列挙されているように、本発明の原則および範囲から逸脱することなく、当業者によって、この発明の性質を説明する為に上述されてきた部品の詳細、材料、配置における様々な変更がなされてもよいことが理解されるであろう。

Claims

画像器の相関二重サンプリング（CDS）回路行のCDS回路間の差を訂正する方法であって、
（a）初期値を有する複数の利得訂正係数を記憶するステップと；
（b）初期値を有する複数の直流オフセット訂正係数を記憶するステップと；
（c）基準直流オフセット値と基準利得値を決定するステップと；
（d）各CDS回路の為の利得値と直流オフセット値を決定するステップと；
（e）各CDS回路の為の利得値と直流オフセット値を、基準直流オフセット値および基準利得値とそれぞれ比較するステップと；
（f）前記比較に応じて、複数の利得訂正係数および複数の直流オフセット訂正係数を更新するステップと；を備える方法。
ステップ（ｃ）は：
（1）ゼロ変更信号を基準CDS回路の入力部に印加し、基準直流オフセット値を決定する為に基準CDS回路により出力されたゼロ出力値を測定する、ステップと；
（2）フルウエル信号を基準CDS回路の入力部に印加し、基準フルウエル出力値を決定する為に上記基準CDS回路により出力されたフルウエル出力値を測定し、更に、ゼロ変更信号、フルウエル信号、基準直流オフセット値、基準フルウエル出力値に応じて、基準利得値を計算するステップと；を有する、請求項１記載の方法。
ステップ（c）は、
（1）ゼロ変更信号を基準CDS回路の入力部に印加し、電流基準直流オフセット値を決定する為に基準CDS回路により出力されたゼロ出力値を測定するステップと；
（2）フルウエル信号を基準CDS回路の入力部に印加し、フルウエル出力値を決定する為に基準CDS回路により出力されたフルウエル出力値を測定し、更に、ゼロ変更信号、フルウエル信号、基準直流オフセット値、基準フルウエル出力値に応じて電流基準利得値を計算するステップと；
（3）電流基準直流オフセット値および複数の前の基準直流オフセット値の移動平均を計算することにより、基準直流オフセット値を決定するステップと；
（4）電流利得オフセット値および複数の前の基準利得値の移動平均を計算することにより、基準利得値を決定するステップと；とを有する請求項１記載の方法。
記憶された直流オフセット及び利得訂正係数に応じて、各CDS回路の出力を訂正するステップを更に含む、請求項１記載の方法。
ステップ（e）は、各CDS回路の為の利得値及び直流オフセット値の差と、上記基準直流オフセット値及び基準利得値の差との符号をそれぞれ計算するステップを含み；ステップ（f）は、前記各訂正係数に対応した差の符号に応じて、ステップサイズにより、各訂正係数を増加または減少するステップを有する、請求項１記載の方法。
画像器のCDS回路行の相関二重サンプリング（CDS）回路間の差の為に修正する手段を提供する画像システムであって：
（a）初期値を有する複数の利得訂正係数および初期値を有する複数の直流オフセット訂正係数を記憶する記憶手段と；
（b）基準電流オフセット値および基準利得値を決定する手段と；
（c）直流オフセット値および各CDS回路の為の利得値を決定する手段と；
（d）直流オフセット値および各CDS回路の為の利得値を、基準直流オフセット値および基準利得値と、それぞれ比較する手段と；
（e）前記比較に応じて、複数の利得訂正係数および複数の直流オフセット訂正係数を更新する手段と；とを備える画像システム。
（b）手段は：
（1）ゼロ変更信号を基準CDS回路の入力部に印加し、上記基準CDS回路により出力されたゼロ出力値を測定して基準電流オフセット値を決定する手段と；
（2）フルウエル信号を上記基準CDS回路の入力部に印加し、上記基準CDS回路により出力されたフルウエル出力値を測定して基準フルウエル出力値を計算し、かつ、上記ゼロ変更信号、フルウエル信号、基準直流オフセット値、基準フルウエル出力値に応じて、基準利得値を計算する手段と；を備える、請求項６記載の画像システム。
（b）手段は：
（1）ゼロ変更信号を、基準CDS回路の入力部に印加し、上記基準CDS回路により出力されたゼロ出力値を測定して電流基準電流オフセット値を決定する手段と；
（2）フルウエル信号を、基準CDS回路の入力部に印加し、基準CDS回路により出力されたフルウエル出力値を測定して基準フルウエル出力値を決定し、かつ、上記ゼロ変更信号、フルウエル信号、基準直流オフセット値、基準フルウエル出力値に応じて電流基準利得値を計算する手段と；
（3）複数の前の基準電流オフセット値および上記電流基準直流オフセット値の移動平均を計算することにより、基準直流オフセット値を決定する手段と；
（4）複数の前の基準利得値および上記電流利得オフセット値の移動平均を計算することによって基準利得値を決定する手段と；を備える、請求項６記載の画像システム。
記憶された直流オフセットおよび利得訂正係数に応じて、各CDS回路の出力を訂正する手段を更に備える、請求項６記載の画像システム。
（d）手段は、各CDS回路の為の利得値及び直流オフセット値間の差と上記基準直流オフセット値及び基準利得値間の差の符号をそれぞれ計算する手段を備え；（e）手段は、前記各訂正係数に対応した差の符号に応じて、ステップサイズにより、各訂正係数を増加または減少する手段を含む、請求項６記載の画像システム。
（1）ピクセルセンサ回路のアレイのピクセル回路により与えられた出力信号をサンプリングするCDS回路行と；
（2）CDS回路の行の各CDS回路の入力、出力、制御ラインに結合されたプロセッサであって：
（a）初期値を有する複数の利得訂正係数を記憶し；
（b）初期値を有する複数の直流オフセット訂正係数を記憶し；
（c）基準直流オフセット値および基準利得値を決定し；
（d）各CDS回路の為の利得値および直流オフセット値を決定し；
（e）各CDS回路の為の利得値および直流オフセット値を、基準利得値および基準直流オフセット値とそれぞれ比較し；
（f）前記比較に応じて、複数の利得訂正係数および複数の直流オフセット訂正係数を更新する前記プロセッサと；を備える、画像システム。
ゼロ変更信号を基準CDS回路の入力部に印加し上記基準CDS回路により出力されたゼロ出力値を測定して基準直流オフセット値を決定すること；およびフルウエル信号を基準CDS回路に印加し上記基準CDS回路により出力されたフルウエル出力値を測定して基準フルウエル出力値を決定し、かつ、上記ゼロ変更信号、フルウエル信号、基準直流オフセット値、基準フルウエル出力値に応じて基準利得値を計算すること；により、プロセッサが基準直流オフセット値と基準利得値とを決定する、請求項１１記載の画像システム。
ゼロ変更信号を基準CDS回路の入力部に印加し上記基準CDS回路により出力されたゼロ出力値を測定して基準直流オフセット値を決定すること；およびフルウエル信号を基準CDS回路に印加し上記基準CDS回路により出力されたフルウエル出力値を測定して基準フルウエル出力値を決定し、かつ、上記ゼロ変更信号、フルウエル信号、基準直流オフセット値、基準フルウエル出力値に応じて電流基準利得値を計算すること；上記電流基準直流オフセット値及び複数の前の基準直流オフセット値の移動平均を計算すること；電流利得オフセット値及び複数の前の基準利得値を計算することにより基準利得値を決定すること；により、プロセッサが基準直流オフセット値と基準利得値とを決定する、請求項１１記載の画像システム。
上記プロセッサは、前記差異の符号に応じてステップサイズにより各訂正係数を増加または減少することにより前記比較に応じて、複数の利得訂正係数および複数の直流オフセット訂正係数を更新する、請求項１１記載の画像システム。
（a）CDS回路行と；
（b）初期値を有する複数の利得訂正係数と初期値を有する複数の直流オフセット訂正係数とを記憶するメモリ手段と；
（c）基準直流オフセット値と基準利得値とを決定する手段と；
（d）各CDS回路の為の利得値と直流オフセット値とを決定する手段と；
（e）各CDS回路の為の利得値と直流オフセットを、基準直流オフセット値と基準利得値とそれぞれ比較する手段と；
（f）前記比較に応じて、複数の利得訂正係数うと複数の直流オフセット訂正係数とを更新する手段と；とを備える画像システム。