JP4201949B2 - 半導体装置 - Google Patents

Description

【０００１】
【発明の属する技術分野】
この発明は、レーザビーム照射により、半導体チップ表面に形成されているヒューズ素子を高精度で切断するための位置決め用パターンを設けた半導体装置に関する。
【０００２】
【従来の技術】
アナログ半導体集積回路の装置において、アナログ特性の調整のためのレーザトリミング方法が知られている。例えば、特開平５−１３６７０号公報に記載されている。半導体ウエハに集積回路を２次元的にパターニングした後に、ウエハ状態で各々の集積回路の電気特性を測定する。次に、アナログ特性の調整のために、配線の一部に設けられたヒューズ素子を選択して、レーザビーム照射により切断する。このようなレーザトリミング方法により、ヒューズ素子の切断選択により、集積回路のアナログ特性を希望の特性に合わせ込むことができる。所定のヒューズ素子にレーザビームを照射するために、半導体ウエハ表面に位置決め用パターンが設けられている。
【０００３】
図２（ａ）は、従来の位置決めパターンの平面図、図２（ｂ）は、従来の位置決めパターンの断面図、図２（ｃ）は、その位置決め用パターンを光ビーム照射でＢ−Ｂ’線方向に沿って走査した場合の光反射量変化を示す図である。
【０００４】
従来の位置決めパターンは、シリコン基板７上に設けられたシリコン酸化膜からなる第１の絶縁膜８およびＰＳＧ膜などからなる第２の絶縁膜２０を外周部とし、その内側に、四角形のアルミニウム膜２１が配置されている。図２（ａ）のＢ方向に沿って光ビームを走査すると、アルミニウム膜２１の反射率が高いために、図２（ｃ）のような光反射パターンが得られる。位置決めパターンと集積回路の多結晶シリコン膜から成るヒューズ素子との間の位置関係は設計時に決められている。従って、位置決めパターンを光ビーム照射により検出することにより、所望のヒューズ素子の座標を計算し、その場所にレーザー照射することにより選択的にヒューズ素子をトリミングすることができる。
【０００５】
【発明が解決しようとする課題】
しかし、従来のレーザトリミングにおいては、ヒューズ素子と位置決めパターンとが異なる薄膜で形成されていたために、正確な位置決めができなかった。即ち、アルミニウムのパターンで位置決め用パターンを検出して、ヒューズ素子である多結晶シリコン膜をレーザトリミングした場合、図５のように、ヒューズ素子３１に対してレーザ照射領域３２が位置ずれする。レーザ照射領域３２はエネルギー分布がガウシャン分布になっているために、レーザ照射端部のエネルギー強度は低い。従って、図５に示すようにウエハプロセスにおいて、多結晶シリコン膜のパターニングとアルミニウム膜のパターニングとの間に大きな合わせずれがあると、レーザー照射領域３２とヒューズ素子３１の間にずれが生じ、ヒューズカット残り部分３４が発生してしまい、安定してヒューズ素子が切断できなくなってしまうという問題点があった。
【０００６】
また、従来は、レーザトリミング位置決め用パターンを半導体集積回路チップ内に配置すると面積をとるため、半導体集積回路チップ間のスクライブライン領域に配置していた。したがって、広い幅のスクライブライン領域が必要になり、半導体ウエハ全体から得られる半導体集積回路チップの取れ個数に制限を与える場合が生じていた。さらに、スクライブライン領域は、半導体ウエハのスクライブ（切断）に用いる切りしろの部分であって、この領域に多数の膜が存在すると、ダイシング工程時にダイシング用のカッターの刃を傷めてしまい、ダイシング工程のスループットを低下させたり、極端な場合にはダイシングが良好に行えずに半導体集積回路チップを損傷するという問題点があった。
【０００７】
そこで、この発明の目的は、半導体集積回路チップの面積を増大することなく、レーザトリミング位置決め用パターンを半導体集積回路チップ内に取り込み、半導体チップのヒューズ素子に対して精度良く位置決めしてトリミングすることができる半導体装置を提供することにある。さらに、本発明の目的は、トリミングの位置決め精度を高くすることにより、ヒューズ素子領域の小型化及びコストダウンを可能にすることである。
【０００８】
【課題を解決するための手段】
上記問題点を解決するために、本発明は以下の手段をとった。
（１）半導体ウエハの表面にスクライブラインを介して２次元的にマトリックス状に繰り返し配置された半導体集積回路と、半導体集積回路に設けられたレーザトリミング用ヒューズ素子と、Ｐ型の多結晶シリコン薄膜抵抗体とＮ型の多結晶シリコン薄膜抵抗体とを組み合わせて構成されているブリーダ抵抗領域と、半導体ウエハの表面に設けられたレーザトリミング位置決め用パターンとから成る半導体装置において、レーザトリミング位置決め用パターンは、半導体集積回路チップ内の前記ブリーダ抵抗領域内に配置した。
（２）前記レーザトリミング位置決め用パターンは高光反射率領域と低光反射率領域とから成り、高光反射率領域は平坦な下地の上に形成された高光反射率膜により形成され、低光反射率領域はレーザトリミング用ヒューズ素子と同じ薄膜で構成されている光を乱反射するためにストライプ状に配置されたブリーダ抵抗パターン上に形成された高光反射率膜により形成した。
（３）前記レーザトリミング位置決め用パターンは、高光反射率領域と、高光反射率領域に囲まれた低光反射率領域とから構成した。
（４）前記レーザトリミング位置決め用パターンは、低光反射率領域と、低光反射率領域に囲まれた高光反射率領域とから構成した。
（５）前記レーザトリミング用ヒューズ素子を多結晶シリコン薄膜で構成した。
（６）前記高光反射率膜をアルミニウムにより構成した。
【０００９】
【発明の実施の形態】
レーザトリミング位置決め用パターンは、半導体集積回路チップ内のブリーダ抵抗領域内に配置されていることを特徴とする半導体装置とした。さらに、レーザトリミング位置決め用パターンは高光反射率領域と低光反射率領域とから成り、高光反射率領域は平坦な下地の上に形成された高光反射率膜により形成され、低光反射率領域はレーザトリミング用ヒューズ素子と同じ薄膜で構成されている光を乱反射するためのストライプ状に配置されたブリーダ抵抗パターン上に形成された高光反射率膜により形成されるようにした。従って、高光反射率領域と低光反射率領域との境界、すなわち光反射率が急峻に変化する場所はレーザトリミング用ヒューズ素子と同じ薄膜により形成されたパタンによって規定されることとなる。これにより、ウエハプロセスでの合わせずれに全く影響されずに正確にレーザトリミングできる。
【００１０】
【実施例】
以下に、この発明の実施例を図面に基づいて説明する。
【００１１】
なお、以下の説明は、簡単のため図示は省略するが、特に断らない限りレーザトリミング用のヒューズ素子は多結晶シリコン薄膜により形成されているものとする。
【００１２】
図３は本発明による半導体集積回路チップの模式的平面図である。
【００１３】
図３に示すように、半導体集積回路チップ１内には、高抵抗の多結晶シリコン薄膜で形成されたブリーダ抵抗が配置されたブリーダ抵抗領域２がある。ここでブリーダ抵抗とは、電源電圧などを所望の電圧に分圧するために用いられる複数の抵抗体を接続したものを指し、電圧の分圧比を正確に得るために同一のパターン（ディメンジョン）の抵抗体の直列あるいは並列の組み合わせで形成される場合が多い。
【００１４】
また、隣り合う半導体集積回路チップ１間にはスクライブライン領域３が配置される。
【００１５】
ここで、本発明によるレーザートリミング位置決め用パターンはブリーダ抵抗領域２内部に形成されている。
【００１６】
図３においてブリーダ抵抗領域２の一部がレーザートリミング位置決め用パターン領域４となっている。
【００１７】
もともと、ブリーダ抵抗領域２は電圧検出用ＩＣや、定電圧出力用ＩＣなどのアナログＩＣには必要な領域であり、本発明では、ブリーダ抵抗領域２の内部にレーザートリミング位置決め用パターン領域４を形成しているので、半導体集積回路チップ１の面積を増大することなく、レーザトリミング位置決め用パターン４を半導体集積回路チップ内に取り込むことができる。
【００１８】
図３では、一つのブリーダ抵抗領域２内にレーザトリミング位置決め用パターン４を一つ形成した例を示したが、必要に応じて一つのブリーダ抵抗領域２内に複数のレーザトリミング位置決め用パターン４を形成してもかまわないし、複数のブリーダ抵抗領域２内にレーザトリミング位置決め用パターン４を一つづつ、あるいは複数個ずつ形成してもよい。
【００１９】
次に図１、図４を用いてさらに詳細に本発明によるレーザートリミング位置決め用パターンについて説明する。
【００２０】
図１（ａ）は、本発明の半導体装置の第１の実施例によるレーザートリミング位置決め用パターンの平面図、図１（ｂ）は、本発明の半導体装置の第１の実施例によるレーザートリミング位置決め用パターンの断面図、図１（ｃ）は、本発明の半導体装置の第１の実施例によるレーザートリミング位置決め用パターンに光ビームを走査した場合の光反射量の変化を示す図である。光反射量は、図１（ａ）のＡ−Ａ’線方向に沿って走査した場合の値である。本発明の第１の実施例によるレーザートリミング位置決め用パターンは、図１（ｂ）に示すように、高光反射率領域５と、その内側の低光反射率領域６から構成されている。
【００２１】
図１（ａ）および図１（ｂ）を用いて、本発明のレーザートリミング位置決め用パターンの構造を説明する。
【００２２】
シリコン基板７上にシリコン酸化膜等からなる第１の絶縁膜８が形成されており、第一の絶縁膜８上に、部分的にストライプ状の多結晶シリコン薄膜により形成された高抵抗領域９と低抵抗領域１０とからなる複数のブリーダ抵抗体１１が形成される。ブリーダ抵抗体１１が形成されない領域は、平坦な第一の絶縁膜８が露出している。この上に、ＢＰＳＧ膜等からなる第２の絶縁膜１２が形成されており、第２の絶縁膜１２上にアルミニウム膜１３が形成されている。ストライプ状のブリーダ抵抗体１１の形成されている領域の上方に位置するアルミニウム膜１４の表面は、ブリーダ抵抗体１１のパターンの影響によって、凸凹になっており、この部分に照射された光は乱反射してしまう。従って、この領域を低光反射率領域６とすることができる。一方、ブリーダ抵抗体１１の形成されていない領域上のアルミニウム膜１３の表面は平坦であり、高光反射率領域５とすることができる。
【００２３】
光ビームを図１（ａ）のＡ−Ａ’線方向に沿って走査した場合の光反射量は、図１（ｃ）に示すように、平坦な表面を有するアルミニウム膜１３で形成される高光反射率領域５においては大きく、凸凹な表面を有するアルミニウム膜１３で形成される低光反射率領域６においては小さくなる。
【００２４】
図１（ａ）、（ｂ）および（ｃ）の例においては、光の乱反射作用を利用して低光反射率領域６を形成した。光の乱反射を起こすために、ヒューズ素子と同一薄膜である多結晶シリコン薄膜でストライプ状パターンの複数のブリーダ抵抗体１１を形成した。
【００２５】
図１（ｂ）において、アルミニウム膜１３に代えて、高光反射率膜としてタングステン、クロム、金などの金属材料を用いても良い。
【００２６】
以上述べたように、高光反射率領域５と低光反射率領域６との境界は、ヒューズ素子と同一の薄膜材料である多結晶シリコン薄膜によって形成されたブリーダ抵抗体１１のパターンによって決められるため、従来のレーザートリミング位置決め用パターンの課題であった、ヒューズ素子を形成する多結晶シリコンと、レーザートリミング位置決め用パターンを形成するアルミニウム膜との合わせずれによる問題から解放することができる。
【００２７】
図４（ａ）は、本発明の半導体装置の第２の実施例によるレーザートリミング位置決め用パターンの平面図、図４（ｂ）は、本発明の半導体装置の第２の実施例によるレーザートリミング位置決め用パターンの断面図、図４（ｃ）は、本発明の半導体装置の第２の実施例によるレーザートリミング位置決め用パターンに光ビームを走査した場合の光反射量の変化を示す図である。光反射量は、図４（ａ）のＣ−Ｃ’線方向に沿って走査した場合の値である。
【００２８】
本発明の第２の実施例の位置決めパターンは、外側に低光反射率領域６ａを配置し、その内側に高光反射率領域５ａを配置した構成をとる。レーザートリミング位置決め用パターンとしては、高光反射率領域５ａと低光反射率領域６ａのどちらかが、もう一方の領域に挟まれた形をとっていれば良く、図４（ａ）から（ｃ）に示した第２の実施例は、図１（ａ）から（ｃ）に示した第１の実施例の反対の配置をした場合を示すものであってこのような構成をとっても良いことを示すものである。その他の説明については、図１（ａ）から（ｃ）と関連した符号を附記することで説明に代える。
【００２９】
図１および図４で示した実施例において、ブリーダ抵抗体１１をＰ型の多結晶シリコン薄膜によって形成した抵抗体と、Ｎ型の多結晶シリコン薄膜によって形成した抵抗体とによって構成し、例えばＰ型の多結晶シリコン薄膜によって形成した抵抗体1本と、Ｎ型の多結晶シリコン薄膜によって形成した抵抗体１本とを合せた抵抗体の抵抗値をブリーダ抵抗の1単位としてブリーダ抵抗領域２を構成している。これにより、ＩＣを樹脂パッケージした時等に生じる応力を原因としたブリーダ抵抗の分圧比変動を防止することができる。
【００３０】
これは、応力下においては、いわゆるピエゾ効果による多結晶シリコン抵抗体の抵抗値が変化するが、 Ｐ型の多結晶シリコン薄膜によって形成した抵抗体と、Ｎ型の多結晶シリコン薄膜によって形成した抵抗体とでは抵抗値変化の向きが逆（例えばＰ型はマイナス方向、Ｎ型ではプラス方向）になるため、 これらを組み合わせて形成した抵抗体では、Ｐ型抵抗体の抵抗値変化量とＮ型抵抗体の抵抗値変化量が、互いに相殺する形とすることができるためである。
【００３１】
また、本発明の実施例ではブリーダ抵抗体１１は、ヒューズ素子３１と同一の材料である多結晶シリコン薄膜で形成した場合を示したが、通常のシリコン基板に代えて、ＳＯＩ（シリコン−オン−インシュレータ）基板を用い、ブリーダ抵抗体およびヒューズ素子をＳＯＩ基板上の単結晶シリコンデバイス形成層で形成することも可能である。この場合でも、上述した通常のシリコン基板の場合と同様に、高光反射領域と低光反射領域との境界は、ヒューズ素子と同一の薄膜材料である単結晶シリコン薄膜によって形成されたブリーダ抵抗のパターンによって決められるため、従来のアルミニウム膜で形成されたレーザートリミング位置決め用パターンによる合わせずれの問題から解放することが出来る。
【００３２】
また、ＳＯＩ基板を用いた場合には、ブリーダ抵抗体をＰ型の単結晶シリコン薄膜によって形成した抵抗体と、Ｎ型の単結晶多結晶シリコン薄膜によって形成した抵抗体とによって構成し、例えばＰ型の単結晶シリコン薄膜によって形成した抵抗体１本と、Ｎ型の単結晶シリコン薄膜によって形成した抵抗体１本とを合わせた抵抗体の抵抗値をブリーダ抵抗の１単位としてブリーダ抵抗領域を構成することにより、前述の多結晶シリコン薄膜によって形成した抵抗体の場合と同様の理由によって、ＩＣを樹脂パッケージした時などに生じる応力を原因としたブリーダ抵抗の分圧変動を防止することが出来る。
【００３３】
図６は、本発明の半導体装置のレーザートリミング位置決め用パターンを用いてレーザトリングしたヒューズ素子の平面図である。ヒューズ素子３１の中心にレーザスポット３２が照射することが可能になる。
【００３４】
本発明の半導体装置は、バラツキの大きな半導体素子から成る半導体集積集積回路に非常に適している。例えば、図７は、高耐圧のＭＯＳトランジスタから構成される電圧検出用ＩＣのブロック図である。ＭＯＳＩＣは、バイポーラＩＣに比べアナログ特性のバラツキが大きい。特に、高耐圧特性の場合、ゲート絶縁膜を厚くするために、ますます、アナログ特性のバラツキが大きくなる。従って、アナログＭＯＳＩＣ４０の場合、図７のように大きなＰｏｌｙ抵抗領域４１やヒューズ素子領域４２を必要とする。１０個以上のヒューズ素子を設けることによりバラツキの小さいアナログ特性を得ることができる。
【００３５】
本発明のレーザートリミング位置決め用パターンを用いることにより、半導体集積回路チップの面積を増大することなく、レーザトリミング位置決め用パターンを半導体集積回路チップ内に取り込むことができる。また、ヒューズ素子を小さくすることができる。さらに、ヒューズ素子平面的に方向を異ならせて、２ヶ所以上に配置することも可能になる。
【００３６】
また、本発明は、アナログＭＯＳＩＣに適しているが、ディジタルＩＣに用いることも可能である。また、非常にバラツキの小さな、高密度のアナログバイポーラＩＣの実現にも適している。
【００３７】
以上、説明した実施例では、レーザトリミング用のヒューズ素子を多結晶シリコン薄膜で形成した場合について説明したが、本発明は多結晶シリコン薄膜に限定するものではなく、レーザトリミング用のヒューズ素子を形成する薄膜と同一の薄膜を用いてブリーダ抵抗体を形成し、光の乱反射をおこさせるようなストライプ状等のパタンに加工してアルミニウム膜１４のような高光反射率膜の下方に配置して低光反射率領域６を形成すれば良い。
【００３８】
【発明の効果】
本発明によるレーザトリミング位置決め用パターンは、半導体集積回路チップ内の既存のブリーダ抵抗領域内に形成することができる。そして、高光反射率領域と低光反射率領域との境界、すなわち光反射率が急峻に変化する場所をレーザトリミング用ヒューズ素子と同じ薄膜により形成されたブリーダ抵抗パタンによって規定できるようになった。また、ブリーダ抵抗領域をＰ型およびＮ型の抵抗体を組み合わせた形で構成することで、ＩＣの樹脂パッケージなどによる応力を原因としたピエゾ効果によって抵抗値変化が生じても、Ｐ型とＮ型の抵抗体が互いにその変化量を相殺できるようになった。これにより以下の効果を有する。
（１)レーザートリミング位置決め用パターンを、半導体集積回路チップ面積の増大を伴わずに半導体集積回路チップ内に形成することができる。
（２）スクライブライン領域から、レーザートリミング位置決め用パターンを排除することができるので、スクライブラインの幅を小さくすることができる。また、スクライブ（各チップに切断）工程のスループットが向上するとともに、半導体集積回路チップの損傷が防止できる。
（３）ヒューズ素子を安定して切断することが可能となる。
（４）複数ヒューズ素子を必要とするＩＣにおいて、ヒューズ素子領域を小面積で形成できる。
（５）複数のヒューズ素子を必要とするＩＣにおいて、ヒューズ素子領域を２ヶ所以上方向を異ならせて設計することが可能である。
（６）ＩＣの樹脂パッケージ化などの応力を起因としたブリーダ抵抗回路の分圧比変動を防止でき、より高精度で歩留りの良いＩＣの作製が可能になる。
【図面の簡単な説明】
【図１】（ａ）は本発明の半導体装置の第１の実施例の位置決め用パターンの平面図、（ｂ）は本発明の半導体装置の第１の実施例の位置決め用パターンの断面図、
（ｃ）は（ａ）のＡ−Ａ’線に沿った光反射量を示す図である。
【図２】（ａ）は従来の半導体装置の位置決め用パターンの平面図、
（ｂ）は従来の半導体装置の位置決め用パターンの断面図、
（ｃ）は（ａ）のＢ−Ｂ’線に沿った光反射量を示す図である。
【図３】本発明による半導体集積回路チップの模式的平面図である。
【図４】（ａ）は本発明の半導体装置の第２の実施例の位置決め用パターンの平面図、
（ｂ）は本発明の半導体装置の第２の実施例の位置決め用パターンの断面図、
（ｃ）は（ａ）のＣ−Ｃ’線に沿った光反射量を示す図である。
【図５】従来の半導体装置のヒューズ素子の平面図である。
【図６】本発明の半導体装置のヒューズ素子の平面図である。
【図７】本発明の半導体装置のブロック図である。
【符号の説明】
１ 半導体集積回路チップ
２ レーザートリミング位置決め用パターン
３ スクライブライン領域
４ ブリーダ抵抗領域
５ 高光反射率領域
６ 低光反射率領域
７ シリコン基板
８ 第１の絶縁膜
９ 高抵抗領域
１０ 低抵抗領域
１１ ブリーダ抵抗体
１２ 第2二の絶縁膜
１３ アルミニウム膜
３１ ヒューズ素子
３２ レーザ照射スポット領域
３４ ヒューズカット残り部分

Claims (8)

1. 半導体ウエハの表面にスクライブラインを介して２次元的にマトリックス状に繰り返し配置された半導体集積回路と、
   前記半導体集積回路に設けられたレーザトリミング用ヒューズ素子と、
   Ｐ型のシリコン薄膜抵抗体とＮ型のシリコン薄膜抵抗体とを組み合わせて構成されているブリーダ抵抗体が配置されたブリーダ抵抗領域と、
   前記半導体ウエハの表面に設けられたレーザトリミング位置決め用パターンとから成る半導体装置において、
   前記レーザトリミング位置決め用パターンは、前記半導体集積回路内のブリーダ抵抗領域に形成された高光反射率領域と低光反射率領域とから成り、前記高光反射率領域は平坦な下地の上に形成された高光反射率膜により形成され、前記低光反射率領域は前記ヒューズ素子と同じ薄膜を用いて構成された光を乱反射するためのパターン上に配置された前記高光反射率膜により形成されている半導体装置。
2. 前記レーザトリミング位置決め用パターンは、前記高光反射率領域と、前記高光反射率領域に囲まれた前記低光反射率領域とから成る請求項１記載の半導体装置。
3. 前記レーザトリミング位置決め用パターンは、前記低光反射率領域と、前記低光反射率領域に囲まれた前記高光反射率領域とから成る請求項１記載の半導体装置。
4. 前記レーザトリミング用ヒューズ素子が多結晶シリコン薄膜で構成されている請求項１記載の半導体装置。
5. 前記レーザトリミング用ヒューズ素子が単結晶シリコン薄膜で構成されている請求項１記載の半導体装置。
6. 前記高光反射率膜が、アルミニウムにより構成されている請求項１記載の半導体装置。
7. 前記ブリーダ抵抗体は、Ｐ型の多結晶シリコン薄膜抵抗体とＮ型の多結晶シリコン薄膜抵抗体とを組み合わせて構成されている請求項１記載の半導体装置。
8. 前記ブリーダ抵抗体は、Ｐ型の単結晶シリコン薄膜抵抗体とＮ型の単結晶シリコン薄膜抵抗体とを組み合わせて構成されている請求項１記載の半導体装置。

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