JP4190550B2

JP4190550B2 - Analog-digital conversion circuit

Info

Publication number: JP4190550B2
Application number: JP2006193696A
Authority: JP
Inventors: 淳和田; 邦之谷
Original assignee: Sanyo Electric Co Ltd
Current assignee: Sanyo Electric Co Ltd
Priority date: 2003-03-26
Filing date: 2006-07-14
Publication date: 2008-12-03
Anticipated expiration: 2024-03-03
Also published as: JP2006280012A

Description

本発明は、アナログ−デジタル変換回路に関する。本発明は特に、アナログ−デジタル変換回路における電力消費を低減させる技術に関する。 The present invention relates to an analog-digital conversion circuit. The present invention particularly relates to a technique for reducing power consumption in an analog-digital conversion circuit.

近年、携帯電話に画像撮影機能、画像再生機能、動画撮影機能、動画再生機能など様々な付加機能が搭載されるようになり、内蔵されるアナログ−デジタル変換器（以下、「ＡＤ変換器」という。）の低電圧動作および低消費電力化の要求が高まっている。特に、ＡＤ変換器を内蔵させたワンチップＬＳＩは年々微細化が進んでおり、電源電圧をより低くする必要性も生じている。変換精度の高いＡＤ変換器として、多段パイプライン型のＡＤ変換器が知られている（例えば、特許文献１参照。）。
特開平９−６９７７６号公報（全文、第１図） In recent years, various additional functions such as an image photographing function, an image reproducing function, a moving image photographing function, and a moving image reproducing function have been installed in mobile phones, and the built-in analog-digital converter (hereinafter referred to as “AD converter”). The demand for low voltage operation and low power consumption is increasing. In particular, one-chip LSIs with built-in AD converters have been miniaturized year by year, and there is a need for lowering the power supply voltage. A multistage pipeline type AD converter is known as an AD converter with high conversion accuracy (see, for example, Patent Document 1).
Japanese Patent Laid-Open No. 9-69776 (full text, FIG. 1)

低消費電力化を実現するために、アナログ信号の電圧レンジを全体的に下げてしまうと、Ｓ／Ｎ比が低下するので変換精度の劣化を招きやすい。パイプライン型ＡＤ変換器は、一般に、容量を用いたサンプリング回路を内蔵しており、熱雑音における２乗平均電圧は次式で表される。 If the voltage range of the analog signal is lowered as a whole in order to realize low power consumption, the S / N ratio is lowered, and conversion accuracy is likely to be deteriorated. Pipeline type AD converters generally include a sampling circuit using capacitance, and the mean square voltage in thermal noise is expressed by the following equation.

ここで、熱雑音量が式（１）のように一定とすると、アナログ信号の電圧レンジを下げる分だけＳ／Ｎ比が低下することになる。例えば、全体で１０ビット精度が必要であれば、Ｓ／Ｎ比が約６０ｄＢ以上必要となる。電圧レンジを下げる場合、上記Ｓ／Ｎ比を補償するためには、式（１）より、Ｃを増加させて熱雑音を小さくする必要が生じる。例えば、アナログ信号の電圧レンジを１／２にすると、これを補償するためにＣを４倍にする必要があり、コンデンサの大型化による回路面積の増大につながってしまう。また、補償できないノイズがあると、そのまま特性劣化になってしまう。 Here, if the amount of thermal noise is constant as shown in Equation (1), the S / N ratio is lowered by the amount that the voltage range of the analog signal is lowered. For example, if 10-bit accuracy is required as a whole, an S / N ratio of about 60 dB or more is required. When the voltage range is lowered, in order to compensate the S / N ratio, it is necessary to increase C and reduce the thermal noise from the equation (1). For example, if the voltage range of the analog signal is halved, C needs to be quadrupled to compensate for this, leading to an increase in circuit area due to an increase in the size of the capacitor. In addition, if there is noise that cannot be compensated for, the characteristics will deteriorate as they are.

本発明はこうした状況に鑑みなされたものであり、その目的はＡＤ変換器の消費電力を低減させる点にある。別の目的は、回路面積の増大や特性劣化を回避しながらＡＤ変換器の消費電力低減を実現する点にある。さらに別の目的は、簡易な構成によりＡＤ変換器の特性向上を実現する点にある。 The present invention has been made in view of such circumstances, and an object thereof is to reduce the power consumption of the AD converter. Another object is to realize a reduction in power consumption of the AD converter while avoiding an increase in circuit area and characteristic deterioration. Still another object is to realize an improvement in the characteristics of the AD converter with a simple configuration.

本発明のある態様はアナログ−デジタル変換回路である。この回路は、入力アナログ電圧をもとにそれぞれが段階的に数ビットずつのデジタル値を生成する少なくとも２段の変換ユニットを含む変換ユニット群と、その変換ユニット群に電圧を供給する複数の電源と、を有する。変換ユニット群のうち、初段は上位から所定数のビットを変換し、２段目以降は前記所定数のビットより下位のビットを変換する。複数の電源は、初段の変換ユニットに供給する電圧より低い電圧を２段目以降の変換ユニットに供給する。 One embodiment of the present invention is an analog-digital conversion circuit. This circuit includes a conversion unit group including at least two stages of conversion units each generating a digital value of several bits step by step based on an input analog voltage, and a plurality of power supplies for supplying voltages to the conversion unit group And having. In the conversion unit group, the first stage converts a predetermined number of bits from the higher order, and the second and subsequent stages convert bits lower than the predetermined number of bits. The plurality of power supplies supply a voltage lower than the voltage supplied to the first conversion unit to the second and subsequent conversion units.

変換ユニット群のうち、最も高い分解能（Ｓ／Ｎ）が要求されるのは初段の変換ユニットであり、２段目以降は要求される分解能が徐々に低くなる。したがって、本態様のように初段のみ高い電圧を供給して、２段目以降に供給する電圧を低くすることにより、全体として低電圧化を実現する。なお、「２段目以降」の表現は必ずしも変換ユニットが３段以上含まれることを意図したものではなく、当然ながら変換ユニット群を２段の変換ユニットで構成するときの２段目のみを意図する場合も含む。 In the conversion unit group, the highest resolution (S / N) is required for the first-stage conversion unit, and the required resolution gradually decreases after the second stage. Therefore, a low voltage is realized as a whole by supplying a high voltage only in the first stage and lowering a voltage supplied in the second and subsequent stages as in this embodiment. Note that the expression “after the second stage” is not necessarily intended to include three or more conversion units, but of course only the second stage when the conversion unit group is composed of two conversion units is intended. This includes cases where

本発明の別の態様もまたアナログ−デジタル変換回路である。この回路は、入力アナログ電圧をもとにそれぞれが段階的に数ビットずつのデジタル値を生成する少なくとも２段の変換ユニットを含む変換ユニット群と、その変換ユニット群に電圧を供給する電源と、を有する。変換ユニット群のうち、初段は上位から所定数のビットを変換し、２段目以降は前記所定数のビットより下位のビットを変換する。電源は、変換ユニット群のうち後段に進むほど低い電圧を供給する。 Another embodiment of the present invention is also an analog-digital conversion circuit. This circuit includes a conversion unit group including at least two stages of conversion units each generating a digital value of several bits step by step based on an input analog voltage, a power supply for supplying a voltage to the conversion unit group, Have In the conversion unit group, the first stage converts a predetermined number of bits from the higher order, and the second and subsequent stages convert bits lower than the predetermined number of bits. A power supply supplies a low voltage, so that it progresses to a back | latter stage among conversion unit groups.

上述の通り、変換ユニット群のうち、２段目以降は要求される分解能が徐々に低くなるが、これに合わせて本態様では初段から後段へ進むにしたがって供給する電圧を段階的に低くすることにより、全体として低電圧化を実現する。 As described above, the resolution required for the second and subsequent stages in the conversion unit group gradually decreases. In accordance with this, in this aspect, the voltage to be supplied is decreased step by step as the process proceeds from the first stage to the subsequent stage. As a result, a low voltage is realized as a whole.

本発明のさらに別の態様もまたアナログ−デジタル変換回路である。この回路は、入力アナログ電圧をもとにそれぞれが段階的に数ビットずつのデジタル値を生成する少なくとも２段の変換ユニットを含む変換ユニット群と、その変換ユニット群に電圧を供給する電源と、電圧を昇圧する昇圧ユニットと、を有する。変換ユニット群のうち、初段は上位から所定数のビットを変換し、２段目以降は前記所定数のビットより下位のビットを変換する。昇圧ユニットは、電源から初段の変換ユニットの少なくとも一部へ供給されるべき電圧を昇圧する。 Yet another embodiment of the present invention is also an analog-digital conversion circuit. This circuit includes a conversion unit group including at least two stages of conversion units each generating a digital value of several bits step by step based on an input analog voltage, a power supply for supplying a voltage to the conversion unit group, And a boosting unit that boosts the voltage. In the conversion unit group, the first stage converts a predetermined number of bits from the higher order, and the second and subsequent stages convert bits lower than the predetermined number of bits. The boosting unit boosts a voltage to be supplied from the power source to at least a part of the first conversion unit.

上述の通り、変換ユニット群のうち、２段目以降は要求される分解能が徐々に低くなるが、これに合わせて本態様では初段以外には低い電圧を供給しておき、初段のみ電圧を昇圧して高い電圧を供給することにより、初段の分解能を維持しながら全体として低電圧化を実現する。 As described above, the resolution required for the second and subsequent stages in the conversion unit group gradually decreases. In accordance with this, in this aspect, a low voltage is supplied to other than the first stage, and the voltage is boosted only in the first stage. By supplying a high voltage, the overall voltage can be reduced while maintaining the resolution of the first stage.

変換ユニット群は、電源から供給される電圧が低い変換ユニットほど、アナログ信号の電圧レンジがより低くなるよう構成されてもよい。すなわち、各段へ供給する電圧に合わせて電圧レンジを設定することにより、全体として低電圧化を実現する。 The conversion unit group may be configured such that the conversion unit having a lower voltage supplied from the power source has a lower voltage range of the analog signal. That is, by setting the voltage range according to the voltage supplied to each stage, the overall voltage can be reduced.

本発明のさらに別の態様は、画像処理回路である。この画像処理回路は、被写体からの光を取り込んで電気信号に変換するイメージセンサと、イメージセンサから受け取る電気信号を増幅するＡＧＣ回路と、増幅されたアナログ信号をもとにそれぞれが段階的に数ビットずつのデジタル値を生成し、初段は上位から所定数のビットを変換し、２段目以降は所定数のビットより下位のビットを変換する少なくとも２段の変換ユニットを含むアナログ−デジタル変換器と、変換されたデジタル信号に画像処理を施すＤＳＰ回路と、相対的に高い電圧を供給する第１電圧電源と、相対的に低い電圧を供給する第２電圧電源と、を備える。ＡＧＣ回路には第１電圧電源から電圧が供給され、ＤＳＰ回路には第２電圧電源から電圧が供給され、アナログ−デジタル変換器は、第１電圧電源と第２電圧電源から電圧が供給されるとともに、初段の変換ユニットは第１電圧電源から電圧が供給され、２段目以降の変換ユニットは第２電圧電源から電圧が供給される。 Yet another embodiment of the present invention is an image processing circuit. The image processing circuit includes an image sensor that captures light from a subject and converts it into an electrical signal, an AGC circuit that amplifies an electrical signal received from the image sensor, and a stepwise number based on the amplified analog signal. An analog-to-digital converter that generates a digital value bit by bit, the first stage converts a predetermined number of bits from the upper level, and the second and subsequent stages convert at least two bits lower than the predetermined number of bits. A DSP circuit that performs image processing on the converted digital signal, a first voltage power source that supplies a relatively high voltage, and a second voltage power source that supplies a relatively low voltage. The AGC circuit is supplied with voltage from the first voltage power supply, the DSP circuit is supplied with voltage from the second voltage power supply, and the analog-digital converter is supplied with voltage from the first voltage power supply and the second voltage power supply. At the same time, the first conversion unit is supplied with voltage from the first voltage power supply, and the second and subsequent conversion units are supplied with voltage from the second voltage power supply.

この態様における画像処理回路に含まれる少なくとも２段の変換ユニットのうち、最も高い分解能が要求されるのは初段の変換ユニットであり、２段目以降は要求される分解能が徐々に低くなる。したがって、本態様のように初段のみ高い電圧を供給して、２段目以降に供給する電圧を低くすることにより、全体として低電圧化を実現する。 Of the at least two stages of conversion units included in the image processing circuit in this aspect, the highest resolution is required for the first stage conversion unit, and the required resolution gradually decreases after the second stage. Therefore, a low voltage is realized as a whole by supplying a high voltage only in the first stage and lowering a voltage supplied in the second and subsequent stages as in this embodiment.

本発明のさらに別の態様の画像処理回路は、被写体からの光を取り込んで電気信号に変換するイメージセンサと、そのイメージセンサから受け取る電気信号を増幅するＡＧＣ回路と、増幅されたアナログ信号をもとにそれぞれが段階的に数ビットずつのデジタル値を生成し、初段は上位から所定数のビットを変換し、２段目以降は所定数のビットより下位のビットを変換する少なくとも２段の変換ユニットを含むアナログ−デジタル変換器と、変換されたデジタル信号に画像処理を施すＤＳＰ回路と、相対的に高い電圧を供給する第１電圧電源と、相対的に低い電圧を供給する第２電圧電源と、を備える。ＡＧＣ回路には第１電圧電源から電圧が供給され、ＤＳＰ回路には第２電圧電源から電圧が供給され、アナログ−デジタル変換器は、第１電圧電源と第２電圧電源から電圧が供給されるとともに、少なくとも２段の変換ユニットのうち後段に進むほど低い電圧が供給される。 An image processing circuit according to still another aspect of the present invention includes an image sensor that takes in light from a subject and converts it into an electrical signal, an AGC circuit that amplifies an electrical signal received from the image sensor, and an amplified analog signal. Each of which generates a digital value of several bits step by step, the first stage converts a predetermined number of bits from the upper level, and the second and subsequent stages convert at least two bits lower than the predetermined number of bits. An analog-to-digital converter including a unit, a DSP circuit for performing image processing on the converted digital signal, a first voltage power supply for supplying a relatively high voltage, and a second voltage power supply for supplying a relatively low voltage And comprising. The AGC circuit is supplied with voltage from the first voltage power supply, the DSP circuit is supplied with voltage from the second voltage power supply, and the analog-digital converter is supplied with voltage from the first voltage power supply and the second voltage power supply. At the same time, a lower voltage is supplied to the subsequent stage of at least two stages of conversion units.

本発明のさらに別の態様の画像処理回路は、被写体からの光を取り込んで電気信号に変換するイメージセンサと、そのイメージセンサから受け取る電気信号を増幅するＡＧＣ回路と、増幅されたアナログ信号をもとにそれぞれが段階的に数ビットずつのデジタル値を生成し、初段は上位から所定数のビットを変換し、２段目以降は所定数のビットより下位のビットを変換する少なくとも２段の変換ユニットを含むアナログ−デジタル変換器と、変換されたデジタル信号に画像処理を施すＤＳＰ回路と、相対的に高い電圧を供給する第１電圧電源と、相対的に低い電圧を供給する第２電圧電源と、電圧を昇圧する昇圧ユニットと、を備える。ＡＧＣ回路には第１電圧電源から電圧が供給され、ＤＳＰ回路には第２電圧電源から電圧が供給され、アナログ−デジタル変換器は、第１電圧電源と第２電圧電源のうち少なくともいずれかから電圧が供給され、昇圧ユニットは、電源から初段の変換ユニットの少なくとも一部へ供給されるべき電圧を昇圧する。 An image processing circuit according to still another aspect of the present invention includes an image sensor that takes in light from a subject and converts it into an electrical signal, an AGC circuit that amplifies an electrical signal received from the image sensor, and an amplified analog signal. Each of which generates a digital value of several bits step by step, the first stage converts a predetermined number of bits from the upper level, and the second and subsequent stages convert at least two bits lower than the predetermined number of bits. An analog-to-digital converter including a unit, a DSP circuit for performing image processing on the converted digital signal, a first voltage power supply for supplying a relatively high voltage, and a second voltage power supply for supplying a relatively low voltage And a boosting unit that boosts the voltage. A voltage is supplied from the first voltage power source to the AGC circuit, a voltage is supplied from the second voltage power source to the DSP circuit, and the analog-digital converter is supplied from at least one of the first voltage power source and the second voltage power source. The voltage is supplied, and the boosting unit boosts the voltage to be supplied from the power source to at least a part of the first stage conversion unit.

以上の各態様における画像処理回路に含まれる少なくとも２段の変換ユニットは、電源から供給される電圧が低い変換ユニットほど、アナログ信号の電圧レンジがより低くなるよう構成されてもよい。 The at least two stages of conversion units included in the image processing circuit in each of the aspects described above may be configured such that the conversion unit having a lower voltage supplied from the power supply has a lower voltage range of the analog signal.

なお、以上の構成要素の任意の組合せや、本発明の構成要素や表現を方法、装置、システムなどの間で相互に置換したものもまた、本発明の態様として有効である。 Note that any combination of the above-described constituent elements, and those in which the constituent elements and expressions of the present invention are mutually replaced between methods, apparatuses, systems, and the like are also effective as an aspect of the present invention.

本発明によれば、ＡＤ変換器における消費電力を低減させることができる。 According to the present invention, power consumption in an AD converter can be reduced.

（第１実施形態）
図１は、画像処理回路の基本的な構成を示す。ＣＣＤ（Charge Coupled Device）やＣＭＯＳセンサ等のイメージセンサ１２は、被写体からの光を取り込んで電気信号に変換し、これをワンチップＬＳＩ（Large Scale Integration）１０へ入力する。ワンチップＬＳＩ１０には、ＡＧＣ（Auto Gain Control）１４、ＡＤ変換器２０、ＤＳＰ（Digital Signal Processor）１６が内蔵されている。ＡＧＣ１４はイメージセンサ１２から受け取る電気信号を増幅し、ＡＤ変換器２０は増幅されたアナログ信号をデジタル信号に変換し、ＤＳＰ１６は変換されたデジタル信号に圧縮などの画像処理を施す。ＤＳＰ１６の出力の一部は帰還回路１８を通じてＡＧＣ１４へ帰還される。 (First embodiment)
FIG. 1 shows a basic configuration of an image processing circuit. An image sensor 12 such as a CCD (Charge Coupled Device) or a CMOS sensor takes light from a subject and converts it into an electrical signal, which is input to a one-chip LSI (Large Scale Integration) 10. The one-chip LSI 10 includes an AGC (Auto Gain Control) 14, an AD converter 20, and a DSP (Digital Signal Processor) 16. The AGC 14 amplifies the electrical signal received from the image sensor 12, the AD converter 20 converts the amplified analog signal into a digital signal, and the DSP 16 performs image processing such as compression on the converted digital signal. Part of the output of the DSP 16 is fed back to the AGC 14 through the feedback circuit 18.

ワンチップＬＳＩ１０には、第１電圧電源ＶＤＤ１と第２電圧電源ＶＤＤ２の２系統から電力供給される。第１電圧電源ＶＤＤ１は相対的に高い電圧である２．７Ｖの電源であり、第２電圧電源ＶＤＤ２は相対的に低い電圧である１．２Ｖの電源である。ＡＧＣ１４には第１電圧電源ＶＤＤ１から２．７Ｖの電圧が供給され、ＤＳＰ１６には第２電圧電源ＶＤＤ２から１．２Ｖの電圧が供給される。ＡＤ変換器２０は、従来は第１電圧電源ＶＤＤ１から２．７Ｖの電圧が供給されるのみであったが、本実施形態においては第１電圧電源ＶＤＤ１と第２電圧電源ＶＤＤ２から２．７Ｖと１．２Ｖの電圧が供給される。 The one-chip LSI 10 is supplied with power from two systems of the first voltage power supply VDD1 and the second voltage power supply VDD2. The first voltage power supply VDD1 is a 2.7V power supply that is a relatively high voltage, and the second voltage power supply VDD2 is a 1.2V power supply that is a relatively low voltage. The AGC 14 is supplied with a voltage of 2.7 V from the first voltage power supply VDD1, and the DSP 16 is supplied with a voltage of 1.2 V from the second voltage power supply VDD2. Conventionally, the AD converter 20 is only supplied with a voltage of 2.7 V from the first voltage power supply VDD1, but in the present embodiment, the first voltage power supply VDD1 and the second voltage power supply VDD2 to 2.7 V are supplied. A voltage of 1.2V is supplied.

ＡＤ変換器２０は、後述するように低電圧での動作と低消費電力化が実現されているので、ワンチップＬＳＩ１０およびイメージセンサ１２を低電圧化の要求が高い携帯電話などの携帯端末へ搭載するのが好適である。またこのＡＤ変換器２０は、コンデンサの容量増加による回路面積の増大を招かないので、ワンチップＬＳＩ１０への搭載にも好適である。 As will be described later, the AD converter 20 realizes low-voltage operation and low power consumption. Therefore, the one-chip LSI 10 and the image sensor 12 are mounted on a portable terminal such as a cellular phone that requires high voltage reduction. It is preferable to do this. Further, the AD converter 20 is suitable for mounting on the one-chip LSI 10 because it does not cause an increase in circuit area due to an increase in the capacitance of the capacitor.

図２は、第１実施形態のＡＤ変換器２０の構成を示す。ＡＤ変換器２０は、第１変換部２２から第ｎ変換部２８までのｎ段の変換ユニットにより、１０ビットのＡＤ変換を段階的に処理する。初段である第１変換部２２は、４ビットを処理し、２段目以降で残りのビットを処理する。ｎ＝４の場合、２段目から４段目でそれぞれ２ビットずつ処理すればよい。初段である第１変換部２２では１０ビット分の精度が必要であるのに対し、２段目の第２変換部２４では１０−４＋１＝７ビット分の精度で足りる。このように、初段と２段目以降とでは必要なビット精度が異なり、要求されるアナログ精度が異なるので、本来必要な電圧値も初段と２段目以降とでは異なる。 FIG. 2 shows a configuration of the AD converter 20 according to the first embodiment. The AD converter 20 processes 10-bit AD conversion step by step by n stages of conversion units from the first converter 22 to the n-th converter 28. The first conversion unit 22 in the first stage processes 4 bits, and processes the remaining bits in the second and subsequent stages. In the case of n = 4, it is sufficient to process 2 bits at the 2nd to 4th stages. The first conversion unit 22 which is the first stage needs accuracy of 10 bits, whereas the second conversion unit 24 of the second stage only needs accuracy of 10−4 + 1 = 7 bits. Thus, since the required bit accuracy differs between the first stage and the second and subsequent stages, and the required analog accuracy differs, the originally required voltage value also differs between the first stage and the second and subsequent stages.

第１変換部２２は、第１ＡＤ変換回路３２、第１ＤＡ変換回路３４、第１減算回路３６、第１増幅回路３８を含む。第１ＡＤ変換回路３２は、入力アナログ信号を上位から所定数ビット分のデジタル信号に変換するサブＡＤ変換回路である。ここでは例えば４ビットのデジタル値を第１ＤＡ変換回路３４とデジタル出力回路３０へ出力する。第１ＤＡ変換回路３４は、第１ＡＤ変換回路３２から出力されたデジタル値をアナログ信号に変換する。第１減算回路３６は、元の入力アナログ信号と第１ＤＡ変換回路３４からのアナログ信号との差を第１増幅回路３８へ入力し、これを第１増幅回路３８が増幅して第２変換部２４へ送る。第１減算回路３６と第１増幅回路３８を合わせて差動増幅回路として構成してもよい。 The first conversion unit 22 includes a first AD conversion circuit 32, a first DA conversion circuit 34, a first subtraction circuit 36, and a first amplification circuit 38. The first AD conversion circuit 32 is a sub AD conversion circuit that converts an input analog signal into a digital signal of a predetermined number of bits from the higher order. Here, for example, a 4-bit digital value is output to the first DA converter circuit 34 and the digital output circuit 30. The first DA conversion circuit 34 converts the digital value output from the first AD conversion circuit 32 into an analog signal. The first subtracting circuit 36 inputs the difference between the original input analog signal and the analog signal from the first DA converting circuit 34 to the first amplifying circuit 38, which is amplified by the first amplifying circuit 38 and the second converting unit. Send to 24. The first subtractor circuit 36 and the first amplifier circuit 38 may be combined to form a differential amplifier circuit.

第２変換部２４は、第２ＡＤ変換回路４２、第２ＤＡ変換回路４４、第２減算回路４６、第２増幅回路４８を含む。これら各構成はそれぞれ第１変換部２２の第１ＡＤ変換回路３２、第１ＤＡ変換回路３４、第１減算回路３６、第１増幅回路３８と同様に動作する。ただし、第２ＡＤ変換回路４２は、例えば第１ＡＤ変換回路３２の出力ビットより下位の２ビット分を出力する。 The second conversion unit 24 includes a second AD conversion circuit 42, a second DA conversion circuit 44, a second subtraction circuit 46, and a second amplification circuit 48. These components operate in the same manner as the first AD conversion circuit 32, the first DA conversion circuit 34, the first subtraction circuit 36, and the first amplification circuit 38 of the first conversion unit 22, respectively. However, the second AD conversion circuit 42 outputs, for example, two lower bits than the output bits of the first AD conversion circuit 32.

第（ｎ−１）変換部２６は、第（ｎ−１）ＡＤ変換回路５２、第（ｎ−１）ＤＡ変換回路５４、第（ｎ−１）減算回路５６、第（ｎ−１）増幅回路５８を含む。これら各構成もまたそれぞれ第１変換部２２の第１ＡＤ変換回路３２、第１ＤＡ変換回路３４、第１減算回路３６、第１増幅回路３８と同様に動作する。ただし、第（ｎ−１）ＡＤ変換回路５２は、前段の出力ビットより下位の２ビット分を出力する。第ｎ変換部２８は、第ｎＡＤ変換回路６０を含む。第ｎＡＤ変換回路６０は、最下位の２ビット分を出力する。デジタル出力回路３０は、第１変換部２２、第２変換部２４、第（ｎ−１）変換部２６、第ｎ変換部２８から受け取るデジタル信号を合成して１０ビットのデジタル信号を出力する。 The (n-1) th conversion unit 26 includes an (n-1) th AD conversion circuit 52, an (n-1) DA conversion circuit 54, an (n-1) subtraction circuit 56, and an (n-1) th amplification. Circuit 58 is included. These components also operate in the same manner as the first AD conversion circuit 32, the first DA conversion circuit 34, the first subtraction circuit 36, and the first amplification circuit 38 of the first conversion unit 22, respectively. However, the (n−1) th AD conversion circuit 52 outputs lower 2 bits than the output bits of the previous stage. The nth conversion unit 28 includes an nth AD conversion circuit 60. The nth AD conversion circuit 60 outputs the least significant 2 bits. The digital output circuit 30 combines the digital signals received from the first conversion unit 22, the second conversion unit 24, the (n-1) th conversion unit 26, and the nth conversion unit 28 and outputs a 10-bit digital signal.

ここで、初段である第１変換部２２は最も高いアナログ精度が要求されるので、第１電圧電源ＶＤＤ１から２．７Ｖの電圧を供給する。２段目以降の第２変換部２４から第ｎ変換部２８までの各変換ユニットは、第１変換部２２ほど高いアナログ精度を必要としないので、第２電圧電源ＶＤＤ２から１．２Ｖの電圧を供給する。これにより、従来は全段にわたって２．７Ｖ程度の電圧を供給していたのに比べて全体として低消費電力化につながる。特に、第２電圧電源ＶＤＤ２は図１のＤＳＰ１６へ低電圧を供給するために元々設けられている電源であり、本実施形態のＡＤ変換器２０を実現するために新たに設けるものではないので、システム全体にデメリットはない。 Here, since the first converter 22 as the first stage is required to have the highest analog accuracy, a voltage of 2.7 V is supplied from the first voltage power supply VDD1. Each conversion unit from the second conversion unit 24 to the n-th conversion unit 28 in the second and subsequent stages does not require analog accuracy as high as that of the first conversion unit 22, so a voltage of 1.2 V from the second voltage power supply VDD 2 is used. Supply. This leads to lower power consumption as a whole compared to the conventional case where a voltage of about 2.7 V is supplied throughout the entire stage. In particular, the second voltage power supply VDD2 is a power supply originally provided to supply a low voltage to the DSP 16 in FIG. 1, and is not newly provided to realize the AD converter 20 of the present embodiment. There is no demerit in the whole system.

２段目以降に供給する電圧が初段に供給する電圧よりも低くしているため、これに合わせて２段目以降の変換ユニットにおけるアナログ信号の電圧レンジを低い電圧値に下げている。従来、初段から後段にかけて４−２−２−２などのビット数配分で処理し、これに合わせて初段の電圧フルスケールレンジを１Ｖｐｐ（peak to peak voltage）、２段目の電圧レンジを０．５Ｖｐｐに設定することがあった。これは、ＡＤ変換器全体の処理速度が最大となるようにビット数配分をした結果である。本実施形態では、初段よりも２段目以降の供給電圧を下げた結果、これに合わせて２段目以降の電圧レンジを下げるので、例えば２段目以降の電圧レンジを０．２５Ｖｐｐの電圧値まで下げてもよい。 Since the voltage supplied to the second and subsequent stages is lower than the voltage supplied to the first stage, the analog signal voltage range in the second and subsequent conversion units is lowered to a lower voltage value accordingly. Conventionally, processing is performed with a bit number distribution such as 4-2-2-2 from the first stage to the subsequent stage, and the voltage full scale range of the first stage is set to 1 Vpp (peak to peak voltage) and the voltage range of the second stage is set to 0. Sometimes it was set to 5 Vpp. This is a result of distributing the number of bits so that the processing speed of the entire AD converter is maximized. In this embodiment, as a result of lowering the supply voltage after the second stage from the first stage, the voltage range after the second stage is lowered accordingly. For example, the voltage range after the second stage is set to a voltage value of 0.25 Vpp. May be lowered.

（第２実施形態）
図３は、第２実施形態におけるＡＤ変換器２０の構成を示す。本実施形態のＡＤ変換器２０は、複数段の変換ユニットのそれぞれに供給する電圧値を初段からその後段にかけて電圧値を徐々に低くしている点で第１実施形態と異なる。以下、異なる構成を中心に説明する。 (Second Embodiment)
FIG. 3 shows a configuration of the AD converter 20 in the second embodiment. The AD converter 20 of this embodiment is different from that of the first embodiment in that the voltage value supplied to each of the plurality of stages of conversion units is gradually lowered from the first stage to the subsequent stage. In the following, different configurations will be mainly described.

第１変換部２２は第１電圧電源ＶＤＤ１から、第２変換部２４は第２電圧電源ＶＤＤ２からそれぞれ電圧が供給される。さらに、第（ｎ−１）変換部２６は第３電圧電源ＶＤＤ３から、第ｎ変換部２８は第４電圧電源ＶＤＤ４からそれぞれ電圧が供給される。第１電圧電源ＶＤＤ１により供給される電圧が最も高く、次いで第２電圧電源ＶＤＤ２、第３電圧電源ＶＤＤ３、第４電圧電源ＶＤＤ４の順で供給される電圧が低くなっている。このように、ｎ段構成のパイプライン型ＡＤ変換器の各段のそれぞれへ供給する電圧をｎ段階に順次低下させることにより、全体として消費電力を低減させている。また、各段への供給電圧をｎ段階に分けたのに合わせて、各段のアナログ信号の電圧レンジを順次下げている。 The first converter 22 is supplied with a voltage from the first voltage power supply VDD1, and the second converter 24 is supplied with a voltage from the second voltage power supply VDD2. Further, the (n−1) th conversion unit 26 is supplied with a voltage from the third voltage power supply VDD3, and the nth conversion unit 28 is supplied with a voltage from the fourth voltage power supply VDD4. The voltage supplied by the first voltage power supply VDD1 is the highest, and then the voltage supplied in the order of the second voltage power supply VDD2, the third voltage power supply VDD3, and the fourth voltage power supply VDD4 is low. As described above, the voltage supplied to each stage of the pipelined AD converter having the n-stage configuration is sequentially reduced to n stages, thereby reducing the power consumption as a whole. Further, the voltage range of the analog signal at each stage is sequentially lowered in accordance with the supply voltage to each stage being divided into n stages.

（第３実施形態）
図４は、第３実施形態におけるＡＤ変換器２０の構成を示す。本実施形態のＡＤ変換器２０は、複数段の変換ユニットにはすべて第２電圧電源ＶＤＤ２から電圧を供給する点で第１、２実施形態と異なる。以下、異なる構成を中心に説明する。 (Third embodiment)
FIG. 4 shows a configuration of the AD converter 20 in the third embodiment. The AD converter 20 of the present embodiment is different from the first and second embodiments in that a voltage is supplied from the second voltage power supply VDD2 to all of the plurality of conversion units. In the following, different configurations will be mainly described.

ＡＤ変換器２０は、供給される電圧を昇圧する昇圧部８２を有する。この昇圧部８２は、第２電圧電源ＶＤＤ２から第１変換部２２へ供給される電圧を１．２Ｖから２．７Ｖへ昇圧する。昇圧部８２は、例えばチャージポンプ型のＤＣ／ＤＣ変換器で構成される。このように、初段である第１変換部２２のみ高い電圧を供給して、２段目以降の第２変換部２４から第ｎ変換部２８へは低い電圧を供給することにより、全体として低電圧化を実現する。これに合わせて、第１実施形態と同様に２段目以降の第２変換部２４から第ｎ変換部２８におけるアナログ信号の電圧レンジを初段の第１変換部２２より下げている。なお、昇圧部８２は第１変換部２２全体へ供給される電圧を昇圧する場合だけでなく、第１変換部２２に含まれる一部の構成へ供給される電圧のみを昇圧してもよい。例えば、第１変換部２２に含まれる第１増幅回路３８へ供給される電圧を昇圧してもよい。 The AD converter 20 includes a booster 82 that boosts the supplied voltage. The booster 82 boosts the voltage supplied from the second voltage power supply VDD2 to the first converter 22 from 1.2V to 2.7V. The step-up unit 82 is constituted by, for example, a charge pump type DC / DC converter. In this way, only the first conversion unit 22 in the first stage is supplied with a high voltage, and the low voltage is supplied to the n-th conversion unit 28 from the second conversion unit 24 in the second and subsequent stages. Realize. In accordance with this, the voltage range of the analog signal in the second conversion unit 24 to the n-th conversion unit 28 in the second and subsequent stages is lowered from that of the first conversion unit 22 in the first stage as in the first embodiment. Note that the booster 82 may boost not only the voltage supplied to the entire first converter 22 but also only the voltage supplied to a part of the components included in the first converter 22. For example, the voltage supplied to the first amplifier circuit 38 included in the first converter 22 may be boosted.

（第４実施形態）
図５は、第４実施形態におけるＡＤ変換器２０の構成を示す。本実施形態のＡＤ変換器２０は、複数段の変換ユニットにはすべて第２電圧電源ＶＤＤ２から電圧を供給するが、第１変換部２２の一部の回路にだけ第１電圧電源ＶＤＤ１から電圧を供給する点で他の実施形態と異なる。以下、異なる構成を中心に説明する。 (Fourth embodiment)
FIG. 5 shows a configuration of the AD converter 20 in the fourth embodiment. The AD converter 20 of the present embodiment supplies the voltage from the second voltage power supply VDD2 to all the conversion units in a plurality of stages, but supplies the voltage from the first voltage power supply VDD1 to only a part of the circuits of the first conversion unit 22. It differs from the other embodiments in that it is supplied. In the following, different configurations will be mainly described.

第１変換部２２は、第１ＡＤ変換回路３２、第１ＤＡ変換回路３４、第１減算回路３６、第１増幅回路３８の他にサンプルホールド回路７０をさらに含む。サンプルホールド回路７０は、少なくとも第１減算回路３６により第１ＤＡ変換回路３４の出力が減算されるまで入力アナログ信号Ｖｉｎを保持する。 The first conversion unit 22 further includes a sample hold circuit 70 in addition to the first AD conversion circuit 32, the first DA conversion circuit 34, the first subtraction circuit 36, and the first amplification circuit 38. The sample hold circuit 70 holds the input analog signal Vin until at least the output of the first DA conversion circuit 34 is subtracted by the first subtraction circuit 36.

ここで、初段である第１変換部２２に含まれるサンプルホールド回路７０は最も高いアナログ精度が要求されるので、第１電圧電源ＶＤＤ１から２．７Ｖの電圧を供給する。第１変換部２２に含まれる他の回路には、サンプルホールド回路７０ほど高いアナログ精度を必要としないので、第２電圧電源ＶＤＤ２から１．２Ｖの電圧を供給する。これにより、従来は全段にわたって２．７Ｖ程度の電圧を供給していたのに比べて全体として低消費電力化につながる。 Here, since the highest analog accuracy is required for the sample-and-hold circuit 70 included in the first conversion unit 22 as the first stage, a voltage of 2.7 V is supplied from the first voltage power supply VDD1. The other circuits included in the first converter 22 do not require as high analog accuracy as the sample-and-hold circuit 70, and therefore, a voltage of 1.2 V is supplied from the second voltage power supply VDD2. This leads to lower power consumption as a whole compared to the conventional case where a voltage of about 2.7 V is supplied throughout the entire stage.

（第５実施形態）
図６は、第５実施形態におけるＡＤ変換器２０の構成を示す。本実施形態のＡＤ変換器２０は、複数段の変換ユニットにはすべて第２電圧電源ＶＤＤ２から電圧を供給するが、第１変換部２２の一部の回路にだけ第１電圧電源ＶＤＤ１から電圧を供給する点で第４実施形態と共通する。ただし、本実施形態における第１変換部２２の構成は第４の実施形態における第１変換部２２の構成と異なる。以下、異なる構成を中心に説明する。 (Fifth embodiment)
FIG. 6 shows a configuration of the AD converter 20 in the fifth embodiment. The AD converter 20 of the present embodiment supplies the voltage from the second voltage power supply VDD2 to all the conversion units in a plurality of stages, but supplies the voltage from the first voltage power supply VDD1 to only a part of the circuits of the first conversion unit 22. This is the same as the fourth embodiment in terms of supply. However, the configuration of the first conversion unit 22 in the present embodiment is different from the configuration of the first conversion unit 22 in the fourth embodiment. In the following, different configurations will be mainly described.

第１変換部２２は、第１ＡＤ変換回路３２、第１ＤＡ変換回路３４、第１減算回路３６、第１増幅回路３８の他に、アナログスイッチ７２、第１サンプルホールド回路７４、第２サンプルホールド回路７６、第３サンプルホールド回路７８、第４サンプルホールド回路８０をさらに含む。第１サンプルホールド回路７４は第１入力アナログ信号Ｖｉｎ１を保持し、同様に、第２サンプルホールド回路７６は第２入力アナログ信号Ｖｉｎ２を、第３サンプルホールド回路７８は第３入力アナログ信号Ｖｉｎ３を、第４サンプルホールド回路８０は第４入力アナログ信号Ｖｉｎ４をそれぞれ保持する。 In addition to the first AD converter circuit 32, the first DA converter circuit 34, the first subtractor circuit 36, and the first amplifier circuit 38, the first converter 22 includes an analog switch 72, a first sample hold circuit 74, and a second sample hold circuit. 76, a third sample hold circuit 78, and a fourth sample hold circuit 80 are further included. The first sample hold circuit 74 holds the first input analog signal Vin1, and similarly, the second sample hold circuit 76 receives the second input analog signal Vin2, the third sample hold circuit 78 receives the third input analog signal Vin3, The fourth sample hold circuit 80 holds the fourth input analog signal Vin4.

アナログスイッチ７２は、第１サンプルホールド回路７４、第２サンプルホールド回路７６、第３サンプルホールド回路７８、第４サンプルホールド回路８０の順にそれぞれの出力を選択的に第１ＡＤ変換回路３２および第１減算回路３６へ出力する。すなわち、アナログスイッチ７２より後段の回路が第１入力アナログ信号Ｖｉｎ１、第２入力アナログ信号Ｖｉｎ２、第３入力アナログ信号Ｖｉｎ３、第４入力アナログ信号Ｖｉｎ４を順にＡＤ変換する。 The analog switch 72 selectively outputs the first AD conversion circuit 32 and the first subtraction in the order of the first sample hold circuit 74, the second sample hold circuit 76, the third sample hold circuit 78, and the fourth sample hold circuit 80. Output to the circuit 36. That is, a circuit subsequent to the analog switch 72 performs AD conversion on the first input analog signal Vin1, the second input analog signal Vin2, the third input analog signal Vin3, and the fourth input analog signal Vin4 in order.

第１サンプルホールド回路７４、第２サンプルホールド回路７６、第３サンプルホールド回路７８、および第４サンプルホールド回路８０が２ＭＨｚのクロックで動作する。これに対し、第１変換部２２における他の構成、例えばアナログスイッチ７２、第１ＡＤ変換回路３２、第１ＤＡ変換回路３４、第１減算回路３６、第１増幅回路３８と、第１変換部２２以外の構成、例えば第２変換部２４、変換部２６、第ｎ変換部２８は、それぞれ８ＭＨｚのクロックで動作する。すなわち、アナログスイッチ７２以下の構成は各サンプルホールド回路と比べて４倍の速さで動作する。したがって、全体としてはサンプルホールド回路のクロックごとに４つのアナログ値をデジタル値へ変換できる。 The first sample hold circuit 74, the second sample hold circuit 76, the third sample hold circuit 78, and the fourth sample hold circuit 80 operate with a 2 MHz clock. On the other hand, other configurations in the first conversion unit 22, for example, other than the analog switch 72, the first AD conversion circuit 32, the first DA conversion circuit 34, the first subtraction circuit 36, the first amplification circuit 38, and the first conversion unit 22. For example, the second converter 24, the converter 26, and the n-th converter 28 each operate with an 8 MHz clock. That is, the configuration below the analog switch 72 operates four times faster than each sample and hold circuit. Therefore, as a whole, four analog values can be converted into digital values for each clock of the sample and hold circuit.

ここで、初段である第１変換部２２に含まれる第１サンプルホールド回路７４、第２サンプルホールド回路７６、第３サンプルホールド回路７８、および第４サンプルホールド回路８０は最も高いアナログ精度が要求されるので、第１電圧電源ＶＤＤ１から２．７Ｖの電圧を供給する。第１変換部２２に含まれる他の回路および第２変換部２４以降の回路には、第１サンプルホールド回路７４、第２サンプルホールド回路７６、第３サンプルホールド回路７８、および第４サンプルホールド回路８０ほど高いアナログ精度を必要としないので、第２電圧電源ＶＤＤ２から１．８Ｖの電圧を供給する。これにより、従来は全段にわたって２．７Ｖ程度の電圧を供給していたのに比べて全体として低消費電力化につながる。 Here, the first sample hold circuit 74, the second sample hold circuit 76, the third sample hold circuit 78, and the fourth sample hold circuit 80 included in the first conversion unit 22 which is the first stage are required to have the highest analog accuracy. Therefore, a voltage of 2.7 V is supplied from the first voltage power supply VDD1. Other circuits included in the first converter 22 and circuits after the second converter 24 include a first sample hold circuit 74, a second sample hold circuit 76, a third sample hold circuit 78, and a fourth sample hold circuit. Since analog accuracy as high as 80 is not required, a voltage of 1.8 V is supplied from the second voltage power supply VDD2. This leads to lower power consumption as a whole compared to the conventional case where a voltage of about 2.7 V is supplied throughout the entire stage.

以上、本発明を実施の形態をもとに説明した。この実施の形態は例示であり、その各構成要素や各処理プロセスの組合せにいろいろな変形例が可能なこと、またそうした変形例も本発明の範囲にあることは当業者に理解されるところである。以下、変形例を挙げる。 The present invention has been described based on the embodiments. This embodiment is an exemplification, and it is understood by those skilled in the art that various modifications can be made to the combination of each component and each processing process, and such modifications are also within the scope of the present invention. . Hereinafter, modifications will be described.

各実施形態において、第１電圧電源ＶＤＤ１と第２電圧電源ＶＤＤ２は、それぞれ第１変換部２２から第ｎ変換部２８までの各段の変換ユニット単位で同じ値の電圧を供給する構成としている。変形例においては、各段の変換ユニットに含まれる増幅器やスイッチなどの構成ごとに異なる値の電圧を供給してもよい。例えば、初段である第１変換部２２に含まれる一部の構成にのみ２．７Ｖなどの高い電圧を供給し、他の構成および２段目以降の第２変換部２４から第ｎ変換部２８までは１．２Ｖなどの低い電圧を供給してもよい。 In each embodiment, the first voltage power supply VDD1 and the second voltage power supply VDD2 are configured to supply a voltage having the same value for each conversion unit from the first conversion unit 22 to the nth conversion unit 28, respectively. In the modification, a voltage having a different value may be supplied for each configuration such as an amplifier or a switch included in each stage of the conversion unit. For example, a high voltage such as 2.7 V is supplied to only a part of the components included in the first conversion unit 22 that is the first stage, and the second conversion unit 24 to the n-th conversion unit 28 from the second configuration and the other stages. Until then, a low voltage such as 1.2 V may be supplied.

第３実施形態では、初段である第１変換部２２への供給電圧のみ昇圧する構成とした。変形例では、複数の昇圧ユニットを設け、それぞれが各段の変換ユニットへ異なる値の電圧を供給するよう昇圧する構成としてもよい。または高い電圧の供給が必要な変換ユニットまたはその変換ユニット内の一部の回路に対してのみ昇圧する構成としてもよい。これにより、初段から後段にかけて徐々に低い電圧を供給することができ、全体として低電圧化を実現できる。 In the third embodiment, only the supply voltage to the first converter 22 that is the first stage is boosted. In a modification, a plurality of boosting units may be provided, and each of the boosting units may boost the voltage so as to supply a different value of voltage to each conversion unit. Or it is good also as a structure boosted only with respect to the conversion unit which needs supply of a high voltage, or a part of circuit in the conversion unit. Thereby, a low voltage can be gradually supplied from the first stage to the subsequent stage, and a low voltage can be realized as a whole.

各実施形態では、４段以上の変換ユニットで構成されるＡＤ変換器を例示した。変形例においては、２段の変換ユニットまたは３段の変換ユニットでＡＤ変換器を構成してもよい。 In each embodiment, an AD converter constituted by four or more stages of conversion units is exemplified. In a modification, the AD converter may be configured by a two-stage conversion unit or a three-stage conversion unit.

第２実施形態においては、４通りの値で電圧を供給する４つの電圧電源を設ける構成を例示した。変形例においては、３通りの値または５通り以上の値で電圧を供給する複数の電圧電源を設けてもよい。また、単一の電圧電源を負荷抵抗で分圧することによって複数通りの値で電圧を供給する構成としてもよい。 In the second embodiment, the configuration in which four voltage power supplies for supplying voltages with four values are illustrated. In the modification, a plurality of voltage power supplies that supply voltages with three values or five or more values may be provided. Moreover, it is good also as a structure which supplies a voltage with several values by dividing a single voltage power supply with load resistance.

画像処理回路の基本的な構成を示す図である。It is a figure which shows the basic composition of an image processing circuit. 第１実施形態におけるＡＤ変換器の構成を示す図である。It is a figure which shows the structure of the AD converter in 1st Embodiment. 第２実施形態におけるＡＤ変換器の構成を示す図である。It is a figure which shows the structure of the AD converter in 2nd Embodiment. 第３実施形態におけるＡＤ変換器の構成を示す図である。It is a figure which shows the structure of the AD converter in 3rd Embodiment. 第４実施形態におけるＡＤ変換器の構成を示す図である。It is a figure which shows the structure of the AD converter in 4th Embodiment. 第５実施形態におけるＡＤ変換器の構成を示す図である。It is a figure which shows the structure of the AD converter in 5th Embodiment.

符号の説明Explanation of symbols

ＶＤＤ１第１電圧電源、ＶＤＤ２第２電圧電源、２０ＡＤ変換器、２２第１変換部、２４第２変換部、２６第（ｎ−１）変換部、２８第ｎ変換部。 VDD1 1st voltage power supply, VDD2 2nd voltage power supply, 20 AD converter, 22 1st conversion part, 24 2nd conversion part, 26th (n-1) conversion part, 28 nth conversion part.

Claims

入力アナログ電圧をもとにそれぞれが段階的に数ビットずつのデジタル値を生成する少なくとも２段の変換ユニットを含む変換ユニット群と、その変換ユニット群に電圧を供給する複数の電源と、を有し、
前記変換ユニット群のうち、初段は上位から所定数のビットを変換し、２段目以降は前記所定数のビットより下位のビットを変換し、
前記変換ユニットにおけるアナログ信号の電圧レンジを順次下げるとともに、前記複数の電源は、供給する電圧を順次下げることを特徴とするアナログ−デジタル変換回路。 A conversion unit group including at least two stages of conversion units each generating a digital value of several bits step by step based on an input analog voltage, and a plurality of power supplies for supplying voltage to the conversion unit group And
Of the conversion unit group, the first stage converts a predetermined number of bits from the upper level, and the second and subsequent stages convert bits lower than the predetermined number of bits,
An analog-digital conversion circuit characterized in that the voltage range of the analog signal in the conversion unit is sequentially lowered, and the plurality of power supplies sequentially lower the voltage supplied.

入力アナログ電圧をもとにそれぞれが段階的に数ビットずつのデジタル値を生成する少なくとも２段の変換ユニットを含む変換ユニット群と、その変換ユニット群に電圧を供給する複数の電源と、を有し、
前記変換ユニット群のうち、初段は上位から所定数のビットを変換し、２段目以降は前記所定数のビットより下位のビットを変換し、
前記変換ユニットにおけるアナログ信号の電圧レンジを２段目以降低くするとともに、前記複数の電源は、供給する電圧を２段目以降下げることを特徴とするアナログ−デジタル変換回路。 A conversion unit group including at least two stages of conversion units each generating a digital value of several bits step by step based on an input analog voltage, and a plurality of power supplies for supplying voltage to the conversion unit group And
Of the conversion unit group, the first stage converts a predetermined number of bits from the upper level, and the second and subsequent stages convert bits lower than the predetermined number of bits,
An analog-to-digital conversion circuit characterized in that the voltage range of the analog signal in the conversion unit is lowered after the second stage, and the plurality of power supplies lower the voltage supplied after the second stage.

前記複数の電源は、前記初段の変換ユニットに供給する電圧より低い電圧を前記２段目以降の変換ユニットに供給することを特徴とする請求項１または２に記載のアナログ−デジタル変換回路。 3. The analog-digital conversion circuit according to claim 1, wherein the plurality of power supplies supply a voltage lower than a voltage supplied to the first conversion unit to the second and subsequent conversion units.

前記複数の電源は、前記変換ユニットに含まれる構成ごとに異なる電圧を供給することを特徴とする請求項１または２に記載のアナログ−デジタル変換回路。 The analog-digital conversion circuit according to claim 1, wherein the plurality of power supplies supply different voltages for each configuration included in the conversion unit.

前記複数の電源は、前記変換ユニット内にて、アナログ電圧レンジが他の一部回路より低い一部回路に、該他の一部回路に供給される電圧より低い電圧を供給することを特徴とする請求項４に記載のアナログ−デジタル変換回路。 The plurality of power supplies supply a voltage lower than a voltage supplied to the other partial circuit to a partial circuit whose analog voltage range is lower than that of the other partial circuit in the conversion unit. The analog-digital conversion circuit according to claim 4.

前記複数の電源は、前記初段の変換ユニットの一部に対して、前記２段目以降の変換ユニットに供給される電圧より高い電圧を供給することを特徴とする請求項１から５のいずれかに記載のアナログ−デジタル変換回路。 The plurality of power supplies supply a voltage higher than a voltage supplied to the second and subsequent conversion units to a part of the first conversion unit. The analog-digital conversion circuit described in 1.

入力アナログ電圧をもとにそれぞれが段階的に数ビットずつのデジタル値を生成する少なくとも２段の変換ユニットを含む変換ユニット群と、その変換ユニット群に電圧を供給する電源と、を有し、
前記変換ユニット群のうち、初段は上位から所定数のビットを変換し、２段目以降は前記所定数のビットより下位のビットを変換し、
前記変換ユニットにおけるアナログ信号の電圧レンジを順次下げるとともに、前記電源は、供給する電圧を順次下げることを特徴とするアナログ−デジタル変換回路。 A conversion unit group including at least two stages of conversion units each generating a digital value of several bits step by step based on an input analog voltage, and a power supply for supplying a voltage to the conversion unit group,
Of the conversion unit group, the first stage converts a predetermined number of bits from the upper level, and the second and subsequent stages convert bits lower than the predetermined number of bits,
An analog-digital conversion circuit characterized in that the voltage range of the analog signal in the conversion unit is sequentially lowered and the power supply sequentially lowers the supplied voltage.

前記変換ユニット群は、前記電源から供給される電圧が低い回路ほど、アナログ信号の電圧レンジがより低くなるよう構成されていることを特徴とする請求項１から７のいずれかに記載のアナログ−デジタル変換回路。 8. The analog unit according to claim 1, wherein the conversion unit group is configured such that a circuit having a lower voltage supplied from the power source has a lower voltage range of the analog signal. Digital conversion circuit.