JP4187831B2

JP4187831B2 - デジタルデータをフルブリッジ出力段部駆動用のｐｗｍ信号に変換するときの精細度を増加させる装置及び方法

Info

Publication number: JP4187831B2
Application number: JP20384998A
Authority: JP
Inventors: ジュゼッペマイオッチ; エジオガルビアティ
Original assignee: STMicroelectronics SRL
Current assignee: STMicroelectronics SRL
Priority date: 1997-07-17
Filing date: 1998-07-17
Publication date: 2008-11-26
Anticipated expiration: 2018-07-17
Also published as: EP0892500B1; US6310912B1; EP0892500A1; DE69719317D1; JPH11103586A

Description

【０００１】
【発明の属する技術分野】
本発明は、いわゆるブリッジ構造をもつ出力段部経由で汎用ＲＬアクチュエータを駆動する技法に関し、特にアクチュエータに供給される電圧を分割し、これに流れる電流を制御するためにＰＷＭモードでブリッジ出力段部を駆動する技法に関する。
【０００２】
【従来の技術】
最近開発された方法によれば、ＰＷＭ駆動装置の制御信号は、可変クロック速度で走査できる不揮発性メモリーに記憶された所定のＮビットデジタル値を、出力段部での必要入力と一致するような振幅のデジタル信号に変換する回路で作成される。この変換された信号のデューティサイクルは、メモリーから読み出されたＮビットデジタル値に比例する。
【０００３】
本出願人による１９９６年５月２２日付けのヨーロッパ特許出願９６８３０２９５．０には、このような特徴をもつＮが８の変換装置について記述されている。図１は、その変換器（Ｎ＝８）の構成を示す図である。
【０００４】
図１に示された変換装置は、変換すべき値を含んだ入力信号ＢＹＴＥ（Ｎ＝８）と、連続アップ／ダウンモードで機能する８ビットタイマーの状態との比較を基本処理動作としている。
【０００５】
図２は、図１の回路で作成される信号である。
【０００６】
図１と図２に示すように、変換されるサンプル値（Ｎ＝８ＢＹＴＥ）は、変換中におけるサンプル値の更新を防止するため、まずＳＬレジスタに同期入力される。比較器ＣＯＭＰでは、ＣＮＴカウンターの状態が、変換されるサンプル値と同じ値になる毎にトグル双安定回路ＦＦ２へのクロックパルスが作成される。これにより、そのデューティサイクルが入力サンプル値に比例的に、かつＣＮＴカウンターの最大カウント値に対称的に変動するようなＰＷＭＯＵＴ信号を発生させる。
【０００７】
しかしながら、図から判るように、変換すべき入力サンプル値の単位増加（図２にて強調）に対して、出力デューティサイクルでは対称的に２倍の短縮が発生する。例えば、サンプル値が１８８から１８９へ変わるとき、図２の斜線で示すようにデューティサイクルが短くなってしまう。
【０００８】
【発明が解決しようとする課題】
位相変調モードで電流を制御して出力ブリッジ段部を駆動するとき、同出願人による１９９５年１１月１５日付けのヨーロッパ特許出願９５８３０３７１．１に記載されている方法では、２^Ｎ／２について対称な値を持つ２つのデジタル値（各半ブリッジにつき１つずつ）が変換されて用いられる。
【０００９】
このような駆動装置においては、対称性を維持するため、ハーフブリッジの片方に入力されたデジタル信号の単位増加に応じて他方のハーフブリッジに同時に入力されるデジタル信号が単位低下をし、ハーフブリッジ出力段部の場合と比較して、デューテュサイクルの変化量が２倍になってしまう。
【００１０】
本発明は、フルブリッジを駆動する際の入力サンプル値の単位変動によるデューティサイクルの変化量の倍増を防止する装置及び方法を提供するものである。
【００１１】
【課題が解決するための手段】
本発明の目的は、入力基準信号をＮビットからＮ＋２ビットへ増加させることにより上記の変換処理における精細度を改善し、それゆえ、デジタル比較器のサイズ（ビット数）を大きくすることなく、アクチュエータの電流制御を改善することにある。
【００１２】
上記目的を達成する本発明は、Ｎビットのアップ／ダウンカウンターを使ってデジタル値をＰＷＭ信号へ変換する際の精細度を改善する方法であって、ａ）入力基準値をＮ＋２ビットに増加する過程、ｂ）所定の組合せ表に従って、Ｎビットのダイナミック値で示される２つの連続値間の３つの中間レベルの１つを選択できるよう、前記Ｎ＋２ビット入力基準値の２つの最下位ビットを利用する過程、ｃ）前記入力基準値の最上位Ｎビットを利用し、４個の異なるレジスタに、そのＮビット入力デジタル値、該入力デジタル値の補数値、前記Ｎビット入力デジタル値に１を加算した値、該入力デジタル値の補数値に１を加算した値をそれぞれ記憶させる過程、ｄ）前記の所定の組合せ表により、前記Ｎビットカウンタのアップカウント位相およびダウンカウント位相のそれぞれで前記の４個のレジスタに記憶されている４つのデータ値から比較すべき１組のデータ値を選択できるよう、前記カウンタのアップ／ダウン信号および前記２つの最下位ビットを利用する過程、を実施することを特徴とする。
【００１３】
また本発明の変換装置は、入力基準信号用のレジスタと、Ｎビットの比較器と、Ｎビットのアップ／ダウンカウンタと、リセット手段と、前記Ｎビット比較器の出力状態によってＰＷＭ信号を作成する少なくとも１個の双安定回路と、を備え、デジタル基準信号中の駆動デジタル基準値を出力段部を通した誘電負荷のデジタルＰＷＭ駆動値に変換する変換装置において、前記入力基準信号用のレジスタは、前記入力基準信号の最上位Ｎビットに対応するデジタル値と、そのＮビットデジタル値の補数デジタル値と、前記入力基準信号の最上位Ｎビットに対応するデジタル値に１を加算した値と、そのＮビットデジタル値の補数デジタル値に１を加算した値と、をそれぞれ記憶するＮ＋２ビットの４個のレジスタの機能をもち、そして、前記Ｎビット比較器で比較する前記４個の異なるレジスタ内の４つの記憶値のうちの１組を選択するためのマルチプレクサを備え、前記Ｎビットカウンタのアップカウントおよびダウンカウント時に、比較すべき前記４つの記憶値のうちの１組の選択が、Ｎ＋２の入力基準信号の２つの最下位ビットの値の組み合わせと前記カウンタのアップ／ダウン信号とから行われることを特徴とする。
【００１４】
また、このような変換装置と、巻線の２つの端子をそれぞれ電源供給ノード及び接地ノードへ切替接続する逆位相制御の２組の出力トランジスタ対をなす４個の出力トランジスタからなるモータの各巻線用のフルブリッジ出力段部と、を複数の相巻線をもつブラシレスＤＣ多相モータの駆動回路に備えることを特徴とする。
【００１５】
前記出力トランジスタは、対応するＰＷＭ制御信号にて飽和制御される電界効果トランジスタとするとよい。
【００１６】
本発明は、単一のフルブリッジ出力段部を備えた「単相」装置、および、駆動モードの動的制御を行える多相ブラシレスエラスティック(elastic)モータの駆動装置などの、複数のフルブリッジ出力段を備えた多相装置に適用できる。
【００１７】
【発明の実施の形態】
図３ａは、出力ブリッジ段部を、図３ｂ、３ｃ、３ｄは、ＮＢＩＴＳ／ＰＷＭ変換器からの駆動信号を示している。
【００１８】
図３ａ、３ｂ、３ｃ、３ｄに示されているように、本出願人による１９９５年１１月１５日付けのヨーロッパ特許出願９５８３０３７１．１に記載されているような、移相変調モードによるブリッジ出力段を有する汎用ＲＬアクチュエータのＰＷＭ駆動装置においては、２つのパルス信号ＩＮ１とＩＮ２は、Ｎ＋２ビットで記憶されている元のデジタル基準信号ＤＡＴＡＩＮを２つのＰＷＭ信号に変換することにより得られる。
【００１９】
このような周知の装置の動作を説明するため、ＤＡＴＡＩＮ信号のＮのＭＳＢをＶＡＬと表し、ＶＡＬの２^Ｎ／２に対する補数値を＊ＶＡＬ＋１と表すことにする。理論的にＮはどのような整数でもよいが、本例ではＮ＝８の装置に関して説明する。
【００２０】
２つの入力信号ＩＮ１とＩＮ２が完全に同相で、かつ、デューティサイクルが５０％ずつのとき、負荷に対して無電流の状態となる（図３ｂ）。
これは、どちらもデシマル（十進数）値１２８（一般的に示すＮの場合２^Ｎ／２）の値を持つ２つの同じ値ＶＡＬ値と＊ＶＡＬ＋１値の信号が、ＢＹＴＥ／ＰＷＭ部に入力されている状態に相当する。
【００２１】
ＶＡＬ値の単位増加は＊ＶＡＬ＋１値の単位低下に対応し、無電流となる値１２８（一般にＮの場合２^Ｎ／２）に関する対称性が維持される。
図４は、ＰＷＭ信号に変換されるデジタル値の単位変動に由来するデューティサイクルの長さの変化を示している。
【００２２】
図４に示すように、アップ／ダウンカウンタの１サイクル期間には、ＶＡＬ値、＊ＶＡＬ＋１値とカウンタの状態つまり内容を比較する時点が４つ存在している（図中Ａ，Ｂ，Ｃ，Ｄ）。図４の例では、ＶＡＬ値は１４５から１４６へと増加し、＊ＶＡＬ＋１値は１２８を中心にして対称的に１１１から１１０へと低下する。ゆえに、値Ａ＋Ｃだけ信号ＩＮ１のデューティサイクルが低下し、Ｂ＋Ｄだけ信号ＩＮ２のデューティサイクルが増加することになる。
【００２３】
つまり、ＶＡＬ値の増加と＊ＶＡＬ＋１値の低下の結果、差分ディティーサイクルＤＩＦＦは、Ａ＋Ｂ＋Ｃ＋Ｄだけ増加してしまうのである。従って、差分デューティサイクルの０％から１００％の範囲で、１／２５５（一般にＮ値の場合は（１／２）^Ｎ）という装置での精細度が得られる。
【００２４】
しかし、以上の装置においては、本発明のように変換されるＤＡＴＡＩＮ信号の２のＬＳＢの状態に従った適切な事後処理が行われない。本発明の装置においては、アップ／ダウンカウンタ（比較器）のビット数を増加させることなく、精細度を上げることができる。
【００２５】
具体的に言えば、アップ／ダウンカウンタのビット数がＮである場合、本例の装置では、Ｎ＋２ビットの入力基準信号（オリジナル信号）の変換が可能である。
【００２６】
図５は、本発明のＮ＋２ビットＤＡＴＡ／ＰＷＭ変換器のブロック図である。
【００２７】
変換されるＤＡＴＡＩＮ値は、Ｎ＋２ビットでメモリーにマッピングされている。そのうち、ＮのＭＳＢはＶＡＬで表される。ＶＡＬ値から、簡単な論理演算により、その補数値の＊ＶＡＬ値が算出され、それら２つのデジタル値が各Ｎビットの２個のレジスタに入力される。
【００２８】
別の２個のＮビットレジスタには、１だけ増加した数値が記憶される。入力値の２つのＬＳＢは、カウンターのアップ／ダウン信号と共に比較する基準値を選択するためのマルチプレクサー部へ送られる。
【００２９】
この選択処理は、下記の表に従って行われる。
【表１】

【００３０】
図５と表１のように、入力基準信号の２つの最下位ビットがデジタル回路へ送られて、Ｎビットのダイナミック値で示される連続する２値間の３つの中間レベルが決定される。
【００３１】
Ｎ＝８、ＶＡＬ値が１４５、＊ＶＡＬ＋１値が１１１の例では、下記の状態が生成される。
【表２】

【００３２】
そして、２個の補数ＬＳＢは専用デジタル回路に送られ、基本のデューティサイクル（ＤＣ１４５で示され、ゼロである２個のＬＳＢに対応する）がどのくらい伸長または短縮されるかが判断される。
【００３３】
普通には、下記のような関係が成立する。
【数１】
ＤＣ１４５＋Ａ＋Ｂ＋Ｃ＋Ｄ＝ＤＣ１４６
【００３４】
このように本例の装置では、変換される基準信号の２個のＬＳＢ値やアップ／ダウンカウンタのカウント方向に従って、異なるデューティサイクルが作成される動的な機能処理が行われる。この結果、同じビット数の比較器を使っても、比較例である周知の装置に比べて４倍高い精細度が達成できる。
【００３５】
そして、出力段部を駆動するＩＮ１とＩＮ２の２つの信号が、比較器により作成される。
【００３６】
図６Ａ、６Ｂ、６Ｃ、６Ｄは、Ｎ＋２ビット入力基準信号の変換が、オリジナル基準信号の２つのＬＳＢの状態に応じて行われる方法を示している。なお、表１と図６Ａ、６Ｂ、６Ｃ、６Ｄからは、２個の連続ＶＡＬ値間の中間レベルを算定する方法が確認できる。
【００３７】
例えば、ＶＡＬ＝１４５と仮定すると、
【数２】
ＶＡＬ＝１４５、ＶＡＬ＋１＝１４６、
＊ＶＡＬ＝１１０、＊ＶＡＬ＋１＝１１１
【００３８】
１４５を変換する場合（図６Ａ）、ＢＩＴ０＝０およびＢＩＴ１＝０となるので、端数はゼロになる。表１と図６Ａから、タイマーの「アップカウント」中や「ダウンカウント」中において、ＤＡＴＯ１とＤＡＴＯ２がそれぞれＶＡＬと＊ＶＡＬ＋１となるのが判る。この変換結果は、図６Ａに示されるとおりである。
【００３９】
また、１４５．２５を変換する場合（図６Ｂ）、ＢＩＴ０＝１およびＢＩＴ１＝０である。この場合には、ＤＡＴＯ１の変調が行われ、タイマーがアップカウントのときはＶＡＬ＋１に変換され、ダウンカウントのときはＶＡＬに変換される。この変換結果は、図６Ｂに図示されている。
【００４０】
１４５．５０の変換の場合（図６Ｃ）、ＢＩＴ０＝０およびＢＩＴ１＝１である。この場合には、ＤＡＴＯ１とＤＡＴＯ２の両方の入力データの変調が行われ、タイマーがアップカウントのときはそれぞれＶＡＬ＋１および＊ＶＡＬに変換され、ダウンカウントのときはＶＡＬおよび＊ＶＡＬ＋１に変換される。この変換結果は、図６Ｃに図示されている。
【００４１】
さらに、１４５．７５の変換の場合（図６Ｄ）、ＢＩＴ０＝１およびＢＩＴ１＝１である。この場合には、ＤＡＴＯ２の変調が行われ、タイマーがアップカウントのときは＊ＶＡＬに変換され、ダウンカウントのときは＊ＶＡＬ＋１に変換される。
【００４２】
反対に、ＤＡＴＯ１は常にＶＡＬ＋１である。
【００４３】
この変換結果が、図６Ｄに図示されている。
【００４４】
本発明の重要な適用例として、モータの位相巻線を駆動するための個別のフルブリッジ出力段部を装備した、多相、普通は３相のブラシレスモータの駆動装置がある。専用のフルブリッジ段部経由での各巻線の独立駆動のためには、（基本的に星形状に接続されていない）その巻線の両端部へのアクセスが必要であるが、各位相巻線を独立して駆動する能力のおかげで、多相モータの単極駆動モードの場合には最高速が達成可能である。しかも、３相の場合、達成できる最高速は、星形状構成での速度よりも、２極駆動モードでは√３倍、３極駆動モードでは２倍ほど早くなるのが確認できよう。
【００４５】
図７には、単巻線のフルブリッジ駆動のための電気配線構成と、２極駆動モードの場合での電流と電圧の波形が図示されている。
【００４６】
図８には、正弦波電流を使った３極駆動モードの場合での電気配線および電流と電圧の波形が図示されている。
【００４７】
図７と８に図示の適用例においては、ＰＷＭモードで制御されるフルブリッジ出力段部経由の各モータ巻線の独立した駆動による、前記の最大速度における特色が付加されるという、本発明による卓越した改善がみられる。
【図面の簡単な説明】
【図１】本発明出願で説明するＢＹＴＥ／ＰＷＭ変換器（Ｎ＝８）が図示されている。
【図２】図１の回路で作成される信号である。
【図３】ＮＢＩＴＳ／ＰＷＭ変換器からの駆動信号と出力ブリッジ段階部を示している。
【図４】ＰＷＭ信号に変換されるデジタル値の単位変動に由来するデューティサイクル長さ変化を示している。
【図５】本発明のＮ＋２ビットＤＡＴＡ／ＰＷＭ変換器のブロック図である。
【図６】Ｎ＋２ビット入力基準信号の変換が、オリジナル基準信号の２つのＬＳＢの状態に応じて行われる方法を示している。
【図７】３相モータの双極駆動モードにおける電気配線図および電流と電圧の波形図である。
【図８】正弦波電流を使った３極駆動モードにおける電気配線図および電流と電圧の波形図である。

Claims

Ｎビットのアップ／ダウン・カウンターを用いて、ＰＷＭ信号を変換する方法において、
ａ）Ｎビットのデジタル値を（Ｎ＋２）ビットのデジタル値に増加するステップと、
前記（Ｎ＋２）ビット・デジタル値は、２個の下位ビットとＮ個の上位ビットからなり、
ｂ）前記２つの下位ビットを利用して、所定の組合せ表に従って、Ｎビットのストリングで示される２つの連続する値の間の３つの中間レベルの１つを選択するステップと、
ｃ）前記Ｎ個の上位ビットを利用し、４個のレジスタのそれぞれに、前記Ｎビットの入力デジタル値、前記Ｎビットの入力デジタル値の補数値、前記Ｎビットの入力デジタル値に１を加算した値、前記Ｎビットの入力デジタル値に１を加算した値の補数値を記憶するステップと、
ｄ）前記Ｎビットのアップ／ダウン・カウンタのアップ／ダウン出力信号および前記２個の下位ビットを利用して、前記Ｎビットのアップ／ダウンカウンタのアップカウント位相およびダウンカウント位相のそれぞれで、所定の組合せ表に応じて、前記レジスタに記憶されている４個のデータ値から比較すべき対を選択するステップと
を有することを特徴とするＰＷＭ信号を変換する方法。
（Ａ）Ｎビット・デジタル値のレジスタと、
（Ｂ）Ｎビットの比較器と、
（Ｃ）Ｎビットのアップ／ダウンカウンタと、
（Ｄ）リセット手段と、
（Ｅ）前記Ｎビット比較器の出力状態に応じて、ＰＷＭ信号を作成させる双安定回路の手段と
を備え、
Ｎビット・デジタル値を誘電負荷のＰＷＭを駆動するパワー出力段用の信号に変換するシステムにおいて、
前記入力デジタル値のレジスタは、（Ｎ＋２）ビットの容量を有し、
前記システムは、４個のレジスタとマルチプレクサを更に有し、
前記４個のレジスタは、それぞれ前記Ｎビットの入力デジタル値、前記Ｎビットの入力デジタル値の補数値、前記Ｎビットの入力デジタル値に１を加算した値、前記Ｎビットの入力デジタル値に１を加算した値の補数値を記憶し、
前記マルチプレクサは、前記（Ｎ＋２）ビットのデジタル値の前記２個の下位ビットの組み合わせ値に基づいて、前記Ｎビットのアップ／ダウン・カウンタがカウントアップしカウントダウンしている時に、前記Ｎビットの比較器内で比較すべき前記４個のレジスタ内の前記４個の値の対を、前記Ｎビットのアップ／ダウン・カウンタのアップ／ダウン信号で、選択する
ことを特徴とするＰＷＭ信号を変換するシステム。