JP4187831B2 - デジタルデータをフルブリッジ出力段部駆動用のpwm信号に変換するときの精細度を増加させる装置及び方法 - Google Patents
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Description
【発明の属する技術分野】
本発明は、いわゆるブリッジ構造をもつ出力段部経由で汎用RLアクチュエータを駆動する技法に関し、特にアクチュエータに供給される電圧を分割し、これに流れる電流を制御するためにPWMモードでブリッジ出力段部を駆動する技法に関する。
【0002】
【従来の技術】
最近開発された方法によれば、PWM駆動装置の制御信号は、可変クロック速度で走査できる不揮発性メモリーに記憶された所定のNビットデジタル値を、出力段部での必要入力と一致するような振幅のデジタル信号に変換する回路で作成される。この変換された信号のデューティサイクルは、メモリーから読み出されたNビットデジタル値に比例する。
【0003】
本出願人による1996年5月22日付けのヨーロッパ特許出願96830295.0には、このような特徴をもつNが8の変換装置について記述されている。図1は、その変換器(N=8)の構成を示す図である。
【0004】
図1に示された変換装置は、変換すべき値を含んだ入力信号BYTE(N=8)と、連続アップ/ダウンモードで機能する8ビットタイマーの状態との比較を基本処理動作としている。
【0005】
図2は、図1の回路で作成される信号である。
【0006】
図1と図2に示すように、変換されるサンプル値(N=8BYTE)は、変換中におけるサンプル値の更新を防止するため、まずSLレジスタに同期入力される。比較器COMPでは、CNTカウンターの状態が、変換されるサンプル値と同じ値になる毎にトグル双安定回路FF2へのクロックパルスが作成される。これにより、そのデューティサイクルが入力サンプル値に比例的に、かつCNTカウンターの最大カウント値に対称的に変動するようなPWMOUT信号を発生させる。
【0007】
しかしながら、図から判るように、変換すべき入力サンプル値の単位増加(図2にて強調)に対して、出力デューティサイクルでは対称的に2倍の短縮が発生する。例えば、サンプル値が188から189へ変わるとき、図2の斜線で示すようにデューティサイクルが短くなってしまう。
【0008】
【発明が解決しようとする課題】
位相変調モードで電流を制御して出力ブリッジ段部を駆動するとき、同出願人による1995年11月15日付けのヨーロッパ特許出願95830371.1に記載されている方法では、2N/2について対称な値を持つ2つのデジタル値(各半ブリッジにつき1つずつ)が変換されて用いられる。
【0009】
このような駆動装置においては、対称性を維持するため、ハーフブリッジの片方に入力されたデジタル信号の単位増加に応じて他方のハーフブリッジに同時に入力されるデジタル信号が単位低下をし、ハーフブリッジ出力段部の場合と比較して、デューテュサイクルの変化量が2倍になってしまう。
【0010】
本発明は、フルブリッジを駆動する際の入力サンプル値の単位変動によるデューティサイクルの変化量の倍増を防止する装置及び方法を提供するものである。
【0011】
【課題が解決するための手段】
本発明の目的は、入力基準信号をNビットからN+2ビットへ増加させることにより上記の変換処理における精細度を改善し、それゆえ、デジタル比較器のサイズ(ビット数)を大きくすることなく、アクチュエータの電流制御を改善することにある。
【0012】
上記目的を達成する本発明は、Nビットのアップ/ダウンカウンターを使ってデジタル値をPWM信号へ変換する際の精細度を改善する方法であって、a)入力基準値をN+2ビットに増加する過程、b)所定の組合せ表に従って、Nビットのダイナミック値で示される2つの連続値間の3つの中間レベルの1つを選択できるよう、前記N+2ビット入力基準値の2つの最下位ビットを利用する過程、c)前記入力基準値の最上位Nビットを利用し、4個の異なるレジスタに、そのNビット入力デジタル値、該入力デジタル値の補数値、前記Nビット入力デジタル値に1を加算した値、該入力デジタル値の補数値に1を加算した値をそれぞれ記憶させる過程、d)前記の所定の組合せ表により、前記Nビットカウンタのアップカウント位相およびダウンカウント位相のそれぞれで前記の4個のレジスタに記憶されている4つのデータ値から比較すべき1組のデータ値を選択できるよう、前記カウンタのアップ/ダウン信号および前記2つの最下位ビットを利用する過程、を実施することを特徴とする。
【0013】
また本発明の変換装置は、入力基準信号用のレジスタと、Nビットの比較器と、Nビットのアップ/ダウンカウンタと、リセット手段と、前記Nビット比較器の出力状態によってPWM信号を作成する少なくとも1個の双安定回路と、を備え、デジタル基準信号中の駆動デジタル基準値を出力段部を通した誘電負荷のデジタルPWM駆動値に変換する変換装置において、前記入力基準信号用のレジスタは、前記入力基準信号の最上位Nビットに対応するデジタル値と、そのNビットデジタル値の補数デジタル値と、前記入力基準信号の最上位Nビットに対応するデジタル値に1を加算した値と、そのNビットデジタル値の補数デジタル値に1を加算した値と、をそれぞれ記憶するN+2ビットの4個のレジスタの機能をもち、そして、前記Nビット比較器で比較する前記4個の異なるレジスタ内の4つの記憶値のうちの1組を選択するためのマルチプレクサを備え、前記Nビットカウンタのアップカウントおよびダウンカウント時に、比較すべき前記4つの記憶値のうちの1組の選択が、N+2の入力基準信号の2つの最下位ビットの値の組み合わせと前記カウンタのアップ/ダウン信号とから行われることを特徴とする。
【0014】
また、このような変換装置と、巻線の2つの端子をそれぞれ電源供給ノード及び接地ノードへ切替接続する逆位相制御の2組の出力トランジスタ対をなす4個の出力トランジスタからなるモータの各巻線用のフルブリッジ出力段部と、を複数の相巻線をもつブラシレスDC多相モータの駆動回路に備えることを特徴とする。
【0015】
前記出力トランジスタは、対応するPWM制御信号にて飽和制御される電界効果トランジスタとするとよい。
【0016】
本発明は、単一のフルブリッジ出力段部を備えた「単相」装置、および、駆動モードの動的制御を行える多相ブラシレスエラスティック(elastic)モータの駆動装置などの、複数のフルブリッジ出力段を備えた多相装置に適用できる。
【0017】
【発明の実施の形態】
図3aは、出力ブリッジ段部を、図3b、3c、3dは、NBITS/PWM変換器からの駆動信号を示している。
【0018】
図3a、3b、3c、3dに示されているように、本出願人による1995年11月15日付けのヨーロッパ特許出願95830371.1に記載されているような、移相変調モードによるブリッジ出力段を有する汎用RLアクチュエータのPWM駆動装置においては、2つのパルス信号IN1とIN2は、N+2ビットで記憶されている元のデジタル基準信号DATAINを2つのPWM信号に変換することにより得られる。
【0019】
このような周知の装置の動作を説明するため、DATAIN信号のNのMSBをVALと表し、VALの2N/2に対する補数値を*VAL+1と表すことにする。理論的にNはどのような整数でもよいが、本例ではN=8の装置に関して説明する。
【0020】
2つの入力信号IN1とIN2が完全に同相で、かつ、デューティサイクルが50%ずつのとき、負荷に対して無電流の状態となる(図3b)。
これは、どちらもデシマル(十進数)値128(一般的に示すNの場合2N/2)の値を持つ2つの同じ値VAL値と*VAL+1値の信号が、BYTE/PWM部に入力されている状態に相当する。
【0021】
VAL値の単位増加は*VAL+1値の単位低下に対応し、無電流となる値128(一般にNの場合2N/2)に関する対称性が維持される。
図4は、PWM信号に変換されるデジタル値の単位変動に由来するデューティサイクルの長さの変化を示している。
【0022】
図4に示すように、アップ/ダウンカウンタの1サイクル期間には、VAL値、*VAL+1値とカウンタの状態つまり内容を比較する時点が4つ存在している(図中A,B,C,D)。図4の例では、VAL値は145から146へと増加し、*VAL+1値は128を中心にして対称的に111から110へと低下する。ゆえに、値A+Cだけ信号IN1のデューティサイクルが低下し、B+Dだけ信号IN2のデューティサイクルが増加することになる。
【0023】
つまり、VAL値の増加と*VAL+1値の低下の結果、差分ディティーサイクルDIFFは、A+B+C+Dだけ増加してしまうのである。従って、差分デューティサイクルの0%から100%の範囲で、1/255(一般にN値の場合は(1/2)N)という装置での精細度が得られる。
【0024】
しかし、以上の装置においては、本発明のように変換されるDATAIN信号の2のLSBの状態に従った適切な事後処理が行われない。本発明の装置においては、アップ/ダウンカウンタ(比較器)のビット数を増加させることなく、精細度を上げることができる。
【0025】
具体的に言えば、アップ/ダウンカウンタのビット数がNである場合、本例の装置では、N+2ビットの入力基準信号(オリジナル信号)の変換が可能である。
【0026】
図5は、本発明のN+2ビットDATA/PWM変換器のブロック図である。
【0027】
変換されるDATAIN値は、N+2ビットでメモリーにマッピングされている。そのうち、NのMSBはVALで表される。VAL値から、簡単な論理演算により、その補数値の*VAL値が算出され、それら2つのデジタル値が各Nビットの2個のレジスタに入力される。
【0028】
別の2個のNビットレジスタには、1だけ増加した数値が記憶される。入力値の2つのLSBは、カウンターのアップ/ダウン信号と共に比較する基準値を選択するためのマルチプレクサー部へ送られる。
【0029】
この選択処理は、下記の表に従って行われる。
【表1】
【0030】
図5と表1のように、入力基準信号の2つの最下位ビットがデジタル回路へ送られて、Nビットのダイナミック値で示される連続する2値間の3つの中間レベルが決定される。
【0031】
N=8、VAL値が145、*VAL+1値が111の例では、下記の状態が生成される。
【表2】
【0032】
そして、2個の補数LSBは専用デジタル回路に送られ、基本のデューティサイクル(DC145で示され、ゼロである2個のLSBに対応する)がどのくらい伸長または短縮されるかが判断される。
【0033】
普通には、下記のような関係が成立する。
【数1】
DC145+A+B+C+D=DC146
【0034】
このように本例の装置では、変換される基準信号の2個のLSB値やアップ/ダウンカウンタのカウント方向に従って、異なるデューティサイクルが作成される動的な機能処理が行われる。この結果、同じビット数の比較器を使っても、比較例である周知の装置に比べて4倍高い精細度が達成できる。
【0035】
そして、出力段部を駆動するIN1とIN2の2つの信号が、比較器により作成される。
【0036】
図6A、6B、6C、6Dは、N+2ビット入力基準信号の変換が、オリジナル基準信号の2つのLSBの状態に応じて行われる方法を示している。なお、表1と図6A、6B、6C、6Dからは、2個の連続VAL値間の中間レベルを算定する方法が確認できる。
【0037】
例えば、VAL=145と仮定すると、
【数2】
VAL=145、VAL+1=146、
*VAL=110、*VAL+1=111
【0038】
145を変換する場合(図6A)、BIT0=0およびBIT1=0となるので、端数はゼロになる。表1と図6Aから、タイマーの「アップカウント」中や「ダウンカウント」中において、DATO1とDATO2がそれぞれVALと*VAL+1となるのが判る。この変換結果は、図6Aに示されるとおりである。
【0039】
また、145.25を変換する場合(図6B)、BIT0=1およびBIT1=0である。この場合には、DATO1の変調が行われ、タイマーがアップカウントのときはVAL+1に変換され、ダウンカウントのときはVALに変換される。この変換結果は、図6Bに図示されている。
【0040】
145.50の変換の場合(図6C)、BIT0=0およびBIT1=1である。この場合には、DATO1とDATO2の両方の入力データの変調が行われ、タイマーがアップカウントのときはそれぞれVAL+1および*VALに変換され、ダウンカウントのときはVALおよび*VAL+1に変換される。この変換結果は、図6Cに図示されている。
【0041】
さらに、145.75の変換の場合(図6D)、BIT0=1およびBIT1=1である。この場合には、DATO2の変調が行われ、タイマーがアップカウントのときは*VALに変換され、ダウンカウントのときは*VAL+1に変換される。
【0042】
反対に、DATO1は常にVAL+1である。
【0043】
この変換結果が、図6Dに図示されている。
【0044】
本発明の重要な適用例として、モータの位相巻線を駆動するための個別のフルブリッジ出力段部を装備した、多相、普通は3相のブラシレスモータの駆動装置がある。専用のフルブリッジ段部経由での各巻線の独立駆動のためには、(基本的に星形状に接続されていない)その巻線の両端部へのアクセスが必要であるが、各位相巻線を独立して駆動する能力のおかげで、多相モータの単極駆動モードの場合には最高速が達成可能である。しかも、3相の場合、達成できる最高速は、星形状構成での速度よりも、2極駆動モードでは√3倍、3極駆動モードでは2倍ほど早くなるのが確認できよう。
【0045】
図7には、単巻線のフルブリッジ駆動のための電気配線構成と、2極駆動モードの場合での電流と電圧の波形が図示されている。
【0046】
図8には、正弦波電流を使った3極駆動モードの場合での電気配線および電流と電圧の波形が図示されている。
【0047】
図7と8に図示の適用例においては、PWMモードで制御されるフルブリッジ出力段部経由の各モータ巻線の独立した駆動による、前記の最大速度における特色が付加されるという、本発明による卓越した改善がみられる。
【図面の簡単な説明】
【図1】本発明出願で説明するBYTE/PWM変換器(N=8)が図示されている。
【図2】図1の回路で作成される信号である。
【図3】NBITS/PWM変換器からの駆動信号と出力ブリッジ段階部を示している。
【図4】PWM信号に変換されるデジタル値の単位変動に由来するデューティサイクル長さ変化を示している。
【図5】本発明のN+2ビットDATA/PWM変換器のブロック図である。
【図6】N+2ビット入力基準信号の変換が、オリジナル基準信号の2つのLSBの状態に応じて行われる方法を示している。
【図7】3相モータの双極駆動モードにおける電気配線図および電流と電圧の波形図である。
【図8】正弦波電流を使った3極駆動モードにおける電気配線図および電流と電圧の波形図である。
Claims (2)
- Nビットのアップ/ダウン・カウンターを用いて、PWM信号を変換する方法において、
a) Nビットのデジタル値を(N+2)ビットのデジタル値に増加するステップと、
前記(N+2)ビット・デジタル値は、2個の下位ビットとN個の上位ビットからなり、
b) 前記2つの下位ビットを利用して、所定の組合せ表に従って、Nビットのストリングで示される2つの連続する値の間の3つの中間レベルの1つを選択するステップと、
c) 前記N個の上位ビットを利用し、4個のレジスタのそれぞれに、前記Nビットの入力デジタル値、前記Nビットの入力デジタル値の補数値、前記Nビットの入力デジタル値に1を加算した値、前記Nビットの入力デジタル値に1を加算した値の補数値を記憶するステップと、
d) 前記Nビットのアップ/ダウン・カウンタのアップ/ダウン出力信号および前記2個の下位ビットを利用して、前記Nビットのアップ/ダウンカウンタのアップカウント位相およびダウンカウント位相のそれぞれで、所定の組合せ表に応じて、前記レジスタに記憶されている4個のデータ値から比較すべき対を選択するステップと
を有することを特徴とするPWM信号を変換する方法。 - (A) Nビット・デジタル値のレジスタと、
(B) Nビットの比較器と、
(C) Nビットのアップ/ダウンカウンタと、
(D) リセット手段と、
(E) 前記Nビット比較器の出力状態に応じて、PWM信号を作成させる双安定回路の手段と
を備え、
Nビット・デジタル値を誘電負荷のPWMを駆動するパワー出力段用の信号に変換するシステムにおいて、
前記入力デジタル値のレジスタは、(N+2)ビットの容量を有し、
前記システムは、4個のレジスタとマルチプレクサを更に有し、
前記4個のレジスタは、それぞれ前記Nビットの入力デジタル値、前記Nビットの入力デジタル値の補数値、前記Nビットの入力デジタル値に1を加算した値、前記Nビットの入力デジタル値に1を加算した値の補数値を記憶し、
前記マルチプレクサは、前記(N+2)ビットのデジタル値の前記2個の下位ビットの組み合わせ値に基づいて、前記Nビットのアップ/ダウン・カウンタがカウントアップしカウントダウンしている時に、前記Nビットの比較器内で比較すべき前記4個のレジスタ内の前記4個の値の対を、前記Nビットのアップ/ダウン・カウンタのアップ/ダウン信号で、選択する
ことを特徴とするPWM信号を変換するシステム。
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