JP4177257B2 - 不揮発性メモリ用の昇圧器 - Google Patents
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- 239000003990 capacitor Substances 0.000 claims description 62
- 238000000034 method Methods 0.000 claims description 29
- 230000003111 delayed effect Effects 0.000 claims description 25
- 230000004044 response Effects 0.000 claims description 15
- 230000006870 function Effects 0.000 description 6
- 230000008569 process Effects 0.000 description 6
- 230000009471 action Effects 0.000 description 5
- 238000013459 approach Methods 0.000 description 4
- 230000008878 coupling Effects 0.000 description 4
- 238000010168 coupling process Methods 0.000 description 4
- 238000005859 coupling reaction Methods 0.000 description 4
- 230000007704 transition Effects 0.000 description 4
- 230000003071 parasitic effect Effects 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- 230000000630 rising effect Effects 0.000 description 2
- 238000006243 chemical reaction Methods 0.000 description 1
- 239000002131 composite material Substances 0.000 description 1
- 230000001934 delay Effects 0.000 description 1
- 230000006872 improvement Effects 0.000 description 1
- 230000007246 mechanism Effects 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
- 238000004088 simulation Methods 0.000 description 1
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- G—PHYSICS
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- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/10—Programming or data input circuits
- G11C16/12—Programming voltage switching circuits
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- G—PHYSICS
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- G11C5/00—Details of stores covered by group G11C11/00
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- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
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- G11C16/30—Power supply circuits
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- G11C—STATIC STORES
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- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/06—Modifications for ensuring a fully conducting state
- H03K17/063—Modifications for ensuring a fully conducting state in field-effect transistor switches
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
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- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
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Description
Vfinal =Vprecharge +(C2 /C1 +C2 ))Vp
ここで、Vprecharge は初期化段階でのノードZ上のレベルである。よって、Vfinal は、Vprecharge 、C1 、C2 、およびVp に依存している。C1 およびVppがほぼ固定されているので、Vfinal の値はVprecharge を上昇させるか、C2 をC1 よりも大幅に大きくするかのいずれかによって最も容易に変更される。キャパシタンスを増大させるには一般に高いコストがかかるので、所定のVfinal の値を得るには一般にVprecharge を上昇させることが好ましい。前述したように、図9の実施形態のPMOS851およびNMOS852を経たノードZとXとの間の経路によってこの初期値をより高く設定し、結果としてコンデンサ811のサイズを縮小できる。
Claims (46)
- 入力信号に応答して、電圧源から得た電圧を出力に供給する回路において、
電圧源と第1のノードとの間に接続され、入力信号を受信するように接続された第3のノードを介して出力に接続される制御ゲートを有するネーティブNMOSトランジスタと、
第1のノードと第2のノードとの間に接続されたPMOSトランジスタと、
第2のノードと前記第2のノードで遅延入力を受信するように接続された出力との間に接続されたコンデンサと、
を備える回路。 - PMOSトランジスタのゲートは、反転した遅延入力信号を受信するように接続されている請求項1記載の回路。
- 入力と第3のノードとの間に接続されることによって、前記第3のノードが入力信号を受信するようにする第1のトランジスタと、
入力と第2のノードとの間に接続され、高い入力値に対応する電圧を受けるように接続されたゲートを有することによって、第2のノードが遅延入力を受けるようにする第2のトランジスタと、
をさらに備える請求項2記載の回路。 - 第1のトランジスタのゲートは、高い入力値に対応する電圧を受けるように接続される請求項3記載の回路。
- 第1のトランジスタは、ネーティブNMOSトランジスタである請求項3記載の回路。
- 第1のトランジスタのゲートは、反転した遅延入力信号を受信するように接続される請求項5記載の回路。
- 入力を受けるように直列に接続されることによって、第1のトランジスタのゲートに反転した遅延入力が供給されるようにする3個のインバータをさらに備える請求項6記載の回路。
- 入力を受けるように直列に接続されることによって、第2のトランジスタに遅延入力が供給されるようにする1対のインバータをさらに備える請求項3記載の回路。
- 入力を受けるように直列に接続されることによって、PMOSトランジスタのゲートに反転した遅延入力が供給されるようにする3個のインバータをさらに備える請求項2記載の回路。
- 電圧源は、20ボルト以上の電圧値を有する請求項2記載の回路。
- 高い入力値と低い入力値との電圧差は、1.6ボルト〜4ボルトの範囲にある請求項2記載の回路。
- 回路は不揮発性メモリシステムの一部であり、回路の出力はトランジスタのゲートに接続されることによって、不揮発性メモリの1個以上のメモリ素子にプログラミング電圧が供給される請求項2記載の回路。
- 入力信号に応答して、電圧源から得た電圧を出力に供給する回路において、
電圧源と第1のノードとの間に接続され、入力信号を受信するように接続された第3のノードを介して出力に接続される制御ゲートを有するネーティブNMOSトランジスタと、
第1のノードと第2のノードとの間に接続されたPMOSトランジスタと、
第2のノードと前記第2のノードで遅延イネーブル信号を受信するように接続された出力との間に接続されたコンデンサであって、イネーブル信号は入力信号から導出されるとともに、第1のノードと出力とは、遅延入力信号に応答して電流が第1のノードから出力へと流れるように接続されるコンデンサと、
を備える回路。 - 入力信号がアサートされるとイネーブル信号は入力信号に対して遅延され、入力信号がデアサートされるとイネーブル信号は入力信号と同一である請求項13記載の回路。
- 回路はクロックを含むシステムの一部であり、入力信号がアサートされると、前記入力信号に対するイネーブル信号の遅延はクロックによって決定される請求項14記載の回路。
- 第1のノードと中間ノードとの間に接続された第1のトランジスタと、
中間ノードと出力との間に接続された第2のトランジスタであって、第1のトランジスタのゲートが遅延した反転入力を受けるように接続されるPMOSトランジスタであり、第2のトランジスタのゲートが中間ノードに接続されるNMOSトランジスタであることによって、第1のノードと出力とは、遅延入力信号に応答して電流が第1のノードから出力へと流れるように接続される第2のトランジスタと、
をさらに備える請求項14記載の回路。 - 第2のトランジスタは、ネーティブNMOSトランジスタである請求項16記載の回路。
- PMOSトランジスタのゲートと高レベルの入力との間に接続されたダイオード接続されたトランジスタをさらに備える請求項16記載の回路。
- 入力と第3のノードとの間に接続されることによって、前記第3のノードが入力信号を受信するようにする第3のトランジスタと、
入力と第2のノードとの間に接続され、高い入力値に対応する電圧を受けるように接続されたゲートを有することによって、第2のノードが遅延入力を受けるようにする第4のトランジスタと、
をさらに備える請求項16記載の回路。 - 第3のトランジスタは、ネーティブNMOSトランジスタである請求項19記載の回路。
- 第3のトランジスタのゲートは、反転した遅延入力信号を受信するように接続される請求項20記載の回路。
- 入力を受けるように直列に接続されることによって、第1のトランジスタのゲートと第3のトランジスタのゲートとに反転した遅延入力が供給されるようにする3個のインバータをさらに備える請求項20記載の回路。
- 入力を受けるように直列に接続されることによって、第4のトランジスタに遅延入力が供給されるようにする1対のインバータをさらに備える請求項19記載の回路。
- 電圧源は、20ボルト以上の電圧値を有する請求項14記載の回路。
- 高い入力値と低い入力値との電圧差は、1.6ボルト〜4ボルトの範囲にある請求項14記載の回路。
- 回路は不揮発性メモリシステムの一部であり、回路の出力はトランジスタのゲートに接続されることによって、不揮発性メモリの1個以上のメモリ素子にプログラミング電圧が供給される請求項14記載の回路。
- 出力で電圧を発生する方法において、
出力と電圧源との間に接続された回路を準備するステップであって、
ネーティブNMOSトランジスタと、
PMOSトランジスタと、
コンデンサであって、ネーティブ・トランジスタと、PMOSトランジスタと、コンデンサとは直列に接続され、ネーティブNMOSトランジスタは電圧源とPMOSトランジスタとの間に、PMOSトランジスタはネーティブNMOSトランジスタとコンデンサとの間に、また前記コンデンサはPMOSトランジスタと出力との間に接続されるコンデンサと、を備える回路を準備するステップと、
入力を受けるステップと、
前記入力をネーティブNMOSトランジスタのゲートに供給するステップと、
入力を出力に接続されたコンデンサの端子に供給するステップと、
入力をネーティブNMOSトランジスタのゲートに供給する前記ステップと、入力を出力に接続されたコンデンサの端子に供給するステップの後で実行する入力をPMOSトランジスタに接続されたコンデンサの端子に供給するステップと、
を含む方法。 - 出力と電圧源との間に接続された回路を準備するステップは、
入力をネーティブNMOSトランジスタのゲートに供給する前記ステップと、入力を出力に接続されたコンデンサの端子に供給する前記ステップの後で実行する反転入力をPMOSトランジスタのゲートに供給するステップをさらに含む請求項27記載の方法。 - 入力をネーティブNMOSトランジスタのゲートに供給するステップの後で、ネーティブNMOSトランジスタのゲートに入力をトラップするステップと、
入力を出力に接続されたコンデンサの端子に供給するステップの後で、出力に接続されたコンデンサの端子に入力をトラップするステップと、
をさらに含む請求項28記載の方法。 - 入力をPMOSトランジスタに接続されたコンデンサの端子に供給するステップの後で、PMOSトランジスタに接続されたコンデンサの端子に入力をトラップするステップをさらに含む請求項28記載の方法。
- ネーティブNMOSトランジスタのゲートおよび出力に接続されたコンデンサの端子への入力は、受けられた入力電圧値を超える値に昇圧された電圧値で供給される請求項30記載の方法。
- 高い入力値と低い入力値との電圧差は、1.6ボルト〜4ボルトの範囲にある請求項28記載の方法。
- 電圧源は、20ボルト以上の電圧値を有する請求項28記載の方法。
- 出力は、不揮発性メモリ内のワードライン選択回路のパスゲートに供給される請求項28記載の方法。
- 出力で電圧を発生する方法において、
出力と電圧源との間に接続された回路を準備するステップであって、
ネーティブNMOSトランジスタと、
PMOSトランジスタと、
コンデンサであって、第1のトランジスタと、PMOSトランジスタと、コンデンサとは直列に接続され、ネーティブNMOSトランジスタは電圧源とPMOSトランジスタとの間に、PMOSトランジスタはネーティブNMOSトランジスタとコンデンサとの間に、また前記コンデンサはPMOSトランジスタと出力との間に接続され、ネーティブNMOSトランジスタとPMOSトランジスタとの間のノードは出力に接続されたコンデンサの端子に接続可能であるコンデンサと、を備える回路を準備するステップと、
入力を受けるステップと、
前記入力をネーティブNMOSトランジスタのゲートに供給するステップと、
入力を出力に接続されたコンデンサの端子に供給するステップと、
入力がアサートされ、入力から得た信号がデアサートされる場合だけ、ノードは出力に接続されたコンデンサの端子に接続される入力から得た信号をPMOSトランジスタに接続されたコンデンサの端子に供給するステップと、
を含む方法。 - 入力から得た信号は、入力信号がアサートされた場合は遅延バージョンの入力であり、それ以外の場合は非遅延バージョンである請求項35記載の方法。
- 入力をネーティブNMOSトランジスタのゲートに供給するステップの後で、ネーティブNMOSトランジスタのゲートに入力をトラップするステップと、
入力を出力に接続されたコンデンサの端子に供給するステップの後で、出力に接続されたコンデンサの端子に入力をトラップするステップと、
をさらに含む請求項36記載の方法。 - 入力をPMOSトランジスタに接続されたコンデンサの端子に供給するステップの後で、PMOSトランジスタに接続されたコンデンサの端子に入力をトラップするステップをさらに含む請求項36記載の方法。
- ネーティブNMOSトランジスタのゲートおよび出力に接続されたコンデンサの端子への入力は、受けられた入力電圧値を超える値に昇圧された電圧値で供給される請求項38記載の方法。
- 高い入力値と低い入力値との電圧差は、1.6ボルト〜4ボルトの範囲にある請求項36記載の方法。
- 電圧源は、20ボルトより大きい電圧値を有する請求項36記載の方法。
- 出力は、不揮発性メモリ内のワードライン選択回路のパスゲートに供給される請求項36記載の方法。
- 前記ノードは、遅延入力に応答して出力に接続されたコンデンサの端子に接続される請求項36記載の方法。
- 前記ノードが出力に接続されたコンデンサの端子に接続されると、出力に接続されたコンデンサの端子へノードから供給される電圧は、ノードの電圧値を超える値に昇圧される請求項36記載の方法。
- PMOSトランジスタのゲートは、ダイオード素子を介して高い入力値に接続される請求項35記載の方法。
- 不揮発性メモリにおいて、
記憶素子と、
電圧源と、
記憶素子を電圧源に接続するためのスイッチと、
スイッチを制御するように接続された出力を有し、電圧源に接続され、入力信号を受信するように接続される回路と、を備え、前記回路は、
電圧源と第1のノードとの間に接続され、入力信号を受信するように接続された第3のノードを介して出力に接続される制御ゲートを有するネーティブNMOSトランジスタと、
第1のノードと第2のノードとの間に接続されたPMOSトランジスタと、
第2のノードと第2のノードで入力信号から得た信号を受信するように接続された出力との間に接続されたコンデンサと、
を備える不揮発性メモリ。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US10/014,161 US6696880B2 (en) | 2001-11-09 | 2001-11-09 | High voltage switch suitable for non-volatile memories |
PCT/US2002/035838 WO2003043014A1 (en) | 2001-11-09 | 2002-11-06 | Voltage booster for non-volatile memories |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2005509998A JP2005509998A (ja) | 2005-04-14 |
JP4177257B2 true JP4177257B2 (ja) | 2008-11-05 |
Family
ID=21763873
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2003544756A Expired - Fee Related JP4177257B2 (ja) | 2001-11-09 | 2002-11-06 | 不揮発性メモリ用の昇圧器 |
Country Status (6)
Country | Link |
---|---|
US (1) | US6696880B2 (ja) |
EP (1) | EP1444697A1 (ja) |
JP (1) | JP4177257B2 (ja) |
KR (1) | KR100948902B1 (ja) |
CN (1) | CN100490156C (ja) |
WO (1) | WO2003043014A1 (ja) |
Families Citing this family (27)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
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-
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-
2002
- 2002-11-06 EP EP02778785A patent/EP1444697A1/en not_active Withdrawn
- 2002-11-06 JP JP2003544756A patent/JP4177257B2/ja not_active Expired - Fee Related
- 2002-11-06 KR KR1020047007107A patent/KR100948902B1/ko active IP Right Grant
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Publication number | Publication date |
---|---|
KR20040070355A (ko) | 2004-08-07 |
US20030090311A1 (en) | 2003-05-15 |
WO2003043014A1 (en) | 2003-05-22 |
CN1610946A (zh) | 2005-04-27 |
US6696880B2 (en) | 2004-02-24 |
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KR100948902B1 (ko) | 2010-03-24 |
JP2005509998A (ja) | 2005-04-14 |
EP1444697A1 (en) | 2004-08-11 |
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Legal Events
Date | Code | Title | Description |
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A621 | Written request for application examination |
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A977 | Report on retrieval |
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A01 | Written decision to grant a patent or to grant a registration (utility model) |
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FPAY | Renewal fee payment (event date is renewal date of database) |
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R150 | Certificate of patent or registration of utility model |
Ref document number: 4177257 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 Free format text: JAPANESE INTERMEDIATE CODE: R150 |
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FPAY | Renewal fee payment (event date is renewal date of database) |
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FPAY | Renewal fee payment (event date is renewal date of database) |
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R250 | Receipt of annual fees |
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FPAY | Renewal fee payment (event date is renewal date of database) |
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S111 | Request for change of ownership or part of ownership |
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FPAY | Renewal fee payment (event date is renewal date of database) |
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R360 | Written notification for declining of transfer of rights |
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FPAY | Renewal fee payment (event date is renewal date of database) |
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R370 | Written measure of declining of transfer procedure |
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FPAY | Renewal fee payment (event date is renewal date of database) |
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R350 | Written notification of registration of transfer |
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FPAY | Renewal fee payment (event date is renewal date of database) |
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S533 | Written request for registration of change of name |
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