JP4177257B2 - 不揮発性メモリ用の昇圧器 - Google Patents

Description

本発明は、一般に集積回路半導体デバイスに関し、特に高電圧スイッチに関する。

一般に集積回路では、入力信号に応答して電圧源から出力に電圧を供給する回路が必要である。一例が不揮発性メモリにおけるワードライン選択回路である。このような回路では、デバイス間論理レベルでの入力信号に応答して比較的高いプログラミング電圧がワードラインに供給される。例えば、ＮＯＲタイプのＦＬＡＳＨメモリ向けのまさに標準的な値では、接地から３〜５Ｖの入力が「ＨＩＧＨ」の値になるのに応答して、８〜１０Ｖがワードラインに供給される。回路の動作を向上させるため、入力がＨＩＧＨになるのに応答して、ワードライン上の電圧が規定（フル）の値に直ちに達することが重要である。

このようなスイッチ用に多くの設計が存在する。一般的な設計の多くはトランジスタをオンに転換するために用いられるゲート電圧値を高め、電圧源からの高電圧を出力へと通すためにＮＭＯＳトランジスタおよび局部チャージポンプを使用している。ＮＭＯＳトランジスタの本体バイアスおよびチャージポンプのランプ速度に起因して、これらのスイッチは一般に、規定の高電圧を通すのに必要な通過電圧レベルに達するに比較的長い時間を有する。これらの問題点はより高いプログラミング電圧レベルが必要であること、およびデバイスの供給電圧がより低いことの双方によって悪化する。というのは、これらが複合して、チャージポンプ内のＮＭＯＳトランジスタの本体作用により効率的かつタイムリーに加圧することが困難になるからである。
米国特許出願第０９／８９３，２７７号

本発明は、低電圧設計で高電圧を供給するのに特に有利な設計内のスイッチ動作を改良するブートストラップ方式を採用している。本発明は、高電圧源と出力との間に直列接続されたＮＭＯＳトランジスタと、ＰＭＯＳトランジスタ、およびコンデンサとを使用する。第一の実施形態では、ネーティブＮＭＯＳトランジスタは電圧源と第１のノードとの間に接続され、ＰＭＯＳデバイスは第１のノードと第２のノードとの間に接続され、コンデンサは第２のノードと出力との間に接続されている。入力信号は真性ＮＭＯＳを経てネーティブＮＭＯＳデバイスのゲート、およびコンデンサの出力側に供給され、遅延入力がコンデンサとＰＭＯＳとの間のノードに、また反転した形でＰＭＯＳのゲートに供給される。

入力信号がＨＩＧＨになるのに応答して、遅延によりコンデンサをプリチャージし、ネーティブＮＭＯＳデバイスを部分的にオンに転換する初期化段階が可能になる。遅延後、ＰＭＯＳはオンに転換され、さらにコンデンサによってゲートが昇圧されることによりネーティブＮＭＯＳがオンに転換されて、電圧源からの電圧が出力を昇圧させることが可能になる。コンデンサをプリチャージするために遅延を利用することによって、出力がプリチャージされ、規定のＨＩＧＨ論理レベルに近づくことが可能になる。昇圧段階の間に、所定の昇圧率に起因して、出力は高電圧源の値以上に上昇する。高圧供給電圧よりも高いこの電圧によって、本体バイアスがかかるネーティブＮＭＯＳトランジスタのしきい値電圧を越えるより良好なオーバードライブが可能になる。

第一の例示の実施形態では、非遅延入力がネーティブＮＭＯＳのゲートに供給され、遅延入力がＰＭＯＳ間のノードに供給される。これらの第一の実施形態の１つの変化形では、入力はネーティブＮＭＯＳデバイスのゲートに、また反転した遅延の形で入力を受けるようにゲートが接続されている第２のネーティブＮＭＯＳデバイスを経てコンデンサの出力側に供給される。第２のネーティブＮＭＯＳのしきい値電圧は初期化段階で第１のＮＭＯＳのゲートにより高い電圧を供給するので、第２のネーティブＮＭＯＳを使用することによって、より良好なオーバードライブが可能になる。

さらに別の例示の実施形態は、ネーティブＮＭＯＳとＰＭＯＳとの間のノードから出力までの付加的な経路を追加し、入力信号に加えてイネーブル信号を使用する。入力信号がアサートされるとイネーブル信号は入力信号に対して遅延されたバージョンであり、入力信号がデアサートされるとイネーブル信号は入力と同一である。初期化段階では、入力信号はＨＩＧＨになったがイネーブル信号が未だＬＯＷである場合は、初期化段階のネーティブＮＭＯＳのゲートとドレイン間を平衡にするために付加的な経路が利用され、それ以外の場合は遮断される。この実施形態のさらに別の態様では、入力をＰＭＯＳトランジスタのゲートに供給するのではなく、ゲートがチップ電圧電源にダイオード接続され、そのレベルはソース−ドレイン接合部とそのチャネル間の結合を介して変更され得る。この実施形態およびその他の実施形態の双方とも、ＰＭＯＳはその酸化物の両端にわたって高電圧を許容するように設計されている。

本発明の追加の態様、特徴および利点は、添付図面を参照した以下の特定の代表的な実施形態の説明に記載されている。

図１は、背景技術の欄で記載した問題点の多くを解決する別の従来の設計を示している。スイッチ１００は入力信号Ｖ_inに応答して電圧源Ｖ_p から得た電圧を、この場合は電圧Ｖ_p をワードラインＷＬ１４３に供給するトランジスタ１４１のゲートに供給する。スイッチは、直列接続されたネーティブＮＭＯＳトランジスタ１０３とＰＭＯＳトランジスタ１０５とを経て、電圧Ｖ_p を出力に供給する。ＰＭＯＳトランジスタ１０５は、インバータ１０７を経て入力Ｖ_inに接続されている。ゲートがＶ_ddに接続されているトランジスタ１０９は、入力電圧Ｖ_inと、ＮＭＯＳ１０３のゲートにも接続されている出力ノードＺとの間に接続されている。

ワードライン選択回路としての用途の場合、Ｖ_p は通過電圧であり、ＮＡＮＤメモリ構成の場合には、２０Ｖまたはそれ以上の値を有することがある。以下の例では、Ｖ_p ＝２４Ｖが用いられている。低電圧回路では、Ｖ_inの「ＬＯＷ」の値は接地電位と見なされ、Ｖ_ddの「ＨＩＧＨ」の値は２Ｖまたはそれ未満、例えば１．６Ｖである。ここに記載しているような高電圧スイッチを使用できる不揮発性メモリの例は、「多重データ状態で動作される不揮発性メモリの記憶素子間の結合の作用を軽減するための動作技術」という２００１年６月２７日出願の米国特許出願第０９／８９３，２７７号（特許文献１）に記載されている。この特許出願は、その全体が参照により本願明細書において援用されている。

図１の回路の機能を理解するために、ワードライン１４３が非選択状態にされ、スイッチ１００がスタンバイ・モードにある場合のように、入力がＬＯＷ、すなわちＶ_in＝０Ｖである状態からその動作が開始されるものと見なす。ＰＭＯＳのしきい値電圧は−１Ｖと見なされる。インバータ１０７によって、ＰＭＯＳ１０５のゲートはＨＩＧＨのＶ_ddに保たれ、その結果、ＰＭＯＳはオフに転換される。ＮＭＯＳ１０３のゲートは０Ｖであり、その結果、これもオフに転換される。ＮＭＯＳ１０３はネーティブ・デバイスであるので、負のしきい値、例えば−０．８Ｖを有し、ノードＸは約０．８Ｖになる。ノードＺは接地にあり、トランジスタ１４１はオフになるので、ワードライン１４３は電圧源から遮断される。

Ｖ_inが接地からＶ_dd＝１．６Ｖへと上昇すると、トランジスタ１０９が０．８Ｖのしきい値電圧を有するものとすると、Ｖ_z は０．８Ｖで充電され、ＮＭＯＳ１０３はオンへの転換を開始する。ＰＭＯＳ１０５のゲートの電圧は０Ｖに降下し、これによってオンに転換される。その結果、ノードＸにおける電圧は０．８Ｖから１．６Ｖになる。その結果、ノードＺおよびＮＭＯＳ１０３のゲートにおける電圧は、Ｖ_p に達するまで上昇する。ネーティブＮＭＯＳ１０３は、Ｖ_p の値が高いことによって本体バイアスの作用があっても、そのしきい値電圧が０Ｖ未満であるように選択される。Ｖ_in＝Ｖ_ddである場合は、トランジスタのゲートがＶ_ddに保たれているので、トランジスタ１０９はダイオード接続され、また電荷がＮＭＯＳ１０９を経てノードＺから漏出することはない。

次に電圧Ｖ_z ＝Ｖ_p がトランジスタ１４１の制御ゲートに印加され、高電圧がワードラインＷＬ１４３に印加される。しかし、プログラム電圧の規定の値は通されない。例えば０．８ＶでよいパスゲートＶ_thのしきい値電圧は、Ｖ_p ≒２４Ｖのような電圧がゲートにかけられた場合、本体バイアスによって約２Ｖまで上昇することがある。その結果、ワードラインはＶ_p −Ｖ_th≒２２Ｖ、または規定のプログラミング電圧よりやや低い電圧を受ける。このように、Ｖ_WLがワードラインＷＬ１４３上で所望の電圧であるならば、通過電圧Ｖ_p はＶ_p ＝Ｖ_WL＋Ｖ_th（Ｖ_WL）まで昇圧されなければならない。

図１の回路は、背景技術の欄で説明したように、デバイス上で使用される面積がより小さいことで従来技術よりも改良されている。前述したように、ワードラインＷＬ１４３に電圧Ｖ_WLを供給するために、パスゲート１４１にさらに高い電圧Ｖ_p ＝Ｖ_WL＋Ｖ_th（Ｖ_WL）が印加される必要があり、この付加的な高電圧はシステムに過剰なストレスを加える。加えて、ワードライン上の電圧に対するトランジスタのしきい値電圧の依存性は本体バイアスＶ_th＝ｆ（Ｖ_WL）によって非直線的であるので、チャージポンプによって供給される必要がある正確な電圧を正確に決定することが困難である。

図１の回路によって改良できる別の領域は、入力に応答して出力を接地から高いＶ_p へと上昇させる速度である。ノードＺでの電圧が上昇すると、ネーティブ・デバイス１０３のゲート上の電圧は上昇し、ゲート上の電圧はさらに上昇する。この場合も、本体バイアスによって、トランジスタ１０３のしきい値電圧は上昇し始めるので、Ｖ_z の上昇速度は著しく低下し、〜２４ＶのＶ_p に非対称に接近すると、例えば１５Ｖ以上の長いテール領域を生成する。その結果、図１の回路の標準的な値の成分の場合、ワードライン選択トランジスタのゲートへの規定の通過電圧を得るのに数ミリ秒で済むようにできる。後述するように、図３、４および９の例示の実施形態によって通過電圧に達する速度をより速くすることができる。

本発明は、出力と電圧源との間にトランジスタ１０３および１０５と直列のコンデンサを追加し、コンデンサの出力側をプリチャージすることによって、図１のデバイスの速度をさらに高めるものである。パスゲート１４１上のゲート電圧も上昇する。これらの変化は、様々な入力およびノードと共に電圧源と出力との間の回路素子を示す図２に関連して説明される。

図２は、電圧源Ｖ_p とノードＸとの間に接続され、ゲートがノードＺに接続されているネーティブＮＭＯＳトランジスタ２０３を示している。ノードＸとノードＺにおける出力との間にＰＭＯＳトランジスタ２０５が接続され、ゲートへの入力はｂで示されている。コンデンサ２１１がノードＺにおける出力と、ＰＭＯＳトランジスタ２０５の下のノードＹとの間に追加されている。この場合も出力はプログラミング電圧をワードラインＷＬ２４３に供給するためにトランジスタ２４１のゲートに接続されていることが示されている。

本発明は、コンデンサの下板をプリチャージすることによって回路を初期化する点で、図１の実施形態とは異なっている。この相違は、ＰＭＯＳ２０５のゲートへの入力を遅延させること、およびコンデンサ２１１の導入でノードＺと異なっている形のノードＹによるものである。初期化はノードＹをほぼ０Ｖに保ちつつ、ノードＺをＶ_ddに充電することによって行われる。加えてコンデンサをプリチャージすることによって、パスゲートの本体バイアスの克服を補助するために供給電圧以上の超過電圧を供給することができる。

特定の例が図３、４、および９の実施形態に示されているが、図２には、ノードＺおよびＹへの初期化回路は示されていない。これらの回路は、ノードＹが０Ｖに保たれている間にノードＺをＶ_ddにプリチャージすることによって、昇圧前にコンデンサ２１１を初期化する。昇圧中は、ノードＺは浮動状態に留められ、ノードＹはＰＭＯＳ２０５から充電される。

より詳細には、Ｖ_in＝ＬＯＷ（０Ｖ）であり、ワードラインＷＬ２４３が非選択状態にあるスタンバイ・モードでは、出力ノードＺおよびトランジスタ２０３のゲート上の電圧もＬＯＷであり、Ｖ_z ＝０Ｖである。入力は反転した形でＰＭＯＳ２０５に供給されるので、Ｖ_b ≒Ｖ_ddである。ノードＸでの電圧はネーティブＮＭＯＳトランジスタ２０３の、例えば−０．８Ｖであるしきい値電圧によって設定され、Ｖ_x ≒−Ｖ_th,203≒０．８Ｖである。所与のあらゆる条件下で、ネーティブＮＭＯＳトランジスタ２０３およびＰＭＯＳ２０５は双方ともオフである。

入力信号がＨＩＧＨになると、Ｖ_in＝Ｖ_ddであり、遷移／初期化段階が開始される。入力はノードＺに供給されるので、Ｖ_z ≒Ｖ_ddである。（図３および４に関連して後述するように、これらの値はトランジスタ、すなわち図３ではＮＭＯＳトランジスタ３２１、また図４ではネーティブＮＭＯＳ４２１を経て供給されるのに起因して、Ｖ_ddとは異なっている。）その結果、ＮＭＯＳ２０３は幾分オンへの転換を開始する。それによってノードＸはＶ_x ≒Ｖ_dd＋（−Ｖ_th,203）≒Ｖ_dd＋０．８Ｖになる。ＰＭＯＳ２０５のゲートとノードＹへの遅延は遅延されるので、これらはそれぞれＶ_b ＝〜Ｖ_ddとＶ_y ＝０Ｖに留まる。

システムの初期化がなされると、このシステムはｂに反転した形の遅延入力を供給することによって完全にイネーブルにされるので、Ｖ_b ＝０Ｖであり、かつＰＭＯＳはオンに転換される。図１の場合のように、双方のトランジスタともオンであるので、ノードＸおよびＹは、ノードＺにおける出力と同様に電圧源の値、Ｖ_x ＝Ｖ_y ＝Ｖ_p になる。しかし、初期化であるため、この遷移はブートストラップ作用の遷移状態でノードＺを充電することによってより迅速に行われる。図４に関連して後述するように、トランジスタ４２１を介してノードＺにＶ_ddをプリチャージすることによって、これらの電圧の出力をＶ_p 以上に上昇させて（Ｖ_dd＜Ｖ_z ＜Ｖ_p ＋Ｖ_dd）、本体バイアス作用を相殺することができ、ノードＸがより迅速にＶ_p に達することが可能になり、さらに規定のプログラミング電圧がより迅速にワードラインに達することが可能になる。初期化後にノードＹおよびＺ上の電荷を保持するために、プリチャージ・デバイスは電荷の漏出を防止するためにダイオード接続される。

図３は、図２に関連して説明したプロセスを実施するための本発明の第一の例示の実施形態を示している。この回路は図１の回路と同様ではあるが、図２に関連して説明したプロセスを実施する幾つかの追加素子を有している。ネーティブＮＭＯＳトランジスタ３０３はノードＸを経て、Ｖ_p にある電圧源とノードＺにおける出力との間でＰＭＯＳ３０５と直列に接続される。コンデンサ３１１がＰＭＯＳの下のノードＹとノードＺとの間に追加される。ブートストラップ作用のためにコンデンサを初期化するために、この場合は入力はノードＷと、コンデンサ３１１の下板、並びにノードＹを励起する。（説明を簡略化するために、ノードＷはノードＺとは別個に示されている。）トランジスタ３２１のゲートはＶ_ddに接続されているので、入力がＨＩＧＨになると、このトランジスタはダイオードとして機能して、高電圧が入力に逆流することを防止する。ノードＹおよびＰＭＯＳ３０５のゲートへのＶ_inの遅延は一対のインバータ３２５ａと３２５ｂ、および３２３ａと３２３ｂによってそれぞれなされる。インバータ３０７およびトランジスタ３０９は図１の対応する素子と同じ機能を果たす。

図４は、第２の例示の実施形態を示す。図４の実施形態は、通常のＮＭＯＳではなくネーティブＮＭＯＳデバイスであるトランジスタ４２１が、遅延した反転入力を受けるためにそのゲートと接続されている点で図３の実施形態と異なっている。図２の回路では、初期化中のノードＺ上の電圧が高いほど、規定のプログラミング電圧がワードラインＷＬ２４３に供給される速度は迅速になる。というのは、コンデンサ２１１の出力側の電圧がより高いこと、トランジスタ２０３のゲート上の電圧がより高いこと、およびトランジスタ２０３および２４１がＶ_p に近づくとともにこれらのトランジスタのゲート上の超過電圧が本体バイアスの相殺を補助することに起因する。図４の実施形態では、Ｖ_th≒−０．８ＶであるネーティブＮＭＯＳデバイス４２１は、Ｖ_th≒＋０．８Ｖである図３の非ネーティブ・トランジスタ３２１に置き換えられる。ネーティブ・デバイス４２１の負のしきい値は初期化段階中にノードＷ上に超過電圧を発生する。その結果、図４の実施形態は、図３の実施形態と比較して複雑さがやや加わるが性能は向上する。

トランジスタ４２１のゲートは遅延した反転出力を受けるように接続されている。Ｖ_in＝０Ｖであるスタンバイ中に、ＮＭＯＳ４２１のゲートはＶ_ddにあり、トランジスタ４２１はオンである。Ｖ_inが最初にＨＩＧＨになると、トランジスタ４２１はインバータ４３１ａ、４３１ｂ、および４３１ｃからの遅延によってオン状態に留まり、ノードＷはＶ_ddに近づく。遅延後、ＮＭＯＳ４２１のゲートはＬＯＷになり、ＰＭＯＳ４０５がオンに転換されるのと同時にトランジスタをオフに転換することによって、電荷をノードＷおよびＺ上にトラップし、電荷が入力から逆流することを防止する。

図３および図４の双方で、インバータを使用して遅延が実施される。より一般的には、この機能を実施するために他の回路素子を使用することも可能である。さらに、これらの図の双方で、初期化段階でノードＹおよびＺのプリチャージを可能にし、昇圧中に電荷が漏出するのを防止するために、一対のトランジスタ（３０９と３２１、および４０９と４２１）が使用される。より一般的には、これらの機能を実施するために他の回路素子を使用することも可能である。

図５〜８は、Ｖ_dd＝１．６Ｖ、およびＶ_p ＝２４Ｖの値を用いた図４の例示の実施形態の動作を実証するシミュレーションである。図５は、入力がＶ_in＝０ＶであるＬＯＷの値からＶ_in＝Ｖ _dd であるＨＩＧＨの値になる選択プロセスを示している。初期化段階中に、入力がコンデンサの出力側に供給されるのでＶ_z は接地からＶ_ddの近くまで上昇し、一方、コンデンサとＰＭＯＳの間のレベルはＬＯＷ、すなわちＶ_Y ＝０Ｖに留まる。遅延後、Ｖ_Y とＶ_z はそれぞれＶ_p 、およびＶ_p ＋Ｖ_dd−Δの近くまで急激に上昇する。但し、Δは設計に依存し、昇圧コンデンサと出力ノードの装荷キャパシタンスと間の比率に依存する。ワードラインＷＬ４４３上の電圧Ｖ_WLは選択ゲート４４１上の電圧Ｖ_z に追従して、初期化中はＶ_ddの近くまで、また遅延後はＶ_p の近くまで上昇する。イネーブル段階中、Ｖ_z はＶ_Y 以上になり、ゲート上の超過電圧を供給してトランジスタ４４１の本体バイアスを相殺し、Ｖ_WLがＶ_p に近づくことができるようになることに留意されたい。Ｖ_WL曲線のテール部も、ワードラインに２４Ｖを通すのに通常３〜４μｓを要するであろう図１の実施形態ｔと比較して短縮されている。

図６は、図５の詳細図である。スタンバイ状態はノードＸの充電が完了すると約２ｎｓで開始される。この段階で、ＰＭＯＳ４０５のゲート（Ｖ_b ）とトランジスタ４２１のゲート（Ｖ_g,T2）は双方ともＶ_ddにある。Ｖ_X の値はＮＭＯＳ４０３の負のしきい値に起因する。約９ｎｓで、入力はＨＩＧＨになり、Ｖ_in＝Ｖ_dd、出力Ｖ_z はＶ_ddの近くまで上昇し始め、それをＶ_WLが追従する。Ｖ_W ＝Ｖ_z であるので、Ｖ_X も上昇し、トランジスタ４０３を部分的にオンに転換させる。遅延後、トランジスタ４２１のゲート上の電圧（Ｖ_g,T2）はＬＯＷになって、電圧をノードＺ上にトラップし、トランジスタ４０９はダイオード接続されているので、ノードＹ上ではそれ以上のプルダウンはなく、これも上昇し始め、ＶbはＬＯＷになり、ＰＭＯＳ４０３をオンに転換させ、この時点で時間Ｖ_X とＶ_Y は全てＶ_p に近づき、Ｖ_z はＶ_p ＋Δになり、それをＶ_WLが追従する。

対応する非選択状態プロセスが図７に示され、この図の遅延部分の細部が図８に示されている。内部ノードは、トランジスタ４２１および４０９によって放電される。

本発明のＰＭＯＳトランジスタ（図４の４０５）は２４Ｖまたはそれ以上である電圧Ｖ_p を導通させる。ソースの電圧はノードＸの電圧Ｖ_s ＝Ｖ_X であり、ドレイン上の電圧はノードＹの電圧Ｖ_d ＝Ｖ_Y であり、ウェル（すなわち、本体）電圧Ｖ_W はこれらのうちの高いほうに結合され、ゲートにおける電圧はＶ_g ＝Ｖ_b である。数値の例を用いると、スタンバイ中は、Ｖ_g ＝Ｖ_dd、Ｖ_s ＝Ｖ_b ≒０．８Ｖ、Ｖ_d ＝０Ｖであり、初期化中は、Ｖ_g ＝Ｖ_dd、Ｖ_s ＝Ｖ_b ≒Ｖ_dd＋０．８Ｖ、Ｖ_d ＝０Ｖであり、イネーブル中は、Ｖ_g ＝０Ｖ、Ｖ_s ＝Ｖ_b ＝Ｖ_d ＝Ｖ_p である。このように、例えばＶ_dd＝１．６Ｖである低電圧デバイスの場合、ソースとドレインの間の電圧は、図６のＶ_X の曲線とＶ_Y の曲線とを比較すれば分かるように約２．４Ｖを超えない。

しかし、ゲートとチャネルとの電圧差はイネーブル段階中には規定プログラミング電圧Ｖ_p である。その結果、本発明は、図３および図４のそれぞれのＰＭＯＳトランジスタ３０５および４０５用に厚いゲート酸化膜を使用している。最終の出力電圧はコンデンサのサイズによるので、所望の出力を保持するのに充分なサイズを有している必要がある。これについては図９の実施形態に関連してさらに後述するが、この図では図９のトランジスタ８５２に起因して寄生キャパシタンスＣ₂ 内の項が欠如している。

図９は、第３の例示の実施形態を示している。この実施形態は幾つかの側面で図４の実施形態とは異なっている。第１は、ノードＸとノードＺにおける出力との間に経路が追加されていることである。第２は、ノードＸおよびＹとノードＹに接続されているトランジスタの左側接続部との間のＰＭＯＳトランジスタのゲートがもはやＶ_inを受けるように接続されていないことである。

入力信号は、この場合も、ネーティブＮＭＯＳデバイスであることが好ましいトランジスタ８２１を経てノードＷだけに印加され、また反転して遅延の形でトランジスタ８２１および追加のＰＭＯＳトランジスタ８５１のゲートに印加される。入力信号の遅延と反転は、この場合もインバータ８３１ａ〜ｃの組によって実施される。ノードＷはこの場合もネーティブＮＭＯＳ８０３に接続されている。この実施形態では、トランジスタ８０３の下端のノードＸは、ＰＭＯＳ８５１と、好ましくはこれもネーティブ・デバイスまたはしきい値電圧が低いＮＭＯＳであるダイオード接続されたＮＭＯＳ８５２とを経たノードＺへの新たな接続を有している。

ＰＭＯＳ８０５のゲートは、ダイオード接続されたトランジスタ８５３を経てＶ_ddに接続されている。ＰＭＯＳ８５３の動作は、入力信号の遅延された反転バージョンによってオンに転換されるのではなく、この場合は後述するようにノードＸとＹおよびそのゲートでの相対レベルによって決定される。

ＮＭＯＳトランジスタ８０９は、一対のインバータを経てＶ_inではなく信号Ｖ_enableの遅延バージョンを受けることを除けば、以前と同様に接続されている。以下により詳細に説明するように、イネーブル信号は立上がり波形上の入力信号の遅延バージョンであり、立下り波形上の入力信号と同一である。コンデンサ８１１は、ここでは数値が異なっているが、他の実施形態と同様に接続されている。出力ノードＺも、他の用途でも容易に使用できるが、プログラミング電圧をワードラインＷＬ８４３に供給するために選択トランジスタ８４１のゲートに接続されていることが示されている。

他の実施形態と比較して、ノードＸからトランジスタ８５１および８５２を経て出力ノードへの電流経路が追加されている。トランジスタ８２１がオフに転換されると、ＰＭＯＳトランジスタ８５１はオンに転換される。ＮＭＯＳトランジスタ８５２はダイオード接続され、ネーティブ・デバイスであることが好ましい。それによって、イネーブル信号がアサートされる前のプリチャージ段階中に、Ｖ_ddよりも高い電圧がノードＸからノードＺに印加されることが可能になる。

図９の設計は出力ノードＺで最高供給電圧Ｖ_p よりも高い電圧を達成するためにブートストラップ方式を採用している。昇圧されたこの電圧がパスゲート８４１のゲートに印加されると、高電圧Ｖ_p をＷＬ８４３に通す場合にトランジスタ８４１のしきい値電圧の相殺がなされる。

図９の回路の動作を検討するために、この場合も最高供給電圧が常に例えばＶ_p ＝２４ボルトであり、高い論理レベルがＶ_ddであり、低いレベルが０ボルトであるものと想定する。２つの入力制御、すなわち順次オンに転換されるＶ_input およびＶ_enableがある。トランジスタ８４１のゲートに向かうこの局部的ポンプの出力はＶ_z である。

スタンバイ段階で、Ｖ_p ＝２４ボルト、Ｖ_input ＝Ｖ_enable＝０Ｖである。ノードＶの場合はトランジスタ８２１および８５１のゲートに接続され、Ｖ_v ＝Ｖ_ddである。同様に、Ｖ_z ＝０Ｖ、Ｖ_X ＝ａｂｓ（Ｖ_th,803）、Ｖ_a ＝Ｖ_dd、およびＶ_Y ＝０Ｖであり、但し、ａｂｓ（Ｖ_th,803）はネーティブＮＭＯＳ８０３のしきい値電圧の絶対値である。８４１のような高電圧パスゲート・トランジスタのゲートに向かう昇圧されるノードＺは０Ｖに保たれるので、高電圧が通過することはない。スタンバイ状態中に、ＰＭＯＳ８０５は遮断領域にあるので、高電圧Ｖ_p からＶ_Y への電流の流れはない。

Ｖ_input がイネーブルにされ、０ＶからＶ_ddに切り換わると、Ｖ_W はＶ_ddまで充電され、Ｖ_X はＶ_dd＋＝ａｂｓ（Ｖ_th,803）まで充電される。Ｖ_V 上の信号はＶ_input に対して遅延、および反転され、インバータ８３１ａ〜ｃを通過した後に接地に向かう。次に、トランジスタ８５１および８５２はイネーブルにされ、それによってＶ_X とＶ_z は同じ電位まで平衡化される。トランジスタ８０３のしきい値電圧がＶ_z −Ｖ_X 未満である限りは、Ｖ_p における電圧源はＶ_X 、および８５１および８５２を経て平衡状態に達するまでＶ_z を継続的に充電する。平衡状態はトランジスタ８０３のプルアップ、およびトランジスタ８０５、トランジスタ８０９、およびインバータ８２５ｂの複合プルダウンによって決定される。これらの素子の値が標準的である場合、この電圧レベルは約１０ボルトでよい。

先行の全ての動作中、ノードＸから以後の昇圧がノードＺにより良好に伝達されることができるように、Ｖ_Y は低い電圧レベルの近くに、ここでは接地に保たれなければならない。この段階中に、ＰＭＯＳ８０５は僅かにオンに転換されるが、Ｖ_Y はトランジスタ８０９によって強く０Ｖ近くに保たれる。

ＰＭＯＳ８５１、およびダイオード接続されたＮＭＯＳ８５２に素子を導入する目的は、ノードＺをチップ電源Ｖ_ddより高いレベルまでプリチャージできるようにすることである。このプリチャージ段階中、ＰＭＯＳ８０５のゲート上の電圧は、ノードＸとＹの間での漏出を軽減するためにＶ_X によって結合される。

例えば、グローバル・クロックによって定められたある所定の時点で、ブートストラップ・プロセスがイネーブルされる。Ｖ_enableはＬＯＷからＨＩＧＨに切り換えられ、トランジスタ８０９への入力を上昇させる。ノードＹはもはやＬＯＷに保たれず、Ｘによって迅速に充電される。次に、Ｖ_z はＶ_X の一定の比率まで昇圧される。８０５、８５３、および８０９は、Ｖ_enableがＨＩＧＨになる時点の前に８０５が僅かな電流を導通できるような比率にされている。ブートストラップ段階中に、トランジスタ８５２はＰＭＯＳ８５１とノードＺとの間にダイオード接続される。ＰＭＯＳ８５１とＮＭＯＳ８５２との間のノードはＶ_X にあるので、ＰＭＯＳ８５１とＶ_z との間の経路は遮断され、よってＺ上の電荷は損失されず、逆漏出は生じない。

ブートストラップ・コンデンサ８１１のサイズは、第一段階のプリチャージ中（Ｖ_{input ＝ＨＩＧＨ、Ｖenable}＝ＬＯＷ）、および出力ノード上での容量性負荷中にＶ_z のプリチャージ・レベルに応じて調整できる。Ｖ_z をより高いレベルにプリチャージできるほど、８１１のキャパシタンスは小さくてよい。

放電段階中、Ｖ_input およびＶ_enableはともにＶ_ddから０Ｖへと切り換えられ、回路はスタンバイ状態に戻る。

図３および４の実施形態とは異なり、図９の実施形態は別個ではあるが関連する２つの入力信号Ｖ_input およびＶ_enableを用いている。Ｖ_enableはＬＯＷからＨＩＧＨへのエッジの場合はＶ_input の遅延バージョンであり、ＨＩＧＨからＬＯＷへのエッジの場合はＶ_input と同一である。例えば、この遅延はＶ_input がイネーブルにされ、ＨＩＧＨに切り換わった後に、回路８００の外部のグローバル・クロック（図示せず）、またはその他のメカニズムによって制御可能である。Ｖ_input が０ｎｓの時点で０ＶからＶ_ddに切り換わると、Ｖ_enableは、グローバル・クロックがＬＯＷからＨＩＧＨに切り換わる例えば５０ｎｓの時点で０ＶからＶ_ddに切り換わる。Ｖ_enableがアサートされる前にノードＶ_Y が０Ｖの近くに保たれるので、Ｖ_enableは装荷を軽減するためにインバータ８２５ａ〜ｂを経てトランジスタ８０９に供給される。

前述したように、図９の実施形態は、ノードＸとＺの間の新たな経路も導入している。プリチャージ段階中に、ネーティブ・デバイスのしきい値により、ノードＶ_Z 上でのノードＶ_x からの電圧降下が最小限になるように、ダイオード接続されたトランジスタ８５２はネーティブ・デバイスであることが好ましい。あるいは、８５２は他のいずれかのＮＭＯＳタイプのデバイスでもよいが、しきい値が低いほど、Ｖ_Z の値は高くＶ_x に近い。異なるタイプのデバイスと、これに対応するしきい値電圧がノードＺ上の初期のプリチャージ・レベルを決定し、結果として８１１の昇圧コンデンサのサイズを決定する。

本体作用に起因するトランジスタ８５２を経たしきい値電圧の降下がより低減され得ると、プリチャージ段階中のＶ_Z 電圧の値はより高くなり、よってコンデンサ８１１に必要なサイズも小さくなる。図３および図４の実施形態では、ノードＺは最良の場合でもＶ_ddレベルまでしかプリチャージされず、後続の昇圧はこのレベルからしか始まらない。この低レベルによってより大型の昇圧コンデンサ３１１または４１１が必要になる。図９の実施形態によって、ノードＺは、Ｖ_Z が例えば８ボルトのようなＶ_ddより大幅に高い平衡点までプリチャージされることができる。平衡点で、ＮＭＯＳ８５２は初期化状態中のＶ_x とＶ_Z との間の平衡状態に起因するしきい値電圧の本体作用によって遮断されるか、あるいは遮断に近い状態にされる必要がある。

トランジスタ８５１は、ＰＭＯＳデバイスである。スタンバイ中、Ｖ_x ＝Ｖ_th,803、およびＶ_Z ＝０Ｖである。ＰＭＯＳ８５１は、そのゲートがＶ_ddにあるので、ノードＸとＺとの間の電流の流れを阻止する。回路がイネーブルにされると、８５１と８５２はプリチャージ段階だけで使用される。ノードＸとＺとの間の電圧降下がより低減されるほど、ノードＺ上のプリチャージは高くなる。平衡点は、電圧Ｖ_Z とＶ_x 、およびトランジスタ８０５と８０９によって決定される。

Ｖ_Z がＨＩＧＨに昇圧される昇圧段階中に、ノードＺとＸとの間の経路は遮断される必要がある。８５１と８５２との間のノードはプリチャージ中に８５２を遮断するに充分に高く、ノードＺ上の電荷がノードＸ上に漏出しないように保持するので、ＮＭＯＳ８５２がこの機能を果たす。

ノードＺはコンデンサ８１１を経てノードＹの片側に容量性結合される。トランジスタ８５２と８５２の接合キャパシタンス、トランジスタ８０３のゲート・キャパシタンス、および何らかの装荷キャパシタンス、この場合はトランジスタ８４１のゲート・キャパシタンスに起因して、ノードＺも反対側に幾つかの寄生キャパシタンスを有している。コンデンサ８１１のキャパシタンスをＣ₂ とし、組み合わせた寄生キャパシタンスをＣ₁ ＝Ｃ_j,852 ＋Ｃ_j,821 ＋Ｃ_gate,803＋Ｃ_gate,841とすると、ノードＺ上の最終電圧Ｖ_final は電荷の保存により以下の式によって得られる。

Ｖ_final ＝Ｖ_precharge ＋（Ｃ₂ ／Ｃ₁ ＋Ｃ₂ ））Ｖ_p

ここで、Ｖ_precharge は初期化段階でのノードＺ上のレベルである。よって、Ｖ_final は、Ｖ_precharge 、Ｃ₁ 、Ｃ₂ 、およびＶ_p に依存している。Ｃ₁ およびＶ_ppがほぼ固定されているので、Ｖ_final の値はＶ_precharge を上昇させるか、Ｃ₂ をＣ₁ よりも大幅に大きくするかのいずれかによって最も容易に変更される。キャパシタンスを増大させるには一般に高いコストがかかるので、所定のＶ_final の値を得るには一般にＶ_precharge を上昇させることが好ましい。前述したように、図９の実施形態のＰＭＯＳ８５１およびＮＭＯＳ８５２を経たノードＺとＸとの間の経路によってこの初期値をより高く設定し、結果としてコンデンサ８１１のサイズを縮小できる。

図２に戻ってこれを参照すると、図４の実施形態と同様に、図９の実施形態もＶ_input が最初にアサートされると入力信号をノードａおよびノードＺに印加する。これまでの実施形態とは異なり、遅延後、ノードＸとＹとの間の経路は、初期化段階中、Ｖ_precharge のより高い値を得るために開かれる。次に、この経路はＶ_enableがアサートされた後、イネーブル段階で再度閉じられる。さらにこれまでの実施形態とは異なり、ノードｂにおける電圧レベルはＶ_input によって直接供給されない。

ＰＭＯＳ８０５のゲートはダイオード接続されたトランジスタ８５３を経てＶ_ddに接続される。スタンバイ中、ＰＭＯＳ８０５のゲート上の電圧はＶ_b ＝（Ｖ_dd−Ｖ_th,853）によって与えられる。但し、ＮＭＯＳ８５３のしきい値電圧Ｖ_th,853は０Ｖに近いことが好ましい。その結果、ノードＸからノードＹまでの経路は遮断され、Ｖ_X ＝（Ｖ_dd−Ｖ_th,803）であり、Ｖ_Y ＝０Ｖである。プリチャージ段階の初期化中に、Ｖ_X およびＶ_Y は、例えば８Ｖの平衡レベルまで上昇する。８０５のゲートはゲート−ソースの重複キャパシタンスＣ_joを経て結合されるので、ゲート上のレベルはこの例示の実施形態では、例えば４Ｖの値を有する結合率に依存する。それによってＰＭＯＳ８０５は弱くオンに転換され、ゲートがＶ_ddに固定されている場合よりもプルアップ強度が低減する。しかし、Ｖ_Y はＶ_enableをＬＯＷに保持することによって０Ｖ近くに保たれる。Ｖ_Y ≒０ＶおよびＶ_Z ≒８Ｖを保つために、トランジスタ８０９とインバータ８２５ｂの強力なプルダウンが用いられる。これはブートストラップ・プロセスをセットアップするための前提条件である。ノードＹ上の強力なプルダウンと、ノードＺ上の強力なプルアップとの組合せが初期化段階でのこの平衡をセットアップするために利用される。イネーブル信号がアサートされ、Ｖ_enable＝Ｖ_ddである場合、トランジスタ８０３、８０５、８０９とインバータ８２５Ｂとの平衡状態は破壊され、ノードＺは、例えばＶ_Z ＝２６Ｖまで昇圧される。

より一般的には、ＰＭＯＳ８０５の動作のための図９の構成は、図３および図４の第一と第２の例示の実施形態の対応素子（３０５、４０５）でも使用することができる。逆に、図９の回路８００では、ＰＭＯＳのゲートは、代わりに適宜に遅延されたイネーブル信号、または入力信号を反転することによって制御されることも可能である。図９のようなＰＭＯＳ８０５のゲート上の電圧の昇圧によって、Ｖ_p にある電圧源からの電力消費が低減される。

回路８００の動作が図１０に示されている。これは出力における２つの異なる負荷レベルおよびＰＭＯＳ８０５のゲート上の電圧レベルに対するＶ_Z およびＶ_Y の値を示している。負荷のレベルは、上記Ｖ_final の式のＣ₂ のＣ_gate,841の項に対応する。ライン９０１および９０２はそれぞれより高い負荷用のＶ_Z およびＶ_Y に対応し、ライン９１１および９１２はより少ない負荷用の同じノードに対応し、ライン９２０はＰＭＯＳ８０５のゲート上の電圧である。これまでの図と同様に、図１０もＶ_dd＝１．６Ｖ、およびＶ_p ＝２４Ｖの例示の数値を用いる。底部に沿ったタイムスケールで、初期化段階は０から始まって４００ｎｓにまで及び、およびイネーブル段階が４００ｎｓから３μｓまで続き、３μｓ後にシステムはスタンバイ状態に戻る。

スタンバイ・モード中、図に示すように０の時点で双方の負荷（９０１および９１１）に対するＶ_Z および双方の負荷（９０２および９１２）に対するＶ_Y は０Ｖの低い論理レベルにあり、一方、ＰＭＯＳ８０５（９２０）のゲートは８５３の両端間の電圧降下だけ低いＶ_ddにある。０の時点で、Ｖ_inがＨＩＧＨになると初期化段階が開始される。ノードＺは、先ずトランジスタ８２１を通過してノードＷへと向かう入力信号に起因して、急激に上昇し、その後、ノードＸからノードＺまでの経路が開かれる。数値の例として、Ｖ_Y を約９Ｖにし、より高い負荷（９０１）の値はより低い負荷（９１１）の場合よりもやや高い。その重複キャパシタンスによる結合によって、ＰＭＯＳ８０５のゲートは約８Ｖ（９２０）の値を取り、一方Ｖ_Y （９０２および９１２）はプルダウンによって接地に近い値に保たれる。

４００ｎｓで、Ｖ_enableはＨＩＧＨになり、回路はイネーブル段階に入る。ＰＭＯＳ８０５のゲート電圧は約２０Ｖまでジャンプし、次に約６Ｖ（９２０）まで再度減衰する。Ｖ_Y はちょうどＶ_p ＝２４Ｖの下まで上昇し、より高い負荷（９０２）の値はより低い負荷（９１２）の値のやや上にある。ノードＺ上の出力電圧は、電圧源の値の上まで上昇する。数値の例として、負荷がより高い場合（９０１）はＶ_Z ≒２６．５Ｖであり、負荷がより低い場合（９１１）はＶ_Z ≒２５Ｖである。双方の場合とも、Ｖ_Z はＶ_ppの値以上に昇圧され、パスゲート８４１での本体作用を相殺する。

３μｓで、入力およびイネーブル信号の双方がデアサートされる。ＰＭＯＳ８０５（９２０）のゲート上の電圧は接地以下に急降下し、Ｖ_ddの近くまで戻る。Ｖ_Y （９０２、９１２）は急激に接地に向かい、すぐにＶ_Z （９０１、９１１）が続いて、回路をスタンバイ状態に戻す。

例示の実施形態をワードライン選択回路の文脈に沿って説明してきたが、本発明の使用はより広い用途に拡張される。Ｖ_p とＶ_inの値はそれぞれ記載したような高さと低さである必要はなく、本発明はこれらのより困難な範囲で動作し、また必要ならば高電圧スイッチの遷移時間をスピードアップすることができる。

本発明の様々な態様を特定の例示の実施形態で説明してきたが、本発明は添付の特許請求の範囲の最大の範囲内で権利が保護されるべきである。

トランジスタのゲートに高圧を供給するためにネーティブＮＭＯＳおよびＰＭＯＳを使用したスイッチを示す。 電圧源と出力との間の本発明の素子を示す。 本発明の第１の例示の実施形態である。 本発明の第２の例示の実施形態である。 本発明の第２の例示の実施形態の選択応答を示す。 図５の拡大詳細図である。 本発明の第２の例示の実施形態の非選択応答を示す。 図７の拡大詳細図である。 本発明の第３の例示の実施形態である。 本発明の第３の例示の実施形態の応答を示す。

Claims (46)

1. 入力信号に応答して、電圧源から得た電圧を出力に供給する回路において、
   電圧源と第１のノードとの間に接続され、入力信号を受信するように接続された第３のノードを介して出力に接続される制御ゲートを有するネーティブＮＭＯＳトランジスタと、
   第１のノードと第２のノードとの間に接続されたＰＭＯＳトランジスタと、
   第２のノードと前記第２のノードで遅延入力を受信するように接続された出力との間に接続されたコンデンサと、
   を備える回路。
2. ＰＭＯＳトランジスタのゲートは、反転した遅延入力信号を受信するように接続されている請求項１記載の回路。
3. 入力と第３のノードとの間に接続されることによって、前記第３のノードが入力信号を受信するようにする第１のトランジスタと、
   入力と第２のノードとの間に接続され、高い入力値に対応する電圧を受けるように接続されたゲートを有することによって、第２のノードが遅延入力を受けるようにする第２のトランジスタと、
   をさらに備える請求項２記載の回路。
4. 第１のトランジスタのゲートは、高い入力値に対応する電圧を受けるように接続される請求項３記載の回路。
5. 第１のトランジスタは、ネーティブＮＭＯＳトランジスタである請求項３記載の回路。
6. 第１のトランジスタのゲートは、反転した遅延入力信号を受信するように接続される請求項５記載の回路。
7. 入力を受けるように直列に接続されることによって、第１のトランジスタのゲートに反転した遅延入力が供給されるようにする３個のインバータをさらに備える請求項６記載の回路。
8. 入力を受けるように直列に接続されることによって、第２のトランジスタに遅延入力が供給されるようにする１対のインバータをさらに備える請求項３記載の回路。
9. 入力を受けるように直列に接続されることによって、ＰＭＯＳトランジスタのゲートに反転した遅延入力が供給されるようにする３個のインバータをさらに備える請求項２記載の回路。
10. 電圧源は、２０ボルト以上の電圧値を有する請求項２記載の回路。
11. 高い入力値と低い入力値との電圧差は、１．６ボルト〜４ボルトの範囲にある請求項２記載の回路。
12. 回路は不揮発性メモリシステムの一部であり、回路の出力はトランジスタのゲートに接続されることによって、不揮発性メモリの１個以上のメモリ素子にプログラミング電圧が供給される請求項２記載の回路。
13. 入力信号に応答して、電圧源から得た電圧を出力に供給する回路において、
    電圧源と第１のノードとの間に接続され、入力信号を受信するように接続された第３のノードを介して出力に接続される制御ゲートを有するネーティブＮＭＯＳトランジスタと、
    第１のノードと第２のノードとの間に接続されたＰＭＯＳトランジスタと、
    第２のノードと前記第２のノードで遅延イネーブル信号を受信するように接続された出力との間に接続されたコンデンサであって、イネーブル信号は入力信号から導出されるとともに、第１のノードと出力とは、遅延入力信号に応答して電流が第１のノードから出力へと流れるように接続されるコンデンサと、
    を備える回路。
14. 入力信号がアサートされるとイネーブル信号は入力信号に対して遅延され、入力信号がデアサートされるとイネーブル信号は入力信号と同一である請求項１３記載の回路。
15. 回路はクロックを含むシステムの一部であり、入力信号がアサートされると、前記入力信号に対するイネーブル信号の遅延はクロックによって決定される請求項１４記載の回路。
16. 第１のノードと中間ノードとの間に接続された第１のトランジスタと、
    中間ノードと出力との間に接続された第２のトランジスタであって、第１のトランジスタのゲートが遅延した反転入力を受けるように接続されるＰＭＯＳトランジスタであり、第２のトランジスタのゲートが中間ノードに接続されるＮＭＯＳトランジスタであることによって、第１のノードと出力とは、遅延入力信号に応答して電流が第１のノードから出力へと流れるように接続される第２のトランジスタと、
    をさらに備える請求項１４記載の回路。
17. 第２のトランジスタは、ネーティブＮＭＯＳトランジスタである請求項１６記載の回路。
18. ＰＭＯＳトランジスタのゲートと高レベルの入力との間に接続されたダイオード接続されたトランジスタをさらに備える請求項１６記載の回路。
19. 入力と第３のノードとの間に接続されることによって、前記第３のノードが入力信号を受信するようにする第３のトランジスタと、
    入力と第２のノードとの間に接続され、高い入力値に対応する電圧を受けるように接続されたゲートを有することによって、第２のノードが遅延入力を受けるようにする第４のトランジスタと、
    をさらに備える請求項１６記載の回路。
20. 第３のトランジスタは、ネーティブＮＭＯＳトランジスタである請求項１９記載の回路。
21. 第３のトランジスタのゲートは、反転した遅延入力信号を受信するように接続される請求項２０記載の回路。
22. 入力を受けるように直列に接続されることによって、第１のトランジスタのゲートと第３のトランジスタのゲートとに反転した遅延入力が供給されるようにする３個のインバータをさらに備える請求項２０記載の回路。
23. 入力を受けるように直列に接続されることによって、第４のトランジスタに遅延入力が供給されるようにする１対のインバータをさらに備える請求項１９記載の回路。
24. 電圧源は、２０ボルト以上の電圧値を有する請求項１４記載の回路。
25. 高い入力値と低い入力値との電圧差は、１．６ボルト〜４ボルトの範囲にある請求項１４記載の回路。
26. 回路は不揮発性メモリシステムの一部であり、回路の出力はトランジスタのゲートに接続されることによって、不揮発性メモリの１個以上のメモリ素子にプログラミング電圧が供給される請求項１４記載の回路。
27. 出力で電圧を発生する方法において、
    出力と電圧源との間に接続された回路を準備するステップであって、
    ネーティブＮＭＯＳトランジスタと、
    ＰＭＯＳトランジスタと、
    コンデンサであって、ネーティブ・トランジスタと、ＰＭＯＳトランジスタと、コンデンサとは直列に接続され、ネーティブＮＭＯＳトランジスタは電圧源とＰＭＯＳトランジスタとの間に、ＰＭＯＳトランジスタはネーティブＮＭＯＳトランジスタとコンデンサとの間に、また前記コンデンサはＰＭＯＳトランジスタと出力との間に接続されるコンデンサと、を備える回路を準備するステップと、
    入力を受けるステップと、
    前記入力をネーティブＮＭＯＳトランジスタのゲートに供給するステップと、
    入力を出力に接続されたコンデンサの端子に供給するステップと、
    入力をネーティブＮＭＯＳトランジスタのゲートに供給する前記ステップと、入力を出力に接続されたコンデンサの端子に供給するステップの後で実行する入力をＰＭＯＳトランジスタに接続されたコンデンサの端子に供給するステップと、
    を含む方法。
28. 出力と電圧源との間に接続された回路を準備するステップは、
    入力をネーティブＮＭＯＳトランジスタのゲートに供給する前記ステップと、入力を出力に接続されたコンデンサの端子に供給する前記ステップの後で実行する反転入力をＰＭＯＳトランジスタのゲートに供給するステップをさらに含む請求項２７記載の方法。
29. 入力をネーティブＮＭＯＳトランジスタのゲートに供給するステップの後で、ネーティブＮＭＯＳトランジスタのゲートに入力をトラップするステップと、
    入力を出力に接続されたコンデンサの端子に供給するステップの後で、出力に接続されたコンデンサの端子に入力をトラップするステップと、
    をさらに含む請求項２８記載の方法。
30. 入力をＰＭＯＳトランジスタに接続されたコンデンサの端子に供給するステップの後で、ＰＭＯＳトランジスタに接続されたコンデンサの端子に入力をトラップするステップをさらに含む請求項２８記載の方法。
31. ネーティブＮＭＯＳトランジスタのゲートおよび出力に接続されたコンデンサの端子への入力は、受けられた入力電圧値を超える値に昇圧された電圧値で供給される請求項３０記載の方法。
32. 高い入力値と低い入力値との電圧差は、１．６ボルト〜４ボルトの範囲にある請求項２８記載の方法。
33. 電圧源は、２０ボルト以上の電圧値を有する請求項２８記載の方法。
34. 出力は、不揮発性メモリ内のワードライン選択回路のパスゲートに供給される請求項２８記載の方法。
35. 出力で電圧を発生する方法において、
    出力と電圧源との間に接続された回路を準備するステップであって、
    ネーティブＮＭＯＳトランジスタと、
    ＰＭＯＳトランジスタと、
    コンデンサであって、第１のトランジスタと、ＰＭＯＳトランジスタと、コンデンサとは直列に接続され、ネーティブＮＭＯＳトランジスタは電圧源とＰＭＯＳトランジスタとの間に、ＰＭＯＳトランジスタはネーティブＮＭＯＳトランジスタとコンデンサとの間に、また前記コンデンサはＰＭＯＳトランジスタと出力との間に接続され、ネーティブＮＭＯＳトランジスタとＰＭＯＳトランジスタとの間のノードは出力に接続されたコンデンサの端子に接続可能であるコンデンサと、を備える回路を準備するステップと、
    入力を受けるステップと、
    前記入力をネーティブＮＭＯＳトランジスタのゲートに供給するステップと、
    入力を出力に接続されたコンデンサの端子に供給するステップと、
    入力がアサートされ、入力から得た信号がデアサートされる場合だけ、ノードは出力に接続されたコンデンサの端子に接続される入力から得た信号をＰＭＯＳトランジスタに接続されたコンデンサの端子に供給するステップと、
    を含む方法。
36. 入力から得た信号は、入力信号がアサートされた場合は遅延バージョンの入力であり、それ以外の場合は非遅延バージョンである請求項３５記載の方法。
37. 入力をネーティブＮＭＯＳトランジスタのゲートに供給するステップの後で、ネーティブＮＭＯＳトランジスタのゲートに入力をトラップするステップと、
    入力を出力に接続されたコンデンサの端子に供給するステップの後で、出力に接続されたコンデンサの端子に入力をトラップするステップと、
    をさらに含む請求項３６記載の方法。
38. 入力をＰＭＯＳトランジスタに接続されたコンデンサの端子に供給するステップの後で、ＰＭＯＳトランジスタに接続されたコンデンサの端子に入力をトラップするステップをさらに含む請求項３６記載の方法。
39. ネーティブＮＭＯＳトランジスタのゲートおよび出力に接続されたコンデンサの端子への入力は、受けられた入力電圧値を超える値に昇圧された電圧値で供給される請求項３８記載の方法。
40. 高い入力値と低い入力値との電圧差は、１．６ボルト〜４ボルトの範囲にある請求項３６記載の方法。
41. 電圧源は、２０ボルトより大きい電圧値を有する請求項３６記載の方法。
42. 出力は、不揮発性メモリ内のワードライン選択回路のパスゲートに供給される請求項３６記載の方法。
43. 前記ノードは、遅延入力に応答して出力に接続されたコンデンサの端子に接続される請求項３６記載の方法。
44. 前記ノードが出力に接続されたコンデンサの端子に接続されると、出力に接続されたコンデンサの端子へノードから供給される電圧は、ノードの電圧値を超える値に昇圧される請求項３６記載の方法。
45. ＰＭＯＳトランジスタのゲートは、ダイオード素子を介して高い入力値に接続される請求項３５記載の方法。
46. 不揮発性メモリにおいて、
    記憶素子と、
    電圧源と、
    記憶素子を電圧源に接続するためのスイッチと、
    スイッチを制御するように接続された出力を有し、電圧源に接続され、入力信号を受信するように接続される回路と、を備え、前記回路は、
    電圧源と第１のノードとの間に接続され、入力信号を受信するように接続された第３のノードを介して出力に接続される制御ゲートを有するネーティブＮＭＯＳトランジスタと、
    第１のノードと第２のノードとの間に接続されたＰＭＯＳトランジスタと、
    第２のノードと第２のノードで入力信号から得た信号を受信するように接続された出力との間に接続されたコンデンサと、
    を備える不揮発性メモリ。

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