JP4175157B2

JP4175157B2 - Silicon carbide semiconductor device and manufacturing method thereof

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Publication number: JP4175157B2
Application number: JP2003081889A
Authority: JP
Inventors: 智谷本
Original assignee: Nissan Motor Co Ltd
Current assignee: Nissan Motor Co Ltd
Priority date: 2003-03-25
Filing date: 2003-03-25
Publication date: 2008-11-05
Anticipated expiration: 2023-03-25
Also published as: JP2004289041A

Description

【０００１】
【発明の属する技術分野】
本発明は、ショットキー接触とオーミック接触を基板の一主面に有する炭化珪素（以下、ＳｉＣ）半導体装置およびその製造方法に関するものである。このような装置の例としては、たとえば、金属−半導体電界効果トランジスタ（以下ＭＥＳＦＥＴ）が挙げられるが、本発明はこれに限定されるものではない。
【０００２】
【従来の技術】
【特許文献１】
特開平５−１７５２３９号公報
【非特許文献１】
S.M.Sze「Physics of Semiconductor Devices」 2nd Edition Jhon Wiley&Sons,New York,1981
上記の特許文献１には、ショットキー接触とオーミック接触を基板の一主面に有する、ＳｉＣを用いたＭＥＳＦＥＴの構造が記載されている。また、上記非特許文献１には、ガリウム砒素やインジウム燐などを用いたＭＥＦＳＦＥＴの構造が記載されている。
上記特許文献１や非特許文献１に記載のような従来の装置においては、ゲート電極のようなショットキー接触（整流性接触）とソース、ドレイン電極のような低抵抗が求められるオーミック接触とを異なる金属を用いて異なる工程で形成していた。この理由は、従来はショットキー接触とオーミック接触のような異なる特性を有する接触を、同一の金属かつ同一工程で良好に形成することが出来なかったためである。
【０００３】
【発明が解決しようとする課題】
ＳｉＣデバイスを含むすべての半導体デバイスの製造において、デバイス構造の単純化と製造工程の短縮化は極めて重要な課題である。と言うのも、デバイス構造の単純化と製造工程の短縮化はデバイスの縮小化を促し、製造歩留まりを向上させ、製造コストを削減するからである。これは最終的にデバイス性能の向上と製造原価（またはデバイスの価格）の低減を同時にもたらすものである。しかし、従来は前記のように、ショットキー接触とオーミック接触のような異なる特性を有する接触を、同一の金属かつ同一工程で良好に形成することが出来なかったため、異なる金属を用いて異なる工程で形成していたので、製造工程が複雑になり、コスト高、製造歩留まりの低下等の問題があった。
本発明は、ＭＥＳＦＥＴに代表されるようなショットキー接触とオーミック接触を基板の一主面に有するＳｉＣ半導体装置の構造を簡素化すると共に、その製造工程を短縮化する技術を提供することを目的としている。
【０００４】
【課題を解決するための手段】
上記の目的を達成するため、本発明においては特許請求の範囲に記載するように構成している。すなわち、本発明の炭化珪素半導体装置においては、炭化珪素基板の一主面にショットキー接触（例えばゲート電極）とオーミック接触（例えばソースやドレイン電極）とを具有する炭化珪素半導体装置であって、少なくとも一対のショットキー接触とオーミック接触の接触電極が同一材料であって、Ｔｉ、Ｍｏ、Ｎｉを含む仕事関数４ . ３ｅＶ以上５ . ３ｅＶ未満の、金属または合金、あるいは導電体からなり、かつコンタクトアニール工程を含まない同一工程で並行して（つまり同時並行的に）形成され、前記接触電極の金属または合金、あるいは導電体と前記炭化珪素基板との接触面が直接接触しているように構成している。また、本発明の炭化珪素半導体装置の製造方法においては、単結晶炭化珪素基板の一主面の所定領域に、後にその上にオーミック接触を形成するｎ型低抵抗領域を形成する工程と、前記ｎ型低抵抗領域を含む基板表面全面に一過性の熱酸化膜を形成し、直ちに除去する工程と、前記ｎ型低抵抗領域を含む基板表面全面を、少なくとも前記炭化珪素基板の熱酸化膜を含むフィールド絶縁膜で被覆する工程と、前記フィールド絶縁膜にショットキー接触窓とオーミック接触窓を開口し、両窓の底部に前記基板の表面を露出させる工程と、前記ショットキー接触窓とオーミック接触窓の底部に同一材料からなる電極を蒸着によって並行して形成し、コンタクトアニールすること無くそのまま接触電極とする工程と、を備えている。
【０００５】
【発明の効果】
本発明によれば、炭化珪素半導体装置のショットキー接触とオーミック接触の構造を簡単にし、かつ、両接触の形成工程を短くすることが出来る、という効果が得られ、それに伴って製造工程の短縮化、製造歩留まりの向上、コストの低減等の効果が得られる。
【０００６】
【発明の実施の形態】
ワイドギャップ半導体であるＳｉＣは、ｐｎ接合の形成が可能で、珪素（Ｓｉ）や砒化ガリウム（ＧａＡｓ）等の他の半導体材料に比べて禁制帯幅Ｅｇが広く３Ｃ−ＳｉＣで２.２３ｅＶ、６Ｈ−ＳｉＣで２.９３ｅＶ、４Ｈ−ＳｉＣで３.２６ｅＶ程度の値が報告されている。また、ＳｉＣは、熱的、化学的、機械的に安定で、耐放射線性にも優れているので、高温、大電力、放射線照射等の過酷な条件で、高い信頼性と安定性を示す各種半導体装置（増幅器、スイッチング素子、ダイオード、発光素子など）として様々な産業分野での適用が期待されている。このようなＳｉＣデバイスの中には、高い絶縁性（あるいは整流性）が求められるショットキー接触と低抵抗が求められるオーミック接触とをＳｉＣ基板の同一主面に形成し、それらを機能させて動作を実現する半導体装置がある。高周波電力増幅器として用いられるＭＥＳＦＥＴが最も重要でかつ典型的な例である。あるいは、ショットキー電極（接触）の周辺にチャネルカットを目的としたオーミック接触を持つショットキーバリアダイオードなどもある。
【０００７】
本発明は、上記のごときＳｉＣ半導体装置において、ショットキー接触とオーミック接触の接触電極を同一材料で、かつ同一工程で並行して（つまり同時並行的に）形成するものである。以下、図面を参照して、本発明の実施の形態を説明する。以下の図面の記載において、同一または類似の部分には同一または類似の符号を付している。ただし、図面は模式的なものであり、厚みと平面寸法との関係、各層の厚みの比率等は現実のものとは異なることに留意すべきである。従って、具体的な厚みや寸法は以下の説明を参酌して判断すべきものである。また図面相互間においても互いの寸法の関係や比率が異なる部分が含まれていることは勿論である。
【０００８】
（第１の実施の態様）
図１は本発明に基づくＳｉＣ基板を用いたＭＥＳＦＥＴの要部断面図である。本構造が従来のＭＥＳＦＥＴの構造と特に大きく異なるのは、オーミック接触とショットキー接触の構造であるが、その他の部分も異なっている。
図１において、１は半絶縁性またはｎ型の単結晶ＳｉＣバルク基板（以下、簡単に基板と称する）である。この基板としては、たとえば窒素（ドナー）を濃度Ｎ_Ｄ＝１×１０^１９ｃｍ^−３にドープした（０００１)_ｓｉ面８°オフカット４Ｈ−ＳｉＣ基板を挙げることができるが、良質なエピタキシャル成長が可能であれば（０００１)_ｓｉ面でなく他の面でもよいし、結晶多形も４Ｈでなく、６Ｈや３Ｃ、１５Ｒなどでもよい。なお、半絶縁性の基板とは極微量の不純物を含有させているが、半導体よりは高い絶縁性を有する基板であり、超高周波回路用基板等に用いられる材料である。
【０００９】
基板１の上にはｐ型の第１のエピタキシャル層２と、チャネルとなるｎ型の第２のエピタキシャル層３とが積層されている。第１のエピタキシャル層の厚みｔ_Ａ１は少なくともｔ_Ａ１＝１μｍ以上、アクセプタ濃度Ｎ_Ａ１は少なくともＮ_Ａ１＝５×１０^１６ｃｍ^−３以下が望ましい。第２のエピタキシャル層３の厚みｔ_Ｄ２とドナー濃度Ｎ_Ｄ２は製作するＭＥＳＦＥＴの動作仕様に合わせて適宜選択されるが、通常それぞれ０.２μｍ＜ｔ_Ｄ２＜０.８μｍ、５×１０^１６ｃｍ^−３＜Ｎ_Ｄ２＜５×１０^１８ｃｍ^−３の簡囲の値である。なお、基板１として半絶縁性基板を用いる場合には第１のエピタキシャル層２を省略することができる。
【００１０】
４は素子領域であり、第２のエピタキシャル層３を孤立化（素子分離）させて形成した領域である。ＭＥＳＦＥＴはこの領域に形成する。
素子分離は図１のように素子領域４の周辺にあるｎ型の第２エピタキシャル層３をメサエッチングすることで実現してもよいし、イオン注入技術を用いて素子領域周辺に第１のエピタキシャル層まで達するｐ型領域を形成することで実現してもよい。
なお、基板１にｎ型の基板を用いるときには、メサエッチングは第１のｐ型エピタキシャル層２を貫通しないようにする。この理由は、後続のフィールド絶縁膜工程で成長する熱酸化膜がｐ型領域では正の電荷を強く帯びた膜となりやすく、この電荷が原因となってメサエッチング側壁のｐ型断面領域に反転層が形成され、ｎ型のバルク基板とチャネル領域が導通し、素子分離が損なわれる危険があるからである。
【００１１】
５は素子領域４に設けられたｎ^＋型のソース領域、６は同じくｎ^＋型のドレイン領域である。ソース領域５、ドレイン領域６のドナー濃度Ｎ_Ｄは最表面において、少なくともＮ_Ｄ＞５×１０^１９ｃｍ^−３、好ましくはＮ_Ｄ＞１×１０^２０ｃｍ^−３であることが望ましい。これらＮ_Ｄの値が基板内部ではなく基板最表面において実現されてなければならないところが本発明において特に重要な点である。
ソース領域５とドレイン領域６に挟まれたｎ型領域（＝第２のエピタキシャル層３の一部）がチャネル領域７である。チャネル領域７は金属汚染や微細な起伏、結晶不整層の少ない表面および表層を有している。これも本発明において重要な点である。
【００１２】
メサ構造およびソース領域５、ドレイン領域６が形成された基板表面にはフィールド絶縁膜８が形成されている。フィールド絶縁膜８はＳｉＣ基板表面を熱酸化して成長した薄い熱酸化膜９と熱酸化以外の方法（常圧ＣＶＤなど）で堆積した上部絶縁膜１０、たとえば、ＰＳＧ（りん珪酸ガラス）膜あるいはＳｉＯ_２膜、の積層膜で構成されている。
熱酸化膜９の厚さは５０ｎｍ未満、好ましくは５〜２０ｎｍの範囲であることが望ましく、また、フィールド絶縁膜５の総厚は１００ｎｍ〜３μｍである。好ましくは、３００ｎｍ以上が望ましい。熱酸化膜９のうち、とくにチャネル上部に位置する部分は上述の金属汚染や微細な起伏、結晶不整層の少ないチャネル表層を熱酸化して形成したものであるから、従来技術の熱酸化膜に比べて汚染や欠陥の取りこみの少ない高品質の酸化膜となっている。
【００１３】
ソース領域５とドレイン領域６、チャネル領域７の上部フィールド絶縁膜８には、それぞれ、ソース接触窓１１、ドレイン接触窓１２、ゲート接触窓１３が開口されている。各接触窓の底には接触金属が選択的に配設され、ソース（オーミック）接触１４、ドレイン（オーミック）接触１５、ゲート（ショットキー）接触１６を形成している。ここで、すくなくとも、ソース接触１４とゲート接触１６の接触金属、あるいは、ドレイン接触１５とゲート接触１６の接触金属は同一材料から成り、かつ、同一工程で並行して（つまり同時並行的に）形成されたもの、つまり一緒に形成されたものとする。もちろん、ソース接触１４とドレイン接触１５とゲート接触１６の全ての接触金属が同時並行的に形成された構成であってもよい。接触金属としてはＴｉ、Ｍｏ、Ｎｉを含む仕事関数４.３ｅＶ以上５.３ｅＶ未満の、金属または合金、あるいは、導電体を用いることができる。良好な電気特性を与えるもっとも好ましい膜質は炭化珪素基板表面にヘテロ・エピタキシャルタキシャル成長している場合である。
【００１４】
このようなオーミック接触金属とショットキー接触金属の同時性、同一性に加えて、従来技術と本発明を別けるもう一つの決定的な相違点は同時形成したオーミック接触がコンタクトアニールを施されることなく低抵抗性を発現させている点である。どれくらいの低抵抗接触が得られるかは後に実データで示す。
【００１５】
１７はソース接触、１８はドレイン接触、１９はゲート接触のそれぞれの引き出し配線（パッド）であり、フィールド絶縁膜５上に配設され、厚いＡｌ（アルミニウム）などで構成される。
なお、Ａｌとソース接触、ドレイン接触、ゲート接触との間の付着力や接触抵抗を改善するため、Ａｌ下に５０ｎｍ程度の薄いＴｉを挿入することもできる。また、図１では、ゲート接触（＝電極）の引き出し配線がチャネル領域上部でゲート電極と接触する構造となっているが、チャネル領域の外の領域で接触する構造とすることもできる。
【００１６】
以上の説明から明らかなとおり、本発明に基づくＳｉＣ基板の一主面にショットキー接触とオーミック接触とを有するＳｉＣ半導体装置は、オーミック接触とショットキー接触が同じ構造を有し、かつ、同一工程で並行して形成される構成をしているため、従来の半導体装置に比べて構造が単純化できるという効果が得られる。
さらには本発明ＳｉＣ半導体装置（ＭＥＳＦＥＴ）は、従来の半導体装置（ＭＥＳＦＥＴ）に比べて、金属汚染や微細な起伏、結晶不整層の少ない表面および表層を有する基板表面層と、汚染や欠陥の取りこみの少ない高品質の酸化膜を実現できるという効果が得られる。これは後にデータで示すＭＥＳＦＥＴの静特性の改善、ソース／ドレイン接触のコンタクト抵抗低減の源泉となっているものと推察される。
また、さらには本発明ＳｉＣ半導体装置（ＭＥＳＦＥＴ）では、ソース／ドレイン領域の表面ドナー濃度が著しく高く（Ｎ_Ｄ＞１×１０^２０ｃｍ^−３）、かつ、この表面にソース／ドレイン接触金属を正確に配設させて接触を構成しているため、従来のＳｉＣ半導体装置に比べて伝導電子の電界放出過程が促進され、結果としてソース／ドレイン接触のコンタクト抵抗を低減できるという効果が得られる。
【００１７】
次に、図１に示したＭＥＳＦＥＴの製造方法を図２、図３を参照しながら説明する。ここでは理解を容易にするために可能な限り具体的な製造条件を挙げて説明するが、これは本発明がこの条件に限定されることを意味するものではない。
【００１８】
図２および図３は、図１に示したＭＥＳＦＥＴの製造工程を示す断面図であり、図２（ａ）〜（ｃ）と図３（ｄ）〜（ｅ）は連続した工程を示す。
【００１９】
まず、図２（ａ）に示すように、窒素（ドナー）を濃度Ｎ_Ｄ＝１×１０^１９ｃｍ^−３にドープした（０００１)_ｓｉ面８°オフカット４Ｈ−ＳｉＣ基板１をＲＣＡ洗浄（水酸化アンモニウム＋過酸化水素水と塩酸＋過酸化水素水を組み合わせた伝統的な半導体洗浄法）などで充分洗浄した後、周知のシランとプロパンを原料とした高温ＣＶＤ法（成長温度１５００℃）で基板１表面にｐ型の第１エピタキシャル層２（厚さｔ_Ａ１＝４.５μｍ、不純物濃度Ｎ_Ａ１＝５×１０^１５ｃｍ^−３）とｎ型の第２エピタキシャル層３（厚さｔ_Ｄ２＝０.４μｍ、不純物濃度Ｎ_Ａ２＝１.５×１０^１７ｃｍ^−３）を成長させる。ｐ型のドーパント材はトリメチルアルミニウム、ｎ型のドーパント材は窒素である。基板１の裏面には低品質のエピタキシャル膜が付着しているので、シランと酸素を用いたＣＶＤで基板１の表面に厚いＳｉＯ_２膜を堆積保護してから、裏面のエピタキシャル膜を機械的研磨で除去し、終了後保護膜を除く。なお、以下の説明では、基板１に第１エピタキシャル層２と第２エピタキシャル層３を形成したものも基板と呼んでいる。
【００２０】
次に、図２（ｂ）に示すように、酸化膜マスクを用いて基板表面を反応性イオンエッチング（ＲＩＥ）し、メサ構造による素子領域４を形成する。本実施例ではｎ型の基板を用いているので、メサエッチングにあたっては第１エピタキシャル層２を貫通しないように留意する。エッチングに使用する酸化膜マスクは２μｍ厚のＣＶＤ−ＳｉＯ_２を成膜し、これをフォトリソグラフィとＲＩＥでパタニングすることで形成する。メサエッチングが終了したら使用した酸化膜マスクを緩衝フッ酸溶液（ＢＨＦ）で除去する。
【００２１】
次に、図２（ｃ）に示すように、ソース領域５、ドレイン領域６に選択的にイオン注入するための酸化膜マスク（ＣＶＤ−ＳｉＯ_２，２μｍ厚）を形成する。フォトリソグラフィとＲＩＥで酸化膜マスクのパターニング（＝ソース／ドレイン領域を開口する）を終えたら、レジストを除去し、ＲＣＡ洗浄などで充分洗浄した基板１表面にイオン注入の深さを調節するための２５ｎｍ厚のスルー膜（ＣＶＤ−ＳｉＯ_２）を成膜し、基板表面に向けて燐イオンを５００℃で注入する。加速電圧とドーズ量は下記（表１）に示すとおりである。
【００２２】
【表１】

この条件で注入を行うとソース／ドレイン領域において、基板表面から１２０ｎｍの深さに渡ってドナー濃度がほぼ一定で、かつ高濃度（Ｎ_Ｄ＝３.０×１０^２０ｃｍ^−３）のｎ^＋領域が形成される。ここでスルー膜を用いないと、基板表面から深さ３０〜５０ｎｍの領域はドナーの濃度が数分の１〜数桁低い値となり、これが原因となってソース接触、ドレイン接触のコンタクト抵抗が数倍から数桁高くなるので厳重な注意が必要である。また、スルー膜はイオン注入の際、ソース領域５、ドレイン領域６の表面が汚染されたり、汚染物質が基板の中にノックオンされるのを防止する役割もある。燐のイオン注入が終了したら、ＢＨＦで酸化膜マスクとスルー膜を完全に除去し、基板表面をＲＣＡ洗浄する。
表面の清浄化がすんだら、基板を高純度Ａｒ雰囲気で１７００℃、１分の熱処理にかけ、ソース領域５／ドレイン領域６に注入した憐イオンを活性化する。このような条件で熱処理した燐イオンは９５％以上活性化していることがホール効果の測定で確認されている。
【００２３】
次に、図３（ｄ）に示すように、ソース領域５／ドレイン領域６の形成が終了したら、ＲＣＡ洗浄で清浄化した基板表面に約２０〜４０ｎｍの一過性の酸化膜（１１００℃、ＤＲＹ酸化）を成長させ、成長した酸化膜を希釈フッ酸溶液（ＤＨＦ）で直ちに取り除く。
この工程によって、イオン注入と活性化熱処理で基板表面に生じた結晶不整層、注入損傷層、各種汚染層、炭化層を効果的に除去することができる。
【００２４】
一過性の熱酸化膜をＤＨＦで除去したら基板を充分洗浄し、基板表面に再び約２０ｎｍ厚さの熱酸化膜（１１００℃、ＷＥＴ酸化）９を成長し、更にその上に常温ＣＶＤで８００ｎｍの酸化膜からなる上部絶縁膜１０を堆積する。こうして熱酸化膜９と上部絶縁膜１０とで構成されるフィールド絶縁膜８が形成される。従来技術では上記一過性の熱酸化膜を形成することなく、熱酸化膜を形成しているので、酸化した膜中に結晶の汚染や欠陥が取り込まれる。このような結晶の汚染や結果の取り込みは、デバイス性能の低下や不安定の原因になる。
【００２５】
次に、図３（ｅ）に示すように、本発明を最も特徴付けるオーミック接触とショットキー接触を同一工程で形成する。
フィールド絶縁膜８の表面に厚み１〜２μｍのフォトレジストを塗布し、露光し、現像することによってソース接触１４、ドレイン接触１５、ゲート接触１６に対応する領域のフォトレジストを除去し、つづいて基板をＢＨＦに浸漬してウェットエッチングすることにより、フィールド絶縁膜８にソース接触窓１１、ドレイン接触窓１２、ゲート接触窓１３を開口する。微細な開口部を形成するときは、ＣＦ_４ガスプラズマなどを用いた反応性イオンエッチング等のドライエッチングを用いることができるが、この場合は、最初にドライ・エッチングを行い、フィールド絶縁膜８を数１００ｎｍ残したところで、上記ウェット・エッチングに切り換えるようにする。すなわち、ソース接触窓１１、ドレイン接触窓１２、ゲート接触窓１３をドライエッチングで貫通させてはオーミック接触およびショットキー接触の特性に深刻な影響を与えるので、十分な注意が必要である。ここで言う深刻な影響とは、オーミック接触においては接触抵抗の増大を意味し、ショットキー接触においては逆方向にバイアスされたときの漏れ電流の増大を意味している。
続いて、開口に用いたＢＨＦを超純水で完全にすすぎ落とした後、基板を乾燥して、フォトレジスト・マスクが付着した状態の基板を高真空に維持された蒸着装置の中に直ちに据え付け、基板全面に電極膜、たとえば５０ｎｍ厚のＴｉと１５０ｎｍ厚のＰｔを連続で蒸着する。
開口エッチングと電極膜の蒸着との間の放置時間と雰囲気はコンタクト抵抗の大小を左右する極めて重要な因子である。この時間が長いと、開口窓底に自然酸化膜が生成したり、ハイドロ・カーボンが再付着したりして、ソース接触１４、ドレイン接触１５のコンタクト抵抗を劇的に増加させたり、ゲート接触１６のショットキー特性の劣化を招くおそれがあるので、開口部の形成後は可能な限り早く電極膜を被着させる必要がある。
このあと、基板を専用のフォトレジスト剥離液に浸漬させ、基板表面にあるフォトレジストを完全に除去する。このとき、フォトレジストの上に被着した接触金属はフォトレジストとともに除かれ、ソース接触窓１１、ドレイン接触窓１２、ゲート接触窓１３の底面にソース接触１４、ドレイン接触１５、ゲート接触１６が形成される。
【００２６】
次に、図３（ｆ）に示すように、基板全面にスパッタリングで厚いＡｌ膜を成膜する。成膜が終ったら、フォトリソグラフィと塩素系の反応ガスを用いたドライエッチングでソース接触の引き出し配線１７、ドレイン接触の引き出し配線１８、ゲート接触の引き出し配線１９を形成して、フォトレジストを剥離すると、図３（ｆ）に示すような最終構造が得られる。ここでドライエッチングの替わりに、リン酸＋酢酸＋硝酸系のエッチャントを用いたウエットエッチングを用いることもできる。
【００２７】
上記説明から明らかなように、本発明に基づくＳｉＣ基板の一主面にショットキー接触とオーミック接触とを有するＳｉＣ半導体装置の製造方法は、オーミック接触とショットキー接触を同一工程で同時並行的に形成する構成をしているため、両接触を別々に形成する従来の半導体装置の製造方法に比べて、製造工程が短縮化できるという効果が得られる。
【００２８】
削減された工程は次のとおりである。
１．ソース／ドレイン窓の開口エッチングで使用するフォトレジストをフォトリソグラフィでパターニングする工程。
２．上記で形成したフォトレジストマスクを用いてエッチングでフィールド絶縁膜にソース／ドレイン窓を開口する工程。
３．ソース／ドレイン窓を開口した基板にソース／ドレイン接触金属を全面蒸着し、フォトレジストを除去することによって、ソース／ドレイン窓の底部に接触金属を選択的に配設する工程。
４．底部に接触金属を選択的に配設した基板を清浄化して、ソース／ドレイン接触に１０００℃、２分程度のコンタクトアニールを施し、両接触にオーミック性を発現させる工程。
【００２９】
また、本発明によるＳｉＣ半導体装置の製造方法は、上記のような製造工程の削減によって、製造原価が低減できるという効果も得られる。削減された製造原価の中には工程工賃、工程光熱費、工程材料費などが含まれる。
さらに、上記製造工程の削減は、削減された工程では製造不良が発生しなくなるという意味において、製造歩留まりを向上させるという効果も生んでいると言える。
【００３０】
図４は上記の製造方法で作成したＭＥＳＦＥＴのＩ_Ｄ−Ｖ_ＤＳ特性を示す図である。このＭＥＳＦＥＴは、Ｔｉ／Ｐｔをゲート／ソース／ドレインの各接触に有するチャネル長２μｍ、チャネル幅１００μｍ、ソース：ゲート間距離２μｍ、ゲート：ドレイン間距離２μｍの構造を有し、ゲート電圧ＶｇをパラメータとしたＩ_Ｄ−Ｖ_ＤＳ特性を示す。
図４から判るように、このＭＥＳＦＥＴの特性は、リニア動作領域、飽和動作領域とも極めて整った特性であることが理解される。図示のごとく、ゲート電圧を−１Ｖステップで減少させると、ドレイン電流が目に見えて減少し、Ｖｇ＝−７Ｖではドレイン電流が同図の縦軸レンジではゼロになっていることが分る。これは本発明に基づくＭＥＳＦＥＴのピンチオフ特性が極めて良好であることを示している。
【００３１】
一方、図５は、前記特許文献１（特開平５−１７５２３９号公報）に開示されているゲート長０.７μｍ、ゲート幅１ｍｍのＭＥＳＦＥＴにおけるＩ_Ｄ−Ｖ_ＤＳ特性を示す図である。同図においてゲート電圧を０Ｖから−２Ｖまで下げたときの飽和領域のドレインの減少は比較的良好であるが、さらに２倍以上の−４.５Ｖまで下げても依然としてドレイン電流が流れていることが確認できる。これは従来技術のピンチオフ特性が十分でないことを示している。
以上の実験事実から本発明に基づくＭＥＳＦＥＴの構造ならびにその製造方法は、非常に良好なトランジスタ特性を実現すると共に、従来技術が有していたピンチオフ特性が十分でないという問題点を解決する効果がある、ということができる。
【００３２】
図６は本発明に基づいて製作したＭＥＳＦＥＴと同じチップ内に形成したソース／ドレイン接触のコンタクト抵抗を精密に評価するＴＬＭコンタクトの評価結果（いわゆるＴＬＭ特性）を示す図である。伝送線モデルによる解析から、ソース／ドレイン接触のコンタクト抵抗は２.７×１０^−７Ωｃｍ^２であることが判明した。このコンタクト抵抗値はＭＥＳＦＥＴで現在報告されている最小のコンタクト抵抗値より一桁低い値である。すなわち、この結果から本発明に基づくＭＥＳＦＥＴの構造ならびにその製造方法はソース／ドレイン接触のコンタクト抵抗を従来技術に比べ一桁以上低減する効果を有するということができる。
【図面の簡単な説明】
【図１】本発明の一実施例の構造を示す断面図。
【図２】本発明の製造方法における製造工程の一部を示す断面図。
【図３】本発明の製造方法における製造工程の他の一部を示す断面図。
【図４】本発明の実施例におけるＩ_Ｄ−Ｖ_ＤＳ特性図。
【図５】特許文献１に記載されたＭＥＳＦＥＴにおけるＩ_Ｄ−Ｖ_ＤＳ特性図。
【図６】本発明の実施例におけるソース／ドレイン接触のＴＬＭ特性図。
【符号の説明】
１…単結晶ＳｉＣバルク基板２…第１のエピタキシャル層
３…第２のエピタキシャル層４…素子領域
５…ソース領域６…ドレイン領域
７…チャネル領域８…フィールド絶縁膜
９…酸化膜１０…上部絶縁膜
１１…ソース接触窓１２…ドレイン接触窓
１３…ゲート接触窓１４…ソース（オーミック）接触
１５…ドレイン（オーミック）接触１６…ゲート（ショットキー）接触
１７…ソース接触引き出し配線１８…ドレイン接触引き出し配線
１９…ゲート接触引き出し配線[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a silicon carbide (hereinafter referred to as SiC) semiconductor device having a Schottky contact and an ohmic contact on one main surface of a substrate and a method for manufacturing the same. Examples of such a device include, for example, a metal-semiconductor field effect transistor (hereinafter referred to as MESFET), but the present invention is not limited to this.
[0002]
[Prior art]
[Patent Document 1]
JP-A-5-175239
[Non-Patent Document 1]
S.M.Sze `` Physics of Semiconductor Devices '' 2nd Edition Jhon Wiley & Sons, New York, 1981
Patent Document 1 described above describes a structure of a MESFET using SiC having a Schottky contact and an ohmic contact on one main surface of a substrate. Non-Patent Document 1 describes the structure of a MEFSFET using gallium arsenide, indium phosphide, or the like.
In conventional devices such as those described in Patent Document 1 and Non-Patent Document 1, Schottky contact (rectifying contact) such as a gate electrode and ohmic contact such as a source and drain electrode that require low resistance are used. It was formed by different processes using different metals. This is because conventionally, contacts having different characteristics such as Schottky contact and ohmic contact could not be satisfactorily formed with the same metal and the same process.
[0003]
[Problems to be solved by the invention]
In the manufacture of all semiconductor devices including SiC devices, simplification of the device structure and shortening of the manufacturing process are extremely important issues. This is because the simplification of the device structure and the shortening of the manufacturing process promote the miniaturization of the device, improve the manufacturing yield, and reduce the manufacturing cost. This ultimately results in improved device performance and reduced manufacturing costs (or device prices) simultaneously. However, as described above, contacts having different characteristics such as Schottky contact and ohmic contact could not be formed well in the same metal and in the same process, so different processes using different metals. Since it was formed, the manufacturing process became complicated, and there were problems such as high costs and a decrease in manufacturing yield.
An object of the present invention is to provide a technique for simplifying the structure of an SiC semiconductor device having a Schottky contact and an ohmic contact as represented by MESFET on one main surface of a substrate and shortening the manufacturing process. It is said.
[0004]
[Means for Solving the Problems]
In order to achieve the above object, the present invention is configured as described in the claims. That is, in the silicon carbide semiconductor device of the present invention, a silicon carbide semiconductor device having a Schottky contact (for example, a gate electrode) and an ohmic contact (for example, a source or drain electrode) on one main surface of a silicon carbide substrate, At least a pair of Schottky contacts and ohmic contacts are made of the same material.Work function 4 including Ti, Mo, Ni . 3 eV or more 5 . Made of metal, alloy or conductor less than 3eVIn addition, the contact electrode metal is formed in parallel (that is, in parallel) in the same process that does not include a contact annealing process.Or alloy or conductorAnd a contact surface between the silicon carbide substrate and the silicon carbide substrate are in direct contact with each other. Further, in the method for manufacturing a silicon carbide semiconductor device of the present invention, n is formed in a predetermined region on one main surface of the single crystal silicon carbide substrate, and an ohmic contact is subsequently formed thereon.Mold lowForming a resistance region;Aboveforming a temporary thermal oxide film on the entire surface of the substrate including the n-type low-resistance region and immediately removing it;AboveThe entire surface of the substrate including the n-type low resistance region is at leastAboveCoating with a field insulating film including a thermal oxide film of a silicon carbide substrate;AboveA Schottky contact window and an ohmic contact window are opened in the field insulating film, and at the bottom of both windows.AboveExposing the surface of the substrate;AboveForming the electrodes made of the same material in parallel by vapor deposition on the bottom of the Schottky contact window and the ohmic contact window, and forming the contact electrode as it is without performing contact annealing.
[0005]
【The invention's effect】
According to the present invention, the effects of simplifying the structure of the Schottky contact and the ohmic contact of the silicon carbide semiconductor device and shortening the formation process of both contacts can be obtained, and accordingly the manufacturing process can be shortened. Effects, such as an increase in manufacturing yield and a reduction in cost, can be obtained.
[0006]
DETAILED DESCRIPTION OF THE INVENTION
SiC, which is a wide-gap semiconductor, can form a pn junction, has a wider forbidden band Eg than other semiconductor materials such as silicon (Si) and gallium arsenide (GaAs), and is 3C-SiC, which is 2.33 eV, 6H. Values of about 2.93 eV for -SiC and about 3.26 eV for 4H-SiC have been reported. In addition, SiC is thermally, chemically and mechanically stable and has excellent radiation resistance. Therefore, it exhibits various reliability and stability under harsh conditions such as high temperature, high power, and radiation irradiation. Application as semiconductor devices (amplifiers, switching elements, diodes, light emitting elements, etc.) in various industrial fields is expected. In such SiC devices, Schottky contact that requires high insulation (or rectification) and ohmic contact that requires low resistance are formed on the same main surface of the SiC substrate and operate by operating them. There is a semiconductor device that realizes the above. MESFETs used as high frequency power amplifiers are the most important and typical example. Alternatively, there is a Schottky barrier diode having an ohmic contact for the purpose of channel cut around the Schottky electrode (contact).
[0007]
In the SiC semiconductor device as described above, the present invention forms Schottky contact and ohmic contact electrodes in the same material and in the same process in parallel (that is, in parallel). Embodiments of the present invention will be described below with reference to the drawings. In the following description of the drawings, the same or similar parts are denoted by the same or similar reference numerals. However, it should be noted that the drawings are schematic, and the relationship between the thickness and the planar dimensions, the ratio of the thickness of each layer, and the like are different from the actual ones. Accordingly, specific thicknesses and dimensions should be determined in consideration of the following description. Moreover, it is a matter of course that portions having different dimensional relationships and ratios are included between the drawings.
[0008]
(First Embodiment)
FIG. 1 is a sectional view of an essential part of a MESFET using a SiC substrate according to the present invention. This structure is particularly different from the structure of the conventional MESFET in the structure of ohmic contact and Schottky contact, but other parts are also different.
In FIG. 1, 1 is a semi-insulating or n-type single crystal SiC bulk substrate (hereinafter simply referred to as a substrate). As this substrate, for example, nitrogen (donor) has a concentration of N._D= 1 x 10¹⁹cm^-3Doped with (0001)_siAlthough a surface 8 ° off-cut 4H-SiC substrate can be mentioned, if high-quality epitaxial growth is possible, (0001)_siThe surface may be other than the surface, and the crystal polymorphism may be 6H, 3C, 15R or the like instead of 4H. Note that a semi-insulating substrate contains a very small amount of impurities but has a higher insulating property than a semiconductor, and is a material used for a substrate for an ultrahigh frequency circuit or the like.
[0009]
A p-type first epitaxial layer 2 and an n-type second epitaxial layer 3 to be a channel are stacked on the substrate 1. Thickness of first epitaxial layer t_A1Is at least t_A1= 1 μm or more, acceptor concentration N_A1Is at least N_A1= 5 × 10¹⁶cm^-3The following is desirable. Thickness t of second epitaxial layer 3_D2And donor concentration N_D2Is appropriately selected according to the operation specifications of the MESFET to be manufactured, but usually 0.2 μm <t for each._D2<0.8 μm, 5 × 10¹⁶cm^-3<N_D2<5 × 10¹⁸cm^-3This is the value of the simplification. When a semi-insulating substrate is used as the substrate 1, the first epitaxial layer 2 can be omitted.
[0010]
Reference numeral 4 denotes an element region, which is an area formed by isolating (element isolation) the second epitaxial layer 3. The MESFET is formed in this region.
The element isolation may be realized by mesa etching the n-type second epitaxial layer 3 around the element region 4 as shown in FIG. 1, or the first epitaxial layer is formed around the element region using an ion implantation technique. It may be realized by forming a p-type region reaching the layer.
When an n-type substrate is used as the substrate 1, mesa etching is prevented from penetrating the first p-type epitaxial layer 2. This is because the thermal oxide film grown in the subsequent field insulating film process tends to be a positively charged film in the p-type region, and this charge causes an inversion layer in the p-type cross-sectional region of the mesa etching sidewall. This is because there is a risk that the n-type bulk substrate and the channel region are electrically connected to each other and element isolation is impaired.
[0011]
5 is n provided in the element region 4⁺Type source region, 6 is also n⁺The drain region of the mold. Donor concentration N of source region 5 and drain region 6_DIs at least N on the outermost surface_D> 5 × 10¹⁹cm^-3, Preferably N_D> 1 × 10²⁰cm^-3It is desirable that These N_DIt is a particularly important point in the present invention that this value must be realized not on the substrate but on the outermost surface of the substrate.
An n-type region (= a part of the second epitaxial layer 3) sandwiched between the source region 5 and the drain region 6 is a channel region 7. The channel region 7 has a surface and a surface layer with few metal contamination, fine undulations, and a crystal irregular layer. This is also an important point in the present invention.
[0012]
A field insulating film 8 is formed on the substrate surface on which the mesa structure, the source region 5 and the drain region 6 are formed. The field insulating film 8 includes a thin thermal oxide film 9 grown by thermally oxidizing the SiC substrate surface and an upper insulating film 10 deposited by a method other than thermal oxidation (such as atmospheric pressure CVD), such as a PSG (phosphosilicate glass) film or SiO₂It is comprised by the laminated film of a film | membrane.
The thickness of the thermal oxide film 9 is less than 50 nm, preferably 5 to 20 nm, and the total thickness of the field insulating film 5 is 100 nm to 3 μm. Preferably, 300 nm or more is desirable. Of the thermal oxide film 9, the portion located above the channel is formed by thermally oxidizing the above-described metal contamination, fine undulations, and the channel surface layer with few crystal irregular layers. Compared to this, it is a high-quality oxide film with less contamination and defects.
[0013]
A source contact window 11, a drain contact window 12, and a gate contact window 13 are opened in the upper field insulating film 8 of the source region 5, the drain region 6, and the channel region 7, respectively. A contact metal is selectively disposed at the bottom of each contact window to form a source (ohmic) contact 14, a drain (ohmic) contact 15, and a gate (Schottky) contact 16. Here, at least the contact metal of the source contact 14 and the gate contact 16 or the contact metal of the drain contact 15 and the gate contact 16 is made of the same material and formed in parallel in the same process (that is, in parallel). It is assumed that it is formed, that is, formed together. Of course, all the contact metals of the source contact 14, the drain contact 15, and the gate contact 16 may be formed in parallel. As the contact metal, a metal, an alloy, or a conductor having a work function of 4.3 eV or more and less than 5.3 eV including Ti, Mo, and Ni can be used. The most preferable film quality that provides good electrical properties is when heteroepitaxially growing on the surface of the silicon carbide substrate.
[0014]
In addition to the simultaneity and identity of the ohmic contact metal and Schottky contact metal, another crucial difference between the prior art and the present invention is that the simultaneously formed ohmic contact is subjected to contact annealing. It is the point which expresses low resistance. How much low-resistance contact can be obtained will be shown later with actual data.
[0015]
Reference numeral 17 is a source contact, 18 is a drain contact, and 19 is a lead contact (pad) for gate contact, which is disposed on the field insulating film 5 and is made of thick Al (aluminum) or the like.
In order to improve the adhesion force and contact resistance between Al and source contact, drain contact, and gate contact, thin Ti of about 50 nm can be inserted under Al. In FIG. 1, the gate contact (= electrode) lead-out wiring is in contact with the gate electrode in the upper part of the channel region, but may be in contact with the region outside the channel region.
[0016]
As is apparent from the above description, the SiC semiconductor device having the Schottky contact and the ohmic contact on one main surface of the SiC substrate according to the present invention has the same structure in the ohmic contact and the Schottky contact, and the same process Therefore, the structure can be simplified as compared with the conventional semiconductor device.
Furthermore, the SiC semiconductor device (MESFET) according to the present invention has a metal surface, a fine undulation, a substrate surface layer having a surface with less crystal irregularity layer and a surface layer, and contamination and defect capture compared to a conventional semiconductor device (MESFET). The effect that a high-quality oxide film with a small amount can be realized is obtained. This is presumed to be a source of improvement in the static characteristics of MESFET, which will be described later, and reduction in contact resistance of the source / drain contact.
Furthermore, in the SiC semiconductor device (MESFET) of the present invention, the surface donor concentration in the source / drain region is extremely high (N_D> 1 × 10²⁰cm^-3In addition, since the source / drain contact metal is accurately disposed on the surface to form the contact, the field emission process of the conduction electrons is promoted as compared with the conventional SiC semiconductor device, resulting in the source / drain. The effect that the contact resistance of the contact can be reduced is obtained.
[0017]
Next, a method for manufacturing the MESFET shown in FIG. 1 will be described with reference to FIGS. Here, in order to facilitate understanding, description will be made with specific manufacturing conditions as much as possible, but this does not mean that the present invention is limited to these conditions.
[0018]
2 and 3 are cross-sectional views showing the manufacturing steps of the MESFET shown in FIG. 1, and FIGS. 2 (a) to 2 (c) and FIGS. 3 (d) to 3 (e) show successive steps.
[0019]
First, as shown in FIG. 2A, nitrogen (donor) is added at a concentration N._D= 1 x 10¹⁹cm^-3Doped with (0001)_siAfter the surface 8 ° offcut 4H-SiC substrate 1 is sufficiently cleaned by RCA cleaning (traditional semiconductor cleaning method combining ammonium hydroxide + hydrogen peroxide solution and hydrochloric acid + hydrogen peroxide solution), well-known silane and A p-type first epitaxial layer 2 (thickness t) is formed on the surface of the substrate 1 by a high temperature CVD method (growth temperature 1500 ° C.) using propane as a raw material._A1= 4.5 μm, impurity concentration N_A1= 5 × 10¹⁵cm^-3) And the n-type second epitaxial layer 3 (thickness t)_D2= 0.4 μm, impurity concentration N_A2= 1.5 × 10¹⁷cm^-3) Grow. The p-type dopant material is trimethylaluminum, and the n-type dopant material is nitrogen. Since a low-quality epitaxial film is attached to the back surface of the substrate 1, a thick SiO film is formed on the surface of the substrate 1 by CVD using silane and oxygen.₂After the film is deposited and protected, the epitaxial film on the back surface is removed by mechanical polishing, and after completion, the protective film is removed. In the following description, a substrate in which the first epitaxial layer 2 and the second epitaxial layer 3 are formed is also called a substrate.
[0020]
Next, as shown in FIG. 2B, the substrate surface is subjected to reactive ion etching (RIE) using an oxide film mask to form an element region 4 having a mesa structure. In this embodiment, since an n-type substrate is used, care should be taken not to penetrate the first epitaxial layer 2 during mesa etching. The oxide mask used for etching is CVD-SiO with a thickness of 2 μm.₂Is formed and patterned by photolithography and RIE. When the mesa etching is completed, the used oxide film mask is removed with a buffered hydrofluoric acid solution (BHF).
[0021]
Next, as shown in FIG. 2C, an oxide film mask (CVD-SiO) for selectively ion-implanting the source region 5 and the drain region 6.₂, 2 μm thick). After patterning of the oxide film mask (= opening the source / drain regions) by photolithography and RIE, the resist is removed, and the depth of ion implantation is adjusted to the surface of the substrate 1 that has been sufficiently cleaned by RCA cleaning or the like. Through film with a thickness of 25 nm (CVD-SiO₂), And phosphorus ions are implanted at 500 ° C. toward the substrate surface. The acceleration voltage and the dose amount are as shown in the following (Table 1).
[0022]
[Table 1]

When implantation is performed under this condition, the donor concentration is almost constant over the depth of 120 nm from the surface of the substrate in the source / drain regions, and a high concentration (N_D= 3.0 × 10²⁰cm^-3N)⁺A region is formed. If a through film is not used here, the donor concentration in the region of 30 to 50 nm deep from the substrate surface is a fraction lower by 1 to several orders of magnitude, which causes the contact resistance of the source contact and the drain contact to be several times. Severe caution is required as it is double to several orders of magnitude higher. The through film also has a role of preventing the surfaces of the source region 5 and the drain region 6 from being contaminated and the contaminants being knocked into the substrate during ion implantation. When phosphorus ion implantation is completed, the oxide film mask and the through film are completely removed with BHF, and the substrate surface is RCA cleaned.
After the surface is cleaned, the substrate is subjected to a heat treatment at 1700 ° C. for 1 minute in a high purity Ar atmosphere to activate the soot ions implanted into the source region 5 / drain region 6. It has been confirmed by measurement of the Hall effect that the phosphorus ions heat-treated under such conditions are activated by 95% or more.
[0023]
Next, as shown in FIG. 3D, when the formation of the source region 5 / drain region 6 is completed, a transient oxide film (1100 ° C., about 20 to 40 nm) is formed on the substrate surface cleaned by RCA cleaning. DRY oxidation) is grown, and the grown oxide film is immediately removed with a diluted hydrofluoric acid solution (DHF).
By this step, the crystal irregular layer, implantation damage layer, various contamination layers, and carbonized layer generated on the substrate surface by ion implantation and activation heat treatment can be effectively removed.
[0024]
After removing the transient thermal oxide film with DHF, the substrate is thoroughly washed, and a thermal oxide film (1100 ° C., WET oxidation) 9 having a thickness of about 20 nm is grown again on the substrate surface. An upper insulating film 10 made of an oxide film is deposited. Thus, the field insulating film 8 composed of the thermal oxide film 9 and the upper insulating film 10 is formed. In the prior art, since the thermal oxide film is formed without forming the transient thermal oxide film, crystal contamination and defects are taken into the oxidized film. Such contamination of the crystal and incorporation of the result cause deterioration in device performance and instability.
[0025]
Next, as shown in FIG. 3E, the ohmic contact and Schottky contact that characterize the present invention are formed in the same process.
A photoresist having a thickness of 1 to 2 μm is applied to the surface of the field insulating film 8, exposed, and developed to remove the photoresist in regions corresponding to the source contact 14, drain contact 15, and gate contact 16, and then the substrate The source contact window 11, the drain contact window 12, and the gate contact window 13 are opened in the field insulating film 8 by dipping the substrate in BHF and performing wet etching. When forming fine openings, CF₄Although dry etching such as reactive ion etching using gas plasma or the like can be used, in this case, dry etching is performed first, and when the field insulating film 8 is left several hundred nm, switching to the wet etching is performed. Like that. That is, if the source contact window 11, the drain contact window 12, and the gate contact window 13 are penetrated by dry etching, the characteristics of ohmic contact and Schottky contact are seriously affected. The serious influence here means an increase in contact resistance in ohmic contact, and an increase in leakage current when biased in the reverse direction in Schottky contact.
Subsequently, the BHF used for the opening is completely rinsed off with ultrapure water, and then the substrate is dried, and the substrate with the photoresist mask attached is immediately installed in a deposition apparatus maintained at a high vacuum. An electrode film, for example, 50 nm-thick Ti and 150 nm-thick Pt is continuously deposited on the entire surface of the substrate.
The standing time and atmosphere between the opening etching and the electrode film deposition are extremely important factors that determine the size of the contact resistance. If this time is long, a natural oxide film is formed on the bottom of the opening window, or hydrocarbon is redeposited to dramatically increase the contact resistance of the source contact 14 and the drain contact 15, or the gate contact 16. Therefore, it is necessary to deposit the electrode film as soon as possible after the opening is formed.
Thereafter, the substrate is immersed in a dedicated photoresist stripping solution to completely remove the photoresist on the substrate surface. At this time, the contact metal deposited on the photoresist is removed together with the photoresist, and the source contact 14, the drain contact 15, and the gate contact 16 are formed on the bottom surfaces of the source contact window 11, the drain contact window 12, and the gate contact window 13. Is done.
[0026]
Next, as shown in FIG. 3F, a thick Al film is formed on the entire surface of the substrate by sputtering. After the film formation, the source contact lead wire 17, the drain contact lead wire 18, and the gate contact lead wire 19 are formed by photolithography and dry etching using a chlorine-based reaction gas, and then the photoresist is peeled off. A final structure as shown in FIG. 3 (f) is obtained. Here, instead of dry etching, wet etching using a phosphoric acid + acetic acid + nitric acid-based etchant may be used.
[0027]
As is apparent from the above description, the method of manufacturing a SiC semiconductor device having a Schottky contact and an ohmic contact on one principal surface of the SiC substrate according to the present invention performs the ohmic contact and the Schottky contact simultaneously in the same process. Since the structure is formed, the manufacturing process can be shortened as compared with the conventional method for manufacturing a semiconductor device in which both contacts are formed separately.
[0028]
The reduced processes are as follows.
1. A step of patterning a photoresist used for opening etching of a source / drain window by photolithography.
2. A step of opening source / drain windows in the field insulating film by etching using the photoresist mask formed above.
3. A step of selectively disposing the contact metal on the bottom of the source / drain window by depositing the entire surface of the source / drain contact metal on the substrate having the source / drain window opened and removing the photoresist.
4). A step of cleaning a substrate having a contact metal selectively disposed on the bottom, and subjecting the source / drain contact to contact annealing at 1000 ° C. for about 2 minutes to develop ohmic properties in both contacts.
[0029]
Moreover, the manufacturing method of the SiC semiconductor device according to the present invention can also achieve an effect that the manufacturing cost can be reduced by reducing the manufacturing process as described above. The reduced manufacturing costs include process costs, process utility costs, process material costs, and the like.
Furthermore, it can be said that the reduction of the manufacturing process also has the effect of improving the manufacturing yield in the sense that manufacturing defects do not occur in the reduced process.
[0030]
FIG. 4 shows the IES of the MESFET produced by the above manufacturing method._D-V_DSIt is a figure which shows a characteristic. This MESFET has a structure with a channel length of 2 μm, a channel width of 100 μm, a source: gate distance of 2 μm, and a gate: drain distance of 2 μm having Ti / Pt at each contact of gate / source / drain, and a gate voltage Vg as a parameter. I_D-V_DSShow properties.
As can be seen from FIG. 4, it can be understood that the characteristics of the MESFET are very well maintained in both the linear operation region and the saturation operation region. As shown in the figure, when the gate voltage is decreased in the -1V step, the drain current is visibly decreased, and when Vg = -7V, the drain current is zero in the vertical axis range of FIG. This shows that the pinch-off characteristic of the MESFET according to the present invention is very good.
[0031]
On the other hand, FIG. 5 shows an IES in a MESFET having a gate length of 0.7 μm and a gate width of 1 mm disclosed in Patent Document 1 (Japanese Patent Laid-Open No. 5-175239)._D-V_DSIt is a figure which shows a characteristic. In the figure, when the gate voltage is lowered from 0V to -2V, the decrease of the drain in the saturation region is relatively good, but the drain current still flows even if it is further lowered to -4.5V, which is more than doubled. Can be confirmed. This indicates that the pinch-off characteristic of the prior art is not sufficient.
From the above experimental facts, the structure of the MESFET and the manufacturing method thereof according to the present invention achieve very good transistor characteristics and have the effect of solving the problem that the pinch-off characteristics of the prior art are not sufficient. It can be said.
[0032]
FIG. 6 is a diagram showing an evaluation result (so-called TLM characteristic) of a TLM contact for precisely evaluating the contact resistance of the source / drain contact formed in the same chip as the MESFET manufactured according to the present invention. From the analysis using the transmission line model, the contact resistance of the source / drain contact is 2.7 × 10^-7Ωcm²It turned out to be. This contact resistance value is an order of magnitude lower than the minimum contact resistance value currently reported for MESFETs. That is, from this result, it can be said that the structure of the MESFET and the manufacturing method thereof according to the present invention have the effect of reducing the contact resistance of the source / drain contact by one digit or more as compared with the prior art.
[Brief description of the drawings]
FIG. 1 is a cross-sectional view showing the structure of an embodiment of the present invention.
FIG. 2 is a cross-sectional view showing a part of the manufacturing process in the manufacturing method of the present invention.
FIG. 3 is a cross-sectional view showing another part of the manufacturing process in the manufacturing method of the present invention.
FIG. 4 shows an embodiment of the present invention._D-V_DSCharacteristic diagram.
FIG. 5 shows the I in the MESFET described in Patent Document 1._D-V_DSCharacteristic diagram.
FIG. 6 is a TLM characteristic diagram of a source / drain contact in an embodiment of the present invention.
[Explanation of symbols]
DESCRIPTION OF SYMBOLS 1 ... Single-crystal SiC bulk substrate 2 ... 1st epitaxial layer
3 ... Second epitaxial layer 4 ... Element region
5 ... Source region 6 ... Drain region
7 ... channel region 8 ... field insulating film
9 ... Oxide film 10 ... Upper insulating film
11 ... Source contact window 12 ... Drain contact window
13 ... Gate contact window 14 ... Source (ohmic) contact
15 ... Drain (ohmic) contact 16 ... Gate (Schottky) contact
17 ... Source contact lead wiring 18 ... Drain contact lead wiring
19 ... Gate contact lead wiring

Claims

炭化珪素基板の一主面にショットキー接触とオーミック接触とを具有する炭化珪素半導体装置であって、
少なくとも一対のショットキー接触とオーミック接触の接触電極が同一材料であって、Ｔｉ、Ｍｏ、Ｎｉを含む仕事関数４ . ３ｅＶ以上５ . ３ｅＶ未満の、金属または合金、あるいは導電体からなり、かつコンタクトアニール工程を含まない同一工程で並行して形成され、前記接触電極の金属または合金、あるいは導電体と前記炭化珪素基板との接触面が直接接触している、ことを特徴とする炭化珪素半導体装置。A silicon carbide semiconductor device having a Schottky contact and an ohmic contact on one main surface of a silicon carbide substrate,
At least one pair of Schottky contact with the contact electrode of ohmic contact me same material der becomes Ti, Mo, work function containing Ni 4. 3 eV or 5. Less than 3 eV, the metal or alloy or a conductive material, and A silicon carbide semiconductor formed in parallel in the same process not including a contact annealing process, wherein the contact surface between the metal or alloy of the contact electrode or the conductor and the silicon carbide substrate is in direct contact apparatus.

炭化珪素基板の一主面に形成した金属−半導体接触を具有し、ゲート接触電極と前記炭化珪素基板内のチャネル領域との間にショットキー接触を有し、ソース接触電極と前記炭化珪素基板内のソース領域およびドレイン接触電極と前記炭化珪素基板内のドレイン領域との間にオーミック接触を有する電界効果型の炭化珪素半導体装置であって、
前記ゲート接触電極と、前記ソース接触電極または前記ドレイン接触電極の少なくとも一方の接触電極が同一材料であって、Ｔｉ、Ｍｏ、Ｎｉを含む仕事関数４ . ３ｅＶ以上５ . ３ｅＶ未満の、金属または合金、あるいは導電体からなり、かつコンタクトアニール工程を含まない同一工程で並行して形成され、前記ゲート接触電極の金属または合金、あるいは導電体と前記炭化珪素基板内のチャネル領域との接触面、および前記ソース接触電極の金属または合金、あるいは導電体と前記炭化珪素基板内のソース領域または前記ドレイン接触電極の金属または合金、あるいは導電体と前記炭化珪素基板内のドレイン領域の少なくとも一方の接触面が直接接触している、ことを特徴とする炭化珪素半導体装置。Metal was formed on one main surface of the silicon carbide substrate - to androgynous semiconductor contact has a Schottky contact between the channel region and the gate contact electrode and the silicon carbide substrate, source over Waals contacts electrode and the silicon carbide a field effect type silicon carbide semiconductor device having an ohmic contact between the source region and drain contact electrode and the drain region of the silicon carbide substrate in the substrate,
Said gate contact electrode, I at least one contact electrode same material der of the source contact electrode or the drain contact electrode, Ti, Mo, work function containing Ni 4. 5. Less 3eV above 3eV, metal or alloy or made of a conductor, and a contact annealing process concurrently in the same step without the formed, the contact surface between the metal or alloy of the gate contact electrode or conductor and the channel region of the silicon carbide substrate, And the metal or alloy of the source contact electrode , or the conductor and the source region in the silicon carbide substrate , or the metal or alloy of the drain contact electrode , or the contact surface of the conductor and the drain region in the silicon carbide substrate. A silicon carbide semiconductor device characterized in that is in direct contact.

前記オーミック接触あるいはソース接触、ドレイン接触の下部にある炭化珪素基板には、最表面において、少なくとも５×１０^１９ｃｍ^−３以上の高濃度ｎ型不純物領域が設けられていることを特徴とする請求項１または請求項２に記載の炭化珪素半導体装置。The silicon carbide substrate under the ohmic contact or source contact and drain contact is provided with a high-concentration n-type impurity region of at least 5 × 10 ¹⁹ cm ⁻³ or more on the outermost surface. Item 3. The silicon carbide semiconductor device according to Item 1 or Item 2.

前記ショットキー接触とオーミック接触および少なくともゲート接触とソース接触またはドレイン接触は、Ｔｉ、Ｍｏ、Ｎｉを含む仕事関数４.３ｅＶ以上５.３ｅＶ未満の、金属または合金、あるいは導電体を、炭化珪素基板表面に接触させることによって構成されることを特徴とする請求項１または請求項２に記載の炭化珪素半導体装置。 The Schottky contact and ohmic contact, and at least the gate contact and source contact or drain contact are made of a silicon carbide substrate with a metal or alloy or conductor having a work function of 4.3 eV or more and less than 5.3 eV containing Ti, Mo, Ni. The silicon carbide semiconductor device according to claim 1, wherein the silicon carbide semiconductor device is configured by being brought into contact with a surface.

前記仕事関数４.３ｅＶ以上５.３ｅＶ未満の、金属または合金、あるいは導電体は、炭化珪素基板表面にヘテロ・エピタキシャル成長していることを特徴とする請求項４に記載の炭化珪素半導体装置。 5. The silicon carbide semiconductor device according to claim 4, wherein the metal, alloy, or conductor having a work function of 4.3 eV or more and less than 5.3 eV is heteroepitaxially grown on the surface of the silicon carbide substrate.

前記炭化珪素基板は、前記オーミック接触面あるいはソース接触面、ドレイン接触面を除いて、清浄かつ平坦で結晶不整層のない表面を具有することを特徴とする請求項１または請求項２に記載の炭化珪素半導体装置。 3. The silicon carbide substrate according to claim 1, wherein the silicon carbide substrate has a surface that is clean and flat and has no crystal irregularity layer except for the ohmic contact surface, the source contact surface, or the drain contact surface. 4. Silicon carbide semiconductor device.

清浄かつ平坦で結晶不整層のない前記炭化珪素基板表面を熱酸化することにより形成された薄い熱酸化膜を少なくとも含むフィールド絶縁膜を具有することを特徴とする請求項１または請求項２に記載の炭化珪素半導体装置。 The field insulating film including at least a thin thermal oxide film formed by thermally oxidizing the surface of the silicon carbide substrate that is clean and flat and has no crystal irregular layer is provided. Silicon carbide semiconductor device.

単結晶炭化珪素基板の一主面の所定領域に、後にその上にオーミック接触を形成するｎ型低抵抗領域を形成する工程と、
前記ｎ型低抵抗領域を含む基板表面全面に一過性の熱酸化膜を形成し、直ちに除去する工程と、
前記ｎ型低抵抗領域を含む基板表面全面を、少なくとも前記炭化珪素基板の熱酸化膜を含むフィールド絶縁膜で被覆する工程と、
前記フィールド絶縁膜にショットキー接触窓とオーミック接触窓を開口し、両窓の底部に前記基板の表面を露出させる工程と、
前記ショットキー接触窓とオーミック接触窓の底部に同一材料からなる電極を蒸着によって並行して形成し、コンタクトアニールすること無くそのまま接触電極とする工程と、
を備えたことを特徴とする請求項１に記載の炭化珪素半導体装置の製造方法。Forming an n- type low- resistance region in a predetermined region on one main surface of the single-crystal silicon carbide substrate, which later forms an ohmic contact thereon;
A step of transient thermal oxide film is formed on the entire surface of the substrate, immediately removed including the n-type low-resistance region,
The entire surface of the substrate including the n-type low-resistance region, a step of coating a field insulating film including at least thermal oxidation film of the silicon carbide substrate,
A step of exposing the field insulating film opened Schottky contact window and the ohmic contact window, the surface of the substrate to the bottom of both windows,
A step to without directly contacting electrode to the shot the electrode made of the same material at the bottom of the key contact window and the ohmic contact window formed in parallel by evaporation, contact annealing,
The method for manufacturing a silicon carbide semiconductor device according to claim 1, comprising:

その表面が半絶縁性またはｐ型伝導性を示す単結晶炭化珪素基板の一主面にｎ型エピタキシャル層を成長する工程と、
前記ｎ型エピタキシャル層の一部を電気的に孤立化させ、ｎ型の素子領域を形成する工程と、
前記ｎ型の素子領域の所定領域に、後にその上にオーミック接触を形成するｎ型低抵抗領域を形成する工程と、
前記ｎ型低抵抗領域を含む基板表面全面に一過性の熱酸化膜を形成し、直ちに除去する工程と、
前記ｎ型低抵抗領域を含む基板表面全面を少なくとも前記炭化珪素基板の熱酸化膜を含むフィールド絶縁膜で被覆する工程と、
前記フィールド絶縁膜にショットキー接触窓とオーミック接触窓を開口し、両窓の底部に前記基板の表面を露出させる工程と、
前記ショットキー接触窓とオーミック接触窓の底部に同一材料からなる電極を蒸着によって並行して形成し、コンタクトアニールすること無くそのまま接触電極とする工程と、
を備えたことを特徴とする請求項１に記載の炭化珪素半導体装置の製造方法。A step of growing the n-type epitaxial layer on a principal surface of the single crystal silicon carbide substrate showing a semi-insulating or p-type conductivity surface thereof,
Electrically to isolate the portion of the n-type epitaxial layer, forming an n-type device region,
In a predetermined region of the n-type device region, later forming an n-type low-resistance region forming an ohmic contact thereon,
A step of transient thermal oxide film is formed on the entire surface of the substrate, immediately removed including the n-type low-resistance region,
A step of coating a field insulating film including at least thermal oxidation film of the silicon carbide substrate of the substrate whole surface including the n-type low-resistance region,
A step of exposing the field insulating film opened Schottky contact window and the ohmic contact window, the surface of the substrate to the bottom of both windows,
A step to without directly contacting electrode to the shot the electrode made of the same material at the bottom of the key contact window and the ohmic contact window formed in parallel by evaporation, contact annealing,
The method for manufacturing a silicon carbide semiconductor device according to claim 1, comprising:

その表面が半絶縁性またはｐ型伝導性を示す単結晶炭化珪素基板の一主面にｎ型エピタキシャル層を成長する工程と、
前記ｎ型エピタキシャル層の所定領域に、後にその上にオーミック接触を形成するｎ型低抵抗領域を形成する工程と、
前記ｎ型低抵抗領域を含むｎ型エピタキシャル層の一部を電気的に孤立化させ、ｎ型の素子領域を形成する工程と、
前記ｎ型低抵抗領域を含む基板表面全面に一過性の熱酸化膜を形成し、直ちに除去する工程と、
前記ｎ型低抵抗領域を含む基板表面全面を少なくとも前記炭化珪素基板の熱酸化膜を含むフィールド絶縁膜で被覆する工程と、
前記フィールド絶縁膜にショットキー接触窓とオーミック接触窓を開口し、両窓の底部に前記基板の表面を露出させる工程と、
前記ショットキー接触窓とオーミック接触窓の底部に同一材料からなる電極を蒸着によって並行して形成し、コンタクトアニールすること無くそのまま接触電極とする工程と、
を備えたことを特徴とする請求項１に記載の炭化珪素半導体装置の製造方法。A step of growing the n-type epitaxial layer on a principal surface of the single crystal silicon carbide substrate showing a semi-insulating or p-type conductivity surface thereof,
In a predetermined region of the n-type epitaxial layer, subsequently forming an n-type low-resistance region forming an ohmic contact thereon,
Electrically isolating a part of the n-type epitaxial layer including the n-type low-resistance region to form an n-type element region;
A step of transient thermal oxide film is formed on the entire surface of the substrate, immediately removed including the n-type low-resistance region,
A step of coating a field insulating film including at least thermal oxidation film of the silicon carbide substrate of the substrate whole surface including the n-type low-resistance region,
A step of exposing the field insulating film opened Schottky contact window and the ohmic contact window, the surface of the substrate to the bottom of both windows,
A step to without directly contacting electrode to the shot the electrode made of the same material at the bottom of the key contact window and the ohmic contact window formed in parallel by evaporation, contact annealing,
The method for manufacturing a silicon carbide semiconductor device according to claim 1, comprising:

その表面が半絶縁性またはｐ型伝導性を示す単結晶炭化珪素基板の一主面にｎ型エピタキシャル層を成長する工程と、
前記ｎ型エピタキシャル層の一部を電気的に孤立化させ、ｎ型の素子領域を形成する工程と、
前記ｎ型の素子領域の所定領域に低抵抗のｎ型ソース領域およびドレイン領域を形成する工程と、
前記低抵抗のｎ型ソース領域およびドレイン領域を含む基板表面全面に一過性の熱酸化膜を形成し、直ちに除去する工程と、
前記低抵抗のｎ型ソース領域およびドレイン領域を含む基板表面全面を少なくとも前記炭化珪素基板の熱酸化膜を含むフィールド絶縁膜で被覆する工程と、
前記フィールド絶縁膜にゲート接触窓と、少なくともソース接触窓またはドレイン接触窓の一方を開口し、それらの窓の底部に前記基板の表面を露出させる工程と、
前記ゲート接触窓と少なくともソース接触窓またはドレイン接触窓の一方の底部に同一材料からなる電極を蒸着によって並行して形成し、コンタクトアニールすること無くそのまま接触電極とする工程と、
を備えたことを特徴とする請求項２に記載の炭化珪素半導体装置の製造方法。A step of growing the n-type epitaxial layer on a principal surface of the single crystal silicon carbide substrate showing a semi-insulating or p-type conductivity surface thereof,
Electrically to isolate the portion of the n-type epitaxial layer, forming an n-type device region,
Forming an n-type source region and a drain region of the low-resistance in a predetermined region of the n-type device region,
Forming a temporary thermal oxide film on the entire surface of the substrate including the low-resistance n-type source region and drain region and immediately removing it;
A step of coating the entire surface of the substrate in the field insulating film including at least thermal oxidation film of the silicon carbide substrate including the low-resistance n-type source and drain regions,
A gate contact windows on said field insulating film, a step of opening at least one of a source contact window and a drain contact window, to expose the surface of the substrate to the bottom of their windows,
A step to without directly contacting electrode said that an electrode made of the same material on one of the bottom of the gate contact windows and at least a source contact window and a drain contact window is formed in parallel by evaporation, contact annealing,
The method for manufacturing a silicon carbide semiconductor device according to claim 2, comprising:

その表面が半絶縁性またはｐ型伝導性を示す単結晶炭化珪素基板の一主面にｎ型エピタキシャル層を成長する工程と、
前記ｎ型エピタキシャル層の所定領域に、低抵抗のｎ型ソース領域およびドレイン領域を形成するエ程と、
前記低抵抗のｎ型ソース領域およびドレイン領域を含むｎ型エピタキシャル層の一部を電気的に孤立化させ、ｎ型の素子領域を形成する工程と、
前記低抵抗のｎ型ソース領域およびドレイン領域を含む基板表面全面に一過性の熱酸化膜を形成し、直ちに除去する工程と、
前記低抵抗のｎ型ソース領域およびドレイン領域を含む基板表面全面を少なくとも前記炭化珪素基板の熱酸化膜を含むフィールド絶縁膜で被覆する工程と、
前記フィールド絶縁膜にゲート接触窓と少なくともソース接触窓またはドレイン接触窓の一方を開口し、それらの窓の底部に前記基板の表面を露出させる工程と、
前記ゲート接触窓と少なくともソース接触窓またはドレイン接触窓の一方の底部に同一材料からなる電極を蒸着によって並行して形成し、コンタクトアニールすること無くそのまま接触電極とする工程と、
を備えたことを特徴とする請求項２に記載の炭化珪素半導体装置の製造方法。A step of growing the n-type epitaxial layer on a principal surface of the single crystal silicon carbide substrate showing a semi-insulating or p-type conductivity surface thereof,
In a predetermined region of the n-type epitaxial layer, and as d to form the n-type source and drain regions of the low resistance,
Electrically isolating a portion of the n-type epitaxial layer including the low-resistance n-type source region and drain region to form an n-type device region;
Forming a temporary thermal oxide film on the entire surface of the substrate including the low-resistance n-type source region and drain region and immediately removing it;
A step of coating the entire surface of the substrate in the field insulating film including at least thermal oxidation film of the silicon carbide substrate including the low-resistance n-type source and drain regions,
A step of exposing the field insulating film opening at least one of a source contact window and a drain contact window and the gate contact window, said surface of the substrate to the bottom of their windows,
A step to without directly contacting electrode said that an electrode made of the same material on one of the bottom of the gate contact windows and at least a source contact window and a drain contact window is formed in parallel by evaporation, contact annealing,
The method for manufacturing a silicon carbide semiconductor device according to claim 2, comprising:

前記ｎ型低抵抗領域および低抵抗のｎ型ソース領域、ドレイン領域を形成する工程から前記オーミック接触またはソース接触またはドレイン接触を形成する工程までの間に、前記ｎ型低抵抗領域および低抵抗のｎ型ソース領域、ドレイン領域の最表面（接触面）のドナー濃度を少なくとも５×１０^１９ｃｍ^−３以上とする処理が含まれていることを特徴とする請求項９乃至請求項１２の何れかに記載の炭化珪素半導体装置の製造方法。The n-type low resistance region and a low resistance n-type source region, between the step of forming the drain region to the step of forming the ohmic contact or source contact or the drain contact, the n-type low-resistance region and a low resistance The process according to any one of claims 9 to 12, characterized in that a treatment is performed to make the donor concentration of the outermost surface (contact surface) of the n-type source region and drain region at least 5 × 10 ¹⁹ cm ⁻³ or more. A method for manufacturing a silicon carbide semiconductor device according to claim 1.

前記ｎ型低抵抗領域および低抵抗のｎ型ソース領域、ドレイン領域の形成がｎ型の不純物のイオン注入とこれに引き続く活性化熱処理で実施される場合において、前記活性化熱処理後から前記ショットキー接触電極およびオーミック接触電極、ソース接触電極、ドレイン接触電極、ゲート接触電極を各接触窓の底部に載置するまでの工程の間に、イオン注入と活性化熱処理で生じた結晶不整層、注入損傷層、各種汚染層、炭化層を除去する処理が含まれていることを特徴とする請求項９乃至請求項１２の何れかに記載の炭化珪素半導体装置の製造方法。The n-type low resistance region and a low resistance n-type source region, when the formation of the drain region is carried out by ion implantation and activation heat treatment subsequent thereto n-type impurity, the shot after the activation heat treatment During the process until the key contact electrode, ohmic contact electrode, source contact electrode, drain contact electrode, and gate contact electrode are placed on the bottom of each contact window, the crystal irregular layer produced by ion implantation and activation heat treatment, implantation The method for manufacturing a silicon carbide semiconductor device according to any one of claims 9 to 12, further comprising a process of removing the damaged layer, various contamination layers, and the carbide layer.