JP4159862B2 - パルス発生回路、及びサンプリング回路 - Google Patents

パルス発生回路、及びサンプリング回路 Download PDF

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Description

【0001】
【発明の属する技術分野】
本発明は、パルスを発生するパルス発生回路、及び信号をサンプリングするサンプリング回路に関する。
【0002】
【従来の技術】
従来、信号をサンプリングするサンプリング回路は、パルスを発生するパルス発生回路と、当該パルスに基づいて信号をサンプリングするサンプリング部とを備えている。例えば、サンプリング部は、ダイオードブリッジを有し、振幅の符号が異なる2つのパルスと、サンプリングするべき信号とを受け取り、受け取ったパルスに基づいて信号をサンプリングしている。この場合、パルス発生回路は、2つのパルスを、ステップリカバリダイオードを用いた回路によって生成している(例えば、特許文献1参照)。ステップリカバリダイオードは、逆バイアスが印加された場合に、所定の遅れ時間経過後に逆方向電流を急峻に零にするダイオードである。
【0003】
従来のパルス発生回路は、ステップリカバリダイオードに順バイアス又は逆バイアスを印加する手段と、ステップリカバリダイオードに流れる順方向電流を規定する電流源を有している。ステップリカバリダイオードに逆バイアスを印加した場合、所定の遅れ時間経過後に逆方向電流が急峻に零となり、伝送線路の誘導成分によって、ステップリカバリダイオードのカソード及びアノードにパルスが生じる。
【0004】
【特許文献1】
特開平10−112636号公報(第1−2頁、第6−7図)
【0005】
【発明が解決しようとする課題】
上述したパルス発生回路において、パルスは逆バイアスの印加から所定の遅れ時間経過後に発生するが、当該遅れ時間は、ステップリカバリダイオードに流れる順方向電流及び逆方向電流に依存する。しかし、従来のパルス発生回路は、順方向電流を規定する電流源があるのみで、逆方向電流を規定する手段が無かった。つまり、逆方向電流は、逆バイアスの振幅値に依存するため、逆方向電流を精度よく規定するためには、逆バイアスの振幅値を精度よく制御する必要があった。このため、パルスの発生タイミングを精度よく制御することが困難であった。
【0006】
例えば、順バイアス又は逆バイアスを選択してステップリカバリダイオードに印加するために、トランジスタを用いている場合、トランジスタのベースエミッタ間電圧の温度特性によって、周囲温度の変化に応じて逆バイアスの振幅値が変化してしまう。このため、ステップリカバリダイオードの逆方向電流が変動し、パルスの発生タイミングを精度よく制御することが困難であった。
【0007】
このため、従来のサンプリング回路は、パルスの発生タイミング、即ちサンプリングタイミングにジッタが生じてしまい、信号を精度よくサンプリングすることが困難であった。特に、周波数の高い信号を精度よくサンプリングすることが困難であるため、測定できる信号の周波数上限が低くなってしまう。
【0008】
【課題を解決するための手段】
上記課題を解決するために、本発明の第1の形態においては、振幅の符号が異なる2つのパルスを生成するパルス発生回路であって、アノード及びカソードの電位がパルスとしてそれぞれ出力されるステップリカバリダイオードと、順方向バイアス又は逆方向バイアスの一方を、与えられる入力信号に応じて選択し、ステップリカバリダイオードに印加するバイアス部と、ステップリカバリダイオードに順方向バイアスが印加される場合にステップリカバリダイオードに供給される順方向電流を規定する順方向電流源と、ステップリカバリダイオードに逆方向バイアスが印加される場合にステップリカバリダイオードに供給される逆方向電流を規定する逆方向電流源とを備えることを特徴とするパルス発生回路を提供する。
【0009】
パルス発生回路は、パルスの直流成分を除去するフィルタ部を更に備えてよい。また、フィルタ部は、一端がステップリカバリダイオードのアノードに接続され、他端から一のパルスを出力するアノード側コンデンサと、一端がステップリカバリダイオードのカソードに接続され、他端から他のパルスを出力するカソード側コンデンサとを有してよい。
【0010】
パルス発生回路は、バイアス部とステップリカバリダイオードのアノードとを電気的に接続し、誘導成分を有するアノード側伝送線路と、バイアス部とステップリカバリダイオードのカソードとを電気的に接続し、誘導成分を有するカソード側伝送線路とを更に備えてよい。また、バイアス部とステップリカバリダイオードとの間に、ステップリカバリダイオードと並列に設けられ、アノード側伝送線路とカソード側伝送線路とを接続する並列コンデンサを更に備えてよい。
【0011】
バイアス部は、アノード側伝送線路と電気的に接続されたアノード側バイアス回路と、カソード側伝送線路と電気的に接続されたカソード側バイアス回路とを有し、カソード側バイアス回路は、所定の正バイアスと所定の負バイアスとの間に設けられた第1トランジスタと、第1トランジスタと所定の負バイアスとの間に、第1トランジスタと直列に設けられ、第1トランジスタがオン状態となる場合にオフ状態となり、第1トランジスタがオフ状態となる場合にオン状態となる第2トランジスタとを有し、第1トランジスタと第2トランジスタとの接続点が、カソード側伝送線路と電気的に接続され、アノード側バイアス回路は、所定の正バイアスと所定の負バイアスとの間に設けられ、第1トランジスタがオン状態となる場合にオフ状態となり、第1トランジスタがオフ状態となる場合にオン状態となる第3トランジスタと、第3トランジスタと所定の負バイアスとの間に、第3トランジスタと直列に設けられ、第1トランジスタがオン状態となる場合にオン状態となり、第1トランジスタがオフ状態となる場合にオフ状態となる第4トランジスタとを有し、第3トランジスタと第4トランジスタとの接続点が、アノード側伝送線路と電気的に接続されてよい。
【0012】
順方向電流源は、第2トランジスタと負バイアスとの間、又は正バイアスと第3トランジスタとの間に、第2トランジスタ又は第3トランジスタと直列に設けられ、逆方向電流源は、正バイアスと第1トランジスタとの間、又は第4トランジスタと負バイアスとの間に、第1トランジスタ又は第4トランジスタと直列に設けられてよい。
【0013】
また、パルス発生回路は、パルスを生成するべきタイミングに応じて、第1トランジスタ、第2トランジスタ、第3トランジスタ、及び第4トランジスタがオン又はオフするタイミングを制御する駆動回路を更に備えてよい。
【0014】
本発明の第2の形態においては、与えられた入力信号をサンプリングするサンプリング回路であって、入力信号をサンプリングするための、振幅の符号が異なる2つのパルスを生成するパルス発生回路と、入力信号とパルスを受け取り、パルスに基づいて入力信号をサンプリングするサンプリング部とを備え、パルス発生回路は、アノード及びカソードの電位がパルスとしてそれぞれ出力されるステップリカバリダイオードと、ステップリカバリダイオードに、順方向バイアス又は逆方向バイアスを印加するバイアス部と、ステップリカバリダイオードに順方向バイアスが印加される場合にステップリカバリダイオードに供給される順方向電流を規定する順方向電流源と、ステップリカバリダイオードに逆方向バイアスが印加される場合にステップリカバリダイオードに供給される逆方向電流を規定する逆方向電流源とを有することを特徴とするサンプリング回路を提供する。
【0015】
尚、上記の発明の概要は、本発明の必要な特徴の全てを列挙したものではなく、これらの特徴群のサブコンビネーションも又、発明となりうる。
【0016】
【発明の実施の形態】
以下、発明の実施の形態を通じて本発明を説明するが、以下の実施形態は特許請求の範囲にかかる発明を限定するものではなく、又実施形態の中で説明されている特徴の組み合わせの全てが発明の解決手段に必須であるとは限らない。
【0017】
図1は、本発明に係るサンプリング回路100の構成の一例を示す。サンプリング回路100は、与えられる入力信号を所定のタイミングでサンプリングする。サンプリング回路100は、パルス発生回路10とサンプリング部50とを備える。
【0018】
パルス発生回路10は、入力信号をサンプリングするタイミングを定めるパルスを発生する。パルス発生回路10は、駆動回路(12a、12b)、バイアス部20、ステップリカバリダイオード16、カソード側伝送線路34、アノード側伝送線路40、並列コンデンサ14、及びフィルタ部46を備える。
【0019】
駆動回路(12a、12b)は、パルスを生成するための制御信号を外部から受け取る。駆動回路(12a、12b)は、制御信号に応じてバイアス部20を制御する。
【0020】
バイアス部20は、順方向バイアス又は逆方向バイアスの一方を選択し、ステップリカバリダイオード16に印加する。本例において、駆動回路(12a、12b)は、制御信号に応じてバイアス部20に、順方向バイアス又は逆方向バイアスの一方を選択させる。バイアス部20は、アノード側伝送線路40と電気的に接続されたアノード側バイアス回路62と、カソード側伝送線路34と電気的に接続されたカソード側バイアス回路60とを有する。
【0021】
カソード側バイアス回路60は、所定の正バイアスと所定の負バイアスとの間に設けられた第1トランジスタ22、第1トランジスタ22と所定の負バイアスとの間に、第1トランジスタ22と直列に設けられる第2トランジスタ24、及び第2トランジスタ24と所定の負バイアスとの間に設けられた順方向電流源26を有する。
【0022】
また、アノード側バイアス回路62は、所定の正バイアスと所定の負バイアスとの間に設けられた第3トランジスタ28、第3トランジスタ28と所定の負バイアスとの間に、第3トランジスタ28と直列に設けられる第4トランジスタ30、及び第4トランジスタ30と所定の負バイアスとの間に設けられた逆方向電流源32を有する。
【0023】
順方向電流源26は、ステップリカバリダイオード16に順方向バイアスが印加される場合にステップリカバリダイオード16に供給される順方向電流を規定し、逆方向電流源32は、ステップリカバリダイオード16に逆方向バイアスが印加される場合にステップリカバリダイオード16に供給される逆方向電流を規定する。
【0024】
駆動回路(12a、12b)は、パルスを生成するべきタイミングに応じて、第1トランジスタ22、第2トランジスタ24、第3トランジスタ28、及び第4トランジスタ30がオン又はオフするタイミングを制御する。例えば、駆動回路(12a、12b)は、第1トランジスタ22と、第2トランジスタ24及び第3トランジスタ26とを、オンオフの状態が異なるように制御する。つまり、第1トランジスタ22をオン状態とする場合に、第2トランジスタ24及び第3トランジスタ26をオフ状態に制御し、第1トランジスタ22をオフ状態とする場合に、第2トランジスタ24及び第3トランジスタ28をオン状態に制御する。
【0025】
また、駆動回路(12a、12b)は、第1トランジスタ22と、第4トランジスタ30とを、オンオフの状態が同じになるように制御する。つまり、第1トランジスタをオン状態とする場合に、第4トランジスタ30をオン状態に制御し、第1トランジスタ22をオフ状態とする場合に、第4トランジスタ30をオフ状態に制御する。
【0026】
本例において、駆動回路12aには、通常時にLレベルの信号が制御信号Aとして与えられ、パルスを生成するべき場合に、振幅が正方向のパルスが制御信号Aとして与えられる。駆動回路12aは、第1トランジスタ22及び第4トランジスタ30のベース端子に、与えられた制御信号Aに応じた電圧を印加する。このとき、第1トランジスタ22をオンオフするための電圧値と、第4トランジスタ30をオンオフするための電圧値とは異なるため、駆動回路12aは、第1トランジスタ22に印加する電圧をシフトした電圧を、第4トランジスタ30に印加することが好ましい。
【0027】
また、駆動回路12bには、通常時にHレベルの信号が制御信号Bとして与えられ、パルスを生成するべき場合に、振幅が負方向のパルスが制御信号Bとして与えられる。駆動回路12bは、第2トランジスタ24及び第3トランジスタ28のベース端子に、与えられた制御信号Bに応じた電圧を印加する。このとき、第2トランジスタ24をオンオフするための電圧値と、第3トランジスタ28をオンオフするための電圧値とは異なるため、駆動回路12bは、第2トランジスタ24に印加する電圧をシフトした電圧を、第3トランジスタ28に印加することが好ましい。
【0028】
以上説明した駆動回路(12a、12b)及びバイアス部20の動作により、カソード側伝送線路34及びアノード側伝送線路40を介して、ステップリカバリダイオード16に正バイアス又は負バイアスのいずれかを選択して印加することができる。また、以上説明した順方向電流源26及び逆方向電流源32の配置により、ステップリカバリダイオード16に正バイアスを印加した場合に流れる順方向電流、及びステップリカバリダイオード16に負バイアスを印加した場合に流れる逆方向電流の電流値を精度よく制御することができる。
【0029】
また、順方向電流源26は、第3トランジスタ28と所定の正バイアスとの間に、第3トランジスタ28と直列に設けられていてもよく、逆方向電流源32は、第1トランジスタ22と所定の正バイアスとの間に、第1トランジスタ22と直列に設けられていてもよい。また、順方向電流源26及び逆方向電流源32は、流れる電流を規定するための抵抗であってもよい。
【0030】
カソード側伝送線路34は、第1トランジスタ22と第2トランジスタ24との接続点に、電気的に接続される。また、カソード側伝送線路34は、ステップリカバリダイオード16のカソードに電気的に接続され、カソード側バイアス部60が選択した正バイアス又は負バイアスを、ステップリカバリダイオード16のカソードに印加する。
【0031】
アノード側伝送線路40は、第3トランジスタ28と第4トランジスタ30との接続点に、電気的に接続される。また、アノード側伝送線路40は、ステップリカバリダイオード16のアノードに電気的に接続され、アノード側バイアス部62が選択した負バイアス又は正バイアスを、ステップリカバリダイオード16のアノードに印加する。
【0032】
また、カソード側伝送線路34は、直列に設けられ、誘導成分を含む第1伝送線路36、及び第2伝送線路38を有する。また、アノード側伝送線路40は、直列に設けられ、誘導成分を含む第3伝送線路44、及び第4伝送線路42を有する。並列コンデンサ14は、第1伝送線路36及び第2伝送線路38の接続点と、第3伝送線路44及び第4伝送線路42の接続点との間に、ステップリカバリダイオード16と並列に設けられる。
【0033】
ステップリカバリダイオード16に順バイアスが印加されている場合、順方向電流は、アノード側バイアス部62の正バイアスから、第3トランジスタ28、アノード側伝送線路40、ステップリカバリダイオード16、カソード側伝送線路36、第2トランジスタ24、及び順方向電流源26を介してカソード側バイアス部60の負バイアスに流れる。次に、ステップリカバリダイオード16に逆バイアスが印加された場合、ステップリカバリダイオード16には逆方向電流が流れるが、所定の遅れ時間t経過後に、ステップリカバリダイオード16は、当該逆方向電流を急峻に零にする。このため、カソード側伝送線路34及びアノード側伝送線路40の誘導成分により、ステップリカバリダイオード16のカソード及びアノードには、互いに符号の異なるステップ電圧が発生する。
【0034】
発生したステップ電圧は、第2伝送線路38、並列コンデンサ14、及び第3伝送線路44を介して、それぞれステップリカバリダイオード16のアノード及びカソードに反射し、発生したステップ電圧と、反射した電圧とがうち消し合い、ステップリカバリダイオード16のカソード及びアノードにパルス幅の狭いパルスが生じる。
【0035】
このとき、所定の遅れ時間tは、下式によって定まる。
【数1】
Figure 0004159862
但し、Iは順方向電流、Iは逆方向電流、τはステップリカバリダイオード16における少数キャリアライフタイム、tは順方向電流が流れた時間を示す。
【0036】
上式に示したように、遅れ時間tは、順方向電流及び逆方向電流に依存するが、本例におけるパルス発生回路10によれば、順方向電流及び逆方向電流を精度よく規定することができるため、遅れ時間tを精度よく制御することができる。このため、パルスの発生タイミングを精度よく制御し、ジッタの少ないパルス群を容易に生成することができる。
【0037】
ステップリカバリダイオード16のアノード及びカソードの電位は、サンプリング用のパルスとして、サンプリング部50に出力される。また、フィルタ部46は、パルスの直流成分を除去する。つまり、アノード及びカソードの電位のバイアス成分を除去し、パルスのみをサンプリング部50に出力する。本例においてフィルタ部46は、一端がステップリカバリダイオード16のアノードに接続され、他端からパルスを出力するアノード側コンデンサ18bと、一端がステップリカバリダイオード16のカソードに接続され、他端からパルスを出力するカソード側コンデンサ18aとを有する。
【0038】
サンプリング部50は、ダイオードブリッジ52、ダイオードブリッジ52の所定のバイアスを印加する直流電源(54、58)、及びコンデンサ56を備える。ダイオードブリッジ52は、サンプリングするべき入力信号を外部から受け取り、サンプリングタイミングを定めるパルスをパルス発生回路10から受け取る。ダイオードブリッジ52は、受け取ったパルスに基づいて入力信号をサンプリングし、サンプリング結果を出力信号として出力する。また、コンデンサ56は、出力信号をホールドする。
【0039】
本例におけるサンプリング回路100によれば、ジッタの少ないパルスを生成し、サンプリングを行うため、精度よく入力信号のサンプリングを行うことができる。また、第1伝送線路36及び第4伝送線路42は、バイアス部20のインピーダンスと、並列コンデンサ14より下流の回路のインピーダンスとをマッチングするようなインピーダンスを有することが好ましい。また、並列コンデンサ14は、ステップリカバリダイオード16のカソード及びアノードに生じるステップ電圧の立ち上がり時間に対して、十分に短絡とみなせるインピーダンスを有することが好ましい。
【0040】
図2は、パルス発生回路10の動作を説明するためのタイミングチャートの一例である。まず、ステップリカバリダイオード16には、時間tだけ順方向電流Iが供給される。次に、制御信号A及び制御信号Bの値がそれぞれ切り替わり、ステップリカバリダイオード16には、逆方向電流Iが供給される。前述したように、ステップリカバリダイオード16は、遅れ時間t経過後に、逆方向電流を急峻に零にする。
【0041】
このとき、ステップリカバリダイオード16のカソード及びアノードには、伝送線路の誘導成分により互いに符号の異なるステップ電圧が生じる。これらのステップ電圧は、伝送線路及び並列コンデンサ14を介してステップリカバリダイオード16の逆側の端子に反射し打ち消し合う。このため、ステップリカバリダイオード16のカソード及びアノードにおいて、所定のパルス幅のパルスを生成することができる。また、前述したようにフィルタ部46は、発生したパルスのみを取り出して出力する。このとき、パルス幅は、第2伝送線路38、第3伝送線路44、及び並列コンデンサ14における伝送時間によって定まる。つまり、第2伝送線路38、第3伝送線路44、及び並列コンデンサ14の伝送時間を調整することにより、パルス幅を制御することができる。
【0042】
また、図1において説明したバイアス部20は、トランジスタを用いてバイアスの切替を行っていたが、他の例においては、同様のスイッチング素子を用いてバイアスの切替を行ってもよい。つまり、トランジスタに代えて、与えられる信号によって2点間のインピーダンスが変化する素子を用いてよい。
【0043】
以上、本発明を実施の形態を用いて説明したが、本発明の技術的範囲は上記実施の形態に記載の範囲には限定されない。上記実施の形態に、多様な変更又は改良を加えることが可能であることが当業者に明らかである。その様な変更又は改良を加えた形態も本発明の技術的範囲に含まれ得ることが、特許請求の範囲の記載から明らかである。
【0044】
【発明の効果】
上記説明から明らかなように、本発明によればジッタの少ないパルスを容易に生成することができ、入力信号のサンプリングを精度よく行うことができる。
【図面の簡単な説明】
【図1】 本発明の実施形態に係るサンプリング回路100の構成の一例を示す図である。
【図2】 パルス発生回路10の動作を説明するタイミングチャートの一例を示す図である。
【符号の説明】
10・・・パルス発生回路、12・・・駆動回路、14・・・並列コンデンサ、16・・・ステップリカバリダイオード、18a・・・カソード側コンデンサ、18b・・・アノード側コンデンサ、20・・・バイアス部、22・・・第1トランジスタ、24・・・第2トランジスタ、26・・・順方向電流源、28・・・第3トランジスタ、30・・・第4トランジスタ、32・・・逆方向電流源、34・・・カソード側伝送線路、36・・・第1伝送線路、38・・・第2伝送線路、40・・・アノード側伝送線路、42・・・第4伝送線路、44・・・第3伝送線路、46・・・フィルタ部、50・・・サンプリング部、52・・・ダイオードブリッジ、54・・・直流電源、56・・・コンデンサ、58・・・直流電源、60・・・カソード側バイアス部、62・・・アノード側バイアス部、100・・・サンプリング部

Claims (16)

  1. 振幅の符号が異なる2つのパルスを生成するパルス発生回路であって、
    アノード及びカソードの電位が前記パルスとしてそれぞれ出力されるステップリカバリダイオードと、
    順方向バイアス又は逆方向バイアスの一方を、与えられる制御信号に応じて選択し、前記ステップリカバリダイオードに印加するバイアス部と、
    前記ステップリカバリダイオードに前記順方向バイアスが印加される場合に前記ステップリカバリダイオードに供給される順方向電流を規定する順方向電流源と、
    前記ステップリカバリダイオードに前記逆方向バイアスが印加される場合に前記ステップリカバリダイオードに供給される逆方向電流を規定する逆方向電流源と
    を備えることを特徴とするパルス発生回路。
  2. 前記パルスの直流成分を除去するフィルタ部を更に備えることを特徴とする請求項1に記載のパルス発生回路。
  3. 前記フィルタ部は、
    一端が前記ステップリカバリダイオードの前記アノードに接続され、他端から一の前記パルスを出力するアノード側コンデンサと、
    一端が前記ステップリカバリダイオードの前記カソードに接続され、他端から他の前記パルスを出力するカソード側コンデンサと
    を有することを特徴とする請求項2に記載のパルス発生回路。
  4. 前記バイアス部と前記ステップリカバリダイオードの前記アノードとを電気的に接続し、誘導成分を有するアノード側伝送線路と、
    前記バイアス部と前記ステップリカバリダイオードの前記カソードとを電気的に接続し、誘導成分を有するカソード側伝送線路と
    を更に備えることを特徴とする請求項1又は2に記載のパルス発生回路。
  5. 前記バイアス部と前記ステップリカバリダイオードとの間に、前記ステップリカバリダイオードと並列に設けられ、前記アノード側伝送線路と前記カソード側伝送線路とを接続する並列コンデンサを更に備えることを特徴とする請求項4に記載のパルス発生回路。
  6. 前記バイアス部は、前記アノード側伝送線路と電気的に接続されたアノード側バイアス回路と、前記カソード側伝送線路と電気的に接続されたカソード側バイアス回路とを有し、
    前記カソード側バイアス回路は、所定の正バイアスと所定の負バイアスとの間に直列に設けられた第1トランジスタおよび第2トランジスタを有し、
    前記第2トランジスタは、前記第1トランジスタと前記所定の負バイアスとの間に設けられ、前記第1トランジスタがオン状態となる場合にオフ状態となり、前記第1トランジスタがオフ状態となる場合にオン状態となり、
    前記第1トランジスタと前記第2トランジスタとの接続点が、前記カソード側伝送線路と電気的に接続され、
    前記アノード側バイアス回路は、所定の正バイアスと所定の負バイアスとの間に直列に設けられた第3トランジスタおよび第4トランジスタを有し、
    前記第3トランジスタは、前記第1トランジスタがオン状態となる場合にオフ状態となり、前記第1トランジスタがオフ状態となる場合にオン状態となり、
    前記第4トランジスタは、前記第3トランジスタと前記所定の負バイアスとの間に設けられ、前記第1トランジスタがオン状態となる場合にオン状態となり、前記第1トランジスタがオフ状態となる場合にオフ状態となり、
    前記第3トランジスタと前記第4トランジスタとの接続点が、前記アノード側伝送線路と電気的に接続されることを特徴とする請求項5に記載のパルス発生回路。
  7. 前記順方向電流源は、前記第2トランジスタと前記負バイアスとの間、又は前記正バイアスと前記第3トランジスタとの間に、前記第2トランジスタ又は前記第3トランジスタと直列に設けられ、
    前記逆方向電流源は、前記正バイアスと前記第1トランジスタとの間、又は前記第4トランジスタと前記負バイアスとの間に、前記第1トランジスタ又は前記第4トランジスタと直列に設けられることを特徴とする請求項6に記載のパルス発生回路。
  8. 前記パルスを生成するべきタイミングに応じて、前記第1トランジスタ、第2トランジスタ、第3トランジスタ、及び前記第4トランジスタがオン又はオフするタイミングを制御する駆動回路を更に備えることを特徴とする請求項6に記載のパルス発生回路。
  9. 与えられた入力信号をサンプリングするサンプリング回路であって、
    前記入力信号をサンプリングするための、振幅の符号が異なる2つのパルスを生成するパルス発生回路と、
    前記入力信号と前記パルスを受け取り、前記パルスに基づいて前記入力信号をサンプリングするサンプリング部と
    を備え、
    前記パルス発生回路は、
    アノード及びカソードの電位が前記パルスとしてそれぞれ出力されるステップリカバリダイオードと、
    前記ステップリカバリダイオードに、順方向バイアス又は逆方向バイアスを印加するバイアス部と、
    前記ステップリカバリダイオードに前記順方向バイアスが印加される場合に前記ステップリカバリダイオードに供給される順方向電流を規定する順方向電流源と、
    前記ステップリカバリダイオードに前記逆方向バイアスが印加される場合に前記ステップリカバリダイオードに供給される逆方向電流を規定する逆方向電流源と
    を有することを特徴とするサンプリング回路。
  10. 前記パルスの直流成分を除去するフィルタ部を更に備えることを特徴とする請求項9に記載のサンプリング回路。
  11. 前記フィルタ部は、
    一端が前記ステップリカバリダイオードの前記アノードに接続され、他端から一の前記パルスを出力するアノード側コンデンサと、
    一端が前記ステップリカバリダイオードの前記カソードに接続され、他端から他の前記パルスを出力するカソード側コンデンサと
    を有することを特徴とする請求項10に記載のサンプリング回路。
  12. 前記バイアス部と前記ステップリカバリダイオードの前記アノードとを電気的に接続し、誘導成分を有するアノード側伝送線路と、
    前記バイアス部と前記ステップリカバリダイオードの前記カソードとを電気的に接続し、誘導成分を有するカソード側伝送線路と
    を更に備えることを特徴とする請求項9又は10に記載のサンプリング回路。
  13. 前記バイアス部と前記ステップリカバリダイオードとの間に、前記ステップリカバリダイオードと並列に設けられ、前記アノード側伝送線路と前記カソード側伝送線路とを接続する並列コンデンサを更に備えることを特徴とする請求項12に記載のサンプリング回路
  14. 前記バイアス部は、前記アノード側伝送線路と電気的に接続されたアノード側バイアス回路と、前記カソード側伝送線路と電気的に接続されたカソード側バイアス回路とを有し、
    前記カソード側バイアス回路は、所定の正バイアスと所定の負バイアスとの間に直列に設けられた第1トランジスタおよび第2トランジスタを有し、
    前記第2トランジスタは、前記第1トランジスタと前記所定の負バイアスとの間に設けられ、前記第1トランジスタがオン状態となる場合にオフ状態となり、前記第1トランジスタがオフ状態となる場合にオン状態となり、
    前記第1トランジスタと前記第2トランジスタとの接続点が、前記カソード側伝送線路と電気的に接続され、
    前記アノード側バイアス回路は、所定の正バイアスと所定の負バイアスとの間に直列に設けられた第3トランジスタおよび第4トランジスタを有し、
    前記第3トランジスタは、前記第1トランジスタがオン状態となる場合にオフ状態となり、前記第1トランジスタがオフ状態となる場合にオン状態となり、
    前記第4トランジスタは、前記第3トランジスタと前記所定の負バイアスとの間に設けられ、前記第1トランジスタがオン状態となる場合にオン状態となり、前記第1トランジスタがオフ状態となる場合にオフ状態となり、
    前記第3トランジスタと前記第4トランジスタとの接続点が、前記アノード側伝送線路と電気的に接続されることを特徴とする請求項13に記載のサンプリング回路。
  15. 前記順方向電流源は、前記第2トランジスタと前記負バイアスとの間、又は前記正バイアスと前記第3トランジスタとの間に、前記第2トランジスタ又は前記第3トランジスタと直列に設けられ、
    前記逆方向電流源は、前記正バイアスと前記第1トランジスタとの間、又は前記第4トランジスタと前記負バイアスとの間に、前記第1トランジスタ又は前記第4トランジスタと直列に設けられることを特徴とする請求項14に記載のサンプリング回路。
  16. 前記パルスを生成するべきタイミングに応じて、前記第1トランジスタ、第2トランジスタ、第3トランジスタ、及び前記第4トランジスタがオン又はオフするタイミングを制御する駆動回路を更に備えることを特徴とする請求項14に記載のサンプリング回路。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4445836B2 (ja) 2004-11-11 2010-04-07 株式会社アドバンテスト サンプリング回路及び試験装置
US7265598B2 (en) 2005-05-25 2007-09-04 Camero-Tech Ltd. Narrow ultra wideband pulse generator
JP4713961B2 (ja) * 2005-06-24 2011-06-29 株式会社アドバンテスト パルス発生回路およびその製造方法
JP2007074132A (ja) * 2005-09-05 2007-03-22 Advantest Corp サンプリング装置および試験装置
KR101003335B1 (ko) * 2005-10-12 2010-12-23 가부시키가이샤 어드밴티스트 시험 장치, 핀 일렉트로닉스 카드, 전기 기기, 및 스위치
US8355453B2 (en) * 2008-12-16 2013-01-15 Lawrence Livermore National Security, Llc UWB transmitter
CN102769445A (zh) * 2012-08-08 2012-11-07 中国科学院东北地理与农业生态研究所 超窄脉冲采样电路
CN106646305A (zh) * 2015-11-04 2017-05-10 江苏嘉钰新能源技术有限公司 一种简易的电流型霍尔电流传感器信号模拟器
CN116073797B (zh) * 2023-02-17 2023-07-04 无锡前诺德半导体有限公司 高速脉冲序列产生电路

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3299294A (en) * 1964-04-28 1967-01-17 Bell Telephone Labor Inc High-speed pulse generator using charge-storage step-recovery diode
US3676708A (en) * 1968-05-21 1972-07-11 Iwasaki Tsushinki Alkala Iwats Pulse generator for fast rise-time pulses
US3832568A (en) * 1973-08-10 1974-08-27 Sperry Rand Corp Circuit for generating a single high voltage subnanosecond pulse from a step recovery diode
JPS59210721A (ja) * 1983-05-14 1984-11-29 Nec Corp パルス発生回路
JP2520928Y2 (ja) * 1987-04-10 1996-12-18 横河・ヒユーレツト・パツカード 株式会社 サンプリングパルス出力制御装置
JPH10112636A (ja) * 1996-10-04 1998-04-28 Yokogawa Electric Corp 高速サンプリング回路

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