JP4158856B2 - 昇圧電源回路 - Google Patents
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Description
【発明の属する技術分野】
本発明は、半導体集積回路により構成される機能ブロック(例えばメモリー装置)に必要な電圧を発生する昇圧回路に関するものである。
【0002】
【従来の技術】
従来の昇圧回路は、外部電源として1電源を供給している。発生する電圧が外部電源の電圧の2倍以上必要な場合は、3倍昇圧などの構成を用いている。また、外部電源の電圧が比較的高い場合には、昇圧回路全体を比較的ゲート酸化膜の厚いトランジスタで構成する(例えば、特許文献1参照)。
【0003】
【特許文献1】
特開2001−250381号
【0004】
【発明が解決しようとする課題】
従来の昇圧回路は、外部電源として1電源を供給している。この構成の場合、外部電源の電圧が低いと十分な供給能力を得ることが難しい。3段昇圧などを用いることで供給電圧を達成することが可能であるが、電流変換効率のロスが大きくなる。
【0005】
また、外部電源の電圧が十分高い場合においては、昇圧回路全体を比較的ゲート酸化膜の厚いトランジスタで構成する必要があり、回路面積の増大につながる。さらにまた外部電源の電圧が十分高い場合においては、さらに構成するトランジスタの耐圧に対して過昇圧の問題が生し、製品の寿命を縮める場合がある。
【0006】
本発明は、上記従来の課題点を解決するもので、大規模半導体集積回路であるシステム・オン・チップ(SOC)に供給される複数の電源を用いて、十分な電圧供給能力を有しながら、回路面積を増大させない構成を実現することを目的とする。
【0007】
また、外部電圧が必要以上に高い場合でも、トランジスタの耐圧に対して過昇圧の問題がない構成を提供することを目的とする。
【0008】
【課題を解決するための手段】
この課題を達成するために、本発明の昇圧電源回路は、機能ブロックで使用するための電圧を発生する昇圧電源回路であって、第1および第2の電圧とグランド電圧が供給され、前記第1の電圧に比べ前記第2の電圧は低い電圧であり、前記第2の電圧に基づいてタイミング発生回路によってタイミング信号を発生し、前記タイミング信号によって前記第1の電圧を昇圧変換して前記機能ブロックで使用する昇圧電圧を発生するよう構成したことを特徴とする。
【0009】
この構成によると、第1および第2の電圧を用いて、第2の電圧よりも高い第1の電圧を昇圧しているので、従来のように第2の電圧だけを用いてこれを昇圧している構成に比べて、効率の向上を期待できる。
【0010】
また、一例として前記昇圧電源回路は、検知回路と、昇圧回路を有し、前記昇圧回路は、タイミング発生回路と、レベルシフター回路と、チャージポンプ回路を有し、前記タイミング発生回路は、前記第2の電圧が供給され、前記第2の電源の電圧レベルのタイミング信号を前記レベルシフター回路に出力し、前記レベルシフター回路は、前記第1の電源の電圧レベルのタイミング信号を前記チャージポンプ回路に出力し、前記チャージポンプ回路は、前記第1の電源が供給されてこれを前記第1の電源の電圧レベルのタイミング信号に応じて昇圧電圧を発生し、前記検知回路は前記昇圧電圧を検知して前記タイミング発生回路を活性化するよう構成したことを特徴とする。
【0011】
この構成により、最適な電圧を、本発明の昇圧電源回路の内部ブロックの最適なブロックに供給することで、十分な電圧発生能力を得ながら、回路面積を増加させない構成を実現できる。
【0012】
また、一例として前記昇圧電源回路は、検知回路と、昇圧回路を有し、前記検知回路は、電圧変換回路と、基準電圧発生回路と、比較回路を有し、前記電圧変換回路は、前記機能ブロックで使用する電圧を降圧した第1の基準電圧を発生し、前記基準電圧発生回路は、前記第1の電圧を所定の電圧に降圧した第2の基準電圧を発生し、前記比較回路は、前記第1の電圧と、前記第2の基準電圧を比較して、前記第1の基準電圧が前記第2の基準電圧より低い場合に前記複数の昇圧回路を活性化し、前記第1の基準電圧が前記第2の基準電圧より高い場合に前記昇圧回路を非活性にするよう構成したことを特徴とする。
【0013】
さらに、前記基準電圧発生回路は、電気的フューズで構成される発生電圧調整手段を有し、この発生電圧調整手段によって前記第2の基準電圧を調整することで前記機能ブロックで使用する電圧を調整するよう構成したことによって、第2の電圧をフューズなどの調整手段により、第2の基準電圧を調整することが比較的容易に実現が可能な構成とすることができ、製造によるばらつきを補正できる。
【0014】
また、一例として前記昇圧電源回路は、第1および第2の電圧とグランド電圧が供給され、前記第1の電圧に比べ前記第2の電圧は低い電圧であり、前記第1の電圧を変換して前記機能ブロックで使用する電圧を発生する昇圧電源回路であって、検知回路と、昇圧回路を有し、前記検知回路は電圧変換回路と、基準電圧発生回路と、比較回路および降圧回路を有し、前記電圧変換回路は、前記機能ブロックで使用する電圧を降圧した第1の基準電圧を発生し、前記基準電圧発生回路は、前記第1の電圧を所定の電圧に降圧した第2の基準電圧を発生し、前記比較回路は、前記第1の基準電圧と前記第2の基準電圧とを比較して、前記第1の基準電圧が前記第2の基準電圧より低い場合に前記昇圧回路を活性化し、前記第1の基準電圧が前記第2の基準電圧より高い場合に前記昇圧回路を非活性化するよう構成され、前記降圧回路は、前記機能ブロックで使用する電圧が所定の電圧より高い場合に、前記機能ブロックで使用する電圧を降下させるように構成したことを特徴とする。
【0015】
さらにこの構成では、前記降圧回路は、トランジスタで構成され、前記トランジスタのゲートには前記第2の基準電圧が供給され、ソースには前記機能ブロックへの昇圧電圧の電源線が、ドレインには前記第1の電源より低い電圧の電源線が接続したことを特徴とする。
【0016】
また、前記機能ブロックはメモリー回路を有し、前記トランジスタのしきい値は、前記メモリー回路で使用するトランジスタのしきい値と同程度であることを特徴とする。
【0017】
また、前記降圧回路は、オペアンプとゲートが前記オペアンプの出力に接続されたトランジスタで構成され、前記オペアンプには、前記第1の基準電圧および前記第2の基準電圧が入力され、前記トランジスタのソースは、前記機能ブロックへの昇圧電圧の電源線に接続され、前記トランジスタのドレインは前記第1の電圧より低い電圧の電源線に接続したことを特徴とする。
【0018】
また、前記機能ブロックは論理回路を有し、前記トランジスタ1600のしきい値は、前記論理回路を構成するトランジスタのしきい値と同程度であることを特徴とする。
【0019】
この構成により、前記昇圧電源回路の出力部が高い電圧を発生する場合に、供給される外部電圧によっては高すぎる電圧を発生する場合があるが、これを降圧回路により降圧することで不必要に電圧を上昇しすぎることがなく、前記昇圧電源回路の出力が供給されるブロックを構成する素子が破壊させることを防止し、寿命を縮めることがない。
【0020】
さらに、前記トランジスタのドレインを、前記第2の電源の電源線に接続したことを特徴とする。この構成により、不必要な電荷を前記第2の電源で使用することで、電荷を再利用できる。
【0021】
また、前記トランジスタのドレインを、グランド電圧線に接続したことを特徴とする。この構成により、トランジスタのソース・ドレイン間の電位差が大きくなり、降圧回路の能力を十分にできる。
【0022】
また、前記第2の基準電圧は、前記機能ブロックへの昇圧電圧より前記電圧変換回路の負荷と直列接続されたダイオードのしきい値電圧程度だけ低いことを特徴とする。
【0023】
さらに、前記電圧変換回路は、トランジスタと負荷で構成され、前記トランジスタをダイオード接続し、ドレインに負荷が接続され、前記負荷はグランド電圧端子に接続され、ソースに前記昇圧電圧が供給され、前記トランジスタのドレインと前記負荷との接続点より前記第1の基準電圧を出力することを特徴とする。
【0024】
また、前記タイミング信号を前記第1の電圧にレベル変換したタイミング信号によって駆動されて前記昇圧電圧を発生するチャージポンプ回路を有し、チャージポンプ回路は、複数のトランジスタで構成され、前記複数のトランジスタの基板には、おおむね前記第2の電圧を供給したことを特徴とする。
【0025】
この構成では、チャージポンプ回路を構成するトランジスタの各端子の電圧は、最大2×第1の電圧まで上昇するが、基板電圧に対して電圧差が大きくなり耐圧の問題が生ずる。この構成によれば、基板電圧をある程度高く設定することでチャージポンプ回路を構成するトランジスタの基板−各電圧間の電圧差を緩和できる。
【0026】
また、前記第1の電圧は、前記機能ブロックが外部とのデーターの授受を行うI/Oブロックに供給される電源の電圧に等しいことを特徴とする。この構成により、一般的に供給されるI/Oブロックの電圧(例えば、3.3ボルトや2.5ボルト,1.8ボルトなど)を用いることで、十分な電圧供給能力を得ることが可能となるし、本発明による昇圧電源回路専用に電圧を供給する必要がない。
【0027】
また、前記第2の電圧は、前記機能ブロックに供給される電源の電圧に等しいことを特徴とする。この構成により、本発明による昇圧電源回路専用に電圧を供給する必要がない。
【0028】
また、前記機能ブロックは、ダイナミック・ランダム・アクセスメモリーを有することを特徴する。
また、前記タイミング発生回路を構成するトランジスタのゲート酸化膜の膜厚を、前記チャージポンプ回路を構成するトランジスタのゲート酸化膜の膜厚よりも薄くしたことを特徴とする。
【0029】
この構成によれば、一般的に高密度に配置可能な比較的膜厚の薄いトランジスタ(例えば2.6nmの膜厚)で構成し、高い電圧が必要な部分を比較的低密度になる比較的膜厚の厚いトランジスタで構成することで耐圧を確保して、能力を確保しながら、面積を小さくできる。
【0030】
本発明による昇圧電源回路は、機能ブロックで使用するための電圧を発生する昇圧電源回路であって、第1および第2の電圧とグランド電圧が供給され、前記第1の電圧に比べ前記第2の電圧は低い電圧であり、前記第2の電圧に基づいてタイミング発生回路によってタイミング信号を発生し、前記タイミング信号によって前記第1の電圧を変換して前記機能ブロックで使用する電圧を発生するよう構成するとともに、検知回路と、昇圧回路を有し、前記昇圧回路は、タイミング発生回路と、レベルシフター回路と、チャージポンプ回路を有し、前記タイミング発生回路は、前記第2の電圧が供給され、前記第2の電源の電圧レベルのタイミング信号を前記レベルシフター回路に出力し、前記レベルシフター回路は、前記第1の電源の電圧レベルのタイミング信号を前記チャージポンプ回路に出力し、前記チャージポンプ回路は、前記第1の電源が供給されて前記第1の電源の電圧レベルのタイミング信号に応じて昇圧電圧を発生し、前記タイミング発生回路は、オシレーターを有し、前記検知回路が前記昇圧電圧の出力が所定の電圧より低下したことを検知した場合に、前記オシレーター、前記チャージポンプ回路を活性化し、前記オシレーターが定常的にクロック信号を発生する前に前記チャージポンプ回路を駆動するよう構成したことを特徴とする。
【0031】
この構成によれば、電圧の発生が必要な場合に、一般的に用いられているオシレーターを活性化し、連続的な電圧供給を行うまでに、第1回目の電圧ポンピングを、オシレーターの活性化の前に実現することで、一時的に電圧化が降下することを防ぐことができる。
【0032】
また、前記タイミング発生回路は、分周回路を有し、前記検知回路が前記昇圧電圧が所定の電圧より低下したことを検知した場合に、前記オシレーターを活性化すると同時に前記分周回路をセットし、前記オシレーターが定常的にクロック信号を発生する前に、前記チャージポンプ回路を活性化し、前記検知回路が前記昇圧電圧が所定の電圧より上昇したことを検知した場合に、前記オシレーターを停止し、前記分周回路をリセットするよう構成したことを特徴とする。
【0033】
さらに、前記分周回路を、リセット端子、およびセット端子を有する複数のDフリップフロップまたはTフリップフロップで構成したことを特徴とする。
【0034】
【発明の実施の形態】
以下、本発明の各実施の形態を図1〜図17に基づいて説明する。
(実施の形態1)
図1〜図13は本発明の(実施の形態1)を示す。
【0035】
図1は本発明の(実施の形態1)における昇圧電源回路が搭載される大規模半導体集積回路であるシステム・オン・チップ(SOC)のブロック図を示している。
【0036】
101はダイチップ、102は論理回路、103はメモリー回路、104は本発明の対象となっている昇圧電源回路、105はリードフレーム、106はワイヤーボンド、107はI/O、108は接続用パッド、VDD3は第1の電圧としての昇圧電源用電圧、VDDMは第2の電圧としてのメモリー用電圧、VDDLは論理回路用電圧、VDDIOはI/O用電圧、VSSはグランド電圧、VPPは昇圧電圧である。
【0037】
I/O107には多数の接続用パッド108が配置されている。リードフレーム105は多数の接続端子を有する。リードフレーム105の多数の接続端子は、必要に応じてダイチップ101上の接続用パッド108と、ワイヤーボンド106によって電気的に接続されている(図1ではリードフレーム105の接続端子は一部省略されている)。
【0038】
論理回路102には論理回路用電圧VDDLが供給され、メモリー103にはメモリー用電圧VDDMが供給され、昇圧電源回路104には昇圧電源用電圧VDD3が供給され、I/O107にはI/O用電圧VDDIOが接続されている。それぞれのブロックはまたグランド電位VSSに接続されている。
【0039】
昇圧電源回路104は昇圧電圧VPPを出力し、昇圧電圧VPPはメモリー103の内部回路に供給される。メモリー103から複数の制御信号が出力され昇圧電源回路104に接続される。
【0040】
一般的に、I/O用電圧VDDIOは、メモリー用電圧VDDMおよび論理回路用電圧VDDLより高い電圧である。
また、昇圧電源用電圧VDD3は同様に高い電圧であり、I/O用電圧VDDIOと同じ電圧であってもよい。この場合、昇圧電源回路104用に電源供給をする必要がない。
【0041】
また、メモリー用電圧VDDMと論理回路用電圧VDDLが同じ電圧であってもよい。この場合、メモリー103および昇圧電源回路104に電源供給をする必要がない。
【0042】
また、メモリー103および昇圧電源回路104にはメモリー用電圧VDDMが共通に接続される構成となっているが、昇圧電源回路104に別途メモリー用電圧VDDMに対応する電圧を供給してもよい。
【0043】
また、これらメモリー用電圧VDDMは、別途レギュレター回路を用いてI/O用電圧VDDIOもしくは昇圧電源用電圧VDD3を降圧したものであってもよい。
【0044】
図2は、前記メモリー103の内部回路の一例である一般的なDRAM(ダイナミックランダムアクセスメモリ)のメモリアレイの回路図を示している。
WLはワード線、BLはビット線、200はメモリセル、VCPはセルプレート電圧、201はワードドライバー、202はロウデコーダー、203はアクセストランジスタ、204はキャパシタ、205は制御信号である。
【0045】
メモリセル200は、アクセストランジスタ203と、キャパシタ204で構成され、アクセストランジスタ203にはワード線WL、ビット線BLが接続されている。ビット線BLには微小な電圧を増幅するためアンプに接続される。ワード線WLにはビット線BLの電圧をキャパシタ204に十分に蓄積するためにビット線BLの電位よりも高い電圧が印加される。ビット線BLにはアンプを介してメモリー用電圧VDDMが供給され、ワード線WLにはワードドライバー201を介して昇圧電圧VPPが供給される。ワードドライバー201はロウデコーダー202に接続され、制御信号205に基づいて制御されている。
【0046】
図3は前記昇圧電源回路104を示している。
301はメイン昇圧回路、302はサブ昇圧回路、303は検知回路、304はAND素子、ENVPPMはメイン昇圧活性信号、ENVPPSはサブ昇圧活性信号、NTESTVPPはテストモード信号、ACTVPPはメモリー活性信号である。
【0047】
メイン昇圧回路301、サブ昇圧回路302、検知回路303には、メモリー用電圧VDDMおよび昇圧電源用電圧VDD3が供給される。メイン昇圧回路301およびサブ昇圧回路302は、昇圧電圧VPPを出力し、検知回路303にはその昇圧電圧VPPが入力される。また検知回路303はサブ昇圧活性信号ENVPPSを出力する。サブ昇圧活性信号ENVPPSはサブ昇圧回路302に接続される。サブ昇圧活性信号ENVPPSおよびメモリー活性信号ACTVPPがAND素子304に入力され、AND素子304の出力であるメイン昇圧活性信号ENVPPMはメイン昇圧回路301に接続される。テストモード信号NTESTVPPはサブ昇圧回路302およびメイン昇圧回路301に接続される。
【0048】
図4は検知回路303を示している。
400は電圧変換回路、401は基準電圧発生回路、402は比較回路、403はインバーター、VPPMVTはVPP依存電圧(第1の基準電圧)、VINTは基準電圧(第2の基準電圧)、NENVPP3は比較結果信号である。
【0049】
電圧変換回路400は、昇圧電圧VPPが供給されVPP依存電圧VPPMVTを出力する。基準電圧発生回路401は、昇圧電源用電圧VDD3が供給され基準電圧VINTを出力する。VPP依存電圧VPPMVTと基準電圧VINTは比較回路402に入力され、出力として比較結果信号NENVPP3が出力される。比較回路402にはさらにメモリー活性信号ACTVPPが接続される。またインバーター403には比較結果信号NENVPP3が入力され、出力はサブ昇圧活性信号ENVPPSである。またインバーター403にはメモリー用電圧VDDMが供給されるが、構成されるトランジスタのゲート酸化膜の厚さはI/Oブロック等で使用される比較的厚い膜厚のものが用いられる。
【0050】
図5は図3の前記メイン昇圧回路301およびサブ昇圧回路302を示している。
メイン昇圧回路301およびサブ昇圧回路302は同様の構成であって良く、必要に応じてトランジスタのゲート長、ゲート幅のサイズ等が異なる。501はタイミング発生回路、502はバッファーブロック、503はチャージポンプ回路、MG1〜MG4はメモリー用電圧VDDMにより駆動されるタイミング信号、M3G1〜M3G4は昇圧電源用電圧VDD3により駆動されるタイミング信号である。
【0051】
タイミング発生回路501にはメモリー用電圧VDDM、バッファーブロック502およびチャージポンプ回路503には、メモリー用電圧VDDMと昇圧電源用電圧VDD3が供給される。タイミング発生回路501にはテストモード信号NTESTVPPが供給され、さらにメイン昇圧回路301のタイミング発生回路501にはメイン昇圧活性信号ENVPPMが供給され、同様にサブ昇圧回路302のタイミング発生回路501にはサブ昇圧活性信号ENVPPSが接続されている。タイミング発生回路501はタイミング信号MG1〜MG4を発生し、バッファーブロック502はそれを受けてタイミング信号M3G1〜M3G4を発生する。チャージポンプ回路503にはタイミング信号M3G1〜M3G4が入力され、昇圧電圧VPPを発生する。
【0052】
図6は図4の前記電圧変換回路400を示している。
600はPチャネルトランジスタ、601は負荷である。Pチャネルトランジスタ600のソースおよび基板には昇圧電圧VPPが供給され、ゲートおよびドレインは接続されVPP依存電圧VPPMVTを出力する。Pチャネルトランジスタ600はいわゆるダイオード接続の構成をなす。Pチャネルトランジスタ600のゲートおよびドレインは負荷601に接続され、負荷601はさらにグランド電圧に接続される。ここで、Pチャネルトランジスタ600としたが、Nチャネルトランジスタのダイオード接続であってもよい。
【0053】
図7は図4の前記基準電圧発生回路401を示している。
700は差動増幅回路、701はPチャネルトランジスタ、702は抵抗素子群、703はフューズ素子、VREFはリファレンス電圧、VINTREFはVINT依存電圧である。
【0054】
リファレンス電圧VREFはメモリー103より供給される基準電圧である。メモリー103内において一般的な基準電圧発生回路により発生される。差動増幅回路700も一般的な構成であり、差動入力にはリファレンス電圧VREFおよびVINT依存電圧VINTREFが入力される。差動増幅回路700の出力はPチャネルトランジスタ701のゲートに接続され、ソースはメモリー用電圧VDDMに接続され、ドレインは基準電圧VINTを出力する。基準電圧VINTは抵抗素子群702によって分圧され、分圧されたVINT依存電圧VINTREFは前述のように差動増幅回路700の差動入力に接続される。このように差動増幅回路700は負帰還の構成をなす。抵抗素子群702には基準電圧VINTが所定の電圧となるような分圧比でVINT依存電圧VINTREFが供給され、さらにこのシステム・オン・チップが製造された後に調整が可能なようにフューズ素子703が抵抗素子群702の抵抗素子に並列に接続される。
【0055】
図8は図4の前記比較回路402を示している。
800,801,802は差動増幅回路、803,804,805は電流源、806はインバーター群、807はノイズ防止回路、808,809はNチャネルトランジスタ、810は差動増幅回路の出力である。
【0056】
差動増幅回路800,801の2対の差動入力には基準電圧VINTおよびVPP依存電圧VPPMVTが接続される。その2対の差動入力は逆の極性となるように接続される。差動増幅回路800,801の出力はさらに差動増幅回路802の差動入力に接続され、出力810を出力する。差動増幅回路の出力810の極性は基準電圧VINTに比べVPP依存電圧VPPMVTが低くなった場合に、差動増幅回路の出力810が低い電圧となるように設定している。このように2段階増幅の構成としている。
【0057】
さらに、各差動増幅回路800,801,802の電流源である803,804,805は、Nチャネルトランジスタ808と、それより電流駆動能力の高いNチャネルトランジスタ809の並列接続で構成される。Nチャネルトランジスタ808はゲートが昇圧電源用電圧VDD3に接続されており、常時活性となっている。
【0058】
Nチャネルトランジスタ809はゲートがメモリー活性信号ACTVPPに接続されており、メモリー活性信号ACTVPPに応じて活性・非活性となる。インバーター群806は偶数段のインバーターの接続により構成される。初段の出力には、ノイズ防止のためシュミット回路構成をなすようにノイズ防止回路807であるPチャネルトランジスタの出力が接続される。ノイズ防止回路807であるPチャネルトランジスタのゲートは次段の出力が接続される。インバーター群806には差動増幅回路の出力810が入力され、比較結果信号NENVPP3を出力する。各回路には電源として昇圧電源用電圧VDD3が供給される。
【0059】
図9は図5の前記タイミング発生回路501を示している。
このタイミング発生回路501には前述のように電源としてメモリー用電圧VDDMのみが供給され、内部の素子に供給される。すなわちタイミング発生回路501内においてはメモリー用電圧VDDMの耐圧に耐えうる比較的ゲート長が短いトランジスタが用いられる。
【0060】
900はワンショット回路、901はオシレーター、902,903,904はDフリップフロップ、905はクロック選択スイッチ部、PPTIMはポンピング周期信号、906〜910はNOR素子、911,916はインバーター、912〜914は遅延素子、915はNAND素子、950は分周回路である。
【0061】
タイミング発生回路501がメイン昇圧回路301内に配置される場合、ワンショット回路900にはメイン昇圧活性信号ENVPPMが、サブ昇圧回路302内に配置される場合、ワンショット回路900にはサブ昇圧活性信号ENVPPSがそれぞれ接続される。また、同様にメイン昇圧活性信号ENVPPMもしくはサブ昇圧活性信号ENVPPSがオシレーター901に入力される。オシレーター901は所定の周期でパルス信号を発生する一般的なものであり、例えばインバーターのチェーン構成である。
【0062】
分周回路950は、複数のDフリップフロップで構成され、Dフリップフロップ902のD入力にはDフリップフロップ902の逆極性出力が、クロック入力CKにはオシレーター901の発生するパルス信号が入力される。Dフリップフロップ902のセット信号Sは逆極性であり、ワンショット回路900の出力が接続される。また、Dフリップフロップ902のリセット信号Rは逆極性であり、メイン昇圧活性信号ENVPPMもしくはサブ昇圧活性信号ENVPPSが接続される。Dフリップフロップ903,904の接続はクロック入力CKがDフリップフロップ902,903の出力となっている点を除いて、Dフリップフロップ902と同様である。ポンピング周期信号PPTIMと、各Dフリップフロップ902,903,904の出力の間にはクロック選択スイッチ部905が設けられており、必要に応じて各Dフリップフロップ902,903,904の出力のうち1つとポンピング周期信号PPTIMが接続される。ポンピング周期信号PPTIMと、テストモード信号NTESTVPPはNOR素子906に入力され、出力はインバーター911およびNOR素子908に接続される。インバーター911の出力は遅延素子912に入力される。遅延素子912の出力はNOR素子907,NAND素子915,遅延素子913に入力される。遅延素子913の出力は、NOR素子907,NAND素子915に入力される。NOR素子907の出力はタイミング信号MG3であり、NAND素子915の出力はタイミング信号MG2である。タイミング信号MG2はNOR素子908,809、遅延素子914に入力され、NOR素子809にはテストモード信号NTESTVPPが接続される。またNOR素子908の出力はインバーター916に入力される。インバーター916,NOR素子809,遅延素子914の出力はNOR素子910に入力され、NOR素子910の出力はタイミング信号MG4である。またNOR素子909の出力はタイミング信号909である。ここで、902,903,904はDフリップフロップとしたが、Tフリップフロップを用いて同様の機能を実現しても何ら問題ない。
【0063】
図10は図5の前記バッファブロック502を示している。
1000はレベルシフタ付バッファ、1001はレベルシフタ、1002はインバーター群である。
【0064】
バッファブロック502に入力されるタイミング信号MG1〜MG4ごとにレベルシフタ付バッファ1000が配置され、それぞれのレベルシフタ付バッファ1000はタイミング信号M3G1〜M3G4を出力する。レベルシフタ付バッファ1000はレベルシフタ1001とインバーター群1002で構成される。レベルシフタ1001は図に示すようにクロスカップル型の構成をなす。レベルシフタ1001はメモリー用電圧VDDMのレベルであるタイミング信号MG1〜MG4を、昇圧電源用電圧VDD3にレベルシフトし、その出力はインバーター群1002に入力される。インバーター群1002には昇圧電源用電圧VDD3が供給される。インバーター群1002には複数のインバーターが直列に配置され、最終段のインバーターは駆動する負荷であるチャージポンプ回路503内に配置されるトランジスタを駆動するのに十分なサイズを有する。
【0065】
図11は図5の前記チャージポンプ回路503を示している。
1100〜1117はNチャネルトランジスタである。
タイミング信号M3G1がNチャネルトランジスタ1101のソース,ドレイン,基板に入力され、同様にタイミング信号M3G2がNチャネルトランジスタ1104のソース,ドレイン,基板に入力され、タイミング信号M3G3がNチャネルトランジスタ1102,1103のソース,ドレイン,基板に入力され、タイミング信号M3G4がNチャネルトランジスタ1100,1105のソース,ドレイン,基板に入力される。
【0066】
トランジスタ1108,1109はクロスカップル接続され、各ドレインは昇圧電源用電圧VDD3に接続され、トランジスタ1108のソースはトランジスタ1102のゲートとトランジスタ1109のゲートに接続されている。トランジスタ1109のソースはトランジスタ1105のゲートとトランジスタ1108のゲートに接続されている。トランジスタ1102のゲートには、トランジスタ1107が昇圧電源用電圧VDD3よりダイオード接続されている。トランジスタ1105のゲートには、トランジスタ1110が昇圧電源用電圧VDD3よりダイオード接続されている。
【0067】
さらに、トランジスタ1102のゲートにはトランジスタ1106のゲートが接続され、トランジスタ1105のゲートにはトランジスタ1111のゲートが接続されている。
【0068】
同様にトランジスタ1100,1103のゲートに対しトランジスタ1112〜1117が同様に接続されている。詳しくは、トランジスタ1114,1115はクロスカップル接続され、各ドレインは昇圧電源用電圧VDD3に接続され、トランジスタ1114のソースはトランジスタ1100のゲートとトランジスタ1115のゲートに接続されている。トランジスタ1115のソースはトランジスタ1103のゲートとトランジスタ1114のゲートに接続されている。トランジスタ1100のゲートには、トランジスタ1113が昇圧電源用電圧VDD3よりダイオード接続されている。トランジスタ1103のゲートには、トランジスタ1116が昇圧電源用電圧VDD3よりダイオード接続されている。
【0069】
さらに、トランジスタ1100のゲートにはトランジスタ1112のゲートが接続され、トランジスタ1103のゲートにはトランジスタ1117のゲートが接続されている。
【0070】
トランジスタ1106,1111のソースは昇圧電源用電圧VDD3に接続され、ドレインはそれぞれトランジスタ1112,1117のソースに接続されている。トランジスタ1112,1117のソースにはさらにトランジスタ1101,1104のゲートが接続されている。トランジスタ1112,1117のドレインからは昇圧電圧VPPを出力する。
【0071】
トランジスタ1100〜1117はPタイプ基板よりトリプルウェル構造で分離されており、基板の電位を個々に設定することか可能である。トランジスタ1106〜1117の基板は通常Nチャネルトランジスタの基板電位であるグランド電圧VSSではなく、高めの電圧であるメモリー用電圧VDDMが接続されている。
【0072】
このように構成された本発明の一実施形態における昇圧電源回路について、以下にその動作を説明する。
VPP依存電圧VPPMVTの電圧は、昇圧電圧VPPより図6に示す電圧変換回路400における前記トランジスタ600の電圧降下分だけ低い電圧となる。一方、基準電圧VINTには、基準電圧発生回路401によってリファレンス電圧VREFに比例した電圧が発生する。リファレンス電圧VREFには外部電圧(昇圧電源用電圧VDD3およびメモリー用電圧VDDM)の実使用範囲において外部電圧に依存しない電圧が望ましく、例えば一般的なバンドギャップリファレンス回路などの出力を用いる。必要に応じて外部電圧に依存する電圧を用いてもよい。
【0073】
基準電圧VINTに出力される電圧は、抵抗素子群702のVINT依存電圧VINTREFからグランド電位までの抵抗R1と、基準電圧VINTまでの抵抗R2としたとき、(R2+R1)/R1×VREFの電圧が発生する。フューズ素子703を必要に応じて切断することで、抵抗R1およびR2の抵抗値を変えることで基準電圧VINTの電圧を製造後においても任意に変更することが出来る。
【0074】
VPP依存電圧VPPMVTおよび基準電圧VINTは、図4に示したように比較回路402において比較され、基準電圧VINTに比べVPP依存電圧VPPMVTが高い場合は比較結果信号NENVPP3にはハイレベル(=昇圧電源用電圧VDD3)が出力され、低い場合はローレベル(=VSS)が出力される。
【0075】
比較結果信号NENVPP3はインバーター403に入力され、サブ昇圧活性信号ENVPPSが出力され、ハイレベルがメモリー用電圧VDDMとなる。基準電圧VINTに比べVPP依存電圧VPPMVTが低い場合はサブ昇圧活性信号ENVPPSがハイレベルとなる。サブ昇圧活性信号ENVPPSがハイレベルとなった際にメモリー活性信号ACTVPPがハイレベルの場合はメイン昇圧活性信号ENVPPMがハイレベルとなる。メモリー活性信号ACTVPPはメモリー103が活性を開始した際にハイレベルとなる信号である。
【0076】
図12は前記メイン昇圧回路301およびサブ昇圧回路302の主要な信号のタイミング図である。
メイン昇圧活性信号ENVPPM、サブ昇圧活性信号ENVPPSがハイレベルとなった場合、それ受けて図9に示すオシレーター901が活性化し、発振を開始する。ワンショット回路900は、所定の期間のロウパルスを発生する。それを受けてDフリップフロップ902〜904は、出力Qにハイレベルを発生する。これによりポンピング周期信号PPTIMが即座にハイレベルとなる。それを受けて、遅延素子912で決まる時間の後にタイミング信号MG3がローレベルとなる。さらに遅延素子913で決まる時間の後にタイミング信号MG2がローレベル、タイミング信号MG1がハイレベルとなる。またさらに遅延素子914で決まる時間の後にタイミング信号MG4がハイレベルとなる。
【0077】
オシレーター901が活性化し、定常的なクロックを発生するまでには一定の時間を必要とするが、Dフリップフロップ902〜904の出力をメイン昇圧活性信号ENVPPM、サブ昇圧活性信号ENVPPSの立ち上がりでセットすることで、検知回路303が検知してすぐにポンピング周期信号PPTIMをハイレベルにすることが出来る。
【0078】
その後、オシレーター901の出力がクロック信号を発生させると、Dフリップフロップ902〜904の出力が、オシレーターの出力の2分周、4分周、8分周のクロック信号を発生する。これによりポンピング周期信号PPTIMがクロック信号となる。
【0079】
ポンピング周期信号PPTIMがローレベルになると、即座にタイミング信号MG4がローレベルとなる。さらに遅延素子912で決まる時間の後にタイミング信号MG1がローレベル、タイミング信号MG2がハイレベルとなる。またさらに遅延素子913で決まる時間の後にタイミング信号MG3がハイレベルとなる。メイン昇圧活性信号ENVPPM、サブ昇圧活性信号ENVPPSがハイレベルの機関は上記動作を繰り返す。
【0080】
タイミング信号MG1〜4はレベルシフタ付バッファ1000により、昇圧電源用電圧VDD3のレベルに変換され、タイミング信号M3G1〜4となり、チャージポンプ回路503に入力される。
【0081】
メイン昇圧活性信号ENVPPM、サブ昇圧活性信号ENVPPSがローレベルとなると、オシレーター901が停止し発振が停止され、Dフリップフロップ902〜904がローレベルに固定される。
【0082】
図13はチャージポンプ回路503の動作時の主要ノードの電圧を示している。
タイミング信号M3G3により駆動されるトランジスタ1102のゲートの電圧(図中1102(G))は、トランジスタ1107,1108によって昇圧電源用電圧VDD3にチャージされる。トランジスタ1102のゲートの電圧(図中1102(G))はさらにタイミング信号M3G3によってポンプアップされるため、タイミング信号M3G3がハイレベルのとき 2×VDD3 、ローレベルのときVDD3のレベルの信号となる。タイミング信号M3G3のレベルが2×VDD3 の場合は、トランジスタ1106がオンし、トランジスタ1101のゲートの電圧(図中1101(G))はVDD3のレベルとなる。トランジスタ1100のゲートの電圧(図中1100(G))についてもトランジスタ1102のゲートの電圧と同様に、タイミング信号M3G4のハイレベルのとき2×VDD3 、ローレベルのときVDD3のレベルの信号となる。
【0083】
タイミング信号M3G3がローレベルの際に、タイミング信号M3G1がハイレベルとなると、トランジスタ1101のゲートの電圧は 2×VDD3 のレベルとなる。その後、タイミング信号M3G4がハイレベルとなると、トランジスタ1100がオンし、昇圧電圧VPPにトランジスタ1101のゲートに蓄積された電荷が流出し、昇圧電圧VPPの電圧が上昇する。この方式では、すなわち昇圧電圧VPPを
2×VDD3−(トランジスタ1100のしきい値電圧Vt(1100))
まで上昇できる。
【0084】
その後、タイミング信号M3G4がローレベルとなると、トランジスタ1100がオフし、さらにタイミング信号M3G1がローレベルとなる。それを受けてトランジスタ1101のゲートの電圧は低い電圧となる。その後タイミング信号M3G3がハイレベルとなり、トランジスタ1101のゲートの電圧はVDD3の電位まで充電される。
【0085】
上記動作はトランジスタ1103〜1105についても同様であり、交互に動作が行われる。
このように、チャージポンプ回路503に比較的高い電圧である昇圧電源用電圧VDD3を用いることで、例えばVDD3=2.5ボルト、Vt(1100)=0.6ボルトの場合、昇圧電圧VPPは4.4ボルトまで昇圧することが可能となる。
【0086】
例えば、図2に示すようなDRAMの場合、メモリー用電圧VDDMが1.5ボルトであるとするとアクセストランジスタ203のしきい値は一般に0.9ボルト程度であるのでワード線WLには、電荷を十分に書き込むためには1.5ボルト+0.9ボルト=2.4ボルト以上の電圧が必要となり、一般的には2.7ボルト〜3.0ボルトを使用する。上記構成により昇圧電圧VPPは十分に電圧を発生することか可能であり、発生できる限界の電圧まで十分にマージンを確保できるので電流能力を確保できる。
【0087】
さらに、トランジスタ1106〜1117の基板は通常Nチャネルトランジスタの基板電位であるグランド電圧VSSではなく、高めの電圧であるメモリー用電圧VDDMが接続されているため、グランド電圧VSSの場合はゲート、基板間の電圧が 2×VDD3 であったものが、基板電圧がメモリー用電圧VDDMであるので、ゲート,基板間の電圧が 2×VDD3−VDDM と、緩和されており、耐圧が不足して素子が破壊する心配がない。
【0088】
(実施の形態2)
図14と図15は(実施の形態2)を示す。
この(実施の形態2)は(実施の形態1)の図3に示した検知回路303の別の例を示す。その他は(実施の形態1)と同じである。
【0089】
図14は、本発明の(実施の形態2)における検知回路303を示している。
(実施の形態1)と比較して降圧回路1400が接続されている点が異なる。降圧回路1400には基準電圧VINTおよび、昇圧電圧VPPが接続される。
【0090】
図15は、降圧回路1400の第1の実施例である。1500はPチャネルトランジスタである。Pチャネルトランジスタ1500のゲートには基準電圧VINTが供給され、ソースには昇圧電圧VPPが、ドレインにはメモリー用電圧VDDMが接続される。
【0091】
基準電圧VINTには、設定目標の昇圧電圧VPPより、トランジスタ600の電圧降下分(>しきい値Vt)低い電圧が設定されている。よって、昇圧電圧VPPの電圧が設定目標の昇圧電圧より高くなりすぎた場合に、トランジスタ600はオンし、昇圧電圧VPPの電荷をメモリー用電圧VDDMに逃がし、昇圧電圧VPPの過昇圧を抑える。またPチャネルトランジスタ1500のドレインにはグランド電圧VSSが接続されていてもよい。
【0092】
前記トランジスタ1500のしきい値は、メモリー回路103で使用する前記トランジスタ203のしきい値程度になるよう構成する。
(実施の形態3)
図16と図17は(実施の形態3)を示す。
【0093】
この(実施の形態3)は(実施の形態1)の図3に示した検知回路303の別の例を示す。その他は(実施の形態1)と同じである。
図16は、本発明の(実施の形態3)における検知回路303を示している。
【0094】
(実施の形態1)と比較して降圧回路1400が接続されている点が異なる。降圧回路1400には基準電圧VINTおよび、昇圧電圧VPP、VPP依存電圧VPPMVTが接続される。
【0095】
図17は降圧回路1400の別の例である。
1600はPチャネルトランジスタ、1601はオペアンプである。Pチャネルトランジスタ1500のゲートにはオペアンプ1601の出力が供給され、ソースには昇圧電圧VPPが、ドレインにはメモリー用電圧VDDMが接続される。オペアンプ1601には、基準電圧VINTおよびVPP依存電圧VPPMVTが接続される。
【0096】
この構成によれば、基準電圧VINTとVPP依存電圧VPPMVTの比較結果をオペアンプ1601により増幅し、Pチャネルトランジスタ1600を制御することで、第1の実施例よりさらに効率的に、昇圧電圧VPPの電荷をメモリー用電圧VDDMに逃がし、昇圧電圧VPPの過昇圧を抑える。またPチャネルトランジスタ1600のドレインにはグランド電圧VSSが接続されていてもよい。
【0097】
この実施の形態においては、機能ブロックはメモリー回路103であったが、機能ブロックは前記論理回路102であってもよく、この場合の前記トランジスタ1600のしきい値は、前記論理回路102を構成するトランジスタのしきい値程度になるよう構成する。
【0098】
【発明の効果】
以上のように本発明の昇圧電源回路によると、外部より2電源を供給することで、十分な電圧供給能力を得ながら、タイミング発生回路等をゲート酸化膜の薄いトランジスタで構成することでの回路面積を実現できる。
【0099】
また、チャージポンプ回路に供給される電圧が高い場合でも必要に応じて発生電圧を降圧する回路を有し、過昇圧の心配が無く、本発明による昇圧回路を構成するトランジスタならびに接続されるメモリーを構成するトランジスタの寿命を縮める心配がない。
【0100】
さらに、チャージポンプ回路を構成するトランジスタの基板にグランド電位より高い電圧を供給することで、チャージポンプ回路を構成するトランジスタに過電圧が印加されることを防いでいる。
【0101】
また、検知回路が昇圧回路の出力を検知して、オシレーターが安定状態に達する前に、チャージポンプ回路を動作させる構成とすることで、昇圧回路の出力が電圧降下を起こすことを防止し、安定な電圧を供給することが出来る。
【図面の簡単な説明】
【図1】本発明の(実施の形態1)における昇圧電源回路が搭載される大規模半導体集積回路の構成図
【図2】同実施の形態のメモリー回路103の内部回路の一例である一般的なDRAM(ダイナミックランダムアクセスメモリ)のメモリアレイの回路図
【図3】同実施の形態の昇圧電源回路104の構成図
【図4】同実施の形態の検知回路303の構成図
【図5】同実施の形態のメイン昇圧回路301およびサブ昇圧回路302の構成図
【図6】同実施の形態の電圧変換回路400の構成図
【図7】同実施の形態の基準電圧発生回路401の構成図
【図8】同実施の形態の比較回路402の構成図
【図9】同実施の形態のタイミング発生回路501の構成図
【図10】同実施の形態のバッファブロック502の構成図
【図11】同実施の形態のチャージポンプ回路503の構成図
【図12】同実施の形態のメイン昇圧回路301およびサブ昇圧回路302の主要な信号のタイミング図
【図13】同実施の形態のチャージポンプ回路503の動作時の主要ノードの電圧波形図
【図14】本発明の(実施の形態2)における昇圧電源回路の検知回路303の構成図
【図15】同実施の形態の降圧回路1400の構成図
【図16】本発明の(実施の形態3)における昇圧電源回路の検知回路303の構成図
【図17】同実施の形態の降圧回路1400の構成図
【符号の説明】
101 ダイチップ
102 論理回路
103 メモリー回路
104 昇圧電源回路
105 リードフレーム
106 ワイヤーボンド
107 I/O
108 接続用パッド
VDDM メモリー用電圧(第2の電圧)
VDDL 論理回路用電圧
VDD3 昇圧電源用電圧(第1の電圧)
VDDIO I/O用電圧
VSS グランド電圧
VPP 昇圧電圧
WL ワード線
BL ビット線
200 メモリセル
VCP セルプレート電圧
201 ワードドライバー
202 ロウデコーダー
203 アクセストランジスタ
204 キャパシタ
205 制御信号
301 メイン昇圧回路
302 サブ昇圧回路
303 検知回路
304 AND素子
ENVPPM メイン昇圧活性信号
ENVPPS サブ昇圧活性信号
NTESTVPP テストモード信号
ACTVPP メモリー活性信号
400 電圧変換回路
401 基準電圧発生回路
402 比較回路
403 インバーター
VINT 基準電圧
VPPMVT VPP依存電圧
NENVPP3 比較結果信号
501 タイミング発生回路
502 バッファーブロック
503 チャージポンプ回路
MG1〜4,M3G1〜4 タイミング信号
600 Pチャネルトランジスタ
601 負荷
700 差動増幅回路
701 Pチャネルトランジスタ
702 抵抗素子群
703 フューズ素子
VREF リファレンス電圧
VINTREF VINT依存電圧
800,801,802 差動増幅回路
803,804,805 電流源
806 インバーター群
807 ノイズ防止回路
808,809 Nチャネルトランジスタ
810 差動増幅回路の出力
900 ワンショット回路
901 オシレーター
902,903,904 Dフリップフロップ
905 クロック選択スイッチ部
PPTIM ポンピング周期信号
906〜910 NOR素子
911,916 インバーター
912〜914 遅延素子
915 NAND素子
950 分周回路
1000 レベルシフタ付バッファ
1001 レベルシフタ
1002 インバーター群
1100〜1113 Nチャネルトランジスタ
1500 Pチャネルトランジスタ
1600 Pチャネルトランジスタ
1601 オペアンプ
Claims (9)
- 機能ブロックで使用するための昇圧電圧を発生する昇圧電源回路であって、
第1および第2の電圧とグランド電圧が供給され、前記第1の電圧に比べ前記第2の電圧は低い電圧であり、前記第2の電圧に基づいてタイミング発生回路によってタイミング信号を発生し、前記タイミング信号によって前記第1の電圧を変換して前記機能ブロックで使用する前記昇圧電圧を発生するよう構成するとともに、
検知回路と、昇圧回路を有し、
前記昇圧回路は、タイミング発生回路と、レベルシフター回路と、チャージポンプ回路を有し、
前記タイミング発生回路は、前記第2の電圧が供給され、前記第2の電圧レベルのタイミング信号を前記レベルシフター回路に出力し、
前記レベルシフター回路は、前記第1の電圧レベルのタイミング信号を前記チャージポンプ回路に出力し、
前記チャージポンプ回路は、前記第1の電圧が供給されて前記第1の電圧レベルのタイミング信号に応じて前記昇圧電圧を発生し、
前記タイミング発生回路はオシレーターと前記オシレーターの出力を分周する分周回路を有し、前記検知回路が前記昇圧電圧が所定の電圧より低下したことを検知した場合に、前記オシレーターを活性化すると同時に前記分周回路をセットし、前記オシレーターが定常的にクロック信号を発生する前に、前記分周回路の出力信号から前記第2の電圧レベルのタイミング信号を生成し、前記チャージポンプ回路を駆動し、前記検知回路が前記昇圧電圧が所定の電圧より上昇したことを検知した場合に、前記オシレーターを停止し、前記分周回路をリセットするよう構成した
昇圧電源回路。 - 前記分周回路を、リセット端子、およびセット端子を有する複数のDフリップフロップまたはTフリップフロップで構成した請求項1に記載の昇圧電源回路。
- 前記検知回路は、電圧変換回路と、基準電圧発生回路と、比較回路を有し、
前記電圧変換回路は、前記機能ブロックで使用する電圧を降圧した第1の基準電圧を発生し、
前記基準電圧発生回路は、前記第1の電圧を所定の電圧に降圧した第2の基準電圧を発生し、
前記比較回路は、前記第1の基準電圧と、前記第2の基準電圧を比較して、前記第1の基準電圧が前記第2の基準電圧より低い場合に前記複数の昇圧回路を活性化し、前記第1の基準電圧が前記第2の基準電圧より高い場合に前記昇圧回路を非活性にするよう構成した
請求項1または請求項2に記載の昇圧電源回路。 - 前記基準電圧発生回路は、電気的フューズで構成される発生電圧調整手段を有し、この発生電圧調整手段によって前記第2の基準電圧を調整することで前記機能ブロックで使用する電圧を調整するよう構成した
請求項3に記載の昇圧電源回路。 - 前記第1の電圧は、前記機能ブロックが外部とのデーターの授受を行うI/Oブロックに供給される電源の電圧に等しいことを特徴とする
請求項1または請求項2に記載の昇圧電源回路。 - 前記第2の電圧は、前記機能ブロックに供給される電源の電圧に等しいことを特徴とする
請求項1または請求項2に記載の昇圧電源回路。 - 前記機能ブロックは、ダイナミック・ランダム・アクセスメモリーを有することを特徴とする
請求項1または請求項2に記載の昇圧電源回路。 - 前記タイミング発生回路を構成するトランジスタのゲート酸化膜の膜厚を、前記チャージポンプ回路を構成するトランジスタのゲート酸化膜の膜厚よりも薄くした
請求項1または請求項2に記載の昇圧電源回路。 - 前記タイミング信号がハイレベルとローレベルを備えることを特徴とする
請求項1に記載の昇圧電源回路。
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