JP4158008B2

JP4158008B2 - Manufacturing method of semiconductor chip

Info

Publication number: JP4158008B2
Application number: JP2001044744A
Authority: JP
Inventors: 昭浩村田
Original assignee: Seiko Epson Corp
Current assignee: Seiko Epson Corp
Priority date: 1999-11-16
Filing date: 2001-02-21
Publication date: 2008-10-01
Anticipated expiration: 2020-10-10
Also published as: JP2001291838A

Abstract

PROBLEM TO BE SOLVED: To provide a semiconductor device capable of ensuring an electric conduction from a side face. SOLUTION: Protection films 20A, 20B of a plurality of layers are provided on an active element forming face 18 of a semiconductor chip 10. The protection films 20A, 20B are formed with a polyimide resin, to have the flexibility. Terminals 14A, 14B which are electrically connected onto electrode pads 12A, 12B are provided away from the active element forming face 18. The terminals 14A, 14B are exposed from side faces 28A, 28B of the protection films 20A, 20B.

Description

【０００１】
【発明の属する技術分野】
本発明は、半導体チップの製造方法に関する。
【０００２】
【背景技術】
半導体装置の分野においては、近年半導体装置の小型化、軽量化を目的として、単一のパッケージ内に複数の半導体チップを設ける、特に各半導体チップを積層状態に設けるものが多く開発されてきた。このような半導体装置は、マルチチップパッケージ（ＭＣＰ）、またはマルチチップモジュール（ＭＣＭ）と呼ばれている。このような装置の具体的な例としては、実開昭６２−１５８８４０号の発明が挙げられる。すなわち、単一のセラミック・パッケージにおいて複数のチップを積層し、各チップの電極をワイヤーで接続するものである。また、別な事例として、特開平１１−１３５７１１号の発明のように、インターポーザと呼ばれる配線基板に半導体チップを実装し、インターポーザ同士を相互に接続するとともに、積層して単一の半導体装置とするものである。
【０００３】
【発明が解決しようとする課題】
ところが、通常の半導体チップにおいては、その周側面において電気的導通を確保することができない。よって、実開昭６２−１５８８４０号の発明の場合、積層される半導体チップの大きさが略同一の場合には、最上部に位置する半導体チップ以外のものは、その電極が上位に位置する半導体チップで隠された状態になるので、それらのボンディングは困難となる。また、特開平１１−１３５７１１号の発明においては、略同一の大きさの半導体チップを積層して単一の半導体装置とすることは容易にできるが、各半導体チップをインターポーザに実装し、さらにインターポーザ間の電気的接続を確保するので、実開昭６２−１５８８４０号の発明よりもはるかに複雑な製造工程を要することになる。
【０００４】
本発明は、上記問題を解消するためになされたもので、側面から電気的な接続をとることができる半導体チップの製造方法を提供することを目的としている。
【０００５】
【課題を解決するための手段】
本発明は、
能動素子形成面に電極が形成されてなる半導体チップの製造方法において、
前記半導体チップの集合体である半導体ウエハの前記電極が設けられた第１の面に、絶縁性を有する下部保護膜を形成する第１の工程と、
前記下部保護膜の、少なくとも前記電極上に設けられた部分を除去する第２の工程と、
前記下部保護膜及び前記電極上に導電膜を形成する第３の工程と、
前記導電膜の前記電極上に形成された部位に導電性材料を配置する第４の工程と、
前記導電膜の、少なくとも単一の半導体チップとなる領域内に形成された電極同士を接続している部分を除去する第５の工程と、
前記下部保護膜及び前記導電膜上に、絶縁性を有するとともに、少なくとも前記導電膜が被覆される厚さを有する上部保護膜を形成する第６の工程と、
前記半導体ウエハ、前記下部保護膜、前記導電膜及び前記上部保護膜を前記半導体チップごとに断裁し、前記導電膜の断裁面を、前記半導体チップの側面に露出させる第７の工程と、
前記第７の工程の後に、前記能動素子形成面と略直交する方向から前記半導体チップを加圧するとともに、前記能動素子形成面を加熱し、前記半導体チップの前記側面から前記導電材料を突出させる第８の工程と、
を少なくとも有することを特徴とする。
【００６１】
【発明の実施の形態】
以下、本発明の実施の形態を説明するが、本発明は、以下の実施の形態に限定されるものではない。なお、本願には、半導体チップ及び半導体装置に係る発明が記載されているが、いずれの場合でも、半導体チップに保護材、絶縁膜、端子等の部材が設けられている。
【００６２】
したがって、半導体チップに係る発明を、半導体装置に係る発明として捉えても良いし、その逆も可能である。また、半導体チップに係る発明の実施の形態について説明した内容は、半導体装置に係る発明の実施の形態に適用しても良いし、その逆も可能である。
【００６３】
同様に、半導体チップの製造方法に係る発明を、半導体装置の製造方法に係る発明として捉えても良いし、その逆も可能である。また、半導体チップの製造方法に係る発明の実施の形態について説明した内容は、半導体装置の製造方法に係る発明の実施の形態に適用しても良いし、その逆も可能である。
【００６４】
以下の説明において、いずれかの実施の形態で説明した内容は、他の実施の形態に適用することもできる。
【００６５】
（第１の実施の形態）
図１は、本発明の第１の実施の形態に係る保護膜を多層化した半導体チップを示す断面図である。
【００６６】
半導体チップ１０の能動素子形成面１８において、その縁辺近くに電極パッド１２Aを設け、その内側の領域に電極パッド１２Ｂを設けている。よって、半導体チップ１０は、電極パッド１２Ａ、１２Ｂが２列に配置されている。電極パッド１２Ａは、半導体チップ１０の能動素子形成面１８の周辺部の相対向する２辺に形成されていてもよいし、当該周辺部の４辺等その他の数の辺に設けられていても良い。電極パッド１２Ａ、１２Ｂは、アルミニウム（Ａｌ）、アルミニウム−シリコン（Ａｌ−Ｓｉ）、銅、アルミニウム−シリコン−銅（Ａｌ−Ｓｉ−Ｃｕ）など一般的に電極や配線として用いられているものであれば、どのような材質のものであっても良い。また、電極パッド１２Ａ、１２Ｂ上に、端子１４Ａ又はビアコンタクト２４との接続が容易で安定的に行えるように、一般的にアンダーバンプメタルとして知られているような金属層（例えば、Ｔｉ−Ｗ、Ｐｔ−Ａｕ、Ｎｉ、Ｃｕ−Ａｕなど）を形成し、その上に端子１４Ａ又はビアコンタクト２４を形成しても良い。半導体チップ１０の能動素子形成面１８または側面２２に、ポッティング、蒸着、トランスファーモールドなどの方法で絶縁膜を形成しても良い。
【００６７】
能動素子形成面１８の直上に保護膜（下部保護膜）２０Ａと、保護膜２０Ａの上に設けられる保護膜（上部保護膜）２０Ｂとを設けている。半導体チップ１０は、電極パッド１２Ａ、１２Ｂが設けられている能動素子形成面１８の全面に保護膜２０Ａ、２０Ｂを設けている。保護膜２０Ａ、２０Ｂは、端子１４Ａ、１４Ｂを被覆可能な厚さがあればいずれの厚さにしても良い。例えば、半導体チップ１０が５０μｍと極めて薄型である場合など、半導体チップ１０の補強材としての作用を発揮させるために、例えば５０μｍ以上の厚さを持つように形成しても良い。逆に、半導体チップ１０が十分な厚さを持つ場合は、端子１４Ａ、１４Ｂを被覆可能な最低限必要な厚さにしても良い。
【００６８】
保護膜２０Ａ、２０Ｂは、後述する方法により、ポリイミド樹脂から形成されており、柔軟性を有する。ポリイミドは、柔軟性を有するので、外部から加わる衝撃から端子１４Ａ、１４Ｂを保護する。保護膜２０Ａ、２０Ｂの材質は、ポリイミド樹脂に限られるものではなく、柔軟性および耐熱性に富むシリコン樹脂および液晶樹脂も好ましく用いることができる。くわえて、ＰＥＴ、ＡＢＳ、ＢＣＢなどの樹脂を用いても良い。
【００６９】
半導体チップ１０の能動素子形成面１８は、保護膜２０Ａ、２０Ｂによって全面的に被覆されているので、能動素子形成面１８側から電気的に接続されない。
【００７０】
そして、保護膜２０Ａにおいて、端子１４Ａと、端子１４Ａと同一工程において同一形状に形成されるビアコンタクト（ビア）２４とを設けている。さらに、端子１４Ａを電極パッド１２Ａに接続し、ビアコンタクト２４を電極パッド１２Ｂに接続したものとしている。また、保護膜２０Ｂに形成された端子１４Ｂは、ビアコンタクト２４に接続した状態に設けられている。よって、半導体チップ１０においては、電極パッド１２Ａは保護膜２０Ａに設けられた端子１４Ａによって外部接続可能になされ、電極パッド１２Ｂは保護膜２０Ｂに設けられた端子１４Ｂによって外部接続可能になされている。
【００７１】
電極パッド１２Ａ上には、端子１４Ａが電極パッド１２Ａに接続されるとともに、能動素子形成面１８から離隔して設けられている。端子１４Ａ、１４Ｂは、能動素子形成面１８から離隔した状態に設けられているので、能動素子形成面１８に接することに起因する短絡の発生が防止される。また、端子１４Ａ、１４Ｂは、保護膜２０Ａ、２０Ｂの側面２８Ａ、２８Ｂにおいて露出部１６Ａ、１６Ｂが外部に露出しているが、他の部分は保護膜２０Ａ、２０Ｂによって完全に被覆されている。端子１４Ａ、１４Ｂの露出部１６Ａ、１６Ｂ以外の部分が、保護膜２０Ａ、２０Ｂに被覆されていれば、半導体チップ１０を複数層積層した際に、上下の半導体チップ１０間に短絡が発生するのを防止できる。端子１４Ａ、１４Ｂを金で形成すれば、保護膜２０の変形に追従する。さらに、端子１４Ａ、１４Ｂの材質は、金に限られるものではなく、例えば銅（Ｃｕ）、ニッケル（Ｎｉ）など他の導電性の良い金属を用いても良い。
【００７２】
以上の構成を有するこの実施の形態においては、保護膜２０Ａ、２０Ｂの側面２８Ａ、２８Ｂ側において電極パッド１２Ａ、１２Ｂと電気的に接続された端子１４Ａ、１４Ｂが露出しているので、半導体チップ１０の側面２２側から半導体チップ１０を電気的に接続することが可能である。
【００７３】
露出部１６Ａ、１６Ｂは、側面２８Ａ、２８Ｂから突出していても良い。外部装置を端子１４Ａ、１４Ｂに接続する際に、保護膜２０Ａ、２０Ｂを加圧する、あるいは加熱および加圧すれば、保護膜２０Ａ、２０Ｂの側面２８Ａ、２８Ｂが側方にわずかに膨出し、端子１４Ａ、１４Ｂの露出部１６Ａ、１６Ｂがわずかにせりだすので、基板等の外部装置との電気的導通の確保が容易である。
【００７４】
以上の構成によれば、端子１４Ａ、１４Ｂを２層にして設けているので、能動素子形成面１８において電極パッド１２Ａを当該面周辺に２列に配置しても、その配列に関係なしに当該電極パッド１２Ａと外部装置とを電気的に接続することが可能になる。よって、従来技術に係る半導体チップにおいては、外部との電気的な接続を確保するために、電極パッドを能動素子形成面の周辺に、極めて狭隘なピッチで配置せざるを得なかったが、この実施の形態においては、電極パッドを広いピッチで設けることができる。
【００７５】
以上のように、保護膜２０Ａ、２０Ｂを積層して設けて端子１４Ａ、１４Ｂを多層化することにより、半導体チップ１０の能動素子形成面１８において、電極パッド１２Ａ、１２Ｂの形成部位に制約がなくなる。また、端子ピッチを相当程度広く確保することができるので、この半導体チップ１０を接続する基板等の配線パターンの形成が容易になる。
【００７６】
なお、各保護膜２０Ａ、２０Ｂの材質を異なるものとしてもよい。また、各保護膜２０Ａ、２０Ｂの厚さを異なるものとしても良い。さらに、各保護膜２０Ａ、２０Ｂに形成された端子１４Ａ、１４Ｂおよび／またはビア２４の形状をそれぞれ異なるものとしても良い。くわえて、これらの端子１４Ａ、１４Ｂおよび／またはビア２４の材質についても異なるものとしても良い。また、端子１４Ａ、１４Ｂにおいて、その露出部１６Ａ、１６Ｂが各保護膜２０Ａ、２０Ｂの特定の面に集中するように形成しても良い。
【００７７】
変形例として、一部または大部分の端子を保護膜の側面から露出しないように形成するとともに、保護膜２０Ａ、２０Ｂに開口部を設けて、当該端子を露出させても良い。この場合、半導体チップ１０の周側面２２側および能動素子形成面１８側において、電気的な接続が行えるようになるので、当該半導体チップ１０に接続される外部装置の形状や端子等の配置などの構成の自由度が高まる。特に、当該半導体チップ１０を積層して１つの半導体装置とする場合、最上層の半導体チップ１０に対して好適な構成と言える。
【００７８】
また、各端子に対して、その先端部が保護膜の側面から突出するようにピンを接続して設け、このピンを介してコネクタ等に接続されるものとしても良い。なお、端子とピンとは、ハンダ等によりピンが容易に離脱しないように接続されていることが好ましい。また、保護膜は、ピンの間隔を十分に確保するのに必要な厚さを有することが好ましい。この場合、半導体装置をコネクタ等に直接接続できるので、電子機器の小型化が容易になる。
【００７９】
（第２の実施の形態）
図２は、本発明の第２の実施の形態に係る半導体チップの製造工程の説明図である。
【００８０】
まず、図２（Ａ）に示すように、電極パッド１２を形成した半導体ウエハ３０の表面に保護膜材を塗布して保護膜２０を形成する。半導体ウエハ３０をスピンコータで回転しながら、保護膜２０の材料をポッティングしても良い。これによれば、保護膜２０を所定の厚さで形成することが容易にできる。
【００８１】
次に、図２（Ｂ）に示すように、保護膜２０にフォトレジストを塗布してフォトレジストの塗布、露光、現像を行い、保護膜２０の電極パッド１２上に形成されていた部分を除去する。そして、フォトレジストが除去された部分の保護膜２０を除去する。保護膜２０自体を感光性材料で形成し、保護膜２０の露光、現像を行うことにより除去しても良い。
【００８２】
次に、図２（Ｃ）に示すように、メッキにより金属膜３４を形成する。なお、金属膜３４は、金によって形成することが好ましいが、銅やニッケルも好ましく利用できる。金属膜３４の形成方法は、メッキ法に限られるものではなく、所定の形状、厚さで形成可能であればインクジェットによる吹き付けなど他の手段で形成しても良い。
【００８３】
次に、図２（Ｄ）に示すように、金属膜３４にフォトレジストを塗布してフォトレジストの塗布、露光、現像を行い、Ｂに示す領域など金属膜３４の不要な部分を除去する。例えば、金属膜３４において、単一の半導体チップ１０Ａ、１０Ｂとなる領域内に形成された電極パッド１２同士を接続している部分を除去する。そして、フォトレジストが除去された部分の金属膜３４を除去して端子１４を形成する。
【００８４】
次に、図２（Ｅ）に示すように、さらに半導体ウエハ３０の表面に保護膜材を塗布して保護膜２０を厚くする。なお、その厚さを少なくとも端子１４が被覆されるものとする。端子１４を被覆する程度の厚さを持つ保護膜２０を設ければ、保護膜２０が半導体ウエハ３０をダイシングするときの補強板の役割を果たす。
【００８５】
また、２層目に形成される端子の水平部までの厚さだけ保護膜を塗布する。そして、その保護膜において、１層目の保護膜２０に形成されたビアコンタクト上の部分を除去してビアホールを形成する。そして、２層目の保護膜上に金属膜を形成する。さらに、その金属膜の所定の部分を除去する。これにより、２層目の端子とビアコンタクトを形成することができる。なお、保護膜を３層以上形成する場合は、以上の工程を繰り返せばよい。また、端子とビアコンタクトとは、短絡の発生を防止するために十分な距離をおく必要がある。よって、上記金属膜の除去は、この点を考慮して行う。
【００８６】
次に、図２（Ｆ）に示すように、図示しないウエハシートを半導体ウエハ３０の裏面に貼り付け、ダイサにより半導体ウエハ３０を保護膜２０側から半導体チップ１０Ａ、１０Ｂ毎にハーフカットする。なお、ハーフカットする方法としては、ダイサによりダイシングする方法に限らず、半導体ウエハ３０とともに、保護膜２０をハーフカットすることが可能であるならば、ドライエッチングまたはウェットエッチングでハーフカットしても良い。エッチング法による場合、エッチングの対象毎にエッチングガスまたはエッチング溶液等を切り替えても良い。そして、半導体ウエハ３０の裏面側をラッピング装置により研磨して、半導体ウエハ３０を複数の半導体チップ１０A、１０Ｂに断裁する。なお、ダイサにより半導体ウエハ３０をフルカットしても良い。
【００８７】
以上の工程は、すべてウエハプロセスであり、各半導体チップに対する処理を一括して行うことができる。
【００８８】
（第３の実施の形態）
図３は、本発明の第３の実施の形態において、ハンダボールを設けた半導体チップを示す断面図である。本実施の形態で説明する内容は、他の実施の形態に適用することができる。以下の説明では、第２の実施の形態（図２）で説明した内容と同じ構成には同じ符号を使用する。
【００８９】
すなわち、図３（Ａ）に示すように、端子１４上にハンダボール３６を設けるものとする。ハンダボール３６も保護膜２０に完全に被覆されている。そして、図３（Ｂ）に示すように、ハンダボール３６を押しつぶして、保護膜２０の側面２８から飛び出すようにし、突出部３８を形成する。
【００９０】
以上の構成によれば、半導体チップを外部装置に実装する際に、突出部３８を加熱すると、突出部３８が溶融して、突出部３８と外部装置の端子等とが直接接続される。さらに、溶融した突出部３８が端子１４の露出部１６に付着して、端子１４と外部装置の端子等との接続性を高めるので、半導体チップの実装を容易、かつ確実に行えるようになる。くわえて、ハンダボール３６が保護膜２０により完全に被覆されるように形成しているので、溶融したハンダボール３６が能動素子形成面側に位置するものに付着して、短絡等の問題を発生させる可能性がない。
【００９１】
なお、端子１４は、その上にハンダボール３６を設けることを容易にするために、例えば茶碗状などハンダボール３６を載せるのに好適な形成に形成することが好ましい。ハンダボール３６が、スズまたはスズ系合金（導電性材料）であれば、融点が低いので、比較的低温での加熱処理でも変形させることができる。また、ハンダボール３６を設ける代わりに、ハンダペーストや導電性樹脂など他の導電性材料を設けるものとしても良い。このような場合、端子１４の形状は、その上に当該導電性材料を設けるのに好適なものにすることが好ましい。導電性材料を導電性ゴムまたは導電性ペーストにより形成してもよい。
【００９２】
本実施の形態に係るハンダボールを設けた半導体チップは、以下の工程により形成が可能である。すなわち、図２（Ｄ）の工程を終えた段階で、端子１４上にハンダボール３６を配置し、その後に図２（Ｅ）、（Ｆ）に示す工程を行う。そして、図３（Ａ）に示すように、保護膜２０を矢印Ａに示すように加圧しつつ、保護膜２０の端子１４近傍、または保護膜２０全体を加熱することにより、ハンダボール３６を押し潰す。なお、この時の加熱温度は、保護膜２０を損なわない範囲で行うことが好ましい。押し潰されたハンダボール３６は、その一部が保護膜２０の側面から突出して突出部３８を形成する。なお、ハンダボール３６を押し潰す工程は、半導体チップを基板などに実装する工程と一体に行っても良い。
【００９３】
（第４の実施の形態）
図４は、本発明の第４の実施の形態に係る半導体チップの断面図である。本実施の形態で説明する内容は、他の実施の形態に適用することができる。
【００９４】
図４（Ａ）に示すように、半導体チップ４０は、能動素子形成面４２の電極パッド４４上に導電性ゴムの端子材４６を設け、矢印Ａに示す方向に押しつぶしたものである。端子材４６は、インクジェットによる吹き付けなどで形成しても良い。押しつぶされた端子材４６は、図４（Ｂ）に示すように、保護膜４８の側面（端面）５０から押し出されて、突出部５２を有する端子５４となる。ポッティングにより保護膜４８を形成する場合、その材料の動粘度が低ければ、端子材４６周辺の隅部や細かい隙間にまで当該材料が行き渡る。
【００９５】
本実施の形態においては、半導体チップ４０を押圧しつつ加熱するすることにより、端子材４６の先端部が半導体チップ４０の周側面にせり出すように塑性加工することが容易にできる。また、端子１４が柔軟性を有する導電性ゴムに形成されているので、外部装置との接続が容易にできる。
【００９６】
（第５の実施の形態）
図５は、本発明の第５の実施の形態に係る半導体チップの断面図である。本実施の形態で説明する内容は、他の実施の形態に適用することができる。
【００９７】
図５に示すように、半導体チップ４０の能動素子形成面４２には、保護膜４８がその全面に渡って形成されている。また、能動素子形成面４２の電極パッド４４上にのみ端子５６が設けられるとともに、電極パッド４４および端子５６の一部が保護膜４８の側面５０側に露出している。また、端子５６は、ハンダで形成されている。さらに、保護膜４８は、熱硬化性樹脂によって形成されている。電極パッド４４の材質等については、本発明の第１の実施の形態と同様である。
【００９８】
以上の構成によれば、電極パッド４４および端子５６の一部が保護膜４８の側面５０側に露出しているので、本発明の第１の実施の形態と同様に半導体チップ４０の側面５８側から電気的に接続することが可能である。なお、端子５６は、ハンダの他に、金、銅などの金属や、それらの複合材料、導電性ペーストなどの有機導電材料など、他の導電性材料で形成しても良い。また、保護膜４８は、熱硬化性樹脂のほかに、本発明の第１の実施の形態と同じ樹脂を用いても良い。
【００９９】
さらに、本実施の形態に係る半導体チップを積層した半導体装置の例について述べる。図６は、本実施の形態に係る半導体チップ４０Ａ、４０Ｂを積層して構成された半導体装置を示したものである。積層された半導体チップ４０Ａ、４０Ｂは、接着剤６０によって相互に接着されており、くわえて、それぞれの電極パッド４４Ａ、４４Ｂおよび端子５６Ａ、５６Ｂがワイヤ６２によって接続されている。また、半導体チップ４０Ａ上に設けられた２層目の保護膜４８Ａから露出する端子（図示せず）と、半導体チップ４０Ｂ上に設けられた２層目の保護膜（図示せず）から露出する端子（図示せず）と、がワイヤ６２によって電気的に接続されている。
【０１００】
さらに、外部接続用ワイヤ６４によって図示しない外部装置に接続されている。なお、ワイヤ６２は金により形成されている。接着剤６０は、エポキシ系などの絶縁性がある樹脂を用いたものであればどのようなものでも良い。
【０１０１】
半導体装置は、同一の大きさの半導体チップを積層する場合でも、半導体チップ４０Ａ、４０Ｂの側面５８Ａ、５８Ｂ側に露出した電極パッド４４Ａ、４４Ｂおよび端子５６Ａ、５６Ｂを利用することによって、相互接続が容易にでき、外部装置との接続も外部接続用ワイヤ６４を介して容易にできる。さらに、半導体チップの相互接続のためにインターポーザのような補助的手段を利用する必要がない。
【０１０２】
なお、積層する半導体チップは、この構成により積層が可能な限り何層積層しても良い。また、ワイヤの６２の材質は、金に限られるものではなく、アルミニウムなど他の金属を適宜利用しても良い。また、半導体チップ４０Ａ、４０Ｂの間に放熱板を挟み込んで積層する構成にしても良い。さらに、以上の例においては、半導体チップ４０Ａ、４０Ｂ相互の接続、および外部装置との接続を、ワイヤによって行うものとしたが、印刷により配線パターンを形成する、ヒートシールを貼り付けるなど、他の方法によって行っても良い。
【０１０３】
（第６の実施の形態）
次に、本発明の第６の実施の形態に係る半導体チップの製造方法について述べる。図７は、本実施の形態に係る半導体チップの製造工程の説明図である。
【０１０４】
まず、図７（Ａ）に示すように、半導体ウエハ６６の電極パッド４４上にハンダペースト６８を塗布して加熱する。なお、図７（Ａ）に示したように、隣接する半導体チップ４０の電極パッド４４間の半導体ウエハ６６の表面にハンダペースト６８を塗布しても良い。また、電極パッド４４上にメッキ、印刷、ボール搭載などの方法で形成しても良い。
【０１０５】
次に、図７（Ｂ）に示すように、半導体ウエハ６６上に保護膜４８を塗布する。なお、ポッティング、蒸着、トランスファーモールドなどの方法で当該部分を保護する保護膜４８を形成しても良い。なお、２層目の保護膜及び端子の形成方法は、第２の実施の形態で説明した内容を適用してもよい。
【０１０６】
次に、図７（Ｃ）に示すように、図示しないウエハシートを半導体ウエハ６６の裏面に貼り付け、ダイサにより半導体ウエハ６６を保護膜４８側から半導体チップ毎にハーフカットする。なお、ハーフカットする方法としては、ダイサによりダイシングする方法に限らず、半導体ウエハ６６とともに、保護膜４８をハーフカットすることが可能であるならば、ドライエッチングまたはウェットエッチングでハーフカットしても良い。エッチング法による場合、エッチングの対象毎にエッチングガスまたはエッチング溶液等を切り替えても良い。そして、半導体ウエハ６６の裏面側をラッピング装置により研磨して、半導体ウエハ６６を半導体チップ４０に断裁する。なお、ダイサにより半導体ウエハ６６をフルカットしても良い。
【０１０７】
半導体ウエハ６６は、図７（Ｃ）に示すように電極パッド４４が露出するように切断してもよい。例えば、ハンダペースト６８を切断しながら電極パッド４４の端部もわずかに削る。あるいは、図７（Ｄ）に示すように電極パッド４４が露出しないように半導体ウエハ６６を切断してもよい。例えば、複数の電極パッド４４の間隔よりも狭い切り溝によって、半導体ウエハ６６を切断する。こうすることで、電極パッド４４は、ハンダペースト６８によって覆われ、保護膜４８の側面５０から露出しないようになる。いずれの場合でも、ハンダペースト６８における保護膜４８の側面に露出する部分は、端子となる。この端子は、半導体チップの能動素子形成面の直上に形成されたものである。
【０１０８】
以上の工程は、すべてウエハプロセスであり、各半導体チップに対する処理を一括して行うことができる。
【０１０９】
（第７の実施の形態）
図８は、本発明の第７の実施の形態に係る半導体チップを説明する図である。図８に示すように、保護膜を３層積層させても良い。すなわち、半導体チップ７０の能動素子形成面７２に保護膜８０Ａ、８０Ｂ、８０Ｃを積層させて設ける。そして、保護膜８０Ｂに形成された端子７４Ｂをビアコンタクト７６Ａを介して電極パッド７８Ｂに接続し、保護膜８０Ｃに形成された端子７４Ｃをビアコンタクト７６Ｂおよび７６Ａを介して電極パッド７８Ｃに接続する。なお、電極パッドは、電極パッド７８Ａ、７８Ｂ、７８Ｃの順に内側に向かって配列されている。さらに、ある層のビアコンタクトにその上層のビアコンタクトを接続すれば、保護膜を４層以上積層させることも可能である。なお、電極パッドの配列は、３列に限られるものではなく、４列以上、あるいは能動素子の配置等に応じて適当な位置に設けても良い。
【０１１０】
（第８の実施の形態）
図９は、本発明の第８の実施の形態に係る半導体装置を示す図である。本実施の形態は、第１の実施の形態に係る半導体チップを積層した半導体装置を２個連接したものである。すなわち、半導体チップ１０を複数個積層した半導体装置８２Ａと、半導体チップ１０を複数個積層した半導体装置８２Ｂと、を並置した状態で接続したものである。また、半導体装置８２Ａと半導体装置８２Ｂとの間には、異方性導電膜８４が設けられている。
【０１１１】
図９に示したように、第１の実施の形態に係る半導体チップ１０を積層した半導体装置は、複数個並置して接続することが容易にできる。また、異方性導電膜８４を半導体装置間に介在させたので、異方性導電膜８４に含有される導電粒子が端子１４Ａ、１４Ｂ間の接続の確実性を高める。
【０１１２】
（第９の実施の形態）
図１０は、本発明の第９の実施の形態に係る半導体装置を示す図である。この半導体装置は、異なる大きさの半導体チップを積層して一体としたものである。すなわち、保護膜を多層化した半導体チップ９０Ａにおいて、保護膜９６Ａ上に、半導体チップ９０Ａと大きさの異なる別の半導体チップ９０Ｂを設けている。また、半導体チップ９０Ａの電極パッド９２Ａは、端子９４Ａと接続されて外部装置との接続が可能に設けられている。また、半導体チップ９０Ａの他の電極パッド（図示せず）は、端子９４Ｂと接続されて外部装置との接続が可能に設けられている。電極パッド９２Ｂは、ビアコンタクト９８を介して端子９４Ｃと接続されている。くわえて、端子９４Ｃは半導体チップ９０Ｂの電極パッド９２Ｃに接続されている。なお、半導体チップ９０Ｂは、保護膜９６Ｂによって封止されている。
【０１１３】
以上の構成によれば、半導体装置は、異なる大きさの半導体チップを積層して１つの半導体チップとすることが可能である。また、積層される半導体チップ間の電気的接続を確保できる上、外部との電気的接続も容易である。さらに、上方の半導体チップ９０Ｂを保護膜９６Ｂによって封止しているので、電極パッド９２Ｃ周辺などへの水分等の侵入を防止することができる。
【０１１４】
なお、積層される保護膜の層数を増やして、半導体チップの積層数を増やしても良い。また、半導体チップのほかに、抵抗やコンデンサ等の受動素子を設けても良い。さらに、半導体チップを封止する保護膜と他の保護膜との材質を異なるものとしてもよい。また、これらの保護膜の厚さを異なるものとしても良い。さらに、これらの保護膜に形成された端子および／またはビアの形状をそれぞれ異なるものとしても良い。くわえて、これらの端子および／またはビアの材質についても異なるものとしても良い。
【０１１５】
（第１０の実施の形態）
図１１は、本発明の第１０の実施の形態に係る半導体装置を基板に実装した状態を示す断面図である。図１１に示すように、半導体チップ１００を積層して１つの半導体装置としている。さらに、半導体装置を基板１０２に異方性導電膜８４を用いて実装している。また、半導体チップ１００に保護膜１０４Ａ、１０４Ｂを積層して設け、それぞれに形成された端子１０６Ａ、１０６Ｂの露出部１０８Ａ、１０８Ｂが、保護膜１０４Ａ、１０４Ｂの基板１０２の配線パターン８８との接続面に集中するように形成している。
【０１１６】
以上の構成によれば、端子１０６Ａ、１０６Ｂの露出部１０８Ａ、１０８Ｂが保護膜１０４Ａ、１０４Ｂの基板１０２の配線パターン８８との接続面に集中しているので、基板１０２に積層された半導体チップ１００の１つの側面を接続するだけで、当該半導体装置の実装を行うことができる。
【０１１７】
本実施の形態においては、側面において電気的接続が可能な半導体チップを積層するので、略同一の大きさの半導体チップを積層することができる。
【０１１８】
（第１１の実施の形態）
図１２及び図１３は、本発明を適用した第１１の実施の形態に係る半導体装置を示す図である。なお、図１３は、半導体装置の側面図であり、図１２は、図１３のXII−XII線断面図である。
【０１１９】
本実施の形態に係る半導体装置は、半導体チップ１１０を有する。半導体チップ１１０の平面形状は一般的には矩形である。半導体チップの一方の面に、複数の電極１１２が形成されている。電極１１２は、半導体チップ１１０の面の少なくとも１辺（多くの場合、２辺又は４辺）に沿って並んでいる（ペリフェラル型）。また、電極１１２は、半導体チップ１１０の面の中央部に並んでいてもよい。あるいは、電極１１２は、半導体チップ１１０の面の端部及び中央部に並んで面配列されている場合がある（エリアアレイ型）。各電極１１２は、アルミニウムなどで薄く平らに形成されたパッドと、その上に形成されたバンプと、からなることが多い。バンプが形成されない場合は、パッドのみが電極となる。電極１１２の少なくとも一部を避けて半導体チップ１１０には、パッシベーション膜（図示しない）が形成されている。パッシベーション膜は、例えば、ＳｉＯ₂、ＳｉＮ、ポリイミド樹脂などで形成することができる。パッシベーション膜は電気的に絶縁性を有する層である。
【０１２０】
パッシベーション膜以外に、半導体チップ１１０の電極１１２が形成された面に絶縁層１２０が形成されている。絶縁層１２０は、電気的に絶縁性を有する。本実施の形態では、絶縁層１２０は、複数層の絶縁層（例えば第１〜第３の絶縁層）１２１〜１２３からなるが、１層からなる場合であってもよい。複数層の絶縁層１２１〜１２３は、外見上複数層に見える場合や、それぞれの材料が異なる場合などがある。製造工程において、複数層の絶縁層１２１〜１２３を順に形成しても、同一材料で各層を形成して外見上１層に見えれば、その絶縁層１２０は１層とみなしてもよい。あるいは、少なくとも境界が表れていれば複数層とみなしてもよい。
【０１２１】
絶縁層１２０は、応力を吸収する程度に変形するが、一定の形状を維持できる性質を有していることが好ましい。ただし、このことは本発明の必須要件ではない。例えば、ポリイミド樹脂等を使用してもよく、中でもヤング率が低いもの（例えばオレフィン系のポリイミド樹脂等）を用いることが好ましい。ヤング率は、３００ｋｇ／ｍｍ²以下程度であることが好ましい。あるいは、絶縁層１２０として、シリコーン変性ポリイミド樹脂、エポキシ樹脂やシリコーン変性エポキシ樹脂等を用いてもよい。このような材料で絶縁層１２０を形成することで、電極１１２と配線１１４又はビア１１６との接合部への応力集中を低減することができる。あるいは、絶縁層１２０として、第１の実施の形態で説明した保護膜２０Ａ、２０Ｂを形成するための材料を使用してもよい。絶縁層１２０も保護膜となる場合がある。
【０１２２】
半導体チップ１１０の電極１１２には、配線１１４又はビア１１６が電気的に接続されている。例えば、電極１１２上に、配線１１４又ビア１１６が直接接合されている。
【０１２３】
配線１１４は、横方向（半導体チップ１１０の面と平行な方向）に電気的な接続を図る部分である。配線１１４は、銅（Ｃｕ）、クローム（Ｃｒ）、チタン（Ｔｉ）、ニッケル（Ｎｉ）、チタンタングステン（Ｔｉ−Ｗ）、金（Ａｕ）、アルミニウム（Ａｌ）、ニッケルバナジウム（ＮｉＶ）、タングステン（Ｗ）のうちのいずれかを積層して、あるいはいずれかの一層で形成することができる。
【０１２４】
電極１１２に接合された配線１１４は、電気的な絶縁が十分に図れるのであれば、図示しないパッシベーション膜上に形成してもよい。電極１１２が半導体チップ１１０の端部にのみ形成されていれば、配線１１４は、端部に位置する電極１１２から中央に向かう部分を有する。例えば、図１２において、半導体チップ１１０の左端に位置する電極１１２は、紙面の裏面方向（図１３では右方向）に延びる部分を有する。
【０１２５】
複数の絶縁層１２１〜１２３が形成されている場合、各配線１１４を、いずれかの絶縁層１２１（１２２）上に形成してもよい。本発明で必須要件ではないが、本実施の形態では、配線１１４の上に、いずれかの絶縁層１２２（１２３）が形成されている。したがって、最も半導体チップ１１０から離れた位置にある配線１１４は、最上層に位置する絶縁層１２３の下に形成されている。こうすることで、配線１１４の表面が絶縁層１２１〜１２３によって覆われて保護される。
【０１２６】
異なる絶縁層１２１〜１２３上に形成された配線１１４は、ビア１１６によって電気的に接続されている。すなわち、ビア１１６が形成された絶縁層（例えば１２２）よりも上に形成された配線１１４は、そのビア１１６に電気的に接続されている。ビア１１６と配線１１４とは一体的に形成してあってもよい。
【０１２７】
ビア１１６は、縦方向（絶縁層１２０の厚さ方向又は複数の絶縁層１２１〜１２３の積層方向）に電気的な接続を図る部分である。ビア１１６も、上述した配線１１４を形成するための材料で形成することができる。電極１１２が面配列された場合（エリアアレイ型チップ）のように、半導体チップ１１０の面上に配線１１４を形成するスペースがない場合や、パッシベーション膜だけでは電気的な絶縁が不十分である場合には、全ての電極１１２上に、ビア１１６を設けてもよい。その場合、配線１１４は、電極１１２には直接接合されず、ビア１１６から延びるように形成される。また、電極１１２が形成された面（例えばパッシベーション膜の表面）には絶縁層１２０が形成され、電極１１２が形成された面と配線１１４との間には、絶縁層１２０の一部（複数層の絶縁層のうちの少なくとも１層であってもよい）が介在する。
【０１２８】
ビア１１６は、複数の絶縁層１２１、１２２のいずれかを貫通して電気的な接続を図る。ビア１１６は、絶縁層１２１、１２２に形成されたビア孔１２４、１２８（図１４（Ａ）〜図１５（Ｅ）参照）に設けられた導電膜１２６、１３４からなる。ビア孔１２４、１２８は、テーパが付された壁面によって形成されてすり鉢状をなしていてもよいし、垂直に立ち上がる壁面によって形成されて円筒状をなしていてもよい。ビア孔１２４、１２８に導電体が充填されていてもよいし（フィルドビア）、ビア孔１２４、１２８の壁面に導電膜１２６、１３４が形成されてもよい（コンフォーマルビア）。
【０１２９】
ビア１１６は、１層の絶縁層（１２１又は１２２）の両面間の電気的な接続を図るものであってもよい。あるいは、２層以上の隣り合う絶縁層（例えば１２１、１２２）を併せてなる層の両面間を電気的に接続するものであってもよい（スキップビア）。ビア１１６は、電極１１２、配線１１４、他のビア１１６のうちいずれかの上に形成される。
【０１３０】
絶縁層１２０の側面から露出して、複数の端子１１８が設けられている。本実施の形態では、各端子１１８は、いずれかの配線１１４の端部である。配線１１４が、積層された一対の絶縁層（例えば１２２、１２３）間に形成されていれば、端子１１８も、その一対の絶縁層（例えば１２２、１２３）間に形成される。
【０１３１】
複数の端子１１８は、絶縁層１２０のいずれか１つの側面のみに露出して形成されていてもよいし、複数の側面に露出して形成されていてもよい。
【０１３２】
少なくとも１つの端子１１８は、いずれかの電極１１２に電気的に接続されている。全ての端子１１８が複数の電極１１２に電気的に接続されていてもよい。複数の電極１１２に電気的に接続された複数の端子１１８同士が電気的に接続されていてもよい。あるいは、電極１１２に電気的に接続されない複数の端子１１８同士が電気的に接続されていてもよい。あるいは、ＧＮＤに電気的に接続される端子１１８を、他の部材（例えば放熱部材や補強部材など）に電気的に接続してもよい。
【０１３３】
端子１１８は、複数列（図１３に示す２列に限らず３列以上でもよい）で並んで露出している。すなわち、いずれかの端子１１８と、他のいずれかの端子１１８とは、半導体チップ１１０から異なる高さに位置する。本実施の形態では、複数（３つ以上）の端子１１８が、千鳥状（千鳥格子状）に並んでいる。このような配列によれば、隣同士の端子１１８のピッチを大きくすることができる。特に、半導体チップ１１０の電極１１２のピッチよりも、端子１１８のピッチを大きくすることができる。すなわち、電極１１２のピッチが狭い場合には、本発明を適用することで、ピッチ変換を行うことができる。
【０１３４】
端子１１８は、絶縁層１２０の側面から露出していれば、絶縁層１２０と面一であってもよいし、絶縁層１２０から窪んでいてもよいし、絶縁層１２０から突出していてもよい。配線１１４の端部に、ハンダボールなどのロウ材を設けることで端子１１８を形成してもよい。
【０１３５】
本実施の形態に係る半導体装置は、上述したように構成されており、以下その製造方法を説明する。図１４（Ａ）〜図１５（Ｅ）は、本実施の形態に係る半導体装置の製造方法を説明する図である。図１５（Ｅ）には、この方法によって製造された半導体装置を、図１３に示す半導体装置のXV−XV線断面に対応して示してある。
【０１３６】
図１４（Ａ）に示すように、半導体ウエハ１３０を用意する。半導体ウエハ１３０には、複数の電極１１２が形成されている。なお、図１４（Ａ）には、一部の電極１１２を省略してある。半導体ウエハ１３０における電極１１２を有する面に、絶縁層１２１を設ける。液状の材料で絶縁層１２１を形成してもよい。例えば、半導体ウエハ１３０をスピンコータで回転しながら、絶縁層１２１の材料をポッティングしても良い。これによれば、絶縁層１２１を所定の厚さで形成することが容易にできる。絶縁層１２１は、後述するダイシングラインをまたいで形成する。半導体ウエハ１３０における電極１１２が形成された面の全面に絶縁層１２１を形成してもよい。
【０１３７】
図１４（Ｂ）に示すように、絶縁層１２１から電極１１２を露出させる。予め電極１１２が露出するように絶縁層１２１を形成してもよいが、電極１１２を覆うように絶縁層１２１を形成してから、その一部を除去してもよい。例えば、絶縁層１２１における電極１１２上に、ビア孔１２４を形成してもよい。図１４（Ｂ）に示すビア孔１２４は、すり鉢状をなしているが、円筒状をなしていてもよいし、それ以外の形状であってもよい。
【０１３８】
ビア孔１２４を形成するために、絶縁層１２１は、エネルギー感応性（例えば感光性）を有することが好ましい。そうすれば、マスク（例えばフォトマスク）を使用して、ビア孔１２４を簡単に形成することができる。あるいは、絶縁層１２１上に、レジストを形成してパターニング（露光、現像）し、これをマスクとして絶縁層１２１をエッチングしてもよい。
【０１３９】
図１４（Ｃ）に示すように、絶縁層１２１上に導電膜１２６を形成する。絶縁層１２１の表面の全面に導電膜１２６を形成してもよい。絶縁層１２１から電極１１２が露出しているので、電極１１２及び絶縁層１２１上に導電膜１２６を形成する。
【０１４０】
導電膜１２６は、配線１１４の材料として前述したもので形成する。例えば、メッキ（特に無電解メッキ）で導電膜１２６を形成することができる。
【０１４１】
図１４（Ｄ）に示すように、導電膜１２６を、ビア１１６及び配線（図１２参照）を含むようにパターニングする。例えば、リソグラフィ技術を適用して、導電膜１２６をエッチングしてもよい。あるいは、直接、ビア１１６及び配線（図１２参照）を含むように、導電膜１２６を形成してもよい。その場合には、インクジェットによる吹き付けを適用しても良いし、パターニングされたレジストを形成してから無電解メッキを施すなどの方法を適用してもよい。
【０１４２】
また、導電膜１２６は、ダイシングライン１３２をまたぐ部分を有するようにパターニングしてもよい。こうすることで、ダイシングによって、導電膜１２６の端部を、絶縁層１２１から露出させることができる。導電膜１２６の露出した部分は、端子１１８となる。
【０１４３】
図１４（Ｅ）に示すように、パターニングされた導電膜１２６上に、絶縁層１２２を形成する。絶縁層１２２は、ダイシングライン１３２をまたぐように形成する。絶縁層１２２は、導電膜１２６を全て覆っていてもよい。
【０１４４】
図１５（Ａ）に示すように、絶縁層１２２にビア孔１２８を形成する。ビア孔１２８は、絶縁層１２１に形成されたビア１１６又は配線（図示せず）上に形成する。
【０１４５】
図１５（Ｂ）に示すように、絶縁層１２２上に導電膜１３４を形成し、図１５（Ｃ）に示すように導電層１３４をパターニングし、図１５（Ｄ）に示すように、絶縁層１２３を形成する。その詳細については、図１４（Ｃ）〜図１４（Ｅ）を参照して説明した内容が該当する。
【０１４６】
図１５（Ｅ）に示すように、半導体ウエハ１３０をダイシングして、個々の半導体装置を得る。ここで、導電膜１２６（導電膜１３４については図示せず）におけるダイシングラインをまたぐ部分が切断される。その結果、導電膜１２６の切断面が絶縁層１２０から露出して端子１１８が形成される。
【０１４７】
本実施の形態によれば、端子１１８を簡単に形成することができる。なお、上記製造方法において、上述した半導体装置の構成に起因する形状や構造を得られるように、工程が行われる。また、上記製造方法では、半導体ウエハ１３０から複数の半導体装置を製造したが、半導体チップ１１０を加工して個々の半導体装置を製造してもよい。
【０１４８】
図１６には、本発明を適用した半導体装置１を実装した回路基板１０００が示されている。回路基板１０００には例えばガラスエポキシ基板等の有機系基板を用いることが一般的である。回路基板１０００には例えば銅からなる配線パターン１１００が所望の回路となるように形成されていて、それらの配線パターン１１００と半導体装置の端子とを機械的に接続することでそれらの電気的導通を図る。
【０１４９】
そして、本発明を適用した半導体装置を有する電子機器２０００として、図１７には、ノート型パーソナルコンピュータ２０００が示されており、図１８には携帯電話３０００が示されている。
【０１５０】
なお、本実施の形態で使用した半導体チップの代わりに電子素子（能動素子か受動素子かを問わない）を使用して電子部品を製造することができる。このような電子素子を使用して製造される電子部品として、例えば、光素子、抵抗器、コンデンサ、コイル、発振器、フィルタ、温度センサ、サーミスタ、バリスタ、ボリューム又はヒューズなどがある。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態に係る半導体チップの断面図である。
【図２】本発明の第２の実施の形態に係る半導体チップの製造工程の説明図である。
【図３】本発明の第３の実施の形態において、ハンダボールを設けた半導体チップを示す断面図である。
【図４】本発明の第４の実施の形態に係る半導体チップの断面図である。
【図５】本発明の第５の実施の形態に係る半導体チップの断面図である。
【図６】本発明の第５の実施の形態に係る半導体チップを積層してなる半導体装置の一例を示す断面図である。
【図７】本発明の第６の実施の形態に係る半導体チップの製造工程の説明図である。
【図８】本発明の第７の実施の形態に係る半導体チップの断面図である。
【図９】本発明の第８の実施の形態に係る半導体チップを積層した半導体装置を２個連接した状態を示す断面図である。
【図１０】本発明の第９の実施の形態に係る半導体チップの断面図である。
【図１１】本発明の第１０の実施の形態に係る半導体チップを積層してなる半導体装置を基板に実装した状態を示す断面図である。
【図１２】本発明の第１１の実施の形態に係る半導体チップの断面図である。
【図１３】本発明の第１１の実施の形態に係る半導体チップの側面図である。
【図１４】本発明の第１１の実施の形態に係る半導体チップの製造工程の説明図である。
【図１５】本発明の第１１の実施の形態に係る半導体チップの製造工程の説明図である。
【図１６】本発明を適用した実施の形態に係る回路基板を示す図であり、
【図１７】本発明を適用した実施の形態に係る電子機器を示す図であり、
【図１８】本発明を適用した実施の形態に係る電子機器を示す図である。
【符号の説明】
１０半導体チップ
１０Ａ半導体チップ
１０Ｂ半導体チップ
１２電極パッド
１２Ａ電極パッド
１２Ｂ電極パッド
１４端子
１４Ａ端子
１４Ｂ端子
１６Ａ露出部
１６Ｂ露出部
１８能動素子形成面
２０保護膜
２０Ａ保護膜
２０Ｂ保護膜
２２側面
２４ビアコンコンタクト
２８側面
２８Ａ側面
２８Ｂ側面
３０半導体ウエハ
３２能動素子形成面
３４金属膜
４０半導体チップ
４０Ａ半導体チップ
４０Ｂ半導体チップ
４２能動素子形成面
４４電極パッド
４６端子材
４８保護膜
４８Ａ保護膜
５０側面
５４端子
５６端子
５６Ａ端子
５６Ｂ端子
５８側面
５８Ａ側面
５８Ｂ側面
６６半導体ウエハ
７０半導体チップ
７２能動素子形成面
７４Ａ端子
７４Ｂ端子
７４Ｃ端子
７６Ａビアコンタクト
７６Ｂビアコンタクト
７８Ａ電極パッド
７８Ｂ電極パッド
８０Ａ保護膜
８０Ｂ保護膜
８０Ｃ保護膜[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a method for manufacturing a semiconductor chip.
[0002]
[Background]
In the field of semiconductor devices, in recent years, for the purpose of reducing the size and weight of semiconductor devices, many semiconductor chips are provided in a single package, in particular, each semiconductor chip is provided in a stacked state. Such a semiconductor device is called a multichip package (MCP) or a multichip module (MCM). A specific example of such an apparatus is the invention of Japanese Utility Model Laid-Open No. 62-158840. That is, a plurality of chips are stacked in a single ceramic package, and the electrodes of each chip are connected by wires. As another example, as in the invention of JP-A-11-135711, a semiconductor chip is mounted on a wiring board called an interposer, the interposers are connected to each other, and stacked to form a single semiconductor device. Is.
[0003]
[Problems to be solved by the invention]
However, in a normal semiconductor chip, electrical continuity cannot be ensured on the peripheral side surface. Therefore, in the case of the invention of Japanese Utility Model Laid-Open No. 62-158840, when the semiconductor chips to be stacked are substantially the same size, the semiconductor chip other than the semiconductor chip located at the top is the semiconductor whose electrode is located above. Since they are hidden by the chip, their bonding becomes difficult. In the invention of Japanese Patent Application Laid-Open No. 11-135711, it is easy to stack semiconductor chips of substantially the same size to form a single semiconductor device. However, each semiconductor chip is mounted on an interposer, and further, the interposer Therefore, a much more complicated manufacturing process is required than the invention of Japanese Utility Model Laid-Open No. 62-158840.
[0004]
The present invention has been made to solve the above problems, and an object of the present invention is to provide a method of manufacturing a semiconductor chip that can be electrically connected from the side.
[0005]
[Means for Solving the Problems]
The present invention
In a method for manufacturing a semiconductor chip in which an electrode is formed on an active element formation surface,
A first step of forming an insulating lower protective film on a first surface of the semiconductor wafer, which is an assembly of the semiconductor chips, provided with the electrodes;
A second step of removing at least a portion of the lower protective film provided on the electrode;
A third step of forming a conductive film on the lower protective film and the electrode;
A fourth step of disposing a conductive material at a site formed on the electrode of the conductive film;
A fifth step of removing a portion of the conductive film connecting electrodes formed at least in a region to be a single semiconductor chip;
A sixth step of forming an upper protective film on the lower protective film and the conductive film, having an insulating property and having a thickness that covers at least the conductive film;
A seventh step of cutting the semiconductor wafer, the lower protective film, the conductive film, and the upper protective film for each semiconductor chip, and exposing a cut surface of the conductive film to a side surface of the semiconductor chip;
After the seventh step, the semiconductor chip is pressurized from a direction substantially orthogonal to the active element formation surface, the active element formation surface is heated, and the conductive material protrudes from the side surface of the semiconductor chip. 8 processes,
It is characterized by having at least.
[0061]
DETAILED DESCRIPTION OF THE INVENTION
Embodiments of the present invention will be described below, but the present invention is not limited to the following embodiments. In addition, although this invention describes the invention which concerns on a semiconductor chip and a semiconductor device, in any case, members, such as a protective material, an insulating film, and a terminal, are provided in the semiconductor chip.
[0062]
Therefore, the invention related to the semiconductor chip may be regarded as the invention related to the semiconductor device, and vice versa. In addition, the description of the embodiment of the invention relating to the semiconductor chip may be applied to the embodiment of the invention relating to the semiconductor device, and vice versa.
[0063]
Similarly, an invention related to a semiconductor chip manufacturing method may be regarded as an invention related to a semiconductor device manufacturing method, or vice versa. Further, the description of the embodiment of the invention relating to the semiconductor chip manufacturing method may be applied to the embodiment of the invention relating to the semiconductor device manufacturing method, and vice versa.
[0064]
In the following description, the contents described in any of the embodiments can be applied to other embodiments.
[0065]
(First embodiment)
FIG. 1 is a sectional view showing a semiconductor chip in which a protective film according to a first embodiment of the present invention is multilayered.
[0066]
On the active element forming surface 18 of the semiconductor chip 10, an electrode pad 12A is provided near the edge thereof, and an electrode pad 12B is provided in an inner region thereof. Therefore, the semiconductor chip 10 has electrode pads 12A and 12B arranged in two rows. The electrode pads 12A may be formed on two opposite sides of the peripheral portion of the active element forming surface 18 of the semiconductor chip 10, or may be provided on other numbers of sides such as four sides of the peripheral portion. good. The electrode pads 12A and 12B are generally used as electrodes or wirings such as aluminum (Al), aluminum-silicon (Al-Si), copper, aluminum-silicon-copper (Al-Si-Cu). Any material may be used. In addition, a metal layer generally known as an under bump metal (e.g., Ti-W) is provided on the electrode pads 12A and 12B so that the connection with the terminal 14A or the via contact 24 can be easily and stably performed. , Pt—Au, Ni, Cu—Au, etc.) may be formed, and the terminal 14A or the via contact 24 may be formed thereon. An insulating film may be formed on the active element forming surface 18 or the side surface 22 of the semiconductor chip 10 by a method such as potting, vapor deposition, or transfer molding.
[0067]
A protective film (lower protective film) 20A and a protective film (upper protective film) 20B provided on the protective film 20A are provided immediately above the active element formation surface 18. In the semiconductor chip 10, protective films 20A and 20B are provided on the entire surface of the active element formation surface 18 on which the electrode pads 12A and 12B are provided. The protective films 20A and 20B may have any thickness as long as they can cover the terminals 14A and 14B. For example, when the semiconductor chip 10 is as thin as 50 μm, the semiconductor chip 10 may be formed to have a thickness of, for example, 50 μm or more in order to exert an effect as a reinforcing material of the semiconductor chip 10. On the contrary, when the semiconductor chip 10 has a sufficient thickness, the minimum necessary thickness that can cover the terminals 14A and 14B may be set.
[0068]
The protective films 20A and 20B are made of polyimide resin by a method described later and have flexibility. Since polyimide has flexibility, it protects the terminals 14A and 14B from external impacts. The material of the protective films 20A and 20B is not limited to polyimide resin, and silicon resin and liquid crystal resin rich in flexibility and heat resistance can also be preferably used. In addition, a resin such as PET, ABS, or BCB may be used.
[0069]
Since the active element forming surface 18 of the semiconductor chip 10 is entirely covered with the protective films 20A and 20B, it is not electrically connected from the active element forming surface 18 side.
[0070]
In the protective film 20A, a terminal 14A and a via contact (via) 24 formed in the same shape in the same process as the terminal 14A are provided. Further, the terminal 14A is connected to the electrode pad 12A, and the via contact 24 is connected to the electrode pad 12B. Further, the terminal 14 </ b> B formed on the protective film 20 </ b> B is provided in a state of being connected to the via contact 24. Therefore, in the semiconductor chip 10, the electrode pad 12A can be externally connected by the terminal 14A provided on the protective film 20A, and the electrode pad 12B can be externally connected by the terminal 14B provided on the protective film 20B.
[0071]
On the electrode pad 12A, a terminal 14A is connected to the electrode pad 12A and provided away from the active element forming surface 18. Since the terminals 14A and 14B are provided in a state separated from the active element formation surface 18, occurrence of a short circuit due to contact with the active element formation surface 18 is prevented. The terminals 14A and 14B have exposed portions 16A and 16B exposed to the outside on the side surfaces 28A and 28B of the protective films 20A and 20B, but the other portions are completely covered with the protective films 20A and 20B. If the portions other than the exposed portions 16A and 16B of the terminals 14A and 14B are covered with the protective films 20A and 20B, a short circuit occurs between the upper and lower semiconductor chips 10 when a plurality of semiconductor chips 10 are stacked. Can be prevented. If the terminals 14A and 14B are formed of gold, the deformation of the protective film 20 is followed. Furthermore, the material of the terminals 14A and 14B is not limited to gold, and other conductive metals such as copper (Cu) and nickel (Ni) may be used.
[0072]
In this embodiment having the above configuration, the terminals 14A and 14B electrically connected to the electrode pads 12A and 12B are exposed on the side surfaces 28A and 28B of the protective films 20A and 20B. The semiconductor chip 10 can be electrically connected from the side surface 22 side.
[0073]
The exposed portions 16A and 16B may protrude from the side surfaces 28A and 28B. When connecting the external device to the terminals 14A and 14B, if the protective films 20A and 20B are pressurized, or heated and pressurized, the side surfaces 28A and 28B of the protective films 20A and 20B slightly bulge out to the side, Since the exposed portions 16A and 16B of 14A and 14B protrude slightly, it is easy to ensure electrical continuity with an external device such as a substrate.
[0074]
According to the above configuration, since the terminals 14A and 14B are provided in two layers, even if the electrode pads 12A are arranged in two rows around the surface on the active element formation surface 18, the arrangement does not matter regardless of the arrangement. It becomes possible to electrically connect the electrode pad 12A and the external device. Therefore, in the semiconductor chip according to the prior art, in order to ensure electrical connection with the outside, the electrode pads had to be arranged at a very narrow pitch around the active element formation surface. In the embodiment, the electrode pads can be provided with a wide pitch.
[0075]
As described above, the protective films 20A and 20B are stacked and the terminals 14A and 14B are multi-layered, so that there are no restrictions on the portions where the electrode pads 12A and 12B are formed on the active element forming surface 18 of the semiconductor chip 10. . In addition, since the terminal pitch can be ensured to be considerably wide, it is easy to form a wiring pattern such as a substrate to which the semiconductor chip 10 is connected.
[0076]
The protective films 20A and 20B may be made of different materials. Further, the thicknesses of the protective films 20A and 20B may be different. Furthermore, the shapes of the terminals 14A and 14B and / or the vias 24 formed in the protective films 20A and 20B may be different from each other. In addition, the materials of these terminals 14A and 14B and / or vias 24 may be different. Further, in the terminals 14A and 14B, the exposed portions 16A and 16B may be formed so as to be concentrated on specific surfaces of the protective films 20A and 20B.
[0077]
As a modified example, a part or most of the terminals may be formed so as not to be exposed from the side surfaces of the protective film, and the terminals may be exposed by providing openings in the protective films 20A and 20B. In this case, since electrical connection can be made on the peripheral side surface 22 side and the active element forming surface 18 side of the semiconductor chip 10, the shape of the external device connected to the semiconductor chip 10 and the arrangement of terminals, etc. Increased freedom of configuration. In particular, when the semiconductor chips 10 are stacked to form a single semiconductor device, it can be said that the configuration is suitable for the uppermost semiconductor chip 10.
[0078]
Further, a pin may be connected to each terminal so that the tip of the terminal protrudes from the side surface of the protective film, and connected to a connector or the like via this pin. The terminals and the pins are preferably connected so that the pins are not easily detached by solder or the like. Moreover, it is preferable that the protective film has a thickness necessary to ensure a sufficient interval between the pins. In this case, since the semiconductor device can be directly connected to a connector or the like, the electronic device can be easily downsized.
[0079]
(Second Embodiment)
FIG. 2 is an explanatory diagram of the manufacturing process of the semiconductor chip according to the second embodiment of the present invention.
[0080]
First, as shown in FIG. 2A, a protective film 20 is formed by applying a protective film material to the surface of the semiconductor wafer 30 on which the electrode pads 12 are formed. The material of the protective film 20 may be potted while the semiconductor wafer 30 is rotated by a spin coater. According to this, it is possible to easily form the protective film 20 with a predetermined thickness.
[0081]
Next, as shown in FIG. 2B, a photoresist is applied to the protective film 20, and the photoresist is applied, exposed, and developed, and the portion formed on the electrode pad 12 of the protective film 20 is removed. To do. Then, the portion of the protective film 20 where the photoresist has been removed is removed. The protective film 20 itself may be formed of a photosensitive material, and the protective film 20 may be removed by exposure and development.
[0082]
Next, as shown in FIG. 2C, a metal film 34 is formed by plating. The metal film 34 is preferably formed of gold, but copper or nickel can also be preferably used. The formation method of the metal film 34 is not limited to the plating method, and may be formed by other means such as ink jet spraying as long as it can be formed with a predetermined shape and thickness.
[0083]
Next, as shown in FIG. 2D, a photoresist is applied to the metal film 34, and the photoresist is applied, exposed, and developed, and unnecessary portions of the metal film 34 such as the region indicated by B are removed. For example, in the metal film 34, the part which connects the electrode pads 12 formed in the area | region used as the single semiconductor chip 10A, 10B is removed. Then, the portion of the metal film 34 where the photoresist has been removed is removed to form the terminal 14.
[0084]
Next, as shown in FIG. 2E, a protective film material is further applied to the surface of the semiconductor wafer 30 to thicken the protective film 20. It is assumed that at least the terminal 14 is covered with the thickness. If the protective film 20 having a thickness sufficient to cover the terminals 14 is provided, the protective film 20 serves as a reinforcing plate when the semiconductor wafer 30 is diced.
[0085]
Further, a protective film is applied to a thickness up to the horizontal portion of the terminal formed in the second layer. In the protective film, a portion on the via contact formed in the first protective film 20 is removed to form a via hole. Then, a metal film is formed on the second protective film. Further, a predetermined portion of the metal film is removed. As a result, a second layer terminal and a via contact can be formed. In addition, what is necessary is just to repeat the above process, when forming three or more layers of protective films. Further, it is necessary to provide a sufficient distance between the terminal and the via contact in order to prevent occurrence of a short circuit. Therefore, the metal film is removed in consideration of this point.
[0086]
Next, as shown in FIG. 2F, a wafer sheet (not shown) is attached to the back surface of the semiconductor wafer 30, and the semiconductor wafer 30 is half-cut for each of the semiconductor chips 10A and 10B from the protective film 20 side by a dicer. The half-cutting method is not limited to the dicing method using a dicer. If the protective film 20 can be half-cut together with the semiconductor wafer 30, half-cutting may be performed by dry etching or wet etching. . In the case of the etching method, the etching gas or the etching solution may be switched for each etching target. Then, the back side of the semiconductor wafer 30 is polished by a lapping device, and the semiconductor wafer 30 is cut into a plurality of semiconductor chips 10A and 10B. The semiconductor wafer 30 may be fully cut by a dicer.
[0087]
The above steps are all wafer processes, and the processing for each semiconductor chip can be performed collectively.
[0088]
(Third embodiment)
FIG. 3 is a cross-sectional view showing a semiconductor chip provided with solder balls in the third embodiment of the present invention. The contents described in this embodiment can be applied to other embodiments. In the following description, the same reference numerals are used for the same components as those described in the second embodiment (FIG. 2).
[0089]
That is, as shown in FIG. 3A, solder balls 36 are provided on the terminals 14. The solder ball 36 is also completely covered with the protective film 20. Then, as shown in FIG. 3B, the solder ball 36 is crushed so that it protrudes from the side surface 28 of the protective film 20 to form a protruding portion 38.
[0090]
According to the above configuration, when the protruding portion 38 is heated when the semiconductor chip is mounted on the external device, the protruding portion 38 is melted and the protruding portion 38 and the terminal of the external device are directly connected. Further, the melted protruding portion 38 adheres to the exposed portion 16 of the terminal 14 and enhances the connectivity between the terminal 14 and the terminal of the external device, so that the semiconductor chip can be mounted easily and reliably. In addition, since the solder ball 36 is formed so as to be completely covered with the protective film 20, the melted solder ball 36 adheres to the active element forming surface and causes a problem such as a short circuit. There is no possibility to make it.
[0091]
In order to make it easy to provide the solder balls 36 on the terminals 14, the terminals 14 are preferably formed in a shape suitable for placing the solder balls 36 such as a bowl shape. If the solder ball 36 is tin or a tin-based alloy (conductive material), since the melting point is low, it can be deformed even by heat treatment at a relatively low temperature. Further, instead of providing the solder balls 36, other conductive materials such as solder paste and conductive resin may be provided. In such a case, it is preferable to make the shape of the terminal 14 suitable for providing the conductive material thereon. The conductive material may be formed of conductive rubber or conductive paste.
[0092]
The semiconductor chip provided with the solder ball according to the present embodiment can be formed by the following steps. That is, at the stage where the process of FIG. 2D is completed, the solder ball 36 is disposed on the terminal 14, and then the processes shown in FIGS. 2E and 2F are performed. Then, as shown in FIG. 3A, the solder ball 36 is pressed by heating the vicinity of the terminal 14 of the protective film 20 or the entire protective film 20 while pressurizing the protective film 20 as indicated by the arrow A. Crush. In addition, it is preferable to perform the heating temperature at this time in the range which does not impair the protective film 20. A part of the crushed solder ball 36 protrudes from the side surface of the protective film 20 to form a protruding portion 38. Note that the step of crushing the solder balls 36 may be performed integrally with the step of mounting the semiconductor chip on a substrate or the like.
[0093]
(Fourth embodiment)
FIG. 4 is a sectional view of a semiconductor chip according to the fourth embodiment of the present invention. The contents described in this embodiment can be applied to other embodiments.
[0094]
As shown in FIG. 4A, the semiconductor chip 40 is formed by providing a conductive rubber terminal material 46 on the electrode pad 44 of the active element forming surface 42 and crushing it in the direction indicated by the arrow A. The terminal material 46 may be formed by spraying with an ink jet or the like. As shown in FIG. 4B, the crushed terminal material 46 is pushed out from the side surface (end surface) 50 of the protective film 48 to become a terminal 54 having a protruding portion 52. When the protective film 48 is formed by potting, if the material has a low kinematic viscosity, the material reaches the corners and fine gaps around the terminal material 46.
[0095]
In the present embodiment, by heating the semiconductor chip 40 while pressing it, it is possible to easily perform plastic working so that the tip of the terminal material 46 protrudes to the peripheral side surface of the semiconductor chip 40. Further, since the terminal 14 is formed of flexible conductive rubber, it can be easily connected to an external device.
[0096]
(Fifth embodiment)
FIG. 5 is a sectional view of a semiconductor chip according to the fifth embodiment of the present invention. The contents described in this embodiment can be applied to other embodiments.
[0097]
As shown in FIG. 5, a protective film 48 is formed on the active element forming surface 42 of the semiconductor chip 40 over the entire surface. Further, the terminal 56 is provided only on the electrode pad 44 on the active element forming surface 42, and the electrode pad 44 and a part of the terminal 56 are exposed on the side surface 50 side of the protective film 48. The terminal 56 is made of solder. Furthermore, the protective film 48 is formed of a thermosetting resin. The material or the like of the electrode pad 44 is the same as that of the first embodiment of the present invention.
[0098]
According to the above configuration, since part of the electrode pad 44 and the terminal 56 is exposed on the side surface 50 side of the protective film 48, the side surface 58 side of the semiconductor chip 40 is the same as in the first embodiment of the present invention. Can be electrically connected. In addition to the solder, the terminal 56 may be formed of another conductive material such as a metal such as gold or copper, a composite material thereof, or an organic conductive material such as a conductive paste. In addition to the thermosetting resin, the protective film 48 may use the same resin as that of the first embodiment of the present invention.
[0099]
Further, an example of a semiconductor device in which semiconductor chips according to this embodiment are stacked will be described. FIG. 6 shows a semiconductor device configured by stacking semiconductor chips 40A and 40B according to the present embodiment. The stacked semiconductor chips 40A and 40B are bonded to each other by an adhesive 60. In addition, the electrode pads 44A and 44B and the terminals 56A and 56B are connected by wires 62. Further, a terminal (not shown) exposed from the second protective film 48A provided on the semiconductor chip 40A and a second protective film (not shown) provided on the semiconductor chip 40B are exposed. A terminal (not shown) is electrically connected by a wire 62.
[0100]
Further, the external connection wire 64 is connected to an external device (not shown). The wire 62 is made of gold. Any adhesive 60 may be used as long as it uses an insulating resin such as epoxy.
[0101]
Even when semiconductor chips having the same size are stacked, the semiconductor device uses the electrode pads 44A and 44B and the terminals 56A and 56B exposed on the side surfaces 58A and 58B of the semiconductor chips 40A and 40B, so that the interconnection can be achieved. Connection to an external device can be facilitated via the external connection wire 64. Furthermore, it is not necessary to use auxiliary means such as an interposer for interconnecting semiconductor chips.
[0102]
Note that the semiconductor chips to be stacked may be stacked as many as possible by this configuration. The material of the wire 62 is not limited to gold, and other metals such as aluminum may be used as appropriate. Further, a configuration may be adopted in which a heat sink is sandwiched between the semiconductor chips 40A and 40B and stacked. Furthermore, in the above example, the semiconductor chips 40A and 40B are connected to each other and to the external device by wires, but other wiring such as forming a wiring pattern by printing, applying a heat seal, etc. You may carry out by the method.
[0103]
(Sixth embodiment)
Next, a semiconductor chip manufacturing method according to the sixth embodiment of the present invention will be described. FIG. 7 is an explanatory diagram of the manufacturing process of the semiconductor chip according to the present embodiment.
[0104]
First, as shown in FIG. 7A, a solder paste 68 is applied on the electrode pad 44 of the semiconductor wafer 66 and heated. As shown in FIG. 7A, a solder paste 68 may be applied to the surface of the semiconductor wafer 66 between the electrode pads 44 of the adjacent semiconductor chips 40. Alternatively, the electrode pad 44 may be formed by a method such as plating, printing, or ball mounting.
[0105]
Next, as shown in FIG. 7B, a protective film 48 is applied over the semiconductor wafer 66. A protective film 48 that protects the portion may be formed by a method such as potting, vapor deposition, or transfer molding. The contents described in the second embodiment may be applied to the method for forming the second protective film and the terminal.
[0106]
Next, as shown in FIG. 7C, a wafer sheet (not shown) is attached to the back surface of the semiconductor wafer 66, and the semiconductor wafer 66 is half-cut for each semiconductor chip from the protective film 48 side by a dicer. The half-cutting method is not limited to the dicing method using a dicer. If the protective film 48 can be half-cut together with the semiconductor wafer 66, half-cutting may be performed by dry etching or wet etching. . In the case of the etching method, the etching gas or the etching solution may be switched for each etching target. Then, the back side of the semiconductor wafer 66 is polished by a lapping device, and the semiconductor wafer 66 is cut into semiconductor chips 40. The semiconductor wafer 66 may be fully cut by a dicer.
[0107]
The semiconductor wafer 66 may be cut so that the electrode pads 44 are exposed as shown in FIG. For example, the end of the electrode pad 44 is slightly shaved while the solder paste 68 is cut. Alternatively, as shown in FIG. 7D, the semiconductor wafer 66 may be cut so that the electrode pads 44 are not exposed. For example, the semiconductor wafer 66 is cut by a kerf that is narrower than the interval between the plurality of electrode pads 44. In this way, the electrode pad 44 is covered with the solder paste 68 and is not exposed from the side surface 50 of the protective film 48. In any case, the portion of the solder paste 68 exposed on the side surface of the protective film 48 becomes a terminal. This terminal is formed immediately above the active element formation surface of the semiconductor chip.
[0108]
The above steps are all wafer processes, and the processing for each semiconductor chip can be performed collectively.
[0109]
(Seventh embodiment)
FIG. 8 is a diagram for explaining a semiconductor chip according to the seventh embodiment of the present invention. As shown in FIG. 8, three protective films may be laminated. That is, the protective films 80A, 80B, and 80C are laminated on the active element formation surface 72 of the semiconductor chip 70. Then, the terminal 74B formed on the protective film 80B is connected to the electrode pad 78B via the via contact 76A, and the terminal 74C formed on the protective film 80C is connected to the electrode pad 78C via the via contacts 76B and 76A. The electrode pads are arranged inward in the order of the electrode pads 78A, 78B, 78C. Furthermore, if a via contact of an upper layer is connected to a via contact of a certain layer, it is possible to stack four or more protective films. Note that the arrangement of the electrode pads is not limited to three rows, but may be four rows or more, or may be provided at an appropriate position according to the arrangement of active elements.
[0110]
(Eighth embodiment)
FIG. 9 shows a semiconductor device according to the eighth embodiment of the present invention. In this embodiment, two semiconductor devices in which the semiconductor chips according to the first embodiment are stacked are connected. That is, a semiconductor device 82A in which a plurality of semiconductor chips 10 are stacked and a semiconductor device 82B in which a plurality of semiconductor chips 10 are stacked are connected in parallel. An anisotropic conductive film 84 is provided between the semiconductor device 82A and the semiconductor device 82B.
[0111]
As shown in FIG. 9, a plurality of semiconductor devices in which the semiconductor chips 10 according to the first embodiment are stacked can be easily arranged side by side. Further, since the anisotropic conductive film 84 is interposed between the semiconductor devices, the conductive particles contained in the anisotropic conductive film 84 increase the reliability of connection between the terminals 14A and 14B.
[0112]
(Ninth embodiment)
FIG. 10 is a diagram showing a semiconductor device according to the ninth embodiment of the present invention. In this semiconductor device, semiconductor chips having different sizes are stacked and integrated. That is, in the semiconductor chip 90A in which the protective film is multilayered, another semiconductor chip 90B having a size different from that of the semiconductor chip 90A is provided on the protective film 96A. The electrode pad 92A of the semiconductor chip 90A is connected to the terminal 94A so as to be connected to an external device. Further, another electrode pad (not shown) of the semiconductor chip 90A is connected to the terminal 94B so as to be connected to an external device. The electrode pad 92B is connected to the terminal 94C via the via contact 98. In addition, the terminal 94C is connected to the electrode pad 92C of the semiconductor chip 90B. The semiconductor chip 90B is sealed with a protective film 96B.
[0113]
According to the above configuration, the semiconductor device can be formed as one semiconductor chip by stacking semiconductor chips of different sizes. In addition, electrical connection between stacked semiconductor chips can be ensured, and electrical connection with the outside is easy. Furthermore, since the upper semiconductor chip 90B is sealed with the protective film 96B, it is possible to prevent moisture and the like from entering the periphery of the electrode pad 92C.
[0114]
Note that the number of stacked semiconductor chips may be increased by increasing the number of protective films to be stacked. In addition to the semiconductor chip, passive elements such as resistors and capacitors may be provided. Further, the protective film for sealing the semiconductor chip and the other protective film may be made of different materials. Also, the thicknesses of these protective films may be different. Furthermore, the terminals and / or vias formed in these protective films may have different shapes. In addition, the materials of these terminals and / or vias may be different.
[0115]
(Tenth embodiment)
FIG. 11 is a cross-sectional view showing a state where a semiconductor device according to the tenth embodiment of the present invention is mounted on a substrate. As shown in FIG. 11, semiconductor chips 100 are stacked to form one semiconductor device. Further, the semiconductor device is mounted on the substrate 102 using the anisotropic conductive film 84. Further, the protective films 104A and 104B are laminated on the semiconductor chip 100, and the exposed portions 108A and 108B of the terminals 106A and 106B formed on the semiconductor chips 100 are the connection surfaces of the protective films 104A and 104B to the wiring pattern 88 of the substrate 102, respectively. It is formed to concentrate on.
[0116]
According to the above configuration, since the exposed portions 108A and 108B of the terminals 106A and 106B are concentrated on the connection surfaces of the protective films 104A and 104B with the wiring pattern 88 of the substrate 102, the semiconductor chip 100 stacked on the substrate 102 is used. The semiconductor device can be mounted only by connecting one of the side surfaces.
[0117]
In the present embodiment, since semiconductor chips that can be electrically connected on the side surfaces are stacked, semiconductor chips having substantially the same size can be stacked.
[0118]
(Eleventh embodiment)
12 and 13 are views showing a semiconductor device according to an eleventh embodiment to which the present invention is applied. 13 is a side view of the semiconductor device, and FIG. 12 is a cross-sectional view taken along line XII-XII in FIG.
[0119]
The semiconductor device according to the present embodiment has a semiconductor chip 110. The planar shape of the semiconductor chip 110 is generally rectangular. A plurality of electrodes 112 are formed on one surface of the semiconductor chip. The electrodes 112 are arranged along the at least one side (in many cases, two or four sides) of the surface of the semiconductor chip 110 (peripheral type). The electrode 112 may be arranged in the center of the surface of the semiconductor chip 110. Alternatively, the electrodes 112 may be arranged in a plane along the edge and center of the surface of the semiconductor chip 110 (area array type). Each electrode 112 is often composed of a thin flat pad made of aluminum or the like and a bump formed thereon. When the bump is not formed, only the pad becomes the electrode. A passivation film (not shown) is formed on the semiconductor chip 110 while avoiding at least a part of the electrode 112. The passivation film is, for example, SiO₂, SiN, polyimide resin, or the like. The passivation film is an electrically insulating layer.
[0120]
In addition to the passivation film, an insulating layer 120 is formed on the surface of the semiconductor chip 110 where the electrode 112 is formed. The insulating layer 120 is electrically insulative. In the present embodiment, the insulating layer 120 includes a plurality of insulating layers (for example, first to third insulating layers) 121 to 123, but may include a single layer. The plurality of insulating layers 121 to 123 may appear to be a plurality of layers, or may have different materials. In the manufacturing process, even if the plurality of insulating layers 121 to 123 are formed in order, the insulating layer 120 may be regarded as one layer as long as each layer is formed of the same material and looks like one layer. Alternatively, it may be regarded as a plurality of layers if at least a boundary appears.
[0121]
The insulating layer 120 is deformed to absorb stress, but preferably has a property of maintaining a certain shape. However, this is not an essential requirement of the present invention. For example, a polyimide resin or the like may be used, and it is preferable to use one having a low Young's modulus (for example, an olefin-based polyimide resin). Young's modulus is 300 kg / mm²It is preferable that it is about the following. Alternatively, as the insulating layer 120, a silicone-modified polyimide resin, an epoxy resin, a silicone-modified epoxy resin, or the like may be used. By forming the insulating layer 120 using such a material, stress concentration at the joint between the electrode 112 and the wiring 114 or the via 116 can be reduced. Alternatively, as the insulating layer 120, a material for forming the protective films 20A and 20B described in the first embodiment may be used. The insulating layer 120 may also be a protective film.
[0122]
A wiring 114 or a via 116 is electrically connected to the electrode 112 of the semiconductor chip 110. For example, the wiring 114 or the via 116 is directly bonded on the electrode 112.
[0123]
The wiring 114 is a portion for electrical connection in the lateral direction (direction parallel to the surface of the semiconductor chip 110). The wiring 114 includes copper (Cu), chromium (Cr), titanium (Ti), nickel (Ni), titanium tungsten (Ti-W), gold (Au), aluminum (Al), nickel vanadium (NiV), tungsten ( Any of W) can be laminated or formed in any one layer.
[0124]
The wiring 114 bonded to the electrode 112 may be formed on a passivation film (not shown) as long as electrical insulation can be sufficiently achieved. If the electrode 112 is formed only at the end portion of the semiconductor chip 110, the wiring 114 has a portion from the electrode 112 located at the end portion toward the center. For example, in FIG. 12, the electrode 112 located at the left end of the semiconductor chip 110 has a portion extending in the rear surface direction (the right direction in FIG. 13).
[0125]
When the plurality of insulating layers 121 to 123 are formed, each wiring 114 may be formed on any one of the insulating layers 121 (122). Although not an essential requirement of the present invention, any insulating layer 122 (123) is formed over the wiring 114 in this embodiment mode. Accordingly, the wiring 114 that is located farthest from the semiconductor chip 110 is formed under the insulating layer 123 that is positioned at the uppermost layer. By doing so, the surface of the wiring 114 is covered and protected by the insulating layers 121 to 123.
[0126]
Wirings 114 formed on different insulating layers 121 to 123 are electrically connected by vias 116. That is, the wiring 114 formed above the insulating layer (for example, 122) in which the via 116 is formed is electrically connected to the via 116. The via 116 and the wiring 114 may be formed integrally.
[0127]
The via 116 is a portion for electrical connection in the vertical direction (the thickness direction of the insulating layer 120 or the stacking direction of the plurality of insulating layers 121 to 123). The via 116 can also be formed of a material for forming the wiring 114 described above. The case where there is no space for forming the wiring 114 on the surface of the semiconductor chip 110 as in the case where the electrodes 112 are arranged in a plane (area array type chip), or the case where the electrical insulation is insufficient only with the passivation film Alternatively, vias 116 may be provided on all the electrodes 112. In that case, the wiring 114 is not directly joined to the electrode 112 but is formed to extend from the via 116. An insulating layer 120 is formed on a surface where the electrode 112 is formed (for example, a surface of a passivation film), and a part of the insulating layer 120 (a plurality of layers) is formed between the surface where the electrode 112 is formed and the wiring 114. May be at least one of the insulating layers).
[0128]
The via 116 penetrates any one of the plurality of insulating layers 121 and 122 to achieve electrical connection. The via 116 includes conductive films 126 and 134 provided in via holes 124 and 128 (see FIGS. 14A to 15E) formed in the insulating layers 121 and 122. The via holes 124 and 128 may be formed in a mortar shape by forming a tapered wall surface, or may be formed in a cylindrical shape by a wall surface rising vertically. The via holes 124 and 128 may be filled with a conductor (filled via), or the conductive films 126 and 134 may be formed on the wall surfaces of the via holes 124 and 128 (conformal via).
[0129]
The via 116 may be an electrical connection between both surfaces of a single insulating layer (121 or 122). Or you may electrically connect between both surfaces of the layer which combines two or more adjacent insulating layers (for example, 121, 122) together (skip via). The via 116 is formed on any one of the electrode 112, the wiring 114, and the other via 116.
[0130]
A plurality of terminals 118 are provided so as to be exposed from the side surface of the insulating layer 120. In the present embodiment, each terminal 118 is an end portion of one of the wirings 114. If the wiring 114 is formed between a pair of laminated insulating layers (for example, 122 and 123), the terminal 118 is also formed between the pair of insulating layers (for example, 122 and 123).
[0131]
The plurality of terminals 118 may be formed so as to be exposed on only one side surface of the insulating layer 120 or may be formed so as to be exposed on a plurality of side surfaces.
[0132]
At least one terminal 118 is electrically connected to one of the electrodes 112. All the terminals 118 may be electrically connected to the plurality of electrodes 112. A plurality of terminals 118 electrically connected to the plurality of electrodes 112 may be electrically connected. Alternatively, a plurality of terminals 118 that are not electrically connected to the electrode 112 may be electrically connected. Or you may electrically connect the terminal 118 electrically connected to GND to other members (for example, a heat radiating member, a reinforcement member, etc.).
[0133]
The terminals 118 are exposed side by side in a plurality of rows (not limited to the two rows shown in FIG. 13 but may be three or more rows). That is, one of the terminals 118 and one of the other terminals 118 are located at different heights from the semiconductor chip 110. In the present embodiment, a plurality (three or more) of terminals 118 are arranged in a staggered pattern (in a staggered pattern). According to such an arrangement, the pitch between adjacent terminals 118 can be increased. In particular, the pitch of the terminals 118 can be made larger than the pitch of the electrodes 112 of the semiconductor chip 110. That is, when the pitch of the electrodes 112 is narrow, the pitch conversion can be performed by applying the present invention.
[0134]
The terminal 118 may be flush with the insulating layer 120 as long as it is exposed from the side surface of the insulating layer 120, may be recessed from the insulating layer 120, or may protrude from the insulating layer 120. The terminal 118 may be formed by providing a brazing material such as a solder ball at the end of the wiring 114.
[0135]
The semiconductor device according to the present embodiment is configured as described above, and the manufacturing method thereof will be described below. 14A to 15E are views for explaining the method for manufacturing a semiconductor device according to this embodiment. FIG. 15E shows the semiconductor device manufactured by this method corresponding to the XV-XV line cross section of the semiconductor device shown in FIG.
[0136]
As shown in FIG. 14A, a semiconductor wafer 130 is prepared. A plurality of electrodes 112 are formed on the semiconductor wafer 130. Note that some electrodes 112 are omitted in FIG. An insulating layer 121 is provided on the surface of the semiconductor wafer 130 having the electrodes 112. The insulating layer 121 may be formed using a liquid material. For example, the material of the insulating layer 121 may be potted while the semiconductor wafer 130 is rotated by a spin coater. According to this, it is possible to easily form the insulating layer 121 with a predetermined thickness. The insulating layer 121 is formed across dicing lines described later. The insulating layer 121 may be formed on the entire surface of the semiconductor wafer 130 on which the electrode 112 is formed.
[0137]
As shown in FIG. 14B, the electrode 112 is exposed from the insulating layer 121. The insulating layer 121 may be formed in advance so that the electrode 112 is exposed. Alternatively, a part of the insulating layer 121 may be removed after the insulating layer 121 is formed so as to cover the electrode 112. For example, the via hole 124 may be formed over the electrode 112 in the insulating layer 121. The via hole 124 shown in FIG. 14B has a mortar shape, but may have a cylindrical shape or other shapes.
[0138]
In order to form the via hole 124, the insulating layer 121 preferably has energy sensitivity (eg, photosensitivity). Then, the via hole 124 can be easily formed using a mask (for example, a photomask). Alternatively, a resist may be formed on the insulating layer 121 and patterned (exposure, development), and the insulating layer 121 may be etched using the resist as a mask.
[0139]
As shown in FIG. 14C, a conductive film 126 is formed over the insulating layer 121. The conductive film 126 may be formed over the entire surface of the insulating layer 121. Since the electrode 112 is exposed from the insulating layer 121, the conductive film 126 is formed over the electrode 112 and the insulating layer 121.
[0140]
The conductive film 126 is formed using the above-described material for the wiring 114. For example, the conductive film 126 can be formed by plating (particularly electroless plating).
[0141]
As shown in FIG. 14D, the conductive film 126 is patterned so as to include the via 116 and the wiring (see FIG. 12). For example, the conductive film 126 may be etched by applying a lithography technique. Alternatively, the conductive film 126 may be directly formed so as to include the via 116 and the wiring (see FIG. 12). In that case, spraying by inkjet may be applied, or a method of applying electroless plating after forming a patterned resist may be applied.
[0142]
The conductive film 126 may be patterned so as to have a portion straddling the dicing line 132. Thus, the end portion of the conductive film 126 can be exposed from the insulating layer 121 by dicing. The exposed portion of the conductive film 126 becomes a terminal 118.
[0143]
As shown in FIG. 14E, an insulating layer 122 is formed over the patterned conductive film 126. The insulating layer 122 is formed so as to straddle the dicing line 132. The insulating layer 122 may cover the entire conductive film 126.
[0144]
As shown in FIG. 15A, a via hole 128 is formed in the insulating layer 122. The via hole 128 is formed on the via 116 or the wiring (not shown) formed in the insulating layer 121.
[0145]
A conductive film 134 is formed over the insulating layer 122 as shown in FIG. 15B, the conductive layer 134 is patterned as shown in FIG. 15C, and an insulating layer is shown in FIG. 15D. 123 is formed. The details described with reference to FIGS. 14C to 14E are applicable.
[0146]
As shown in FIG. 15E, the semiconductor wafer 130 is diced to obtain individual semiconductor devices. Here, the portion across the dicing line in the conductive film 126 (the conductive film 134 is not shown) is cut. As a result, the cut surface of the conductive film 126 is exposed from the insulating layer 120, and the terminal 118 is formed.
[0147]
According to the present embodiment, the terminal 118 can be easily formed. Note that in the above manufacturing method, a process is performed so that a shape and a structure resulting from the structure of the semiconductor device described above can be obtained. In the manufacturing method, a plurality of semiconductor devices are manufactured from the semiconductor wafer 130. However, the semiconductor chip 110 may be processed to manufacture individual semiconductor devices.
[0148]
FIG. 16 shows a circuit board 1000 on which the semiconductor device 1 to which the present invention is applied is mounted. As the circuit board 1000, an organic substrate such as a glass epoxy substrate is generally used. A wiring pattern 1100 made of, for example, copper is formed on the circuit board 1000 so as to form a desired circuit. The wiring pattern 1100 and the terminals of the semiconductor device are mechanically connected to electrically connect them. Plan.
[0149]
As an electronic apparatus 2000 having a semiconductor device to which the present invention is applied, a notebook personal computer 2000 is shown in FIG. 17 and a mobile phone 3000 is shown in FIG.
[0150]
An electronic component can be manufactured using an electronic element (whether an active element or a passive element) instead of the semiconductor chip used in this embodiment. Examples of electronic components manufactured using such electronic elements include optical elements, resistors, capacitors, coils, oscillators, filters, temperature sensors, thermistors, varistors, volumes or fuses.
[Brief description of the drawings]
FIG. 1 is a cross-sectional view of a semiconductor chip according to a first embodiment of the present invention.
FIG. 2 is an explanatory diagram of the manufacturing process of the semiconductor chip according to the second embodiment of the invention.
FIG. 3 is a cross-sectional view showing a semiconductor chip provided with solder balls in a third embodiment of the present invention.
FIG. 4 is a cross-sectional view of a semiconductor chip according to a fourth embodiment of the present invention.
FIG. 5 is a cross-sectional view of a semiconductor chip according to a fifth embodiment of the present invention.
FIG. 6 is a cross-sectional view showing an example of a semiconductor device in which semiconductor chips according to a fifth embodiment of the present invention are stacked.
FIG. 7 is an explanatory diagram of the manufacturing process of the semiconductor chip according to the sixth embodiment of the present invention.
FIG. 8 is a cross-sectional view of a semiconductor chip according to a seventh embodiment of the present invention.
FIG. 9 is a cross-sectional view showing a state in which two semiconductor devices having stacked semiconductor chips according to an eighth embodiment of the present invention are connected.
FIG. 10 is a cross-sectional view of a semiconductor chip according to a ninth embodiment of the present invention.
FIG. 11 is a cross-sectional view showing a state where a semiconductor device in which semiconductor chips according to a tenth embodiment of the present invention are stacked is mounted on a substrate.
FIG. 12 is a cross-sectional view of a semiconductor chip according to an eleventh embodiment of the present invention.
FIG. 13 is a side view of a semiconductor chip according to an eleventh embodiment of the present invention.
FIG. 14 is an explanatory diagram of the manufacturing process of the semiconductor chip according to the eleventh embodiment of the present invention.
FIG. 15 is an explanatory diagram of the manufacturing process of the semiconductor chip according to the eleventh embodiment of the present invention.
FIG. 16 is a diagram showing a circuit board according to an embodiment to which the present invention is applied;
FIG. 17 is a diagram showing an electronic apparatus according to an embodiment to which the invention is applied;
FIG. 18 is a diagram showing an electronic apparatus according to an embodiment to which the invention is applied.
[Explanation of symbols]
10 Semiconductor chip
10A semiconductor chip
10B Semiconductor chip
12 electrode pads
12A electrode pad
12B electrode pad
14 terminals
14A terminal
14B terminal
16A Exposed part
16B Exposed part
18 Active element formation surface
20 Protective film
20A protective film
20B protective film
22 side
24 Biacon contact
28 side
28A side
28B side
30 Semiconductor wafer
32 Active element formation surface
34 Metal film
40 Semiconductor chip
40A semiconductor chip
40B Semiconductor chip
42 Active element formation surface
44 electrode pads
46 Terminal material
48 Protective film
48A protective film
50 sides
54 terminals
56 terminals
56A terminal
56B terminal
58 sides
58A side
58B side
66 Semiconductor wafer
70 Semiconductor chip
72 Active element formation surface
74A terminal
74B terminal
74C terminal
76A Via contact
76B Via contact
78A electrode pad
78B electrode pad
80A protective film
80B protective film
80C protective film

Claims

能動素子形成面に電極が形成されてなる半導体チップの製造方法において、
前記半導体チップの集合体である半導体ウエハの前記電極が設けられた第１の面に、絶縁性を有する下部保護膜を形成する第１の工程と、
前記下部保護膜の、少なくとも前記電極上に設けられた部分を除去する第２の工程と、
前記下部保護膜及び前記電極上に導電膜を形成する第３の工程と、
前記導電膜の前記電極上に形成された部位に導電性材料を配置する第４の工程と、
前記導電膜の、少なくとも単一の半導体チップとなる領域内に形成された電極同士を接続している部分を除去する第５の工程と、
前記下部保護膜及び前記導電膜上に、絶縁性を有するとともに、少なくとも前記導電膜が被覆される厚さを有する上部保護膜を形成する第６の工程と、
前記半導体ウエハ、前記下部保護膜、前記導電膜及び前記上部保護膜を前記半導体チップごとに断裁し、前記導電膜の断裁面を、前記半導体チップの側面に露出させる第７の工程と、
前記第７の工程の後に、前記能動素子形成面と略直交する方向から前記半導体チップを加圧するとともに、前記能動素子形成面を加熱し、前記半導体チップの前記側面から前記導電材料を突出させる第８の工程と、
を少なくとも有することを特徴とする半導体チップの製造方法。In a method for manufacturing a semiconductor chip in which an electrode is formed on an active element formation surface,
A first step of forming an insulating lower protective film on a first surface of the semiconductor wafer, which is an assembly of the semiconductor chips, provided with the electrodes;
A second step of removing at least a portion of the lower protective film provided on the electrode;
A third step of forming a conductive film on the lower protective film and the electrode;
A fourth step of disposing a conductive material at a site formed on the electrode of the conductive film;
A fifth step of removing a portion of the conductive film connecting electrodes formed at least in a region to be a single semiconductor chip;
A sixth step of forming an upper protective film on the lower protective film and the conductive film, having an insulating property and having a thickness that covers at least the conductive film;
A seventh step of cutting the semiconductor wafer , the lower protective film, the conductive film, and the upper protective film for each semiconductor chip, and exposing a cut surface of the conductive film to a side surface of the semiconductor chip ;
After the seventh step, the semiconductor chip is pressurized from a direction substantially orthogonal to the active element formation surface, the active element formation surface is heated, and the conductive material protrudes from the side surface of the semiconductor chip. 8 processes,
A method of manufacturing a semiconductor chip, comprising:

前記第１の工程において、前記第１の面に有機系材料を塗布することによって前記下部保護膜を形成することを特徴とする請求項１に記載の半導体チップの製造方法。2. The method of manufacturing a semiconductor chip according to claim 1, wherein in the first step, the lower protective film is formed by applying an organic material to the first surface.

前記第２の工程において、前記下部保護膜の、少なくとも前記電極上に設けられた部分をエッチングにより除去することを特徴とする請求項１または請求項２に記載の半導体チップの製造方法。3. The method of manufacturing a semiconductor chip according to claim 1, wherein, in the second step, at least a portion of the lower protective film provided on the electrode is removed by etching.

前記第３の工程において、メッキにより前記導電膜を形成することを特徴とする請求項１ないし請求項３のいずれかに記載の半導体チップの製造方法。Wherein in the third step, the semiconductor chip manufacturing method according to any one of claims 1 to 3, characterized in that to form a more said conductive layer on the plating.

前記第７の工程において、
前記半導体ウエハの第２の面側をウエハシートに貼り付けて、前記半導体ウエハを前記第１の面側からハーフダイシングし、
前記半導体ウエハを前記第２の面側から研磨して前記半導体ウエハを断裁することを特徴とする請求項１ないし請求項４のいずれかに記載の半導体チップの製造方法。In the seventh step,
Affixing the second surface side of the semiconductor wafer to a wafer sheet, half dicing the semiconductor wafer from the first surface side,
The semiconductor chip manufacturing method according to any one of claims 1 to 4 the semiconductor wafer is polished from the side of the second surface, characterized in that cutting the semiconductor wafer.