JP4145890B2 - スイッチング電源回路 - Google Patents
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Description
出力端子112は、出力電圧Voutを出力する。この出力電圧Voutは、電源制御回路101の負帰還端子(FB端子)にフィードバックされる。
Vout=Vin−Vf312 ・・・(1)
V101=Vin−Vf312−Vf313 ・・・(2)
Vs=V0+Vf312+Vf313 ・・・(3)
Vb315=Vin−Vbe315 ・・・(4)
V101=Vin−Vce315 ・・・(5)
Vs=V0+Vce315 ・・・(6)
日本国特許第3138218号公報に開示されている従来例1のスイッチング電源回路は、NPNトランジスタ311のスイッチング時のベース電流(スイッチング素子駆動電流)の消費と、整流ダイオード312の順方向ダイオード電圧Vf312による電力損失(整流時の電力損失)とが存在するため、電力変換効率の面で不利である。
Vout=Vin−Vd
本発明は、電源制御回路に駆動電圧を供給するための手段において生じる電圧降下を低減するスイッチング電源回路を提供することを目的とする。
本発明は、乾電池の劣化原因となる逆流電流を防ぐスイッチング電源回路を提供することを目的とする。
本発明の1つの観点によるスイッチング電源回路は、入力電圧を入力する入力端子と、出力電圧を出力する出力端子と、前記入力端子と前記出力端子との間に直列に接続し、前記入力電圧を入力して前記出力電圧を出力するチョークコイルと整流用Pチャネル型MOSFETと、前記チョークコイルと前記整流用Pチャネル型MOSFETとの間に一端を接続し、接地点に他端を接続する昇圧用スイッチング素子と、前記出力電圧を電源供給源として動作し、前記昇圧用スイッチング素子と前記整流用Pチャネル型MOSFETとを制御する電源制御回路と、前記チョークコイル及び前記整流用Pチャネル型MOSFETと並列に、前記入力端子と前記出力端子との間に接続されたトランジスタと、前記入力電圧又は前記入力電圧から導出した電圧である第1の電圧を反転入力端子に入力し、前記出力電圧又は前記出力電圧から導出した電圧である第2の電圧に所定のオフセット電圧を加算した電圧を非反転入力端子に入力し、前記第1の電圧が前記第2の電圧に前記所定のオフセット電圧を加算した電圧より高い場合は前記トランジスタを導通させ、前記第1の電圧が前記第2の電圧に前記所定のオフセット電圧を加算した電圧より低い場合は前記トランジスタを遮断する差動増幅器と、を有し、前記整流用Pチャネル型MOSFETは、ゲートを前記電源制御回路に、ドレインを前記チョークコイルに、ソースを前記出力端子に接続する。
この発明によれば、電源制御回路に駆動電圧を供給するための手段において生じる電圧降下を低減するスイッチング電源回路を実現できる。
この発明によれば、乾電池の劣化原因となる逆流電流を防ぐスイッチング電源回路を実現できる。
本発明によれば、電源制御回路に駆動電圧を供給するための手段において生じる電圧降下を低減するスイッチング電源回路を実現できるという有利な効果が得られる。
本発明によれば、乾電池の劣化原因となる逆流電流を防ぐスイッチング電源回路を実現できるという有利な効果が得られる。
図1及び図2を用いて、本発明の実施の形態のスイッチング電源回路について説明する。図1は、本発明の実施の形態のスイッチング電源回路の構成を示す回路図である。図1において、入力電源102は、2次電池又は1次電池(例えば乾電池)等の電源である。入力電源102の一端は接地点に接続され、他端は本発明の実施の形態のスイッチング電源回路の入力端子111に接続されている。
分圧回路113は、2つの抵抗によって出力電圧Voutを分圧する。
上記のように構成されたスイッチング電源回路の昇圧時の動作を説明する。実施の形態のスイッチング電源回路は、入力電源102から出力された入力電圧Vinが入力端子111から入力される。入力電圧Vinを入力した当初は、差動増幅器109が動作していないため、PチャネルMOSFET108のスイッチはオフしている。PチャネルMOSFET108はボディダイオードを通して、[入力電圧Vin−ボディダイオードの順方向ダイオード電圧Vf108]を出力する。その電圧が、差動増幅器109の電源端子に印加され、差動増幅器109は動作を直ぐに開始する。
次に昇圧動作停止時の動作について説明する。昇圧動作停止時、NチャネルMOSFET104及びPチャネルMOSFET105は、電源制御回路101の制御端子VG1及び制御端子VG2からの制御によってオフ状態に固定される。
Vout=Vin−Voff ・・・(7)
Vs=V0+Voff ・・・(8)
入力電圧Vinと出力電圧Voutとが同一電圧である場合、出力電圧Voutを分圧して差動増幅器109の非反転入力端子に入力した電圧が、入力電圧Vinを分圧して差動増幅器109の反転入力端子に入力した電圧より所定の電圧だけ又は所定の割合で高くなるように、分圧回路113,114の分圧比を定める。又は、入力端子111から差動増幅器109の反転入力端子に至る経路に、所定の降下電圧(オフセット電圧)Voffを生じる回路を挿入する。
この場合、差動増幅器109の出力電圧がPNPトランジスタのベースに印加されて、PNPトランジスタは導通又は遮断する。
102 入力電源
103 入力平滑キャパシタ
104 NチャネルMOSFET
105 PチャネルMOSFET
106 出力キャパシタ
107 チョークコイル
108 PチャネルMOSFET
109 差動増幅器
110 オフセット電圧源
111 入力端子
112 出力端子
117 出力電圧制御回路
311 NPNトランジスタ
312 整流ダイオード
313、314 ダイオード
315 PNPトランジスタ
316 抵抗
Claims (2)
- 入力電圧を入力する入力端子と、
出力電圧を出力する出力端子と、
前記入力端子と前記出力端子との間に直列に接続し、前記入力電圧を入力して前記出力電圧を出力するチョークコイルと整流用Pチャネル型MOSFETと、
前記チョークコイルと前記整流用Pチャネル型MOSFETとの間に一端を接続し、接地点に他端を接続する昇圧用スイッチング素子と、
前記出力電圧を電源供給源として動作し、前記昇圧用スイッチング素子と前記整流用Pチャネル型MOSFETとを制御する電源制御回路と、
前記チョークコイル及び前記整流用Pチャネル型MOSFETと並列に、前記入力端子と前記出力端子との間に接続されたトランジスタと、
前記入力電圧又は前記入力電圧から導出した電圧である第1の電圧を反転入力端子に入力し、前記出力電圧又は前記出力電圧から導出した電圧である第2の電圧に所定のオフセット電圧を加算した電圧を非反転入力端子に入力し、前記第1の電圧が前記第2の電圧に前記所定のオフセット電圧を加算した電圧より高い場合は前記トランジスタを導通させ、前記第1の電圧が前記第2の電圧に前記所定のオフセット電圧を加算した電圧より低い場合は前記トランジスタを遮断する差動増幅器と、を有し、
前記整流用Pチャネル型MOSFETは、ゲートを前記電源制御回路に、ドレインを前記チョークコイルに、ソースを前記出力端子に接続することを特徴とするスイッチング電源回路。 - 前記トランジスタがPチャネル型MOSFET又はPNPトランジスタであって、
前記差動増幅器の出力電圧が前記Pチャネル型MOSFETのゲート又は前記PNPトランジスタのベースに印加されることを特徴とする請求項1に記載のスイッチング電源回路。
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