JP4142665B2

JP4142665B2 - Bias circuit

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Publication number: JP4142665B2
Application number: JP2005112036A
Authority: JP
Inventors: 克人清水; 典昭齊藤; 博幸矢吹; 和晃高橋
Original assignee: Panasonic Corp; Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Corp; Panasonic Holdings Corp
Priority date: 2005-04-08
Filing date: 2005-04-08
Publication date: 2008-09-03
Anticipated expiration: 2018-09-28
Also published as: JP2005210757A

Description

本発明はデジタル無線通信装置用受信フロントエンド部に使用する可変利得増幅器に関するものである。 The present invention relates to a variable gain amplifier used in a reception front end unit for a digital wireless communication apparatus.

移動体通信では、基地局−移動局間の距離に応じて受信電界が大きく変化するため受信系に広いダイナミックレンジが必要となり、受信フロントエンド部の低雑音増幅器には利得制御機能が要求される。 In mobile communication, the received electric field varies greatly depending on the distance between the base station and the mobile station, so a wide dynamic range is required in the receiving system, and a gain control function is required for the low-noise amplifier in the receiving front end unit. .

以下、従来の可変利得増幅器について説明する。図５は従来の可変利得増幅器の回路図である。 A conventional variable gain amplifier will be described below. FIG. 5 is a circuit diagram of a conventional variable gain amplifier.

図５において、５０１，５０２はトランジスタ、５０３、５０４は抵抗、５０５はインダクタ、５０６は接地容量、５０７は入力整合回路、５０８は出力整合回路、５０９は利得制御端子、５１０，５１１は電源端子、５１２は高周波入力端子、５１３は高周波出力端子である。 In FIG. 5, 501 and 502 are transistors, 503 and 504 are resistors, 505 is an inductor, 506 is a ground capacitance, 507 is an input matching circuit, 508 is an output matching circuit, 509 is a gain control terminal, 510 and 511 are power supply terminals, 512 is a high frequency input terminal, and 513 is a high frequency output terminal.

以上のように構成された可変利得増幅器について、以下その動作について説明する。 The operation of the variable gain amplifier configured as described above will be described below.

弱電界入力時には、利得制御端子５０９には高利得が得られる電圧Ｖagc1を印加する。この時、可変利得増幅器の入出力インピーダンスは、伝送線路の特性インピーダンスに一致するように、入力整合回路５０７と出力整合回路５０８の回路構成およびインダクタ５０５の値を設定する。一方、強電界入力時には利得制御端子５０９には低利得となる電圧Ｖagc2（Ｖagc2＜Ｖagc1）を設定し、増幅器の利得を低減する。 When a weak electric field is input, a voltage Vagc1 that provides a high gain is applied to the gain control terminal 509. At this time, the circuit configuration of the input matching circuit 507 and the output matching circuit 508 and the value of the inductor 505 are set so that the input / output impedance of the variable gain amplifier matches the characteristic impedance of the transmission line. On the other hand, when a strong electric field is input, a voltage Vagc2 (Vagc2 <Vagc1), which is a low gain, is set in the gain control terminal 509 to reduce the gain of the amplifier.

しかしながら従来の構成では、利得切替時に増幅器の入力インピーダンスが変動し、伝送線路の特性インピーダンスと不整合を生じるとともに、トランジスタの電流を下げて利得を低減するために、非線形効果による高次歪が増大するという欠点を有していた。 However, in the conventional configuration, the input impedance of the amplifier fluctuates during gain switching, resulting in mismatch with the characteristic impedance of the transmission line, and the higher-order distortion due to nonlinear effects increases because the transistor current is reduced to reduce the gain. Had the disadvantage of

本発明は、前記従来技術の課題を解決するもので、インピーダンス補償回路を適用することで、利得切替え時でも、入力整合を保ち、かつ高次歪特性が劣化しない可変利得増幅器を提供することを目的とする。 The present invention solves the above-described problems of the prior art, and provides a variable gain amplifier that maintains input matching and does not deteriorate high-order distortion characteristics even during gain switching by applying an impedance compensation circuit. Objective.

この目的を達成するため本発明は、ベース端子に信号を入力しコレクタ端子より信号を出力するエミッタ接地型の第一のトランジスタにベースバイアスを供給するバイアス回路であって、ベース端子が前記第一のトランジスタのベース端子と接続され、前記第一のトランジスタとカレントミラー対を形成する第五のトランジスタと、前記第一のトランジスタのベース端子と前記第五のトランジスタのベース端子との接続中点と、電源端子との間に接続されるインピーダンス素子と、コレクタ端子が前記電源端子に接続されるとともに、エミッタ端子が前記インピーダンス素子を介して前記第五のトランジスタのベース端子に接続される、前記カレントミラー対のベース電流補償用の第七のトランジスタと、を備え、前記インピーダンス素子は前記第一のトランジスタの入力インピーダンスよりも高いインピーダンス値を有することを特徴とするバイアス回路である。 In order to achieve this object, the present invention provides a bias circuit for supplying a base bias to a grounded-emitter-type first transistor that inputs a signal to a base terminal and outputs a signal from a collector terminal. A fifth transistor connected to the base terminal of the first transistor to form a current mirror pair with the first transistor, and a connection midpoint between the base terminal of the first transistor and the base terminal of the fifth transistor; , an impedance element connected between the power supply terminal, together with the collector terminal connected to said power supply terminal, an emitter terminal is connected to the base terminal of the fifth transistor through the impedance element, the current It comprises a seventh transistor for base current compensation mirror pair, wherein the impedance element A bias circuit and having a serial high impedance value than the input impedance of the first transistor.

これにより、カレントミラー対となるトランジスタのベース端子間に電圧効果を生じる抵抗が存在しないため、トランジスタの順方向電流増幅率バラツキに対する電流変化を抑えることができるとともに、インピーダンス素子により入力信号がバイアス回路へ流入することを阻止するため、バイアス回路による雑音指数の劣化を低減できる。 As a result, there is no resistance that causes a voltage effect between the base terminals of the transistors constituting the current mirror pair, so that it is possible to suppress a current change with respect to variations in the forward current amplification factor of the transistors and the input signal is biased by the impedance element. Therefore, the noise figure degradation due to the bias circuit can be reduced.

以上のように本発明によれば、インピーダンス補償回路を適用することで、利得切替え時でも、入力整合を保ち、かつ高次歪の発生を防止できるという有利な効果が得られる。 As described above, according to the present invention, by applying the impedance compensation circuit, it is possible to obtain an advantageous effect that input matching can be maintained and high-order distortion can be prevented even during gain switching.

本発明の第１の発明は、ベース端子に信号を入力しコレクタ端子より信号を出力するエミッタ接地型の第一のトランジスタにベースバイアスを供給するバイアス回路であって、ベース端子を前記第一のトランジスタのベース端子と接続して、カレントミラー対を形成する第五のトランジスタと、前記第一のトランジスタと前記第五のトランジスタとの間の順方向直流増幅率の誤差に起因した前記ベースバイアスの変動を緩和するとともに、電源への前記信号の漏洩を抑制する高周波阻止回路と、を備えたバイアス回路としたものであり、本構成により、カレントミラー対となるトランジスタのベース端子間に電圧効果を生じる抵抗が存在しないため、トランジスタの順方向電流増幅率バラツキに対する電流変化を抑えることができるとともに、高周波阻止回路により入力信号がバイアス回路へ流入することを阻止するため、バイアス回路による雑音指数の劣化を低減できるという作用を有する。 According to a first aspect of the present invention, there is provided a bias circuit for supplying a base bias to a grounded-emitter-type first transistor that inputs a signal to a base terminal and outputs a signal from a collector terminal. A fifth transistor connected to a base terminal of the transistor to form a current mirror pair; and the base bias caused by an error in a forward DC amplification factor between the first transistor and the fifth transistor. The bias circuit includes a high-frequency blocking circuit that mitigates fluctuations and suppresses leakage of the signal to the power source, and this configuration provides a voltage effect between the base terminals of the transistors that form a current mirror pair. Since there is no resistance to be generated, it is possible to suppress the current change with respect to the forward current gain variation of the transistor. To prevent the input signals by the high-frequency blocking circuit flows to the bias circuit has the effect of reducing the deterioration of the noise figure due to the bias circuit.

本発明の第２の発明は、コレクタ端子が電源に接続されるとともにベース端子が前記第五のトランジスタのコレクタ端子に接続される第七のトランジスタを更に備えるとともに、前記高周波阻止回路は、一端が電源に接続されるとともに、他端が前記第五のトランジスタのコレクタ端子と前記第七のトランジスタのベース端子との接続中点に接続されるインピーダンス素子である第１の発明に記載のバイアス回路としたものであり、本構成により、カレントミラー対となるトランジスタのベース端子間に電圧効果を生じる抵抗が存在しないため、トランジスタの順方向電流増幅率バラツキに対する電流変化を抑えることができるとともに、高周波阻止回路により入力信号がバイアス回路へ流入することを阻止するため、バイアス回路による雑音指数の劣化を低減できるという作用を有する。 The second invention of the present invention further comprises a seventh transistor having a collector terminal connected to the power source and a base terminal connected to the collector terminal of the fifth transistor, and the high-frequency blocking circuit has one end The bias circuit according to the first invention, wherein the bias circuit is an impedance element connected to a power supply and having the other end connected to a connection midpoint between the collector terminal of the fifth transistor and the base terminal of the seventh transistor. With this configuration, there is no resistance that causes a voltage effect between the base terminals of the transistors that form the current mirror pair, so that it is possible to suppress current changes due to variations in the forward current amplification factor of the transistors and to prevent high frequency. In order to prevent the input signal from flowing into the bias circuit by the circuit, It has the effect of reducing the deterioration of the exponent.

本発明の第３の発明は、前記第一のインピーダンス素子は、抵抗である第２の発明に記載のバイアス回路としたものであり、本構成により、カレントミラー対となるトランジスタのベース端子間に電圧効果を生じる抵抗が存在しないため、トランジスタの順方向電流増幅率バラツキに対する電流変化を抑えることができるとともに、高周波阻止回路により入力信号がバイアス回路へ流入することを阻止するため、バイアス回路による雑音指数の劣化を低減できるという作用を有する。 A third invention of the present invention is the bias circuit according to the second invention, wherein the first impedance element is a resistor. With this configuration, between the base terminals of the transistors constituting the current mirror pair, Since there is no resistor that causes a voltage effect, it is possible to suppress a change in current due to variations in the forward current amplification factor of the transistor and to prevent the input signal from flowing into the bias circuit by the high frequency blocking circuit. It has the effect of reducing index degradation.

本発明の第４の発明は、前記高周波阻止回路は、前記第一のトランジスタのベース端子と前記第五のトランジスタのベース端子との接続中点と、前記第七のトランジスタのエミッタ端子との間に接続される第１の高周波阻止回路を更に備える第２又は第３の発明に記載のバイアス回路としたものであり、本構成により、カレントミラー対となるトランジスタのベース端子間に電圧効果を生じる抵抗が存在しないため、トランジスタの順方向電流増幅率バラツキに対する電流変化を抑えることができるとともに、高周波阻止回路により入力信号がバイアス回路へ流入することを阻止するため、バイアス回路による雑音指数の劣化を低減できるという作用を有する。 According to a fourth aspect of the present invention, the high-frequency blocking circuit is provided between a connection midpoint between the base terminal of the first transistor and the base terminal of the fifth transistor and the emitter terminal of the seventh transistor. The bias circuit according to the second or third invention is further provided with a first high-frequency blocking circuit connected to, and this configuration causes a voltage effect between the base terminals of the transistors constituting the current mirror pair. Since there is no resistor, it is possible to suppress a change in current due to variations in the forward current amplification factor of the transistor and to prevent the input signal from flowing into the bias circuit by the high frequency blocking circuit. It has the effect that it can be reduced.

本発明の第５の発明は、前記第一の高周波阻止回路は、第二のインピーダンス素子である第４の発明に記載のバイアス回路としたものであり、本構成により、カレントミラー対となるトランジスタのベース端子間に電圧効果を生じる抵抗が存在しないため、トランジスタの順方向電流増幅率バラツキに対する電流変化を抑えることができるとともに、高周波阻止回路により入力信号がバイアス回路へ流入することを阻止するため、バイアス回路による雑音指数の劣化を低減できるという作用を有する。 According to a fifth aspect of the present invention, the first high-frequency blocking circuit is the bias circuit according to the fourth aspect of the present invention, which is a second impedance element. Since there is no resistance that causes a voltage effect between the base terminals of the transistors, it is possible to suppress a current change due to the forward current gain variation of the transistor and to prevent the input signal from flowing into the bias circuit by the high frequency blocking circuit. This has the effect of reducing noise figure degradation due to the bias circuit.

本発明の第６の発明は、前記第二のインピーダンス素子は、抵抗である第５の発明に記載のバイアス回路としたものであり、本構成により、カレントミラー対となるトランジスタのベース端子間に電圧効果を生じる抵抗が存在しないため、トランジスタの順方向電流増幅率バラツキに対する電流変化を抑えることができるとともに、高周波阻止回路により入力信号がバイアス回路へ流入することを阻止するため、バイアス回路による雑音指数の劣化を低減できるという作用を有する。 A sixth invention of the present invention is the bias circuit according to the fifth invention, wherein the second impedance element is a resistor, and according to this configuration, the second impedance element is connected between the base terminals of the transistors constituting the current mirror pair. Since there is no resistor that causes a voltage effect, it is possible to suppress a change in current due to variations in the forward current amplification factor of the transistor and to prevent the input signal from flowing into the bias circuit by the high frequency blocking circuit. It has the effect of reducing index degradation.

本発明の第７の発明は、前記第二のインピーダンス素子は、インダクタである第５の発明に記載のバイアス回路としたものであり、本構成により、カレントミラー対となるトランジスタのベース端子間に電圧効果を生じる抵抗が存在しないため、トランジスタの順方向電流増幅率バラツキに対する電流変化を抑えることができるとともに、高周波阻止回路により入力信号がバイアス回路へ流入することを阻止するため、バイアス回路による雑音指数の劣化を低減できる。さらに、電圧降下のため高い抵抗値をとりにくい抵抗よりも効果的に、入力信号のバイアス回路への流入を阻止することができるという作用を有する。 According to a seventh aspect of the present invention, the second impedance element is the bias circuit according to the fifth aspect of the present invention, which is an inductor. With this configuration, the second impedance element is connected between the base terminals of the transistors constituting the current mirror pair. Since there is no resistor that causes a voltage effect, it is possible to suppress a change in current due to variations in the forward current amplification factor of the transistor and to prevent the input signal from flowing into the bias circuit by the high frequency blocking circuit. Index degradation can be reduced. Furthermore, it has the effect of preventing the input signal from flowing into the bias circuit more effectively than a resistance that is difficult to obtain a high resistance value due to a voltage drop.

本発明の第８の発明は、コレクタ端子が電源に接続されるとともにベース端子が前記第五のトランジスタのコレクタ端子に接続される第七のトランジスタを更に備えるとともに、前記高周波阻止回路は、前記第五のトランジスタのベース端子と前記第七のトランジスタのエミッタ端子との接続中点と、前記第一のトランジスタのベース端子との間に接続されるインダクタである第１の発明に記載のバイアス回路としたものであり、本構成により、カレントミラー対となるトランジスタのベース端子間に電圧効果を生じる抵抗が存在しないため、トランジスタの順方向電流増幅率バラツキに対する電流変化を抑えることができるとともに、高周波阻止回路により入力信号がバイアス回路へ流入することを阻止するため、バイアス回路による雑音指数の劣化を低減できるという作用を有する。 The eighth invention of the present invention further comprises a seventh transistor having a collector terminal connected to the power source and a base terminal connected to the collector terminal of the fifth transistor, and the high-frequency blocking circuit comprises the first The bias circuit according to the first aspect of the present invention, which is an inductor connected between a connection midpoint of the base terminal of the fifth transistor and the emitter terminal of the seventh transistor and the base terminal of the first transistor; With this configuration, there is no resistance that causes a voltage effect between the base terminals of the transistors that form the current mirror pair, so that it is possible to suppress current changes due to variations in the forward current amplification factor of the transistors and to prevent high frequency. Noise from the bias circuit to prevent the input signal from flowing into the bias circuit by the circuit It has the effect of reducing the number of degradation.

以下、本発明の実施の形態について、図１から図４を用いて説明する。 Hereinafter, embodiments of the present invention will be described with reference to FIGS.

（実施の形態１）
図１は本実施の形態における可変利得増幅器の回路図である。図１において、１はエミッタ端子を直接接地した第一のトランジスタ、２は第一のトランジスタ１とコレクタ端子同士を接続した第二のトランジスタ、３は第二のトランジスタ２のエミッタ端子を接地する帰還抵抗、４は第一のトランジスタ１及び第二のトランジスタ２のコレクタ端子間を接続する抵抗、５は第一のトランジスタ１および第二のトランジスタ２とカスコード接続する第三のトランジスタ、６は第三のトランジスタ５にベースバイアスを供給する抵抗、７は第三のトランジスタ５のベース端子に接続する接地容量、８は第一のトランジスタ１及び第二のトランジスタ２のベース端子間を疎結合する第二の容量、１０１は第二のトランジスタ２の入力インピーダンスを制御する第一のインダクタ、１０２は第二の容量８及び第一のインダクタ１０１より構成される第二のインピーダンス補償回路、９は入力整合回路、１０は出力整合回路、１１は第三のトランジスタ５にコレクタバイアスを供給し、かつ出力整合回路１０とともに出力整合をとるインダクタ、１２及び１３は電源端子、１４は高周波入力端子、１５は高周波出力端子、１０３及び１０４はそれぞれ第一のトランジスタ１及び第二のトランジスタ２にベースバイアスを供給する電源、１０５は第一のトランジスタ１か第二のトランジスタ２のいずれを動作させるか選択するスイッチ、１０６はインバータ、１６は利得制御端子、１０７は利得制御端子１６、電源１０３，１０４、スイッチ１０５、及びインバータ１０６より構成されるバイアス切替回路、１７及び１８は第二のトランジスタ２の入力インピーダンスを制御する第一の容量及び第一の抵抗、１９はバイアス切替回路１０７と連動し、Ｖagc1が第一のトランジスタ１のベース端子に印可されるときには動作せず、Ｖagc2が第二のトランジスタ２のベース端子に印可されるときに動作して、第一の容量１７の接地・非接地を切替える第四のトランジスタ、２０は第一の容量１７、第一の抵抗１８及び第四のトランジスタ１９より構成される第一のインピーダンス補償回路、１０８は第一のトランジスタ１、第二のトランジスタ２、帰還抵抗３、抵抗４、第三のトランジスタ５、第二の容量８、第一のインピーダンス補償回路２０、及びバイアス切替回路１０７より構成される集積回路である。 (Embodiment 1)
FIG. 1 is a circuit diagram of a variable gain amplifier according to the present embodiment. In FIG. 1, 1 is a first transistor whose emitter terminal is directly grounded, 2 is a second transistor in which the first transistor 1 is connected to the collector terminals, and 3 is a feedback that grounds the emitter terminal of the second transistor 2. Resistor, 4 is a resistor connecting the collector terminals of the first transistor 1 and the second transistor 2, 5 is a third transistor cascode-connected to the first transistor 1 and the second transistor 2, and 6 is a third transistor. A resistor for supplying a base bias to the transistor 5, 7 a grounding capacitor connected to the base terminal of the third transistor 5, and 8 a second that loosely couples the base terminals of the first transistor 1 and the second transistor 2. , 101 is a first inductor that controls the input impedance of the second transistor 2, and 102 is the second capacitor 8 and the first A second impedance compensation circuit composed of an inductor 101, 9 is an input matching circuit, 10 is an output matching circuit, 11 is an inductor that supplies a collector bias to the third transistor 5 and performs output matching with the output matching circuit 10 , 12 and 13 are power supply terminals, 14 is a high frequency input terminal, 15 is a high frequency output terminal, 103 and 104 are power supplies for supplying base bias to the first transistor 1 and the second transistor 2, respectively, and 105 is a first transistor. A switch for selecting which one of the first and second transistors 2 is to be operated, 106 is an inverter, 16 is a gain control terminal, 107 is a gain control terminal 16, power supplies 103 and 104, a switch 105, and a bias composed of the inverter 106 The switching circuits 17 and 18 are input inputs of the second transistor 2. The first capacitor and the first resistor 19 for controlling the impedance are linked to the bias switching circuit 107, and do not operate when Vagc1 is applied to the base terminal of the first transistor 1, and Vagc2 is the second transistor 2 The fourth transistor 20 operates to switch between grounding and non-grounding of the first capacitor 17 when applied to the base terminal of the first capacitor 17, and the first transistor 17, the first resistor 18 and the fourth transistor 19 are used. The first impedance compensation circuit 108 is constituted by the first transistor 1, the second transistor 2, the feedback resistor 3, the resistor 4, the third transistor 5, the second capacitor 8, and the first impedance compensation circuit 20. , And a bias switching circuit 107.

高周波入力端子１４より入力された高周波信号は、入力整合回路９を通って第一のトランジスタ１のベース端子に、また入力整合回路９と第二のインピーダンス補償回路１０２とを通って第二のトランジスタ２のベース端子に入力される。 The high-frequency signal input from the high-frequency input terminal 14 passes through the input matching circuit 9 to the base terminal of the first transistor 1, and passes through the input matching circuit 9 and the second impedance compensation circuit 102 to the second transistor. 2 is input to the base terminal.

弱電界入力時は、第一のトランジスタ１のベース端子にＶagc1を印可することで、所望の利得を得る。一方、強電界入力時にはバイアス切替回路１０７を用いて、第二のトランジスタ２のベース端子にＶagc1より小さなＶagc2を印可すること、及び帰還抵抗３の作用により第１のトランジスタが動作する場合と比較して利得が低減する。 At the time of weak electric field input, a desired gain is obtained by applying Vagc1 to the base terminal of the first transistor 1. On the other hand, when a strong electric field is input, the bias switching circuit 107 is used to apply Vagc2 smaller than Vagc1 to the base terminal of the second transistor 2, and the case where the first transistor operates by the action of the feedback resistor 3 is compared. The gain is reduced.

入力インピーダンスは、第一のトランジスタ１または第二のトランジスタ２のうち動作しているトランジスタにより決定される。第一のトランジスタ１と第二のトランジスタ２との入力容量の差、及び第二のトランジスタ２のエミッタ端子−接地間に接続した帰還抵抗３により、第二のトランジスタ２の動作時と第一のトランジスタ１の動作時との入力インピーダンスは異なる。そこで、バイアス切替回路１０７と連動して動作する第四のトランジスタ１９により、第二のトランジスタ２の動作時には、第二のトランジスタ２のベース端子−接地間に第一の容量１７及び第一の抵抗１８を接続し、第一のトランジスタ１の入力インピーダンスと同等とする。さらに、第一のトランジスタ１の動作時における第二のトランジスタ２の影響を軽減するために、第一のトランジスタ１と第二のトランジスタ２のベース端子間を第二の容量８により疎結合とするため、第一のインダクタ１０１によるインピーダンス補償回路も接続する。 The input impedance is determined by the operating transistor of the first transistor 1 or the second transistor 2. Due to the difference in input capacitance between the first transistor 1 and the second transistor 2 and the feedback resistor 3 connected between the emitter terminal of the second transistor 2 and the ground, the first transistor 1 and the first transistor 1 are operated. The input impedance of the transistor 1 is different from that during operation. Therefore, the fourth transistor 19 operating in conjunction with the bias switching circuit 107 causes the first capacitor 17 and the first resistor between the base terminal of the second transistor 2 and the ground when the second transistor 2 operates. 18 is connected to be equivalent to the input impedance of the first transistor 1. Further, in order to reduce the influence of the second transistor 2 during the operation of the first transistor 1, the base terminals of the first transistor 1 and the second transistor 2 are loosely coupled by the second capacitor 8. Therefore, an impedance compensation circuit using the first inductor 101 is also connected.

本実施の形態によれば、低利得に切替えた時には第一のインピーダンス補償回路が第二のトランジスタのベース端子に第一の容量を付加し、第二のトランジスタの入力インピーダンスを制御することで、利得切替時でも入力整合を保ち、高次歪の発生を抑圧することができる。 According to this embodiment, when switching to low gain, the first impedance compensation circuit adds the first capacitor to the base terminal of the second transistor, and controls the input impedance of the second transistor, Even at the time of gain switching, input matching can be maintained and generation of higher-order distortion can be suppressed.

なお、第二の容量８と第一のインダクタ１０１の配置は変更可能であるが、第二の容量８を集積回路１０８に内蔵して部品点数を削減することができる点で、図１に示した構成がより好ましい。 Although the arrangement of the second capacitor 8 and the first inductor 101 can be changed, the second capacitor 8 can be incorporated in the integrated circuit 108 and the number of components can be reduced as shown in FIG. The configuration is more preferable.

また、第一のトランジスタ１のエミッタサイズに比べ、第二のトランジスタ２のエミッタサイズを小さくすることにより、第二のトランジスタ２を付加することによる高利得時の雑音指数の劣化を抑制することができる。 Further, by reducing the emitter size of the second transistor 2 as compared with the emitter size of the first transistor 1, it is possible to suppress the deterioration of the noise figure at the time of high gain by adding the second transistor 2. it can.

（実施の形態２）
図２は本実施の形態における可変利得増幅器の回路図である。図２において、２０１及び２０２は第一のトランジスタ１及び第二のトランジスタ２とそれぞれカレントミラーを形成する対となる第五及び第六のトランジスタ、２０３及び２０４は第五のトランジスタ２０１及び第六のトランジスタ２０２のエミッタ端子をそれぞれ接地する第一及び第二のエミッタ抵抗、２０５及び２０６は第一のトランジスタ１及び第二のトランジスタ２にそれぞれベース電流を供給する第七及び第八のトランジスタ、２０７は第一のトランジスタ１、第五のトランジスタ２０１、第七のトランジスタ２０５及び第一のエミッタ抵抗２０３より構成される第一のカレントミラー回路、２０８は第二のトランジスタ２、第六のトランジスタ２０２、第八のトランジスタ２０６及び第二のエミッタ抵抗２０４より構成される第二のカレントミラー回路、２０９及び２１０は第七のトランジスタ２０５及び第八のトランジスタ２０６のエミッタ端子とそれぞれ第一のトランジスタ１及び第二のトランジスタ２のベース端子間を接続する第二及び第三の抵抗、２１１及び２１２は第二の抵抗２０９、第三の抵抗２１０よりそれぞれ構成される第一及び第二の高周波阻止回路、２１３及び２１４は第一のカレントミラー回路２０７及び第二のカレントミラー回路２０８にそれぞれバイアスを供給する第九及び第十のトランジスタ、２１５は第九のトランジスタ２１３または第十のトランジスタ２１４のどちらか一方を動作させる第十一のトランジスタ、２１６は利得制御端子１６、第九のトランジスタ２１３、第十のトランジスタ２１４及び第十一のトランジスタ２１５より構成される切替スイッチ、２１７−２１９はバイアスを供給する抵抗、２２０および２２１は定電流源、２２２は電源端子、２２３は第五のトランジスタ２０１、第六のトランジスタ２０２、第一のエミッタ抵抗２０３、第二のエミッタ抵抗２０４、第七のトランジスタ２０５、第八のトランジスタ２０６、切替スイッチ２１６、抵抗２１７−２１９、定電流源２２０，２２１、及び電源端子２２２より構成され、利得制御端子１６の電位により、第一のトランジスタ１または第二のトランジスタ２のどちらか一方にベースバイアスを供給するバイアス切替回路、２２４は第一のトランジスタ１、第二のトランジスタ２、帰還抵抗３、抵抗４、第三のトランジスタ５、第二の容量８、第一のインピーダンス補償回路２０、第一の高周波阻止回路２１１、第二の高周波阻止回路２１２及びバイアス切替回路２２３より構成される集積回路である。なお、上記以外の構成要素、符号については実施の形態１と同一である。 (Embodiment 2)
FIG. 2 is a circuit diagram of the variable gain amplifier according to the present embodiment. In FIG. 2, reference numerals 201 and 202 denote a fifth transistor and a sixth transistor that form a current mirror with the first transistor 1 and the second transistor 2, respectively, and 203 and 204 denote a fifth transistor 201 and a sixth transistor. First and second emitter resistors that respectively ground the emitter terminal of the transistor 202, 205 and 206 are seventh and eighth transistors that supply a base current to the first transistor 1 and the second transistor 2, respectively. A first current mirror circuit composed of a first transistor 1, a fifth transistor 201, a seventh transistor 205, and a first emitter resistor 203, 208 is a second transistor 2, a sixth transistor 202, It is composed of eight transistors 206 and a second emitter resistor 204. Two current mirror circuits 209 and 210 connect the emitter terminals of the seventh transistor 205 and the eighth transistor 206 to the base terminals of the first transistor 1 and the second transistor 2, respectively. Resistors 211 and 212 are first and second high-frequency blocking circuits composed of a second resistor 209 and a third resistor 210, respectively, and 213 and 214 are a first current mirror circuit 207 and a second current mirror circuit, respectively. Ninth and tenth transistors for supplying a bias to 208, 215, an eleventh transistor for operating either the ninth transistor 213 or the tenth transistor 214, 216, a gain control terminal 16, Transistor 213, tenth transistor 214 and eleventh transistor 215 217-219 are resistors for supplying a bias, 220 and 221 are constant current sources, 222 is a power supply terminal, 223 is a fifth transistor 201, a sixth transistor 202, and a first emitter resistor 203. , Second emitter resistor 204, seventh transistor 205, eighth transistor 206, changeover switch 216, resistors 217-219, constant current sources 220 and 221, and power supply terminal 222, and potential of gain control terminal 16 Thus, a bias switching circuit for supplying a base bias to either the first transistor 1 or the second transistor 2, 224 is the first transistor 1, the second transistor 2, the feedback resistor 3, the resistor 4, and the third Transistor 5, second capacitor 8, first impedance compensation circuit 20, first high-frequency blocking The integrated circuit includes a circuit 211, a second high-frequency blocking circuit 212, and a bias switching circuit 223. Components and symbols other than those described above are the same as those in the first embodiment.

本実施の形態によれば、第二の抵抗２０９及び第三の抵抗２１０に、それぞれ第一のトランジスタ１及び第二のトランジスタ２の入力インピーダンスより充分に高い値を選択することにより、入力信号の第一のカレントミラー回路２０７及び第二のカレントミラー回路２０８への漏洩を阻止することができ、バイアス切替回路２２３による雑音指数特性の劣化を防止することができる。なお、第五のトランジスタ２０１及び第六のトランジスタ２０２のベース端子の入力インピーダンスは充分高いため、問題とならない。さらに、カレントミラー対となるトランジスタのベース端子間に電圧降下を生じる抵抗が存在しないため、トランジスタの順方向電流増幅率バラツキに対する電流変動を抑えることができる。その他の動作、作用は実施の形態１と同様である。 According to this embodiment, by selecting values sufficiently higher than the input impedances of the first transistor 1 and the second transistor 2 for the second resistor 209 and the third resistor 210, respectively, Leakage to the first current mirror circuit 207 and the second current mirror circuit 208 can be prevented, and deterioration of noise figure characteristics due to the bias switching circuit 223 can be prevented. Note that there is no problem because the input impedances of the base terminals of the fifth transistor 201 and the sixth transistor 202 are sufficiently high. Furthermore, since there is no resistance that causes a voltage drop between the base terminals of the transistors that form the current mirror pair, current fluctuations due to variations in the forward current amplification factor of the transistors can be suppressed. Other operations and actions are the same as those in the first embodiment.

なお、図２には第一のエミッタ抵抗２０３を第五のトランジスタ２０１のエミッタ端子に接続してミラー比を大きくとっているが、それほど大きなミラー比が要求されない場合にはこの第一のエミッタ抵抗２０３は削除可能であり、このときには抵抗バラツキに対する電流変動も抑えることができる。 In FIG. 2, the first emitter resistor 203 is connected to the emitter terminal of the fifth transistor 201 to increase the mirror ratio. However, when the mirror ratio is not so large, the first emitter resistor 203 is used. The reference numeral 203 can be deleted, and at this time, current fluctuations due to resistance variations can also be suppressed.

（実施の形態３）
図３は本実施の形態における可変利得増幅器の回路図である。図３において、３０１は第一のトランジスタ１のベース端子及び第七のトランジスタ２０５のエミッタ端子間を接続する第二のインダクタ、３０２は第二のインダクタ３０１より構成される第一の高周波阻止回路、３０３は第一のトランジスタ１、第二のトランジスタ２、帰還抵抗３、抵抗４、第三のトランジスタ５、第二の容量８、第一のインピーダンス補償回路２０、第二の高周波阻止回路２１２及びバイアス切替回路２２３より構成される集積回路である。なお、上記以外の構成要素と符号については実施の形態２と同様である。 (Embodiment 3)
FIG. 3 is a circuit diagram of the variable gain amplifier according to the present embodiment. In FIG. 3, 301 is a second inductor connecting the base terminal of the first transistor 1 and the emitter terminal of the seventh transistor 205, 302 is a first high-frequency blocking circuit composed of the second inductor 301, Reference numeral 303 denotes a first transistor 1, a second transistor 2, a feedback resistor 3, a resistor 4, a third transistor 5, a second capacitor 8, a first impedance compensation circuit 20, a second high-frequency blocking circuit 212, and a bias. This is an integrated circuit composed of a switching circuit 223. The constituent elements and symbols other than those described above are the same as those in the second embodiment.

本実施の形態によれば、第二のインダクタ３０１に、第一のトランジスタ１の入力インピーダンスより充分に高いインピーダンスとなるインダクタンス値を選択することにより、第二のインダクタ３０１を介して、第一のトランジスタ１にベースバイアスを供給し、かつ入力信号の第一のカレントミラー回路２０７への漏洩を阻止することができ、バイアス切替回路２２３による雑音指数特性の劣化を防止することができる。その他の動作、作用は実施の形態２と同様である。 According to this embodiment, by selecting an inductance value that is sufficiently higher than the input impedance of the first transistor 1 for the second inductor 301, A base bias can be supplied to the transistor 1 and leakage of an input signal to the first current mirror circuit 207 can be prevented, and deterioration of noise figure characteristics due to the bias switching circuit 223 can be prevented. Other operations and actions are the same as those in the second embodiment.

なお、第二のインダクタ３０１を、第一のトランジスタ１及び第五のトランジスタ２０１のベース端子間に接続しても同様の効果が得られることは言うまでもない。 Needless to say, the same effect can be obtained by connecting the second inductor 301 between the base terminals of the first transistor 1 and the fifth transistor 201.

（実施の形態４）
図４は本実施の形態における可変利得増幅器の回路図である。図４において、４０１は第一のトランジスタ１及び第二のトランジスタ２のベース端子間を接続する第一のインダクタ、４０２は第二の容量８及び第一のインダクタ４０１より構成される第二のインピーダンス補償回路、４０３は第一のインダクタ４０１より構成される第一の高周波阻止回路、４０４は第一のトランジスタ１、第二のトランジスタ２、帰還抵抗３、抵抗４、第三のトランジスタ５、第二の容量８、第一のインピーダンス補償回路２０、第二の高周波阻止回路２１２及びバイアス切替回路２２３より構成される集積回路である。なお、上記以外の構成要素、符号については実施の形態３と同様である。 (Embodiment 4)
FIG. 4 is a circuit diagram of the variable gain amplifier according to the present embodiment. In FIG. 4, 401 is a first inductor that connects the base terminals of the first transistor 1 and the second transistor 2, and 402 is a second impedance constituted by the second capacitor 8 and the first inductor 401. Compensation circuit 403 is a first high-frequency blocking circuit composed of a first inductor 401, 404 is a first transistor 1, a second transistor 2, a feedback resistor 3, a resistor 4, a third transistor 5, and a second The integrated circuit is composed of the capacitor 8, the first impedance compensation circuit 20, the second high-frequency blocking circuit 212, and the bias switching circuit 223. Components and symbols other than those described above are the same as those in the third embodiment.

本実施の形態によれば、第二のインピーダンス補償回路４０２に用いられている第一のインダクタ４０１を、入力信号の第一のカレントミラー回路２０７への漏洩阻止用として兼用することにより、部品点数を削減できる。その他の動作、作用は実施の形態３と同様である。 According to the present embodiment, the first inductor 401 used in the second impedance compensation circuit 402 is also used for preventing leakage of the input signal to the first current mirror circuit 207, so that the number of parts is increased. Can be reduced. Other operations and actions are the same as those in the third embodiment.

本発明にかかるバイアス回路は、インピーダンス補償回路を適用することで、利得切替え時でも、入力整合を保ち、かつ高次歪の発生を防止できる機能を有し、可変利得増幅器等として有用である。 The bias circuit according to the present invention has a function of maintaining input matching and preventing the occurrence of high-order distortion even when gain is switched by applying an impedance compensation circuit, and is useful as a variable gain amplifier or the like.

本発明の一実施の形態による可変利得増幅器の回路図1 is a circuit diagram of a variable gain amplifier according to an embodiment of the present invention. 本発明の一実施の形態による可変利得増幅器の回路図1 is a circuit diagram of a variable gain amplifier according to an embodiment of the present invention. 本発明の一実施の形態による可変利得増幅器の回路図1 is a circuit diagram of a variable gain amplifier according to an embodiment of the present invention. 本発明の一実施の形態による可変利得増幅器の回路図1 is a circuit diagram of a variable gain amplifier according to an embodiment of the present invention. 従来の可変利得増幅器の回路図Circuit diagram of conventional variable gain amplifier

符号の説明Explanation of symbols

１第一のトランジスタ
２第二のトランジスタ
３帰還抵抗
４，６，２１７，２１８，２１９，５０３，５０４抵抗
５第三のトランジスタ
７，５０６接地容量
８第二の容量
９，５０７入力整合回路
１０，５０８出力整合回路
１１，５０５インダクタ
１２，１３，２２２，５１０，５１１電源端子
１４，５１２高周波入力端子
１５，５１３高周波出力端子
１６，５０９利得制御端子
１７第一の容量
１８第一の抵抗
１９第四のトランジスタ
２０第一のインピーダンス補償回路
１０１，４０１第一のインダクタ
１０２，４０２第二のインピーダンス補償回路
１０３，１０４電源
１０５スイッチ
１０６インバータ
１０７，２２３バイアス切替回路
１０８，２２４，３０３，４０４集積回路
２０１第五のトランジスタ
２０２第六のトランジスタ
２０３第一のエミッタ抵抗
２０４第二のエミッタ抵抗
２０５第七のトランジスタ
２０６第八のトランジスタ
２０７第一のカレントミラー回路
２０８第二のカレントミラー回路
２０９第二の抵抗
２１０第三の抵抗
２１１，３０２，４０３第一の高周波阻止回路
２１２第二の高周波阻止回路
２１３第九のトランジスタ
２１４第十のトランジスタ
２１５第十一のトランジスタ
２１６切替スイッチ
２２０，２２１定電流源
３０１第二のインダクタ
５０１，５０２トランジスタ DESCRIPTION OF SYMBOLS 1 1st transistor 2 2nd transistor 3 Feedback resistance 4,6,217,218,219,503,504 Resistance 5 3rd transistor 7,506 Ground capacity 8 Second capacity 9,507 Input matching circuit 10, 508 Output matching circuit 11,505 Inductor 12, 13, 222, 510, 511 Power supply terminal 14,512 High-frequency input terminal 15,513 High-frequency output terminal 16,509 Gain control terminal 17 First capacitor 18 First resistor 19 Fourth Transistor 20 first impedance compensation circuit 101, 401 first inductor 102, 402 second impedance compensation circuit 103, 104 power supply 105 switch 106 inverter 107, 223 bias switching circuit 108, 224, 303, 404 integrated circuit 201 first Five transistors 2 02 sixth transistor 203 first emitter resistor 204 second emitter resistor 205 seventh transistor 206 eighth transistor 207 first current mirror circuit 208 second current mirror circuit 209 second resistor 210 third resistor Resistors 211, 302, 403 First high-frequency blocking circuit 212 Second high-frequency blocking circuit 213 Ninth transistor 214 Tenth transistor 215 Eleventh transistor 216 Changeover switch 220, 221 Constant current source 301 Second inductor 501 , 502 transistors

Claims

ベース端子に信号を入力しコレクタ端子より信号を出力するエミッタ接地型の第一のトランジスタにベースバイアスを供給するバイアス回路であって、
ベース端子が前記第一のトランジスタのベース端子と接続され、前記第一のトランジスタとカレントミラー対を形成する第五のトランジスタと、
前記第一のトランジスタのベース端子と前記第五のトランジスタのベース端子との接続中点と、電源端子との間に接続されるインピーダンス素子と、
コレクタ端子が前記電源端子に接続されるとともに、エミッタ端子が前記インピーダンス素子を介して前記第五のトランジスタのベース端子に接続される、前記カレントミラー対のベース電流補償用の第七のトランジスタと、
を備え、
前記インピーダンス素子は前記第一のトランジスタの入力インピーダンスよりも高いインピーダンス値を有することを特徴とするバイアス回路。 A bias circuit for supplying a base bias to a first emitter-grounded transistor that inputs a signal to a base terminal and outputs a signal from a collector terminal,
A fifth transistor having a base terminal connected to the base terminal of the first transistor and forming a current mirror pair with the first transistor;
An impedance element connected between a connection midpoint between the base terminal of the first transistor and the base terminal of the fifth transistor, and a power supply terminal;
A seventh transistor for compensating the base current of the current mirror pair, the collector terminal being connected to the power supply terminal and the emitter terminal being connected to the base terminal of the fifth transistor via the impedance element;
With
The bias circuit, wherein the impedance element has an impedance value higher than an input impedance of the first transistor.

前記インピーダンス素子は、抵抗である請求項１記載のバイアス回路。 The bias circuit according to claim 1, wherein the impedance element is a resistor.

前記インピーダンス素子は、インダクタである請求項１記載のバイアス回路。 The bias circuit according to claim 1, wherein the impedance element is an inductor.