JP4130778B2 - Method for forming dual damascene structure and method for manufacturing semiconductor device - Google Patents
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Description
【0001】
【発明が属する技術分野】
本発明は、銅配線及び低誘電率膜(Low−k膜)を用いた半導体装置の製造方法に係り、特にデュアルダマシン構造の形成方法に関する。
【0002】
【従来の技術】
近年、半導体集積回路における配線の微細化に伴い、配線の信号遅延が問題となっている。この信号遅延の問題を解決するため、配線材料に銅を用いて配線抵抗を低減する方法や、層間絶縁膜に低誘電率膜を用いて静電容量を低減する方法が提案されている。
従来、低誘電率膜を用いたデュアルダマシン構造の形成方法が提案されている(例えば、特許文献1参照)。
【0003】
【特許文献1】
特開2001−156170号公報 (第5−6頁、第1図)
【0004】
【発明が解決しようとする課題】
しかしながら、上記従来のデュアルダマシン構造の形成方法では、第2の層間絶縁膜のエッチングと、この層間絶縁膜上に形成したレジストマスクのアッシングとを同時に行っていた。このため、第2の層間絶縁膜がダメージを受けてしまい、比誘電率が高くなってしまうという問題があった。従って、配線間の静電容量が高くなり、半導体装置の特性が劣化してしまうという問題があった。
【0005】
本発明は、上記従来の課題を解決するためになされたもので、低誘電率膜にデュアルダマシン構造を形成する際に、アッシング工程が低誘電率膜に与えるダメージを抑制することを目的とする。
【0006】
【課題を解決する為の手段】
この発明に係るデュアルダマシン構造の形成方法は、下層配線上に、第1の低誘電率膜とエッチストッパ膜と第2の低誘電率膜とを積層する工程と、
前記第2の低誘電率膜上に、第1のマスクと、配線溝形成用の開口を有する第2のマスクとを積層する工程と、
前記配線溝形成用の開口を覆うように第3のマスクを形成する工程と、
前記第3のマスク上にレジストパターンを形成する工程と、
前記レジストパターンをマスクとしたエッチングにより、前記第3のマスクに接続孔形成用の開口を形成する工程と、
前記接続孔形成用の開口を形成した後、前記レジストパターンをアッシングにより除去する工程と、
前記第3のマスクをマスクとして、第1のマスクと第2の低誘電率膜とをエッチングする工程と、
前記第3のマスクを除去する工程と、
前記第2のマスクをマスクとして第1のマスクをエッチングするとともに、前記エッチストッパ膜の露出部分をエッチングする工程と、
前記第2及び第1のマスクをマスクとしたエッチングにより、前記第2の低誘電率膜に配線溝を形成するとともに、前記エッチストッパ膜をマスクとしたエッチングにより、前記第1の低誘電率膜に前記下層配線と接続する接続孔を形成する工程と、
を含むことを特徴とするものである。
【0007】
この発明に係るデュアルダマシン構造の形成方法において、前記第1のマスクが前記第2の低誘電率膜を覆った状態で、前記レジストパターンを除去することができる。
【0008】
この発明に係るデュアルダマシン構造の形成方法において、前記第1、第2及び第3のマスクは、炭素と窒素を含有するシリコン系絶縁膜であることが好適である。
【0009】
この発明に係るデュアルダマシン構造の形成方法において、前記第1及び第2の低誘電率膜の比誘電率は2.5以下であることが好適である。
【0010】
この発明に係るデュアルダマシン構造の形成方法において、前記第1及び第2の低誘電率膜は、シリコン、炭素、酸素および水素を含有する絶縁膜、又は、水素と炭素を含有するポリマーであることが好適である。
【0011】
この発明に係る半導体装置の製造方法は、上記デュアルダマシン構造の形成方法を用いて基板上にデュアルダマシン構造を形成する工程を含むことを特徴とするものである。
【0012】
【発明の実施の形態】
以下、図面を参照して本発明の実施の形態について説明する。図中、同一または相当する部分には同一の符号を付してその説明を簡略化ないし省略することがある。
【0013】
図1は、本発明の実施の形態による半導体装置の製造方法を説明するための工程断面図である。詳細には、図1(a)は第2のマスクを形成した後の状態を示す図であり、図1(b)は第2のマスクに配線溝形成用の開口を形成した後の状態を示す図であり、図1(c)は第3のマスクを形成した後の状態を示す図であり、図1(d)は第3のマスクに接続孔形成用の開口を形成した後の状態を示す図である。また、図1(e)は第1のマスクと第2の低誘電率膜をエッチングした後の状態を示す図であり、図1(f)は第1のマスクとエッチストッパ膜をエッチングした後の状態を示す図であり、図1(g)は配線溝と接続孔を形成した後の状態を示す図である。
【0014】
先ず、図1(a)に示すように、基板上に形成された下層配線1上に第1の低誘電率膜2をCVD(Chemical Vapor Deposition)法又はSOD(Spin On Dielectric)法により形成し、その上にエッチストッパ膜3を例えば10nm−150nm程度の膜厚で形成し、さらに第2の低誘電率膜4をCVD法又はSOD法により形成する。続いて、第2の低誘電率膜4上に第1のマスク5を例えば10nm−150nm程度の膜厚で形成し、その上に第2のマスク6を例えば10nm−150nm程度の膜厚で形成する。
ここで、図示しないが、基板上には上記下層配線1以外に、各種の半導体素子が形成されている。
また、第1及び第2の低誘電率膜2,4は、比誘電率が2.5以下の無機系又は有機系の層間絶縁膜であり、例えば、シリコン、炭素、酸素および水素を含む絶縁膜や、水素と炭素を含有するポリマー(ハイドロゲン・カーボン・ポリマー)等である。
また、エッチストッパ膜3、並びに、第1及び第2のマスク5,6は、例えば、炭素と窒素を含有するシリコン系の絶縁膜である。
【0015】
次に、図1(b)に示すように、レジストパターン(図示省略)をマスクとして第2のマスク6をドライエッチングする。ここで、レジストパターンは、配線溝(後述)を形成する位置に開口を有しており、このドライエッチングにより第2のマスク6に配線溝形成用の開口6aが形成される。
【0016】
次に、図1(c)に示すように、第2のマスク6の開口を覆うように、第3のマスク7を例えば10nm−150nm程度の膜厚で形成する。ここで、第3のマスク7は、例えば、炭素と窒素を含有するシリコン系の絶縁膜である。
【0017】
次に、図1(d)に示すように、第3のマスク7上にレジストパターン8を形成する。続いて、レジストパターン8をマスクとして、第3のマスク7をドライエッチングする。ここで、レジストパターン8は、接続孔(後述)を形成する位置に開口を有しており、このドライエッチングにより第3のマスク7に接続孔形成用の開口7aが形成される。
そして、レジストパターン8をアッシングにより除去する。この時、第2の低誘電率膜4は第1のマスク5によって覆われているため、ダメージを受けない。
【0018】
次に、図1(e)に示すように、第3のマスク7をマスクとして、第1のマスク5と第2の低誘電率膜4をドライエッチングする。
その後、第3のマスク7を除去する。
【0019】
次に、図1(f)に示すように、第2のマスク6をマスクとして、第1のマスク5をエッチングするとともに、エッチストッパ膜3の露出部分をエッチングする。さらに、エッチングを続けると、図1(g)のような形状になる。
【0020】
次に、図1(h)に示すように、第2のマスク6および第1のマスク5をマスクとして第2の低誘電率膜4をドライエッチングするとともに、エッチストッパ膜3をマスクとして第1の低誘電率膜2をドライエッチングする。これにより、第2の低誘電率膜4に配線溝(トレンチ)11が形成されると共に、第1の低誘電率膜2に下層配線1と接続する接続孔(ヴィアホール)12が形成される。
その後、公知の方法を用いて配線溝11及び接続孔12内に銅を埋め込むことにより、デュアルダマシン構造が形成される。
【0021】
以上説明したように、本実施の形態では、第3のマスク7に接続孔形成用の開口7aを形成した後、該第3のマスク7上のレジストパターン8をアッシングする際、第2の低誘電率膜4は第1のマスク5により覆われている。このため、レジストパターン8をアッシングする際、第2の低誘電率膜4はダメージを受けることがない。すなわち、3層のハードマスクを用いることによって、アッシング工程が第2の低誘電率膜に与えるダメージを抑制することができる。
従って、配線間の静電容量の増大を防止することができ、半導体装置の特性の劣化を防止することができる。
【0022】
【発明の効果】
本発明によれば、低誘電率膜にデュアルダマシン構造を形成する際に、アッシング工程が低誘電率膜に与えるダメージを抑制することができる。
【図面の簡単な説明】
【図1】 本発明の実施の形態による半導体装置の製造方法を説明するための断面図である。
【符号の説明】
1 下層配線
2 第1の低誘電率膜
3 エッチストッパ膜
4 第2の低誘電率膜
5 第1のマスク
6 第2のマスク
6a 開口
7 第3のマスク
7a 開口
8 レジストパターン
11 配線溝
12 接続孔[0001]
[Technical field to which the invention belongs]
The present invention relates to a method for manufacturing a semiconductor device using a copper wiring and a low dielectric constant film (Low-k film), and more particularly to a method for forming a dual damascene structure.
[0002]
[Prior art]
In recent years, with the miniaturization of wiring in semiconductor integrated circuits, signal delay of wiring has become a problem. In order to solve this problem of signal delay, a method of reducing wiring resistance by using copper as a wiring material and a method of reducing electrostatic capacity by using a low dielectric constant film as an interlayer insulating film have been proposed.
Conventionally, a method for forming a dual damascene structure using a low dielectric constant film has been proposed (see, for example, Patent Document 1).
[0003]
[Patent Document 1]
JP 2001-156170 A (page 5-6, FIG. 1)
[0004]
[Problems to be solved by the invention]
However, in the conventional method for forming the dual damascene structure, the etching of the second interlayer insulating film and the ashing of the resist mask formed on the interlayer insulating film are simultaneously performed. For this reason, there is a problem that the second interlayer insulating film is damaged and the relative dielectric constant becomes high. Therefore, there is a problem that the capacitance between the wirings is increased and the characteristics of the semiconductor device are deteriorated.
[0005]
The present invention has been made in order to solve the above-described conventional problems, and an object thereof is to suppress damage to the low dielectric constant film by the ashing process when a dual damascene structure is formed in the low dielectric constant film. .
[0006]
[Means for solving the problems]
A method for forming a dual damascene structure according to the present invention includes: laminating a first low dielectric constant film, an etch stopper film, and a second low dielectric constant film on a lower wiring;
Laminating a first mask and a second mask having an opening for forming a wiring trench on the second low dielectric constant film;
Forming a third mask so as to cover the opening for forming the wiring trench;
Forming a resist pattern on the third mask;
Forming an opening for forming a connection hole in the third mask by etching using the resist pattern as a mask;
A step of removing the resist pattern by ashing after forming the opening for forming the connection hole;
Etching the first mask and the second low dielectric constant film using the third mask as a mask;
Removing the third mask;
Etching the first mask using the second mask as a mask and etching an exposed portion of the etch stopper film;
A wiring groove is formed in the second low dielectric constant film by etching using the second and first masks as a mask, and the first low dielectric constant film is formed by etching using the etch stopper film as a mask. Forming a connection hole to connect to the lower layer wiring,
It is characterized by including.
[0007]
In the method for forming a dual damascene structure according to the present invention, the resist pattern can be removed in a state where the first mask covers the second low dielectric constant film.
[0008]
In the method for forming a dual damascene structure according to the present invention, it is preferable that the first, second and third masks are silicon-based insulating films containing carbon and nitrogen.
[0009]
In the method for forming a dual damascene structure according to the present invention, it is preferable that the first and second low dielectric constant films have a relative dielectric constant of 2.5 or less.
[0010]
In the method for forming a dual damascene structure according to the present invention, the first and second low dielectric constant films are an insulating film containing silicon, carbon, oxygen and hydrogen, or a polymer containing hydrogen and carbon. Is preferred.
[0011]
A method of manufacturing a semiconductor device according to the present invention includes a step of forming a dual damascene structure on a substrate using the dual damascene structure forming method.
[0012]
DETAILED DESCRIPTION OF THE INVENTION
Embodiments of the present invention will be described below with reference to the drawings. In the drawings, the same or corresponding parts are denoted by the same reference numerals, and the description thereof may be simplified or omitted.
[0013]
FIG. 1 is a process cross-sectional view for explaining a method for manufacturing a semiconductor device according to an embodiment of the present invention. Specifically, FIG. 1A is a diagram showing a state after the second mask is formed, and FIG. 1B is a diagram after the opening for forming the wiring trench is formed in the second mask. FIG. 1C is a diagram illustrating a state after the third mask is formed, and FIG. 1D is a state after the opening for forming the connection hole is formed in the third mask. FIG. FIG. 1E shows the state after etching the first mask and the second low dielectric constant film, and FIG. 1F shows the state after etching the first mask and the etch stopper film. FIG. 1G is a diagram showing a state after the wiring grooves and the connection holes are formed.
[0014]
First, as shown in FIG. 1A, a first low dielectric
Here, although not shown, various semiconductor elements are formed on the substrate in addition to the
The first and second low dielectric
The
[0015]
Next, as shown in FIG. 1B, the
[0016]
Next, as shown in FIG. 1C, a third mask 7 is formed with a film thickness of, for example, about 10 nm to 150 nm so as to cover the opening of the
[0017]
Next, as shown in FIG. 1D, a resist pattern 8 is formed on the third mask 7. Subsequently, the third mask 7 is dry-etched using the resist pattern 8 as a mask. Here, the resist pattern 8 has an opening at a position where a connection hole (described later) is formed, and an
Then, the resist pattern 8 is removed by ashing. At this time, since the second low dielectric
[0018]
Next, as shown in FIG. 1E, the
Thereafter, the third mask 7 is removed.
[0019]
Next, as shown in FIG. 1F, the
[0020]
Next, as shown in FIG. 1H, the second low-
Then, a dual damascene structure is formed by embedding copper in the
[0021]
As described above, in the present embodiment, after forming the connection
Therefore, an increase in capacitance between wirings can be prevented, and deterioration of characteristics of the semiconductor device can be prevented.
[0022]
【The invention's effect】
According to the present invention, when a dual damascene structure is formed on a low dielectric constant film, damage caused by the ashing process on the low dielectric constant film can be suppressed.
[Brief description of the drawings]
FIG. 1 is a cross-sectional view illustrating a method for manufacturing a semiconductor device according to an embodiment of the present invention.
[Explanation of symbols]
DESCRIPTION OF
Claims (6)
前記第2の低誘電率膜上に、第1のマスクと、前記第1のマスクと異なるエッチング選択比を有し、配線溝形成用の開口を有する第2のマスクとを積層する工程と、
前記配線溝形成用の開口を覆うように、前記第1のマスク及び前記第2のマスクと異なるエッチング選択比を有する第3のマスクを形成する工程と、
前記第3のマスク上にレジストパターンを形成する工程と、
前記レジストパターンをマスクとしたエッチングにより、前記第3のマスクに接続孔形成用の開口を形成する工程と、
前記接続孔形成用の開口を形成した後、前記レジストパターンをアッシングにより除去する工程と、
前記第3のマスクをマスクとして、第1のマスクと第2の低誘電率膜とをエッチングする工程と、
前記第3のマスクを除去する工程と、
前記第2のマスクをマスクとして第1のマスクをエッチングするとともに、前記エッチストッパ膜の露出部分をエッチングする工程と、
前記第2及び第1のマスクをマスクとしたエッチングにより、前記第2の低誘電率膜に配線溝を形成するとともに、前記エッチストッパ膜をマスクとしたエッチングにより、前記第1の低誘電率膜に前記下層配線と接続する接続孔を形成する工程と、
を含むことを特徴とするデュアルダマシン構造の形成方法。Laminating a first low dielectric constant film, an etch stopper film, and a second low dielectric constant film on a lower wiring;
Laminating on the second low dielectric constant film a first mask and a second mask having an etching selectivity different from that of the first mask and having an opening for forming a wiring trench;
Forming a third mask having an etching selectivity different from that of the first mask and the second mask so as to cover the opening for forming the wiring trench;
Forming a resist pattern on the third mask;
Forming an opening for forming a connection hole in the third mask by etching using the resist pattern as a mask;
A step of removing the resist pattern by ashing after forming the opening for forming the connection hole;
Etching the first mask and the second low dielectric constant film using the third mask as a mask;
Removing the third mask;
Etching the first mask using the second mask as a mask and etching an exposed portion of the etch stopper film;
A wiring groove is formed in the second low dielectric constant film by etching using the second and first masks as a mask, and the first low dielectric constant film is formed by etching using the etch stopper film as a mask. Forming a connection hole to connect to the lower layer wiring,
A method for forming a dual damascene structure, comprising:
前記第1のマスクが前記第2の低誘電率膜を覆った状態で、前記レジストパターンを除去することを特徴とするデュアルダマシン構造の形成方法。The forming method according to claim 1,
A method of forming a dual damascene structure, wherein the resist pattern is removed while the first mask covers the second low dielectric constant film.
前記第1、第2及び第3のマスクは、炭素と窒素を含有するシリコン系絶縁膜であることを特徴とするデュアルダマシン構造の形成方法。In the formation method of Claim 1 or 2,
The dual damascene structure forming method, wherein the first, second and third masks are silicon-based insulating films containing carbon and nitrogen.
前記第1及び第2の低誘電率膜の比誘電率は2.5以下であることを特徴とするデュアルダマシン構造の形成方法。In the formation method in any one of Claim 1 to 3,
The method of forming a dual damascene structure, wherein the first and second low dielectric constant films have a relative dielectric constant of 2.5 or less.
前記第1及び第2の低誘電率膜は、シリコン、炭素、酸素および水素を含有する絶縁膜、又は、水素と炭素を含有するポリマーであることを特徴とするデュアルダマシン構造の形成方法。In the formation method of Claim 4,
The method of forming a dual damascene structure, wherein the first and second low dielectric constant films are an insulating film containing silicon, carbon, oxygen and hydrogen, or a polymer containing hydrogen and carbon.
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