JP4127943B2

JP4127943B2 - Semiconductor device and manufacturing method thereof

Info

Publication number: JP4127943B2
Application number: JP2000001042A
Authority: JP
Inventors: 睦升本; 健治桝本
Original assignee: 日本テキサス・インスツルメンツ株式会社
Priority date: 2000-01-06
Filing date: 2000-01-06
Publication date: 2008-07-30
Anticipated expiration: 2020-01-06
Also published as: JP2001196403A

Description

【０００１】
【発明の属する技術分野】
本発明は、ウェハの状態で半導体チップのパッケージ化が実現される、いわゆるウェハレベルＣＳＰタイプの半導体装置及びその製造方法に関するものである。
【０００２】
【従来の技術】
半導体装置の製造業界においては、パッケージ化される一つの半導体装置を更に小型にするための努力が続けられている。半導体装置の小型化を実現するための最初の努力は、半導体チップ自体のサイズを小さくすることである。半導体チップを小さくすることによって、１枚のウェハから取得できるチップ数が増加して、その製造コストが引き下げられると共に、各素子間における電子の移動距離を短くすることができるので、その動作速度が向上する。微細加工技術の発達によって、同じ機能を有する半導体装置のチップサイズをより小さいものにすることが可能となった。現在の最先端のデザインルールは、０．２５μｍ以下であり、これによれば、１つの半導体チップ上に２０００万個以上のトランジスタを作り込むことが可能である。
【０００３】
半導体装置の小型化を実現するための次の努力は、内蔵する半導体チップのサイズに対して、これを封止するパッケージのサイズをできるだけ近いものとすることである。この努力に対する一つの成果として、チップサイズパッケージ(Chip Size Package:CSP)あるいはチップスケールパッケージ(Chip Scale Package)と呼ばれるタイプの半導体装置が生まれた。チップサイズパッケージは、半導体装置を実装するプリント配線基板に対する接続端子(例えば、半田バンプ。以下、外部接続端子という)を、半導体チップの面上に２次元的に配置するなどして、パッケージのサイズをチップのサイズに近づけることに成功している。上記パッケージサイズを半導体チップのサイズに近づくよう小さくすることによって、その実装面積が小さくなると共に、チップ上の電極と外部接続端子とを結ぶ配線長が短くなり、これによって上記半導体チップ自体を小さくした場合と同様に、半導体装置の動作速度が向上した。
【０００４】
その一方で、パッケージサイズを小さくしても、あまり製造コストを下げられないという問題があった。これは、パッケージのプロセスは、ウェハから切り出した個々の半導体チップ毎に行われるため、パッケージサイズを小さくしても、そのプロセス工数は一定であり、その生産性に変化がないからである。
【０００５】
このような背景から、ウェハ状態のまま半導体チップをパッケージ化する技術(以下、ウェハレベルＣＳＰという)が提案され、各社により実用化に向けての開発が進められている。ウェハレベルＣＳＰは、個々の半導体チップをウェハから切り出す前の段階で、そのパッケージ化を施す半導体製造技術である。ウェハレベルＣＳＰにおいては、パッケージプロセスが、ウェハプロセスと一体にできるので、パッケージコスト、延いてはチップの製造コストを大幅に下げられる利点がある。ウェハレベルＣＳＰの更に詳細な内容については、「日経ＢＰ社刊日経マイクロデバイス１９９８年８月号４４〜７１頁」を参照されたい。
【０００６】
【発明が解決しようとする課題】
一方で、ウェハレベルＣＳＰにおいては、従来のＣＳＰ型半導体装置と同様に、プリント配線基板に対する実装信頼性の問題がある。この種の半導体装置に対する温度サイクル試験において、プリント配線基板への外部接続端子の接合部にクラックが発生し、オープン不良となることがある。主たる原因は、シリコン製半導体チップとＦＲ４等からなるプリント配線基板の線膨張係数差に基づく応力によるもので、ウェハレベルＣＳＰの設計においてはこれを緩和する手段を講じなければならない。
【０００７】
上記部材間の線膨張係数差を吸収し、これによる応力を緩和する好適な方法として、半導体チップ主面の配線パターン上に、金属製の支柱を形成し、該支柱上に半田バンプ等の外部接続端子を接合した構造のものが提案されている。該半導体装置においては、上記半導体チップの主面及び支柱の周囲は絶縁性樹脂によって覆われている。プリント配線基板に直接接合される外部接続端子と、半導体チップとの間に、上記支柱を介在させることによって、上記応力の発生時に該支柱部分の変形によってこれを緩和することができる。
【０００８】
その一方で、上記金属製支柱を備えた半導体装置は、以下のような問題点を有している。
（１）金属製支柱を半導体チップの主面上に形成するのに時間及びコストが掛かる。すなわち、上記金属製支柱は、配線パターン上に金属めっき（例えば、銅めっき）を積層することによって成形される。上記応力を緩和するために、該支柱を１００μｍ以上の高さにする必要があり、めっき法によりこの支柱を形成するためには２時間以上掛かる。半導体装置の実装信頼性を更に改善するためには、支柱を更に高くする必要が生じるが（例えば、２００μｍ以上）、必要な時間及びコストの面からその実現は極めて困難である。
（２）金属製支柱の弾性率は必ずしも高くないので（例えば、銅の弾性率は１１０ＧＰａ）、支柱の高さを１００μｍ以下にすることは困難であり、その結果、半導体装置の全体の厚みを薄くできない。
【０００９】
従って、本発明の目的は、ウェハレベルＣＳＰと呼ばれる半導体装置において、その実装信頼性を保証しつつ、その生産性を改善し、また装置の厚みを薄くすることにある。
【００１０】
【課題を解決するための手段】
上記目的を達成するため、本発明の半導体装置は、その主面に電気回路が形成されている半導体基板と、上記半導体基板上に形成されている電極パッドと、上記半導体基板上の上記電極パッドに近接する位置に形成されている絶縁性支柱と、上記半導体基板上に上記電極パッドから上記絶縁性支柱の頂部にかけて形成されている配線と、上記半導体基板上に形成されている絶縁性樹脂と、上記絶縁性樹脂に上記絶縁性支柱の頂部の配線が露出するように形成されている開口部と、上記開口部に上記絶縁性支柱の頂部上の配線に接続するように形成されている外部接続端子とを有する。
【００１１】
本発明の好ましい態様において、上記絶縁性支柱はポリイミド樹脂であり、その形状はメサ型であり、その高さは３０μｍ〜６０μｍの範囲にある。
【００１２】
また、上記外部接続端子は半田ボールであってもよいし、上記露出された配線の領域が上記絶縁性樹脂の面よりも突出した構成とし、その突出部にメッキを施して外部接続端子としてもよい。
【００１３】
本発明の半導体装置の製造方法は、その主面に電気回路が形成されている半導体基板上に電極パッドを形成する工程と、上記半導体基板上の上記電極パッドに近接する位置に絶縁性支柱を形成する工程と、上記半導体基板上に上記電極パッドから上記絶縁性支柱の頂部に至る配線を形成する工程と、上記半導体基板上に上記絶縁性支柱の頂部の配線が露出するように絶縁性樹脂を形成する工程と、上記絶縁性支柱の頂部の配線上に外部接続端子を形成する工程とを有する。
【００１４】
本発明の半導体装置の製造方法において、上記絶縁性支柱を形成する工程は、上記半導体基板上に絶縁性樹脂膜を形成する工程と、上記絶縁性樹脂膜を所定のパターンにエッチングする工程と、上記所定のパターンをキュアリングすることにより上記絶縁性支柱を形成する工程とを含む。
【００１５】
更には、本発明の半導体装置の製造方法において、上記絶縁性支柱の頂部の配線が露出するように上記絶縁性樹脂を形成する工程は、上記半導体基板上に絶縁性樹脂層を形成する工程と、上記絶縁性支柱の頂部の配線上の上記絶縁性樹脂層を除去して上記絶縁性支柱の頂部の配線を露出させる工程とを含む。
【００１６】
【発明の実施の形態】
以下、本発明の実施形態を図面に沿って説明する。本実施形態に係る半導体装置の製造方法においては、半導体素子を形成したウェハの状態で、パッケージプロセスが実施され、最後にウェハをダイシングした段階で、パッケージ化された半導体装置が得られる。本実施形態に係る製造方法は、半導体素子を形成したウェハの表面に、絶縁性の支柱を形成し、必要な配線を施し、ウェハ表面を樹脂で封止し、外部接続端子である半田ボールを移載し、半導体素子の境界線に沿ってウェハをダイシングして個々のパッケージを得る工程を含んでいる。これらの具体的な工程を、図１〜図３に沿って順次説明する。なお、当業者であれば、これらの図が、説明のためにデフォルメして示されていることが理解されるであろう。また、図では、ウェハの一部の断面(２つの半導体装置に対応するもの)のみが示されているが、図で示す各工程に従って、ウェハの全域に亘って以下に説明する処理が実施されることを理解するであろう。
【００１７】
図示した各工程に先立って、通常のウェハプロセスが実施され、シリコンウェハの表面上にマトリクス状に配列した半導体素子が形成される。ここでは、一つの半導体装置に対応して形成されるウェハ上の一つの回路パターンを半導体素子と呼ぶ。ウェハ表面には、各半導体素子から引き出された複数の電極パッドが露出され、後の工程で、各電極パッドと外部接続端子とが電気的に接続される。
【００１８】
本実施形態に係る最初の工程(Ａ)において、上記ウェハプロセスの工程で半導体素子を形成したウェハ１０の表面に、感光性ポリイミド樹脂の層１１が形成される。この層１１は、ウェハ１０の全域に亘り、一旦電極パッド１０ａを覆う。感光性ポリイミド樹脂の層１１は、比較的脆いシリコンウェハの表面を覆い、完成されたパッケージの外側から与えられる衝撃が、ウェハ表面に伝播するのを緩和する。次に、工程(Ｂ)で、フォトマスクを用いて、電極パッド１０ａに対応する領域及び半導体素子の境界線に沿う領域をマスクし、感光性ポリイミド樹脂を感光して、上記領域上のポリイミド樹脂をエッチング除去する。
【００１９】
次に、ウェハ上に絶縁性支柱としてのメサ型バンプを形成するために、工程(Ｃ)〜(Ｅ)を実施する。すなわち、工程(Ｃ)において、感光性ポリイミド樹脂をウェハ１０上に滴下し、スピンコーターによって全域に均一に行き渡らせる。その後に、キュアリングによってこれを硬化させ、これによってウェハ１０上に所定厚さのポリイミド樹脂の層１２を形成する。層１２の厚みは、続く工程(Ｄ)及び(Ｅ)を経て、最終的に形成されるメサ型バンプの高さ（特に、工程(Ｅ)におけるキュアリングによる縮み量）を考慮して決定する。一つの実施例で、０．０３ｍｍの高さのメサ型バンプを形成するために、該層の厚みを０．０６ｍｍとした。工程(Ｄ)で、フォトマスクを用いて、メサ型バンプを形成する領域、すなわちプリント配線基板のランドに対応する領域をマスクし、感光性ポリイミド樹脂の層１２の露出した領域を感光し、エッチング除去する。これによって、円柱状のポリイミド樹脂の支柱１３を形成する。次いで、工程(Ｅ)で、該残ったポリイミド樹脂の支柱１３を対象にキュアリングを実行し、これによってメサ型バンプ１４をウェハ１０上に形成する。キュアリングにおいては、円柱状の支柱１３の上部の収縮が、下部のそれに比して大きくなるため、工程(Ｅ)に示すような正のテーパー状、すなわちメサ型のバンプ１４が形成される。
【００２０】
次に、ウェハ上及び上記メサ型バンプ１４上に金属配線を形成するために、図２の工程(Ｆ)〜(Ｉ)を実施する。工程(Ｆ)において、イオンスパッタ法を用いて、メサ型バンプ１４を含むウェハ表面にチタンタングステン(TiW)を堆積させた後、クロム(Cr)、ニッケル(Ni)等でその上にバリアメタル１５を形成する。工程(Ｇ)で、その上に、配線を形成するためのレジスト１６をホトリソグラフィ技術により形成する。工程(Ｈ)で、銅(Cu)を、レジスト１６により露出されたバリアメタル上にめっきし、配線１７を形成する。後に図４で示すように、各配線１７の一端はメサ型バンプ１４を覆う円形状の領域であり、他端は電極パッド１０ａに細く延びている。そして、再度、イオンスパッタ法によりウェハ表面にチタンタングステン(TiW)を堆積させた後、金(Au)、パラジウム(Pd)その他の酸化し難い貴金属を上記配線１７上に蒸着する。続く工程(Ｉ)において、上記レジスト１６及びバリアメタル１５を除去する。以上の工程を経て、ウェハ１０上に金属配線が形成される。
【００２１】
次に、図３の工程(Ｊ)で、パッケージ用の樹脂１８がウェハ１０上に供給され、ウェハ表面の全域に均一に広げられる。均一に広げられた樹脂１８の表面の高さは、金属配線１７をを完全に覆う。すなわち、本工程においては、上記メサ型バンプ１４の上にある配線１７の領域１７ａも一旦樹脂１８内に埋まる。パッケージ樹脂１８をウェハ上に均一に供給するために、スピンコート法、スクリーン印刷法その他の樹脂の供給方法が採用できる。パッケージ樹脂１８は、好適には感光性ポリイミド樹脂である。液状あるいはゲル状の樹脂１８は、所定時間キュアリングすることによって硬化される。次の工程(Ｋ)で、上記メサ型バンプ１４上の樹脂１８の領域が除去され、これによってバンプ上の配線の領域１７ａが露出される。フォトマスクを用いて、上記領域１７ａ上の領域を除く、感光性ポリイミド樹脂１８の領域をマスクし、上記領域１７ａ上の領域を感光して、エッチング除去する（ネガ型では領域１７ａ上の領域をマスクする）。その後、残った樹脂１８をパッケージ素材として必要な硬度にまでキュアリングする。
【００２２】
本発明において、バンプ上の配線の領域１７ａを露出するために他の方法を採用することは可能である。例えば、樹脂１８の表面全域をグラインダその他の研削装置を用いて研削する方法を考慮しても良い。研削は、少なくとも全てのメサ型バンプ１４の端面が上部へ露出するまで行う。
【００２３】
次に、工程(Ｌ)において、別の工程で作成された外部接続端子としての半田ボール１９を、上記各メサ型バンプ１４上の配線領域１７ａ上に移載し、一括リフローにより固定する。最後に、工程(Ｍ)において、ダイシングソー３１を用いて、ウェハ１０をダイシングし、上記工程を経てパッケージ化された半導体装置３２を得る。
【００２４】
図４には、図２の工程(Ｉ)におけるウェハ１０の一部を平面的に見た様子が示されている。すなわち、本図において、一つの半導体チップの領域における上記金属配線１７の配置及び形状が明瞭に示されている。工程(Ｆ)〜(Ｉ)を経て形成された各配線１７は、メサ型バンプ１４を覆う円形状（立体的に見た場合には、メサ型）の領域４０を含み、また電極パッド１０ａに接続される領域４１を含む。円形状の領域４０と電極パッド上の領域４１は、細い配線４２で結ばれている。先に説明したように、各円形状の領域４０の頂部（すなわち図２における領域１７ａ）には、プリント基板への実装を実現する半田ボール１９が固定される。上記配線１７によって、半導体チップの電極パッド１０ａと半田ボール１９との電気的接続が実現される。
【００２５】
当業者であれば分かるように、上記金属配線１７の形状や配置は限定的なものではない。これらは、電極パッド１０ａと半田ボール１９の電気的接続を保証するものであればよい。すなわち、配線１７の一部がメサ型バンプ１４の頂部に達しており、他の一部が電極パッド１０ａ上にあれば良い。本発明の目的を達成するために、領域４０は、メサ型バンプ１４を完全に覆うものでなくとも良い。また、金属配線１７の配置は、基本的には、チップ上の電極パッド１０ａの位置、半田ボールを実装するメサ型バンプ１４の位置、及びこれらの数のみによって決定される。当業者であれば、半導体装置の設計においてこれらの要因によって決定され得る金属配線の配置が、多種多様のものであることを理解し、本発明の適用範囲が上記配置に限定されないことを理解するであろう。
【００２６】
図５は、最終的に製造された半導体装置、すなわち図３の工程(Ｍ)における一部を拡大して示した図である。図には、メサ型バンプ１４の位置でウェハ１０を切断した面が概略的に描かれている。この図によって、金属配線１７が、電極パッド１０ａの位置から延びてメサ型バンプ１４を覆うように配置されている様子が明らかにされている。言い換えれば、金属配線１７の一端（領域４１）は、パッケージを構成する樹脂１８の下で電極パッド１０ａに接続され、他端（領域４０）は、メサ型バンプ１４の上に乗って上記樹脂１８の面から露出されている。略樹脂１８の厚みに相応するこの配線１７の変位によって、半導体チップ（ウェハ１０）の面、すなわちシリコンの面が、半導体装置の実装の際に、ＦＲ４等からなるプリント配線基板の面から離れる。温度サイクル試験などにおける、これら素材の線膨張係数差により生じる応力は、上記シリコンの面とプリント配線基板の面との距離に依存するので、該変位の大きさが半導体装置の実装信頼性を左右する。諸基準を満たす実装信頼性を確保するに十分な変位の大きさが、上記メサ型バンプ１４の高さで決定され、またこのバンプが工程(Ｃ)〜(Ｅ)に示すリソグラフィ技術によって容易にしかも短時間で形成されることは、当業者であれば理解できるであろう。
【００２７】
また、本発明において、ウェハ１０と半田ボール１９（延いてはプリント配線基板）に挟まれる樹脂性の上記メサ型バンプ１４の弾性が、上記応力を緩和する上で好適に機能することは、当業者であれば明らかであろう。従来の金属製支柱を用いた半導体装置と同じ実装信頼性を得るために、本発明に係る半導体装置は、その弾性率の相違により、より高さの低いバンプで足り、よって、パッケージ全体の厚みを薄くすることができる。実施形態において上記メサ型バンプ１４は、ポリイミド樹脂であり、その弾性率は３．５ＧＰａである。これは、従来の銅（弾性率：１１０ＧＰａ）製の支柱の約１／３１倍の弾性率を有している。もっとも本発明においてメサ型バンプは、これと同等の弾性率を有する他の部材、例えば、ポリエーテルアミドイミド（弾性率：３．０ＧＰａ）から構成することもできる。一つの実施形態において、層１１の厚さＨ１は約１０μｍ、メサ型バンプ１４の高さＨ２は約３０μｍ、金属配線１７の厚さＨ３は約２０μｍ、下部の径Ｄ１は約４００μｍ、上部の径Ｄ２は約３００μｍ、半田ボールの径Ｄ３は約３００μｍである。本発明による上記製造方法に従えば、メサ型バンプの高さを２００μｍ以上にすることに製造上の問題はない。
【００２８】
図６は、メサ型バンプ１４の周囲におけるパッケージ樹脂１８の２つの構造例を示している。同図(Ａ)の構造では、メサ型バンプ１４の頂部における金属配線１７の平面領域６０上に、パッケージ樹脂１８の境界が達している。平面領域６０のパッケージ樹脂１８で囲まれた円形の領域に、半田ボール１９が固定される。同図(Ｂ)の構造では、メサ型バンプ１４の傾斜面における金属配線１７の傾斜領域６１の途中に、パッケージ樹脂１８の境界がある。すなわち本構造では、メサ型の金属配線の上方部分が、パッケージから外に露出しており、その周囲には円形の溝６２が形成されている。上記工程(Ｋ)においてパッケージ樹脂１８をエッチングした時点では、その境界はウェハの面に対し垂直に切り立っているが、続くキュアリングの工程で、パッケージ樹脂１８が収縮し、溝６２は図に示すようにＶ字状になる。平面領域６０に移載された半田ボール１９をリフローして溶融した場合、その下部領域は上記溝６２に流れ込み、これによって金属配線１７に対する半田ボール１９の固定が強固なものとなる。
【００２９】
以上、本発明の実施形態を図面に沿って説明した。本発明の適用範囲が、上記実施形態において示した事項に限定されないことは明らかである。実施形態においては、外部接続端子を他の工程で形成した半田ボールを移載することによって形成した。しかしながら、他の方法、例えば露出した配線の領域上に直接スタッドバンプを形成する等により、外部接続端子を実装することができるであろう。
【００３０】
また、本発明は、上記半田ボールを用いずに直接プリント基板のランド上に、上記メサ型バンプ１４上の配線領域１７ａを接合するものを含む。この場合、好適には上記領域１７ａをパッケージ樹脂１８の面よりも突出させる構成とする。
【００３１】
【発明の効果】
以上の如く本発明によれば、ウェハレベルＣＳＰと呼ばれる半導体装置において、その実装信頼性を保証しつつ、その生産性を改善し、また装置の厚みを薄くすることが可能になる。
【図面の簡単な説明】
【図１】本発明の一実施形態に係る半導体装置の製造工程を示す図である。
【図２】本発明の一実施形態に係る半導体装置の製造工程を示す図である。
【図３】本発明の一実施形態に係る半導体装置の製造工程を示す図である。
【図４】図２の工程(Ｉ)におけるウェハの一部を平面的に見た図である。
【図５】最終的に製造された半導体装置における一部を拡大して示した断面図である。
【図６】メサ型バンプの周囲におけるパッケージ樹脂の構造例を示した断面図である。
【符号の説明】
１０ウェハ
１０ａ電極パッド
１１ポリイミド樹脂の層
１２ポリイミド樹脂の層
１３支柱
１４メサ型バンプ
１５バリアメタル
１６レジスト
１７金属配線
１７ａバンプ上の配線領域
１８パッケージ樹脂
１９半田ボール
３１ダイシングソー
３２半導体装置[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a so-called wafer level CSP type semiconductor device in which a semiconductor chip can be packaged in a wafer state and a method for manufacturing the same.
[0002]
[Prior art]
In the semiconductor device manufacturing industry, efforts are being made to further reduce the size of one packaged semiconductor device. The first effort to realize the miniaturization of the semiconductor device is to reduce the size of the semiconductor chip itself. By reducing the size of the semiconductor chip, the number of chips that can be obtained from one wafer is increased, the manufacturing cost is reduced, and the movement distance of electrons between each element can be shortened. improves. With the development of microfabrication technology, it has become possible to reduce the chip size of a semiconductor device having the same function. The current state-of-the-art design rule is 0.25 μm or less, and according to this, it is possible to make 20 million or more transistors on one semiconductor chip.
[0003]
The next effort to reduce the size of the semiconductor device is to make the size of the package for sealing the semiconductor chip as close as possible to the size of the built-in semiconductor chip. As a result of this effort, a semiconductor device of a type called a chip size package (Chip Size Package: CSP) or a chip scale package (Chip Scale Package) was born. In the chip size package, connection terminals (for example, solder bumps, hereinafter referred to as external connection terminals) for a printed wiring board on which a semiconductor device is mounted are two-dimensionally arranged on the surface of the semiconductor chip, etc. Has been successfully brought close to the size of the chip. By reducing the package size so as to approach the size of the semiconductor chip, the mounting area is reduced, and the wiring length connecting the electrode on the chip and the external connection terminal is shortened, thereby reducing the semiconductor chip itself. As in the case, the operation speed of the semiconductor device was improved.
[0004]
On the other hand, there is a problem that even if the package size is reduced, the manufacturing cost cannot be reduced much. This is because the process of the package is performed for each individual semiconductor chip cut out from the wafer. Therefore, even if the package size is reduced, the process man-hour is constant and the productivity is not changed.
[0005]
From such a background, a technique for packaging a semiconductor chip in a wafer state (hereinafter referred to as a wafer level CSP) has been proposed, and developments for practical use are being promoted by various companies. Wafer level CSP is a semiconductor manufacturing technology for packaging individual semiconductor chips before they are cut out from the wafer. In the wafer level CSP, since the package process can be integrated with the wafer process, there is an advantage that the package cost and, moreover, the chip manufacturing cost can be greatly reduced. For further details of the wafer level CSP, refer to “Nikkei Microdevices August 1998, pages 44-71” published by Nikkei BP.
[0006]
[Problems to be solved by the invention]
On the other hand, in the wafer level CSP, there is a problem of mounting reliability with respect to the printed wiring board as in the conventional CSP type semiconductor device. In a temperature cycle test for this type of semiconductor device, a crack may occur at the joint portion of the external connection terminal to the printed wiring board, resulting in an open defect. The main cause is due to stress based on the difference in coefficient of linear expansion between a printed wiring board made of a silicon semiconductor chip and FR4, and means for mitigating this must be taken in the design of a wafer level CSP.
[0007]
As a suitable method for absorbing the difference in linear expansion coefficient between the members and relieving the stress caused thereby, a metal support is formed on the wiring pattern on the main surface of the semiconductor chip, and a solder bump or the like is provided on the support. A structure in which connection terminals are joined has been proposed. In the semiconductor device, the main surface of the semiconductor chip and the periphery of the support are covered with an insulating resin. By interposing the post between the external connection terminal directly bonded to the printed wiring board and the semiconductor chip, it can be mitigated by deformation of the post portion when the stress is generated.
[0008]
On the other hand, the semiconductor device provided with the metal support has the following problems.
(1) It takes time and cost to form the metal support on the main surface of the semiconductor chip. That is, the metal column is formed by laminating metal plating (for example, copper plating) on the wiring pattern. In order to relieve the stress, it is necessary to raise the support column to a height of 100 μm or more, and it takes 2 hours or more to form the support column by plating. In order to further improve the mounting reliability of the semiconductor device, it is necessary to further increase the supporting column (for example, 200 μm or more), but it is extremely difficult to realize it in terms of necessary time and cost.
(2) Since the elastic modulus of the metal support is not necessarily high (for example, the elastic modulus of copper is 110 GPa), it is difficult to reduce the height of the support to 100 μm or less. As a result, the overall thickness of the semiconductor device is reduced. Can not be thinned.
[0009]
Accordingly, an object of the present invention is to improve the productivity and reduce the thickness of the device in a semiconductor device called a wafer level CSP while ensuring its mounting reliability.
[0010]
[Means for Solving the Problems]
In order to achieve the above object, a semiconductor device of the present invention includes a semiconductor substrate having an electrical circuit formed on the main surface thereof, an electrode pad formed on the semiconductor substrate, and the electrode pad on the semiconductor substrate. An insulating support formed at a position close to the wiring, wiring formed on the semiconductor substrate from the electrode pad to the top of the insulating support, and an insulating resin formed on the semiconductor substrate; An opening formed in the insulating resin so that the wiring at the top of the insulating column is exposed, and an external formed in the opening to connect to the wiring on the top of the insulating column. And a connection terminal.
[0011]
In a preferred embodiment of the present invention, the insulating support column is a polyimide resin, the shape thereof is a mesa type, and the height thereof is in the range of 30 μm to 60 μm.
[0012]
The external connection terminal may be a solder ball, or the exposed wiring region may protrude from the surface of the insulating resin, and the protrusion may be plated to serve as the external connection terminal. Good.
[0013]
The method of manufacturing a semiconductor device according to the present invention includes a step of forming an electrode pad on a semiconductor substrate having an electric circuit formed on a main surface thereof, and an insulating support column at a position close to the electrode pad on the semiconductor substrate. Forming the wiring on the semiconductor substrate from the electrode pad to the top of the insulating support, and insulating resin so that the wiring on the top of the insulating support is exposed on the semiconductor substrate. And forming an external connection terminal on the wiring at the top of the insulating support.
[0014]
In the method for manufacturing a semiconductor device according to the present invention, the step of forming the insulating pillar includes a step of forming an insulating resin film on the semiconductor substrate, a step of etching the insulating resin film into a predetermined pattern, Forming the insulating pillars by curing the predetermined pattern.
[0015]
Furthermore, in the method of manufacturing a semiconductor device according to the present invention, the step of forming the insulating resin so that the wiring at the top of the insulating column is exposed includes the step of forming an insulating resin layer on the semiconductor substrate. And removing the insulating resin layer on the wiring at the top of the insulating column to expose the wiring at the top of the insulating column.
[0016]
DETAILED DESCRIPTION OF THE INVENTION
Embodiments of the present invention will be described below with reference to the drawings. In the method of manufacturing a semiconductor device according to the present embodiment, a package process is performed in the state of a wafer on which semiconductor elements are formed, and a packaged semiconductor device is obtained when the wafer is finally diced. In the manufacturing method according to the present embodiment, insulating posts are formed on the surface of a wafer on which semiconductor elements are formed, necessary wiring is applied, the wafer surface is sealed with resin, and solder balls that are external connection terminals are provided. And transferring and dicing the wafer along the boundary line of the semiconductor device to obtain individual packages. These specific steps will be sequentially described with reference to FIGS. It will be appreciated by those skilled in the art that these figures are shown deformed for purposes of explanation. Further, in the figure, only a partial cross section of the wafer (corresponding to two semiconductor devices) is shown, but the processing described below is performed over the entire area of the wafer according to each step shown in the figure. You will understand that.
[0017]
Prior to the illustrated steps, a normal wafer process is performed to form semiconductor elements arranged in a matrix on the surface of the silicon wafer. Here, one circuit pattern on the wafer formed corresponding to one semiconductor device is called a semiconductor element. A plurality of electrode pads drawn from each semiconductor element are exposed on the wafer surface, and each electrode pad and the external connection terminal are electrically connected in a later process.
[0018]
In the first step (A) according to this embodiment, a layer 11 of photosensitive polyimide resin is formed on the surface of the wafer 10 on which the semiconductor elements are formed in the above-described wafer process. This layer 11 temporarily covers the electrode pad 10 a over the entire area of the wafer 10. The layer 11 of photosensitive polyimide resin covers the surface of the relatively fragile silicon wafer, and mitigates the impact applied from the outside of the completed package to the wafer surface. Next, in step (B), using a photomask, the region corresponding to the electrode pad 10a and the region along the boundary line of the semiconductor element are masked, the photosensitive polyimide resin is exposed, and the polyimide resin on the region is exposed. Is removed by etching.
[0019]
Next, steps (C) to (E) are performed in order to form mesa bumps as insulating posts on the wafer. That is, in the step (C), a photosensitive polyimide resin is dropped on the wafer 10 and uniformly spread over the entire area by a spin coater. Thereafter, this is cured by curing, thereby forming a polyimide resin layer 12 having a predetermined thickness on the wafer 10. The thickness of the layer 12 is determined in consideration of the height of the mesa bump to be finally formed through the subsequent steps (D) and (E) (particularly, the shrinkage due to the curing in the step (E)). . In one example, in order to form a mesa bump having a height of 0.03 mm, the thickness of the layer was 0.06 mm. In step (D), a photomask is used to mask a region where a mesa bump is formed, that is, a region corresponding to a land of a printed wiring board, and the exposed region of the photosensitive polyimide resin layer 12 is exposed and etched. Remove. As a result, columnar polyimide resin columns 13 are formed. Next, in the step (E), curing is performed on the remaining pillars 13 of the polyimide resin, thereby forming the mesa bumps 14 on the wafer 10. In the curing, since the shrinkage of the upper part of the columnar column 13 is larger than that of the lower part, a positive taper shape, that is, a mesa type bump 14 as shown in the step (E) is formed.
[0020]
Next, steps (F) to (I) in FIG. 2 are performed in order to form metal wirings on the wafer and the mesa bumps 14. In step (F), titanium tungsten (TiW) is deposited on the wafer surface including the mesa bumps 14 by ion sputtering, and then barrier metal 15 is deposited thereon with chromium (Cr), nickel (Ni), or the like. Form. In step (G), a resist 16 for forming a wiring is formed thereon by a photolithography technique. In step (H), copper (Cu) is plated on the barrier metal exposed by the resist 16 to form the wiring 17. As shown in FIG. 4 later, one end of each wiring 17 is a circular region covering the mesa bump 14 and the other end extends thinly to the electrode pad 10a. Then, after again depositing titanium tungsten (TiW) on the wafer surface by ion sputtering, gold (Au), palladium (Pd) or other precious metal that is not easily oxidized is vapor-deposited on the wiring 17. In the subsequent step (I), the resist 16 and the barrier metal 15 are removed. Through the above steps, metal wiring is formed on the wafer 10.
[0021]
Next, in step (J) of FIG. 3, the packaging resin 18 is supplied onto the wafer 10 and spreads uniformly over the entire surface of the wafer. The height of the surface of the resin 18 that is uniformly spread completely covers the metal wiring 17. That is, in this step, the region 17 a of the wiring 17 on the mesa bump 14 is once buried in the resin 18. In order to uniformly supply the package resin 18 onto the wafer, a spin coating method, a screen printing method, or another resin supply method can be employed. The package resin 18 is preferably a photosensitive polyimide resin. The liquid or gel resin 18 is cured by curing for a predetermined time. In the next step (K), the region of the resin 18 on the mesa bump 14 is removed, thereby exposing the wiring region 17a on the bump. Using a photomask, the region of the photosensitive polyimide resin 18 except the region on the region 17a is masked, and the region on the region 17a is exposed and etched away (in the negative type, the region on the region 17a is removed). Mask). Thereafter, the remaining resin 18 is cured to a required hardness as a package material.
[0022]
In the present invention, it is possible to adopt another method for exposing the wiring region 17a on the bump. For example, a method of grinding the entire surface of the resin 18 using a grinder or other grinding apparatus may be considered. Grinding is performed until at least the end faces of all the mesa bumps 14 are exposed to the top.
[0023]
Next, in the step (L), the solder balls 19 as external connection terminals created in another step are transferred onto the wiring regions 17a on the respective mesa bumps 14, and fixed by batch reflow. Finally, in the step (M), the wafer 10 is diced using the dicing saw 31, and the packaged semiconductor device 32 is obtained through the above steps.
[0024]
FIG. 4 shows a plan view of a part of the wafer 10 in the step (I) of FIG. That is, in this drawing, the arrangement and shape of the metal wiring 17 in the region of one semiconductor chip are clearly shown. Each wiring 17 formed through the steps (F) to (I) includes a circular (mesa-type when viewed three-dimensionally) region 40 that covers the mesa-type bumps 14, and is formed on the electrode pad 10 a. It includes a region 41 to be connected. The circular region 40 and the region 41 on the electrode pad are connected by a thin wiring 42. As described above, the solder ball 19 that realizes mounting on the printed circuit board is fixed to the top of each circular region 40 (that is, the region 17a in FIG. 2). The wiring 17 realizes electrical connection between the electrode pad 10 a of the semiconductor chip and the solder ball 19.
[0025]
As will be appreciated by those skilled in the art, the shape and arrangement of the metal wiring 17 are not limited. These only need to ensure electrical connection between the electrode pads 10a and the solder balls 19. That is, it is sufficient that a part of the wiring 17 reaches the top of the mesa bump 14 and the other part is on the electrode pad 10a. In order to achieve the object of the present invention, the region 40 may not completely cover the mesa bump 14. Further, the arrangement of the metal wiring 17 is basically determined only by the position of the electrode pad 10a on the chip, the position of the mesa bump 14 for mounting the solder ball, and the number of these. Those skilled in the art understand that there are a wide variety of metal wiring arrangements that can be determined by these factors in the design of a semiconductor device, and that the scope of the present invention is not limited to the above arrangements. Will.
[0026]
FIG. 5 is an enlarged view of a part of the finally manufactured semiconductor device, that is, step (M) in FIG. In the drawing, the surface of the wafer 10 cut at the position of the mesa bump 14 is schematically drawn. From this figure, it is clear that the metal wiring 17 is arranged so as to extend from the position of the electrode pad 10 a and cover the mesa bump 14. In other words, one end (region 41) of the metal wiring 17 is connected to the electrode pad 10a under the resin 18 constituting the package, and the other end (region 40) rides on the mesa bump 14 and the resin 18 It is exposed from the surface. Due to the displacement of the wiring 17 corresponding to the thickness of the resin 18, the surface of the semiconductor chip (wafer 10), that is, the silicon surface is separated from the surface of the printed wiring board made of FR4 or the like when the semiconductor device is mounted. The stress caused by the difference in coefficient of linear expansion of these materials in temperature cycle tests and the like depends on the distance between the silicon surface and the printed wiring board surface, so the magnitude of the displacement affects the mounting reliability of the semiconductor device. To do. The magnitude of displacement sufficient to ensure mounting reliability that satisfies various standards is determined by the height of the mesa type bump 14, and this bump is easily formed by the lithography technique shown in steps (C) to (E). Moreover, those skilled in the art will understand that the film is formed in a short time.
[0027]
Further, in the present invention, the elasticity of the resinous mesa bump 14 sandwiched between the wafer 10 and the solder ball 19 (and thus the printed wiring board) preferably functions to relieve the stress. It will be clear to the contractor. In order to obtain the same mounting reliability as that of a conventional semiconductor device using a metal support, the semiconductor device according to the present invention suffices with a lower bump due to the difference in elastic modulus, and thus the thickness of the entire package. Can be made thinner. In the embodiment, the mesa bump 14 is made of polyimide resin, and its elastic modulus is 3.5 GPa. This has an elastic modulus about 1/31 times that of a conventional support made of copper (elastic modulus: 110 GPa). However, in the present invention, the mesa-type bump can also be composed of another member having the same elastic modulus, for example, polyetheramide imide (elastic modulus: 3.0 GPa). In one embodiment, the thickness H1 of the layer 11 is about 10 μm, the height H2 of the mesa bump 14 is about 30 μm, the thickness H3 of the metal wiring 17 is about 20 μm, the lower diameter D1 is about 400 μm, and the upper diameter. D2 is about 300 μm, and the solder ball diameter D3 is about 300 μm. According to the manufacturing method of the present invention, there is no manufacturing problem in setting the height of the mesa bumps to 200 μm or more.
[0028]
FIG. 6 shows two structural examples of the package resin 18 around the mesa bump 14. In the structure of FIG. 2A, the boundary of the package resin 18 reaches the planar region 60 of the metal wiring 17 at the top of the mesa bump 14. The solder balls 19 are fixed to a circular area surrounded by the package resin 18 in the planar area 60. In the structure of FIG. 5B, the boundary of the package resin 18 is in the middle of the inclined region 61 of the metal wiring 17 on the inclined surface of the mesa bump 14. That is, in this structure, the upper part of the mesa metal wiring is exposed outside the package, and a circular groove 62 is formed around the upper part. At the time when the package resin 18 is etched in the step (K), the boundary is vertical to the surface of the wafer. However, in the subsequent curing process, the package resin 18 contracts and the groove 62 is shown in the figure. It becomes V shape like this. When the solder ball 19 transferred to the planar region 60 is reflowed and melted, the lower region flows into the groove 62, and thereby the solder ball 19 is firmly fixed to the metal wiring 17.
[0029]
The embodiments of the present invention have been described with reference to the drawings. It is clear that the scope of application of the present invention is not limited to the matters shown in the above embodiment. In the embodiment, the external connection terminal is formed by transferring a solder ball formed in another process. However, the external connection terminals could be mounted by other methods such as forming stud bumps directly on the exposed wiring region.
[0030]
In addition, the present invention includes a structure in which the wiring region 17a on the mesa bump 14 is joined directly on the land of the printed circuit board without using the solder ball. In this case, the region 17a is preferably configured to protrude from the surface of the package resin 18.
[0031]
【The invention's effect】
As described above, according to the present invention, in a semiconductor device called a wafer level CSP, it is possible to improve the productivity and reduce the thickness of the device while ensuring the mounting reliability.
[Brief description of the drawings]
FIG. 1 is a diagram showing a manufacturing process of a semiconductor device according to an embodiment of the present invention.
FIG. 2 is a diagram showing a manufacturing process of the semiconductor device according to the embodiment of the present invention.
FIG. 3 is a diagram showing a manufacturing process of the semiconductor device according to the embodiment of the present invention.
4 is a plan view of a part of the wafer in step (I) of FIG. 2. FIG.
FIG. 5 is an enlarged cross-sectional view showing a part of a finally manufactured semiconductor device.
FIG. 6 is a cross-sectional view showing a structure example of a package resin around a mesa bump.
[Explanation of symbols]
DESCRIPTION OF SYMBOLS 10 Wafer 10a Electrode pad 11 Polyimide resin layer 12 Polyimide resin layer 13 Support | pillar 14 Mesa type bump 15 Barrier metal 16 Resist 17 Metal wiring 17a Wiring area 18 on bump 18 Package resin 19 Solder ball 31 Dicing saw 32 Semiconductor device

Claims

その主面に電気回路が形成されている半導体基板と、
上記半導体基板上に形成されている電極パッドと、
上記半導体基板上の上記電極パッドに近接する位置に形成されている絶縁性支柱と、
上記半導体基板上に上記電極パッドから上記絶縁性支柱の頂部にかけて形成されている配線と、
上記半導体基板上に形成されている絶縁性樹脂と、
上記絶縁性樹脂に上記絶縁性支柱の頂部の配線及び上記頂部に連なる上記絶縁性支柱の側部の配線の一部が露出するように形成されている開口部と、
上記開口部に上記絶縁性支柱の頂部及び側部上の配線の一部に接続するように形成されている外部接続端子と、
を有する半導体装置。A semiconductor substrate having an electrical circuit formed on its main surface;
An electrode pad formed on the semiconductor substrate;
Insulating pillars formed at positions close to the electrode pads on the semiconductor substrate;
Wiring formed on the semiconductor substrate from the electrode pad to the top of the insulating support;
An insulating resin formed on the semiconductor substrate;
An opening formed in the insulating resin so as to expose a part of the wiring at the top of the insulating support and the side of the insulating support connected to the top;
An external connection terminal formed so as to be connected to a part of the wiring on the top and side of the insulating support in the opening;
A semiconductor device.

上記絶縁性支柱がポリイミド樹脂である請求項１に記載の半導体装置。 The semiconductor device according to claim 1, wherein the insulating support is made of polyimide resin.

上記絶縁性支柱がメサ型の形状を有する請求項１又は２に記載の半導体装置。 The semiconductor device according to claim 1, wherein the insulating support has a mesa shape.

上記絶縁性支柱の高さが３０μｍ〜６０μｍの範囲にある請求項１、２又は３に記載の半導体装置。 4. The semiconductor device according to claim 1, wherein a height of the insulating support is in a range of 30 μm to 60 μm.

上記外部接続端子が半田ボールである請求項１、２、３又は４に記載の半導体装置。 The semiconductor device according to claim 1, wherein the external connection terminal is a solder ball.

その主面に電気回路が形成されている半導体基板上に電極パッドを形成する工程と、
上記半導体基板上の上記電極パッドに近接する位置に絶縁性支柱を形成する工程と、
上記半導体基板上に上記電極パッドから上記絶縁性支柱の頂部に至る配線を形成する工程と、
上記半導体基板上に上記絶縁性支柱の頂部の配線及び当該頂部に連なる上記絶縁性支柱の側部の配線の一部が露出するように絶縁性樹脂を形成する工程と、
上記絶縁性支柱の露出された頂部および側部の配線の一部上に外部接続端子を形成する工程と、
を有する半導体装置の製造方法。Forming an electrode pad on a semiconductor substrate having an electrical circuit formed on its main surface;
Forming insulating pillars at positions close to the electrode pads on the semiconductor substrate;
Forming a wiring from the electrode pad to the top of the insulating support on the semiconductor substrate;
Forming an insulating resin such that a portion of the above on a semiconductor substrate of the top of the insulating struts wiring and the wiring sides of the insulating struts connected to the top portion is exposed,
Forming external connection terminals on a portion of the exposed top and side wiring of the insulating support;
A method for manufacturing a semiconductor device comprising:

上記絶縁性支柱を形成する工程は、
上記半導体基板上に絶縁性樹脂膜を形成する工程と、
上記絶縁性樹脂膜を所定のパターンにエッチングする工程と、
上記所定のパターンをキュアリングすることにより上記絶縁性支柱を形成する工程と、
を含む、請求項６に記載の半導体装置の製造方法。The step of forming the insulating support is as follows:
Forming an insulating resin film on the semiconductor substrate;
Etching the insulating resin film into a predetermined pattern;
Forming the insulating posts by curing the predetermined pattern;
The manufacturing method of the semiconductor device of Claim 6 containing this.

上記絶縁性支柱の頂部の配線及び側部の配線の一部が露出するように上記絶縁性樹脂を形成する工程は、
上記半導体基板上に絶縁性樹脂層を形成する工程と、
上記絶縁性支柱の頂部の配線上の上記絶縁性樹脂層を除去して上記絶縁性支柱の頂部の配線及び側部の配線の一部を露出させる工程と、
を含む、請求項６又は７に記載の半導体装置の製造方法。The step of forming the insulating resin so that the wiring at the top and the wiring at the side of the insulating column is exposed,
Forming an insulating resin layer on the semiconductor substrate;
Removing the insulating resin layer on the top wiring of the insulating column to expose a part of the wiring on the top and side of the insulating column;
The manufacturing method of the semiconductor device of Claim 6 or 7 containing these.