JP4124363B2

JP4124363B2 - PWM output circuit

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Publication number: JP4124363B2
Application number: JP2004114838A
Authority: JP
Inventors: 修二玉岡
Original assignee: Panasonic Corp; Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Corp; Panasonic Holdings Corp
Priority date: 2004-04-09
Filing date: 2004-04-09
Publication date: 2008-07-23
Anticipated expiration: 2024-04-09
Also published as: JP2005303552A

Description

本発明はＰＷＭ（Pulse Width Modulation）出力回路に関し、特に、ＭＯＳトランジスタによる集積回路のスルーレート制御を有するＰＷＭ出力回路に関する。 The present invention relates to a PWM (Pulse Width Modulation) output circuit, and more particularly to a PWM output circuit having slew rate control of an integrated circuit using MOS transistors.

近年、モータ、アクチュエータを駆動するドライバーＩＣの集積回路において、消費電力を減らすためにＰＷＭドライブ化が進んでいる。ＰＷＭドライブ化をすることによって、ドライバーＩＣのパワー出力ＭＯＳトランジスタの消費電力が低減し、このドライバーＩＣを搭載したセットの低消費電力化、セット発熱の低減、セット機器の小型化等の発展に寄与している。 In recent years, in an integrated circuit of a driver IC that drives a motor and an actuator, a PWM drive has been advanced in order to reduce power consumption. By using PWM drive, the power consumption of the power output MOS transistor of the driver IC is reduced, contributing to developments such as lower power consumption of the set equipped with this driver IC, reduction of set heat generation, and downsizing of the set equipment. is doing.

しかしながら、ＰＷＭドライバーＩＣを搭載するセットにとってＰＷＭドライバーが出すノイズが問題となることが有り、輻射ノイズの増大等のためにセット機器が安全性試験を合格できないという恐れがある。 However, noise generated by the PWM driver may be a problem for a set equipped with a PWM driver IC, and the set device may not pass the safety test due to an increase in radiation noise.

そこで、パワー出力ＭＯＳトランジスタのゲート電圧を駆動するプリドライブ回路の駆動能力を調整してパワー出力ＭＯＳトランジスタのゲート電圧の変化を緩和させ、ＰＷＭドライバーＩＣのＰＷＭ出力電圧のスルーレートを必要十分な値に調整する技術がある。 Therefore, the drive capability of the pre-drive circuit that drives the gate voltage of the power output MOS transistor is adjusted to reduce the change in the gate voltage of the power output MOS transistor, and the slew rate of the PWM output voltage of the PWM driver IC is a necessary and sufficient value. There is a technology to adjust.

しかし、この技術では、パワー出力ＭＯＳトランジスタのゲート電圧の変化を緩和するためにパワー出力ＭＯＳトランジスタのターンオン、ターンオフ時間が長くなり、入力信号に対するＰＷＭドライバー出力の遅延時間が大きくなるという課題を有する。 However, this technique has a problem that the turn-on time and turn-off time of the power output MOS transistor become longer to alleviate the change in the gate voltage of the power output MOS transistor, and the delay time of the PWM driver output with respect to the input signal becomes longer.

その課題を解決する従来の方法として、パワー出力ＭＯＳトランジスタが負荷駆動を始める時に、その負荷駆動の直前までは前記パワー出力ＭＯＳトランジスタのプリドライブ回路のゲート電圧駆動能力を上げておき、前記パワー出力ＭＯＳトランジスタが負荷を駆動する時にはプリドライブ回路のゲート電圧駆動能力を下げ、ＰＷＭ出力電圧の立ち上がり時のスルーレートを制御する。または、前記パワー出力ＭＯＳトランジスタの負荷駆動をオフさせる時には、負荷の駆動をオフする直前まで前記パワー出力ＭＯＳトランジスタをオフさせるためのプリドライブ回路のゲート電圧駆動能力を上げておき、前記パワー出力ＭＯＳトランジスタが負荷の駆動をオフし始めるとプリドライブ回路のゲート電圧駆動能力を下げ、ＰＷＭ出力電圧の立下り時のスルーレートを制御するという方法がある。 As a conventional method for solving the problem, when the power output MOS transistor starts to drive the load, the gate voltage driving capability of the pre-drive circuit of the power output MOS transistor is increased until immediately before the load driving, and the power output When the MOS transistor drives the load, the gate voltage driving capability of the pre-drive circuit is lowered to control the slew rate when the PWM output voltage rises. Or, wherein when turning off the load driving power output MOS transistor, keep raising the gate voltage driving capability of the pre-drive circuit for turning off said power output MOS transistor until just before turning off the driving of the load, the power output MOS There is a method in which when the transistor starts turning off the load, the gate voltage driving capability of the pre-drive circuit is lowered, and the slew rate at the fall of the PWM output voltage is controlled.

（特許文献１）に示されているスルーレート機能を維持しつつ、入力信号に対する出力波形の遅延時間を短縮したＰＷＭ出力回路を、図９と図１０に基づいて説明する。
図９は出力波形の遅延時間を短縮したＰＷＭ出力回路を示し、図１０はそのタイミングチャート図を示す。 A PWM output circuit in which the delay time of the output waveform with respect to the input signal is shortened while maintaining the slew rate function shown in (Patent Document 1) will be described with reference to FIGS.
FIG. 9 shows a PWM output circuit in which the delay time of the output waveform is shortened, and FIG. 10 is a timing chart thereof.

図９において、入力パルス信号Ｖｉｎにより、パワー出力ＮｃｈＭＯＳトランジスタＱ０がオン／オフ動作をして負荷ＲＬを駆動する。
入力パルス信号Ｖｉｎが“Ｈ”レベルの時には、インバータ１１を介してＰｃｈＭＯＳトランジスタＱ１０によってパワー出力ＮｃｈＭＯＳトランジスタＱ０のゲートが駆動され、パワー出力ＮｃｈＭＯＳトランジスタＱ０のゲート電圧Ｖｇａｔｅは０ボルトから上昇を始め、パワー出力ＮｃｈＭＯＳトランジスタＱ０がオン動作を始める。 In FIG. 9, the power output NchMOS transistor Q0 is turned on / off by the input pulse signal Vin to drive the load RL.
When the input pulse signal Vin is at “H” level, the gate of the power output NchMOS transistor Q0 is driven by the PchMOS transistor Q10 via the inverter 11, and the gate voltage Vgate of the power output NchMOS transistor Q0 starts to increase from 0 volt. The output NchMOS transistor Q0 starts to turn on.

この時、ゲート電圧Ｖｇａｔｅがある特定電圧Ｖｒ１より低い場合、比較器ＣＰ１の出力Ｖｓｈは“Ｌ”レベル出力となり、ＰｃｈＭＯＳトランジスタＱ１１がオン状態になり、定電流源ＣＳ１０とＣＳ１１とでＰｃｈＭＯＳトランジスタＱ１０を通してパワー出力ＮｃｈＭＯＳトランジスタＱ０のゲート駆動能力が決る。 At this time, when the gate voltage Vgate is lower than a specific voltage Vr1, the output Vsh of the comparator CP1 becomes “L” level output, the PchMOS transistor Q11 is turned on, and the constant current sources CS10 and CS11 pass through the PchMOS transistor Q10. The gate drive capability of power output NchMOS transistor Q0 is determined.

図１０では、期間（ａ）がこのときを表しており、ゲート電圧Ｖｇａｔｅの立ち上がりは定電流源ＣＳ１０とＣＳ１１の電流値とパワー出力ＮｃｈＭＯＳトランジスタＱ０のソース・ゲート間またはドレイン・ゲート間の寄生容量とで決まり、ゲート電圧Ｖｇａｔｅは急激に立ち上がり、入力パルス信号Ｖｉｎが“Ｌ”から“Ｈ”になった時点からパワー出力ＮｃｈＭＯＳトランジスタＱ０が負荷ＲＬを駆動し始める直前までの時間を短縮できる。 In FIG. 10, the period (a) represents this time, and the rise of the gate voltage Vgate indicates the current value of the constant current sources CS10 and CS11 and the parasitic capacitance between the source and gate of the power output NchMOS transistor Q0 or between the drain and gate. The gate voltage Vgate rises rapidly, and the time from when the input pulse signal Vin changes from “L” to “H” to immediately before the power output NchMOS transistor Q0 starts driving the load RL can be shortened.

ゲート電圧Ｖｇａｔｅが基準電圧Ｖｒ１より高い場合、比較器ＣＰ１の出力電圧Ｖｓｈは“Ｈ”レベル出力となり、ＰｃｈＭＯＳトランジスタＱ１１がオフ状態となり、定電流源ＣＳ１０でＰｃｈＭＯＳトランジスタＱ１０を通してパワー出力ＮｃｈＭＯＳトランジスタＱ０のゲート駆動能力が決まる。 When the gate voltage Vgate is higher than the reference voltage Vr1, the output voltage Vsh of the comparator CP1 becomes “H” level output, the PchMOS transistor Q11 is turned off, the gate of the power output NchMOS transistor Q0 through the PchMOS transistor Q10 by the constant current source CS10. The driving ability is determined.

前記基準電圧Ｖｒ１を適切な値に選ぶと、ゲート電圧Ｖｇａｔｅが基準電圧Ｖｒ１に達すると同時に、パワー出力ＮｃｈＭＯＳトランジスタＱ０が負荷ＲＬを駆動し始めるようになる。これは図１０の期間（ｂ）の状態にあたり、ゲート電圧Ｖｇａｔｅの立ち上がりは、定電流源ＣＳ１０の電流値とパワー出力ＮｃｈＭＯＳトランジスタＱ０のソース・ゲート間またはドレイン・ゲート間の寄生容量とで決まり、定電流源ＣＳ１１の電流値が無くなったため、ゲート電圧Ｖｇａｔｅの立ち上がりは緩和され、出力電圧Ｖｏｕｔの立ち下がりスルーレートは制御可能となる。 When the reference voltage Vr1 is selected to an appropriate value, the gate voltage Vgate reaches the reference voltage Vr1 and the power output NchMOS transistor Q0 starts to drive the load RL. This is the state of period (b) in FIG. 10, and the rise of the gate voltage Vgate is determined by the current value of the constant current source CS10 and the parasitic capacitance between the source and gate of the power output NchMOS transistor Q0 or between the drain and gate. Since the current value of the constant current source CS11 disappears, the rise of the gate voltage Vgate is relaxed, and the fall slew rate of the output voltage Vout can be controlled.

ゲート電圧Ｖｇａｔｅがある特定電圧Ｖｒ２より高くなると、比較器ＣＰ２の出力電圧Ｖｓｌは“Ｈ”レベル出力となり、ＮｃｈＭＯＳトランジスタＱ２１がオン状態となり、定電流源ＣＳ２０，ＣＳ２１との和がＮｃｈＭＯＳトランジスタＱ２０の駆動能力となる。ただし、入力パルス信号Ｖｉｎが“Ｈ”状態のためにＮｃｈＭＯＳトランジスタＱ２０はオフとなり、定電流源ＣＳ２０，ＣＳ２１によってパワー出力ＮｃｈＭＯＳトランジスタＱ０のゲートは駆動されない。これは図１０の期間（ｃ）の状態にあたる。 When the gate voltage Vgate is higher than a specific voltage Vr2, the output voltage Vsl of the comparator CP2 becomes “H” level output, the NchMOS transistor Q21 is turned on, and the sum of the constant current sources CS20 and CS21 is the drive of the NchMOS transistor Q20. It becomes ability. However, since the input pulse signal Vin is in the “H” state, the Nch MOS transistor Q20 is turned off, and the gate of the power output Nch MOS transistor Q0 is not driven by the constant current sources CS20 and CS21. This corresponds to the state of period (c) in FIG.

入力パルス信号Ｖｉｎが“Ｌ”の時はＮｃｈＭＯＳトランジスタＱ２０によってパワー出力ＮｃｈＭＯＳトランジスタＱ０のゲートが駆動され、ゲート電圧Ｖｇａｔｅは電源線電圧ＶＤＤの近辺の値から降下を始め、パワー出力ＮｃｈＭＯＳトランジスタＱ０がオン動作からオフ動作へ状態を移行する。この時、ゲート電圧Ｖｇａｔｅは依然として基準電圧Ｖｒ２より高いため、比較器ＣＰ２の出力電圧Ｖｓｌは“Ｈ”レベルであり、ＮｃｈＭＯＳトランジスタＱ２１はオン状態のままで、定電流源ＣＳ２０，ＣＳ２１とでＮｃｈＭＯＳトランジスタＱ２０を通してパワー出力ＮｃｈＭＯＳトランジスタＱ０のゲート駆動能力が決まる。これは２の期間（ｄ）の状態にあたる。 When the input pulse signal Vin is “L”, the gate of the power output NchMOS transistor Q0 is driven by the NchMOS transistor Q20, the gate voltage Vgate starts to drop from a value near the power supply line voltage VDD, and the power output NchMOS transistor Q0 is turned on. Transitions from operation to off operation. At this time, since the gate voltage Vgate is still higher than the reference voltage Vr2, the output voltage Vsl of the comparator CP2 is at the “H” level, the NchMOS transistor Q21 remains in the on state, and the NchMOS transistor with the constant current sources CS20 and CS21. Through Q20, the gate drive capability of the power output NchMOS transistor Q0 is determined. This corresponds to the state of period 2 (d).

ゲート電圧Ｖｇａｔｅの立ち下がりは、定電流源ＣＳ２０，ＣＳ２１の電流値とパワー出力ＮｃｈＭＯＳトランジスタＱ０のソース・ゲート間またはドレイン・ゲート間の寄生容量とで決まり、ゲート電圧Ｖｇａｔｅは急激に立ち下がり、入力パルス信号Ｖｉｎが“Ｈ”レベルから“Ｌ”レベルになった時点からパワー出力ＮｃｈＭＯＳトランジスタＱ０が負荷ＲＬを駆動オフし始める時点までの時間を短縮できる。 The fall of the gate voltage Vgate is determined by the current values of the constant current sources CS20 and CS21 and the parasitic capacitance between the source and gate of the power output NchMOS transistor Q0 or between the drain and gate. The gate voltage Vgate falls abruptly and is input The time from when the pulse signal Vin changes from “H” level to “L” level to when the power output NchMOS transistor Q0 starts driving off the load RL can be shortened.

ゲート電圧Ｖｇａｔｅが基準電圧Ｖｒ２より低くなると、比較器ＣＰ２の出力電圧Ｖｓｌは“Ｌ”レベルとなり、ＮｃｈＭＯＳトランジスタＱ２１がオフ状態となり、定電流源ＣＳ２０の電流値でＮｃｈＭＯＳトランジスタＱ２０を通してパワー出力ＮｃｈＭＯＳトランジスタＱ０のゲート駆動能力が決まる。 When the gate voltage Vgate is lower than the reference voltage Vr2, the output voltage Vsl of the comparator CP2 becomes “L” level, the NchMOS transistor Q21 is turned off, and the power output NchMOS transistor Q0 is passed through the NchMOS transistor Q20 with the current value of the constant current source CS20. The gate drive capability is determined.

前記基準電圧Ｖｒ２を適切な値に選ぶと、ゲート電圧Ｖｇａｔｅが基準電圧Ｖｒ２に達すると同時に、パワー出力ＮｃｈＭＯＳトランジスタＱ０が負荷ＲＬを駆動オフするようになる。これは図１０の期間（ｅ）の状態にあたり、ゲート電圧Ｖｇａｔｅの立ち下がりは定電流源ＣＳ２０の電流値とパワー出力ＮｃｈＭＯＳトランジスタＱ０のソース・ゲート間またはドレイン・ゲート間の寄生容量とで決まり、定電流源ＣＳ２１の電流値が無くなったため、ゲート電圧Ｖｇａｔｅの立ち上がりは緩和され、出力電圧Ｖｏｕｔのたち上がりスルーレートが制御可能となる。 When the reference voltage Vr2 is selected to an appropriate value, the gate voltage Vgate reaches the reference voltage Vr2, and at the same time, the power output NchMOS transistor Q0 drives off the load RL. This is the state of period (e) in FIG. 10, and the fall of the gate voltage Vgate is determined by the current value of the constant current source CS20 and the parasitic capacitance between the source and gate of the power output NchMOS transistor Q0 or between the drain and gate. Since the current value of the constant current source CS21 disappears, the rise of the gate voltage Vgate is relaxed, and the rising slew rate of the output voltage Vout can be controlled.

このような動作原理により、パワー出力ＮｃｈＭＯＳトランジスタＱ０の出力電圧Ｖｏｕｔのスルーレートを制御しつつ、パワー出力ＮｃｈＭＯＳトランジスタＱ０のターンオン時間ｔｄｒ、ターンオフ時間ｔｄｆを短くすることができる。 With such an operation principle, the turn-on time tdr and the turn-off time tdf of the power output NchMOS transistor Q0 can be shortened while controlling the slew rate of the output voltage Vout of the power output NchMOS transistor Q0.

ＰｃｈＭＯＳトランジスタＱ１１，ＮｃｈＭＯＳトランジスタＱ２１を制御する方法として、比較器ＣＰ１，ＣＰ２を用いてパワー出力ＭＯＳトランジスタのゲート電圧をモニターする方法だけでなく、パワー出力ＭＯＳトランジスタのドレイン電流をモニターする方法なども考案されている。またパワー出力ＭＯＳトランジスタのゲート電圧モニター等のパワー出力トランジスタの動作を確認せず、入力パルス信号Ｖｉｎからある所定の時間だけ遅延させたパルス信号を作り、この遅延パルス信号でＰｃｈＭＯＳトランジスタＱ１１，ＮｃｈＭＯＳトランジスタＱ２１を制御する方法も提案されている。
特開平１１−３４６１４７号公報 As a method of controlling the Pch MOS transistor Q11 and the Nch MOS transistor Q21, not only a method of monitoring the gate voltage of the power output MOS transistor using the comparators CP1 and CP2, but also a method of monitoring the drain current of the power output MOS transistor, etc. Has been. Further, without confirming the operation of the power output transistor such as the gate voltage monitor of the power output MOS transistor, a pulse signal delayed by a predetermined time from the input pulse signal Vin is generated, and this delayed pulse signal is used to generate the Pch MOS transistor Q11 and the Nch MOS transistor. A method for controlling Q21 has also been proposed.
JP 11-346147 A

しかしながら、パワー出力ＮｃｈＭＯＳトランジスタＱ０のゲート電圧の駆動方法を切り換えるために、ゲート電圧をモニターする比較器ＣＰ１，ＣＰ２等の回路が必要となり、マルチ・チャンネルのドライバーＩＣでは集積回路の規模がそのために大きくなる。 However, in order to switch the driving method of the gate voltage of the power output NchMOS transistor Q0, circuits such as comparators CP1 and CP2 for monitoring the gate voltage are required. Therefore, in the multi-channel driver IC, the scale of the integrated circuit is large. Become.

また、特に比較器ＣＰ１，ＣＰ２の回路においてはオフセット等の特性精度を上げるためにプロセスルール以上のサイズで、且つ特性を十分出せる大きさでＩＣマスク図面上に回路パターンを描く必要がある。 In particular, in the circuits of the comparators CP1 and CP2, it is necessary to draw a circuit pattern on the IC mask drawing with a size larger than the process rule and a size sufficient to obtain the characteristics in order to increase the accuracy of characteristics such as offset.

これらの理由でマルチ・チャンネルのドライバーＩＣのチップサイズがかなり大きくなり、ＩＣ製造上のコストが上がるという課題が発生する。
同様に、前述のドレイン電流をモニターする方法、入力パルス信号Ｖｉｎからある所定の時間だけ遅延させる方法も集積回路の規模を大きくするためＩＣ製造上のコストで同様な課題を発生し、また特性の合わせ込み困難という課題が残る。 For these reasons, the chip size of the multi-channel driver IC becomes considerably large, which causes a problem that the cost for manufacturing the IC increases.
Similarly, the method of monitoring the drain current and the method of delaying from the input pulse signal Vin for a predetermined time also cause the same problem in terms of IC manufacturing cost because the scale of the integrated circuit is increased. The problem of difficulty in matching remains.

本発明は、マルチ・チャンネルのドライバーＩＣでチップサイズを大きくすることも無く、また特性の合わせ込みも容易にでき、パワー出力ＭＯＳトランジスタのターンオン、ターンオフ時間が長くなり入力信号に対するＰＷＭドライバー出力の遅延時間が大きくなるという課題も有することなく、ＰＷＭドライバー出力電圧スルーレートを必要十分な値にできるＰＷＭ出力回路を提供することを目的とする。 The present invention is a multi-channel driver IC that does not increase the chip size and can easily adjust the characteristics. The turn-on and turn-off time of the power output MOS transistor is increased, and the PWM driver output is delayed with respect to the input signal. It is an object of the present invention to provide a PWM output circuit capable of setting the PWM driver output voltage slew rate to a necessary and sufficient value without having the problem of increasing time.

本発明の請求項１記載の出力回路は、負荷へ供給する電流を制御する第１のＰｃｈトランジスタと、入力された駆動信号により前記第１のＰｃｈトランジスタを駆動する電圧を出力する駆動端子を有し、この駆動端子の駆動能力を駆動能力切り換え端子に入力された信号に応じて切り換えるスルーレート制御機能付駆動回路と、前記第１のＰｃｈトランジスタのゲートに一端が接続され前記スルーレート制御機能付駆動回路の前記駆動端子に他端が接続される第１の抵抗と、前記第１の抵抗の前記他端にゲートが接続される第２のＰｃｈトランジスタと、を備え、前記第２のＰｃｈトランジスタのドレインが前記スルーレート制御機能付駆動回路の前記駆動能力切り換え端子に接続されることを特徴とする。 Output circuit according to claim 1 of the present invention, the first Pch transistor and a driving terminal for outputting a voltage for driving the first Pch transistor by input drive motion signal for controlling the current supplied to the load have a, a slew rate control drive circuit with switched according to the signal inputted to the drive capability drive capability switching terminal of the drive pin, one end is connected to the gate of the first Pch transistor the slew rate control a first resistor and the other end is connected to the drive terminal of the functions with the drive circuit and a second Pch transistor having a gate connected to said other end of said first resistor, said second wherein the drain of the Pch transistor are connected to the drive capability switching terminal of the slew rate control function with drive circuits.

本発明の請求項２記載の出力回路は、請求項１において、前記スルーレート制御機能付駆動回路が、入力された駆動信号が前記第１のＰｃｈトランジスタが前記負荷を駆動するように変化したときにおいて、前記第１のＰｃｈトランジスタが前記負荷を駆動する前までは前記駆動端子の駆動能力を高い状態にしておき、前記第１のＰｃｈトランジスタが前記負荷を駆動するときに前記駆動端子の駆動能力を下げて前記第１のトランジスタのドレイン電圧の立ち上がりを制御することを特徴とする。 Output circuit according to claim 2 of the present invention, in claim 1, such that the slew rate control with drive circuit, drive motion signal is inputted first Pch transistor to drive the load change in when, before the first Pch transistor you drive the load leave the driving capability of the drive pin to a high state, the drive pin when said first Pch transistor to drive the load characterized by Rio controlling rising of the lower the driving dynamic capability first drain voltage of the transistor.

本発明の請求項３記載の出力回路は、請求項１において、前記スルーレート制御機能付駆動回路が、入力された駆動信号が前記第１のＰｃｈトランジスタが前記負荷の駆動をオフするように変化したときにおいて、前記第１のＰｃｈトランジスタが前記負荷の駆動をオフし始める前までは前記駆動端子の能力を高い状態にしておき、前記第１のＰｃｈトランジスタがオフ動作に入る前で前記駆動端子の駆動能力を下げて前記第１のＰｃｈトランジスタのドレイン電圧の立ち下がりを制御することを特徴とする。 Output circuit according to claim 3 of the present invention, in claim 1, such that the slew rate control with the drive circuit, the dynamic signal drive input is said first Pch transistor turns off the driving of the load in the case where changes before the first Pch transistor that starts to turn off the driving of the load leave the ability of the drive pin to a high state, before the first Pch transistor Ru enter off operation in falling of the drain voltage of the first Pch transistor lowered capable of driving the drive pin, characterized in that Rio control.

本発明の請求項４記載の出力回路は、請求項１乃至請求項３のいずれかにおいて、前記第１のＰｃｈトランジスタ及び前記第２のＰｃｈトランジスタをそれぞれＮｃｈトランジスタに変更し、それにあわせて信号の極性を変更したことを特徴とする。 Output circuit according to claim 4 of the present invention, in any one of claims 1 to 3, wherein the first Pch transistor and the second Pch transistor was changed to Nch transistors, respectively, accordingly the signal The polarity is changed.

本発明の請求項５記載の出力回路は、負荷へ流れる電流を制御する第１のＰｃｈトランジスタと、ドレインが前記第１のＰｃｈトランジスタのドレインに接続され、負荷へ流れる電流を制御するＮｃｈトランジスタと、入力された駆動信号により互いの位相が異なるとともに切り換え時には貫流電流防止用のディレー期間を設けた第１，第２の駆動信号を出力する貫通防止遅延回路と、前記貫通防止遅延回路の前記第１の駆動信号により前記第１のＰｃｈトランジスタを駆動する電圧を出力する駆動端子を有し、この駆動端子の駆動能力を駆動能力切り換え端子に入力された信号に応じて切り換えるスルーレート制御機能付駆動回路と、前記第１のＰｃｈトランジスタのゲートに一端が接続され他端が前記スルーレート制御機能付駆動回路の前記駆動端子に接続される第１の抵抗と、前記第１の抵抗の前記他端にゲートが接続される第２のＰｃｈトランジスタと、を備え、前記貫通防止遅延回路の第２の駆動信号で前記Ｎｃｈトランジスタのゲートを駆動し、前記第２のＰｃｈトランジスタのドレインが前記スルーレート制御機能付駆動回路の前記駆動能力切り換え端子に接続されることを特徴とする。 Output circuit according to claim 5 of the present invention includes a first Pch transistor for controlling the current flowing to the load, a drain connected to the drain of the first Pch transistor, Nch transistor which controls a current flowing to the load If, first, a through prevention delay circuit for outputting a second driving signal, the said through prevention delay circuit when switching with each other in phase is different by input driving signal having a delay time for preventing flow through current A drive terminal for outputting a voltage for driving the first Pch transistor by a first drive signal, and having a slew rate control function for switching the drive capability of the drive terminal according to a signal input to the drive capability switching terminal a drive circuit, the gate end connected to the other end of the first Pch transistor of the slew rate control function drive circuit with A first resistor connected to the serial driving terminal, and a second Pch transistor having a gate connected to said other end of said first resistor, the second driving signal of the through prevention delay circuit The gate of the Nch transistor is driven, and the drain of the second Pch transistor is connected to the drive capability switching terminal of the drive circuit with a slew rate control function .

本発明の請求項６記載の出力回路は、請求項４において、前記スルーレート制御機能付駆動回路が、前記第１のＰｃｈトランジスタのドレインからの出力電圧の立ち上がりスルーレート制御を可能とするために、特定電流値を備え、前記出力電圧が前記負荷を駆動するときには前記第１のＰｃｈトランジスタを駆動する電流源と、ソースが前記電流源の一端に接続されドレインが前記電流源の他端に接続された特定のゲートサイズを有するトランジスタと、を有し、前記出力電圧が立ち上がる前までは、前記第１のＰｃｈトランジスタのゲート駆動能力を高めるために前記特定のゲートサイズを有するトランジスタと前記電流源とを合成した電流駆動能力で前記第１のＰｃｈトランジスタのゲートを駆動することを特徴とする。 Output circuit according to claim 6 of the present invention, in claim 4, wherein the slew rate control with the drive circuit, for enabling rising slew rate control of the output voltage from the drain of the first Pch transistor a, with a specific current value, a current source the output voltage drives sometimes the first Pch transistor to drive the load, the other end of the drain source connected to one end of said current source is a current source A transistor having a specific gate size connected to the transistor, and before the output voltage rises, the transistor having the specific gate size and the current to increase the gate drive capability of the first Pch transistor and drives the gate of the first Pch transistor the source synthesized current driving capability.

本発明の請求項７記載の出力回路は、請求項４において、前記スルーレート制御機能付駆動回路が、前記第１のＰｃｈトランジスタのドレインからの出力電圧の立ち下がりスルーレート制御を可能とするために、特定電流値を備え、前記出力電圧が前記負荷を駆動するときには前記第１のＰｃｈトランジスタを駆動する電流源と、ソースが前記電流源の一端に接続されドレインが前記電流源の他端に接続された特定のゲートサイズを有するトランジスタと、を有し、前記出力電圧が立ち下がる前までは、前記第１のＰｃｈトランジスタのゲート駆動能力を高めるために前記特定のゲートサイズを有するトランジスタと前記電流源とを合成した電流駆動能力で前記第１のＰｃｈトランジスタのゲートを駆動することを特徴とする。 Output circuit according to claim 7 of the present invention, in claim 4, wherein the slew rate control with drive circuit, to enable the falling slew rate control of the output voltage from the drain of the first Pch transistor Therefore, a current source having a specific current value and driving the first Pch transistor when the output voltage drives the load , a source connected to one end of the current source, and a drain connected to the other end of the current source A transistor having a specific gate size connected to the transistor, and before the output voltage falls, the transistor having the specific gate size to increase the gate drive capability of the first Pch transistor. and drives the gate of the first Pch transistor and the current source in the synthesized current driving capability.

本発明の請求項８記載の発明は、請求項５乃至請求項７のいずれかにおいて、前記ＮｃｈトランジスタをＰｃｈトランジスタに変更し、前記第１のＰｃｈトランジスタ及び前記第２のＰｃｈトランジスタをそれぞれＮｃｈトランジスタに変更し、それにあわせて信号の極性を変更したことを特徴とする。 The invention of claim 8, wherein the present invention, in any one of claims 5 to 7, wherein the change the Nch transistor Pch transistor, the first Pch transistor and the second respective Nch transistor Pch transistor And the polarity of the signal is changed accordingly.

本発明の出力回路は、第１のＰｃｈトランジスタのゲート電圧の駆動は、第１の
Ｐｃｈトランジスタを除いて考えると、抵抗が１つと第１のＰｃｈトランジスタと同タイ
プのサイズの異なるＭＯＳトランジスタだけが必要とされるだけなので集積回路の規模が
大きくならず、チップサイズが大きくなる事が避けられる。また第２のＰｃｈトランジス
タに対する第１のＰｃｈトランジスタの動作遅延という特性の合わせ込みは、第１の抵抗
と第１のＰｃｈトランジスタのゲート・ソース容量、ゲート・ドレイン容量とで容易にシ
ミュレーション上で決めることができる。 The output circuit of the present invention, the driving of the gate voltage of the first Pch transistor, given except for the first Pch transistor, resistor only MOS transistors having different sizes of one first Pch transistor of the same type Therefore, the scale of the integrated circuit is not increased and the chip size is prevented from increasing. The matching of the characteristics of the operation delay of the first Pch transistor with respect to the second Pch transistor is easily determined by simulation based on the first resistor and the gate / source capacitance and the gate / drain capacitance of the first Pch transistor. be able to.

以下、本発明の各実施の形態を図１〜図７に基づいて説明する。
（第１の実施形態）
図１は本発明の（第１の実施形態）を示す。 Embodiments of the present invention will be described below with reference to FIGS.
(First embodiment)
FIG. 1 shows a (first embodiment) of the present invention.

このＰＷＭ出力回路は、ＰｃｈＭＯＳトランジスタＱ１によって負荷ＺＬを駆動するパワー出力部を構成している。
詳しくは、スルーレート制御機能付駆動回路１と、ＰｃｈＭＯＳトランジスタＱ１，Ｑ２と、抵抗Ｒ１とで構成されている。 This PWM output circuit constitutes a power output unit that drives the load ZL by the PchMOS transistor Q1.
Specifically, the driving circuit 1 with a slew rate control function, PchMOS transistors Q1 and Q2, and a resistor R1 are included.

スルーレート制御機能付駆動回路１は、ＰＷＭ駆動信号ＩＮ（ＰＷＭ）を入力する入力端子ＩＮを有し、ＰＷＭ駆動信号ＩＮ（ＰＷＭ）によりゲート電圧を出力する駆動端子ＤＲと、この駆動端子ＤＲの駆動能力を切り換える信号を入力する駆動能力切り換え端子ＤＣとを有している。 The drive circuit 1 with a slew rate control function has an input terminal IN for inputting a PWM drive signal IN (PWM), a drive terminal DR for outputting a gate voltage in response to the PWM drive signal IN (PWM), and the drive terminal DR And a driving capability switching terminal DC for inputting a signal for switching the driving capability.

電源線電圧ＶＤＤとグランド３との間の電位差を電源として動作するスルーレート制御機能付駆動回路１は次のように構成されている。
駆動能力切り換え端子ＤＣに“Ｈ”レベル信号が入力されない場合には、駆動端子ＤＲが出力するゲート電圧を引き下げる駆動能力は十分に高く、ＰＷＭ駆動信号ＩＮ（ＰＷＭ）の入力信号の極性が変わり、駆動端子ＤＲがゲート電圧を引き上げる時の駆動能力は低い。駆動能力切り換え端子ＤＣに“Ｈ”レベル信号が入力された場合には、駆動端子ＤＲのゲート電圧を引き下げる駆動能力は低くなるが、逆にＰＷＭ駆動信号ＩＮ（ＰＷＭ）の入力信号の極性が変わり、駆動端子ＤＲがゲート電圧を引き上げる時の駆動能力は高くなる。 The drive circuit 1 with a slew rate control function that operates using the potential difference between the power supply line voltage VDD and the ground 3 as a power supply is configured as follows.
When the “H” level signal is not input to the drive capability switching terminal DC, the drive capability for lowering the gate voltage output from the drive terminal DR is sufficiently high, and the polarity of the input signal of the PWM drive signal IN (PWM) changes, The drive capability when the drive terminal DR raises the gate voltage is low. When the “H” level signal is input to the drive capability switching terminal DC, the drive capability for lowering the gate voltage of the drive terminal DR is lowered, but the polarity of the input signal of the PWM drive signal IN (PWM) changes conversely. The drive capability when the drive terminal DR raises the gate voltage is increased.

ＰｃｈＭＯＳトランジスタＱ１のゲートは抵抗Ｒ１を介して駆動端子ＤＲに接続され、ＰｃｈＭＯＳトランジスタＱ２のゲートは直接に駆動端子ＤＲに接続されている。
ＰｃｈＭＯＳトランジスタＱ１，Ｑ２のソースは互いに電源線電圧ＶＤＤに接続され、ＰｃｈＭＯＳトランジスタＱ２のドレインは駆動能力切り換え端子ＤＣに接続されている。ＰｃｈＭＯＳトランジスタＱ１のドレインとグランド３との間に負荷ＺＬが接続されている。 The gate of the Pch MOS transistor Q1 is connected to the drive terminal DR via the resistor R1, and the gate of the Pch MOS transistor Q2 is directly connected to the drive terminal DR.
The sources of the Pch MOS transistors Q1 and Q2 are connected to the power supply line voltage VDD, and the drain of the Pch MOS transistor Q2 is connected to the drive capability switching terminal DC. A load ZL is connected between the drain of the Pch MOS transistor Q1 and the ground 3.

図２はそのタイミングを示している。
スルーレート制御機能付駆動回路１がＰＷＭ駆動信号ＩＮ（ＰＷＭ）の変化によりＰｃｈＭＯＳトランジスタＱ１が負荷ＺＬを駆動するように動作する時、駆動端子ＤＲは“Ｌ”レベルとなり、ＰｃｈＭＯＳトランジスタＱ１，Ｑ２が動作するように動く。但し、この時には、まだＰｃｈＭＯＳトランジスタＱ２は動作していないため、駆動能力切り換え端子ＤＣには“Ｈ”レベル信号が入力されず、駆動端子ＤＲのゲート電圧を引き下げる駆動能力は十分に高く、ＰｃｈＭＯＳトランジスタＱ１のゲート電圧Ｖｇ１とＰｃｈＭＯＳトランジスタＱ２のゲート電圧Ｖｇ２は急激に引き下がる。この状態は図２の期間（ａ）にあたる。 FIG. 2 shows the timing.
When the drive circuit 1 with a slew rate control function operates so that the PchMOS transistor Q1 drives the load ZL by the change of the PWM drive signal IN (PWM), the drive terminal DR becomes “L” level, and the PchMOS transistors Q1 and Q2 Move to work. However, at this time, since the Pch MOS transistor Q2 is not yet operated, the “H” level signal is not input to the drive capability switching terminal DC, and the drive capability for reducing the gate voltage of the drive terminal DR is sufficiently high. The gate voltage Vg1 of Q1 and the gate voltage Vg2 of the PchMOS transistor Q2 are rapidly reduced. This state corresponds to the period (a) in FIG.

補足説明であるが、図２で駆動端子ＤＲとＰｃｈＭＯＳトランジスタＱ２のゲート電圧を示すＶｇ２は、図１の同じ個所の電気信号を示していることになるが、図２での駆動端子ＤＲは、“Ｌ”レベル時はＰｃｈＭＯＳトランジスタＱ１とＱ２のゲート電圧を引き下げる状態、“Ｈ”レベル時はＰｃｈＭＯＳトランジスタＱ１，Ｑ２のゲート電圧を引き上げる状態を示すタイミング信号として用いられ、Ｖｇ２の電圧信号とは区別して考えている。 As a supplementary explanation, the drive terminal DR and Vg2 indicating the gate voltage of the PchMOS transistor Q2 in FIG. 2 indicate the same electrical signals in FIG. 1, but the drive terminal DR in FIG. It is used as a timing signal indicating a state in which the gate voltages of the PchMOS transistors Q1 and Q2 are pulled down when the level is “L”, and a state where the gate voltages of the PchMOS transistors Q1 and Q2 are pulled up when the level is “H”. I think separately.

さらに図２でＶｇ２が下がり、ある電圧ＴＨ２に達するとＰｃｈＭＯＳトランジスタＱ２が動作し、ドレインを通して、駆動能力切り換え端子ＤＣに“Ｈ”レベル信号が入力される。このため、スルーレート制御機能付駆動回路１の駆動端子ＤＲのゲート電圧を引き下げる駆動能力は低くなり、ゲート電圧Ｖｇ２，Ｖｇ１の引き下がり方は緩やかになる。この状態は図２の（ｂ）にあたる。 Further, in FIG. 2, when Vg2 decreases and reaches a certain voltage TH2, the PchMOS transistor Q2 operates, and an “H” level signal is input to the drive capability switching terminal DC through the drain. For this reason, the driving capability of lowering the gate voltage of the drive terminal DR of the drive circuit 1 with slew rate control function is lowered, and the way of lowering the gate voltages Vg2 and Vg1 is moderate. This state corresponds to (b) of FIG.

この時点では、ゲート電圧Ｖｇ１は抵抗Ｒ１とＰｃｈＭＯＳトランジスタＱ１のゲート・ソース容量またはゲート・ドレイン容量によりゲート電圧Ｖｇ２より電圧の引き下がり方が遅いため、ＰｃｈＭＯＳトランジスタＱ１は動作しておらず、負荷を駆動していない。 At this point, the gate voltage Vg1 is slower than the gate voltage Vg2 due to the resistance R1 and the gate-source capacitance or gate-drain capacitance of the PchMOS transistor Q1, so the PchMOS transistor Q1 is not operating and drives the load. Not done.

その後、さらにゲート電圧Ｖｇ２，Ｖｇ１が引き下がり、ゲート電圧Ｖｇ１がある電圧ＴＨ１に達すると、ＰｃｈＭＯＳトランジスタＱ１が動作を始め、ドレインを通して負荷の駆動を始める。この状態は図２の（ｃ）にあたる。 Thereafter, when the gate voltages Vg2 and Vg1 further decrease and the gate voltage Vg1 reaches a certain voltage TH1, the PchMOS transistor Q1 starts operating and starts driving the load through the drain. This state corresponds to (c) of FIG.

このＰｃｈＭＯＳトランジスタＱ１が動作するゲート電圧ＴＨ１と前述のゲート電圧ＴＨ２とは、ＰｃｈＭＯＳトランジスタＱ１，Ｑ２のトランジスタ・サイズと負荷条件が異なるために、必ずしも同じ電圧とはならない。図２の（ｃ）の状態では駆動端子ＤＲのゲート電圧を引き下げる駆動能力は低くなっているため、ＰｃｈＭＯＳトランジスタＱ１が負荷を駆動する時の出力電圧Ｖｏｕｔの傾き、すなわち、ＰｃｈＭＯＳトランジスタＱ１のドレイン電圧である出力電圧Ｖｏｕｔの立ち上がりスルーレートは緩やかになる。 The gate voltage TH1 at which the PchMOS transistor Q1 operates and the gate voltage TH2 described above are not necessarily the same voltage because the transistor size and load conditions of the PchMOS transistors Q1 and Q2 are different. In the state of FIG. 2 (c), the driving ability to lower the gate voltage of the driving terminal DR is low, so that the slope of the output voltage Vout when the PchMOS transistor Q1 drives the load, that is, the drain voltage of the PchMOS transistor Q1. The rising slew rate of the output voltage Vout is gradual.

このことは、駆動端子ＤＲのゲート電圧を引き下げる駆動能力を低く設定することにより、ＰｃｈＭＯＳトランジスタＱ１が負荷ＺＬを駆動する出力電圧Ｖｏｕｔの立ち上がりスルーレートを任意の値に制御可能であることを意味する。 This means that the rising slew rate of the output voltage Vout at which the PchMOS transistor Q1 drives the load ZL can be controlled to an arbitrary value by setting the driving capability to lower the gate voltage of the driving terminal DR low. .

但し、Ｖｏｕｔの立ち上がりスルーレートを制御するために駆動端子ＤＲのゲート電圧を引き下げる駆動能力を適当に低くする設定だけをして、図２の期間（ａ）のような、ＰｃｈＭＯＳトランジスタＱ１が負荷ＺＬを駆動し始める直前の期間は駆動端子ＤＲのゲート引き下がる駆動能力を高くすることをしない場合、図２の期間（ａ）が非常に長くなる。つまり、出力電圧Ｖｏｕｔの立ち上がりスルーレートを制御するだけの回路構成では、ＰｃｈＭＯＳトランジスタＱ１が負荷ＺＬを駆動しない状態から駆動を始めるまでの期間であるターンオン時間ｔｄｒが非常に長くなる。 However, by only setting that suitably low driving ability to lower the gate voltage of the drive terminal DR to control the rising slew rate of Vout, such as a period in FIG. 2 (a), PchMOS transistor Q1 load ZL If the drive capability for pulling down the gate of the drive terminal DR is not increased in the period immediately before starting driving, the period (a) in FIG. 2 becomes very long. That is, in a circuit configuration that only controls the rising slew rate of the output voltage Vout, the turn-on time tdr that is a period until the PchMOS transistor Q1 starts driving from the state where the PchMOS transistor Q1 does not drive the load ZL becomes very long.

図２の期間（ｂ）は、ゲート電圧Ｖｇ１の引き下げ駆動能力が低くなってからＰｃｈＭＯＳトランジスタＱ１が負荷ＺＬの駆動を始めるまでの時間にあたる。この期間（ｂ）は図２では誇張して示しているためにかなり長い期間に思えるが実際には非常に短く、期間（ａ）のほうが期間（ｂ）より長く、ターンオン時間ｔｄｒでは期間（ｂ）は問題にならない。 The period (b) in FIG. 2 corresponds to the time from when the driving capability for lowering the gate voltage Vg1 is lowered until the PchMOS transistor Q1 starts driving the load ZL. Although this period (b) is exaggerated in FIG. 2 and seems to be a considerably long period, it is actually very short, the period (a) is longer than the period (b), and the turn-on time tdr is the period (b ) Is not a problem.

本発明の（第１の実施形態）は、ＰｃｈＭＯＳトランジスタＱ１，Ｑ２と抵抗Ｒ１で構成されるパワー出力部でスルーレート制御機能付駆動回路１の動作を制御する仕組みを実現させ、これによりＰｃｈＭＯＳトランジスタＱ１が負荷ＺＬの駆動を始めるまでは、駆動端子ＤＲがＰｃｈＭＯＳトランジスタＱ１のゲート電圧Ｖｇ１を引き下げる駆動能力を高くして、図２の（ａ）の期間を短くし、すなわちＰｃｈＭＯＳトランジスタＱ１のターンオン時間ｔｄｒを短くすることを可能とし、ＰｃｈＭＯＳトランジスタＱ１が負荷駆動を始める直前に駆動端子ＤＲのゲート電圧Ｖｇ１の引き下げ駆動能力を低くすることでＰｃｈＭＯＳトランジスタＱ１が負荷を駆動する出力電圧Ｖｏｕｔの立ち上がりスルーレートの制御を可能としたものである。 The first embodiment of the present invention realizes a mechanism for controlling the operation of the drive circuit 1 with a slew rate control function by a power output section composed of PchMOS transistors Q1 and Q2 and a resistor R1, and thereby the PchMOS transistor Until Q1 starts to drive the load ZL, the drive terminal DR increases the driving ability to lower the gate voltage Vg1 of the PchMOS transistor Q1, shortens the period of FIG. 2A, that is, the turn-on time of the PchMOS transistor Q1. tdr can be shortened, and the rising slew rate of the output voltage Vout at which the PchMOS transistor Q1 drives the load is lowered by lowering the driving capability of the gate voltage Vg1 at the drive terminal DR just before the PchMOS transistor Q1 starts driving the load. It is possible to control .

スルーレート制御機能付駆動回路１の入力端子ＩＮに入力されるＰＷＭ駆動信号が変化をして、駆動端子ＤＲが“Ｌ”レベルから“Ｈ”レベルに状態を転移して、ＰｃｈＭＯＳトランジスタＱ１の負荷ＺＬの駆動を止める方向に動作した時、この時点ではＰｃｈＭＯＳトランジスタＱ２がまだ動作をしているために駆動能力切り換え端子ＤＣに入力される信号は“Ｈ”レベルのままである。そのため、駆動端子ＤＲがＰｃｈＭＯＳトランジスタＱ１のゲート電圧Ｖｇ１を引き上げる駆動能力は高く、ＰｃｈＭＯＳトランジスタＱ２のゲート電圧Ｖｇ２とＰｃｈＭＯＳトランジスタＱ１のゲート電圧Ｖｇ１は急激に引き上がる。この状態は図２の期間（ｄ）にあたる。 The PWM drive signal input to the input terminal IN of the drive circuit 1 with the slew rate control function changes, and the drive terminal DR changes state from “L” level to “H” level, and the load of the PchMOS transistor Q1 When operating in a direction to stop driving ZL, the signal input to the driving capability switching terminal DC remains at the “H” level because the PchMOS transistor Q2 is still operating at this time. Therefore, the drive capability of the drive terminal DR to raise the gate voltage Vg1 of the PchMOS transistor Q1 is high, and the gate voltage Vg2 of the PchMOS transistor Q2 and the gate voltage Vg1 of the PchMOS transistor Q1 are rapidly increased. This state corresponds to the period (d) in FIG.

さらに図２でゲート電圧Ｖｇ２が上がり、電圧ＴＨ２に達するとＰｃｈＭＯＳトランジスタＱ２が動作を止めるために駆動能力切り換え端子ＤＣに“Ｈ”レベル信号が入力されなくなる。この結果、スルーレート制御機能付駆動回路１の駆動端子ＤＲのゲート電圧を引き上げる駆動能力は低くなり、ゲート電圧Ｖｇ２，Ｖｇ１の引き上がり方は緩やかになる。この状態は図２の（ｅ）にあたる。この時点では、ゲート電圧Ｖｇ１は抵抗Ｒ１とＰｃｈＭＯＳトランジスタＱ１のゲート・ソース容量またはゲート・ドレイン容量によりゲート電圧Ｖｇ２より電圧の引き上がり方が遅いため、ＰｃｈＭＯＳトランジスタＱ１はまだ動作していて、負荷ＺＬの駆動を続けている。 Further, in FIG. 2, when the gate voltage Vg2 rises and reaches the voltage TH2, the PchMOS transistor Q2 stops its operation, so that the “H” level signal is not input to the drive capability switching terminal DC. As a result, the drive capability of raising the gate voltage of the drive terminal DR of the drive circuit 1 with a slew rate control function is lowered, and the way of raising the gate voltages Vg2, Vg1 is moderate. This state corresponds to (e) of FIG. At this time, the gate voltage Vg1 has a slower voltage pull-up than the gate voltage Vg2 due to the resistance R1 and the gate-source capacitance or gate-drain capacitance of the PchMOS transistor Q1, so that the PchMOS transistor Q1 is still operating and the load ZL Continue driving.

その後さらにＶｇ２とゲート電圧Ｖｇ１が引き上がり、ゲート電圧Ｖｇ１が電圧ＴＨ１に達すると、ＰｃｈＭＯＳトランジスタＱ１が動作を止める方向に動き、そのためにＰｃｈＭＯＳトランジスタＱ１のドレインを通しての負荷ＺＬの駆動は低くなり、やがて止まる。この状態は図２の（ｆ）にあたる。この状態では駆動端子ＤＲのゲート電圧を引き上げる駆動能力は低くなっているため、ＰｃｈＭＯＳトランジスタＱ１が負荷ＺＬの駆動を中止する時の出力電圧Ｖｏｕｔの傾き、すなわち、ＰｃｈＭＯＳトランジスタＱ１のドレイン電圧の立ち下がりスルーレートは緩やかになる。 Thereafter, when Vg2 and the gate voltage Vg1 are further increased and the gate voltage Vg1 reaches the voltage TH1, the PchMOS transistor Q1 moves in a direction to stop the operation, so that the driving of the load ZL through the drain of the PchMOS transistor Q1 becomes low. Stop. This state corresponds to (f) in FIG. In this state, since the driving capability for raising the gate voltage of the drive terminal DR is low, the slope of the output voltage Vout when the PchMOS transistor Q1 stops driving the load ZL, that is, the fall of the drain voltage of the PchMOS transistor Q1. The slew rate becomes moderate.

前述した原理と同じで、このことは、スルーレート制御機能付駆動回路１の駆動端子ＤＲのゲート電圧を引き上げる駆動能力を適当に低く設定することにより、ＰｃｈＭＯＳトランジスタＱ１が負荷の駆動を中止する時の出力電圧Ｖｏｕｔの立ち下がりスルーレート制御が可能で有ることを意味する。但し、出力電圧Ｖｏｕｔの立ち上がりスルーレートを制御するために駆動端子ＤＲのゲート電圧を引き上げる駆動能力を適当に低くする設定だけをして、図２の期間（ｄ）のようなＰｃｈＭＯＳトランジスタＱ１が負荷ＺＬの駆動を始める直前の期間は駆動端子ＤＲのゲート引き下がる駆動能力を高くすることをしない場合、図２の期間（ｄ）が非常に長くなる。つまり、出力電圧Ｖｏｕｔの立ち下がりスルーレートを制御するだけの回路構成では、ＰｃｈＭＯＳトランジスタＱ１が負荷ＺＬの駆動の状態から負荷ＺＬの駆動を中止し始めるまでの期間であるターンオフ時間ｔｄｆが非常に長くなる。図２の期間（ｅ）は、ゲート電圧Ｖｇ１の引き上げ駆動能力が低くなってからＰｃｈＭＯＳトランジスタＱ１が負荷ＺＬの駆動の中止をし始めるまでの時間にあたる。この期間（ｅ）は図２では誇張して示しているためにかなり長い期間に思えるが実際には非常に短く、期間（ｄ）のほうが期間（ｅ）より長く、ターンオフ時間ｔｄｆでは期間（ｅ）は問題にならない。 This is the same as the above-described principle. This is when the PchMOS transistor Q1 stops driving the load by setting the driving capability for raising the gate voltage of the driving terminal DR of the driving circuit 1 with the slew rate control function appropriately low. This means that it is possible to control the falling slew rate of the output voltage Vout. However, in order to control the rising slew rate of the output voltage Vout, the PchMOS transistor Q1 as shown in the period (d) of FIG. The period (d) in FIG. 2 becomes very long in the period immediately before starting the driving of ZL, unless the driving capability for pulling down the gate of the driving terminal DR is increased. That is, with a circuit configuration that only controls the falling slew rate of the output voltage Vout, the turn-off time tdf, which is the period from when the PchMOS transistor Q1 starts driving the load ZL to when it stops driving the load ZL, is very long. Become. A period (e) in FIG. 2 corresponds to a period from when the pulling drive capability of the gate voltage Vg1 becomes low until the PchMOS transistor Q1 starts to stop driving the load ZL. Although this period (e) is exaggerated in FIG. 2 and seems to be a considerably long period, it is actually very short, the period (d) is longer than the period (e), and the turn-off time tdf is the period (e ) Is not a problem.

この（第１の実施形態）では、ＰｃｈＭＯＳトランジスタＱ１が負荷ＺＬの駆動を中止し始めるまでは、駆動端子ＤＲがＰｃｈＭＯＳトランジスタＱ１のゲート電圧Ｖｇ１を引き上げる駆動能力を高くして、図２の期間（ｄ）を短くし、すなわち、ＰｃｈＭＯＳトランジスタＱ１のターンオフ時間ｔｄｆを短くすることを可能とし、ＰｃｈＭＯＳトランジスタＱ１が負荷ＺＬの駆動を中止し始める直前に駆動端子ＤＲのゲート電圧Ｖｇ１の引き下げ駆動能力を低くすることによってＰｃｈＭＯＳトランジスタＱ１が負荷ＺＬの駆動を中止する時の出力電圧Ｖｏｕｔの立ち下がりスルーレート制御を可能としたものである。そのためにＰｃｈＭＯＳトランジスタＱ１，Ｑ２と抵抗Ｒ１で構成されるパワー出力部でスルーレート制御機能付駆動回路１の動作を制御する仕組みを実現させている。 In this (first embodiment), until the PchMOS transistor Q1 starts to stop driving the load ZL, the drive terminal DR increases the driving capability to raise the gate voltage Vg1 of the PchMOS transistor Q1, and the period ( d) can be shortened, that is, the turn-off time tdf of the PchMOS transistor Q1 can be shortened, and the driving ability to lower the gate voltage Vg1 of the drive terminal DR is lowered immediately before the PchMOS transistor Q1 starts to stop driving the load ZL. As a result, the falling slew rate of the output voltage Vout can be controlled when the PchMOS transistor Q1 stops driving the load ZL. For this purpose, a mechanism for controlling the operation of the drive circuit 1 with a slew rate control function is realized by a power output unit composed of PchMOS transistors Q1 and Q2 and a resistor R1.

（第２の実施形態）
図３は（第２の実施形態）を示し、図１に示した（第１の実施形態）のＰｃｈＭＯＳトランジスタＱ１，Ｑ２を、それぞれＮｃｈＭＯＳトランジスタＱ１１，Ｑ２１に置き換えた構成のパワー出力部と、それに合わせて信号の極性を変更した形で構成されるスルーレート制御機能付駆動回路１とで構成された本発明の実施形態図である。動作はパワー出力部がＮｃｈＭＯＳトランジスタで構成されている点を除くと、（第１の実施形態）の説明と同じである。 (Second Embodiment)
FIG. 3 shows a (second embodiment), a power output unit having a configuration in which the Pch MOS transistors Q1 and Q2 of the first embodiment shown in FIG. 1 are replaced with Nch MOS transistors Q11 and Q21, respectively. FIG. 2 is an embodiment diagram of the present invention configured with a drive circuit 1 with a slew rate control function configured to change the polarity of the signal. The operation is the same as that described in the first embodiment except that the power output unit is composed of an Nch MOS transistor.

（第３の実施形態）
図４は（第３の実施形態）を示す。
このＰＷＭ出力回路は、前述のスルーレート制御機能付駆動回路１とＰｃｈＭＯＳトランジスタＱ１とＰｃｈＭＯＳトランジスタＱ２と抵抗Ｒ１とからなるＰＷＭ出力回路において、ＰｃｈＭＯＳトランジスタＱ１のドレインにＮｃｈＭＯＳトランジスタＱ３のドレインを接続し、ＮｃｈＭＯＳトランジスタＱ３のソースをグランド３に接地し、ＮｃｈＭＯＳトランジスタＱ３のゲートを後述の貫通防止遅延回路２に接続し、ＰｃｈＭＯＳトランジスタＱ１とＮｃｈＭＯＳトランジスタＱ３とで構成した同期整流動作を可能としたものである。 (Third embodiment)
FIG. 4 shows (third embodiment).
This PWM output circuit is a PWM output circuit composed of the drive circuit with slew rate control function 1, the PchMOS transistor Q1, the PchMOS transistor Q2, and the resistor R1, and the drain of the PchMOS transistor Q1 is connected to the drain of the NchMOS transistor Q3. The source of the NchMOS transistor Q3 is grounded to the ground 3, and the gate of the NchMOS transistor Q3 is connected to a penetration prevention delay circuit 2 to be described later, thereby enabling the synchronous rectification operation constituted by the PchMOS transistor Q1 and the NchMOS transistor Q3. .

貫通防止遅延回路２は、ＰＷＭ駆動信号を入力する入力端子ＰＷＭを有し、ＰＷＭ駆動信号からＰｃｈＭＯＳトランジスタＱ１を駆動するための駆動信号ＰＤとＮｃｈＭＯＳトランジスタＱ３を駆動するための駆動信号ＮＤとを出力する。駆動信号ＰＤはスルーレート制御機能付駆動回路１の入力端子ＩＮに入力されＰｃｈＭＯＳトランジスタＱ１のゲートを駆動するのに用いられ、駆動信号ＮＤはＮｃｈＭＯＳトランジスタＱ３を駆動するのに用いられる。 The penetration prevention delay circuit 2 has an input terminal PWM for inputting a PWM drive signal, and outputs a drive signal PD for driving the PchMOS transistor Q1 and a drive signal ND for driving the NchMOS transistor Q3 from the PWM drive signal. To do. The drive signal PD is input to the input terminal IN of the drive circuit 1 with a slew rate control function, and is used to drive the gate of the Pch MOS transistor Q1, and the drive signal ND is used to drive the Nch MOS transistor Q3.

図５のタイミング図を用いてこれらの信号ＰＷＭ、ＰＤ、ＮＤと負荷ＺＬを駆動するＰｃｈＭＯＳトランジスタＱ１とＮｃｈＭＯＳトランジスタＱ３の出力電圧Ｖｏｕｔとの関係と同期整流の仕組みを説明する。同期整流動作をさせるために、この時の負荷ＺＬは、抵抗とインダクターとが直列に接続されたような負荷特性を持つものと仮定する。 The relationship between the signals PWM, PD, ND and the output voltage Vout of the PchMOS transistor Q1 and NchMOS transistor Q3 for driving the load ZL and the mechanism of synchronous rectification will be described with reference to the timing chart of FIG. In order to perform the synchronous rectification operation, it is assumed that the load ZL at this time has a load characteristic such that a resistor and an inductor are connected in series.

ＰＷＭ出力回路は図５に示されるように、入力信号ＰＷＭが“Ｈ”レベルであればＰｃｈＭＯＳトランジスタＱ１が動作し、ＮｃｈＭＯＳトランジスタＱ３は動作しないため出力電圧Ｖｏｕｔは“Ｈ”レベル電圧となる。すなわちＰｃｈＭＯＳトランジスタＱ１が負荷ＺＬを駆動する状態になる。入力信号ＰＷＭが“Ｌ”レベルであればＰｃｈＭＯＳトランジスタＱ１は動作せず、ＮｃｈＭＯＳトランジスタＱ３が動作するために出力電圧Ｖｏｕｔは“Ｌ”レベルとなる。すなわちＮｃｈＭＯＳトランジスタＱ３が負荷ＺＬのインダクター成分による回生電流を駆動する同期整流状態になる。この動作を実現するために、以下の動作がこの回路に組み込まれている。 As shown in FIG. 5, in the PWM output circuit, when the input signal PWM is at “H” level, the Pch MOS transistor Q1 operates, and the Nch MOS transistor Q3 does not operate, so that the output voltage Vout becomes “H” level voltage. That is, the PchMOS transistor Q1 is in a state of driving the load ZL. If the input signal PWM is at "L" level, the Pch MOS transistor Q1 does not operate, and the Nch MOS transistor Q3 operates, so that the output voltage Vout is at "L" level. That is, the NchMOS transistor Q3 enters a synchronous rectification state in which a regenerative current is driven by the inductor component of the load ZL. In order to realize this operation, the following operation is incorporated in this circuit.

入力信号ＰＷＭが“Ｌ”レベルから“Ｈ”レベルに状態が変化すると、ＮＤ出力信号、すなわちＮｃｈＭＯＳトランジスタＱ３のゲート電圧Ｖｇ３が“Ｈ”レベルから“Ｌ”レベルに即座に変化し、その結果としてＮｃｈＭＯＳトランジスタＱ３が速やかに動作を止める。それからある特定のディレー時間ｄｅｌａｙを置いて、ＰＤ出力信号、すなわちスルーレート制御機能付駆動回路１の入力信号ＩＮは“Ｌ”レベルから“Ｈ”レベルに状態が変化する。これに応じてスルーレート制御機能付駆動回路１の駆動端子ＤＲの出力、すなわちＰｃｈＭＯＳトランジスタＱ１のゲート電圧Ｖｇ１は“Ｈ”レベルから“Ｌ”レベルに変化しＰｃｈＭＯＳトランジスタＱ１を動作させる。結果として出力電圧Ｖｏｕｔは“Ｌ”レベルから“Ｈ”レベルに変化する。この時、前述の（第１の実施形態）の動作説明で述べたように、ＰｃｈＭＯＳトランジスタＱ１のターンオン時間ｔｄｒは短く、かつ出力電圧Ｖｏｕｔは立ち上がりスルーレートが制御された波形となる。 When the state of the input signal PWM changes from the “L” level to the “H” level, the ND output signal, that is, the gate voltage Vg3 of the NchMOS transistor Q3 immediately changes from the “H” level to the “L” level. NchMOS transistor Q3 quickly stops operating. Then, after a certain delay time delay, the PD output signal, that is, the input signal IN of the drive circuit 1 with a slew rate control function, changes its state from the “L” level to the “H” level. In response to this, the output of the drive terminal DR of the drive circuit 1 with slew rate control function, that is, the gate voltage Vg1 of the PchMOS transistor Q1 changes from "H" level to "L" level to operate the PchMOS transistor Q1. As a result, the output voltage Vout changes from “L” level to “H” level. At this time, as described in the description of the operation in the first embodiment, the turn-on time tdr of the Pch MOS transistor Q1 is short and the output voltage Vout has a waveform in which the rising slew rate is controlled.

ディレー時間ｄｅｌａｙは、ＰｃｈＭＯＳトランジスタＱ１とＮｃｈＭＯＳトランジスタＱ３とが同時に動作した結果として電源からグランド３へ２つのトランジスタを通して大電流が流れないように、ＮｃｈＭＯＳトランジスタＱ３の動作の停止とＰｃｈＭＯＳトランジスタＱ１の動作始動のタイミングに遅延を持たせるためのものである。 The delay time delay is such that the operation of the NchMOS transistor Q3 is stopped and the operation of the PchMOS transistor Q1 is started so that a large current does not flow through the two transistors from the power source to the ground 3 as a result of the simultaneous operation of the PchMOS transistor Q1 and the NchMOS transistor Q3. This is to give a delay to the timing.

入力信号ＰＷＭが“Ｈ”レベルから“Ｌ”レベルに状態が変化すると、ＰＤ出力信号、すなわちスルーレート制御機能付駆動回路１の入力信号ＩＮは“Ｈ”レベルから“Ｌ”レベルに即座に変化し、これに応じてスルーレート制御機能付駆動回路１の駆動端子ＤＲの出力、すなわちＰｃｈＭＯＳトランジスタＱ１のゲート電圧Ｖｇ１は“Ｌ”レベルから“Ｈ”レベルに変化し、ＰｃｈＭＯＳトランジスタＱ１は動作を停止する。結果として出力電圧Ｖｏｕｔは“Ｈ”レベルから“Ｌ”レベルに変化する。この時、前述の（第１の実施形態）の動作説明で述べたように、ＰｃｈＭＯＳトランジスタＱ１のターンオフ時間ｔｄｆは短く、かつ出力電圧Ｖｏｕｔは立ち下がりスルーレートが制御された波形となる。それからディレー時間ｄｅｌａｙを置いて、ＮＤ出力信号、すなわちＮｃｈＭＯＳトランジスタＱ３のゲート電圧Ｖｇ３は“Ｌ”レベルから“Ｈ”レベルに状態が変化する。これに応じてＮｃｈＭＯＳトランジスタＱ３が動作をし、負荷ＺＬのインダクター成分による回生電流を駆動する同期整流状態になる。ディレー時間ｄｅｌａｙは、ＰｃｈＭＯＳトランジスタＱ１とＮｃｈＭＯＳトランジスタＱ３とが同時に動作した結果として電源からグランド３へ２つのトランジスタを通して大電流が流れないように、ＰｃｈＭＯＳトランジスタＱ１の動作の停止とＮｃｈＭＯＳトランジスタＱ３の動作始動のタイミングに遅延を持たせるためのものである。 When the state of the input signal PWM changes from “H” level to “L” level, the PD output signal, that is, the input signal IN of the drive circuit 1 with slew rate control function, immediately changes from “H” level to “L” level. Accordingly, the output of the drive terminal DR of the drive circuit 1 with the slew rate control function, that is, the gate voltage Vg1 of the PchMOS transistor Q1 changes from “L” level to “H” level, and the PchMOS transistor Q1 stops its operation. To do. As a result, the output voltage Vout changes from the “H” level to the “L” level. At this time, as described in the description of the operation in the above (first embodiment), the turn-off time tdf of the PchMOS transistor Q1 is short , and the output voltage Vout has a waveform in which the falling slew rate is controlled. Then, after a delay time delay, the state of the ND output signal, that is, the gate voltage Vg3 of the Nch MOS transistor Q3 changes from the “L” level to the “H” level. In response to this, the NchMOS transistor Q3 operates and enters a synchronous rectification state in which a regenerative current is driven by the inductor component of the load ZL. The delay time delay is such that the operation of the PchMOS transistor Q1 is stopped and the operation of the NchMOS transistor Q3 is stopped so that a large current does not flow through the two transistors from the power supply to the ground 3 as a result of the simultaneous operation of the PchMOS transistor Q1 and the NchMOS transistor Q3. This is to give a delay to the timing.

本発明の（第３の実施形態）では、前述の（第１の実施形態）の説明で述べたようにＰｃｈＭＯＳトランジスタＱ１，Ｑ２、抵抗Ｒ１とスルーレート制御機能付駆動回路１の働きにより、出力電圧Ｖｏｕｔのスルーレートを制御しつつ、ＰｃｈＭＯＳトランジスタＱ１のターンオン時間ｔｄｒ、ターンオフ時間ｔｄｆを短くしている。そのため、ＰＷＭ出力回路のＰＷＭ駆動信号、すなわち図５の入力信号ＰＷＭに対する出力電圧Ｖｏｕｔ及び負荷電流Ｉｚｌの位相遅れは小さくでき、理想的なものに近づく。 In the (third embodiment) of the present invention, as described in the description of the above (first embodiment), the outputs of the Pch MOS transistors Q1 and Q2, the resistor R1, and the drive circuit 1 with a slew rate control function are output. While controlling the slew rate of the voltage Vout, the turn-on time tdr and the turn-off time tdf of the Pch MOS transistor Q1 are shortened. Therefore, the phase delay of the output voltage Vout and the load current Izl with respect to the PWM drive signal of the PWM output circuit, that is, the input signal PWM of FIG. 5, can be reduced and approaches an ideal one.

また出力電圧Ｖｏｕｔの立下り時にＰｃｈＭＯＳトランジスタＱ１とＮｃｈＭＯＳトランジスタＱ３が同時に動作しないようにするための遅延時間幅は、前記ディレー時間−ｔｄｆで決まる。本発明ではｔｄｆを小さくできるので、ディレー時間ｄｅｌａｙを小さく設定することが可能となり、その結果として前述の位相遅れを小さくできる効果も有する。 The delay time width for preventing the Pch MOS transistor Q1 and the Nch MOS transistor Q3 from operating simultaneously at the fall of the output voltage Vout is determined by the delay time -tdf. In the present invention, since tdf can be reduced, the delay time delay can be set small, and as a result, the above-described phase delay can be reduced.

（第４の実施形態）
図６は（第４の実施形態）を示し、図４に示した（第３の実施形態）のトランジスタＱ１，Ｑ２，Ｑ３の極性を変更するとともに、それにあわせて信号の極性を変更した形で構成されるスルーレート制御機能付駆動回路と貫通防止遅延回路から構成されている。（第３の実施形態）のトランジスタＱ１，Ｑ２，Ｑ３に相当する部分が、それぞれＮｃｈＭＯＳトランジスタＱ１１，Ｑ２１，ＰｃｈＭＯＳトランジスタＱ３１に置き換えられている。動作はパワー出力部において負荷ＺＬの駆動がＮｃｈＭＯＳトランジスタＱ１１で行われ、同期整流がＰｃｈＭＯＳトランジスタＱ３１で行われる点を除くと、（第３の実施形態）の説明と同じ仕組みである。 (Fourth embodiment)
FIG. 6 shows the (fourth embodiment), in which the polarity of the transistors Q1, Q2, and Q3 of the (third embodiment) shown in FIG. 4 is changed and the signal polarity is changed accordingly. It is composed of a drive circuit with a slew rate control function and a penetration prevention delay circuit. Portions corresponding to the transistors Q1, Q2, and Q3 in the (third embodiment) are replaced with NchMOS transistors Q11, Q21, and a PchMOS transistor Q31, respectively. The operation is the same as that described in the (third embodiment) except that the load ZL is driven by the NchMOS transistor Q11 and the synchronous rectification is performed by the PchMOS transistor Q31 in the power output unit.

（第５の実施形態）
図７は（第５の実施形態）を示し、（第３の実施形態）におけるスルーレート制御機能付駆動回路１の具体例を示している。 (Fifth embodiment)
FIG. 7 shows (fifth embodiment), and shows a specific example of the drive circuit 1 with a slew rate control function in the (third embodiment).

スルーレート制御機能付駆動回路１は、ＰｃｈＭＯＳトランジスタＱ１のドレインの出力電圧Ｖｏｕｔの立ち上がりスルーレートを任意の値に制御可能とするために、ある特定電流値を持ちグランド３に接地された電流源Ｉ１でＰｃｈＭＯＳトランジスタＱ１のゲート電圧を駆動させる。またＰｃｈＭＯＳトランジスタＱ１のドレイン電圧が立ち上がる直前までは、ＰｃｈＭＯＳトランジスタＱ１のゲート駆動能力を高めるためにソースをグランド３に接地し、ドレインを電流源Ｉ１のグランド３に接地されていない他端と接続していて、ある特定のゲートサイズを有するＮｃｈトランジスタＱ５と電流源Ｉ１との合成和した電流駆動能力でＰｃｈＭＯＳトランジスタＱ１のゲート電圧を駆動させる仕組みを持つ回路が構成されている。 The drive circuit 1 with a slew rate control function is a current source I1 having a specific current value and grounded to the ground 3 so that the rising slew rate of the output voltage Vout of the drain of the PchMOS transistor Q1 can be controlled to an arbitrary value. Thus, the gate voltage of the Pch MOS transistor Q1 is driven. Until the drain voltage of the PchMOS transistor Q1 rises, the source is grounded to the ground 3 in order to increase the gate drive capability of the PchMOS transistor Q1, and the drain is connected to the other end not grounded to the ground 3 of the current source I1. Thus, a circuit having a mechanism for driving the gate voltage of the Pch MOS transistor Q1 with a combined current driving capability of the Nch transistor Q5 having a specific gate size and the current source I1 is configured.

また同様にスルーレート制御機能付駆動回路１は、ＰｃｈＭＯＳトランジスタＱ１のドレインの出力電圧Ｖｏｕｔの立ち下がりスルーレートを任意の値に制御可能とするために、ある特定電流値を持ち電源ラインに接続された電流源Ｉ２でＰｃｈＭＯＳトランジスタＱ１のゲート電圧を駆動させる。ＰｃｈＭＯＳトランジスタＱ１のドレイン電圧が立ち下がる直前までは、ＰｃｈＭＯＳトランジスタＱ１のゲート駆動能力を高めるためにソースを電源ラインに接続し、ドレインを電流源Ｉ２の電源ラインに接続されていない他端と接続してある特定のゲートサイズを有するＮｃｈトランジスタＱ６と電流源Ｉ２との合成和した電流駆動能力でＰｃｈＭＯＳトランジスタＱ１のゲート電圧を駆動させる仕組みを持つ回路が構成されている。 Similarly, the drive circuit 1 with a slew rate control function has a specific current value and is connected to the power supply line so that the falling slew rate of the output voltage Vout of the drain of the PchMOS transistor Q1 can be controlled to an arbitrary value. The gate voltage of the Pch MOS transistor Q1 is driven by the current source I2. Until the drain voltage of the PchMOS transistor Q1 falls, the source is connected to the power supply line in order to increase the gate drive capability of the PchMOS transistor Q1, and the drain is connected to the other end not connected to the power supply line of the current source I2. A circuit having a mechanism for driving the gate voltage of the Pch MOS transistor Q1 with a combined current driving capability of the Nch transistor Q6 having a specific gate size and the current source I2 is configured.

（第６の実施形態）
図８は（第６の実施形態）を示し、図７に示した（第５の実施形態）のトランジスタＱ１，Ｑ２，Ｑ３の極性を変更するとともに、それにあわせて信号の極性を変更した形で構成されるスルーレート制御機能付駆動回路と貫通防止遅延回路から構成されている。（第５の実施形態）のトランジスタＱ１，Ｑ２，Ｑ３に相当する部分が、それぞれＮｃｈＭＯＳトランジスタＱ１１，Ｑ２１，ＰｃｈＭＯＳトランジスタＱ３１に置き換えられている。動作はパワー出力部において負荷ＺＬの駆動がＮｃｈＭＯＳトランジスタＱ１１で行われ、同期整流がＰｃｈＭＯＳトランジスタＱ３１で行われる点を除くと、（第５の実施形態）の説明と同じ仕組みである。 (Sixth embodiment)
FIG. 8 shows (sixth embodiment), in which the polarity of the transistors Q1, Q2, and Q3 of (fifth embodiment) shown in FIG. 7 is changed and the polarity of the signal is changed accordingly. It is composed of a drive circuit with a slew rate control function and a penetration prevention delay circuit. Portions corresponding to the transistors Q1, Q2, and Q3 in the (fifth embodiment) are replaced with Nch MOS transistors Q11, Q21, and a Pch MOS transistor Q31, respectively. The operation is the same as that described in the fifth embodiment, except that the load ZL is driven by the NchMOS transistor Q11 and the synchronous rectification is performed by the PchMOS transistor Q31 in the power output unit.

本発明のＰＷＭ出力回路は、出力電圧のスルーレートを制御しつつ、出力を駆動するＭＯＳトランジスタのターンオン時間、ターンオフ時間を短くすることができ、各種負荷のドライバーに使用できる。 The PWM output circuit of the present invention can shorten the turn-on time and turn-off time of the MOS transistor that drives the output while controlling the slew rate of the output voltage, and can be used for drivers of various loads.

本発明の（第１の実施形態）の回路図Circuit diagram of (first embodiment) of the present invention 同実施形態のタイミングチャート図Timing chart of the same embodiment 本発明の（第２の実施形態）の回路図Circuit diagram of (second embodiment) of the present invention 本発明の（第３の実施形態）の回路図Circuit diagram of (third embodiment) of the present invention 同実施形態のタイミングチャート図Timing chart of the same embodiment 本発明の（第４の実施形態）の回路図Circuit diagram of (fourth embodiment) of the present invention 本発明の（第５の実施形態）の回路図Circuit diagram of (fifth embodiment) of the present invention 本発明の（第６の実施形態）の回路図Circuit diagram of (sixth embodiment) of the present invention 従来例の回路図Circuit diagram of conventional example 同従来例のタイミングチャート図Timing chart of the conventional example

符号の説明Explanation of symbols

ＺＬ負荷
１スルーレート制御機能付駆動回路
２貫通防止遅延回路
３グランド
Ｑ１，Ｑ２ＰｃｈＭＯＳトランジスタ
Ｑ３ＮｃｈＭＯＳトランジスタ
Ｒ１抵抗
ＩＮ（ＰＷＭ）ＰＷＭ駆動信号
ＤＲ駆動端子
ＤＣ駆動能力切り換え端子
ＶＤＤ電源線電圧
Ｑ１１，Ｑ２１ＮｃｈＭＯＳトランジスタ
Ｑ３１ＰｃｈＭＯＳトランジスタ ZL Load 1 Drive circuit with slew rate control function 2 Penetration prevention delay circuit 3 Ground Q1, Q2 PchMOS transistor Q3 NchMOS transistor R1 Resistance
IN (PWM) PWM drive signal DR drive terminal DC drive capability switching terminal VDD power line voltage Q11, Q21 Nch MOS transistor Q31 Pch MOS transistor

Claims

負荷へ供給する電流を制御する第１のＰｃｈトランジスタと、
入力された駆動信号により前記第１のＰｃｈトランジスタを駆動する電圧を出力する駆動端子を有し、この駆動端子の駆動能力を駆動能力切り換え端子に入力された信号に応じて切り換えるスルーレート制御機能付駆動回路と、
前記第１のＰｃｈトランジスタのゲートに一端が接続され前記スルーレート制御機能付駆動回路の前記駆動端子に他端が接続される第１の抵抗と、
前記第１の抵抗の前記他端にゲートが接続される第２のＰｃｈトランジスタと、
を備え、
前記第２のＰｃｈトランジスタのドレインが前記スルーレート制御機能付駆動回路の前記駆動能力切り換え端子に接続される出力回路。 A first Pch transistor for controlling a current supplied to the load;
A driving terminal for outputting the voltage for driving the first Pch transistor possess the input drive motion signal, the slew rate control function to switch in response to a signal driving capability is input to the driving capability switching terminal of the drive pin An attached drive circuit;
A first resistor and the other end is connected to said drive terminal of said one end to the gate of the first Pch transistor being connected the slew rate control function with driving circuit,
A second Pch transistor having a gate connected to said other end of said first resistor,
With
Output circuit drain of the second Pch transistor is connected to the drive capability switching terminal of the slew rate control function with drive circuits.

前記スルーレート制御機能付駆動回路が、
入力された駆動信号が前記第１のＰｃｈトランジスタが前記負荷を駆動するように変化したときにおいて、
前記第１のＰｃｈトランジスタが前記負荷を駆動する前までは前記駆動端子の駆動能力を高い状態にしておき、前記第１のＰｃｈトランジスタが前記負荷を駆動するときに前記駆動端子の駆動能力を下げて前記第１のトランジスタのドレイン電圧の立ち上がりを制御する、
請求項１記載の出力回路。 The drive circuit with the slew rate control function is
At the time when the input drive motion signal is changed so that the first Pch transistor to drive the load,
Before the first Pch transistor drive the load leave the driving capability of the drive pin to a high state, capable of driving the drive pin when said first Pch transistor to drive the load the to Rio control rising of the drain voltage of the first transistor is lowered,
Output circuit according to claim 1.

前記スルーレート制御機能付駆動回路が、
入力された駆動信号が前記第１のＰｃｈトランジスタが前記負荷の駆動をオフするように変化したときにおいて、
前記第１のＰｃｈトランジスタが前記負荷の駆動をオフし始める前までは前記駆動端子の駆動能力を高い状態にしておき、前記第１のＰｃｈトランジスタがオフ動作に入る前で前記駆動端子の駆動能力を下げて前記第１のＰｃｈトランジスタのドレイン電圧の立ち下がりを制御する、
請求項１記載の出力回路。 The drive circuit with the slew rate control function is
At the time when the input drive motion signal is the first Pch transistor is changed so as to turn off the driving of the load,
Before the first Pch transistor that starts to turn off the driving of the load leave the driving capability of the drive pin to a high state, the first Pch transistor of said driving pin before entering off operation Standing under the lower the driving dynamic capability first drain voltage of the Pch transistor is Rio control,
Output circuit according to claim 1.

前記第１のＰｃｈトランジスタ及び前記第２のＰｃｈトランジスタをそれぞれＮｃｈトランジスタに変更し、それにあわせて信号の極性を変更したThe first Pch transistor and the second Pch transistor were changed to Nch transistors, and the signal polarity was changed accordingly.
請求項１乃至請求項３のいずれかに記載の出力回路。The output circuit according to claim 1.

負荷へ流れる電流を制御する第１のＰｃｈトランジスタと、  A first Pch transistor that controls the current flowing to the load;
ドレインが前記第１のＰｃｈトランジスタのドレインに接続され、負荷へ流れる電流を制御するＮｃｈトランジスタと、  An Nch transistor having a drain connected to the drain of the first Pch transistor and controlling a current flowing to the load;
入力された駆動信号により互いの位相が異なるとともに切り換え時には貫流電流防止用のディレー期間を設けた第１，第２の駆動信号を出力する貫通防止遅延回路と、  A through-prevention delay circuit that outputs first and second drive signals having different delay phases for switching through current at the time of switching and different phases depending on the input drive signal;
前記貫通防止遅延回路の前記第１の駆動信号により前記第１のＰｃｈトランジスタを駆動する電圧を出力する駆動端子を有し、この駆動端子の駆動能力を駆動能力切り換え端子に入力された信号に応じて切り換えるスルーレート制御機能付駆動回路と、  A drive terminal for outputting a voltage for driving the first Pch transistor by the first drive signal of the penetration prevention delay circuit, and the drive capability of the drive terminal is determined according to a signal input to the drive capability switching terminal; A drive circuit with a slew rate control function,
前記第１のＰｃｈトランジスタのゲートに一端が接続され他端が前記スルーレート制御機能付駆動回路の前記駆動端子に接続される第１の抵抗と、  A first resistor having one end connected to the gate of the first Pch transistor and the other end connected to the drive terminal of the drive circuit with the slew rate control function;
前記第１の抵抗の前記他端にゲートが接続される第２のＰｃｈトランジスタと、  A second Pch transistor having a gate connected to the other end of the first resistor;
を備え、With
前記貫通防止遅延回路の第２の駆動信号で前記Ｎｃｈトランジスタのゲートを駆動し、  Driving the gate of the Nch transistor with a second drive signal of the penetration prevention delay circuit;
前記第２のＰｃｈトランジスタのドレインが前記スルーレート制御機能付駆動回路の前記駆動能力切り換え端子に接続される出力回路。  An output circuit in which a drain of the second Pch transistor is connected to the drive capability switching terminal of the drive circuit with a slew rate control function.

前記スルーレート制御機能付駆動回路が、  The drive circuit with the slew rate control function is
前記第１のＰｃｈトランジスタのドレインからの出力電圧の立ち上がりスルーレート制御を可能とするために、  In order to enable the rising slew rate control of the output voltage from the drain of the first Pch transistor,
特定電流値を備え、前記出力電圧が前記負荷を駆動するときには前記第１のＰｃｈトランジスタを駆動する電流源と、  A current source having a specific current value and driving the first Pch transistor when the output voltage drives the load;
ソースが前記電流源の一端に接続されドレインが前記電流源の他端に接続された特定のゲートサイズを有するトランジスタと、  A transistor having a specific gate size with a source connected to one end of the current source and a drain connected to the other end of the current source;
を有し、Have
前記出力電圧が立ち上がる前までは、前記第１のＰｃｈトランジスタのゲート駆動能力を高めるために前記特定のゲートサイズを有するトランジスタと前記電流源とを合成した電流駆動能力で前記第１のＰｃｈトランジスタのゲートを駆動する、  Before the output voltage rises, the first Pch transistor has a current driving capability obtained by combining the transistor having the specific gate size and the current source in order to increase the gate driving capability of the first Pch transistor. Drive the gate,
請求項５記載の出力回路。The output circuit according to claim 5.

前記スルーレート制御機能付駆動回路が、  The drive circuit with the slew rate control function is
前記第１のＰｃｈトランジスタのドレインからの出力電圧の立ち下がりスルーレート制御を可能とするために、  In order to enable the falling slew rate control of the output voltage from the drain of the first Pch transistor,
特定電流値を備え、前記出力電圧が前記負荷を駆動するときには前記第１のＰｃｈトランジスタを駆動する電流源と、  A current source having a specific current value and driving the first Pch transistor when the output voltage drives the load;
ソースが前記電流源の一端に接続されドレインが前記電流源の他端に接続された特定のゲートサイズを有するトランジスタと、  A transistor having a specific gate size with a source connected to one end of the current source and a drain connected to the other end of the current source;
を有し、Have
前記出力電圧が立ち下がる前までは、前記第１のＰｃｈトランジスタのゲート駆動能力を高めるために前記特定のゲートサイズを有するトランジスタと前記電流源とを合成した電流駆動能力で前記第１のＰｃｈトランジスタのゲートを駆動する、  Before the output voltage falls, the first Pch transistor has a current driving capability obtained by synthesizing the transistor having the specific gate size and the current source in order to increase the gate driving capability of the first Pch transistor. Drive the gate of the
請求項５記載の出力回路。The output circuit according to claim 5.

前記ＮｃｈトランジスタをＰｃｈトランジスタに変更し、前記第１のＰｃｈトランジスタ及び前記第２のＰｃｈトランジスタをそれぞれＮｃｈトランジスタに変更し、それにあわせて信号の極性を変更したThe Nch transistor was changed to a Pch transistor, the first Pch transistor and the second Pch transistor were changed to Nch transistors, and the signal polarity was changed accordingly.
請求項５乃至請求項７のいずれかに記載の出力回路。The output circuit according to claim 5.