JP4124363B2 - PWM output circuit - Google Patents
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Description
本発明はPWM(Pulse Width Modulation)出力回路に関し、特に、MOSトランジスタによる集積回路のスルーレート制御を有するPWM出力回路に関する。 The present invention relates to a PWM (Pulse Width Modulation) output circuit, and more particularly to a PWM output circuit having slew rate control of an integrated circuit using MOS transistors.
近年、モータ、アクチュエータを駆動するドライバーICの集積回路において、消費電力を減らすためにPWMドライブ化が進んでいる。PWMドライブ化をすることによって、ドライバーICのパワー出力MOSトランジスタの消費電力が低減し、このドライバーICを搭載したセットの低消費電力化、セット発熱の低減、セット機器の小型化等の発展に寄与している。 In recent years, in an integrated circuit of a driver IC that drives a motor and an actuator, a PWM drive has been advanced in order to reduce power consumption. By using PWM drive, the power consumption of the power output MOS transistor of the driver IC is reduced, contributing to developments such as lower power consumption of the set equipped with this driver IC, reduction of set heat generation, and downsizing of the set equipment. is doing.
しかしながら、PWMドライバーICを搭載するセットにとってPWMドライバーが出すノイズが問題となることが有り、輻射ノイズの増大等のためにセット機器が安全性試験を合格できないという恐れがある。 However, noise generated by the PWM driver may be a problem for a set equipped with a PWM driver IC, and the set device may not pass the safety test due to an increase in radiation noise.
そこで、パワー出力MOSトランジスタのゲート電圧を駆動するプリドライブ回路の駆動能力を調整してパワー出力MOSトランジスタのゲート電圧の変化を緩和させ、PWMドライバーICのPWM出力電圧のスルーレートを必要十分な値に調整する技術がある。 Therefore, the drive capability of the pre-drive circuit that drives the gate voltage of the power output MOS transistor is adjusted to reduce the change in the gate voltage of the power output MOS transistor, and the slew rate of the PWM output voltage of the PWM driver IC is a necessary and sufficient value. There is a technology to adjust.
しかし、この技術では、パワー出力MOSトランジスタのゲート電圧の変化を緩和するためにパワー出力MOSトランジスタのターンオン、ターンオフ時間が長くなり、入力信号に対するPWMドライバー出力の遅延時間が大きくなるという課題を有する。 However, this technique has a problem that the turn-on time and turn-off time of the power output MOS transistor become longer to alleviate the change in the gate voltage of the power output MOS transistor, and the delay time of the PWM driver output with respect to the input signal becomes longer.
その課題を解決する従来の方法として、パワー出力MOSトランジスタが負荷駆動を始める時に、その負荷駆動の直前までは前記パワー出力MOSトランジスタのプリドライブ回路のゲート電圧駆動能力を上げておき、前記パワー出力MOSトランジスタが負荷を駆動する時にはプリドライブ回路のゲート電圧駆動能力を下げ、PWM出力電圧の立ち上がり時のスルーレートを制御する。または、前記パワー出力MOSトランジスタの負荷駆動をオフさせる時には、負荷の駆動をオフする直前まで前記パワー出力MOSトランジスタをオフさせるためのプリドライブ回路のゲート電圧駆動能力を上げておき、前記パワー出力MOSトランジスタが負荷の駆動をオフし始めるとプリドライブ回路のゲート電圧駆動能力を下げ、PWM出力電圧の立下り時のスルーレートを制御するという方法がある。 As a conventional method for solving the problem, when the power output MOS transistor starts to drive the load, the gate voltage driving capability of the pre-drive circuit of the power output MOS transistor is increased until immediately before the load driving, and the power output When the MOS transistor drives the load, the gate voltage driving capability of the pre-drive circuit is lowered to control the slew rate when the PWM output voltage rises. Or, wherein when turning off the load driving power output MOS transistor, keep raising the gate voltage driving capability of the pre-drive circuit for turning off said power output MOS transistor until just before turning off the driving of the load, the power output MOS There is a method in which when the transistor starts turning off the load, the gate voltage driving capability of the pre-drive circuit is lowered, and the slew rate at the fall of the PWM output voltage is controlled.
(特許文献1)に示されているスルーレート機能を維持しつつ、入力信号に対する出力波形の遅延時間を短縮したPWM出力回路を、図9と図10に基づいて説明する。
図9は出力波形の遅延時間を短縮したPWM出力回路を示し、図10はそのタイミングチャート図を示す。
A PWM output circuit in which the delay time of the output waveform with respect to the input signal is shortened while maintaining the slew rate function shown in (Patent Document 1) will be described with reference to FIGS.
FIG. 9 shows a PWM output circuit in which the delay time of the output waveform is shortened, and FIG. 10 is a timing chart thereof.
図9において、入力パルス信号Vinにより、パワー出力NchMOSトランジスタQ0がオン/オフ動作をして負荷RLを駆動する。
入力パルス信号Vinが“H”レベルの時には、インバータ11を介してPchMOSトランジスタQ10によってパワー出力NchMOSトランジスタQ0のゲートが駆動され、パワー出力NchMOSトランジスタQ0のゲート電圧Vgateは0ボルトから上昇を始め、パワー出力NchMOSトランジスタQ0がオン動作を始める。
In FIG. 9, the power output NchMOS transistor Q0 is turned on / off by the input pulse signal Vin to drive the load RL.
When the input pulse signal Vin is at “H” level, the gate of the power output NchMOS transistor Q0 is driven by the PchMOS transistor Q10 via the
この時、ゲート電圧Vgateがある特定電圧Vr1より低い場合、比較器CP1の出力Vshは“L”レベル出力となり、PchMOSトランジスタQ11がオン状態になり、定電流源CS10とCS11とでPchMOSトランジスタQ10を通してパワー出力NchMOSトランジスタQ0のゲート駆動能力が決る。 At this time, when the gate voltage Vgate is lower than a specific voltage Vr1, the output Vsh of the comparator CP1 becomes “L” level output, the PchMOS transistor Q11 is turned on, and the constant current sources CS10 and CS11 pass through the PchMOS transistor Q10. The gate drive capability of power output NchMOS transistor Q0 is determined.
図10では、期間(a)がこのときを表しており、ゲート電圧Vgateの立ち上がりは定電流源CS10とCS11の電流値とパワー出力NchMOSトランジスタQ0のソース・ゲート間またはドレイン・ゲート間の寄生容量とで決まり、ゲート電圧Vgateは急激に立ち上がり、入力パルス信号Vinが“L”から“H”になった時点からパワー出力NchMOSトランジスタQ0が負荷RLを駆動し始める直前までの時間を短縮できる。 In FIG. 10, the period (a) represents this time, and the rise of the gate voltage Vgate indicates the current value of the constant current sources CS10 and CS11 and the parasitic capacitance between the source and gate of the power output NchMOS transistor Q0 or between the drain and gate. The gate voltage Vgate rises rapidly, and the time from when the input pulse signal Vin changes from “L” to “H” to immediately before the power output NchMOS transistor Q0 starts driving the load RL can be shortened.
ゲート電圧Vgateが基準電圧Vr1より高い場合、比較器CP1の出力電圧Vshは“H”レベル出力となり、PchMOSトランジスタQ11がオフ状態となり、定電流源CS10でPchMOSトランジスタQ10を通してパワー出力NchMOSトランジスタQ0のゲート駆動能力が決まる。 When the gate voltage Vgate is higher than the reference voltage Vr1, the output voltage Vsh of the comparator CP1 becomes “H” level output, the PchMOS transistor Q11 is turned off, the gate of the power output NchMOS transistor Q0 through the PchMOS transistor Q10 by the constant current source CS10. The driving ability is determined.
前記基準電圧Vr1を適切な値に選ぶと、ゲート電圧Vgateが基準電圧Vr1に達すると同時に、パワー出力NchMOSトランジスタQ0が負荷RLを駆動し始めるようになる。これは図10の期間(b)の状態にあたり、ゲート電圧Vgateの立ち上がりは、定電流源CS10の電流値とパワー出力NchMOSトランジスタQ0のソース・ゲート間またはドレイン・ゲート間の寄生容量とで決まり、定電流源CS11の電流値が無くなったため、ゲート電圧Vgateの立ち上がりは緩和され、出力電圧Voutの立ち下がりスルーレートは制御可能となる。 When the reference voltage Vr1 is selected to an appropriate value, the gate voltage Vgate reaches the reference voltage Vr1 and the power output NchMOS transistor Q0 starts to drive the load RL. This is the state of period (b) in FIG. 10, and the rise of the gate voltage Vgate is determined by the current value of the constant current source CS10 and the parasitic capacitance between the source and gate of the power output NchMOS transistor Q0 or between the drain and gate. Since the current value of the constant current source CS11 disappears, the rise of the gate voltage Vgate is relaxed, and the fall slew rate of the output voltage Vout can be controlled.
ゲート電圧Vgateがある特定電圧Vr2より高くなると、比較器CP2の出力電圧Vslは“H”レベル出力となり、NchMOSトランジスタQ21がオン状態となり、定電流源CS20,CS21との和がNchMOSトランジスタQ20の駆動能力となる。ただし、入力パルス信号Vinが“H”状態のためにNchMOSトランジスタQ20はオフとなり、定電流源CS20,CS21によってパワー出力NchMOSトランジスタQ0のゲートは駆動されない。これは図10の期間(c)の状態にあたる。 When the gate voltage Vgate is higher than a specific voltage Vr2, the output voltage Vsl of the comparator CP2 becomes “H” level output, the NchMOS transistor Q21 is turned on, and the sum of the constant current sources CS20 and CS21 is the drive of the NchMOS transistor Q20. It becomes ability. However, since the input pulse signal Vin is in the “H” state, the Nch MOS transistor Q20 is turned off, and the gate of the power output Nch MOS transistor Q0 is not driven by the constant current sources CS20 and CS21. This corresponds to the state of period (c) in FIG.
入力パルス信号Vinが“L”の時はNchMOSトランジスタQ20によってパワー出力NchMOSトランジスタQ0のゲートが駆動され、ゲート電圧Vgateは電源線電圧VDDの近辺の値から降下を始め、パワー出力NchMOSトランジスタQ0がオン動作からオフ動作へ状態を移行する。この時、ゲート電圧Vgateは依然として基準電圧Vr2より高いため、比較器CP2の出力電圧Vslは“H”レベルであり、NchMOSトランジスタQ21はオン状態のままで、定電流源CS20,CS21とでNchMOSトランジスタQ20を通してパワー出力NchMOSトランジスタQ0のゲート駆動能力が決まる。これは2の期間(d)の状態にあたる。 When the input pulse signal Vin is “L”, the gate of the power output NchMOS transistor Q0 is driven by the NchMOS transistor Q20, the gate voltage Vgate starts to drop from a value near the power supply line voltage VDD, and the power output NchMOS transistor Q0 is turned on. Transitions from operation to off operation. At this time, since the gate voltage Vgate is still higher than the reference voltage Vr2, the output voltage Vsl of the comparator CP2 is at the “H” level, the NchMOS transistor Q21 remains in the on state, and the NchMOS transistor with the constant current sources CS20 and CS21. Through Q20, the gate drive capability of the power output NchMOS transistor Q0 is determined. This corresponds to the state of period 2 (d).
ゲート電圧Vgateの立ち下がりは、定電流源CS20,CS21の電流値とパワー出力NchMOSトランジスタQ0のソース・ゲート間またはドレイン・ゲート間の寄生容量とで決まり、ゲート電圧Vgateは急激に立ち下がり、入力パルス信号Vinが“H”レベルから“L”レベルになった時点からパワー出力NchMOSトランジスタQ0が負荷RLを駆動オフし始める時点までの時間を短縮できる。 The fall of the gate voltage Vgate is determined by the current values of the constant current sources CS20 and CS21 and the parasitic capacitance between the source and gate of the power output NchMOS transistor Q0 or between the drain and gate. The gate voltage Vgate falls abruptly and is input The time from when the pulse signal Vin changes from “H” level to “L” level to when the power output NchMOS transistor Q0 starts driving off the load RL can be shortened.
ゲート電圧Vgateが基準電圧Vr2より低くなると、比較器CP2の出力電圧Vslは“L”レベルとなり、NchMOSトランジスタQ21がオフ状態となり、定電流源CS20の電流値でNchMOSトランジスタQ20を通してパワー出力NchMOSトランジスタQ0のゲート駆動能力が決まる。 When the gate voltage Vgate is lower than the reference voltage Vr2, the output voltage Vsl of the comparator CP2 becomes “L” level, the NchMOS transistor Q21 is turned off, and the power output NchMOS transistor Q0 is passed through the NchMOS transistor Q20 with the current value of the constant current source CS20. The gate drive capability is determined.
前記基準電圧Vr2を適切な値に選ぶと、ゲート電圧Vgateが基準電圧Vr2に達すると同時に、パワー出力NchMOSトランジスタQ0が負荷RLを駆動オフするようになる。これは図10の期間(e)の状態にあたり、ゲート電圧Vgateの立ち下がりは定電流源CS20の電流値とパワー出力NchMOSトランジスタQ0のソース・ゲート間またはドレイン・ゲート間の寄生容量とで決まり、定電流源CS21の電流値が無くなったため、ゲート電圧Vgateの立ち上がりは緩和され、出力電圧Voutのたち上がりスルーレートが制御可能となる。 When the reference voltage Vr2 is selected to an appropriate value, the gate voltage Vgate reaches the reference voltage Vr2, and at the same time, the power output NchMOS transistor Q0 drives off the load RL. This is the state of period (e) in FIG. 10, and the fall of the gate voltage Vgate is determined by the current value of the constant current source CS20 and the parasitic capacitance between the source and gate of the power output NchMOS transistor Q0 or between the drain and gate. Since the current value of the constant current source CS21 disappears, the rise of the gate voltage Vgate is relaxed, and the rising slew rate of the output voltage Vout can be controlled.
このような動作原理により、パワー出力NchMOSトランジスタQ0の出力電圧Voutのスルーレートを制御しつつ、パワー出力NchMOSトランジスタQ0のターンオン時間tdr、ターンオフ時間tdfを短くすることができる。 With such an operation principle, the turn-on time tdr and the turn-off time tdf of the power output NchMOS transistor Q0 can be shortened while controlling the slew rate of the output voltage Vout of the power output NchMOS transistor Q0.
PchMOSトランジスタQ11,NchMOSトランジスタQ21を制御する方法として、比較器CP1,CP2を用いてパワー出力MOSトランジスタのゲート電圧をモニターする方法だけでなく、パワー出力MOSトランジスタのドレイン電流をモニターする方法なども考案されている。またパワー出力MOSトランジスタのゲート電圧モニター等のパワー出力トランジスタの動作を確認せず、入力パルス信号Vinからある所定の時間だけ遅延させたパルス信号を作り、この遅延パルス信号でPchMOSトランジスタQ11,NchMOSトランジスタQ21を制御する方法も提案されている。
しかしながら、パワー出力NchMOSトランジスタQ0のゲート電圧の駆動方法を切り換えるために、ゲート電圧をモニターする比較器CP1,CP2等の回路が必要となり、マルチ・チャンネルのドライバーICでは集積回路の規模がそのために大きくなる。 However, in order to switch the driving method of the gate voltage of the power output NchMOS transistor Q0, circuits such as comparators CP1 and CP2 for monitoring the gate voltage are required. Therefore, in the multi-channel driver IC, the scale of the integrated circuit is large. Become.
また、特に比較器CP1,CP2の回路においてはオフセット等の特性精度を上げるためにプロセスルール以上のサイズで、且つ特性を十分出せる大きさでICマスク図面上に回路パターンを描く必要がある。 In particular, in the circuits of the comparators CP1 and CP2, it is necessary to draw a circuit pattern on the IC mask drawing with a size larger than the process rule and a size sufficient to obtain the characteristics in order to increase the accuracy of characteristics such as offset.
これらの理由でマルチ・チャンネルのドライバーICのチップサイズがかなり大きくなり、IC製造上のコストが上がるという課題が発生する。
同様に、前述のドレイン電流をモニターする方法、入力パルス信号Vinからある所定の時間だけ遅延させる方法も集積回路の規模を大きくするためIC製造上のコストで同様な課題を発生し、また特性の合わせ込み困難という課題が残る。
For these reasons, the chip size of the multi-channel driver IC becomes considerably large, which causes a problem that the cost for manufacturing the IC increases.
Similarly, the method of monitoring the drain current and the method of delaying from the input pulse signal Vin for a predetermined time also cause the same problem in terms of IC manufacturing cost because the scale of the integrated circuit is increased. The problem of difficulty in matching remains.
本発明は、マルチ・チャンネルのドライバーICでチップサイズを大きくすることも無く、また特性の合わせ込みも容易にでき、パワー出力MOSトランジスタのターンオン、ターンオフ時間が長くなり入力信号に対するPWMドライバー出力の遅延時間が大きくなるという課題も有することなく、PWMドライバー出力電圧スルーレートを必要十分な値にできるPWM出力回路を提供することを目的とする。 The present invention is a multi-channel driver IC that does not increase the chip size and can easily adjust the characteristics. The turn-on and turn-off time of the power output MOS transistor is increased, and the PWM driver output is delayed with respect to the input signal. It is an object of the present invention to provide a PWM output circuit capable of setting the PWM driver output voltage slew rate to a necessary and sufficient value without having the problem of increasing time.
本発明の請求項1記載の出力回路は、負荷へ供給する電流を制御する第1のPchトランジスタと、入力された駆動信号により前記第1のPchトランジスタを駆動する電圧を出力する駆動端子を有し、この駆動端子の駆動能力を駆動能力切り換え端子に入力された信号に応じて切り換えるスルーレート制御機能付駆動回路と、前記第1のPchトランジスタのゲートに一端が接続され前記スルーレート制御機能付駆動回路の前記駆動端子に他端が接続される第1の抵抗と、前記第1の抵抗の前記他端にゲートが接続される第2のPchトランジスタと、を備え、前記第2のPchトランジスタのドレインが前記スルーレート制御機能付駆動回路の前記駆動能力切り換え端子に接続されることを特徴とする。
Output circuit according to
本発明の請求項2記載の出力回路は、請求項1において、前記スルーレート制御機能付駆動回路が、入力された駆動信号が前記第1のPchトランジスタが前記負荷を駆動するように変化したときにおいて、前記第1のPchトランジスタが前記負荷を駆動する前までは前記駆動端子の駆動能力を高い状態にしておき、前記第1のPchトランジスタが前記負荷を駆動するときに前記駆動端子の駆動能力を下げて前記第1のトランジスタのドレイン電圧の立ち上がりを制御することを特徴とする。
Output circuit according to
本発明の請求項3記載の出力回路は、請求項1において、前記スルーレート制御機能付駆動回路が、入力された駆動信号が前記第1のPchトランジスタが前記負荷の駆動をオフするように変化したときにおいて、前記第1のPchトランジスタが前記負荷の駆動をオフし始める前までは前記駆動端子の能力を高い状態にしておき、前記第1のPchトランジスタがオフ動作に入る前で前記駆動端子の駆動能力を下げて前記第1のPchトランジスタのドレイン電圧の立ち下がりを制御することを特徴とする。
Output circuit according to
本発明の請求項4記載の出力回路は、請求項1乃至請求項3のいずれかにおいて、前記第1のPchトランジスタ及び前記第2のPchトランジスタをそれぞれNchトランジスタに変更し、それにあわせて信号の極性を変更したことを特徴とする。
Output circuit according to claim 4 of the present invention, in any one of
本発明の請求項5記載の出力回路は、負荷へ流れる電流を制御する第1のPchトランジスタと、ドレインが前記第1のPchトランジスタのドレインに接続され、負荷へ流れる電流を制御するNchトランジスタと、入力された駆動信号により互いの位相が異なるとともに切り換え時には貫流電流防止用のディレー期間を設けた第1,第2の駆動信号を出力する貫通防止遅延回路と、前記貫通防止遅延回路の前記第1の駆動信号により前記第1のPchトランジスタを駆動する電圧を出力する駆動端子を有し、この駆動端子の駆動能力を駆動能力切り換え端子に入力された信号に応じて切り換えるスルーレート制御機能付駆動回路と、前記第1のPchトランジスタのゲートに一端が接続され他端が前記スルーレート制御機能付駆動回路の前記駆動端子に接続される第1の抵抗と、前記第1の抵抗の前記他端にゲートが接続される第2のPchトランジスタと、を備え、前記貫通防止遅延回路の第2の駆動信号で前記Nchトランジスタのゲートを駆動し、前記第2のPchトランジスタのドレインが前記スルーレート制御機能付駆動回路の前記駆動能力切り換え端子に接続されることを特徴とする。 Output circuit according to claim 5 of the present invention includes a first Pch transistor for controlling the current flowing to the load, a drain connected to the drain of the first Pch transistor, Nch transistor which controls a current flowing to the load If, first, a through prevention delay circuit for outputting a second driving signal, the said through prevention delay circuit when switching with each other in phase is different by input driving signal having a delay time for preventing flow through current A drive terminal for outputting a voltage for driving the first Pch transistor by a first drive signal, and having a slew rate control function for switching the drive capability of the drive terminal according to a signal input to the drive capability switching terminal a drive circuit, the gate end connected to the other end of the first Pch transistor of the slew rate control function drive circuit with A first resistor connected to the serial driving terminal, and a second Pch transistor having a gate connected to said other end of said first resistor, the second driving signal of the through prevention delay circuit The gate of the Nch transistor is driven, and the drain of the second Pch transistor is connected to the drive capability switching terminal of the drive circuit with a slew rate control function .
本発明の請求項6記載の出力回路は、請求項4において、前記スルーレート制御機能付駆動回路が、前記第1のPchトランジスタのドレインからの出力電圧の立ち上がりスルーレート制御を可能とするために、特定電流値を備え、前記出力電圧が前記負荷を駆動するときには前記第1のPchトランジスタを駆動する電流源と、ソースが前記電流源の一端に接続されドレインが前記電流源の他端に接続された特定のゲートサイズを有するトランジスタと、を有し、前記出力電圧が立ち上がる前までは、前記第1のPchトランジスタのゲート駆動能力を高めるために前記特定のゲートサイズを有するトランジスタと前記電流源とを合成した電流駆動能力で前記第1のPchトランジスタのゲートを駆動することを特徴とする。 Output circuit according to claim 6 of the present invention, in claim 4, wherein the slew rate control with the drive circuit, for enabling rising slew rate control of the output voltage from the drain of the first Pch transistor a, with a specific current value, a current source the output voltage drives sometimes the first Pch transistor to drive the load, the other end of the drain source connected to one end of said current source is a current source A transistor having a specific gate size connected to the transistor, and before the output voltage rises, the transistor having the specific gate size and the current to increase the gate drive capability of the first Pch transistor and drives the gate of the first Pch transistor the source synthesized current driving capability.
本発明の請求項7記載の出力回路は、請求項4において、前記スルーレート制御機能付駆動回路が、前記第1のPchトランジスタのドレインからの出力電圧の立ち下がりスルーレート制御を可能とするために、特定電流値を備え、前記出力電圧が前記負荷を駆動するときには前記第1のPchトランジスタを駆動する電流源と、ソースが前記電流源の一端に接続されドレインが前記電流源の他端に接続された特定のゲートサイズを有するトランジスタと、を有し、前記出力電圧が立ち下がる前までは、前記第1のPchトランジスタのゲート駆動能力を高めるために前記特定のゲートサイズを有するトランジスタと前記電流源とを合成した電流駆動能力で前記第1のPchトランジスタのゲートを駆動することを特徴とする。 Output circuit according to claim 7 of the present invention, in claim 4, wherein the slew rate control with drive circuit, to enable the falling slew rate control of the output voltage from the drain of the first Pch transistor Therefore, a current source having a specific current value and driving the first Pch transistor when the output voltage drives the load , a source connected to one end of the current source, and a drain connected to the other end of the current source A transistor having a specific gate size connected to the transistor, and before the output voltage falls, the transistor having the specific gate size to increase the gate drive capability of the first Pch transistor. and drives the gate of the first Pch transistor and the current source in the synthesized current driving capability.
本発明の請求項8記載の発明は、請求項5乃至請求項7のいずれかにおいて、前記NchトランジスタをPchトランジスタに変更し、前記第1のPchトランジスタ及び前記第2のPchトランジスタをそれぞれNchトランジスタに変更し、それにあわせて信号の極性を変更したことを特徴とする。 The invention of claim 8, wherein the present invention, in any one of claims 5 to 7, wherein the change the Nch transistor Pch transistor, the first Pch transistor and the second respective Nch transistor Pch transistor And the polarity of the signal is changed accordingly.
本発明の出力回路は、第1のPchトランジスタのゲート電圧の駆動は、第1の
Pchトランジスタを除いて考えると、抵抗が1つと第1のPchトランジスタと同タイ
プのサイズの異なるMOSトランジスタだけが必要とされるだけなので集積回路の規模が
大きくならず、チップサイズが大きくなる事が避けられる。また第2のPchトランジス
タに対する第1のPchトランジスタの動作遅延という特性の合わせ込みは、第1の抵抗
と第1のPchトランジスタのゲート・ソース容量、ゲート・ドレイン容量とで容易にシ
ミュレーション上で決めることができる。
The output circuit of the present invention, the driving of the gate voltage of the first Pch transistor, given except for the first Pch transistor, resistor only MOS transistors having different sizes of one first Pch transistor of the same type Therefore, the scale of the integrated circuit is not increased and the chip size is prevented from increasing. The matching of the characteristics of the operation delay of the first Pch transistor with respect to the second Pch transistor is easily determined by simulation based on the first resistor and the gate / source capacitance and the gate / drain capacitance of the first Pch transistor. be able to.
以下、本発明の各実施の形態を図1〜図7に基づいて説明する。
(第1の実施形態)
図1は本発明の(第1の実施形態)を示す。
Embodiments of the present invention will be described below with reference to FIGS.
(First embodiment)
FIG. 1 shows a (first embodiment) of the present invention.
このPWM出力回路は、PchMOSトランジスタQ1によって負荷ZLを駆動するパワー出力部を構成している。
詳しくは、スルーレート制御機能付駆動回路1と、PchMOSトランジスタQ1,Q2と、抵抗R1とで構成されている。
This PWM output circuit constitutes a power output unit that drives the load ZL by the PchMOS transistor Q1.
Specifically, the driving
スルーレート制御機能付駆動回路1は、PWM駆動信号IN(PWM)を入力する入力端子INを有し、PWM駆動信号IN(PWM)によりゲート電圧を出力する駆動端子DRと、この駆動端子DRの駆動能力を切り換える信号を入力する駆動能力切り換え端子DCとを有している。
The
電源線電圧VDDとグランド3との間の電位差を電源として動作するスルーレート制御機能付駆動回路1は次のように構成されている。
駆動能力切り換え端子DCに“H”レベル信号が入力されない場合には、駆動端子DRが出力するゲート電圧を引き下げる駆動能力は十分に高く、PWM駆動信号IN(PWM)の入力信号の極性が変わり、駆動端子DRがゲート電圧を引き上げる時の駆動能力は低い。駆動能力切り換え端子DCに“H”レベル信号が入力された場合には、駆動端子DRのゲート電圧を引き下げる駆動能力は低くなるが、逆にPWM駆動信号IN(PWM)の入力信号の極性が変わり、駆動端子DRがゲート電圧を引き上げる時の駆動能力は高くなる。
The
When the “H” level signal is not input to the drive capability switching terminal DC, the drive capability for lowering the gate voltage output from the drive terminal DR is sufficiently high, and the polarity of the input signal of the PWM drive signal IN (PWM) changes, The drive capability when the drive terminal DR raises the gate voltage is low. When the “H” level signal is input to the drive capability switching terminal DC, the drive capability for lowering the gate voltage of the drive terminal DR is lowered, but the polarity of the input signal of the PWM drive signal IN (PWM) changes conversely. The drive capability when the drive terminal DR raises the gate voltage is increased.
PchMOSトランジスタQ1のゲートは抵抗R1を介して駆動端子DRに接続され、PchMOSトランジスタQ2のゲートは直接に駆動端子DRに接続されている。
PchMOSトランジスタQ1,Q2のソースは互いに電源線電圧VDDに接続され、PchMOSトランジスタQ2のドレインは駆動能力切り換え端子DCに接続されている。PchMOSトランジスタQ1のドレインとグランド3との間に負荷ZLが接続されている。
The gate of the Pch MOS transistor Q1 is connected to the drive terminal DR via the resistor R1, and the gate of the Pch MOS transistor Q2 is directly connected to the drive terminal DR.
The sources of the Pch MOS transistors Q1 and Q2 are connected to the power supply line voltage VDD, and the drain of the Pch MOS transistor Q2 is connected to the drive capability switching terminal DC. A load ZL is connected between the drain of the Pch MOS transistor Q1 and the
図2はそのタイミングを示している。
スルーレート制御機能付駆動回路1がPWM駆動信号IN(PWM)の変化によりPchMOSトランジスタQ1が負荷ZLを駆動するように動作する時、駆動端子DRは“L”レベルとなり、PchMOSトランジスタQ1,Q2が動作するように動く。但し、この時には、まだPchMOSトランジスタQ2は動作していないため、駆動能力切り換え端子DCには“H”レベル信号が入力されず、駆動端子DRのゲート電圧を引き下げる駆動能力は十分に高く、PchMOSトランジスタQ1のゲート電圧Vg1とPchMOSトランジスタQ2のゲート電圧Vg2は急激に引き下がる。この状態は図2の期間(a)にあたる。
FIG. 2 shows the timing.
When the
補足説明であるが、図2で駆動端子DRとPchMOSトランジスタQ2のゲート電圧を示すVg2は、図1の同じ個所の電気信号を示していることになるが、図2での駆動端子DRは、“L”レベル時はPchMOSトランジスタQ1とQ2のゲート電圧を引き下げる状態、“H”レベル時はPchMOSトランジスタQ1,Q2のゲート電圧を引き上げる状態を示すタイミング信号として用いられ、Vg2の電圧信号とは区別して考えている。 As a supplementary explanation, the drive terminal DR and Vg2 indicating the gate voltage of the PchMOS transistor Q2 in FIG. 2 indicate the same electrical signals in FIG. 1, but the drive terminal DR in FIG. It is used as a timing signal indicating a state in which the gate voltages of the PchMOS transistors Q1 and Q2 are pulled down when the level is “L”, and a state where the gate voltages of the PchMOS transistors Q1 and Q2 are pulled up when the level is “H”. I think separately.
さらに図2でVg2が下がり、ある電圧TH2に達するとPchMOSトランジスタQ2が動作し、ドレインを通して、駆動能力切り換え端子DCに“H”レベル信号が入力される。このため、スルーレート制御機能付駆動回路1の駆動端子DRのゲート電圧を引き下げる駆動能力は低くなり、ゲート電圧Vg2,Vg1の引き下がり方は緩やかになる。この状態は図2の(b)にあたる。
Further, in FIG. 2, when Vg2 decreases and reaches a certain voltage TH2, the PchMOS transistor Q2 operates, and an “H” level signal is input to the drive capability switching terminal DC through the drain. For this reason, the driving capability of lowering the gate voltage of the drive terminal DR of the
この時点では、ゲート電圧Vg1は抵抗R1とPchMOSトランジスタQ1のゲート・ソース容量またはゲート・ドレイン容量によりゲート電圧Vg2より電圧の引き下がり方が遅いため、PchMOSトランジスタQ1は動作しておらず、負荷を駆動していない。 At this point, the gate voltage Vg1 is slower than the gate voltage Vg2 due to the resistance R1 and the gate-source capacitance or gate-drain capacitance of the PchMOS transistor Q1, so the PchMOS transistor Q1 is not operating and drives the load. Not done.
その後、さらにゲート電圧Vg2,Vg1が引き下がり、ゲート電圧Vg1がある電圧TH1に達すると、PchMOSトランジスタQ1が動作を始め、ドレインを通して負荷の駆動を始める。この状態は図2の(c)にあたる。 Thereafter, when the gate voltages Vg2 and Vg1 further decrease and the gate voltage Vg1 reaches a certain voltage TH1, the PchMOS transistor Q1 starts operating and starts driving the load through the drain. This state corresponds to (c) of FIG.
このPchMOSトランジスタQ1が動作するゲート電圧TH1と前述のゲート電圧TH2とは、PchMOSトランジスタQ1,Q2のトランジスタ・サイズと負荷条件が異なるために、必ずしも同じ電圧とはならない。図2の(c)の状態では駆動端子DRのゲート電圧を引き下げる駆動能力は低くなっているため、PchMOSトランジスタQ1が負荷を駆動する時の出力電圧Voutの傾き、すなわち、PchMOSトランジスタQ1のドレイン電圧である出力電圧Voutの立ち上がりスルーレートは緩やかになる。 The gate voltage TH1 at which the PchMOS transistor Q1 operates and the gate voltage TH2 described above are not necessarily the same voltage because the transistor size and load conditions of the PchMOS transistors Q1 and Q2 are different. In the state of FIG. 2 (c), the driving ability to lower the gate voltage of the driving terminal DR is low, so that the slope of the output voltage Vout when the PchMOS transistor Q1 drives the load, that is, the drain voltage of the PchMOS transistor Q1. The rising slew rate of the output voltage Vout is gradual.
このことは、駆動端子DRのゲート電圧を引き下げる駆動能力を低く設定することにより、PchMOSトランジスタQ1が負荷ZLを駆動する出力電圧Voutの立ち上がりスルーレートを任意の値に制御可能であることを意味する。 This means that the rising slew rate of the output voltage Vout at which the PchMOS transistor Q1 drives the load ZL can be controlled to an arbitrary value by setting the driving capability to lower the gate voltage of the driving terminal DR low. .
但し、Voutの立ち上がりスルーレートを制御するために駆動端子DRのゲート電圧を引き下げる駆動能力を適当に低くする設定だけをして、図2の期間(a)のような、PchMOSトランジスタQ1が負荷ZLを駆動し始める直前の期間は駆動端子DRのゲート引き下がる駆動能力を高くすることをしない場合、図2の期間(a)が非常に長くなる。つまり、出力電圧Voutの立ち上がりスルーレートを制御するだけの回路構成では、PchMOSトランジスタQ1が負荷ZLを駆動しない状態から駆動を始めるまでの期間であるターンオン時間tdrが非常に長くなる。 However, by only setting that suitably low driving ability to lower the gate voltage of the drive terminal DR to control the rising slew rate of Vout, such as a period in FIG. 2 (a), PchMOS transistor Q1 load ZL If the drive capability for pulling down the gate of the drive terminal DR is not increased in the period immediately before starting driving, the period (a) in FIG. 2 becomes very long. That is, in a circuit configuration that only controls the rising slew rate of the output voltage Vout, the turn-on time tdr that is a period until the PchMOS transistor Q1 starts driving from the state where the PchMOS transistor Q1 does not drive the load ZL becomes very long.
図2の期間(b)は、ゲート電圧Vg1の引き下げ駆動能力が低くなってからPchMOSトランジスタQ1が負荷ZLの駆動を始めるまでの時間にあたる。この期間(b)は図2では誇張して示しているためにかなり長い期間に思えるが実際には非常に短く、期間(a)のほうが期間(b)より長く、ターンオン時間tdrでは期間(b)は問題にならない。 The period (b) in FIG. 2 corresponds to the time from when the driving capability for lowering the gate voltage Vg1 is lowered until the PchMOS transistor Q1 starts driving the load ZL. Although this period (b) is exaggerated in FIG. 2 and seems to be a considerably long period, it is actually very short, the period (a) is longer than the period (b), and the turn-on time tdr is the period (b ) Is not a problem.
本発明の(第1の実施形態)は、PchMOSトランジスタQ1,Q2と抵抗R1で構成されるパワー出力部でスルーレート制御機能付駆動回路1の動作を制御する仕組みを実現させ、これによりPchMOSトランジスタQ1が負荷ZLの駆動を始めるまでは、駆動端子DRがPchMOSトランジスタQ1のゲート電圧Vg1を引き下げる駆動能力を高くして、図2の(a)の期間を短くし、すなわちPchMOSトランジスタQ1のターンオン時間tdrを短くすることを可能とし、PchMOSトランジスタQ1が負荷駆動を始める直前に駆動端子DRのゲート電圧Vg1の引き下げ駆動能力を低くすることでPchMOSトランジスタQ1が負荷を駆動する出力電圧Voutの立ち上がりスルーレートの制御を可能としたものである。
The first embodiment of the present invention realizes a mechanism for controlling the operation of the
スルーレート制御機能付駆動回路1の入力端子INに入力されるPWM駆動信号が変化をして、駆動端子DRが“L”レベルから“H”レベルに状態を転移して、PchMOSトランジスタQ1の負荷ZLの駆動を止める方向に動作した時、この時点ではPchMOSトランジスタQ2がまだ動作をしているために駆動能力切り換え端子DCに入力される信号は“H”レベルのままである。そのため、駆動端子DRがPchMOSトランジスタQ1のゲート電圧Vg1を引き上げる駆動能力は高く、PchMOSトランジスタQ2のゲート電圧Vg2とPchMOSトランジスタQ1のゲート電圧Vg1は急激に引き上がる。この状態は図2の期間(d)にあたる。
The PWM drive signal input to the input terminal IN of the
さらに図2でゲート電圧Vg2が上がり、電圧TH2に達するとPchMOSトランジスタQ2が動作を止めるために駆動能力切り換え端子DCに“H”レベル信号が入力されなくなる。この結果、スルーレート制御機能付駆動回路1の駆動端子DRのゲート電圧を引き上げる駆動能力は低くなり、ゲート電圧Vg2,Vg1の引き上がり方は緩やかになる。この状態は図2の(e)にあたる。この時点では、ゲート電圧Vg1は抵抗R1とPchMOSトランジスタQ1のゲート・ソース容量またはゲート・ドレイン容量によりゲート電圧Vg2より電圧の引き上がり方が遅いため、PchMOSトランジスタQ1はまだ動作していて、負荷ZLの駆動を続けている。
Further, in FIG. 2, when the gate voltage Vg2 rises and reaches the voltage TH2, the PchMOS transistor Q2 stops its operation, so that the “H” level signal is not input to the drive capability switching terminal DC. As a result, the drive capability of raising the gate voltage of the drive terminal DR of the
その後さらにVg2とゲート電圧Vg1が引き上がり、ゲート電圧Vg1が電圧TH1に達すると、PchMOSトランジスタQ1が動作を止める方向に動き、そのためにPchMOSトランジスタQ1のドレインを通しての負荷ZLの駆動は低くなり、やがて止まる。この状態は図2の(f)にあたる。この状態では駆動端子DRのゲート電圧を引き上げる駆動能力は低くなっているため、PchMOSトランジスタQ1が負荷ZLの駆動を中止する時の出力電圧Voutの傾き、すなわち、PchMOSトランジスタQ1のドレイン電圧の立ち下がりスルーレートは緩やかになる。 Thereafter, when Vg2 and the gate voltage Vg1 are further increased and the gate voltage Vg1 reaches the voltage TH1, the PchMOS transistor Q1 moves in a direction to stop the operation, so that the driving of the load ZL through the drain of the PchMOS transistor Q1 becomes low. Stop. This state corresponds to (f) in FIG. In this state, since the driving capability for raising the gate voltage of the drive terminal DR is low, the slope of the output voltage Vout when the PchMOS transistor Q1 stops driving the load ZL, that is, the fall of the drain voltage of the PchMOS transistor Q1. The slew rate becomes moderate.
前述した原理と同じで、このことは、スルーレート制御機能付駆動回路1の駆動端子DRのゲート電圧を引き上げる駆動能力を適当に低く設定することにより、PchMOSトランジスタQ1が負荷の駆動を中止する時の出力電圧Voutの立ち下がりスルーレート制御が可能で有ることを意味する。但し、出力電圧Voutの立ち上がりスルーレートを制御するために駆動端子DRのゲート電圧を引き上げる駆動能力を適当に低くする設定だけをして、図2の期間(d)のようなPchMOSトランジスタQ1が負荷ZLの駆動を始める直前の期間は駆動端子DRのゲート引き下がる駆動能力を高くすることをしない場合、図2の期間(d)が非常に長くなる。つまり、出力電圧Voutの立ち下がりスルーレートを制御するだけの回路構成では、PchMOSトランジスタQ1が負荷ZLの駆動の状態から負荷ZLの駆動を中止し始めるまでの期間であるターンオフ時間tdfが非常に長くなる。図2の期間(e)は、ゲート電圧Vg1の引き上げ駆動能力が低くなってからPchMOSトランジスタQ1が負荷ZLの駆動の中止をし始めるまでの時間にあたる。この期間(e)は図2では誇張して示しているためにかなり長い期間に思えるが実際には非常に短く、期間(d)のほうが期間(e)より長く、ターンオフ時間tdfでは期間(e)は問題にならない。
This is the same as the above-described principle. This is when the PchMOS transistor Q1 stops driving the load by setting the driving capability for raising the gate voltage of the driving terminal DR of the driving
この(第1の実施形態)では、PchMOSトランジスタQ1が負荷ZLの駆動を中止し始めるまでは、駆動端子DRがPchMOSトランジスタQ1のゲート電圧Vg1を引き上げる駆動能力を高くして、図2の期間(d)を短くし、すなわち、PchMOSトランジスタQ1のターンオフ時間tdfを短くすることを可能とし、PchMOSトランジスタQ1が負荷ZLの駆動を中止し始める直前に駆動端子DRのゲート電圧Vg1の引き下げ駆動能力を低くすることによってPchMOSトランジスタQ1が負荷ZLの駆動を中止する時の出力電圧Voutの立ち下がりスルーレート制御を可能としたものである。そのためにPchMOSトランジスタQ1,Q2と抵抗R1で構成されるパワー出力部でスルーレート制御機能付駆動回路1の動作を制御する仕組みを実現させている。
In this (first embodiment), until the PchMOS transistor Q1 starts to stop driving the load ZL, the drive terminal DR increases the driving capability to raise the gate voltage Vg1 of the PchMOS transistor Q1, and the period ( d) can be shortened, that is, the turn-off time tdf of the PchMOS transistor Q1 can be shortened, and the driving ability to lower the gate voltage Vg1 of the drive terminal DR is lowered immediately before the PchMOS transistor Q1 starts to stop driving the load ZL. As a result, the falling slew rate of the output voltage Vout can be controlled when the PchMOS transistor Q1 stops driving the load ZL. For this purpose, a mechanism for controlling the operation of the
(第2の実施形態)
図3は(第2の実施形態)を示し、図1に示した(第1の実施形態)のPchMOSトランジスタQ1,Q2を、それぞれNchMOSトランジスタQ11,Q21に置き換えた構成のパワー出力部と、それに合わせて信号の極性を変更した形で構成されるスルーレート制御機能付駆動回路1とで構成された本発明の実施形態図である。動作はパワー出力部がNchMOSトランジスタで構成されている点を除くと、(第1の実施形態)の説明と同じである。
(Second Embodiment)
FIG. 3 shows a (second embodiment), a power output unit having a configuration in which the Pch MOS transistors Q1 and Q2 of the first embodiment shown in FIG. 1 are replaced with Nch MOS transistors Q11 and Q21, respectively. FIG. 2 is an embodiment diagram of the present invention configured with a
(第3の実施形態)
図4は(第3の実施形態)を示す。
このPWM出力回路は、前述のスルーレート制御機能付駆動回路1とPchMOSトランジスタQ1とPchMOSトランジスタQ2と抵抗R1とからなるPWM出力回路において、PchMOSトランジスタQ1のドレインにNchMOSトランジスタQ3のドレインを接続し、NchMOSトランジスタQ3のソースをグランド3に接地し、NchMOSトランジスタQ3のゲートを後述の貫通防止遅延回路2に接続し、PchMOSトランジスタQ1とNchMOSトランジスタQ3とで構成した同期整流動作を可能としたものである。
(Third embodiment)
FIG. 4 shows (third embodiment).
This PWM output circuit is a PWM output circuit composed of the drive circuit with slew
貫通防止遅延回路2は、PWM駆動信号を入力する入力端子PWMを有し、PWM駆動信号からPchMOSトランジスタQ1を駆動するための駆動信号PDとNchMOSトランジスタQ3を駆動するための駆動信号NDとを出力する。駆動信号PDはスルーレート制御機能付駆動回路1の入力端子INに入力されPchMOSトランジスタQ1のゲートを駆動するのに用いられ、駆動信号NDはNchMOSトランジスタQ3を駆動するのに用いられる。
The penetration
図5のタイミング図を用いてこれらの信号PWM、PD、NDと負荷ZLを駆動するPchMOSトランジスタQ1とNchMOSトランジスタQ3の出力電圧Voutとの関係と同期整流の仕組みを説明する。同期整流動作をさせるために、この時の負荷ZLは、抵抗とインダクターとが直列に接続されたような負荷特性を持つものと仮定する。 The relationship between the signals PWM, PD, ND and the output voltage Vout of the PchMOS transistor Q1 and NchMOS transistor Q3 for driving the load ZL and the mechanism of synchronous rectification will be described with reference to the timing chart of FIG. In order to perform the synchronous rectification operation, it is assumed that the load ZL at this time has a load characteristic such that a resistor and an inductor are connected in series.
PWM出力回路は図5に示されるように、入力信号PWMが“H”レベルであればPchMOSトランジスタQ1が動作し、NchMOSトランジスタQ3は動作しないため出力電圧Voutは“H”レベル電圧となる。すなわちPchMOSトランジスタQ1が負荷ZLを駆動する状態になる。入力信号PWMが“L”レベルであればPchMOSトランジスタQ1は動作せず、NchMOSトランジスタQ3が動作するために出力電圧Voutは“L”レベルとなる。すなわちNchMOSトランジスタQ3が負荷ZLのインダクター成分による回生電流を駆動する同期整流状態になる。この動作を実現するために、以下の動作がこの回路に組み込まれている。 As shown in FIG. 5, in the PWM output circuit, when the input signal PWM is at “H” level, the Pch MOS transistor Q1 operates, and the Nch MOS transistor Q3 does not operate, so that the output voltage Vout becomes “H” level voltage. That is, the PchMOS transistor Q1 is in a state of driving the load ZL. If the input signal PWM is at "L" level, the Pch MOS transistor Q1 does not operate, and the Nch MOS transistor Q3 operates, so that the output voltage Vout is at "L" level. That is, the NchMOS transistor Q3 enters a synchronous rectification state in which a regenerative current is driven by the inductor component of the load ZL. In order to realize this operation, the following operation is incorporated in this circuit.
入力信号PWMが“L”レベルから“H”レベルに状態が変化すると、ND出力信号、すなわちNchMOSトランジスタQ3のゲート電圧Vg3が“H”レベルから“L”レベルに即座に変化し、その結果としてNchMOSトランジスタQ3が速やかに動作を止める。それからある特定のディレー時間delayを置いて、PD出力信号、すなわちスルーレート制御機能付駆動回路1の入力信号INは“L”レベルから“H”レベルに状態が変化する。これに応じてスルーレート制御機能付駆動回路1の駆動端子DRの出力、すなわちPchMOSトランジスタQ1のゲート電圧Vg1は“H”レベルから“L”レベルに変化しPchMOSトランジスタQ1を動作させる。結果として出力電圧Voutは“L”レベルから“H”レベルに変化する。この時、前述の(第1の実施形態)の動作説明で述べたように、PchMOSトランジスタQ1のターンオン時間tdrは短く、かつ出力電圧Voutは立ち上がりスルーレートが制御された波形となる。
When the state of the input signal PWM changes from the “L” level to the “H” level, the ND output signal, that is, the gate voltage Vg3 of the NchMOS transistor Q3 immediately changes from the “H” level to the “L” level. NchMOS transistor Q3 quickly stops operating. Then, after a certain delay time delay, the PD output signal, that is, the input signal IN of the
ディレー時間delayは、PchMOSトランジスタQ1とNchMOSトランジスタQ3とが同時に動作した結果として電源からグランド3へ2つのトランジスタを通して大電流が流れないように、NchMOSトランジスタQ3の動作の停止とPchMOSトランジスタQ1の動作始動のタイミングに遅延を持たせるためのものである。
The delay time delay is such that the operation of the NchMOS transistor Q3 is stopped and the operation of the PchMOS transistor Q1 is started so that a large current does not flow through the two transistors from the power source to the
入力信号PWMが“H”レベルから“L”レベルに状態が変化すると、PD出力信号、すなわちスルーレート制御機能付駆動回路1の入力信号INは“H”レベルから“L”レベルに即座に変化し、これに応じてスルーレート制御機能付駆動回路1の駆動端子DRの出力、すなわちPchMOSトランジスタQ1のゲート電圧Vg1は“L”レベルから“H”レベルに変化し、PchMOSトランジスタQ1は動作を停止する。結果として出力電圧Voutは“H”レベルから“L”レベルに変化する。この時、前述の(第1の実施形態)の動作説明で述べたように、PchMOSトランジスタQ1のターンオフ時間tdfは短く、かつ出力電圧Voutは立ち下がりスルーレートが制御された波形となる。それからディレー時間delayを置いて、ND出力信号、すなわちNchMOSトランジスタQ3のゲート電圧Vg3は“L”レベルから“H”レベルに状態が変化する。これに応じてNchMOSトランジスタQ3が動作をし、負荷ZLのインダクター成分による回生電流を駆動する同期整流状態になる。ディレー時間delayは、PchMOSトランジスタQ1とNchMOSトランジスタQ3とが同時に動作した結果として電源からグランド3へ2つのトランジスタを通して大電流が流れないように、PchMOSトランジスタQ1の動作の停止とNchMOSトランジスタQ3の動作始動のタイミングに遅延を持たせるためのものである。
When the state of the input signal PWM changes from “H” level to “L” level, the PD output signal, that is, the input signal IN of the
本発明の(第3の実施形態)では、前述の(第1の実施形態)の説明で述べたようにPchMOSトランジスタQ1,Q2、抵抗R1とスルーレート制御機能付駆動回路1の働きにより、出力電圧Voutのスルーレートを制御しつつ、PchMOSトランジスタQ1のターンオン時間tdr、ターンオフ時間tdfを短くしている。そのため、PWM出力回路のPWM駆動信号、すなわち図5の入力信号PWMに対する出力電圧Vout及び負荷電流Izlの位相遅れは小さくでき、理想的なものに近づく。
In the (third embodiment) of the present invention, as described in the description of the above (first embodiment), the outputs of the Pch MOS transistors Q1 and Q2, the resistor R1, and the
また出力電圧Voutの立下り時にPchMOSトランジスタQ1とNchMOSトランジスタQ3が同時に動作しないようにするための遅延時間幅は、前記ディレー時間−tdfで決まる。本発明ではtdfを小さくできるので、ディレー時間delayを小さく設定することが可能となり、その結果として前述の位相遅れを小さくできる効果も有する。 The delay time width for preventing the Pch MOS transistor Q1 and the Nch MOS transistor Q3 from operating simultaneously at the fall of the output voltage Vout is determined by the delay time -tdf. In the present invention, since tdf can be reduced, the delay time delay can be set small, and as a result, the above-described phase delay can be reduced.
(第4の実施形態)
図6は(第4の実施形態)を示し、図4に示した(第3の実施形態)のトランジスタQ1,Q2,Q3の極性を変更するとともに、それにあわせて信号の極性を変更した形で構成されるスルーレート制御機能付駆動回路と貫通防止遅延回路から構成されている。(第3の実施形態)のトランジスタQ1,Q2,Q3に相当する部分が、それぞれNchMOSトランジスタQ11,Q21,PchMOSトランジスタQ31に置き換えられている。動作はパワー出力部において負荷ZLの駆動がNchMOSトランジスタQ11で行われ、同期整流がPchMOSトランジスタQ31で行われる点を除くと、(第3の実施形態)の説明と同じ仕組みである。
(Fourth embodiment)
FIG. 6 shows the (fourth embodiment), in which the polarity of the transistors Q1, Q2, and Q3 of the (third embodiment) shown in FIG. 4 is changed and the signal polarity is changed accordingly. It is composed of a drive circuit with a slew rate control function and a penetration prevention delay circuit. Portions corresponding to the transistors Q1, Q2, and Q3 in the (third embodiment) are replaced with NchMOS transistors Q11, Q21, and a PchMOS transistor Q31, respectively. The operation is the same as that described in the (third embodiment) except that the load ZL is driven by the NchMOS transistor Q11 and the synchronous rectification is performed by the PchMOS transistor Q31 in the power output unit.
(第5の実施形態)
図7は(第5の実施形態)を示し、(第3の実施形態)におけるスルーレート制御機能付駆動回路1の具体例を示している。
(Fifth embodiment)
FIG. 7 shows (fifth embodiment), and shows a specific example of the
スルーレート制御機能付駆動回路1は、PchMOSトランジスタQ1のドレインの出力電圧Voutの立ち上がりスルーレートを任意の値に制御可能とするために、ある特定電流値を持ちグランド3に接地された電流源I1でPchMOSトランジスタQ1のゲート電圧を駆動させる。またPchMOSトランジスタQ1のドレイン電圧が立ち上がる直前までは、PchMOSトランジスタQ1のゲート駆動能力を高めるためにソースをグランド3に接地し、ドレインを電流源I1のグランド3に接地されていない他端と接続していて、ある特定のゲートサイズを有するNchトランジスタQ5と電流源I1との合成和した電流駆動能力でPchMOSトランジスタQ1のゲート電圧を駆動させる仕組みを持つ回路が構成されている。
The
また同様にスルーレート制御機能付駆動回路1は、PchMOSトランジスタQ1のドレインの出力電圧Voutの立ち下がりスルーレートを任意の値に制御可能とするために、ある特定電流値を持ち電源ラインに接続された電流源I2でPchMOSトランジスタQ1のゲート電圧を駆動させる。PchMOSトランジスタQ1のドレイン電圧が立ち下がる直前までは、PchMOSトランジスタQ1のゲート駆動能力を高めるためにソースを電源ラインに接続し、ドレインを電流源I2の電源ラインに接続されていない他端と接続してある特定のゲートサイズを有するNchトランジスタQ6と電流源I2との合成和した電流駆動能力でPchMOSトランジスタQ1のゲート電圧を駆動させる仕組みを持つ回路が構成されている。
Similarly, the
(第6の実施形態)
図8は(第6の実施形態)を示し、図7に示した(第5の実施形態)のトランジスタQ1,Q2,Q3の極性を変更するとともに、それにあわせて信号の極性を変更した形で構成されるスルーレート制御機能付駆動回路と貫通防止遅延回路から構成されている。(第5の実施形態)のトランジスタQ1,Q2,Q3に相当する部分が、それぞれNchMOSトランジスタQ11,Q21,PchMOSトランジスタQ31に置き換えられている。動作はパワー出力部において負荷ZLの駆動がNchMOSトランジスタQ11で行われ、同期整流がPchMOSトランジスタQ31で行われる点を除くと、(第5の実施形態)の説明と同じ仕組みである。
(Sixth embodiment)
FIG. 8 shows (sixth embodiment), in which the polarity of the transistors Q1, Q2, and Q3 of (fifth embodiment) shown in FIG. 7 is changed and the polarity of the signal is changed accordingly. It is composed of a drive circuit with a slew rate control function and a penetration prevention delay circuit. Portions corresponding to the transistors Q1, Q2, and Q3 in the (fifth embodiment) are replaced with Nch MOS transistors Q11, Q21, and a Pch MOS transistor Q31, respectively. The operation is the same as that described in the fifth embodiment, except that the load ZL is driven by the NchMOS transistor Q11 and the synchronous rectification is performed by the PchMOS transistor Q31 in the power output unit.
本発明のPWM出力回路は、出力電圧のスルーレートを制御しつつ、出力を駆動するMOSトランジスタのターンオン時間、ターンオフ時間を短くすることができ、各種負荷のドライバーに使用できる。 The PWM output circuit of the present invention can shorten the turn-on time and turn-off time of the MOS transistor that drives the output while controlling the slew rate of the output voltage, and can be used for drivers of various loads.
ZL 負荷
1 スルーレート制御機能付駆動回路
2 貫通防止遅延回路
3 グランド
Q1,Q2 PchMOSトランジスタ
Q3 NchMOSトランジスタ
R1 抵抗
IN(PWM) PWM駆動信号
DR 駆動端子
DC 駆動能力切り換え端子
VDD 電源線電圧
Q11,Q21 NchMOSトランジスタ
Q31 PchMOSトランジスタ
IN (PWM) PWM drive signal DR drive terminal DC drive capability switching terminal VDD power line voltage Q11, Q21 Nch MOS transistor Q31 Pch MOS transistor
Claims (8)
入力された駆動信号により前記第1のPchトランジスタを駆動する電圧を出力する駆動端子を有し、この駆動端子の駆動能力を駆動能力切り換え端子に入力された信号に応じて切り換えるスルーレート制御機能付駆動回路と、
前記第1のPchトランジスタのゲートに一端が接続され前記スルーレート制御機能付駆動回路の前記駆動端子に他端が接続される第1の抵抗と、
前記第1の抵抗の前記他端にゲートが接続される第2のPchトランジスタと、
を備え、
前記第2のPchトランジスタのドレインが前記スルーレート制御機能付駆動回路の前記駆動能力切り換え端子に接続される出力回路。 A first Pch transistor for controlling a current supplied to the load;
A driving terminal for outputting the voltage for driving the first Pch transistor possess the input drive motion signal, the slew rate control function to switch in response to a signal driving capability is input to the driving capability switching terminal of the drive pin An attached drive circuit;
A first resistor and the other end is connected to said drive terminal of said one end to the gate of the first Pch transistor being connected the slew rate control function with driving circuit,
A second Pch transistor having a gate connected to said other end of said first resistor,
With
Output circuit drain of the second Pch transistor is connected to the drive capability switching terminal of the slew rate control function with drive circuits.
入力された駆動信号が前記第1のPchトランジスタが前記負荷を駆動するように変化したときにおいて、
前記第1のPchトランジスタが前記負荷を駆動する前までは前記駆動端子の駆動能力を高い状態にしておき、前記第1のPchトランジスタが前記負荷を駆動するときに前記駆動端子の駆動能力を下げて前記第1のトランジスタのドレイン電圧の立ち上がりを制御する、
請求項1記載の出力回路。 The drive circuit with the slew rate control function is
At the time when the input drive motion signal is changed so that the first Pch transistor to drive the load,
Before the first Pch transistor drive the load leave the driving capability of the drive pin to a high state, capable of driving the drive pin when said first Pch transistor to drive the load the to Rio control rising of the drain voltage of the first transistor is lowered,
Output circuit according to claim 1.
入力された駆動信号が前記第1のPchトランジスタが前記負荷の駆動をオフするように変化したときにおいて、
前記第1のPchトランジスタが前記負荷の駆動をオフし始める前までは前記駆動端子の駆動能力を高い状態にしておき、前記第1のPchトランジスタがオフ動作に入る前で前記駆動端子の駆動能力を下げて前記第1のPchトランジスタのドレイン電圧の立ち下がりを制御する、
請求項1記載の出力回路。 The drive circuit with the slew rate control function is
At the time when the input drive motion signal is the first Pch transistor is changed so as to turn off the driving of the load,
Before the first Pch transistor that starts to turn off the driving of the load leave the driving capability of the drive pin to a high state, the first Pch transistor of said driving pin before entering off operation Standing under the lower the driving dynamic capability first drain voltage of the Pch transistor is Rio control,
Output circuit according to claim 1.
請求項1乃至請求項3のいずれかに記載の出力回路。The output circuit according to claim 1.
ドレインが前記第1のPchトランジスタのドレインに接続され、負荷へ流れる電流を制御するNchトランジスタと、 An Nch transistor having a drain connected to the drain of the first Pch transistor and controlling a current flowing to the load;
入力された駆動信号により互いの位相が異なるとともに切り換え時には貫流電流防止用のディレー期間を設けた第1,第2の駆動信号を出力する貫通防止遅延回路と、 A through-prevention delay circuit that outputs first and second drive signals having different delay phases for switching through current at the time of switching and different phases depending on the input drive signal;
前記貫通防止遅延回路の前記第1の駆動信号により前記第1のPchトランジスタを駆動する電圧を出力する駆動端子を有し、この駆動端子の駆動能力を駆動能力切り換え端子に入力された信号に応じて切り換えるスルーレート制御機能付駆動回路と、 A drive terminal for outputting a voltage for driving the first Pch transistor by the first drive signal of the penetration prevention delay circuit, and the drive capability of the drive terminal is determined according to a signal input to the drive capability switching terminal; A drive circuit with a slew rate control function,
前記第1のPchトランジスタのゲートに一端が接続され他端が前記スルーレート制御機能付駆動回路の前記駆動端子に接続される第1の抵抗と、 A first resistor having one end connected to the gate of the first Pch transistor and the other end connected to the drive terminal of the drive circuit with the slew rate control function;
前記第1の抵抗の前記他端にゲートが接続される第2のPchトランジスタと、 A second Pch transistor having a gate connected to the other end of the first resistor;
を備え、With
前記貫通防止遅延回路の第2の駆動信号で前記Nchトランジスタのゲートを駆動し、 Driving the gate of the Nch transistor with a second drive signal of the penetration prevention delay circuit;
前記第2のPchトランジスタのドレインが前記スルーレート制御機能付駆動回路の前記駆動能力切り換え端子に接続される出力回路。 An output circuit in which a drain of the second Pch transistor is connected to the drive capability switching terminal of the drive circuit with a slew rate control function.
前記第1のPchトランジスタのドレインからの出力電圧の立ち上がりスルーレート制御を可能とするために、 In order to enable the rising slew rate control of the output voltage from the drain of the first Pch transistor,
特定電流値を備え、前記出力電圧が前記負荷を駆動するときには前記第1のPchトランジスタを駆動する電流源と、 A current source having a specific current value and driving the first Pch transistor when the output voltage drives the load;
ソースが前記電流源の一端に接続されドレインが前記電流源の他端に接続された特定のゲートサイズを有するトランジスタと、 A transistor having a specific gate size with a source connected to one end of the current source and a drain connected to the other end of the current source;
を有し、Have
前記出力電圧が立ち上がる前までは、前記第1のPchトランジスタのゲート駆動能力を高めるために前記特定のゲートサイズを有するトランジスタと前記電流源とを合成した電流駆動能力で前記第1のPchトランジスタのゲートを駆動する、 Before the output voltage rises, the first Pch transistor has a current driving capability obtained by combining the transistor having the specific gate size and the current source in order to increase the gate driving capability of the first Pch transistor. Drive the gate,
請求項5記載の出力回路。The output circuit according to claim 5.
前記第1のPchトランジスタのドレインからの出力電圧の立ち下がりスルーレート制御を可能とするために、 In order to enable the falling slew rate control of the output voltage from the drain of the first Pch transistor,
特定電流値を備え、前記出力電圧が前記負荷を駆動するときには前記第1のPchトランジスタを駆動する電流源と、 A current source having a specific current value and driving the first Pch transistor when the output voltage drives the load;
ソースが前記電流源の一端に接続されドレインが前記電流源の他端に接続された特定のゲートサイズを有するトランジスタと、 A transistor having a specific gate size with a source connected to one end of the current source and a drain connected to the other end of the current source;
を有し、Have
前記出力電圧が立ち下がる前までは、前記第1のPchトランジスタのゲート駆動能力を高めるために前記特定のゲートサイズを有するトランジスタと前記電流源とを合成した電流駆動能力で前記第1のPchトランジスタのゲートを駆動する、 Before the output voltage falls, the first Pch transistor has a current driving capability obtained by synthesizing the transistor having the specific gate size and the current source in order to increase the gate driving capability of the first Pch transistor. Drive the gate of the
請求項5記載の出力回路。The output circuit according to claim 5.
請求項5乃至請求項7のいずれかに記載の出力回路。The output circuit according to claim 5.
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