JP4119247B2 - 通信システムにおける受信信号の処理方法及び装置 - Google Patents

Description

【０００１】
【発明の属する技術分野】
本発明は、データ通信に関し、特に、通信システムにおける受信信号を効率的に処理する方法及び装置に関する。
【０００２】
【従来の技術】
典型的なデジタル通信システムでは、データは送信ユニットで処理されて、変調され、条件付けされて、受信ユニットに送られる。データ処理は、例えば、特定のフレーム形式にデータをフォーマットすることや、受信ユニットでのエラー検出・訂正を提供するためにフォーマットされたデータをコード化することや、コード化されたデータのチャネル化（すなわち、カバーリング）や、システムバンド幅にわたるチャンネル化されたデータを拡散すること等を含んでいても良い。データ処理は実現されるシステムか規格によって通常明確に定義される。
【０００３】
受信ユニットでは、伝送信号は、受け取られて、条件付けされて、復調されて、伝送データをリカバーするためにデジタル処理される。受信ユニットでの処理は、送信ユニットで実行されるそれを補足して、例えば、受信されたサンプルを逆拡散し、デカバー・シンボルを発生するために逆拡散サンプルをデカバーし、デカバー・シンボルを復号することを含んでも良い。マルチパスや他の現象のため、伝送信号は多重信号経路を通って受信ユニットに達しても良い。改良された性能に対して、受信ユニットは通常、受信信号の多重の（最も強い）インスタンスを処理するための能力で設計される。
【０００４】
要求された信号処理を実行するために、いくつかの従来の受信ユニットは、多数の処理素子で、特定の機能を行うために設計され、特別に割り当てられた各処理素子で設計される。例えば、受信ユニットは検索用素子と多くのデータ処理素子で設計されても良い。検索用素子は強い信号インスタンスに対する受信信号を検索して、データ処理素子は、十分な信号強度の特定の信号インスタンスを処理するために割り当てられる。多重並列処理素子の実行は、増加した回路の複雑さとコストになる。前記処理素子は、通常、固定設計のものであり、どんなプログラム可能性も通常提供されない（例えば、パイロット処理、信号検索、データ復調を行うパラメータ値の異なるセットで受信信号を処理する）。そのうえ、処理可能な信号インスタンスの数は、素子が実行した処理の数に制限される。
【０００５】
複雑さを減少させるために、共通のデータパス・プロセッサと接続された多くの平行なフロントエンドユニットで、いくつかの他の従来の受信ユニットは設計される。各フロントエンドユニットは、割り当てられた信号インスタンスの部分的な処理（例えば、逆拡散およびデカバー）を実行する。共通のデータパス・プロセッサは、そこで、部分的に処理されたデータ上に残っている処理（例えば、パイロットを有する復調、エネルギー計算など）を実行する。一方、実行されたフロントエンドユニットの数に基づいて限られた数の信号インスタンスを処理することができ、どんなプログラム可能性も通常供給されない。
【０００６】
ユーザ端末に対して、受信信号の多くのインスタンスを処理する能力は、改良された性能を供給することができる。ベースステーションに対して、複数のユーザに対する多重信号インスタンスは、同時に処理されるのに通常要求され、そして更に効率的な信号処理技術の必要性を強調する。わずかな数の信号処理素子を使用して複数のユーザへの信号を処理する能力は例えば、より高い基板密度、より少ないコンポーネントカウント、低いコストなどなどの様々な理由で経済的及び技術的に望ましい。また、信号処理素子のプログラム可能性も、例えば、伝送のデータレートなどの様々な因子に依存する様々なパラメータ値（例えば、様々な長さの異なったチャネル化コード）を使用してデータを送ることができる通信システムにおいて望ましい。
【０００７】
上記から明らかなように、通信システムにおける受信信号の効率的な処理をすることができる技術は非常に望ましい。
【０００８】
【発明が解決しようとする課題】
発明は、通信システムにおける受信信号の処理において、向上した性能を備え、柔軟性と機能を増加させ、かつ回路の複雑さとコストを減少させた技術を提供することを目的とする。
【０００９】
【課題を解決するための手段】
発明の一局面によれば、データプロセッサは計算上徹底的な動作の多くを実行するために提供され、コントローラは、受信信号を処理（例えば、復調）するのに必要な残りのタスクを実行するために提供される。この構成によって、コントローラが多くの信号インスタンスの処理を管理して、同時に多くのユーザをサポートすることができる。ある設計では、マイクロコントローラが、データプロセッサのマイクロマネジメント（micro-management）」を行い、データプロセッサの低レベルなシーケンスに関連する管理義務のいくつかを取り除くために、用意されていても良い。これらの様々な特徴によって、従来の設計にわたって向上した性能を有する簡易化された設計が可能になる。
【００１０】
非同期でも良いが、通常は受信サンプルのサンプルレートよりもより速い処理クロックで作動するようにデータプロセッサとコントローラを設計することができる。回路の複雑さの追加の増加なしで受信信号のより多くのインスタンスの処理に対して、より速い処理クロックが可能になり、更に、クロック周波数を調整するための処理スループットが可能になる。また、増加した柔軟性と機能性を提供するプログラム可能なパラメータ値に基づくデータを処理するようにデータプロセッサを設計することができる。例えば、検索タイム・インターバル、チャネル化（例えば、ウォルシュ）コード、タイムオフセット、および他のパラメータはプログラム可能にしても良い。処理素子を共有して、回路の複雑さとコストを減少するようにデータプロセッサを更に設計することができる。
【００１１】
本発明の実施形態は、無線通信システム（例えば、ＣＤＭＡシステム）のユーザ端末かベースステーションのどちらかで使用するための受信ユニットを提供する。受信ユニットはデータプロセッサと接続される第１のバッファを含む。第１のバッファは特定のサンプルレート（そして、デジタル化サンプルを逆拡散するのに使用されるＰＮサンプルを格納しても良い）でデジタル化サンプルを受信し、格納する。データプロセッサは第１のバッファからデジタル化サンプルのセグメントを検索して、パラメータ値の特定のセットで検索されたセグメントを処理する。データプロセッサはチップレートよりも高い（例えば、１０倍又はそれ以上高い）周波数を有する処理クロックに基づいて動作する。第１のバッファからデジタル化サンプルの多重セグメントを検索し、処理することによって、受信信号の多重例を処理することができる。
【００１２】
受信ユニットは更に受信機とコントローラを通常含む。受信機は、デジタル化サンプルを供給するために伝送信号を受信し、処理する。コントローラは、データプロセッサに対するタスクを送出し、データプロセッサからの信号情報を処理する。
【００１３】
相関器、シンボル復調・結合器、第１のアキュムレータ及び第２のバッファ、又は、それらの組み合わせを含むように、データプロセッサを設計することができる。相関器は、ＰＮ逆拡散系列の当該セグメントを有するデジタル化サンプルの検索されたセグメントを逆拡散して、関連付けされたサンプルを供給する。シンボル復調・結合器は、関連付けされたサンプルを受信し、更に処理して、処理されたシンボルを供給する。第２のバッファは、処理されたシンボルを格納する。処理されたシンボルのデインターリーブをするように、第２のバッファを設計することができる。そのような設計においては、第２のバッファは、２以上に仕切られていても良い。１つのセクションは現在のパケットに対する処理されたシンボルを格納する。他のセクションは、先の処理済みパケットに対する処理済シンボルを格納する。第２のバッファは、パケット部を格納するように同様に設計しても良い。先のパケットのシンボルが後続の信号処理素子に供給されている間、現在のパケットに対するシンボルを処理することができる。
【００１４】
拡散器、第２の（サンプル）アキュムレータ、及び補間器、又はそれらの組み合わせを含むように、相関器を設計することができる。拡散器は、同時にＫ個までの複合デジタル化サンプルのセットを逆拡散することができる１セットのＫ個の乗算器を含む。
【００１５】
サンプルアキュムレータがＫ個の加算器のセットと接続され、それぞれの乗算器のセットからのサンプルを受信し加算するＫ個の乗算器のセットを含む。補間器は、逆拡散サンプルを受信し、補間して、補間されたサンプルを発生する。
【００１６】
デカバー素子、パイロット復調器、及び第３の（シンボル）アキュムレータ、又は、それらの組み合わせを含むように、シンボル復調・結合器を設計することができる。デカバー素子は、１以上のチャネル化コードで相関サンプルを受信し、デカバーして、デカバー・シンボルを供給する。チャネル化コードは、プログラム可能な長さを有し、パラメータ値によって定義されるウォルシュコードでも良い。パイロット復調器は、パイロット・シンボルでデカバー・シンボルを復調して、復調シンボルを供給する。そして、シンボル・アキュムレータは、多重信号インスタンスから復調シンボルを蓄積して、処理されたシンボルを供給する。
【００１７】
デカバー素子は、Ｌ段階を有する高速アダマール変換（ＦＨＴ）素子で実現することができ、交番クロック周期上の同相かつ直交する相関サンプル（correlated sample）を受信して、処理するように設計することができる。１、２、４、８、１６、３２、６４、または１２８の（プログラム可能な）長さの１つ以上のウォルシュシンボル、またはある他の長さでデカバーを行うようにＦＨＴ素子を設計することができる。
【００１８】
第１のアキュムレータは、関連付けされたサンプルを受信し、処理して、蓄積された結果を供給する。パイロット信号の評価を供給するために、プログラム可能なタイム・インターバルにわたって関連付けされたサンプルを蓄積するように、第１のアキュムレータを設計することができる。第１のアキュムレータは、それぞれで、各蓄積素子が特定のタイムオフセットに対するパイロット信号評価を供給するために動作するような多くの蓄積素子を含んでいても良い。
【００１９】
サンプルレートは処理クロックについて非同期な場合がある。そのような場合において、指定されたロケーションで始まる第１のバッファにデジタル化サンプルのパケットを書くために、デジタル化サンプルのチップレートを追跡して、（次に使用される信号を発生させるのに使用される）リセット値を供給する遅延同期ループを実現するようにコントローラを設計することができる。
【００２０】
処理されるそれぞれの信号インスタンスに対してタイミング状態マシンを維持するように、コントローラを設計することができる。ＤＳＰファームウェアを使用してそれぞれのタイミング状態マシンを維持することができ、タイミング状態マシンは、（１）処理される信号インスタンスの移動を追跡し、（２）信号インスタンスに対応するタイムオフセットを発生することに使用される追跡ループが費やした時間を含んでいても良い。処理する第１のバッファからのサンプルの適切なセグメントを検索するのにタイムオフセットを使用することができる。コントローラは更にサンプルのセグメントの処理を開始するのに使用されるタイミング信号を受信することができる。コントローラによって供給された比較値に基づいてタイミング信号を発生することができる。
【００２１】
受信ユニットは、受信ユニットにおける、素子の動作を指示するためにコントローラによって送出されたタスクを受け取って、１セットの制御信号を発生させるマイクロコントローラを更に含んでも良い。マイクロコントローラは、処理される各タスクに対しタスク状態マシンを例示することができて、１つ以上のインジケータ信号と送出されたタスクを受け取るシーケンスコントローラを含んでいても良く、制御信号のセットを発生させる。
【００２２】
本発明の他の実施形態は、無線通信システムの受信信号を処理するための方法を提供する。この方法によると、伝送信号は、受信され、処理され、デジタル化されて、特定のサンプルレートでデジタル化サンプルを供給する。デジタル化サンプルは、次に、第１のバッファ、デジタル化サンプルのセグメントの形でバッファリングされて、第１のバッファから検索されて、処理されて、いくつかのプログラム可能な特定なセットのパラメータ値で処理される。
【００２３】
この処理はサンプルレートよりも高い周波数を有する処理クロックに基づいて実行される。
【００２４】
この処理は以下の組み合わせを含むことができる。（１）関連付けされたサンプルを供給するためにＰＮ逆拡散系列の当該セグメントを有するデジタル化サンプルの検索されたセグメントを逆拡散すること。（２）デカバー・シンボルを供給するために１つ以上のチャネル化コードで関連付けされたサンプルをデカバーすること。（３）復調シンボルを供給するためにパイロット・シンボルでデカバー・シンボルを復調すること。（４）多重信号インスタンスから復調シンボルを蓄積して、処理されたシンボルを供給すること。
【００２５】
【発明の実施の形態】
図面を参照して本発明の実施の形態を説明する。
【００２６】
図１は、通信システム１００中のデータ伝送に対する信号処理の実施形態の簡易化されたブロック図である。送信ユニット１１０では、データが、データソース１１２から、データをフォーマットし、コード化し、処理して、ベースバンド信号を発生する送信（ＴＸ）データプロセッサ１１４に、通常パケットで送られる。そして、ベースバンド信号が送信機（ＴＭＴＲ）１１６に供給されて、直交復調され、フィルタリングされ、アップコンバータで変換されて、アンテナ１１８を介して１つ以上の受信ユニットに送信される変調信号を発生する。
【００２７】
受信ユニット１３０では、伝送信号がアンテナ１３２で受信され、受信機（ＲＣＶＲ）１３４に供給される。受信機１３４の中では、受信された信号は、増幅され、フィルタリングされ、ダウンコンバートされ、ベースバンドに直交復調され、デジタル化されて、同相（Ｉ）かつ直交（Ｑ）するサンプルを提供する。サンプルは、受信（ＲＸ）データプロセッサ１３６に供給され、デコードされ、処理されて、伝送データをリカバーする。
【００２８】
受信ユニット１３０でのデコードと処理は、送信ユニット１１０で実行されるコード化と処理に補足的な態様で実行される。リカバー・データはデータ・シンク１３８に供給される。
【００２９】
上記の信号処理は、パケットデータの送信、メッセージング、声、ビデオ、および一方向一方向における他のタイプの通信をサポートする。双方向の通信システムは双方向データ伝送をサポートする。しかしながら、他方向に対する信号処理は、簡単化のための図１に示していない。
【００３０】
通信システム１００は、地球のリンクにわたってユーザ間で声とデータ通信をサポートするコード分割多重アクセス（ＣＤＭＡ）システムや他の多重アクセス通信システムであることが可能である。多重アクセス通信システムにおけるＣＤＭＡ技術の使用が、米国特許４，９０１，３０７，「衛星又は地球の中継器を使用する拡散スペクトル多重アクセス通信システム」と、米国特許５，１０３，４５９「ＣＤＭＡ携帯電話システムで波形を発生させるためのシステムと方法」に開示されている。他の特定のＣＤＭＡシステムは米国特許出願０８／９６３，３８６「高レートパケットデータ伝送のための方法及び装置」が１９９７年１１月３日に出願されている。これらの特許と特許出願は、本発明の譲受人に割り当てられ、本明細書に取り入れられる。
【００３１】
ＣＤＭＡシステムは、１つ以上の規格に従うように通常設計される。例えば、「TIA/EIA/IS-95-A Mobile Station-Base Station Compatibility Standard for Dual-Mode Wideband Spread Spectrum Cellular System」（以下、ＩＳ−９５−Ａ ｓｔａｎｄａｒｄと称する）、「TIA/EIA/IS98 Recommended Minimum Standard for Dual-Mode Wideband Spread Spectrum Cellular Mobile Station」（以下、ＩＳ−９８ ｓｔａｎｄａｒｄと称する）、指定された共同体によって提供された規格「3rd Generation Partnership Project」（３ＧＰＰ）、そして、そして、書類番号3G t25.211、3G t25.212、3G t25.213、および3G t25.214を含む１セットのドキュメント（以下、Ｗ−ＣＤＭＡ規格と称する）及び「TR-45. 5 Physical Layer Standard for cdma2000 Spread Spectrum Systems」（以下、ＣＤＭＡ−２０００規格と称する）で具現化されている。新しいＣＤＭＡ規格は続いて提案されており、使用のために採用される。これらのＣＤＭＡ規格は参照によって本明細書に取り入れられる。
【００３２】
図２は復調された信号を受信し、処理するのに適した受信ユニット２００の具体的な実施形態のブロック図である。受信ユニット２００は、図１の受信ユニット１３０の具体的な実施形態である。復調された信号はアンテナ２１２によって受け取られて、フロントエンドユニット２１４に供給される。
【００３３】
フロントエンドユニット２１４の中では、受信信号が、増幅され、フィルタリングされ、周波数ダウンコンバートされ、直交復調されて、ベースバンド信号を供給する。そして、ベースバンド信号が、サンプリングクロックＳＣＬＫで、１つ又はそれ以上のＡＤ変換器（ＡＤＣｓ）によって、デジタル化されて
データインターフェース回路２２２に供給される同相（ＦＡＣ）又は直交（ＱＡＤＣ）サンプルを発生する。フロントエンドユニット２１４とＡＤＣ２１６は図１の受信機１３４中に実現されても良い。
【００３４】
受信ユニット２００の特定の設計に依存して、ＡＤＣ２１６が、高いサンプルレートで、かつ１又はそれ以上のアンテナから受信された信号に相当するＩＡＤＣ及びＱＡＤＣサンプルを供給しても良い。データインターフェース回路２２２は、不要なサンプルを破壊（すなわち、除去）しても良く、各アンテナに対応するサンプルを配置（すなわち、ソート）し、バッファ２２４への効率的な格納に適当なワードにサンプルを組み立てる。具体的な実施形態では、各ワードはデータの３２のビットを具備して、それぞれのＩＡＤＣかＱＡＤＣサンプルがデータの４つのビットを含んで、４組のＩＡＤＣとＱＡＤＣサンプルは各ワードに配置される。
【００３５】
他のワード幅（例えば、１６ビット、６４ビット、１２８ビットなど）を、同様に、使用しても良く、これは、発明の範囲に含まれる。ワードが格納に利用可能であるときに、データはＤＷＡＤＤＲはアドレス発生器２２０で発生され、発生されたデータ書込アドレスによって特定されるロケーションでバッファ２２４に書き込まれる。
【００３６】
データプロセッサ２３０は、次に、バッファ２２４からのサンプル検索し、コントローラ２４０によって指示すように検索されたサンプルを処理して、処理されたシンボルをバッファ・デインターリーバ２３４に供給する。データプロセッサ２３０は、続いてバッファ・デインターリーバ２３４からシンボルを検索しても良く、多重信号インスタンスからシンボルを蓄積して、そしてバッファ・デインターリーバ２３４に戻って供給された蓄積されたシンボルを供給する。復調シンボルが、バッファ・デインターリーバ２３４からの検索に対して利用可能であるときに、シンボル読み出しアドレスＳＲ＿ＡＤＤＲは、アドレス発生器２３６によって発生され、シンボルをデコーダ２６０に供給するのに使用される。データプロセッサ２３０は、同様に、処理された信号データを直接コントローラ２４０に供給しても良い。デコーダ２６０が、送信ユニットで使用されるコード化方式を補足するデコード方式に従って復調シンボルをデコードし、デコードされたデータをデータ・シンク２６２に供給する。
【００３７】
データプロセッサ２３０は、データプロセッサの特定の設計に依存する、通常相関器、アキュムレータ、シンボル復調（乗算器）、結合器、又はそれの組み合わせを含む。データプロセッサ２３０は、受信されたサンプルを復調するのに必要な機能の多くを実行する。データプロセッサ２３０を、復調シンボルを直接デコード用デコーダ２６０に、更なる処理に対して信号データをコントローラ２４０に供給するように設計することができる。そのような信号データは、データが含んでも良い信号を処理して、例えば、リバースリンクに対するパイロットリファレンスとデータレート制御（ＤＲＣ）シンボルの累積、およびフォワードリンク処理を行うためのパワー制御シンボルを含んでいても良い。
【００３８】
例えば、パイロットフィルタリング、フィンガーロック検出（finger lock detection）、処理されているそれぞれの信号インスタンスに対する時間追跡、フィンガータイム・オフセット・メンテナンス（finger time offset maintenance）、（遠隔端末によるフォワードリンク処理のための）周波数追跡、またはそれらの組み合わせなどの様々な機能を実行するようにコントローラ２４０を設計することができる。コントローラ２４０は、必要な機能を達成するために更にデータプロセッサ２３０とバッファ・デインターリーバ２３４の動作を指示する。
【００３９】
いくつかの設計において、マイクロコントローラ２３２は、データプロセッサ２３０の動作を指示するために提供される。そのような設計においては、マイクロコントローラ２３２は、特定のタスクを実行する（例えば、１つ又はすべてに割り当てられたフィンガーに対する相関関係を実行する）ためにコントローラ２４０から指示かコマンドを受け取る。そして、マイクロコントローラ２３２は、タスクを実行するためにデータプロセッサ２３０と他のユニット（例えば、バッファ２２４、バッファ・デインターリーバ２３４）の動作を指示する。マイクロコントローラ２３２は、コントローラ２４０に要求された監視量及びコントローラ２４０と他の素子との相互作用を減少させることができる。マイクロコントローラ２３２は、その結果、コントローラ２４０を開放することができて、追加のチャンネル・ユーザをサポートすることができる。
【００４０】
一般に、図２に示される設計に対して、データプロセッサ２３０とコントローラ２４０に供給されているクロック信号の周波数で、サポート可能なユーザの数はスケールする。これらの２つのクロックは独立しており、それらの特定の周波数に依存して、クロックの１つはサポート可能な信号インスタンス／ユーザの数を通常制限する。
【００４１】
クロック発生器２１８は、受信ユニット２００内で、ＡＤＣ２１６用のサンプリングクロックＳＣＬＫと、他の素子用の他のクロックを発生させる。実施形態では、マスタークロック信号を発生するクロック発生器２１８が自走クロックソースと、受信ユニット２００内で使用される他のクロック信号を発生する１つ以上のリアルタイムクロックカウンタ（そして／又は、位相同期ループ）とを含む。
【００４２】
電圧制御水晶発振器又はある他のタイプの振動子で自走クロックソースを実現することができる。リアルタイムクロックカウンタがマスタークロック信号によって作動して、低い周波数であるが、マスタークロック信号に同期するクロック信号を発生する。そのようなクロック信号はＡＤＣサンプリングクロックＳＣＬＫ、データプロセッサクロックＰＣＬＫ、及びアドレス発生器２２０と２３６のためのクロックなどを含む。具体的な実施形態では、サンプルクロックＳＣＬＫはマスタークロック信号から得られて、受信信号のチップレートに密接に関連する（しかし、必ずしも位相同期しているわけではない）周波数を有する。
【００４３】
実施形態では、アドレス発生器２２０は、データ書込アドレスＤＷＡＤＤＲＥＳＳを発生するデータ書込アドレス発生器と、データ読み出しアドレスＤＲＡＤＤＲを発生するデータ読み出しアドレス発生器を含む。
【００４４】
アドレス発生器２２０は、また、バッファ２２４の中に格納されても良い他のデータ（ＰＮ系列）のためのアドレス発生器を更に含んでも良い。実施形態では、アドレス発生器２３６はシンボル書き込みアドレスＳＷ＿ＡＤＤＲＥＳＳを発生させるシンボル書き込みアドレス発生器とシンボル読み出しアドレスＳＲＡＤＤＲを発生させるシンボル読み出しアドレス発生器を含む。
【００４５】
アドレス発生器２２０と２３６を以下に説明する。
【００４６】
受信機２００の素子の実行と動作を更に以下で説明する。
【００４７】
本発明によると、従来のデータ処理ユニットを越える改良された性能と効率を提供する１組の特徴で、データプロセッサ２３０とコントローラ２４０が設計される。これらの特徴のいくつかを以下に簡潔に記載する。
【００４８】
まず、データプロセッサ２３０は、計算上集中した動作の多くを実行して、その結果、コントローラ２４０に同時に多くのユーザをサポートさせることができる。データプロセッサ２３０は、受信されたデータに必要な処理を実行し、直接デコーダ２６０に復調されたシンボルを供給するように設計することができる。その結果、コントローラ２４０は、従来の設計におけるより複雑なコントローラの必要性に通常一致する集中したなデータ処理（例えば、ドット積計算（ｄｏｔ ｐｒｏｄｕｃｔ ｃｏｍｐｕｔａｔｉｏｎ））を開放することができ、コントローラが同時に多くのユーザをサポートするか、または多くの信号例を処理するのを伝統的に防ぐ。そのうえ、マイクロコントローラ２３２を、データプロセッサ２３０の「マイクロマネジメント」を実行し、通常の管理義務のいくつかのコントローラ２４０を取り除くために提供することができる。
【００４９】
２番目に、それが非同期でも良く、通常はバッファ２２４に格納されたサンプルのサンプルレートより更に速いクロック信号でそれぞれデータプロセッサ２３０とコントローラ２４０を動作させることができる。例えば、サンプルレートは、受信信号（すなわち、ｆＳＡＭ２．４Ｍｓｐｓ）のチップレートの２倍であるように選択され、クロック信号ＰＣＬＫは、サンプルレート（例えば、ｆＰｃＬＫ＞５０ＭＨｚ）よりも速いオーダーより大きくなるように選択されても良い。
【００５０】
データプロセッサ２３０とコントローラ２４０がユーザ端末で使用されるならば、より速いクロック信号で、受信信号のより多くのインスタンスを処理することができる。
【００５１】
この場合において、データプロセッサ２３０とコントローラ２４０は、回路の複雑さの追加増加のない傾斜受信機（rake receiver）のより多くのフィンガーを例示して、サポートするのに使用される場合がある。そして、データプロセッサ２３０とコントローラ２４０がベースステーションで使用されるならば、より速いクロック信号で、より大きい数のユーザからの受信信号の処理そして／又は受信信号のより多くのインスタンスを処理することができる。
【００５２】
第３に、プログラム可能パラメータ値に基づくデータを処理するようにそれぞれデータプロセッサ２３０とコントローラ２４０を設計することができる。例えば、検索動作の間に蓄積されるべきサンプルの数はコントローラ２４０によって選択されて、データプロセッサ２３０に供給されても良い。他の例として、データプロセッサ２３０がサンプルをプログラム可能な長さの、１つ以上のチャネル化コードでデカバーするように構成されても良い。対照的に、従来の受信機設計は、少しの又はプログラム可能性がなくても、特定のセットのタスクを実行する専用ハードウェア素子を通常含む。本発明のプログラム可能性の特徴は、従来の設計よりも改良された性能を可能にすることである。
【００５３】
第４に、データプロセッサ２３０とコントローラ２４０を、回路の複雑さとコストを減少させるために処理を共有するように設計することができる。
【００５４】
データプロセッサ２３０とコントローラ２４０のそれぞれは、様々な必要な機能（データプロセッサ２３０、パイロットリカバリーおよび時間のためのコントローラ２４０のために追跡する例えば、逆拡散、デカバー、蓄積、およびパイロット復調器）を実行する１セットの処理素子を通常含む。サンプルのセグメントで特定のタスクを実行するために、そのタスクに必要である処理素子だけが有効にされて、残っている素子を無効にするか、またはバイパスさせることができる。データプロセッサ２３０とコントローラ２４０のそれぞれの中の処理素子は、並列処理が性能を更に向上させることが望まれている例を除いて通常複製されない。対照的に、従来の受信機設計は、多くの機能の複製を通常含んでおり、その機能は増加された回路の複雑さとコストを導く。
【００５５】
データプロセッサ２３０は、様々なＣＤＭＡ規格やシステムに従ってデータ伝送を処理するように設計することができる。明確化のために、本発明は、現在、以下に高データ信号速度（ＨＤＲ）ＣＤＭＡシステムと称する前述の米国特許出願０８／９６３，３８６で記述される特定のＣＤＭＡシステムのために記述される。
【００５６】
図３はＨＤＲ ＣＤＭＡシステムに従ったフォワード・リンクトランスミッション（forward link transmission）のためのデータフレーム形式の図である。フォワードリンク上では、トラヒックデータ、パイロットリファレンス、および通信データは、フレームで時間分割多重化され、ベースステーションから特定のユーザ端末まで送信される。各フレームはスロット（例えば、ＨＤＲシステムの特定の設計のための１．６７）と呼ばれる時間の単位をカバーしている。各スロットは、トラヒックデータフィールド、３０２ａ、３０２ｂ、および３０２ｃ、パイロットリファレンスフィールド３０４ａ、３０４ｂ、通信データ（ＯＨ）フィールド３０６ａと３０６ｂを含む。トラヒックデータフィールド３０２及びパイロットリファレンスフィールド３０４は、トラヒックデータとパイロットリファレンスをそれぞれを送るのに使用される。
【００５７】
信号データフィールド３０６は、例えば、フォワードリンクアクティヴィティ（ＦＡＣ）、インジケータ、リバースリンクビジーインジケータ、リバースリンクパワー制御コマンドなどのような信号情報を送るために使用される。ＦＡＣインジケータは、将来特定数のスロットを送るためにベースステーションにはトラヒックデータがあるかどうかを示す。リバースリンクビジーインジケータは、ベースステーションのリバースリンク容量限界に達したかどうかを示す。そして、パワー制御コマンドは、送信をユーザ端末に指示し、伝送パワーを増加し、又は減少する。
【００５８】
ＨＤＲ＿ＣＤＭＡシステムに従って、伝送の前に、データ伝送に使用されるチャンネル対応するウォルシュコードでトラヒックデータはカバーされており、それぞれのユーザ端末へのパワー制御データはユーザ端末に割り当てられるウォルシュコードでカバーされている。そして、パイロットリファレンス、カバーされたトラヒック、およびパワー制御データは、ユーザ端末に割り当てられる長いＰＮ系列で特定の伝送ベースステーションに割り当てられる系列が短いＰＮ拡散系列を掛けることによって発生される複雑なＰＮ拡散系列で拡散される。
【００５９】
図４は、受信データプロセッサ４００、ＨＤＲ＿ＣＤＭＡシステムのフォワードリンクデータ伝送を処理するのに使用可能な実施形態のブロック図である。デジタル化されたＩＡＤＣとＱＡＤ、受信機からのサンプルは、多くのデータ相関器４１０（１つのみを簡単化のために図４に示されている）に供給される。マルチパスと他の現象のため、伝送信号は多重信号経路を通って受信ユニットに達しても良い。改良された性能において、受信ユニットは、能力で通常設計されて、受信信号の多重（最も強い）インスタンスを処理する。従来の設計では、多くのデータ相関器４１０は、それぞれ、一般的に傾斜受信機のフィンガーと称するデータ相関器４１０に提供される。
【００６０】
それぞれのデータ相関器４１０を、受信信号の特定の例を処理するために割り当てることができる。
【００６１】
データ相関器４１０内では、ＩＡＤＣ、ＱＡＤＣサンプルは、乗算器４１４ａと４１４ｂから複合ＰＮ逆拡散系列（complex PN despreading sequence）を受信する複合乗算器４１２（complex summer）に供給される。複合ＰＮ逆拡散系列が、信号が受信ユニット４００に割り当てられた長いＰＮ系列で受信されるベースステーションに一致する短いＰＮＩとＰＮＱ系列とを掛けることによって発生される。ＰＮ系列が、データ相関器４１０で処理される特定の信号インスタンスに一致するタイムオフセットを有する。
【００６２】
乗算器４１２は、複合ＰＮ逆拡散系列で複合ＩＡＤＣとＱＡＤｃサンプルの複合乗算を行い、複合逆拡散ＩＤＥＳとＱＤＥＳサンプルをウォルシュ・デカバー素子４２２と４４２に供給する。また、逆拡散ＩＤＥＳサンプルはウォルシュ・デカバー素子４３２に供給される。
【００６３】
ウォルシュ・デカバー素子４２２は、ベースステーションでデータをカバーするための逆拡散ＩＤＥｓとサンプルとをデカバーし、デカバーされたサンプルの多くのストリームとデータ伝送に使用される各チャンネルに対する１つのストリームを発生する。サンプルのストリームは、その時、ストリームを伝送するのに使用されるチャンネルのデータレートに基づく各ストリームでサンプルを蓄積するシンボル・アキュムレータ４２４（シンボルＡＣＣ）に供給される。各ストリームについて、シンボルＡＣＣ４２４はデカバー・シンボルを発生するための多くのデカバーサンプルを蓄積する。そして、デカバー・シンボルはパイロット復調器４２６に供給される。
【００６４】
ウォルシュ・デカバー素子４３２は、ベースステーションでパイロットリファレンスをカバーするのに使用される特定のウォルシュコードＷｐ（例えば、ウォルシュコード０）で逆拡散ＩＤＥｓサンプルをデカバーする。デカバーパイロットサンプルは、次に、アキュムレータ４３４に供給されて、パイロット・シンボルを発生させるように特定のタイム・インターバル（例えば、パイロットリファレンス、またはパイロットリファレンス期間の持続時間）の間蓄積される。パイロット・シンボルは、次に、パイロットフィルタ４３６に供給されて、リカバーされたパイロット信号を発生するのに使用される。回復されたパイロット信号は、パイロットリファレンスの間の持続時間の評価され又は予測されたパイロット・シンボルを具備して、パイロット復調器４２６に供給される。
【００６５】
パイロット復調器４２６は、パイロットフィルタ４３６からのパイロット・シンボルでシンボルＡＣＣ４２４からのデカバーデータシンボルのコヒーレントな復調（Coherent demodulation）を実行して、復調データシンボルをシンボル結合器４５０に供給する。コヒーレントな復調は、以下で記述されるようにパイロット・シンボルでデカバーデータシンボルのドット製品とクロス乗積を実行することによって、達成される。ドットとクロス乗積は、効果的にデータのフェーズ復調を実行して、リカバーされたパイロットの相対的な強度に従って結果の出力を更にスケーリングする。パイロットを有するスケーリングは、効率的な結合のための受信信号インスタンスの品質に従って受信信号の異なったインスタンスからの寄与を、効率的に測る。その結果、ドット及びクロス乗積はコヒーレントな傾斜受信機の特性であるフェーズ・プロジェクション（phase projection）と信号の重み付けの二元的な役割を実行する。
【００６６】
シンボル結合器４５０は、割り当てられたデータ相関器４１０のそれぞれから復調データシンボルを受け取り、シンボルをコヒーレントに結合して、リカバー・データシンボルをデインターリーバ４５２に供給する。デインターリーバ４５２は、ベースステーションで行われる方法補足（manner complementary）におけるシンボルを整理し直す。デインターリーバ４５２からのデータシンボルは次に、デコーダ４６０によってデコードされて、データ・シンクに供給される。
【００６７】
ＣＤＭＡシステムのための傾斜受信機の設計と動作が、米国特許５，７６４，６８７「拡散スペクトル多重アクセス・コミュニケーション・システムのための移動体の復調構造」と米国特許５，４９０，１６５「多重信号を受信可能なシステムにおける不調素子割当て」に更に詳細に記載されている。傾斜受信機フィンガーの経路のパイロット・キャリア・ドット積と（最適の）重み付けが米国特許５，５０６，８６５「パイロット・キャリア・ドット積回路」に詳細に記述されている。本特許は参照により本発明の指定代理人に割り当てられて、本明細書に取り入れられる。
【００６８】
ＨＤＲ ＣＤＭＡシステムでは、特定のユーザ端末へのパワー制御データは端末に割り当てられて、各スロットで送信される特定のウォルシュコードでカバーされている。このようにして、データ相関器４１０内では、逆拡散ＩＤＥｓ、ＱＤＥＳサンプルは、割り当てられたウォルシュコードに従ったウォルシュ・デカバー素子４４２によってデカバーされる。デカバーパワーコントロールサンプル（decovered power control sample）は、次に、アキュムレータ４４４に供給されて、処理される信号インスタンスのためにパワーコントロールビットを発生するようにバーストされるパワーコントロールの持続時間にわたって蓄積される。すべての割り当てられたデータ相関器４１０からのパワーコントロールビットは、ユーザ端末の伝送パワー調整するのに使用される結合されたパワーコントロールビットを発生するために、コヒーレントに結合されていても良い（図４では、簡単化のために図示しない）。
【００６９】
図５はデータプロセッサ２３０の具体的な実施形態のブロック図であり、プロセッサ２３０は様々なＣＤＭＡシステムのためのフォワード及びリバースリンク上のデータ伝送を処理することができる。例えば、上記の図４に記述されるように、ＨＤＲ ＣＤＭＡシステムでフォワードリンクデータ伝送にコヒーレントな復調のパイロットリファレンスを利用する信号処理を実行するために、データプロセッサ２３０を構成することができる。
【００７０】
図２に戻ると、ＡＤＣ２１６からのＩＡＤＣとＦＡＣサンプルは入力データインターフェース２２２によってフォーマットされて、バッファ２２４に格納される。実施形態では、バッファ２２４は、例えば、入力サンプルレート、入力サンプルの分解能、出力サンプルレートなどの多くの因子に基づいて選択されるサイズを有する円形、２次元バッファなどとして実現される。バッファ２２４は、特定の期間（例えば、サンプルの２個のフレーム、またはある他の期間）受け取られるデータサンプルを格納する能力で設計される。期間は、すべての信号経路の十分な量のデータの収集ができるのに十分大きく選択されるが、未処理のサンプルの上に新しいサンプルを書きこむことを防ぐことができるくらい十分短く選択される。サンプルが収集され、格納される期間はプログラム可能でも良い。
【００７１】
実施形態では、バッファ２２４にデータの書き込みの容易さのために、バッファの各列は、入力データインターフェース２２２の出力ワードの幅（例えば、３２ビット）に合わせられる幅を有する。ワードのバッファ２２４への書き込みが可能になるので、データ書き込みアドレス発生器５１２ａは、バッファ２２４の中で次の利用可能な列に対応するデータ書き込みアドレスＤＷ＿ＡＤＤＲを発生させる。そして、ワードは、発生されたアドレスによって示される列におけるバッファ２２４に書き込まれる。その後、格納されたサンプルはデータプロセッサ２３０で検索と処理に利用可能である。
【００７２】
データプロセッサ２３０を、特定のパラメータ値に従ってデータサンプルを処理するために、指示することができる。トラヒックデータ処理において、データプロセッサ２３０を次のように指示しても良い。
（１） 特定のタイムオフセットでの受信信号の特定の例を逆拡散とデカバーし、
（２） デカバー・シンボルのパイロット復調器を実行し、
（３） 異なった信号インスタンスなどに対応する復調シンボルをコヒーレントに組合わせる。
信号（例えば、パイロットおよびパワーコントロール）データ処理に対して、データプロセッサ２３０を次のように指示しても良い。
（１） 受信信号の特定のインスタンスを逆拡散そして／又はデカバーし、
（２） 特定のタイム・インターバルにわたってデカバーサンプルを蓄積し、
（３） 様々な信号インスタンスなどから蓄積されたシンボルを接続する。
データプロセッサ２３０を、受信信号の強いインスタンスに対して、検索するために作動させても良い。データプロセッサ２３０を、特定のＣＤＭＡ規格又はシステムに依存する様々な信号の処理や、サポートされる特定（フォワード又はリバースリンク）データ伝送を行うために、設計し作動させることができる。
【００７３】
バッファ・デインターリーバ２３４はデータプロセッサ２３０から処理されたシンボルに対する格納を提供する。シンボルがデータプロセッサ２３０によって処理されて、バッファ・デインターリーバ２３４に書き込むことができるようになるので、シンボル書き込みアドレス発生器５４２ａは、バッファ・デインターリーバ２３４で適切なロケーションに対応するシンボル書き込みアドレスＳＷ＿ＡＤＤＲを発生する。処理されたシンボルは、発生されたシンボル書き込みアドレスによって示されるロケーションまで、バッファ・デインターリーバ２３４に書き込まれる。その後、格納されたシンボルは、更なる処理（例えば、他の信号インスタンスの処理されたシンボルによる蓄積）のためにデータプロセッサ２３０に供給されても良い。
【００７４】
バッファ・デインターリーバ２３４は、その結果、第１の信号インスタンスのためにパイロット復調器の結果を格納して、その後の信号インスタンスのために更にパイロット復調器の蓄積の結果を格納する。適切なシンボル読み出し及び書き込みアドレスを発生させることによって、バッファ・デインターリーバ２３４を、ができる、特定のデインターリビング方式に従ってシンボルを整理しなおすために、動作させる。シンボルがデコーダ２６０に供給される準備ができているとき、適切な時期で、コントローラ２４０は読み出しプロセスを開始する。そして、シンボルアドレス発生器５４２ｂは、必要なシンボル・デインターリーブを達成するために適切な読み出されたアドレスを発生させる。デインターリーブされた（すなわち、復調された）シンボルは、デコードするためにデコーダ２６０に供給される。
【００７５】
図５に示す実施形態では、バッファ２２４からのＩとＱサンプルはデータプロセッサ２３０中の相関器５２２に供給される。相関器５２２は、更に、バッファ２２４の中に格納されるか、またはＰＮ発生期によって発生しても良い複合ＰＮ逆拡散系列（図５では、図示しない）を受け取る。
【００７６】
トラヒックデータ処理のために、相関器５２２は、複合ＰＮ逆拡散系列でＩ及びＱサンプルを逆拡散して、逆拡散サンプルを供給する。
【００７７】
その結果、相関器５２２は、図４における複雑な乗算器４１２によって実行された逆拡散機能を実行する。また、相関器５２４は、例えば、それぞれのチップインターバルの多重逆拡散サンプルの蓄積、逆拡散サンプルの補間などの他の機能を実行するように設計しても良い。逆拡散サンプルはシンボル復調・結合器５２４に供給される。
【００７８】
デカバー、パイロットを有するコヒーレントな復調、多重信号インスタンスのためシンボルの組み合わせ、パケット内の繰り返されたシンボルに対するシンボル蓄積、またはそれらの組み合わせを実行するために、シンボル復調・結合器５２４を構成することができる。デカバーするために、シンボル復調・結合器５２４は、相関器５２２から逆拡散サンプルを受け取って、１セットのウォルシュシンボルでデカバーを行う。実施形態では、ウォルシュシンボルの長さはプログラム可能であり、１、２、４、８、１６、またはある他の長さ（例えば、３２、６４、１２８など）として選択することができる。
【００７９】
コヒーレントな復調に関しては、シンボル復調・結合器５２４は、バッファ・デインターリーバ２３４に格納される復調シンボルを発生させるように、リカバー・パイロット・シンボルでデカバーデータシンボルを受信して、コヒーレントに復調する。シンボル結合に関し、シンボル復調・結合器５２４は、様々な信号インスタンスに対応する復調シンボルを受信し、結合して、バッファ・デインターリーバ２３４に戻って格納されるシンボルを発生する。シンボル復調、結合器５２４は、その結果、図４のデータ相関器４１０とシンボルＡＣＣ４５０を行う機能を実行することができる。
【００８０】
バッファ・デインターリーバ２３４はシンボル蓄積の中間と最終の結果を格納する。シンボル復調・結合器５２４からの処理シンボルは、アドレス発生器２３６内のシンボル書き込みアドレス発生器５４２ａによって示されたロケーションで、バッファ・デインターリーバ２３４に書き込まれる。格納されたシンボルは、シンボル読み出しアドレス発生器５４２ｂによって示されたロケーションから、バッファ・デインターリーバ２３４から検索される。
【００８１】
適切なシンボル読み出しアドレスを発生することによって送信器で行われる方法補足におけるシンボル・デインターリビングを行うために、バッファ・デインターリーバ２３４を動作させることができる。バッファ・デインターリーバ２３４からの検索されたシンボルはデコーダ２６０に供給される復調シンボルを具備する。
【００８２】
通信データ処理において、複合ＰＮ逆拡散系列でＩとＱサンプルを逆拡散して、逆拡散サンプルをアキュムレータ５２６に供給するために、相関器５２２を構成することができる。アキュムレータ５２６は、１以上の逆拡散サンプルをデカバーするように構成されていても良い。
【００８３】
ウォルシュコードは、特定の期間（例えば、パイロットリファレンス期間）にわたって、逆拡散又はデカバーサンプルを蓄積し、リカバー（例えば、パイロット、又はパワーコントロール）データをコントローラ２４０に供給する。アキュムレータ５２６は、下記のように、記述されるように様々なタイムオフセットでの受信信号の強いインスタンスを検索するのに使用される処理サンプルを供給するように構成しても良い。
【００８４】
実施形態では、コントローラ２４０は、アキュムレータ５２６からパイロット・シンボルを処理して、データシンボルのコヒーレントな復調に使用される回復されたパイロットを発生させる。他の実施形態では、パイロット・シンボルをフィルタリングして、リカバーされたパイロットを発生させるように、データプロセッサ２３０内にパイロットプロセッサを実現することができる。パイロットリファレンスを処理するための他の設計は、また、熟考することができて、発明の範囲内である。
【００８５】
図５に示す実施形態では、データバス５１０は、アドレス発生器２２０、データプロセッサ２３０、マイクロコントローラ２３２、及びコントローラ２４０のような受信ユニット２００の様々な素子を相互接続する。データバス５１０は、データバスと接続された素子の間でデータや他の情報の効率的な転送をサポートする。例えば、コントローラ２４０はタスクをマイクロコントローラ２３２に送出したり、データプロセッサ２３０に処理されたパイロット・シンボルを送ったりするのにデータバス５１０を使用することができる。受信ユニット２００の素子の相互接続への他のメカニズムは、また、熟考することができ、本発明の範囲内である。
【００８６】
図６Ａは、バッファとバッファ２２４からのデータサンプルの書き込みと読み出しを示す図である。典型的なデジタル通信システムでは、データは、次に特定の持続時間のフレームで送られるパケットで仕切られて、処理される。例えば、ＨＤＲ ＣＤＭＡシステムでは、各パケットが１つ以上のスロット上に伝送されている状態で、データはパケットで送られる。そして、各スロットは、フレームの部分であり、（ＨＤＲシステムにおいて）２０４８個のチップを含み、各チップは、総合的なシステム帯域幅（すなわち、Ｔｃ＝１／ＢＷ）に関連する期間Ｔｃを有する。
【００８７】
実施形態では、受信されたサンプルが、任意に選択可能な指定されたアドレスで始まりながらバッファ２２４に書書き込まれても良い（例えば、図６Ａに示すゼロのアドレス）。実施形態では、データ書き込みアドレスポインタは、リセット・イベントの発生で指定されたアドレスに初期化され（例えば、パワーアップ）、サンプルは、ポインタによって確認されるロケーションで始まりながら、バッファ２２４に書き込まれる。その結果、任意のオフセットかフェーズ・シフトが書き込みアドレスポインタと−サンプルによって表されるフレーム上の実際の境界の間に存在する。フレーム境界はバッファ２２４の中のどんなアドレスにも対応することができる。獲得の過程の間、このオフセットはコントローラ２４０によって計算される。その後のデータ検索は、計算されたオフセット読み出されたアドレスポインタにオフセットを加えて補償される。
【００８８】
データ書き込みアドレス発生器はバッファ２２４の中の次の利用可能なロケーションを示すデータ書き込みアドレスＤＷＡＤＤＲを発生させる． 実施形態では、サンプルをバッファ２２４に書き込むことは、連続したロケーションであり、書き込みアドレスＤＷＡＤＤＲは、各書き込み動作後にインクリメントされる。実施形態では、バッファ２２４は、巻きつけられる（wrap around）円形のバッファとして実現される。バッファ２２４のサイズが２のパワーであることを選択することによって、２進カウンタを使用して、要求された書き込み（又は読み出し）アドレスを供給することができる。
【００８９】
このカウンタは、当然ラップアラウンドしており、バッファ２２４の終端になるとゼロへリセットする。
【００９０】
十分な数のサンプルがバッファ２２４に格納された後に、サンプルの特定のセグメントをバッファから検索して、処理することができる。セグメントは全体のパケットのデータサンプル又はパケットの一部を含むことができる。具体的な実施形態では、データサンプルの各セグメントは別々のパイロットリファレンスに対応していて、セグメントのサイズはチャンネルがパイロットリファレンスの上で論理的な時間の持続時間によって制限される。実施形態では、コントローラ２４０内のパイロット処理の一部として、パイロットリファレンスに対応するパイロット・ベクトルは、その時、パイロット復調のためにデータプロセッサ２３０に供給されるパイロット評価を発生させるように周波数エラー評価に応じて回転するフェーズである。
【００９１】
コントローラ２４０は、その結果、セグメントの始めにパイロットリファレンスを抽出して、セグメントの持続時間のためのパイロット評価を発生させるのにこのパイロットリファレンスを使用する。パイロット評価におけるフェーズエラーは、セグメントの長さに交差して蓄積して、その結果、セグメントの長さは、パイロット評価における、蓄積されたフェーズエラーの量を減少させるために制限される。この設計は、専用の複雑なチップレート乗算器が、データプロセッサの複雑さを増加させることができるサンプル自体を回転させる必要性を避ける。
【００９２】
異なった信号インスタンス（または、マルチパス）に対応するデータサンプルのセグメントを連続して処理することができる。例えば、ゼロのタイムオフセットを有する第１のマルチパスに対応するサンプルは、バッファ２２４から検索されて、データプロセッサ２３０によって処理されても良い。第１のマルチパスの処理の終了のときに、サンプル（例えば、第２のマルチパスに対応する）の他のセグメントをバッファ２２４から検索して、処理することができる。処理すべき各セグメントに対して、アカウントを収容する初期のアドレスで、データ読み出しアドレス発生器がロードされる。
（１） サンプルのゼロオフセットアラインメントと書き込みアドレスポインタとの間の任意のオフセット
（２） パケットの開始に関連するセグメントのアドレス、
（３） 処理される特定のマルチパスと関連づけられるタイムオフセット。
【００９３】
図６Ｂはバッファとバッファ２２４からのＰＮサンプルの書き込みと読み出しを示す図である。具体的な実施形態では、受信されたサンプルを逆拡散するのに使用される複合ＰＮサンプルはＰＮ発生器によって計算されて、バッファ２２４の一部に格納される。一方、指定されたアドレスで始まりながら、ＰＮサンプルを格納することができる。その後、ＰＮサンプルのセグメントはバッファ２２４から検索することができて、データサンプルの当該セグメントを逆拡散するのに使用される。
【００９４】
ＰＮ書き込みアドレス発生器は、バッファ２２４中の次の利用可能なロケーションを示すＰＮ書き込みアドレスＰＷＡＤＤＲを発生するのに使用され、ＰＮ読み出しアドレス発生器は、ＰＮサンプルのセグメントを読み出すために、ＰＮ読み出しアドレスＰＲＡＤＤＲを発生するのに使用される。ＰＮサンプルを必要とするそれぞれの処理されるべきデータセグメントにおいて、セグメントにおける第１のＰＮサンプルのアドレスでＰＮ読み出しアドレス発生器がロードされる。ＰＮ書き込み・読み出しアドレス発生器は、それぞれ、各ＰＮ書き込み又は読み出し動作後に、適当にインクリメントされる。
【００９５】
バッファ２２４の中に格納するＰＮサンプルの数は多くの素子に基づくことができて、格納されるデータサンプルの数に合わせることができる。例えば、ＰＮサンプルの２つのスロットをデータサンプルの２つのスロットに格納することができる。また、格納するＰＮサンプルの数も例えば、バッファ２２４のサイズ、サポートされるべきマルチパスデスキュー（deskew）の量などに依存しても良い。
【００９６】
図６Ｃは、図２と図５で示される受信機設計のためのデータバッファリングの具体的な実施形態のブロック図である。ＡＤＣｓからのＩＡＤＣ及びＱＡＤＣサンプルは、余分なサンプルを取り除いて、ワードにサンプルを詰め込んで、ワードをマルチプレクサ６１２に供給する入力データインターフェース２２２に供給される。ＰＮ発生器６１４はデータバス５１０からＰＮマスクを受信し、データサンプルを逆拡散するのに使用されるためにそれぞれのＩＰＮとＱＰＮ系列の部分を発生させて、発生されたＩＰＮとＱＰＮサンプル（ワードによる）をマルチプレクサ６１２に供給する。マルチプレクサ６１２は、データサンプルかＰＮサンプルのどちらかから成るそれぞれの受信されたワードをアドレス発生器２２０によって供給される書き込みアドレスに示されるロケーションのバッファ２２４に供給する。
【００９７】
図６Ｃは、バッファ２２４のアドレスを発生させるのに使用されるアドレス発生器２２０の具体的な実施形態のブロック図を示す。アドレス発生器２２０は、データ書き込みアドレス発生器５１２ａ、データ読み出しアドレス発生器５１２ｂ、ＰＮ書き込みアドレス発生器５１２ｃ、ラッチ５１４ａ、５１４ｂ、５１４ｃ、および５１４ｄに接続されたＰＮ読み出しアドレス発生器５１２ｄをそれぞれ含む。
【００９８】
アドレス発生器５１２ａから５１２ｄは、アドレス発生器５１２の１つから発生されたアドレスを選択するマルチプレクサ６２２へ更に接続され、選択されたアドレスをバッファ２２４に供給する。
【００９９】
各ラッチ５１４は、アドレス発生器５１２で発生すべきセグメントが処理される第１のアドレスで示している値を格納する。例えば、バッファ２２４からデータサンプルの特定のセグメントを読むために、セグメントにおける第１のデータサンプルのアドレスは、適切な時期でラッチ５１４ｂに供給される。データ読み出しアドレス発生器５１２ｂは、ラッチ５１４ｂに格納された値を格納して、開始アドレスとしてこの値を使用する。例えば、その後のデータ読み出しアドレスは、アドレス発生器５１２ｂが読み出されるデータの中でカウンタをインクリメントすることによって、発生することができる。
【０１００】
上記のように、任意に指定されたバッファロケーション（例えば、ゼロ）で始まりながら、データサンプルをバッファ２２４に格納することができる。また、バッファ２２４は容量で設計されて、特定数のサンプルを保持する。実施形態では、バッファ２２４は２の階乗であるサイズを有する。そこで、２進カウンタを、バッファ２２４に対する書き込み（読み出し）アドレスを発生するように使用することができる。バッファの終端に達すると、２進カウンタは自然にゼロにラップアラウンドする。
【０１０１】
実施形態では、データサンプルが連続した順番でバッファ２２４に書き込まれるので、バッファ２２４に格納されたサンプルの数を数えるサンプル・カウンタとして、データ書き込みアドレス発生器５１２ａを使用することができる．アドレス発生器５１２ａからのデータ書き込みアドレスは比較器６２８に供給されて、コントローラ２４０によって提供された比較値と比較される。
【０１０２】
コントローラ２４０が通知するようなサンプル（例えば、１つのパケット）の特定数の格納を、比較値は示している。データ書き込みアドレスが比較値に等しいならば、比較器６２８はこの状態で示されているタイミング信号を提供する。このタイミング信号は、格納されたサンプルの処理を開始するのにコントローラ２４０によって使用される。
【０１０３】
図６Ｃは、それぞれの割り当てられたマルチパスに対する時間の処理の具体的な実施形態である。実施形態では、コントローラ２４０は処理される各マルチパス（すなわち、フィンガー）のためにタイミング状態マシン６３０を維持する。
【０１０４】
図６Ｃでのブロックとして象徴的に示されているが、それぞれのタイミング状態マシン６３０はＤＳＰファームウェアによって通常実現されて、維持される。
【０１０５】
データプロセッサ２３０は、受信された信号の最も強いインスタンスに対し、データサンプルを隅々まで捜すために信号処理のいくつかを実行するために指示することができる（例えば、様々な時間のオフセットでのデータサンプルの多くのセグメントを有するＰＮサンプルのセグメントを関連付ける）。それぞれの相関関係ピークは強い信号インスタンスに対応している。相関関係ピークが特定のしきい値を超えるならば、コントローラ２４０は相関関係ピークに対応するマルチパスに対する新しいタイミング状態マシン６３０を例示する。そして、割り当てられたマルチパスに対応するタイムオフセットは、バッファ２２４からサンプル読み出しアドレスを発生させるのに、決定されて、使用される。
【０１０６】
実施形態では、それぞれの状態マシン６３０はマルチパスの動きを追跡する時間の追跡ループ６３４を含む。（例えば、パイロットリファレンスに対応する）サンプルを処理することによって、＋１／２と−１／２チップ・オフセットで、時間の追跡を達成することができ、＋１／２と−１／２チップ・オフセットで試験的な累積の違いを決定して、修正要素を発生するように違いの値をフィルタリングする。そして、マルチパスが時間がたつにつれて動きながら、時間の追跡ループ６３４は動きの量を測定して、修正素子で従ってタイムオフセットをアップデートする。タイムオフセットは、データ・ＰＮアドレス計算ユニット６３６に供給され、処理されるために、それぞれのデータセグメントの開始アドレスを計算するのに使用される。次に計算された開始アドレスが適切な時期に、データバス５１０を通ってラッチ５１４ｂに供給される。
【０１０７】
上気したように、サンプルは時間内に、任意のポイントにメモリに指定されたロケーションで始まるバッファ２２４に格納される。その結果、処理されるそれぞれの信号インスタンスの開始サンプルは、バッファ２２４の中のどんなロケーションにも対応することができる。実施形態では、時間の追跡ループは、処理されるそれぞれの信号インスタンスのために受信されたデータパケットの開始ロケーションを決定するために使用されている。時間の追跡ループは、受信した信号インスタンスに対する特定のタイムオフセットを決定するために受信されたサンプルを処理する。そして、このタイムオフセットは、処理すべきサンプルの各セグメントに対する開始アドレスを発生させるのに使用される。
【０１０８】
ＤＳＰファームウェアを使用しているコントローラ２４０と基本的なセットの処理素子で、状態マシン６３０を実現することができる。例えば、単一の時間の追跡ループ６３４と単一のデータ・ＰＮアドレス計算ユニット６３６は、すべての例示された状態マシン６３０を実現するのに多重送信されて、使用される時間の分割でも良い。コントローラ２４０は、別々のレジスタを維持することができ、各例示された状態マシン６３０と関連づけたタイムオフセットを格納する。
【０１０９】
実施形態では、遠隔端末でのフォワードリンク処理のために、コントローラ２４０は、データサンプルのデータ信号速度にクロックソースの周波数をロックする周波数追跡ループを維持する．パイロット参照におけるフェーズ回転の量を測定し、フェーズ情報を使用して、標本抽出クロックがチップレートに比例して速いか、または遅いのかを決定し、クロックソースの周波数を調整するために周波数追跡ループを設計することができる。サンプリングクロックがチップレートにロックされる周波数ならば、特定数のデータサンプル（例えば、２０４８）が各フレームに供給される。したがって、周波数がロックされるとき、バッファ２２４に書きこまれているサンプルの数を数えることによって受信されるべきものとサンプルのフレームをみなすことができる。
【０１１０】
また、図６Ｃは、バッファ・デインターリーバ２３４にアドレスを発生するのに使用されるアドレス発生器２３６の具体的な実施形態のブロック図である。アドレス発生器２３６はそれぞれラッチ５４４ａと５４４ｂと結合されるシンボル書き込みアドレス発生器５４２ａとシンボル読み出しアドレス発生器５４２ｂを含む。アドレス発生器５４２ａ、５４２ｂは、アドレス発生器５４２ａと５４２ｂの１つから発生しているアドレスを選択するマルチプレクサ５４６に更に接続され、選択されたアドレスをバッファ・デインターリーバ２３４に提供する．
各ラッチ５４４は処理されるセグメントに対するアドレス発生器５４２で発生するべき第１のアドレスで示す値を格納する。ラッチ５４４に供給される初期値は、一般にラッチ５１４に供給される値に関連されるが、例えば、データプロセッサ２３０の処理遅れなどの様々な因子を説明するための態様で提供される。
【０１１１】
シンボル読み込みアドレス発生器５４２ａは、ラッチ５４４ａに格納された値をロードし、開始アドレスとしてロードされた値を使用する。例えば、その後のシンボル読み出されたアドレスは、アドレス発生器５４２ａが読み出されるシンボルの中でカウンタを増加することによって、発生することができる。
【０１１２】
実施形態では、バッファ・デインターリーバ２３４は、多重マルチパスのためのシンボル蓄積の中間及び最終の結果を格納するのに使用される。そして初めに、特定のマルチパスに対するサンプルが処理されて、結果のシンボルはバッファ・デインターリーバ２３４の特定のロケーションに格納される。アドレシングを簡素化するために、特定のマルチパス（例えば、処理されるべき１番目）のシンボルは、指定されたロケーション（例えば、ゼロ、Ｎｓなどのアドレス）で開始し、バッファ・デインターリーバ２３４に格納されても良い。それぞれの続くマルチパスに対して、マルチパスに対する復調シンボルは、先に処理したマルチパスに対する当該格納シンボルに結合することができる。そして、結合したシンボルは、バッファ・デインターリーバ２３４内の同じロケーションに格納される。このようにして、多重処理マルチパスに対するシンボルが、当該先に累積されたシンボルに「インプレース（in place）」で結合される。多重マルチパスのシンボルが結合されるとき、ラッチ５４４ａと５４４ｂに格納された値によって決定されるように、アドレス発生器２３６は、適切な読み出し・書き込みシンボルを発生する。
【０１１３】
ＨＤＲ ＣＤＭＡシステムを含む多くの通信システムでは、インターリーブは、伝送データに一時的なダイバーシティを提供するのに使用される。
【０１１４】
インターリーブは、例えば、インパルス雑音のため連続するエラーの一撃を受信する見込みを減少させる。受信ユニットでは、受信されたシンボルは再整理される。再整理は有効に受信されたシンボルの正しいデコードの見込みを改良することができる全体のフレーム上のエラーにおいて受信されるシンボルのストリングを拡散することができる。インターリーブは、一時的なダイバーシティが受信ユニットでのデコードの前に達成されるように送信機ユニットで実行される。
【０１１５】
また、実施形態では、処理されたシンボルのデインターリーブを提供するために、バッファ・デインターリーバ２３４が動作される。実施形態では、処理シンボルがバッファ・デインターリーバ２３４に書き込まれ、連続した順番であるが、しかし、疑似ランダムに読み出され、実行される特定のインターリービング方式によって定義される決定論的（deterministic）な順番である。シンボルが非連続した順番で読みだされるので、インターリーブが実行される持続時間に対応するシンボルで、バッファ・デインターリーバ２３４は最初に満たされる。例えば、ＨＤＲ ＣＤＭＡシステムでは、インターリーブはデータの各フレーム上で実行される。したがって、受信ユニットでは、シンボルの完全なフレームは、処理されて、バッファ・デインターリーバ２３４に格納される。全体のフレームが処理された後に、フレームのシンボルはその後のデコーダに読みだされる。実施形態では、データ処理は一度に、データの１個のフレーム上で実行される。この様に、現在のフレームが処理されて、バッファ・デインターリーバ２３４の１つのセクションに格納されているとき、バッファ・デインターリーバ２３４のもう１つのセクションから先の処理フレームを検索することができる。
【０１１６】
シンボル読み出しアドレス発生器５４２ｂは、必要な回路を含み、シンボル蓄積に対するシンボル復調・結合器５２４に提供されるべきシンボルとデコード用のその後のデコーダ２６０に提供されるシンボルとに対する適切なアドレスを発生する。これらの２つのアドレスに対するシンボルの読み出しアドレスは、時間分割多重方式で発生することができる。例えば、シンボルを、代替のシンボル読み出しサイクル上で、シンボル復調・結合器５２４とデコーダ２６０に供給することができる。代わりに、シンボルのグループを、シンボルのグループによってデコーダ２６０に続くシンボル復調・結合器５２４に供給することができる。
【０１１７】
図７Ａはデータプロセッサ２３０の中の相関器５２２の具体的な実施形態のブロック図である。実施形態では、例えば複合ＰＮ逆拡散系列でデータサンプルを逆拡散することや、それぞれのチップ期間、および補間に対する多重逆拡散サンプルの蓄積を含む多くの機能をサポートするために、相関器５２２が設計されている。高められた性能において、同時に多重（例えば、４までの）複雑なサンプル上で動作するように相関器５２２を設計することができる。相関器５２２に対する他の設計と機能を実現することができて、発明の範囲内にある。
【０１１８】
それぞれのデータ読み出しサイクルに対して、実施形態では、４組のデジタル化されたＩＡＤＣとＱＡＤＣサンプル（すなわち、４個の複合データサンプル）はバッファ２２４から検索されて、ラッチ７１２ａから７１２ｄによってラッチされる。次のデータ読み出しサイクルでは、ラッチ７１２ｄから７１２ａまでのサンプルは、ラッチの７１４ａから７１４ｄによって更にそれぞれラッチされて、次の４組のデジタル化されたＩＡＤＣ及びＱＡＤＣサンプルは、ラッチ７１２ａから７１２ｄによってラッチされる。実施形態では、２個のデータサンプルがそれぞれのチップ期間（すなわち、２倍サンプリングされる）に供給されて、ラッチ７１２と７１４での二重ラッチは、どちらかにおける定刻（ＯＴ）が抽出する処理かそれぞれのチップの遅い（ＬＴ）サンプルが可能になる。
【０１１９】
マルチプレクサの７１６ａから７１６ｄは、ラッチ７１２ａから７１２ｄまでからそれぞれラッチされたサンプルを受け取り、ラッチされたラッチ７１４ａから７１４ｄまでのサンプルを、それぞれ受け取る。処理がそれぞれのオンタイム又は遅いサンプル上で実行されることになっているかどうかに依存して、各マルチプレクサ７１６は受信されたサンプルの１つをそれぞれのＡＮＤゲート７１８へ供給する。
【０１２０】
また、ＡＮＤゲート７１８ａと７１８ｂは制御信号ＺＥＲＯ０を受信し、また、ＡＮＤゲート７１８ｃと７１８ｄは制御信号ＺＥＲＯ１を受信する。各ＡＮＤゲート７１８は、制御信号ＺＥＲＯＳによって、受信されたサンプルかゼロ（“０”）の値のどちらか、をそれぞれの乗算器７２０に供給する。
【０１２１】
具体的な実施形態では、バッファ２２４は、また、系列がデータサンプルを逆拡散するのに使用したＩＰＮとＱＰＮを格納するために設計され、動作する。実施形態では、各ＰＮ読み出しサイクルについて、処理されるデータサンプルに対応する複合ＰＮ逆拡散系列の１６チップセグメントは、バッファ２２４から検索されて、ラッチ７３２によってラッチされて、マルチプレクサ７３４に供給される。マルチプレクサ７３４は、ラッチされた複合ＰＮセグメントの部分（例えば、２チップ部分）を選択し、選択された部分をバーレルシフトレジスタ７３６に供給する。そして、レジスタ７３６は、それぞれの乗算器の７２０ａから７２０ｄに、適切なＩＰＮとＱＰＮサンプルを供給する。
【０１２２】
具体的な実施形態では、データサンプルはチップレートの２倍でＡＤＣによってオーバーサンプリングされて、あるいは１０分の１にして、供給される（すなわち、サンプルレートはチップレートの２倍である）。オーバーサンプリングにより、改良された性能を供給可能なよりよい時間分解能で受信信号の強いインスタンスを検出することができる。図７Ａに示される相関器構造のために、４つの並列処理経路が提供されて、データの２個のチップ価値に対応する４個の複合データサンプルまで、同時に、処理クロックの各サイクルの間処理することができる。図７Ａに示すように、乗算器７２０ａと７２０ｂは、チップインデックスｎに対応する２個の複合データサンプル（例えば、オンタイムかつ遅いサンプル）の逆拡散を行い、乗算器７２０ｃと７２０ｄは、チップインデックスｎ＋１に対応する２個の複合データサンプルの逆拡散を行う。バーレルシフトレジスタ７３６は、チップインデックスｎに対応するＩＰＮとＱＰＮサンプルを乗算器７２０ａと７２０ｂに供給し、チップインデックスｎ＋１に対応するＩＰＮとＱＰＮサンプルを乗算器７２０ｃと７２０ｄに供給する。
【０１２３】
各乗算器７２０は、複合ＰＮサンプルで複合データサンプルの複合逆拡散を実行する。送信ユニットでは、ＨＤＲ ＣＤＭＡシステムにおいて、複雑なＰＮ系列は伝送すべき複合データに拡散される。複合拡散は、次のように表現できる。
ＩＴＸ＋ｊＱｒｘ＝（ＩＤＡＴ＋ｊＱＤＡＴ）（ＩＰＮ＋ｊＱＰＮ）
式（１）
受信ユニットでは、補足的な複合逆拡散を実行することによって、データをリカバーでき、以下のように表現される。
ＩＤＥＳ＋ｊＱＤＥＳ＝（ＩＡＤＣ＋ｊＱＡＤＣ）（ＩＰＮ−ｊＱＰＮ）
式（２）
ここで、ＩＡＤＣ＝ＩＴＸ＋雑音、ＱＡＤＣ＝ＱＴＸ＋雑音、ＩＤＥＳ＝ＩＤＡＴ＋雑音、及び、ＱＤＥＳ ＱＤＡＴ＋雑音である。
【０１２４】
図７Ｂは、式（２）によって表現される複合逆拡散を実現する乗算器７２０の具体的な実施形態のブロック図である。
【０１２５】
乗算器７２０の中では、複合データサンプル（ＩＡＤＣとＱＡＤＣ）はそれぞれのマルチプレクサ７６２ａと７６２ｂに供給されて、複合ＰＮサンプル（ＩＰＮとＱＰＮ）は、排他的ＯＲゲート７６４に供給される。排他的ＯＲゲート７６４は、ＩＰＮとＱＰＮサンプルのＸＯＲ（すなわち、乗算）を実行して、出力をそれぞれのマルチプレクサ７６２ａと７６２ｂの選択入力に供給する。
【０１２６】
各マルチプレクサ７６２は、選択入力の値に応じて、ＩＡＤＣかＱＡＤＣサンプルを選択して、選択されたサンプルをそれぞれの排他的ＯＲゲート７６６の入力に供給する。排他的ＯＲゲート７６６ａと７６６ｂは、ＩＰＮとＱＰＮと共に受信されたサンプルの排他的なＯＲ機能（すなわち、乗法）をそれぞれ、実行して、それぞれ出力サンプルをＡＮＤゲート７６８ａと７６８ｂに供給する。各ＡＮＤゲート７６８は、また、制御信号ＺＥＲＯ＿ｘを受信し、制御信号ＺＥＲＯＳに基づいて、受信したサンプルか値“０”のどちらかを供給する。ＡＮＤゲート７６８ａと７６８ｂの出力は、複合逆拡散ＩＤＥｓとＱＤＥＳサンプルを具備する。
【０１２７】
図７Ａを参照して、乗算器の７２０ｄから７２０ａまでの逆拡散ＩＤＥ、ＱＤＥＳサンプルは、加算器７２２ａから７２２ｄによって選択的に結合されて、結合したＩｃとＱＣサンプルの１つのセットを発生させる。すなわち、加算器７２２ａは乗算器７２０ａと７２０ｃからの逆拡散ＩＤＥＳサンプルを結合して、チップの前半に対応する最初の結合したＩＣ１サンプルを発生させ、加算器７２２ｂは乗算器７２０ｂと７２０ｄからの逆拡散ＩＤＥＳサンプルを結合して、チップの後半に対応する２番目の結合したＩＣ２サンプルを発生させ、加算器７２２ｃは乗算器７２０ａと７２０ｃからの逆拡散ＱＤＥＳサンプルを結合して、第１の結合されたＱｃを結合し、そして、加算器７２２ｄは乗算器７２０ａと７２０ｃからの逆拡散ＱＤＥｓサンプルを結合して、第２の結合ＱＣ２サンプルを発生する。加算器７２２は、補間器の設計を簡素化するために、補間の前に異なったチップからの半分のサンプルを結合するのに使用できる。これが各チップが複雑さを含んでも良いか、または、より高いオーダーの復調シンボルを含んでもよいようなフォワードリンクシンボル復調のような場合などで適切でないときに、２個のチップからのサンプルのまとめを無効にするのに、ＡＮＤゲート７１８、ＺＥＲＯ＿０およびＺＥＲＯ＿１信号を使用することができる。
【０１２８】
図７Ａに示す具体的な実施形態では、相関器５２２は様々なタイムオフセットのときに、サンプル値を発生するように構成することができる補間器７３０を含む。例えば、２個の複雑なデータサンプルが、各チップ（すなわち、０ＴＣと０．５ＴＣのタイムオフセット。ここで、Ｔｃがチップの期間である）に提供されるならば、補間器７３０は、例えば、０．１２５Ｔｃ、０．２５Ｔｃ、０．３７５Ｔｃ、０．６２５ＴＣ、０．７５Ｔｃ、０．８７５ＴＣなどのような他のタイムオフセットにおける補間されたサンプルを発生させることにおいて使用することができる。補間の時間分解能は、補間器７３０の特定の設計に依存する。例えば、サンプル期間より良い時間分解能でマルチパスを同一にするのに、補間器７３０を使用することができる。
【０１２９】
図７Ｃは直線補間を示す図である。図７Ｃに示すように、サンプルインデックス（ｎ）におけるサンプルは、Ａの振幅を有し、その後のサンプルインデックス（ｎ＋１）におけるサンプルは、Ｂの振幅を有する。サンプル期間は１．０の値に規格化される。例えば、０．２５、０．５０、０．７５などのほかのタイムオフセットで、サンプルに対する値を見積もるために、サンプルインデックス（ｎ）及び（ｎ＋１）におけるサンプルを使用できる。直線補間に対して、０．２５のタイムオフセットでのサンプルの振幅は０．７５Ａ＋０．２５Ｂと見積もられ、０．５０のタイムオフセットでのサンプルの振幅は０．５０Ａ＋０．５０Ｂと見積もられ、０．７５のタイムオフセットでのサンプルの振幅は０．２５Ａ＋０．７５Ｂと見積もられる。４の要素によってサンプルをスケーリングすることによって、０．０、０．２５、０．５０、０．７５及び１．０のタイムオフセットでのサンプルの振幅は、それぞれ、４Ａ、３Ａ＋Ｂ、２Ａ＋２Ｂ、Ａ＋３Ｂ、４Ｂとして表現することができる。
【０１３０】
図７Ｄは補間器７３０の具体的な実施形態のブロック図である。この実施形態では、３つの異なるタイムオフセット（例えば、０．２５、０．５０、および０．７５）で補間されたサンプルを補間することが可能な直線補間器として、補間器７３０が実現される。また、補間器７３０は下記のような能力で設計される。
（１） ゼロ値の出力を供給すること。
（２） 受信されたサンプルを通って給送すること
（３） 補間されたサンプル、またはそれの組み合わせを供給すること。
【０１３１】
加算器７２２ａから７２２ｄからの結合したＩｃｉｆＩＣ２’Ｑｃｌ、およびＱＣ２ＳＹＭｂｏは、それぞれスケーリング素子７７０ａから７７０ｄに供給される。それぞれのスケーリング素子７７０の中で、サンプルが、マルチプレクサ７７２のＸ１入力、２倍化素子７７４（times-two element）の入力、加算器７７６の入力に供給される。２倍化素子７７４は、２の素子によって受信されたサンプルをスケーリングし、スケーリングされた出力をマルチプレクサ７７２のＸ２入力と加算器７７６のもう片方の入力に供給する。加算器７７６は入力サンプルとＸ２のスケーリングされたサンプルを加算し、加算した出力をマルチプレクサ７７２のＸ３入力に供給する。また、マルチプレクサ７７２はそのＸＯ入力のときにゼロ（“０”）を受ける。マルチプレクサ７７２は、コントロール信号ＯＦＦＳＥＴに基づいて入力の１つでサンプルを選択し、選択されたサンプルをラッチ７８０に供給する。
【０１３２】
図７Ｄに示すように、スケーリング素子の７７０ａと７７０ｂは補足的な態様で構成されて、また、スケーリング素子の７７０ｃと７７０ｄは補足的な態様で構成される。０．２５、０．５０、または０．７５（制御信号ＯＦＦＳＥＴによって表現されるように）の特定のタイムオフセットに対して、３１ｃｌ、２１ｃｉｔ、又はｌｉｃｉｆの値は、スケーリング要素７７０ａからラッチ７８０ａに供給され、ＩＣ２’２ＩＣ２又は３ＩＣ２の値が、それぞれ、スケーリング要素７７０ｂからラッチ７８０ｂに供給される。次に、ラッチ７８０ａと７８０ｂからのサンプルは加算器の７８２ａに供給されて、ラッチ７８０ｃと７８０ｄからのサンプルは加算器の７８２ｂに供給される。加算器の７８２ａからの出力は、補間されたＩサンプルを具備して、加算器の７８２ｂからの出力は補間されたＱサンプルを具備する。加算器７８２ａと７８２ｂからの補間されたサンプルは、相関ＩＣＯＲとＱｃｏｐサンプルとして相関器５２２から供給される。また、ラッチの７８０ｄから７８０ａまでの出力は、それぞれ（非補間した）の関連１ＣＯＲｌ／ｉＣＯＲ２’ＱＣＯＲ１、およびＱｃＯＲ２サンプルを具備する。
【０１３３】
多くの異なった構成の１つで補間器７３０を動作することができる。例えば、上気したように、出力のゼロ合わせを行い、受信サンプルを介して給送し、補間されたサンプルまたは上の組み合わせを供給する補間器７３０を構成することができる。マルチプレクサ７７２のＸＯ入力におけるゼロ値は、外部で出力のゼロ合わせが選択されて、Ｘ１入力におけるサンプルは受信されたサンプルを通して供給することが選択される。そして、挿入を実行するために、Ｘ１、Ｘ２、またはＸ３値がマルチプレクサ７７２で選択されて、補足的なＸ３、Ｘ２、又はＸ１は、補足的な組のもう片方のマルチプレクサ７７２によって選択される。
【０１３４】
実施形態では上記したように、２個のデータサンプルがそれぞれのチップ期間に備えられて、相関器５２２によって処理される（例えば、逆拡散）。それぞれのチップ周期（ｃｈｉｐ ｐｅｒｉｏｄ）について、単一の逆拡散サンプルを供給するために、補間器７３０の中で各チップあたり２個のサンプルを接続することができる。それぞれのチップのＩサンプルを結合するために、スケーリング素子７７０ａと７７０ｂのためのマルチプレクサのＸ１入力におけるサンプルは、結合されたＩサンプルを供給するために加算器の７８２ａによって選択されて、加算する。同様に、それぞれのチップ期間Ｑサンプルを結合するために、スケーリング素子７７０ｃと７７０ｄのためのマルチプレクサのＸ１入力におけるサンプルは、接続したＱサンプルを供給するために加算器の７８２ｂによって選択されて、加算される。
【０１３５】
ＨＤＲ ＣＤＭＡシステムでは、伝送トラヒックデータは多くのデータのストリームに仕切られて、それぞれのデータのストリームは特定のウォルシュコードでカバーされている。ＨＤＲ ＣＤＭＡシステムによって定義されるように、それぞれのウォルシュコードは１６（までの）チップの長さを有するそれぞれのウォルシュシンボルに対応している。データをチャンネル化するために、それぞれのデータビットは１６個のチップでカバーされている。
【０１３６】
ウォルシュシンボルにはビットが送信されるチャンネルが割り当てられている。ウォルシュシンボルに対して、１６チャンネルに送信される１６のデータビットまでの１６のまでのウォルシュシンボルは、発生して、接続される。１６のウォルシュシンボルが互いにおいて直交していて、直交した系列の間の相互相関が（理想的）ゼロであるので、ひずみがないとき受信ユニットで個別に回復される。
【０１３７】
図８Ａは、データプロセッサ２３０中のシンボル復調・結合器５２４の具体的な実施形態のブロック図である。相関器５２２からの組の関連付けされたサンプルが、チャネル化（例えば、ウォルシュ）シンボルでサンプルをデカバーするデカバー素子８２０に供給され、デカバー・シンボルを供給する。デカバーデータシンボルと複合パイロット・シンボルが、パイロット信号でデータをコヒーレントに復調するパイロット復調器８５０に供給され、復調シンボルを発生する。復調シンボルが、その時、シンボル・アキュムレータ８７０（シンボルＡＣＣ）に供給され、他の信号経路又は他の冗長な送信から他の復調シンボルで結合されても良い。シンボルＡＣＣ８７０からの出力は、バッファ・デインターリーバ２３４（図５参照）に供給される処理されたシンボルを具備する。
【０１３８】
多くのクロック周期あたりのサンプル（例えば、４、８、１６など）を作動させるように、シンボル復調・結合器５２４を設計することができる。
【０１３９】
シンボル復調・結合器５２４が同時に処理することができるサンプルの数は、例えば、サンプルをシンボル復調・結合器５２４に供給することが可能なレートや、シンボル復調・結合器５２４中の素子の幅などに、通常依存する。
【０１４０】
図８Ｂは、デカバー素子８２０を実現するために使用可能な高速アダマール変換（ＦＨＴ）素子の具体的な実施形態のブロック図である。実施形態では、相関ＩＣＯＲとＱＣＯＲサンプルは順次、そして交互にクロック周期あたり１個のサンプルが、ＦＨＴ素子８２０に供給される。実施形態では、ＦＨＴ素子８２０は能力で設計されて、長さＮの１つ以上のウォルシュシンボルで受信されたサンプルのウォルシュ・デカバーを実行する。（そこで、Ｎはプログラム可能である）。
【０１４１】
多くの異なった構成の１つで作動するようにＦＨＴ素子８２０を設計することができる。例えば、ＦＨＴ素子８２０は、特定の長さＮの特定のウォルシュシンボルで入力サンプルをデカバーするように構成する。この構成で、ＦＨＴ素子８２０は１つのブロックのＮ’ＣＯＲサンプルとＮＱＣＯＲサンプル（すなわち、Ｎ−チップＩＣＯＲとＱＣＯＲベクトル組）を受け取って、デカバーされたＩＤＥＣとＱＤＥＣシンボルの対を発生するように、受信されたサンプルブロックの上で特定のウォルシュシンボルでＮ−チップウォルシュデカバーを実行する。
【０１４２】
その代わりに、ＦＨＴ素子８２０は、すべてのＮウォルシュシンボルで、受信サンプルをデカバーするように構成することができる。この構成で、ＦＨＴ素子８２０はＮ×Ｎ組のデカバーＩＤＥＣとＱＤＥＣシンボルを発生させるようにＩＣｏＲとＱｃｏＲサンプルのＮ組を具備するベクトルによるＮ個のアダマールマトリクス（ＮウォルシュシンボルとのＮチップの長さを有するそれぞれのウォルシュシンボルで対応）と同等な機能を実行する。
【０１４４】
すべてのＮウォルシュシンボルでデカバーすることは、例えばデータが１個以上のチャンネルを介して特定の端末に伝送されても良いＨＤＲ ＣＤＭＡシステムで特に有利である。
【０１４５】
実施形態では、ＩＣＯＲとＱＣＯＲサンプルの処理を速めて、必要な回路の量を最小にするならば、ＦＨＴ素子８２０は、交互のクロック周期にＩＣＯＲとＱｏＲサンプルを処理するために構成される。これは、ＱＤＥＣシンボルが１クロック周期で対応するＩＤＥＣシンボルから遅れている状態でデカバーＩＤＥＣとＱＤＥＣシンボルを交互のクロック周期のその後の処理ユニットに供給するために、単一のＦＨＴ素子８２０を許容する。そして、それらが処理されるためにＦＨＴ素子８２０とブロックのすべてのＩＣＯＲシンボルが処理されるのを待つ必要なしに、次に、ＱＣＯＲシンボルから供給されるときに、デカバーＩＤＥＣとＱＤＥＣシンボルを作動させるようにその後の処理ユニットを設計することができる。ＦＨＴ素子８２０の中で適切にメモリ素子を管理することによってＩＣＯＲとＱＣＯＲサンプルを交互に作動させるために、ＦＨＴ素子８２０を構成することができる。
【０１４６】
ＦＨＴ要素８２０は、順次、クロック周期あたり１個のサンプルにサンプルを受け取る逐次処理エンジンであり、そして， 特定の処理遅れがそれぞれのクロックサイクルのデカバー・シンボルを供給した後である。サンプルの特定のブロックのデカバー・シンボルは、遅れがウォルシュシンボルの長さによって一部決定されている特定数のクロック周期で遅れる。それぞれのブロックのＮデータサンプルに対して、ＦＨＴ素子８２０は、順次、Ｎウォルシュシンボルに対応するＮデカバー・シンボルを供給する。ＦＨＴ素子８２０からのデカバー・シンボルは入力サンプルとウォルシュシンボルの間の相関関係である。
【０１４７】
高速アダマール変換素子は、長さのＮ＝２Ｌのウォルシュシンボルに対してＬバッファフライ（bufferfly）変換素子を使用してデカバーしながら、行うことができる。図８Ｂに示す特定の実施形態において、１６チップウォルシュ・シンボルをデカバーするために、ＦＨＴ要素８２０はバッファフライ変換要素８３０ａから８３０ｄがシリーズで結合した４を含む．それぞれのバッファフライ変換素子８３０は、必要な合計と異なる動作の部分集合を実行する。それぞれの連続したバッファフライ変換素子８３０は前のバッファフライ変換から結果の交差しているカップリングを更に実行する。
【０１４８】
それぞれのバッファフライ変換素子８３０の中では、入力サンプルは、マルチプレクサ８３２の入力、加算器８３４の減算入力、および加算器８３６の第１の加算入力に供給される。また、マルチプレクサ８３２が加算器８３４の出力を受信し、加算器８３４ａからの出力、メモリ素子８３８への入力サンプルを交互に供給する。メモリ素子８３８からの出力は、加算器８３４の加算入力、加算器８３６の第２の加算入力、また加算器８３６から出力を受けるマルチプレクサ８４０の１つの入力に供給される。マルチプレクサ８４０は、交互にメモリ素子８３８からの出力と、加算器８３６からラッチ８４２までの出力を供給する、ラッチ８４２の出力は次のバッファフライ変換素子８３０の入力に供給される。最後のバッファフライ変換素子８３０ｄの出力が、デカバー・シンボルを具備する。
【０１４９】
ＦＨＴ素子の設計と動作は米国特許５，５６１，６１８「高速アマダール変換を実行するための方法と装置」に詳細に記述されている。本特許は参照により本発明の指定代理人に割り当てられて、本明細書に取り入れられる。
【０１５０】
図８Ｂに示す実施形態では、可変長さ（例えば、１、２、４、８、または１６）の高速アダマール変換（すなわち、デカバー）を実行するようにＦＨＴ素子８２０をプログラムすることができる。ＦＨＴ素子８２０によってサポートされる最大のＦＨＴの長さが変換素子８３０が使ったバッファフライの数によって測定されて、より短い長さのＦＨＴは１つをバイパスさせることによって実行されるか、またはより多くのバッファフライに素子８３０を変えることができる。また、追加バッファフライ変換素子８３０を使うことによって、より長い長さのＦＨＴを実行することができる。
【０１５１】
図８Ｂに示す実施形態では、ＩＣＯＲとＱＣＯＲサンプルは同じバスの上でクロック周期を交替する際にＦＨＴ素子８２０に供給される。
【０１５２】
第１の相関サンプルがＦＨＴ素子８２０の前部に達するとき、明確にされたウォルシュカウンタ（図８Ｂでは、目立たない）によって時分割多重化は達成される。時分割多重化により、ＦＨＴ素子８２０をＩＣＯＲ、ＱＣＯＲサンプルの両方をデカバーしながら行うことができるようにハードウェアを共有することができる。他の実施形態では、ＩＣＯＲかＱＣＯＲサンプルのそれぞれのブロックをデカバーしながら行うように構成された各ＦＨＴ要素でＣＯＲとＱＣＯＲサンプルは２つのＦＨＴ要素に平行な状態で提供される．
図８Ｃはパイロット復調器８５０の具体的な実施形態のブロック図である。ＦＨＴ素子８２０からのデカバーＩＤＥＣとＱＤＥＣシンボル、複合パイロットＰＩおよびＰＱシンボルは、復調器８５０を操縦するために供給される。パイロットと共にそれはデカバー・シンボルをコヒーレントに復調する。以下のように、パイロット復調器が表現できる。
IDEM + jQDEM = (IDEC + jQDEC) (PI-jPQ) = (IDECPI + QDECPQ) + j(-IDECPQ + QDECPI).
式(3)=[dot(IQ、P)-jcross(IQ、P)]
以下のように、復調ＩＤＥＭとＱＤＥＭシンボルを表すことができる。
IDEM (IDECPI + QDECPQ) 式(4)
QDEM (IDECPQ + QDECPI). 式 (5)
復調器８５０の中では、デカバーＩＤＥＣとＱＤＥＣシンボルはそれぞれラッチ８５２ａと８５２ｃに供給される（例えば、クロックサイクルを交替することに関して）。ラッチ８５２ａからの出力は、ＩＤＥＣ、ＱＤＥＣシンボルを時間アラインするように、ラッチ８５２ｂによって更にラッチされている。ラッチ８５２ｂと８５２ｃからの出力は複合データシンボルを具備する。同様に、ＰＩとＰＱパイロット・シンボルはラッチ８５４ａと８５４ｂによってそれぞれラッチされる。ラッチ８５４ａと８５４ｂからの出力はそれぞれマルチプレクサ８５６ａと８５６ｂに供給される。ドット又はクロス乗積が実行されているかどうかによって、各マルチプレクサ８５６はＰＩかＰＱパイロット・シンボルを選択する。マルチプレクサ８５６ａと８５６ｂからの複合パイロット・シンボルは、それぞれ乗算器８６０ａと８６０ｂに供給される。また、それはラッチ８５２ｂと８５２ｃから複合データシンボルをそれぞれ受け取る。各乗算器８６０は、複合データシンボルの１つの成分（すなわち、ＩＤＥＣかＱＤＥＣ）と複合パイロット・シンボルの１つの成分（すなわち、ＰＩかＰＱ）との乗算を行い、結果の積をそれぞれのラッチ８６２に供給する。
【０１５３】
また、ラッチ８６２ａからの出力を、コントロールの信号ＣＲＯＳＳを受信する排他的ＯＲゲート８６４に供給する。そして、ラッチ８６２ｂからの出力、と排他的ＯＲゲート８６４からの出力は、シンボルを加算する加算器８６６に供給され、加算された出力をシンボルＡＣＣ８７０に供給する。
【０１５４】
式（４）から、乗算器８６０ａでＰＩパイロットシンボルとＩＤＥＣデータシンボルとを乗算し、そして乗算器８６０ｂでＰＱパイロットシンボルでＱＤＥＣデータシンボルとを乗算し、加算器８６６によって乗算器８６０ａと８６０ｂからの結果を結合して、復調ＩＤＥＭシンボルを発生することができる。同様にして、式（５）から、乗算器８６０ａでＰＱパイロットシンボルとＩＤＥＣデータシンボルとを乗算し、乗算器８６０ｂでＰＩパイロットシンボルとＱＤＥＣデータシンボルとを乗算し、そして乗算器８６０ａからの結果を反転し、加算器８６６によって乗算器８６０ｂと反転した結果と排他的なＯＲゲート８６４からの結果を結合して、復調ＱＤＥＭシンボルを発生することができる。そして、復調ＱＤＥＭシンボルを発生させるように、マルチプレクサ８５６ａおよび８５６ｂは、乗算器８６０ａと８６０ｂに供給されるＰＩとＰＱパイロット・シンボルをスワップし、排他的ＯＲゲート８６４は乗算器８６０ａからの結果を反転する。
【０１５５】
また、図８ＣはシンボルＡＣＣ８７０の具体的な実施形態のブロック図を示す。復調されたＩ、・・・、パイロット復調器８５０は順次、加算器８７２まで供給される。前の計算からのＩＰＲＥとＱＰＲＥシンボルはバッファ・デインターリーバ２３４から検索されて（例えば対になって）、ラッチ８７４に供給される。マルチプレクサ８７６は、ラッチ８７４に接続されて、ＡＮＤゲート８７８に供給するためにＩＰＲＥかＱＰＲＥシンボルを選択する。また、ＡＮＤゲート８７８は、もしシンボル蓄積が実行されないならばＡＮＤゲート８７８から出力をゼロにするコントロールの信号のＦＩＲＳＴを受信する。ＡＮＤゲート８７８からの出力は加算器８７２に供給されて、受信されたＩＤＥＭかＱＤＥＭシンボルで加算される。加算器８７２からの出力は、バッファ・デインターリーバ２３４に戻される蓄積された（すなわち、処理される）ＩｐＲＯ又はＱｐＲｏｓを具備する。
【０１５６】
図９は、処理トラヒックデータ、パイロットリファレンス、および他の通信データにプロセッサを使用することができるデータプロセッサ２３０の中のアキュムレータ５２６の具体的な実施形態のブロック図である。ユーザ端末では、受信信号の強いインスタンスを検索し、パイロットリファレンスをリカバーし、パワーコントロールビットなどを抽出するためにアキュムレータ５２６を使用することができる。ベースステーションでは、アキュムレータ５２６を上記の機能を実行するのに使用することができ、また、例えば、データ要求（ＤＲＣ）メッセージなどの他の信号情報に対して処理するのに使用することができる。
【０１５７】
図９に示す具体的な実施形態において、相関器５２２からの相関ＩＣＯＲとＱｃｏＲサンプルは、セットの８個のデカバー及び蓄積素子９１０ａから９１０ｈに供給される。異なった数のデカバー及び蓄積素子９１０を、発明の範囲内で使用することができる。各デカバー及び蓄積素子９１０内では、相関ＩＣＯＲかＱＣＯＲサンプルが、ウォルシュ発生器９１４からウォルシュシンボルを受信する排他的ＯＲゲート９１２に供給する。対応するウォルシュコードを関連ラッチ９１６にロードすることによって特定のウォルシュシンボルを発生させるように、ウォルシュ発生器９１４をプログラムすることができる。このようにして、８つの異なったウォルシュシンボルを有するＩｃｈｏｒとＱＣＯＲサンプルの特定のブロック上でデカバーを行うように、８個のデカバー及び蓄積素子９１０ａから９１０ｈをプログラムすることができる。
【０１５８】
フォワードリンク上では、パワー制御データを処理するのに１つのデカバー素子を使用することができる。リバースリンク上では、データレートコントロール（ＤＲＣ）データを復調して、ＤＦＴ（すなわち、速くない）としてＦＨＴを実行するのに、８つのデカバー素子を使用することができる。
【０１５９】
各デカバー及び蓄積素子９１０内では、排他的ＯＲゲート９１２がウォルシュシンボルによるデータサンプルのデカバーを実行し、デカバーサンプルをマルチプレクサ９２２の１つの入力に供給する。マルチプレクサ９２２のもう片方の入力は、相関器５２２からそれぞれの関連付けされたサンプル（すなわち、ＩＣＯＲ１／ＩＣＯＲ２／ＱＣＯＲ１／ｏｒＱＣＯＲ２）を受け取る。実行される特定のタスクによって、マルチプレクサ９２２は、加算器９２４までマルチプレクサ９２２からのデカバーサンプルか、又は関連付けされたサンプルのどちらかを供給する。
【０１６０】
加算器９２４は、以前にラッチされたサンプルをＡＤＤゲート９２６から受信し、受信されたサンプルを加算し、蓄積された出力を（直列に接続される）レジスタ９２８ａと９２８ｂの第１のセットと、（同様に、直列に接続される）レジスタ９３０ａと９３０ｂの第２のセットに供給する。ラッチ９２８ｂからのラッチ出力と制御信号ＦＬＵＳＨ／は、制御信号であれば、加算器９２６にゼロの値を供給するＡＮＤゲート９２６の入力に供給される。もし、制御信号ＦＬＵＳＨ／がｈｉｇｈであれば、ＦＬＵＳＨ／はｌｏｗであり、ラッチ出力される。
【０１６１】
ラッチ９３０ｂからのラッチ出力は蓄積されたシンボルを具備して、マルチプレクサ９４０の１つの入力に供給される。
【０１６２】
マルチプレクサ９４０がすべての８個のデカバー及び蓄積素子９１０ａから９１０ｈから蓄積されたシンボルを受け取り、受信されたシンボルを更にデータバス５１０と接続されるラッチ９４２に連続して供給する。そして、コントローラ２４０はラッチ９４２から蓄積されたシンボルを検索することができる。
【０１６３】
図９に示すように、相関ＩＣＯＲ及びＱＣＯＲサンプルは、デカバー及び蓄積素子９１０ｂの自乗器９５２に供給する、。
【０１６４】
自乗器９５２は受信されたサンプルを自乗して、自乗されたサンプルを、排他的ＯＲゲート９１２ｂからデカバーサンプルを受け取るマルチプレクサ９５４の１つの入力に供給する。そこて、マルチプレクサ９５４は自乗されたサンプル又はデカバーサンプルのいずれかを、制御信号ＳＱＵＡＲＥにより、マルチプレクサ９２２ｂに供給する。自乗器９５２は、信号リンクの品質を見積もるのに使用されるパイロットキャリアから干渉へのエネルギー評価の計算をサポートする。
【０１６５】
多くのタスクを実行するようにアキュムレータ５２６をプログラムすることができる。
【０１６６】
例えば、同時に８つまでの異なったチャンネルをデカバーするように、アキュムレータ５２６をプログラムすることができる。図９に示す実施形態では、相関ＩＣＯＲ、ＱＣＯＲサンプルが、時間分割多重方式（すなわち、ＩＣＯＲ／ＱＣＯＲ！ ＩＣＯＲ／ＱＣＯＲ等）で、各デカバー及び蓄積素子９１０に供給される。第１セットのラッチにおける２つのラッチ９２８ａと９２８ｂは、ＩＣＯＲとＱＣＯＲサンプルの時間分割多重蓄積（time division multiplexed accumulation）をサポートする。
【０１６７】
また、受信信号の強いインスタンスの検索を補助するようにアキュムレータ５２６をプログラムすることができる。例えば、その後のエネルギーの自乗に対する各８個のアキュムレータにおける異なるオフセットのためのＩ、Ｑベクトルを蓄積するために、アキュムレータ５２６を構成することができる。パイロットリファレンスがウォルシュコードゼロでカバーされているならば、デカバーは受信ユニットでは必要ない。実施形態では、デカバー及び蓄積素子９１０のそれぞれのセットで処理されるそれぞれのタイムオフセットで、同時に最大４つの異なったタイムオフセットを処理するように、アキュムレータ５２６をプログラムすることができる。
【０１６８】
発明のある実施形態では、マイクロコントローラ２３２は、コントローラ２４０で送出されたタスクを受信し、様々な素子の動作を指示して、受信ユニット２００、送出されたタスクを実行するために提供されている。動作の一連のステップ又は他の多くのタスクを含むように、各タスクを定義することができる。例えば、タスクは、特定の時間のウィンドウなどの中で強い信号インスタンスを捜し求めるために、特定のタイムオフセットのときに特定のマルチパスを処理するために送出されても良い。検索タスクは、指定されたＰＮオフセットのときに特定のタイム・インターバル（例えば、９６個のチップ）の間にわたってパイロット信号を関連させるように相関器５２２とアキュムレータ５２６を指示することによって、達成されても良い。また、タスクは、多重タイムオフセットなどで強い信号インスタンスを検索するためにマルチパスがすべて割り当てられたプロセスに送出されても良い。実施形態では、マイクロコントローラ２３２はそれぞれの受信されたタスクのために適切なタスク状態マシンを例示して、タスクの持続時間のためにタスク状態マシンを維持する。特定のタスクが処理されることによって、マイクロコントローラ２３２は下位の階層的なタスクのために更に１台以上の追加タスク状態マシンを例示しても良い。マイクロコントローラ２３２は、特定のタスクが完了するとき、コントローラ２４０に通知するように構成されても良い。
【０１６９】
検索タスクのために実行されるべき処理と、データ処理タスクと、信号処理タスクと、他のタスクは、以下の特許と特許アプリケーションにより詳細に記述される。なお、これらの全ては、本発明の指定代理人に譲渡され、本明細書に取り入れられている。
１）米国特許５，６４４，５９１と５，８０５，６４８「ＣＤＭＡコミュニケーションシステムにおける検索・獲得を行うための方法及び装置（METHOD AND APPARATUS FOR PERFORMING SEARCH ACQUISITION IN A CDMA COMMUNICATIONS SYSTEM)」
２）米国特許５，８６７，５２７と５，８６７，５２７「ＢＵＲＳＴＹ信号の検索方法（METHOD OF SEARCHING FOR A BURSTY SIGNAL）」
３）米国特許５，７６４，６８７「拡散スペクトル多重アクセス通信システムのための移動体復調機構（MOBILE DEMODULATOR ARCHITECTURE FOR A SPREAD SPECTRUM MULTIPLE ACCESS COMMUNICATION SYSTEM）」
４）米国特許５，５７７，０２２「セルラー通信システムに対するパイロット信号検索技術（PILOT SIGNAL SEARCHING TECHNIQUE FOR A CELLULAR COMMUNICATIONS SYSTEM）」
５）米国特許５，６５４，９７９「拡散スペクトルマルチアクセス通信システムに対するセルサイト復調機構（CELL SITE DEMODULATION ARCHITECTURE FOR A SPREAD SPECTRUM MULTIPLE ACCESS COMMUNICATION SYSTEMS）」
６）米国特許出願０８／９８７，１７２「マルチチャンネル復調器（MULTI CHANNEL DEMODULATOR）」（１９９７年１２月９日出願）
７）米国特許出願０９／２８３， ０１０「プログラム可能な適合フィルタ検索器（PROGRAMMABLE MATCHED FILTER SEARCHER）」（１９９９年３月３１日出願）
図１０は、受信ユニット２００、（例えば、バッファ２２４とデータプロセッサ２３０）素子の動作の制御に使用されるマイクロコントローラ２３２の具体的な実施形態のブロック図である。マイクロコントローラ２３２は、カウンタ１０１４とラッチ１０１６ａと１０１６ｂとに接続されたシーケンスコントローラ１０１２を含む。カウンタ１０１４とラッチ１０１６ａは、それぞれ更にデータバス５１０と接続されたラッチ１０１６ｃと１０１６ｄに更に接続される。
【０１７０】
ラッチ１０１６ｂは、マイクロコントローラ２３２の状態を格納して、シーケンスコントローラ１０１２に統合することができる。ラッチ１０１６ｄは、データバス５１０からコントローラ２４０によって送出されたタスクを記述したワードを受け取る。
【０１７１】
ラッチ１０１６ｃは、送出されたタスクに適用される１つ以上のパラメータ値をデータバス５１０から受信する。そのようなパラメータ値は、例えば検索機能が実行されることになっているタイム・インターバルを指定しても良い。
【０１７２】
タスクの実行の間、カウンタ１０１４は、指定されたタイム・インターバルをカウントダウンして、タイム・インターバルの終わりで示している信号をシーケンスコントローラ１０１２に供給する。
【０１７３】
実施形態では、設計を簡素化して、回路の複雑さとコストを減少させるために、シーケンスコントローラ１０１２は組合わせ論理を使用して実現される。前記論理は、送出されたタスクを通して系列に使用される必要なタスク状態マシンを実現する。それぞれのタスク状態マシンが、受信ユニット２００内の様々な素子、例えば、バッファ２２４、相関器５２２、シンボル復調・結合器５２４、アキュムレータ５２６、バッファ・デインターリーバ２３４の動作を指示する適切な制御信号を供給する。制御信号は、様々な機能を介して配列し（sequence）、送出されたタスクを実行するために、バッファと処理素子を制御する。例えば、制御信号は、バッファ２２４とバッファ・デインターリーバ２３４に供給されるマルチプレクサへの適切な入力を選択するために、図６Ｃ（例えば、マルチプレクサ６１２、６２２、および５４６）における様々なマルチプレクサを制御する。シーケンスコントローラ１０１２は、必要なアドレスを発生させるように更に様々なアドレス発生器５１２と５４２の動作を指示する。
【０１７４】
図１１Ａは、ゼロのタイムオフセットに対するデータプロセッサ２３０によるデータサンプルの処理のためのタイミング図である。この例では、２個のデータサンプルがそれぞれのチップ期間で利用可能で、それぞれのデータサンプルは４ビットの分解能を有する。動作が読み出される各３２ビットについて、８チップ期間に対するいずれかの１６個の複合ＩＰＮとＱＰＮサンプルか、２チップ期間に対する４個の複合データサンプルをバッファ２２４から検索することができる。
【０１７５】
第１のクロック周期で、８個のチップの複合ＰＮサンプルは、バッファ２２４から検索されて、相関器７３２内でラッチ７３２に提供される（図７Ａ参照）。第２のクロック周期で、０．０、０．５、１．０、および１．５のタイムオフセットに対応する最初の２個のチップのデータサンプルは、それぞれバッファ２２４から検索されて、ラッチ７１２ａ、７１２ｂ、７１２ｃ、および７１２ｄにラッチされる。第３のクロック周期では、ラッチ７１２内のサンプルがラッチ７１４によって再びラッチされ、２．０、２．５、３．０、および３．５のタイムオフセットに対応する次の２個のチップのデータサンプルは、それぞれバッファ２２４から検索されて、ラッチ７１２ａ、７１２ｂ、７１２ｃ、および７１２ｄによってラッチされる。第４のクロック周期では、乗算器７２０ａと７２０ｂは、相関器５２２中で、０．０と０．５のタイムオフセットに対応する最初のチップのデータサンプルを、それぞれ関連付ける。５番目のクロック周期では、相関器５２２はアイドリングされる。６番目のクロック周期では、乗算器７２０ｃと７２０ｄは、それぞれ１．０のタイムオフセットと１．５に対応する第２のチップのデータサンプルを関連付ける。クロック周期７から１０の処理は、クロック周期３から６の処理と同様である。ＰＮサンプルの次のセットが必要とされ、検索されるまで、データ処理は同様の方法で更に続く。
【０１７６】
図１１Ｂは、１．５のタイムオフセットに対するデータプロセッサ２３０でのデータサンプルの処理のためのタイミング図である。実施形態では、データサンプルは、偶数のチップインデックス（例えば、０、２、４など）で開始して、バッファ２２４から検索される。したがって、特定のマルチパスに対するタイムオフセットを整数部分と少数点以下に分解することができる。整数部分はデータサンプルを取る特定の均等なチップインデックスを示す。少数点以下は、検索されたデータサンプルでの特定の半分のチップオフセットを示す。
【０１７７】
図１１Ｂに示すように、ＰＮサンプルとデータサンプルは、ゼロのタイムオフセットのように同様の方法によるバッファ２２４から検索される。しかしながら、第３のクロック周期では、データ処理は１．５のタイムオフセットに対応するデータサンプルに実行される。具体的に、乗算器７２０ｄと７２０ａは１．５と２，０のタイムオフセットのデータサンプルをそれぞれ関連付ける。同様に、第５のクロック周期では、乗算器７２０ｂと７２０ｃはそれぞれ２．５と３．０のタイムオフセットのデータサンプルを関連付ける。
【０１７８】
そして、データ処理は同様の方法で続く。
【０１７９】
通信システムのユーザ端末又はベースステーションで上で記述された受信ユニットを、有利に使用することができる。フォワード又はリバースリンクに対する信号処理は異なっていても良く、実現される特定のＣＤＭＡ規格かシステムに通常依存する。
【０１８０】
また、ユーザ端末に対する条件はベースステーションへのそれらと異なるものでも良い。例えば、ユーザ端末は１つのベースステーションからの単一のトランスミッション又は多重ベースステーションからの余分なトランスミッションを通常処理しなければならないが、ベースステーションには、複数のユーザ端末からの多重（異なる）送信を同時に処理することが通常要求される。したがって、受信ユニットは、特にそれが使用される特定のアプリケーションのために通常設計される。
【０１８１】
１個以上のアプリケーションの特定の集積回路（ＡＳＩＣｓ）、デジタル信号プロセッサ、コントローラ、マイクロコントローラ、マイクロプロセッサ、この場所に記述される機能を実行するように設計された他の電子ユニット及びそれらの組合わせ内で、受信ユニット２００（例えば、アドレス発生器２２０、入力データインターフェース２２２、バッファ２２４、データプロセッサ２３０、マイクロコントローラ２３２、コントローラ２４０など）に対する上記の素子を実現することができる。１つ以上のランダムアクセスメモリー（ＲＡＭｓ）、ダイナミックＲＡＭｓ（ＤＲＡＭｓ）、フラッシュメモリ、または他のメモリ技術の装置の中にバッファ２２４とバッファ・デインターリーバ２３４を実現することができる。
【０１８２】
また、バッファ２２４とバッファ・デインターリーバ２３４が、受信ユニット２００の他の素子を実現するのに使用された同じ集積回路の中に実現されても良い。
【０１８３】
明確にするために、発明の多くの局面と実施形態は特にＨＤＲ ＣＤＭＡシステムのフォワードリンクデータ伝送の内容で記述している。そして、しかしながら、また、発明は、リバースリンクデータ通信や他の通信システム（例えば、ＩＳ−９５ＣＤＭＡシステム、Ｗ−ＣＤＭＡシステムなど）で使用されても良い。
【０１８４】
好ましい実施形態の以上の記述により、いかなる当業者にとっても、本発明を成し、または使用することが可能になる。これらの実施形態の様々な変更例は、当業者に対して明らかであって、この場所に定義される一般的な原理は他の実施形態に発明的な能力の使用なしで適用されても良い。したがって、本発明がここで示された実施形態に制限されることを意図しておらず、ここに開示された原理及び新しい特徴と一致した最も広い範囲と一致する。
【０１８５】
【発明の効果】
本発明によれば、従来の設計より多くの利点を有する精密かつ簡潔な復調器の技術を提供できる。
【図面の簡単な説明】
【図１】 通信システムの簡易化されたブロック図。
【図２】 復調された信号を受信し、処理するための適当な受信ユニットの具体的な実施形態のブロック図。
【図３】 高データレート（ＨＤＲ）ＣＤＭＡシステムに従ったフォワードリンク伝送のためのデータフレーム形式の図。
【図４】 ＨＤＲ ＣＤＭＡシステムにおけるフォワードリンクデータ伝送を処理するのに使用可能な受信データプロセッサの実施形態のブロック図。
【図５】 本発明のデータプロセッサの具体的な実施形態のブロック図。
【図６Ａ】 ＰＮサンプルのデータサンプルの書くことバッファとバッファからの読み出し、書き込みおよびバッファとバッファからの読み出しを示す図。
【図６Ｂ】 ＰＮサンプルのデータサンプルの書くことバッファとバッファからの読み出し、書き込みおよびバッファとバッファからの読み出しを示す図。
【図６Ｃ】 図２と図５で示される受信機設計のためのデータバッファリングの具体的な実施形態のブロック図。
【図７Ａ】 図５のデータプロセッサ内の相関器の具体的な実施形態のブロック図、。
【図７Ｂ】 複合逆拡散を実行することができる乗算器の具体的な実施形態のブロック図。
【図７Ｃ】 直線補間を示す図。
【図７Ｄ】 補間器の具体的な実施形態のブロック図。
【図８Ａ】 図５のデータプロセッサ内のシンボル復調・結合器の具体的な実施形態のブロック図。
【図８Ｂ】 高速アダマール変換（ＦＨＴ）素子の具体的な実施形態のブロック図。
【図８Ｃ】 パイロット復調器の具体的な実施形態のブロック図。
【図９】 処理トラヒックデータ、パイロットリファレンス、および他の通信データに使用されるアキュムレータの具体的な実施形態のブロック図。
【図１０】 受信ユニットの素子の動作を制御するのに使用可能なマイクロコントローラの具体的な実施形態のブロック図。
【図１１Ａ】 ゼロと１．５のタイムオフセットに対するデータプロセッサによるデータサンプルの処理のためのタイミング図。
【図１１Ｂ】 ゼロと１．５のタイムオフセットに対するデータプロセッサによるデータサンプルの処理のためのタイミング図。
【符号の説明】
１００…通信システム
１１０…送信ユニット
１１２…データソース
１１４…送信データプロセッサ
１１６…送信機
１１８…アンテナ
１３０…受信ユニット
１３２…アンテナ
１３４…受信機
１３６…受信データプロセッサ
１３８…データ・シンク
２００…受信ユニット
２１２…アンテナ
２１４…フロントエンドユニット
２１６…ＡＤＣ
２１８…クロック発生器
２２０…アドレス発生器
２２２…データインターフェース回路
２２２…入力データインターフェース
２２４…バッファ
２３０…データプロセッサ
２３２…マイクロコントローラ
２３４…バッファ・デインターリーバ
２３６…アドレス発生器
２４０…コントローラ
２６０…デコーダ
２６２…データ・シンク

Claims (46)

1. 無線通信システムにおける受信システムにおいて、
   特定のサンプルレートでデジタル化されたサンプルを受信して、格納する第１のバッファと、
   前記第１のバッファに接続され、前記第１のバッファからのデジタル化されたサンプルのセグメントを検索し、特定のパラメータ値でそれぞれ検索されたセグメントを処理するものであって、サンプルレートより高い周波数を有する処理クロックに基づいて動作するデータプロセッサと、
   前記データプロセッサと接続され、前記データプロセッサにタスクを送出して、前記データプロセッサからの信号データを処理するコントローラと、
   前記コントローラに接続され、送出されたタスクを受信し、制御信号のセットを発生して、送出されたタスクを実行するように前記第１のバッファとデータプロセッサの動作を指示し、前記コントローラを該送出されたタスクの実行から解放するマイクロコントローラと、を備え、
   前記マイクロコントローラは、送出されたタスク及び送出されたタスクに適用される１つ以上のパラメータをラッチするラッチ回路のセットと、それぞれのラッチに接続された少なくとも一つのカウンターと、前記カウンターがラッチに格納された値に基づいて供給する、少なくとも１つのインジケータ信号と送出されたタスクとを受信して、前記制御信号のセットを発生するシーケンスコントローラとを含むことを特徴とする無線通信システムにおける受信ユニット。
2. 請求項１に記載の受信ユニットにおいて、前記データプロセッサのクロック周波数は、サンプルレートよりも少なくとも１０倍高いことを特徴とする受信ユニット。
3. 請求項１に記載の受信ユニットにおいて、前記受信ユニットは高データ信号速度（ＨＤＲ）ＣＤＭＡシステムで動作するように構成されていることを特徴とする受信ユニット。
4. 請求項１に記載の受信ユニットにおいて、
   前記コントローラは、前記データプロセッサによって処理された多重信号インスタンスの１つの動きを追跡する時間追跡ループを有し、前記時間追跡ループに応答して前記多重信号インスタンスの１つを含む前記第１のバッファ内のデジタル化サンプルのセグメントを検索するのに使用されるタイムオフセットを発生することを特徴とする受信ユニット。
5. 請求項１に記載の受信ユニットにおいて、
   前記データプロセッサは、ＰＮ逆拡散（despreading）系列の当該セグメントでデジタル化サンプルの検索されたセグメントを逆拡散して、相関サンプルを供給する相関器を含み、
   前記相関器は、逆拡散サンプルを受信し、補間して、相関サンプルとして供給される補間されたサンプルを発生する補間器を含み、
   補間器は１対以上のスケーリング素子と１以上の加算器とを含み、各スケーリング素子は、特別の利得でそれぞれの逆拡散サンプルを受信し、スケーリングして、スケーリングされたサンプルを発生させ、各加算器は、スケーリング素子のそれぞれの対に接続され、スケーリング素子の対からのスケーリングされたサンプルを受信し加算して補間されたサンプルを発生することを特徴とする受信ユニット。
6. 請求項１に記載の受信ユニットにおいて、前記コントローラは、処理されるそれぞれの信号インスタンス（signal instance）についてパイロット処理と時間追跡を実行することを特徴とする受信ユニット。
7. 請求項１に記載の受信ユニットにおいて、前記コントローラは、処理されるそれぞれの信号インスタンスのロック検出を実行することを特徴とする受信ユニット。
8. 請求項１に記載の受信ユニットにおいて、前記コントローラは、デジタル化サンプルの周波数追跡を実行することを特徴とする受信ユニット。
9. 請求項８に記載の受信ユニットにおいて、信号の多重インスタンスを受信して、デジタル化サンプルを供給する受信機を更に具備することを特徴とする受信ユニット。
10. 請求項１に記載の受信ユニットにおいて、前記データプロセッサは、ＰＮ逆拡散（despreading）系列の当該セグメントを有するデジタル化サンプルの検索されたセグメントを逆拡散して、関連付けされたサンプルを供給する相関器を含むことを特徴とする受信ユニット。
11. 請求項１０に記載の受信ユニットにおいて、前記シンボル復調・結合器は、１つ以上のチャネル化コードを有する関連付けされたサンプルを受信しデカバーするデカバー素子を含み、デカバー・シンボルを供給することを特徴とする受信ユニット。
12. 請求項１１に記載の受信ユニットにおいて、前記チャネル化コードはプログラム可能でありパラメータ値によって定義される長さを有するウォルシュコードであることを特徴とする受信ユニット。
13. 請求項１２に記載の受信ユニットにおいて、前記デカバー素子はＬ段階を有する高速アダマール変換（ＦＨＴ）素子で実現されることを特徴とする受信ユニット。
14. 請求項１２に記載の受信ユニットにおいて、前記デカバー素子はＬ段階を有する高速アダマール変換（ＦＨＴ）素子で実現されることを特徴とする受信ユニット。
15. 請求項１４に記載の受信ユニットにおいて、前記ＦＨＴ素子は、交番クロック周期上の同相かつ直交する相関サンプルを受信して、処理することを特徴とする受信ユニット。
16. 請求項１４に記載の受信ユニットにおいて、前記ＦＨＴ素子は、１、２、４、８、１６、３２、６４、または１２８の長さの１つ以上のウォルシュシンボルでデカバーを行うことを特徴とする受信ユニット。
17. 請求項１２に記載の受信ユニットにおいて、前記シンボル復調・結合器は、デカバー素子と接続されるパイロット復調器を更に含み、パイロット・シンボルでデカバー・シンボルを復調して、復調シンボルを供給することを特徴とする受信ユニット。
18. 請求項１７に記載の受信ユニットにおいて、前記シンボル復調・結合器は、パイロット復調器と接続され、多重信号インスタンス（multiple signal instances）から復調シンボルを蓄積して処理されたシンボルを供給するシンボル・アキュムレータを更に含むことを特徴とする受信ユニット。
19. 請求項１０に記載の受信ユニットにおいて、前記データプロセッサは、前記相関器と接続され、関連付けされたサンプルを受信し、処理して、蓄積された結果を供給するアキュムレータを更に含むことを特徴とする受信ユニット。
20. 請求項１９に記載の受信ユニットにおいて、アキュムレータは複数の累積素子を含み、各累積素子は特定のタイムオフセットに対するパイロット信号評価を供給することを特徴とする受信ユニット。
21. 請求項１９に記載の受信ユニットにおいて、前記アキュムレータは、プログラム可能なタイム・インターバルにわたって関連付けされたサンプルを蓄積して、パイロット信号評価を供給することを特徴とする受信ユニット。
22. 請求項１１に記載の受信ユニットにおいて、前記データプロセッサは、シンボル復調・結合器と接続され、処理されたシンボルを格納する第２のバッファを更に含むシンボル・アキュムレータを更に含むことを特徴とする受信ユニット。
23. 請求項２２に記載の受信ユニットにおいて、前記第２のバッファは、入力順番と異なる出力順番で処理されたシンボルをその後の信号処理素子に供給し、処理されたシンボルのデインターリーブを供給することを特徴とする受信ユニット。
24. 請求項２３に記載の受信ユニットにおいて、前記第２のバッファは少なくとも２つのセクションを含み、１つのセクションは処理中の現在のパケットに対する処理されたシンボルを格納し、他のセクションは次の信号処理素子に供給される先の処理パケットに対して処理されたシンボルを格納することを特徴とする受信ユニット。
25. 請求項１０に記載の受信ユニットにおいて、前記相関器は、Ｋ個の複合デジタル化サンプル（K complex digitized samples）までのセットを同時に逆拡散するＫ個の乗算器のセットを含むことを特徴とする受信ユニット。
26. 請求項２５に記載の受信ユニットにおいて、前記相関器は、Ｋ個の乗算器のセットと接続されたＫ個の乗算器のセットを含み、各加算器は２つの乗算器から受信するサンプルの対を受信し、加算することを特徴とする受信ユニット。
27. 請求項１０に記載の受信ユニットにおいて、前記相関器は、逆拡散サンプルを受信し、補間して、相関サンプルとして供給される補間されたサンプルを発生する補間器を含むことを特徴とする受信ユニット。
28. 請求項１に記載の受信ユニットにおいて、前記コントローラは、処理される各信号インスタンス用のタイミング状態マシンを例示する（instantiate）ことを特徴とする受信ユニット。
29. 請求項２８に記載の受信ユニットにおいて、各例示されたタイミング状態マシンは処理される信号インスタンスの移動を追跡する時間追跡ループ（time tracking loop）を含むことを特徴とする受信ユニット。
30. 請求項１に記載の受信ユニットにおいて、前記コントローラは、受信されたタイミング信号に応答して、タイミング信号を受信して、デジタル化サンプルのセグメントの処理を開始することを特徴とする受信ユニット。
31. 請求項３０に記載の受信ユニットにおいて、タイミング信号はコントローラによって供給された比較値に基づいて発生することを特徴とする受信ユニット。
32. 請求項３０に記載の受信ユニットにおいて、前記タイミング信号は、特定数のデジタル化サンプルが第１のバッファに格納されたことを示すものであることを特徴とする受信ユニット。
33. 請求項１に記載に記載の受信ユニットにおいて、３２ビット以上のワードは第１のバッファに書き込まれているか、またはそれぞれのバッファのアクセスに対する第１のバッファから読み出されることを特徴とする受信ユニット。
34. 請求項１の受信ユニットにおいて、第１のバッファは、デジタル化サンプルの２つ以上のパケットを格納することを特徴とする受信ユニット。
35. 請求項１の受信ユニットにおいて、第１のバッファは、さらに疑似ランダム信号（ＰＮ）サンプルを格納することを特徴とする受信ユニット。
36. 請求項１に記載の受信ユニットにおいて、処理クロックは、サンプルレートよりも少なくとも１０倍より高い周波数であり、サンプルレートは処理クロックと非同期であることを特徴とする受信ユニット。
37. 請求項１に記載の受信ユニットにおいて、第１のバッファに接続され、デジタル化サンプルを受け取って、不要なサンプルを捨てて、サンプルを効率的な格納に適したワードに組み立てるデータインターフェースを更に具備することを特徴とする受信ユニット。
38. 請求項１に記載の受信ユニットにおいて、前記マイクロコントローラは、処理される各タスクのためにタスク状態マシンを例示することを特徴とする受信ユニット。
39. 請求項１に記載の受信ユニットにおいて、少なくとも１つのパラメータ値はプログラム可能であることを特徴とする受信ユニット。
40. 無線通信システムにおける受信信号の処理方法において、
    第１のバッファ中の受信信号のデジタル化サンプルをバッファリングすることと、
    第１のバッファ中からデジタル化サンプルのセグメントを検索して、検索されたセグメントのそれぞれをパラメータ値の特定のセットで処理することと、
    データプロセッサ用のタスクを送出して、検索されたセグメントを処理すると共に、データプロセッサからの信号データを処理することと、
    送出されたタスクを受信すると共に、送出されたタスクを実行するために第１のバッファとデータプロセッサの動作を指示するための制御信号のセットを生成することと、
    送出されたタスクとこの送出されたタスクに適用される１つ以上のパラメータ値をラッチすることと、
    ラッチに格納された値に基づいてインジケータ信号を提供することと、
    少なくとも１つのインジケータ信号と送出されたタスクとを受信して制御信号のセットを生成することと、を具備することを特徴とする受信信号の処理方法。
41. 請求項４０に記載の方法において、前記セグメントの処理は、デジタル化サンプルの検索されたセグメントをＰＮ（疑似ランダムノイズ）逆拡散系列で逆拡散して相関サンプルを供給することを含むことを特徴とする受信信号の処理方法。
42. 請求項４１に記載の方法において、前記処理は、１つ以上のチャネル化コードで相関サンプルをデカバーして、デカバー・シンボルを供給することを更に含むことを特徴とする受信信号の処理方法。
43. 請求項４２に記載の方法において、前記処理は、パイロット・シンボルでデカバー・シンボルを復調して復調シンボルを供給することを更に含むことを特徴とする受信信号の処理方法。
44. 請求項４３に記載の方法において、前記処理は、多重化信号インスタンスから復調シンボルを蓄積して、前記処理されたシンボルを供給する。
45. 請求項４０に記載の方法において、
    デジタルサンプルが、サンプルレートで受信され、処理され、デジタル化され、信号インスタンスは、サンプルレートよりも高い周波数を有する処理クロックでデータプロセッサにより処理され、
    前記サンプルレートは処理クロックと非同期であり、
    前記方法は、デジタル化サンプルのチップレートを追跡することと、指定されたロケーションで起動する前記第１のバッファに、デジタル化サンプルを書きこむのに使用される信号を供給することを更に具備することを更に含むことを特徴とする受信信号の処理方法。
46. 請求項４０に記載の方法において、前記信号インスタンスの処理は、
    ＰＮ逆拡散系列の一致するセグメントでデジタル化サンプルの検索されたセグメントを逆拡散して相関サンプルを供給することと、
    前記相関サンプルを１以上のチャンネル化コードでデカバーして、デカバー・シンボルを供給することと、
    パイロット信号で前記デカバー・シンボルを復調して復調シンボルを供給することと、
    多重化信号インスタンスからの前記復調シンボルを累積して処理シンボルを供給することをさらに具備することを特徴とする受信信号の処理方法。

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