JP4115752B2 - 電流切替回路 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
この発明は、一般に、例えば、ＣＭＬ（current mode logic）モードのセレクタ回路に使用されて出力データの切替を行う電流切替回路のように、Ｓｉ−ＣＭＯＳを形成するｐチャネルＭＯＳトランジスタとｎチャネルＭＯＳトランジスタ、又は、Ｓｉ−ＢＪＴ（bipolar junction transistor）で使用されるｐｎｐバイポーラトランジスタやｎｐｎバイポーラトランジスタで構成されるインバータを用いた電流切替回路に関し、特に、構成トランジスタの耐圧よりも大きい電源電圧を使用する場合においても、各トランジスタへの印加電圧が耐圧以下になることが保証されるように構成した電流切替回路に関する。
【０００２】
【従来の技術】
近年、Ｓｉ−ＣＭＯＳプロセスやＳｉ−ＢＪＴプロセスの微細化が進み、Ｓｉ−ＣＭＯＳやＳｉ−ＢＪＴはＧａＡｓ系デバイスに匹敵又はそれ以上の高速応答特性を有するに至っている。その用途は数ＧＨｚを越える光通信用ＩＣや無線通信用ＩＣに急速に展開し、システムの低コスト化を実現する上でのキーデバイスになってきている。
【０００３】
トランジスタの微細化による高速化は、素子耐圧の低下を伴う。これまで、回路の信頼性を確保するために、システム毎に規定される電源電圧からレギュレータ等により素子耐圧以下に回路の電源電圧を下げるのが一般的であった。しかしながら、差動回路のようにスイッチングトランジスタと電流源トランジスタが縦積み構成になっている回路において耐圧近い出力振幅を要求された場合、回路の電源電圧は素子耐圧より高く設定せざるを得ない。
【０００４】
このような状況下において、差動回路と電流切替回路を組合せて使用した場合、インバータの入力信号に応じて、ｐチャネルＭＯＳトランジスタ（以下、「ｐＭＯＳトランジスタ」と呼ぶ）又はｐｎｐバイポーラトランジスタとｎチャネルＭＯＳトランジスタ（以下、「ｎＭＯＳトランジスタ」と呼ぶ）又はｎｐｎバイポーラトランジスタのいずれかには耐圧以上の電圧が確実に印加される結果、素子が破壊されると言う問題があった。
【０００５】
ＣＭＯＳを用いた従来の電流切替回路の構成の一例を図１７に示す。図１７の従来の電流切替回路は、正電圧Ｖｄｄを有する正電源１、負電圧Ｖｓｓを有する負電源２、信号入力端子ＩＮ、信号出力端子ＯＵＴ１とＯＵＴ２、出力電流を信号出力端子ＯＵＴ１に供給するｎＭＯＳトランジスタＱ１、Ｑ２及びＱ１０と、抵抗Ｒ１を有し、ｎＭＯＳトランジスタＱ２に流れるドレイン電流を決める抵抗素子１１を備える。従来の電流切替回路は、更に、ＣＭＯＳインバータを構成するｐＭＯＳトランジスタＱ３とｎＭＯＳトランジスタＱ４、出力電流を信号出力端子ＯＵＴ２に供給するｎＭＯＳトランジスタＱ５及びＱ１３と、抵抗Ｒ２を有し、ｎＭＯＳトランジスタＱ５に流れるドレイン電流を決める抵抗素子１２を備える。
【０００６】
図１７の従来の電流切替回路において、例えば、正電源１は接地されている一方、負電源２には、トランジスタＱ１〜Ｑ５の閾値電圧Ｖｔｈ（例えば、Ｖｔｈ＞０）に対して、（｜Ｖｓｓ｜＞２×Ｖｔｈ）の関係を満たす負電圧Ｖｓｓが供給されているとする。まず、信号入力端子ＩＮが、例えば、正電圧Ｖｄｄを受けることによりＨレベルである場合を考える。この場合、トランジスタＱ１とＱ２のゲート・ソース間電圧Ｖｇｓ１とＶｇｓ２は、閾値電圧Ｖｔｈより大きくなるので、トランジスタＱ１とＱ２がオンとなるから、共に、ドレイン電流Ｉｄ２が流れる。ドレイン電流Ｉｄ２は、抵抗素子１１の抵抗Ｒ１と抵抗素子１１の両端の電圧によって決まる。
【０００７】
ドレイン電流Ｉｄ２に応じて発生したトランジスタＱ２のゲート電圧Ｖｇ２（≠Ｖｓｓ）がトランジスタＱ１０のゲート端子に印加され、ゲート・ソース間電圧に応じてドレイン電流Ｉｄ１０が流れる。トランジスタＱ１０のドレイン電圧が飽和領域でバイアスされていると、ドレイン電流Ｉｄ１０は、トランジスタＱ２のゲート幅Ｗｑ２のトランジスタＱ１０のゲート幅Ｗｑ１０に対する比（Ｗｑ２／Ｗｑ１０）によって大略決定され、（Ｉｄ１０＝Ｉｄ２×（Ｗｑ１０／Ｗｑ２））の関係が得られる。電流出力端子ＯＵＴ１にはドレイン電流Ｉｄ１０が流れ込む。
【０００８】
信号入力端子ＩＮは、又、ＣＭＯＳインバータを構成するｐＭＯＳトランジスタＱ３とｎＭＯＳトランジスタＱ４のゲート端子にも接続されている。信号入力端子ＩＮが正電圧Ｖｄｄを有するので、ｐＭＯＳトランジスタＱ３のゲート・ソース間電圧Ｖｇｓ３が閾値電圧Ｖｔｈより小さいから、ｐＭＯＳトランジスタＱ３はオフとなる一方、ｎＭＯＳトランジスタＱ４のゲート・ソース間電圧Ｖｇｓ４が閾値電圧Ｖｔｈより大きくなるので、ｎＭＯＳトランジスタＱ４はオンとなって、ドレイン電圧はＶｓｓまで降下する。
【０００９】
このように、ＣＭＯＳインバータからの出力、即ち、ｐＭＯＳトランジスタＱ３のドレイン端子とｎＭＯＳトランジスタＱ４のドレイン端子の結合点は電圧Ｖｓｓを有するので、抵抗素子１２とトランジスタＱ５には電流が流れないから、トランジスタＱ５のゲート電圧Ｖｇ５も電圧Ｖｓｓを有する。このトランジスタＱ５のゲート電圧Ｖｇ５（＝Ｖｓｓ）がトランジスタＱ１３のゲート電圧に印加されるので、トランジスタＱ１３のゲート・ソース間電圧Ｖｇ１３が閾値電圧Ｖｔｈよりも小さくなるから、トランジスタＱ１３にはドレイン電流が流れない。従って、電流出力端子ＯＵＴ２より流れ込む電流はない。
【００１０】
次に、信号入力端子ＩＮが、例えば、負電圧Ｖｓｓを受けることによりＬレベルである場合を考える。この場合、トランジスタＱ１及びＱ２と抵抗素子１１には電流が流れないので、出力端子ＯＵＴ１から流れ込む電流は発生しない。信号入力端子ＩＮが負電圧Ｖｓｓを有するので、ｐＭＯＳトランジスタＱ３のゲート・ソース間電圧Ｖｇｓ３が閾値電圧Ｖｔｈより大きくなるから、ｐＭＯＳトランジスタＱ３はオンとなる一方、ｎＭＯＳトランジスタＱ４のゲート・ソース間電圧Ｖｇｓ４が閾値電圧Ｖｔｈより小さくなるので、ｎＭＯＳトランジスタＱ４はオフとなって、ドレイン電圧はＶｄｄまで上昇する。従って、ＣＭＯＳインバータからの出力は正電圧Ｖｄｄを有する。
【００１１】
すると、抵抗素子１２の両端に電圧が印加されて、トランジスタＱ５にドレイン電流Ｉｄ５が流れる。ドレイン電流Ｉｄ５は、抵抗素子１２の抵抗Ｒ２と抵抗素子１２の両端の電圧によって決まる。ドレイン電流Ｉｄ５に応じて発生したトランジスタＱ５のゲート電圧Ｖｇ５はトランジスタＱ１３のゲート端子に供給され、トランジスタＱ１３のゲート・ソース間電圧Ｖｇｓ１３（＝Ｖｇ５−Ｖｓｓ）に応じて発生したドレイン電流Ｉｄ１３が出力端子ＯＵＴ２から流れ込む。
【００１２】
抵抗素子１１の抵抗Ｒ１と抵抗素子１２の抵抗Ｒ２を、（Ｉｄ２＝Ｉｄ５）の関係を満たすように設定することにより、入力信号により電流出力端子をＯＵＴ１とＯＵＴ２のどちらかに切替えたとしても、選択された出力端子に流れ込む電流はほぼ等しい量を切替えることができる。このように、電流切替回路は、入力電圧をＨレベル又はＬレベル設定することにより、トランジスタＱ２とＱ５のいずれに電流を流すかを切替えることができるので、出力端子ＯＵＴ１とＯＵＴ２からの出力電流を切替えることができる。
【００１３】
図１８は、図１７の従来の電流切替え回路をセレクタ回路に適用した一例を示す。図１８の従来のセレクタ回路は、夫々のソース端子が結合された差動対を構成するｎＭＯＳトランジスタＱ８とＱ９を備える。ｎＭＯＳトランジスタＱ１０は、ドレイン端子がｎＭＯＳトランジスタＱ８とＱ９の差動対のソース端子の結合点に接続され、ｎＭＯＳトランジスタＱ１０のゲート端子に入力される印加電圧に応じて差動対に流れる電流を決める電流源用ｎＭＯＳトランジスタとして働く。ｎＭＯＳトランジスタＱ１０のゲート電圧は、ｎＭＯＳトランジスタＱ２のゲート端子から供給される。
【００１４】
従来のセレクタ回路は、更に、夫々のソース端子が結合された差動対を構成するｎＭＯＳトランジスタＱ１１とＱ１２を備える。ｎＭＯＳトランジスタＱ１３は、ドレイン端子がｎＭＯＳトランジスタＱ１１とＱ１２の差動対のソース端子の結合点に接続され、ｎＭＯＳトランジスタＱ１３のゲート端子に入力される印加電圧に応じて差動対に流れる電流を決める電流源用ｎＭＯＳトランジスタとして働く。ｎＭＯＳトランジスタＱ１３のゲート電圧は、ｎＭＯＳトランジスタＱ５のゲート端子から供給される。従来のセレクタ回路は、更に、負荷抵抗Ｒ８を有し、トランジスタＱ８とＱ１１のドレイン端子と正電源１の間に接続された抵抗素子１８と、負荷抵抗Ｒ９を有し、トランジスタＱ９とＱ１２のドレイン端子と正電源１の間に接続された抵抗素子１９を備える。
【００１５】
又、従来のセレクタ回路は、更に、セレクタ回路へのデータ入力端子ＤＡ１、データ入力端子ＤＡ１と相補的なデータ入力端子ＤＡ２、別のデータ入力端子ＤＡ３、データ入力端子ＤＡ３と相補的なデータ入力端子ＤＡ４、セレクタ回路の信号出力端子Ｏ１と、信号出力端子Ｏ１と相補的な信号出力端子Ｏ２を備える。
【００１６】
信号入力端子ＩＮが、例えば、正電圧Ｖｄｄを受けることによりＨレベルである場合、トランジスタＱ２のゲート電圧Ｖｇ２（≠Ｖｓｓ）がトランジスタＱ１０のゲート端子に印加され、ゲート・ソース間電圧に応じてドレイン電流Ｉｄ１０が流れる。トランジスタＱ１０のドレイン電圧が飽和領域でバイアスされていると、ドレイン電流Ｉｄ１０は、トランジスタＱ２のゲート幅Ｗｑ２のトランジスタＱ１０のゲート幅Ｗｑ１０に対する比（Ｗｑ２／Ｗｑ１０）によって大略決定され、（Ｉｄ１０＝Ｉｄ２×（Ｗｑ１０／Ｗｑ２））の関係が得られる。
【００１７】
ドレイン電流Ｉｄ１０は、データ入力端子ＤＡ１とＤＡ２に入力される互いに相補的な信号電圧に応じて、トランジスタＱ８とＱ９のいずれに流れるか切替えられて、夫々のドレイン端子に接続されている抵抗素子１８又は１９に流れることにより、出力端子Ｏ１又はＯ２に電圧信号（出力電圧＝負荷抵抗Ｒ８又はＲ９×Ｉｄ１０）が出力される。一方、トランジスタＱ５のゲート電圧Ｖｇ５（＝Ｖｓｓ）がトランジスタＱ１３のゲート電圧に印加されるので、トランジスタＱ１３のゲート・ソース間電圧Ｖｇ１３が閾値電圧Ｖｔｈよりも小さくなるから、トランジスタＱ１３にはドレイン電流が流れない。従って、データ入力端子ＤＡ３とＤＡ４にいかなる信号が入力されても、トランジスタＱ１１とＱ１２を介して抵抗素子１８と１９に流れる電流は無く、データ入力端子ＤＡ３とＤＡ４への入力信号は、信号出力端子Ｏ１とＯ２から取り出された信号に何ら影響を及ぼさない。
【００１８】
逆に、信号入力端子ＩＮが、例えば、負電圧Ｖｓｓを受けることによりＬレベルである場合、トランジスタＱ１０のゲート電圧がＶｓｓ、トランジスタＱ１３のゲート電圧Ｖｇ３（≠Ｖｓｓ）となり、トランジスタＱ１３側に電流が流れるので、信号出力端子Ｏ１とＯ２から取り出された信号は、データ入力端子ＤＡ３とＤＡ４への入力信号にのみ依存し、データ入力端子ＤＡ１とＤＡ２への入力信号からは何ら影響を受けない。このように、図１８のセレクタ回路は、電流切替え回路への入力電圧をＨレベル又はＬレベルに設定することにより、トランジスタＱ１０とＱ１３のいずれに電流を流すかを切替えることができるので、データ入力端子ＤＡ１とＤＡ２の入力信号を使用するかデータ入力端子ＤＡ３とＤＡ４の入力信号を使用するかを選択することができる。
【００１９】
図１８に示すセレクタ回路の信頼性を考慮した場合、電源電圧（＝Ｖｄｄ−Ｖｓｓ）は、素子耐圧以下に設定することが通例であった。ここで、ドレイン・ソース間耐圧ＢＶｄｓ、ゲート・ドレイン間耐圧ＢＶｇｄとゲート・ソース間耐圧ＢＶｇｓが互いに大略等しい。例えば、ゲート長２．５μｍのＭＯＳトランジスタの場合、素子耐圧は２．５Ｖで電源電圧は２．５Ｖ以下に設定し、ゲート長１．８μｍのＭＯＳトランジスタの場合、素子耐圧は１．８Ｖで電源電圧は１．８Ｖ以下に設定していた。
【００２０】
これまで、回路の高速応答特性を改善するために、微細化による素子の高速応答化が進められているが、これに伴い素子耐圧が犠牲にされてきた。その一方、回路の出力振幅は、素子耐圧に関係無く一定のレベルが要求されている。近年、素子のさらなる高速応答化への要求から、素子耐圧を回路に要求される出力振幅と同等レベルにまで低下せざるを得なくなってきている。
【００２１】
図１８のセレクタ回路において信号出力端子Ｏ１とＯ２から素子耐圧に匹敵するようなできるだけ大きい出力振幅を得ようとすると、トランジスタＱ８、Ｑ９、Ｑ１１とＱ１２ドレイン・ソース間に素子耐圧と同程度のバイアス電圧を印加しなければならない。この場合、電源電圧（＝Ｖｄｄ−Ｖｓｓ）を、素子耐圧とトランジスタＱ１０とＱ１３のドレイン・ソース間電圧（飽和領域で動作するのに必要な電圧）との和に設定する必要がある。
【００２２】
この際、問題になるのが、電流切替回路内のＣＭＯＳインバータのｐＭＯＳトランジスタＱ３とｎＭＯＳトランジスタＱ４の素子耐圧である。信号入力端子ＩＮが、例えば、正電圧Ｖｄｄを受けることによりＨレベルである場合、トランジスタＱ３とＱ４のドレイン電圧はＶｓｓとなるので、トランジスタＱ３のドレイン・ソース間及びゲート・ドレイン間とトランジスタＱ４のゲート・ソース間及びゲート・ドレイン間に素子耐圧以上のバイアスが印加されるから、素子破壊が起こるという不具合を招く。
【００２３】
信号入力端子ＩＮが、例えば、負電圧Ｖｓｓを受けることによりＬレベルである場合、トランジスタＱ３とＱ４のドレイン電圧はＶｄｄとなるので、トランジスタＱ３のゲート・ソース間及びゲート・ドレイン間とトランジスタＱ４のドレイン・ソース間及びゲート・ドレイン間に素子耐圧以上のバイアスが印加されるから、やはり素子破壊が起こるという問題が生じる。
【００２４】
【発明が解決しようとする課題】
この発明は、従来技術の上記問題点を解決するためになされたもので、各素子の耐圧よりも大きな電源電圧を使用しても、各素子への印加電圧が耐圧以下になることが保証される電流切替回路を提供することを目的とする。
【００２５】
【課題を解決するための手段】
請求項１にかかる電流切替回路は、第１の電源と前記第１の電源より低電位の第２の電源の間に接続された相補型回路と、前記相補型回路に接続された１対のカレントミラー回路と、前記第１の電源と前記第２の電源の一方と前記相補型回路の間に接続されて、貫流するレベルシフト電流によって所定の電圧降下を前記相補型回路にもたらすレベルシフト回路とを備え、
入力信号に応じて、前記相補型回路が、前記カレントミラー回路の一方を、第１カレントミラー電流を送ることで有効にすると共に、前記カレントミラー回路の他方を無効にする第１状態と、前記カレントミラー回路の前記一方を無効にすると共に、前記カレントミラー回路の前記他方を、第２カレントミラー電流を送ることで有効にする第２状態とに前記カレントミラー回路を切替え、
前記第１カレントミラー電流と前記第２カレントミラー電流の少なくとも一方が前記レベルシフト電流として前記レベルシフト回路を貫流するものである。
【００２６】
請求項２にかかる電流切替回路は、前記レベルシフト回路を前記第１の電源と前記相補型回路の間に接続すると共に、前記第１カレントミラー電流と前記第２カレントミラー電流が、夫々、第１レベルシフト電流と第２レベルシフト電流として前記レベルシフト回路を貫流するものである。
【００２７】
請求項３にかかる電流切替回路は、前記レベルシフト回路を前記第１の電源と前記相補型回路の間に接続すると共に、前記第１カレントミラー電流と前記第２カレントミラー電流の一方が第１レベルシフト電流と第２レベルシフト電流の一方として前記レベルシフト回路を貫流し、
前記第１レベルシフト電流と前記第２レベルシフト電流の他方を送る電流経路を更に設けたものである。
【００２８】
請求項４にかかる電流切替回路は、前記レベルシフト回路を前記第２の電源と前記相補型回路の間に接続すると共に、前記第１カレントミラー電流と前記第２カレントミラー電流が、夫々、第１レベルシフト電流と第２レベルシフト電流として前記レベルシフト回路を貫流し、
所定のバイアスを確保するためのバイアス回路を、前記入力信号を受ける入力端子の近傍に更に設けたものである。
【００２９】
請求項５にかかる電流切替回路は、前記相補型回路をＣＭＯＳインバータによって形成したものである。
【００３０】
【発明の実施の形態】
以下に、この発明の各実施の形態を図面を参照して説明する。
【００３１】
実施の形態１．
図１は、この発明の実施の形態１にかかる電流切替回路を示す。この電流切替回路は、図１７の従来の電流切替回路と同様に、正電圧Ｖｄｄを有する正電源１、負電圧Ｖｓｓを有する負電源２、信号入力端子ＩＮ、信号出力端子ＯＵＴ１とＯＵＴ２、出力電流を信号出力端子ＯＵＴ１に供給するｎＭＯＳトランジスタＱ１、Ｑ２とＱ１０、抵抗Ｒ１を有し、ｎＭＯＳトランジスタＱ２に流れる第１電流（ドレイン電流）Ｉ１を決める抵抗素子１１、ＣＭＯＳインバータ２０を構成するｐＭＯＳトランジスタＱ３とｎＭＯＳトランジスタＱ４、出力電流を信号出力端子ＯＵＴ２に供給するｎＭＯＳトランジスタＱ５及びＱ１３と、抵抗Ｒ２を有し、ｎＭＯＳトランジスタＱ５に流れる第２電流（ドレイン電流）Ｉ２を決める抵抗素子１２を備える。
【００３２】
電流切替回路は、更に、抵抗Ｒ３を有し、正電源１とｐＭＯＳトランジスタＱ３の間に接続されている抵抗素子１３を備える。抵抗素子１３は、ＣＭＯＳインバータ２０に印加される電圧を耐圧以下にするように、所定の電圧降下をＣＭＯＳインバータ２０にもたらすレベルシフト回路として働く。
【００３３】
この電流切替回路において、抵抗素子１１とｎＭＯＳトランジスタＱ２及びＱ１０を有する第１カレントミラー回路と、抵抗素子１２とｎＭＯＳトランジスタＱ５及びＱ１３を有する第２カレントミラー回路が、１対のカレントミラー回路を形成する。
【００３４】
相補型回路として働くＣＭＯＳインバータ２０は、信号入力端子ＩＮへの入力信号に応じて、第１カレントミラー回路を、第１電流Ｉ１を送ることで有効にすると共に、第２カレントミラー回路を無効にする第１状態と、第１カレントミラー回路を無効にすると共に、第２カレントミラー回路を、第２電流Ｉ２を送ることで有効にする第２状態とにカレントミラー回路を切替える。又、第１カレントミラー回路を流れる第１電流Ｉ１と第２カレントミラー回路を流れる第２電流Ｉ２は、夫々、第１レベルシフト電流と第２レベルシフト電流として抵抗Ｒ３を貫流する。
【００３５】
電流切替回路において、例えば、正電源１は接地されている一方、負電源２には、トランジスタＱ１〜Ｑ５の閾値電圧Ｖｔｈ（例えば、Ｖｔｈ＞０）に対して、（｜Ｖｓｓ｜＞２×Ｖｔｈ）の関係を満たす負電圧Ｖｓｓが供給されているとする。信号入力端子ＩＮが、例えば、正電圧Ｖｄｄを受けることによりＨレベルである場合、カレントミラー回路が上記第１状態に設定されるので、トランジスタＱ１とＱ２の夫々のゲート・ソース間電圧Ｖｇｓ１とＶｇｓ２が、トランジスタＱ１〜Ｑ５の閾値電圧Ｖｔｈより大きくなるから、トランジスタＱ１とＱ２がオンとなる。その結果、第１電流Ｉ１がトランジスタＱ１とＱ２を流れる。
【００３６】
第１電流Ｉ１は、抵抗素子１３を介してトランジスタＱ１とＱ２を流れるので、トランジスタＱ１のドレイン電圧の正電源１の正電圧Ｖｄｄからの電圧降下は、第１電流Ｉ１と抵抗Ｒ３の積に等しい。一方、ＣＭＯＳインバータ２０の出力電圧は負電圧Ｖｓｓであるので、トランジスタＱ５はオフとなるから、第２電流Ｉ２はトランジスタＱ５を流れない。
【００３７】
逆に、信号入力端子ＩＮが、例えば、負電圧Ｖｓｓを受けることによりＬレベルである場合、カレントミラー回路が上記第２状態に設定されるので、トランジスタＱ２はオフとなるから、第１電流Ｉ１はトランジスタＱ２を流れない。一方、ＣＭＯＳインバータ２０の出力電圧は正電圧Ｖｄｄまで上昇するので、トランジスタＱ５はオンとなるから、第２電流Ｉ２がトランジスタＱ５を流れる。第１電流Ｉ１と第２電流Ｉ２が等しくなるように、抵抗Ｒ１とＲ２を設定すると、抵抗素子１３でのレベルシフト量が信号入力端子ＩＮへの入力信号に拘わらず一定に保たれる。
【００３８】
又、抵抗Ｒ３を、電源電圧（＝Ｖｄｄ−Ｖｓｓ）から抵抗１３でのレベルシフト量（第１電流Ｉ１と抵抗Ｒ３の積又は第２電流Ｉ２と抵抗Ｒ３の積）を減じた差が、素子耐圧、即ち、トランジスタＱ３とＱ４のドレイン・ソース間耐圧ＢＶｄｓとトランジスタＱ１のゲート・ドレイン間耐圧ＢＶｇｄ以下で、且つ、第１電流Ｉ１と抵抗Ｒ３の積又は第２電流Ｉ２と抵抗Ｒ３の積が、素子耐圧、即ち、トランジスタＱ１、Ｑ３とＱ４のゲート・ドレイン間耐圧ＢＶｇｄ以下となるように、抵抗Ｒ３を選択すれば、トランジスタＱ１、Ｑ３とＱ４は、常に、素子耐圧以下のバイアス状態で動作する。その結果、トランジスタＱ１、Ｑ３とＱ４を破壊することなく、最大で素子耐圧の２倍に相当する大きな電源電圧まで使用することができる。
【００３９】
この実施の形態では、トランジスタＱ１、Ｑ３とＱ４の耐圧以上の電源電圧を使用しても、トランジスタＱ１、Ｑ３とＱ４は、常に、耐圧以下のバイアス状態で動作することが保証される。
【００４０】
実施の形態２．
図２は、この発明の実施の形態２にかかる電流切替回路を示す。実施の形態１の電流切替回路において、信号入力端子ＩＮがＨレベルである時に抵抗素子１１の両端にかかる電圧は、素子耐圧から閾値電圧Ｖｔｈの２倍を減じた差よりも小さくなる。素子耐圧が小さいと、抵抗素子１１の両端での電位差がゼロに近くなり、抵抗素子Ｒ１で第１電流Ｉ１を決定するのが極めて困難である。
【００４１】
そこで、この実施の形態では、ｎＭＯＳトランジスタＱ１の代りに、抵抗Ｒ４を有する抵抗素子１４を信号入力端子ＩＮと抵抗素子１１の間に挿入している。トランジスタＱ１を抵抗素子１４に置換したことにより、第１カレントミラー回路が抵抗素子Ｒ３から分離されるので、オン状態のトランジスタＱ２を流れる電流Ｉｄ２は、抵抗素子１３を貫流する第１電流Ｉ１と異なる。よって、電流Ｉｄ２は抵抗素子１３における電圧降下に寄与しない。そこで、第１電流Ｉ１を送るために、抵抗Ｒ５を有する抵抗素子１５とｎＭＯＳトランジスタＱ６からなる電流経路を設けている。電流切替回路の他の構成は図１の電流切替回路と同様である。
【００４２】
これにより、信号入力端子ＩＮが、例えば、正電圧Ｖｄｄを受けることによりＨレベルである場合、トランジスタＱ２に流れる電流Ｉｄ２は、抵抗Ｒ１とＲ４の直列抵抗とその直列抵抗の両端にかかる電圧とによって決定されるが、その直列抵抗の両端にかかる電圧は、実施の形態１の場合と比べて、閾値電圧１個分だけ大きくなるので、トランジスタＱ２に流れる電流Ｉｄ２を設定することが容易になる。
【００４３】
信号入力端子ＩＮが、例えば、正電圧Ｖｄｄを受けることによりＨレベルである場合、トランジスタＱ６のゲート端子が抵抗素子１１と抵抗素子１４の結合点に接続されており、トランジスタＱ６のゲート・ソース間電圧は閾値電圧以上になるので、第１電流Ｉ１がトランジスタＱ６を流れる。逆に、信号入力端子ＩＮが、例えば、負電圧Ｖｓｓを受けることによりＬレベルである場合、トランジスタＱ２とＱ６はオフとなり、トランジスタＱ５がオンとなるので、実施の形態１と同様に、第２電流Ｉ２がトランジスタＱ５を流れる。
【００４４】
抵抗Ｒ５を最適化することにより、第１電流Ｉ１と第２電流Ｉ２が等しくなるように設定することができる。抵抗素子１４は、ＣＭＯＳインバータ２０の入力であるトランジスタＱ３とＱ４のゲート端子の電圧がＶｄｄまで上昇しないよう保証する機能も有する。
【００４５】
この実施の形態では、抵抗素子１４での電圧降下と抵抗素子１３での電圧降下が等しくなるように設定すると、実施の形態１で述べた第１電流Ｉ１と抵抗Ｒ３の積又は第２電流Ｉ２と抵抗Ｒ３の積が素子耐圧以下となるように、抵抗Ｒ３を選択するという制約条件を無視することができる。
このように、この実施の形態では、実施の形態１と比較して、トランジスタＱ２に流れる電流Ｉｄ２を設定することが容易になると同時に、トランジスタＱ３とＱ４の耐圧以上のいかなる電源電圧でもトランジスタＱ３とＱ４を破壊することなく使用することができる。
【００４６】
又、この実施の形態では、トランジスタＱ３とＱ４の耐圧以上の電源電圧を使用しても、トランジスタＱ３とＱ４は、常に、耐圧以下のバイアス状態で動作することが保証される。
【００４７】
更に、この実施の形態では、信号入力端子ＩＮへの入力信号に拘わらず、抵抗素子１３で所望の電圧降下を得ることができる。
【００４８】
実施の形態３．
図３は、この発明の実施の形態３にかかる電流切替回路を示す。この電流切替回路では、抵抗素子１３が負電源２とトランジスタＱ４の間に挿入されている。抵抗Ｒ６を有する抵抗素子１６と抵抗Ｒ７を有する抵抗素子１７の直列回路は、トランジスタＱ１のゲート・ドレイン間電圧Ｖｇｄ１が信号入力端子ＩＮへの入力信号に拘わらず素子耐圧以下になるように、トランジスタＱ１のゲート電圧を保証するためのバイアス回路として働く。このバイアス回路が設けられていない場合、トランジスタＱ１のゲート端子をＶｓｓに設定すると、トランジスタＱ１のゲート・ドレイン間電圧Ｖｇｄ１は、当然、トランジスタＱ１の耐圧ＢＶｇｄ以上となり、トランジスタＱ１が破壊する。
【００４９】
電流切替回路の他の構成は図１の電流切替回路と同様である。抵抗素子１６でのレベルシフト量Ｖｒ６が、トランジスタＱ１の耐圧ＢＶｇｄ以下で、且つ、信号入力端子ＩＮが、例えば、負電圧Ｖｓｓを受けることによりＬレベルである場合、抵抗素子１３での電位差Ｖｒ３と抵抗素子１７での電位差Ｖｒ７が大略等しくなるように、抵抗素子１６の抵抗Ｒ６と抵抗素子１７の抵抗Ｒ７を設定する。即ち、（Ｖｒ６＝Ｒ６／（Ｒ６＋Ｒ７）・（Ｖｄｄ−Ｖｓｓ）＜ＢＶｇｄ）と（Ｖｒ７≒Ｒ３×Ｉ２）の関係を満たすように、抵抗素子１６の抵抗Ｒ６と抵抗素子１７の抵抗Ｒ７を設定する。これにより、信号入力端子ＩＮへの任意の信号入力に対して、トランジスタＱ１のゲート・ドレイン間電圧Ｖｇｄ１が（Ｖｇｄ１＝Ｖｒ６＜ＢＶｇｄ）の関係を満たすことを保証し、且つ、電源電圧を上昇することができる。
【００５０】
この実施の形態では、トランジスタＱ３とＱ４の耐圧以上の電源電圧を使用しても、トランジスタＱ３とＱ４は、常に、耐圧以下のバイアス状態で動作することが保証される。
【００５１】
又、この実施の形態では、トランジスタＱ３とＱ４の耐圧以上のいかなる電源電圧でもトランジスタＱ３とＱ４を破壊することなく使用することができる。
【００５２】
実施の形態４．
図４は、この発明の実施の形態４にかかる電流切替回路を示す。この電流切替回路は、図３の電流切替回路においてトランジスタＱ１のゲート端子とソース端子を短絡し、トランジスタＱ１を削除した構成を有する。信号入力端子ＩＮが、例えば、正電圧Ｖｄｄを受けることによりＨレベルである場合、トランジスタＱ２に流れる第１電流Ｉ１は、Ｖｄｓ２がトランジスタＱ２のドレイン・ソース間電圧を指すとして、抵抗Ｒ６及びＲ７と抵抗Ｒ１の合成抵抗と合成抵抗の両端にかかる電圧（Ｖｄｄ−Ｖｓｓ−Ｖｄｓ２）によって決まる。
【００５３】
実施の形態３において抵抗素子１１の両端間の電圧が十分確保できない場合でも、本構成を採用することにより、実施の形態３と比較して閾値１個分だけ合成抵抗の両端にかかる電圧が大きくなるので、トランジスタＱ２に流れる第１電流Ｉ１を設定することが容易になる。
【００５４】
抵抗素子１６の抵抗Ｒ６と抵抗素子１７の抵抗Ｒ７は、信号入力端子ＩＮが、例えば、正電圧Ｖｄｄを受けることによりＨレベルである場合、抵抗Ｒ６及びＲ７と抵抗Ｒ１の合成抵抗により所望の第１電流Ｉ１が次式（Ｉ１＝（Ｖｄｄ−Ｖｓｓ−Ｖｄｓ２）／（Ｒ１＋Ｒ６・Ｒ７／（Ｒ６＋Ｒ７）））により得られると共に、信号入力端子ＩＮが、例えば、負電圧Ｖｓｓを受けることによりＬレベルである場合、抵抗素子１６でのレベルシフト量Ｖｒ６が素子耐圧ＢＶｇｄ以下で、且つ、抵抗素子１３でのレベルシフト量Ｖｒ３と抵抗素子１７でのレベルシフト量Ｖｒ７が大略等しくなるように、即ち、（Ｖｒ６＝Ｒ６／（Ｒ６＋Ｒ７）・（Ｖｄｄ−Ｖｓｓ）＜ＢＶｇｄ）と（Ｖｒ７≒Ｒ３×Ｉ２）の関係を満たすように、設定される。
【００５５】
この実施の形態では、トランジスタＱ３とＱ４の耐圧以上の電源電圧を使用しても、トランジスタＱ３とＱ４は、常に、耐圧以下のバイアス状態で動作することが保証される。
【００５６】
又、この実施の形態では、トランジスタＱ３とＱ４の耐圧以上のいかなる電源電圧でもトランジスタＱ３とＱ４を破壊することなく使用することができる。
【００５７】
実施の形態５．
図５は、この発明の実施の形態５にかかる電流切替回路を示す。この電流切替回路は、図１の電流切替回路においてレベルシフト回路として働く抵抗素子１３をダイオード２１に置換した構成を有する。ダイオード２１は、例えば、ｎＭＯＳトランジスタのソース／ドレイン電極（ｎ＋）とｐウェル、又は、ｐＭＯＳトランジスタのソース／ドレイン電極（ｐ＋）とｎウェルで構成したダイオードである。この電流切替回路においても、実施の形態１と同様の効果を得ることができる。
【００５８】
この電流切替回路の最大許容電源電圧は、従来回路と比較して、ダイオード２１のレベルシフト量Ｖｄｉｏ、例えば、０．７Ｖだけ改善される。更に、大きな電源電圧を使用する場合、ダイオード２１を複数個直列に接続することで同様の効果を得ることができる。
【００５９】
この実施の形態では、トランジスタＱ１、Ｑ３とＱ４の耐圧以上の電源電圧を使用しても、トランジスタＱ１、Ｑ３とＱ４は、常に、耐圧以下のバイアス状態で動作することが保証される。
【００６０】
実施の形態６．
図６は、この発明の実施の形態６にかかる電流切替回路を示す。この電流切替回路は、図２の電流切替回路においてレベルシフト回路として働く抵抗素子１３をダイオード２１に置換した構成を有する。この電流切替回路においても、実施の形態２と同様の効果を得ることができる。
【００６１】
抵抗素子１４の抵抗Ｒ４は、信号入力端子ＩＮが、例えば、正電圧Ｖｄｄを受けることによりＨレベルである時の抵抗素子１４の両端間の電圧Ｖｒ４（＝Ｒ４×Ｉｄ２）がダイオード２１でのレベルシフト量Ｖｄｉｏと大略等しくなるように設定される。これにより、この電流切替回路の最大許容電源電圧は、従来回路と比較して、ダイオード２１のレベルシフト量Ｖｄｉｏ、例えば、０．７Ｖだけ改善される。
【００６２】
更に、大きな電源電圧を使用する場合、ダイオード２１を複数個直列に接続することで同様の効果を得ることができる。この場合、抵抗素子１４の抵抗Ｒ４は、入力信号端子ＩＮが、例えば、正電圧Ｖｄｄを受けることによりＨレベルである時の抵抗素子１４の両端間の電圧Ｖｒ４が、複数個直列接続されたダイオード２１のレベルシフト量Ｖｄｉｏｔと大略等しくなるように設定される。例えば、ダイオード２１を２個直列接続した場合、（Ｖｄｉｏｔ＝Ｖｄｉｏ×２≒Ｒ４×Ｉｄ２）の関係が得られる。
【００６３】
この実施の形態では、トランジスタＱ３とＱ４の耐圧以上の電源電圧を使用しても、トランジスタＱ３とＱ４は、常に、耐圧以下のバイアス状態で動作することが保証される。
【００６４】
又、この実施の形態では、信号入力端子ＩＮへの入力信号に拘わらず、ダイオード２１で所望の電圧降下を得ることができる。
【００６５】
更に、この実施の形態では、トランジスタＱ３とＱ４の耐圧以上のいかなる電源電圧でもトランジスタＱ３とＱ４を破壊することなく使用することができる。
【００６６】
実施の形態７．
図７は、この発明の実施の形態７にかかる電流切替回路を示す。この電流切替回路は、図３の電流切替回路においてレベルシフト回路として働く抵抗素子１３をダイオード２１に置換した構成を有する。この電流切替回路においても、実施の形態３と同様の効果を得ることができる。抵抗素子１６の抵抗Ｒ６と抵抗素子１７の抵抗Ｒ７は、抵抗素子１６のレベルシフト量Ｖｒ６が素子耐圧ＢＶｇｄ以下で、且つ、入力信号端子ＩＮが、例えば、負電圧Ｖｓｓを受けることによりＬレベルである場合の抵抗素子１７の両端間の電圧Ｖｒ７（＝Ｒ７／（Ｒ６＋Ｒ７）・（Ｖｄｄ−Ｖｓｓ））がダイオード２１のレベルシフト量Ｖｄｉｏと大略等しくなるように設定される。
【００６７】
これにより、この電流切替回路の最大許容電源電圧は、従来回路と比較して、ダイオード２１のレベルシフト量Ｖｄｉｏ、例えば、０．７Ｖだけ改善される。
【００６８】
更に、大きな電源電圧を使用する場合、ダイオード２１を複数個直列に接続することで同様の効果を得ることができる。この場合、抵抗素子１７の抵抗Ｒ７は、入力信号端子ＩＮが、例えば、負電圧Ｖｓｓを受けることによりＬレベルである時の抵抗素子１７の両端間の電圧Ｖｒ７が、複数個直列接続されたダイオード２１のレベルシフト量Ｖｄｉｏｔと大略等しくなるように設定される。例えば、ダイオード２１を２個直列接続した場合、（Ｖｄｉｏｔ＝Ｖｄｉｏ×２≒Ｖｒ７＝Ｒ７／（Ｒ６＋Ｒ７）・（Ｖｄｄ−Ｖｓｓ））の関係が得られる。
【００６９】
この実施の形態では、トランジスタＱ３とＱ４の耐圧以上の電源電圧を使用しても、トランジスタＱ３とＱ４は、常に、耐圧以下のバイアス状態で動作することが保証される。
【００７０】
又、この実施の形態では、トランジスタＱ３とＱ４の耐圧以上のいかなる電源電圧でもトランジスタＱ３とＱ４を破壊することなく使用することができる。
【００７１】
実施の形態８．
図８は、この発明の実施の形態８にかかる電流切替回路を示す。この電流切替回路は、図４の電流切替回路においてレベルシフト回路として働く抵抗素子１３をダイオード２１に置換した構成を有する。この電流切替回路においても、実施の形態４と同様の効果を得ることができる。
【００７２】
抵抗素子１１の抵抗Ｒ１、抵抗素子１６の抵抗Ｒ６と抵抗素子１７の抵抗Ｒ７は、信号入力端子ＩＮが、例えば、正電圧Ｖｄｄを受けることによりＨレベルである場合、抵抗Ｒ６及びＲ７と抵抗Ｒ１の合成抵抗により所望の第１電流Ｉ１が次式（Ｉ１＝（Ｖｄｄ−Ｖｓｓ−Ｖｄｓ２）／（Ｒ１＋Ｒ６・Ｒ７／（Ｒ６＋Ｒ７）））により得られると共に、信号入力端子ＩＮが、例えば、負電圧Ｖｓｓを受けることによりＬレベルである場合、抵抗１６でのレベルシフト量Ｖｒ６が素子耐圧ＢＶｇｄ以下で、且つ、抵抗１７での両端間の電圧Ｖｒ７がダイオード２１のレベルシフト量Ｖｄｉｏと大略等しくなる、即ち、（Ｖｒ６＝Ｒ６／（Ｒ６＋Ｒ７）・（Ｖｄｄ−Ｖｓｓ）＜ＢＶｇｄ）と（Ｖｒ７≒Ｖｄｉｏ）の関係を満たすように、設定される。
【００７３】
これにより、この電流切替回路の最大許容電源電圧は、従来回路と比較して、ダイオード２１のレベルシフト量Ｖｄｉｏ、例えば、０．７Ｖだけ改善される。
【００７４】
更に、大きな電源電圧を使用する場合、ダイオード２１を複数個直列に接続することで同様の効果を得ることができる。この場合、抵抗素子１７の抵抗Ｒ７は、入力信号端子ＩＮが、例えば、負電圧Ｖｓｓを受けることによりＬレベルである時の抵抗素子１７の両端間の電圧Ｖｒ７が、複数個直列接続されたダイオード２１のレベルシフト量Ｖｄｉｏｔと大略等しくなるように設定される。例えば、ダイオード２１を２個直列接続した場合、（Ｖｄｉｏｔ＝Ｖｄｉｏ×２≒Ｖｒ７＝Ｒ７／（Ｒ６＋Ｒ７）・（Ｖｄｄ−Ｖｓｓ））の関係が得られる。
【００７５】
この実施の形態では、トランジスタＱ３とＱ４の耐圧以上の電源電圧を使用しても、トランジスタＱ３とＱ４は、常に、耐圧以下のバイアス状態で動作することが保証される。
【００７６】
又、この実施の形態では、トランジスタＱ３とＱ４の耐圧以上のいかなる電源電圧でもトランジスタＱ３とＱ４を破壊することなく使用することができる。
【００７７】
実施の形態９．
図９は、この発明の実施の形態９にかかる電流切替回路を示す。この電流切替回路は、図１の電流切替回路においてレベルシフト回路として働く抵抗素子１３を、ゲート端子とドレイン端子を短絡したｎＭＯＳトランジスタ３１に置換した構成を有する。この電流切替回路においても、実施の形態１と同様の効果を得ることができる。
【００７８】
この電流切替回路の最大許容電源電圧は、従来回路と比較して、ｎＭＯＳトランジスタ３１のレベルシフト量（＞閾値電圧）だけ改善される。更に、大きな電源電圧を使用する場合、ｎＭＯＳトランジスタ３１を複数個直列に接続することで同様の効果を得ることができる。
【００７９】
この実施の形態では、トランジスタＱ１、Ｑ３とＱ４の耐圧以上の電源電圧を使用しても、トランジスタＱ１、Ｑ３とＱ４は、常に、耐圧以下のバイアス状態で動作することが保証される。
【００８０】
実施の形態１０．
図１０は、この発明の実施の形態１０にかかる電流切替回路を示す。この電流切替回路は、図２の電流切替回路においてレベルシフト回路として働く抵抗素子１３を、ゲート端子とドレイン端子を短絡したｎＭＯＳトランジスタ３１に置換した構成を有する。この電流切替回路においても、実施の形態２と同様の効果を得ることができる。抵抗素子１４の抵抗Ｒ４は、信号入力端子ＩＮが、例えば、正電圧Ｖｄｄを受けることによりＨレベルである時の抵抗素子１４の両端間の電圧がｎＭＯＳトランジスタ３１のレベルシフト量と大略等しくなるように設定される。これにより、この電流切替回路の最大許容電源電圧は、従来回路と比較して、ｎＭＯＳトランジスタ３１のレベルシフト量（＞閾値電圧）だけ改善される。
【００８１】
更に、大きな電源電圧を使用する場合、ｎＭＯＳトランジスタ３１を複数個直列に接続することで同様の効果を得ることができる。この場合、抵抗素子１４の抵抗Ｒ４は、信号入力端子ＩＮが、例えば、正電圧Ｖｄｄを受けることによりＨレベルである時の抵抗素子１４の両端間の電圧が複数個直列接続されたｎＭＯＳトランジスタ３１のレベルシフト量と大略等しくなるように設定される。
【００８２】
この実施の形態では、トランジスタＱ３とＱ４の耐圧以上の電源電圧を使用しても、トランジスタＱ３とＱ４は、常に、耐圧以下のバイアス状態で動作することが保証される。
【００８３】
又、この実施の形態では、信号入力端子ＩＮへの入力信号に拘わらず、ｎＭＯＳトランジスタ３１で所望の電圧降下を得ることができる。
【００８４】
更に、この実施の形態では、トランジスタＱ３とＱ４の耐圧以上のいかなる電源電圧でもトランジスタＱ３とＱ４を破壊することなく使用することができる。
【００８５】
実施の形態１１．
図１１は、この発明の実施の形態１１にかかる電流切替回路を示す。この電流切替回路は、図３の電流切替回路においてレベルシフト回路として働く抵抗素子１３を、ゲート端子とドレイン端子を短絡したｎＭＯＳトランジスタ３１に置換した構成を有する。この電流切替回路においても、実施の形態３と同様の効果を得ることができる。
【００８６】
抵抗素子１６の抵抗Ｒ６と抵抗素子１７の抵抗Ｒ７は、入力信号端子ＩＮが、例えば、負電圧Ｖｓｓを受けることによりＬレベルである時の抵抗素子１７の両端間の電圧がｎＭＯＳトランジスタ３１のレベルシフト量と大略等しくなるように、設定される。これにより、この電流切替回路の最大許容電源電圧は、従来回路と比較して、ｎＭＯＳトランジスタ３１のレベルシフト量（＞閾値電圧）だけ改善される。
【００８７】
更に、大きな電源電圧を使用する場合、ｎＭＯＳトランジスタ３１を複数個直列に接続することで同様の効果を得ることができる。この場合、抵抗素子１６の抵抗Ｒ６と抵抗素子１７の抵抗Ｒ７は、信号入力端子ＩＮが、例えば、負電圧Ｖｓｓを受けることによりＬレベルである時の抵抗素子１７の両端間の電圧が複数個直列接続されたｎＭＯＳトランジスタ３１のレベルシフト量と大略等しくなるように設定される。
【００８８】
この実施の形態では、トランジスタＱ３とＱ４の耐圧以上の電源電圧を使用しても、トランジスタＱ３とＱ４は、常に、耐圧以下のバイアス状態で動作することが保証される。
【００８９】
又、この実施の形態では、トランジスタＱ３とＱ４の耐圧以上のいかなる電源電圧でもトランジスタＱ３とＱ４を破壊することなく使用することができる。
【００９０】
実施の形態１２．
図１２は、この発明の実施の形態１２にかかる電流切替回路を示す。この電流切替回路は、図４の電流切替回路においてレベルシフト回路として働く抵抗素子１３を、ゲート端子とドレイン端子を短絡したｎＭＯＳトランジスタ３１に置換した構成を有する。この電流切替回路においても、実施の形態４と同様の効果を得ることができる。
【００９１】
抵抗素子１１の抵抗Ｒ１、抵抗素子１６の抵抗Ｒ６と抵抗素子１７の抵抗Ｒ７は、入力信号端子ＩＮが、例えば、負電圧Ｖｓｓを受けることによりＬレベルである時の抵抗素子１７の両端間の電圧がｎＭＯＳトランジスタ３１のレベルシフト量と大略等しくなるように、設定される。これにより、この電流切替回路の最大許容電源電圧は、従来回路と比較して、ｎＭＯＳトランジスタ３１のレベルシフト量（＞閾値電圧）だけ改善される。
【００９２】
更に、大きな電源電圧を使用する場合、ｎＭＯＳトランジスタ３１を複数個直列に接続することで同様の効果を得ることができる。この場合、抵抗素子１１の抵抗Ｒ１、抵抗素子１６の抵抗Ｒ６と抵抗素子１７の抵抗Ｒ７は、信号入力端子ＩＮが、例えば、負電圧Ｖｓｓを受けることによりＬレベルである時の抵抗素子１７の両端間の電圧が複数個直列接続されたｎＭＯＳトランジスタ３１のレベルシフト量と大略等しくなるように設定される。
【００９３】
この実施の形態では、トランジスタＱ３とＱ４の耐圧以上の電源電圧を使用しても、トランジスタＱ３とＱ４は、常に、耐圧以下のバイアス状態で動作することが保証される。
【００９４】
又、この実施の形態では、トランジスタＱ３とＱ４の耐圧以上のいかなる電源電圧でもトランジスタＱ３とＱ４を破壊することなく使用することができる。
【００９５】
実施の形態１３．
図１３は、この発明の実施の形態１３にかかる電流切替回路を示す。この電流切替回路は、図９の電流切替回路においてｐＭＯＳトランジスタとｎＭＯＳトランジスタを、夫々、ｐｎｐバイポーラトランジスタとｎｐｎバイポーラトランジスタに置換、即ち、ｐＭＯＳトランジスタＱ３をｐｎｐバイポーラトランジスタ４３に置換すると共に、ｎＭＯＳトランジスタ３１、Ｑ１−Ｑ２、Ｑ４−Ｑ５、Ｑ１０とＱ１３を、夫々、ｎｐｎバイポーラトランジスタ５１、４１−４２、４４−４５、４８と４９に置換した構成を有する。
【００９６】
よって、図９のｎＭＯＳトランジスタ３１に対応するｎｐｎバイポーラトランジスタ５１はレベルシフト回路として働く一方、図９のｐＭＯＳトランジスタＱ３とｎＭＯＳトランジスタＱ４に夫々対応するｐｎｐバイポーラトランジスタ４３とｎｐｎバイポーラトランジスタ４４は相補型回路３０を形成する。この電流切替回路においても、実施の形態９と同様の効果を得ることができる。
【００９７】
この電流切替回路の最大許容電源電圧は、従来回路と比較して、ベース端子とコレクタ端子を短絡したｎｐｎバイポーラトランジスタ５１のレベルシフト量、即ち、障壁電圧、例えば、０．７Ｖだけ改善される。
【００９８】
更に、大きな電源電圧を使用する場合、ｎｐｎバイポーラトランジスタ５１を複数個直列に接続することで同様の効果を得ることができる。
【００９９】
この実施の形態では、バイポーラトランジスタ４１、４３と４４の耐圧以上の電源電圧を使用しても、バイポーラトランジスタ４１、４３と４４は、常に、耐圧以下のバイアス状態で動作することが保証される。
【０１００】
実施の形態１４．
図１４は、この発明の実施の形態１４にかかる電流切替回路を示す。この電流切替回路は、実施の形態１３と同様に、図１０の電流切替回路においてｐＭＯＳトランジスタとｎＭＯＳトランジスタを、夫々、ｐｎｐバイポーラトランジスタとｎｐｎバイポーラトランジスタに置換、即ち、ｐＭＯＳトランジスタＱ３をｐｎｐバイポーラトランジスタ４３に置換すると共に、ｎＭＯＳトランジスタ３１、Ｑ２、Ｑ４−Ｑ６、Ｑ１０とＱ１３を、夫々、ｎｐｎバイポーラトランジスタ５１、４２、４４−４６、４８と４９に置換した構成を有する。
【０１０１】
よって、図１０のｎＭＯＳトランジスタ３１に対応するｎｐｎバイポーラトランジスタ５１はレベルシフト回路として働く一方、図１０のｐＭＯＳトランジスタＱ３とｎＭＯＳトランジスタＱ４に夫々対応するｐｎｐバイポーラトランジスタ４３とｎｐｎバイポーラトランジスタ４４は相補型回路３０を形成する。この電流切替回路においても、実施の形態１０と同様の効果を得ることができる。
【０１０２】
この電流切替回路の最大許容電源電圧は、従来回路と比較して、ベース端子とコレクタ端子を短絡したｎｐｎバイポーラトランジスタ５１のレベルシフト量、即ち、障壁電圧、例えば、０．７Ｖだけ改善される。
【０１０３】
更に、大きな電源電圧を使用する場合、ｎｐｎバイポーラトランジスタ５１を複数個直列に接続することで同様の効果を得ることができる。
【０１０４】
この実施の形態では、バイポーラトランジスタ４３と４４の耐圧以上の電源電圧を使用しても、バイポーラトランジスタ４３と４４は、常に、耐圧以下のバイアス状態で動作することが保証される。
【０１０５】
又、この実施の形態では、信号入力端子ＩＮへの入力信号に拘わらず、ｎｐｎバイポーラトランジスタ５１で所望の電圧降下を得ることができる。
【０１０６】
更に、この実施の形態では、バイポーラトランジスタ４３と４４の耐圧以上のいかなる電源電圧でもバイポーラトランジスタ４３と４４を破壊することなく使用することができる。
【０１０７】
実施の形態１５．
図１５は、この発明の実施の形態１５にかかる電流切替回路を示す。この電流切替回路は、実施の形態１３と同様に、図１１の電流切替回路においてｐＭＯＳトランジスタとｎＭＯＳトランジスタを、夫々、ｐｎｐバイポーラトランジスタとｎｐｎバイポーラトランジスタに置換、即ち、ｐＭＯＳトランジスタＱ３をｐｎｐバイポーラトランジスタ４３に置換すると共に、ｎＭＯＳトランジスタ３１、Ｑ１−Ｑ２、Ｑ４−Ｑ５、Ｑ１０とＱ１３を、夫々、ｎｐｎバイポーラトランジスタ５１、４１−４２、４４−４５、４８と４９に置換した構成を有する。
【０１０８】
よって、図１１のｎＭＯＳトランジスタ３１に対応するｎｐｎバイポーラトランジスタ５１はレベルシフト回路として働く一方、図１１のｐＭＯＳトランジスタＱ３とｎＭＯＳトランジスタＱ４に夫々対応するｐｎｐバイポーラトランジスタ４３とｎｐｎバイポーラトランジスタ４４は相補型回路３０を形成する。この電流切替回路においても、実施の形態１１と同様の効果を得ることができる。
【０１０９】
この電流切替回路の最大許容電源電圧は、従来回路と比較して、ベース端子とコレクタ端子を短絡したｎｐｎバイポーラトランジスタ５１のレベルシフト量、即ち、障壁電圧、例えば、０．７Ｖだけ改善される。
【０１１０】
更に、大きな電源電圧を使用する場合、ｎｐｎバイポーラトランジスタ５１を複数個直列に接続することで同様の効果を得ることができる。
【０１１１】
この実施の形態では、バイポーラトランジスタ４３と４４の耐圧以上の電源電圧を使用しても、バイポーラトランジスタ４３と４４は、常に、耐圧以下のバイアス状態で動作することが保証される。
【０１１２】
又、この実施の形態では、バイポーラトランジスタ４３と４４の耐圧以上のいかなる電源電圧でもバイポーラトランジスタＱ３とＱ４を破壊することなく使用することができる。
【０１１３】
実施の形態１６．
図１６は、この発明の実施の形態１６にかかる電流切替回路を示す。この電流切替回路は、実施の形態１３と同様に、図１２の電流切替回路においてｐＭＯＳトランジスタとｎＭＯＳトランジスタを、夫々、ｐｎｐバイポーラトランジスタとｎｐｎバイポーラトランジスタに置換、即ち、ｐＭＯＳトランジスタＱ３をｐｎｐバイポーラトランジスタ４３に置換すると共に、ｎＭＯＳトランジスタ３１、Ｑ２、Ｑ４−Ｑ５、Ｑ１０とＱ１３を、夫々、ｎｐｎバイポーラトランジスタ５１、４２、４４−４５、４８と４９に置換した構成を有する。
【０１１４】
よって、図１２のｎＭＯＳトランジスタ３１に対応するｎｐｎバイポーラトランジスタ５１はレベルシフト回路として働く一方、図１２のｐＭＯＳトランジスタＱ３とｎＭＯＳトランジスタＱ４に夫々対応するｐｎｐバイポーラトランジスタ４３とｎｐｎバイポーラトランジスタ４４は相補型回路３０を形成する。この電流切替回路においても、実施の形態１２と同様の効果を得ることができる。
【０１１５】
この電流切替回路の最大許容電源電圧は、従来回路と比較して、ベース端子とコレクタ端子を短絡したｎｐｎバイポーラトランジスタ５１のレベルシフト量、即ち、障壁電圧、例えば、０．７Ｖだけ改善される。
【０１１６】
更に、大きな電源電圧を使用する場合、ｎｐｎバイポーラトランジスタ５１を複数個直列に接続することで同様の効果を得ることができる。
【０１１７】
この実施の形態では、バイポーラトランジスタ４３と４４の耐圧以上の電源電圧を使用しても、バイポーラトランジスタ４３と４４は、常に、耐圧以下のバイアス状態で動作することが保証される。
【０１１８】
又、この実施の形態では、バイポーラトランジスタ４３と４４の耐圧以上のいかなる電源電圧でもバイポーラトランジスタＱ３とＱ４を破壊することなく使用することができる。
【０１１９】
【発明の効果】
以上のように、請求項１の発明によれば、電流切替回路は、第１の電源と前記第１の電源より低電位の第２の電源の間に接続された相補型回路と、前記相補型回路に接続された１対のカレントミラー回路と、前記第１の電源と前記第２の電源の一方と前記相補型回路の間に接続されて、貫流するレベルシフト電流によって所定の電圧降下を前記相補型回路にもたらすレベルシフト回路とを備え、
入力信号に応じて、前記相補型回路が、前記カレントミラー回路の一方を、第１カレントミラー電流を送ることで有効にすると共に、前記カレントミラー回路の他方を無効にする第１状態と、前記カレントミラー回路の前記一方を無効にすると共に、前記カレントミラー回路の前記他方を、第２カレントミラー電流を送ることで有効にする第２状態とに前記カレントミラー回路を切替え、
前記第１カレントミラー電流と前記第２カレントミラー電流の少なくとも一方が前記レベルシフト電流として前記レベルシフト回路を貫流するので、相補型回路の素子の耐圧以上の電源電圧を使用しても、相補型回路の素子は、常に、相補型回路の素子の耐圧以下のバイアス状態で動作することが保証されると共に、入力信号に拘わらず、レベルシフト回路で所望の電圧降下を得ることができ、更に、相補型回路の素子の耐圧以上のいかなる電源電圧でも相補型回路の素子を破壊することなく使用することができる。
【０１２０】
又、請求項２の発明によれば、前記レベルシフト回路を前記第１の電源と前記相補型回路の間に接続すると共に、前記第１カレントミラー電流と前記第２カレントミラー電流が、夫々、第１レベルシフト電流と第２レベルシフト電流として前記レベルシフト回路を貫流するので、相補型回路の素子の耐圧以上の電源電圧を使用しても、相補型回路の素子は、常に、相補型回路の素子の耐圧以下のバイアス状態で動作することが保証される。
【０１２１】
又、請求項３の発明によれば、前記レベルシフト回路を前記第１の電源と前記相補型回路の間に接続すると共に、前記第１カレントミラー電流と前記第２カレントミラー電流の一方が第１レベルシフト電流と第２レベルシフト電流の一方として前記レベルシフト回路を貫流し、
前記第１レベルシフト電流と前記第２レベルシフト電流の他方を送る電流経路を更に設けたので、相補型回路の素子の耐圧以上の電源電圧を使用しても、相補型回路の素子は、常に、相補型回路の素子の耐圧以下のバイアス状態で動作することが保証されると共に、入力信号に拘わらず、レベルシフト回路で所望の電圧降下を得ることができ、更に、相補型回路の素子の耐圧以上のいかなる電源電圧でも相補型回路の素子を破壊することなく使用することができる。
【０１２２】
又、請求項４の発明によれば、前記レベルシフト回路を前記第２の電源と前記相補型回路の間に接続すると共に、前記第１カレントミラー電流と前記第２カレントミラー電流が、夫々、第１レベルシフト電流と第２レベルシフト電流として前記レベルシフト回路を貫流し、
所定のバイアスを確保するためのバイアス回路を、前記入力信号を受ける入力端子の近傍に更に設けたので、相補型回路の素子の耐圧以上の電源電圧を使用しても、相補型回路の素子は、常に、相補型回路の素子の耐圧以下のバイアス状態で動作することが保証されると共に、相補型回路の素子の耐圧以上のいかなる電源電圧でも相補型回路の素子を破壊することなく使用することができる。
【０１２３】
又、請求項５の発明によれば、前記相補型回路をＣＭＯＳインバータによって形成するので、電流切替回路の低消費電力化を図ることができる。
【図面の簡単な説明】
【図１】 この発明の実施の形態１にかかる電流切替回路の回路図である。
【図２】 この発明の実施の形態２にかかる電流切替回路の回路図である。
【図３】 この発明の実施の形態３にかかる電流切替回路の回路図である。
【図４】 この発明の実施の形態４にかかる電流切替回路の回路図である。
【図５】 この発明の実施の形態５にかかる電流切替回路の回路図である。
【図６】 この発明の実施の形態６にかかる電流切替回路の回路図である。
【図７】 この発明の実施の形態７にかかる電流切替回路の回路図である。
【図８】 この発明の実施の形態８にかかる電流切替回路の回路図である。
【図９】 この発明の実施の形態９にかかる電流切替回路の回路図である。
【図１０】 この発明の実施の形態１０にかかる電流切替回路の回路図である。
【図１１】 この発明の実施の形態１１にかかる電流切替回路の回路図である。
【図１２】 この発明の実施の形態１２にかかる電流切替回路の回路図である。
【図１３】 この発明の実施の形態１３にかかる電流切替回路の回路図である。
【図１４】 この発明の実施の形態１４にかかる電流切替回路の回路図である。
【図１５】 この発明の実施の形態１５にかかる電流切替回路の回路図である。
【図１６】 この発明の実施の形態１６にかかる電流切替回路の回路図である。
【図１７】 従来の電流切替回路の回路図である。
【図１８】 図１７の従来の電流切替回路を適用したセレクタ回路の回路図である。
【符号の説明】
１ 正電源、２ 負電源、１１ 抵抗素子、１２ 抵抗素子、１３ 抵抗素子、１４ 抵抗素子、１５ 抵抗素子、１６ 抵抗素子、１７ 抵抗素子、２０ ＣＭＯＳインバータ、２１ ダイオード、３０ 相補型回路、３１ ｎＭＯＳトランジスタ、５１ ｎｐｎバイポーラトランジスタ。
【発明の属する技術分野】
この発明は、一般に、例えば、ＣＭＬ（current mode logic）モードのセレクタ回路に使用されて出力データの切替を行う電流切替回路のように、Ｓｉ−ＣＭＯＳを形成するｐチャネルＭＯＳトランジスタとｎチャネルＭＯＳトランジスタ、又は、Ｓｉ−ＢＪＴ（bipolar junction transistor）で使用されるｐｎｐバイポーラトランジスタやｎｐｎバイポーラトランジスタで構成されるインバータを用いた電流切替回路に関し、特に、構成トランジスタの耐圧よりも大きい電源電圧を使用する場合においても、各トランジスタへの印加電圧が耐圧以下になることが保証されるように構成した電流切替回路に関する。
【０００２】
【従来の技術】
近年、Ｓｉ−ＣＭＯＳプロセスやＳｉ−ＢＪＴプロセスの微細化が進み、Ｓｉ−ＣＭＯＳやＳｉ−ＢＪＴはＧａＡｓ系デバイスに匹敵又はそれ以上の高速応答特性を有するに至っている。その用途は数ＧＨｚを越える光通信用ＩＣや無線通信用ＩＣに急速に展開し、システムの低コスト化を実現する上でのキーデバイスになってきている。
【０００３】
トランジスタの微細化による高速化は、素子耐圧の低下を伴う。これまで、回路の信頼性を確保するために、システム毎に規定される電源電圧からレギュレータ等により素子耐圧以下に回路の電源電圧を下げるのが一般的であった。しかしながら、差動回路のようにスイッチングトランジスタと電流源トランジスタが縦積み構成になっている回路において耐圧近い出力振幅を要求された場合、回路の電源電圧は素子耐圧より高く設定せざるを得ない。
【０００４】
このような状況下において、差動回路と電流切替回路を組合せて使用した場合、インバータの入力信号に応じて、ｐチャネルＭＯＳトランジスタ（以下、「ｐＭＯＳトランジスタ」と呼ぶ）又はｐｎｐバイポーラトランジスタとｎチャネルＭＯＳトランジスタ（以下、「ｎＭＯＳトランジスタ」と呼ぶ）又はｎｐｎバイポーラトランジスタのいずれかには耐圧以上の電圧が確実に印加される結果、素子が破壊されると言う問題があった。
【０００５】
ＣＭＯＳを用いた従来の電流切替回路の構成の一例を図１７に示す。図１７の従来の電流切替回路は、正電圧Ｖｄｄを有する正電源１、負電圧Ｖｓｓを有する負電源２、信号入力端子ＩＮ、信号出力端子ＯＵＴ１とＯＵＴ２、出力電流を信号出力端子ＯＵＴ１に供給するｎＭＯＳトランジスタＱ１、Ｑ２及びＱ１０と、抵抗Ｒ１を有し、ｎＭＯＳトランジスタＱ２に流れるドレイン電流を決める抵抗素子１１を備える。従来の電流切替回路は、更に、ＣＭＯＳインバータを構成するｐＭＯＳトランジスタＱ３とｎＭＯＳトランジスタＱ４、出力電流を信号出力端子ＯＵＴ２に供給するｎＭＯＳトランジスタＱ５及びＱ１３と、抵抗Ｒ２を有し、ｎＭＯＳトランジスタＱ５に流れるドレイン電流を決める抵抗素子１２を備える。
【０００６】
図１７の従来の電流切替回路において、例えば、正電源１は接地されている一方、負電源２には、トランジスタＱ１〜Ｑ５の閾値電圧Ｖｔｈ（例えば、Ｖｔｈ＞０）に対して、（｜Ｖｓｓ｜＞２×Ｖｔｈ）の関係を満たす負電圧Ｖｓｓが供給されているとする。まず、信号入力端子ＩＮが、例えば、正電圧Ｖｄｄを受けることによりＨレベルである場合を考える。この場合、トランジスタＱ１とＱ２のゲート・ソース間電圧Ｖｇｓ１とＶｇｓ２は、閾値電圧Ｖｔｈより大きくなるので、トランジスタＱ１とＱ２がオンとなるから、共に、ドレイン電流Ｉｄ２が流れる。ドレイン電流Ｉｄ２は、抵抗素子１１の抵抗Ｒ１と抵抗素子１１の両端の電圧によって決まる。
【０００７】
ドレイン電流Ｉｄ２に応じて発生したトランジスタＱ２のゲート電圧Ｖｇ２（≠Ｖｓｓ）がトランジスタＱ１０のゲート端子に印加され、ゲート・ソース間電圧に応じてドレイン電流Ｉｄ１０が流れる。トランジスタＱ１０のドレイン電圧が飽和領域でバイアスされていると、ドレイン電流Ｉｄ１０は、トランジスタＱ２のゲート幅Ｗｑ２のトランジスタＱ１０のゲート幅Ｗｑ１０に対する比（Ｗｑ２／Ｗｑ１０）によって大略決定され、（Ｉｄ１０＝Ｉｄ２×（Ｗｑ１０／Ｗｑ２））の関係が得られる。電流出力端子ＯＵＴ１にはドレイン電流Ｉｄ１０が流れ込む。
【０００８】
信号入力端子ＩＮは、又、ＣＭＯＳインバータを構成するｐＭＯＳトランジスタＱ３とｎＭＯＳトランジスタＱ４のゲート端子にも接続されている。信号入力端子ＩＮが正電圧Ｖｄｄを有するので、ｐＭＯＳトランジスタＱ３のゲート・ソース間電圧Ｖｇｓ３が閾値電圧Ｖｔｈより小さいから、ｐＭＯＳトランジスタＱ３はオフとなる一方、ｎＭＯＳトランジスタＱ４のゲート・ソース間電圧Ｖｇｓ４が閾値電圧Ｖｔｈより大きくなるので、ｎＭＯＳトランジスタＱ４はオンとなって、ドレイン電圧はＶｓｓまで降下する。
【０００９】
このように、ＣＭＯＳインバータからの出力、即ち、ｐＭＯＳトランジスタＱ３のドレイン端子とｎＭＯＳトランジスタＱ４のドレイン端子の結合点は電圧Ｖｓｓを有するので、抵抗素子１２とトランジスタＱ５には電流が流れないから、トランジスタＱ５のゲート電圧Ｖｇ５も電圧Ｖｓｓを有する。このトランジスタＱ５のゲート電圧Ｖｇ５（＝Ｖｓｓ）がトランジスタＱ１３のゲート電圧に印加されるので、トランジスタＱ１３のゲート・ソース間電圧Ｖｇ１３が閾値電圧Ｖｔｈよりも小さくなるから、トランジスタＱ１３にはドレイン電流が流れない。従って、電流出力端子ＯＵＴ２より流れ込む電流はない。
【００１０】
次に、信号入力端子ＩＮが、例えば、負電圧Ｖｓｓを受けることによりＬレベルである場合を考える。この場合、トランジスタＱ１及びＱ２と抵抗素子１１には電流が流れないので、出力端子ＯＵＴ１から流れ込む電流は発生しない。信号入力端子ＩＮが負電圧Ｖｓｓを有するので、ｐＭＯＳトランジスタＱ３のゲート・ソース間電圧Ｖｇｓ３が閾値電圧Ｖｔｈより大きくなるから、ｐＭＯＳトランジスタＱ３はオンとなる一方、ｎＭＯＳトランジスタＱ４のゲート・ソース間電圧Ｖｇｓ４が閾値電圧Ｖｔｈより小さくなるので、ｎＭＯＳトランジスタＱ４はオフとなって、ドレイン電圧はＶｄｄまで上昇する。従って、ＣＭＯＳインバータからの出力は正電圧Ｖｄｄを有する。
【００１１】
すると、抵抗素子１２の両端に電圧が印加されて、トランジスタＱ５にドレイン電流Ｉｄ５が流れる。ドレイン電流Ｉｄ５は、抵抗素子１２の抵抗Ｒ２と抵抗素子１２の両端の電圧によって決まる。ドレイン電流Ｉｄ５に応じて発生したトランジスタＱ５のゲート電圧Ｖｇ５はトランジスタＱ１３のゲート端子に供給され、トランジスタＱ１３のゲート・ソース間電圧Ｖｇｓ１３（＝Ｖｇ５−Ｖｓｓ）に応じて発生したドレイン電流Ｉｄ１３が出力端子ＯＵＴ２から流れ込む。
【００１２】
抵抗素子１１の抵抗Ｒ１と抵抗素子１２の抵抗Ｒ２を、（Ｉｄ２＝Ｉｄ５）の関係を満たすように設定することにより、入力信号により電流出力端子をＯＵＴ１とＯＵＴ２のどちらかに切替えたとしても、選択された出力端子に流れ込む電流はほぼ等しい量を切替えることができる。このように、電流切替回路は、入力電圧をＨレベル又はＬレベル設定することにより、トランジスタＱ２とＱ５のいずれに電流を流すかを切替えることができるので、出力端子ＯＵＴ１とＯＵＴ２からの出力電流を切替えることができる。
【００１３】
図１８は、図１７の従来の電流切替え回路をセレクタ回路に適用した一例を示す。図１８の従来のセレクタ回路は、夫々のソース端子が結合された差動対を構成するｎＭＯＳトランジスタＱ８とＱ９を備える。ｎＭＯＳトランジスタＱ１０は、ドレイン端子がｎＭＯＳトランジスタＱ８とＱ９の差動対のソース端子の結合点に接続され、ｎＭＯＳトランジスタＱ１０のゲート端子に入力される印加電圧に応じて差動対に流れる電流を決める電流源用ｎＭＯＳトランジスタとして働く。ｎＭＯＳトランジスタＱ１０のゲート電圧は、ｎＭＯＳトランジスタＱ２のゲート端子から供給される。
【００１４】
従来のセレクタ回路は、更に、夫々のソース端子が結合された差動対を構成するｎＭＯＳトランジスタＱ１１とＱ１２を備える。ｎＭＯＳトランジスタＱ１３は、ドレイン端子がｎＭＯＳトランジスタＱ１１とＱ１２の差動対のソース端子の結合点に接続され、ｎＭＯＳトランジスタＱ１３のゲート端子に入力される印加電圧に応じて差動対に流れる電流を決める電流源用ｎＭＯＳトランジスタとして働く。ｎＭＯＳトランジスタＱ１３のゲート電圧は、ｎＭＯＳトランジスタＱ５のゲート端子から供給される。従来のセレクタ回路は、更に、負荷抵抗Ｒ８を有し、トランジスタＱ８とＱ１１のドレイン端子と正電源１の間に接続された抵抗素子１８と、負荷抵抗Ｒ９を有し、トランジスタＱ９とＱ１２のドレイン端子と正電源１の間に接続された抵抗素子１９を備える。
【００１５】
又、従来のセレクタ回路は、更に、セレクタ回路へのデータ入力端子ＤＡ１、データ入力端子ＤＡ１と相補的なデータ入力端子ＤＡ２、別のデータ入力端子ＤＡ３、データ入力端子ＤＡ３と相補的なデータ入力端子ＤＡ４、セレクタ回路の信号出力端子Ｏ１と、信号出力端子Ｏ１と相補的な信号出力端子Ｏ２を備える。
【００１６】
信号入力端子ＩＮが、例えば、正電圧Ｖｄｄを受けることによりＨレベルである場合、トランジスタＱ２のゲート電圧Ｖｇ２（≠Ｖｓｓ）がトランジスタＱ１０のゲート端子に印加され、ゲート・ソース間電圧に応じてドレイン電流Ｉｄ１０が流れる。トランジスタＱ１０のドレイン電圧が飽和領域でバイアスされていると、ドレイン電流Ｉｄ１０は、トランジスタＱ２のゲート幅Ｗｑ２のトランジスタＱ１０のゲート幅Ｗｑ１０に対する比（Ｗｑ２／Ｗｑ１０）によって大略決定され、（Ｉｄ１０＝Ｉｄ２×（Ｗｑ１０／Ｗｑ２））の関係が得られる。
【００１７】
ドレイン電流Ｉｄ１０は、データ入力端子ＤＡ１とＤＡ２に入力される互いに相補的な信号電圧に応じて、トランジスタＱ８とＱ９のいずれに流れるか切替えられて、夫々のドレイン端子に接続されている抵抗素子１８又は１９に流れることにより、出力端子Ｏ１又はＯ２に電圧信号（出力電圧＝負荷抵抗Ｒ８又はＲ９×Ｉｄ１０）が出力される。一方、トランジスタＱ５のゲート電圧Ｖｇ５（＝Ｖｓｓ）がトランジスタＱ１３のゲート電圧に印加されるので、トランジスタＱ１３のゲート・ソース間電圧Ｖｇ１３が閾値電圧Ｖｔｈよりも小さくなるから、トランジスタＱ１３にはドレイン電流が流れない。従って、データ入力端子ＤＡ３とＤＡ４にいかなる信号が入力されても、トランジスタＱ１１とＱ１２を介して抵抗素子１８と１９に流れる電流は無く、データ入力端子ＤＡ３とＤＡ４への入力信号は、信号出力端子Ｏ１とＯ２から取り出された信号に何ら影響を及ぼさない。
【００１８】
逆に、信号入力端子ＩＮが、例えば、負電圧Ｖｓｓを受けることによりＬレベルである場合、トランジスタＱ１０のゲート電圧がＶｓｓ、トランジスタＱ１３のゲート電圧Ｖｇ３（≠Ｖｓｓ）となり、トランジスタＱ１３側に電流が流れるので、信号出力端子Ｏ１とＯ２から取り出された信号は、データ入力端子ＤＡ３とＤＡ４への入力信号にのみ依存し、データ入力端子ＤＡ１とＤＡ２への入力信号からは何ら影響を受けない。このように、図１８のセレクタ回路は、電流切替え回路への入力電圧をＨレベル又はＬレベルに設定することにより、トランジスタＱ１０とＱ１３のいずれに電流を流すかを切替えることができるので、データ入力端子ＤＡ１とＤＡ２の入力信号を使用するかデータ入力端子ＤＡ３とＤＡ４の入力信号を使用するかを選択することができる。
【００１９】
図１８に示すセレクタ回路の信頼性を考慮した場合、電源電圧（＝Ｖｄｄ−Ｖｓｓ）は、素子耐圧以下に設定することが通例であった。ここで、ドレイン・ソース間耐圧ＢＶｄｓ、ゲート・ドレイン間耐圧ＢＶｇｄとゲート・ソース間耐圧ＢＶｇｓが互いに大略等しい。例えば、ゲート長２．５μｍのＭＯＳトランジスタの場合、素子耐圧は２．５Ｖで電源電圧は２．５Ｖ以下に設定し、ゲート長１．８μｍのＭＯＳトランジスタの場合、素子耐圧は１．８Ｖで電源電圧は１．８Ｖ以下に設定していた。
【００２０】
これまで、回路の高速応答特性を改善するために、微細化による素子の高速応答化が進められているが、これに伴い素子耐圧が犠牲にされてきた。その一方、回路の出力振幅は、素子耐圧に関係無く一定のレベルが要求されている。近年、素子のさらなる高速応答化への要求から、素子耐圧を回路に要求される出力振幅と同等レベルにまで低下せざるを得なくなってきている。
【００２１】
図１８のセレクタ回路において信号出力端子Ｏ１とＯ２から素子耐圧に匹敵するようなできるだけ大きい出力振幅を得ようとすると、トランジスタＱ８、Ｑ９、Ｑ１１とＱ１２ドレイン・ソース間に素子耐圧と同程度のバイアス電圧を印加しなければならない。この場合、電源電圧（＝Ｖｄｄ−Ｖｓｓ）を、素子耐圧とトランジスタＱ１０とＱ１３のドレイン・ソース間電圧（飽和領域で動作するのに必要な電圧）との和に設定する必要がある。
【００２２】
この際、問題になるのが、電流切替回路内のＣＭＯＳインバータのｐＭＯＳトランジスタＱ３とｎＭＯＳトランジスタＱ４の素子耐圧である。信号入力端子ＩＮが、例えば、正電圧Ｖｄｄを受けることによりＨレベルである場合、トランジスタＱ３とＱ４のドレイン電圧はＶｓｓとなるので、トランジスタＱ３のドレイン・ソース間及びゲート・ドレイン間とトランジスタＱ４のゲート・ソース間及びゲート・ドレイン間に素子耐圧以上のバイアスが印加されるから、素子破壊が起こるという不具合を招く。
【００２３】
信号入力端子ＩＮが、例えば、負電圧Ｖｓｓを受けることによりＬレベルである場合、トランジスタＱ３とＱ４のドレイン電圧はＶｄｄとなるので、トランジスタＱ３のゲート・ソース間及びゲート・ドレイン間とトランジスタＱ４のドレイン・ソース間及びゲート・ドレイン間に素子耐圧以上のバイアスが印加されるから、やはり素子破壊が起こるという問題が生じる。
【００２４】
【発明が解決しようとする課題】
この発明は、従来技術の上記問題点を解決するためになされたもので、各素子の耐圧よりも大きな電源電圧を使用しても、各素子への印加電圧が耐圧以下になることが保証される電流切替回路を提供することを目的とする。
【００２５】
【課題を解決するための手段】
請求項１にかかる電流切替回路は、第１の電源と前記第１の電源より低電位の第２の電源の間に接続された相補型回路と、前記相補型回路に接続された１対のカレントミラー回路と、前記第１の電源と前記第２の電源の一方と前記相補型回路の間に接続されて、貫流するレベルシフト電流によって所定の電圧降下を前記相補型回路にもたらすレベルシフト回路とを備え、
入力信号に応じて、前記相補型回路が、前記カレントミラー回路の一方を、第１カレントミラー電流を送ることで有効にすると共に、前記カレントミラー回路の他方を無効にする第１状態と、前記カレントミラー回路の前記一方を無効にすると共に、前記カレントミラー回路の前記他方を、第２カレントミラー電流を送ることで有効にする第２状態とに前記カレントミラー回路を切替え、
前記第１カレントミラー電流と前記第２カレントミラー電流の少なくとも一方が前記レベルシフト電流として前記レベルシフト回路を貫流するものである。
【００２６】
請求項２にかかる電流切替回路は、前記レベルシフト回路を前記第１の電源と前記相補型回路の間に接続すると共に、前記第１カレントミラー電流と前記第２カレントミラー電流が、夫々、第１レベルシフト電流と第２レベルシフト電流として前記レベルシフト回路を貫流するものである。
【００２７】
請求項３にかかる電流切替回路は、前記レベルシフト回路を前記第１の電源と前記相補型回路の間に接続すると共に、前記第１カレントミラー電流と前記第２カレントミラー電流の一方が第１レベルシフト電流と第２レベルシフト電流の一方として前記レベルシフト回路を貫流し、
前記第１レベルシフト電流と前記第２レベルシフト電流の他方を送る電流経路を更に設けたものである。
【００２８】
請求項４にかかる電流切替回路は、前記レベルシフト回路を前記第２の電源と前記相補型回路の間に接続すると共に、前記第１カレントミラー電流と前記第２カレントミラー電流が、夫々、第１レベルシフト電流と第２レベルシフト電流として前記レベルシフト回路を貫流し、
所定のバイアスを確保するためのバイアス回路を、前記入力信号を受ける入力端子の近傍に更に設けたものである。
【００２９】
請求項５にかかる電流切替回路は、前記相補型回路をＣＭＯＳインバータによって形成したものである。
【００３０】
【発明の実施の形態】
以下に、この発明の各実施の形態を図面を参照して説明する。
【００３１】
実施の形態１．
図１は、この発明の実施の形態１にかかる電流切替回路を示す。この電流切替回路は、図１７の従来の電流切替回路と同様に、正電圧Ｖｄｄを有する正電源１、負電圧Ｖｓｓを有する負電源２、信号入力端子ＩＮ、信号出力端子ＯＵＴ１とＯＵＴ２、出力電流を信号出力端子ＯＵＴ１に供給するｎＭＯＳトランジスタＱ１、Ｑ２とＱ１０、抵抗Ｒ１を有し、ｎＭＯＳトランジスタＱ２に流れる第１電流（ドレイン電流）Ｉ１を決める抵抗素子１１、ＣＭＯＳインバータ２０を構成するｐＭＯＳトランジスタＱ３とｎＭＯＳトランジスタＱ４、出力電流を信号出力端子ＯＵＴ２に供給するｎＭＯＳトランジスタＱ５及びＱ１３と、抵抗Ｒ２を有し、ｎＭＯＳトランジスタＱ５に流れる第２電流（ドレイン電流）Ｉ２を決める抵抗素子１２を備える。
【００３２】
電流切替回路は、更に、抵抗Ｒ３を有し、正電源１とｐＭＯＳトランジスタＱ３の間に接続されている抵抗素子１３を備える。抵抗素子１３は、ＣＭＯＳインバータ２０に印加される電圧を耐圧以下にするように、所定の電圧降下をＣＭＯＳインバータ２０にもたらすレベルシフト回路として働く。
【００３３】
この電流切替回路において、抵抗素子１１とｎＭＯＳトランジスタＱ２及びＱ１０を有する第１カレントミラー回路と、抵抗素子１２とｎＭＯＳトランジスタＱ５及びＱ１３を有する第２カレントミラー回路が、１対のカレントミラー回路を形成する。
【００３４】
相補型回路として働くＣＭＯＳインバータ２０は、信号入力端子ＩＮへの入力信号に応じて、第１カレントミラー回路を、第１電流Ｉ１を送ることで有効にすると共に、第２カレントミラー回路を無効にする第１状態と、第１カレントミラー回路を無効にすると共に、第２カレントミラー回路を、第２電流Ｉ２を送ることで有効にする第２状態とにカレントミラー回路を切替える。又、第１カレントミラー回路を流れる第１電流Ｉ１と第２カレントミラー回路を流れる第２電流Ｉ２は、夫々、第１レベルシフト電流と第２レベルシフト電流として抵抗Ｒ３を貫流する。
【００３５】
電流切替回路において、例えば、正電源１は接地されている一方、負電源２には、トランジスタＱ１〜Ｑ５の閾値電圧Ｖｔｈ（例えば、Ｖｔｈ＞０）に対して、（｜Ｖｓｓ｜＞２×Ｖｔｈ）の関係を満たす負電圧Ｖｓｓが供給されているとする。信号入力端子ＩＮが、例えば、正電圧Ｖｄｄを受けることによりＨレベルである場合、カレントミラー回路が上記第１状態に設定されるので、トランジスタＱ１とＱ２の夫々のゲート・ソース間電圧Ｖｇｓ１とＶｇｓ２が、トランジスタＱ１〜Ｑ５の閾値電圧Ｖｔｈより大きくなるから、トランジスタＱ１とＱ２がオンとなる。その結果、第１電流Ｉ１がトランジスタＱ１とＱ２を流れる。
【００３６】
第１電流Ｉ１は、抵抗素子１３を介してトランジスタＱ１とＱ２を流れるので、トランジスタＱ１のドレイン電圧の正電源１の正電圧Ｖｄｄからの電圧降下は、第１電流Ｉ１と抵抗Ｒ３の積に等しい。一方、ＣＭＯＳインバータ２０の出力電圧は負電圧Ｖｓｓであるので、トランジスタＱ５はオフとなるから、第２電流Ｉ２はトランジスタＱ５を流れない。
【００３７】
逆に、信号入力端子ＩＮが、例えば、負電圧Ｖｓｓを受けることによりＬレベルである場合、カレントミラー回路が上記第２状態に設定されるので、トランジスタＱ２はオフとなるから、第１電流Ｉ１はトランジスタＱ２を流れない。一方、ＣＭＯＳインバータ２０の出力電圧は正電圧Ｖｄｄまで上昇するので、トランジスタＱ５はオンとなるから、第２電流Ｉ２がトランジスタＱ５を流れる。第１電流Ｉ１と第２電流Ｉ２が等しくなるように、抵抗Ｒ１とＲ２を設定すると、抵抗素子１３でのレベルシフト量が信号入力端子ＩＮへの入力信号に拘わらず一定に保たれる。
【００３８】
又、抵抗Ｒ３を、電源電圧（＝Ｖｄｄ−Ｖｓｓ）から抵抗１３でのレベルシフト量（第１電流Ｉ１と抵抗Ｒ３の積又は第２電流Ｉ２と抵抗Ｒ３の積）を減じた差が、素子耐圧、即ち、トランジスタＱ３とＱ４のドレイン・ソース間耐圧ＢＶｄｓとトランジスタＱ１のゲート・ドレイン間耐圧ＢＶｇｄ以下で、且つ、第１電流Ｉ１と抵抗Ｒ３の積又は第２電流Ｉ２と抵抗Ｒ３の積が、素子耐圧、即ち、トランジスタＱ１、Ｑ３とＱ４のゲート・ドレイン間耐圧ＢＶｇｄ以下となるように、抵抗Ｒ３を選択すれば、トランジスタＱ１、Ｑ３とＱ４は、常に、素子耐圧以下のバイアス状態で動作する。その結果、トランジスタＱ１、Ｑ３とＱ４を破壊することなく、最大で素子耐圧の２倍に相当する大きな電源電圧まで使用することができる。
【００３９】
この実施の形態では、トランジスタＱ１、Ｑ３とＱ４の耐圧以上の電源電圧を使用しても、トランジスタＱ１、Ｑ３とＱ４は、常に、耐圧以下のバイアス状態で動作することが保証される。
【００４０】
実施の形態２．
図２は、この発明の実施の形態２にかかる電流切替回路を示す。実施の形態１の電流切替回路において、信号入力端子ＩＮがＨレベルである時に抵抗素子１１の両端にかかる電圧は、素子耐圧から閾値電圧Ｖｔｈの２倍を減じた差よりも小さくなる。素子耐圧が小さいと、抵抗素子１１の両端での電位差がゼロに近くなり、抵抗素子Ｒ１で第１電流Ｉ１を決定するのが極めて困難である。
【００４１】
そこで、この実施の形態では、ｎＭＯＳトランジスタＱ１の代りに、抵抗Ｒ４を有する抵抗素子１４を信号入力端子ＩＮと抵抗素子１１の間に挿入している。トランジスタＱ１を抵抗素子１４に置換したことにより、第１カレントミラー回路が抵抗素子Ｒ３から分離されるので、オン状態のトランジスタＱ２を流れる電流Ｉｄ２は、抵抗素子１３を貫流する第１電流Ｉ１と異なる。よって、電流Ｉｄ２は抵抗素子１３における電圧降下に寄与しない。そこで、第１電流Ｉ１を送るために、抵抗Ｒ５を有する抵抗素子１５とｎＭＯＳトランジスタＱ６からなる電流経路を設けている。電流切替回路の他の構成は図１の電流切替回路と同様である。
【００４２】
これにより、信号入力端子ＩＮが、例えば、正電圧Ｖｄｄを受けることによりＨレベルである場合、トランジスタＱ２に流れる電流Ｉｄ２は、抵抗Ｒ１とＲ４の直列抵抗とその直列抵抗の両端にかかる電圧とによって決定されるが、その直列抵抗の両端にかかる電圧は、実施の形態１の場合と比べて、閾値電圧１個分だけ大きくなるので、トランジスタＱ２に流れる電流Ｉｄ２を設定することが容易になる。
【００４３】
信号入力端子ＩＮが、例えば、正電圧Ｖｄｄを受けることによりＨレベルである場合、トランジスタＱ６のゲート端子が抵抗素子１１と抵抗素子１４の結合点に接続されており、トランジスタＱ６のゲート・ソース間電圧は閾値電圧以上になるので、第１電流Ｉ１がトランジスタＱ６を流れる。逆に、信号入力端子ＩＮが、例えば、負電圧Ｖｓｓを受けることによりＬレベルである場合、トランジスタＱ２とＱ６はオフとなり、トランジスタＱ５がオンとなるので、実施の形態１と同様に、第２電流Ｉ２がトランジスタＱ５を流れる。
【００４４】
抵抗Ｒ５を最適化することにより、第１電流Ｉ１と第２電流Ｉ２が等しくなるように設定することができる。抵抗素子１４は、ＣＭＯＳインバータ２０の入力であるトランジスタＱ３とＱ４のゲート端子の電圧がＶｄｄまで上昇しないよう保証する機能も有する。
【００４５】
この実施の形態では、抵抗素子１４での電圧降下と抵抗素子１３での電圧降下が等しくなるように設定すると、実施の形態１で述べた第１電流Ｉ１と抵抗Ｒ３の積又は第２電流Ｉ２と抵抗Ｒ３の積が素子耐圧以下となるように、抵抗Ｒ３を選択するという制約条件を無視することができる。
このように、この実施の形態では、実施の形態１と比較して、トランジスタＱ２に流れる電流Ｉｄ２を設定することが容易になると同時に、トランジスタＱ３とＱ４の耐圧以上のいかなる電源電圧でもトランジスタＱ３とＱ４を破壊することなく使用することができる。
【００４６】
又、この実施の形態では、トランジスタＱ３とＱ４の耐圧以上の電源電圧を使用しても、トランジスタＱ３とＱ４は、常に、耐圧以下のバイアス状態で動作することが保証される。
【００４７】
更に、この実施の形態では、信号入力端子ＩＮへの入力信号に拘わらず、抵抗素子１３で所望の電圧降下を得ることができる。
【００４８】
実施の形態３．
図３は、この発明の実施の形態３にかかる電流切替回路を示す。この電流切替回路では、抵抗素子１３が負電源２とトランジスタＱ４の間に挿入されている。抵抗Ｒ６を有する抵抗素子１６と抵抗Ｒ７を有する抵抗素子１７の直列回路は、トランジスタＱ１のゲート・ドレイン間電圧Ｖｇｄ１が信号入力端子ＩＮへの入力信号に拘わらず素子耐圧以下になるように、トランジスタＱ１のゲート電圧を保証するためのバイアス回路として働く。このバイアス回路が設けられていない場合、トランジスタＱ１のゲート端子をＶｓｓに設定すると、トランジスタＱ１のゲート・ドレイン間電圧Ｖｇｄ１は、当然、トランジスタＱ１の耐圧ＢＶｇｄ以上となり、トランジスタＱ１が破壊する。
【００４９】
電流切替回路の他の構成は図１の電流切替回路と同様である。抵抗素子１６でのレベルシフト量Ｖｒ６が、トランジスタＱ１の耐圧ＢＶｇｄ以下で、且つ、信号入力端子ＩＮが、例えば、負電圧Ｖｓｓを受けることによりＬレベルである場合、抵抗素子１３での電位差Ｖｒ３と抵抗素子１７での電位差Ｖｒ７が大略等しくなるように、抵抗素子１６の抵抗Ｒ６と抵抗素子１７の抵抗Ｒ７を設定する。即ち、（Ｖｒ６＝Ｒ６／（Ｒ６＋Ｒ７）・（Ｖｄｄ−Ｖｓｓ）＜ＢＶｇｄ）と（Ｖｒ７≒Ｒ３×Ｉ２）の関係を満たすように、抵抗素子１６の抵抗Ｒ６と抵抗素子１７の抵抗Ｒ７を設定する。これにより、信号入力端子ＩＮへの任意の信号入力に対して、トランジスタＱ１のゲート・ドレイン間電圧Ｖｇｄ１が（Ｖｇｄ１＝Ｖｒ６＜ＢＶｇｄ）の関係を満たすことを保証し、且つ、電源電圧を上昇することができる。
【００５０】
この実施の形態では、トランジスタＱ３とＱ４の耐圧以上の電源電圧を使用しても、トランジスタＱ３とＱ４は、常に、耐圧以下のバイアス状態で動作することが保証される。
【００５１】
又、この実施の形態では、トランジスタＱ３とＱ４の耐圧以上のいかなる電源電圧でもトランジスタＱ３とＱ４を破壊することなく使用することができる。
【００５２】
実施の形態４．
図４は、この発明の実施の形態４にかかる電流切替回路を示す。この電流切替回路は、図３の電流切替回路においてトランジスタＱ１のゲート端子とソース端子を短絡し、トランジスタＱ１を削除した構成を有する。信号入力端子ＩＮが、例えば、正電圧Ｖｄｄを受けることによりＨレベルである場合、トランジスタＱ２に流れる第１電流Ｉ１は、Ｖｄｓ２がトランジスタＱ２のドレイン・ソース間電圧を指すとして、抵抗Ｒ６及びＲ７と抵抗Ｒ１の合成抵抗と合成抵抗の両端にかかる電圧（Ｖｄｄ−Ｖｓｓ−Ｖｄｓ２）によって決まる。
【００５３】
実施の形態３において抵抗素子１１の両端間の電圧が十分確保できない場合でも、本構成を採用することにより、実施の形態３と比較して閾値１個分だけ合成抵抗の両端にかかる電圧が大きくなるので、トランジスタＱ２に流れる第１電流Ｉ１を設定することが容易になる。
【００５４】
抵抗素子１６の抵抗Ｒ６と抵抗素子１７の抵抗Ｒ７は、信号入力端子ＩＮが、例えば、正電圧Ｖｄｄを受けることによりＨレベルである場合、抵抗Ｒ６及びＲ７と抵抗Ｒ１の合成抵抗により所望の第１電流Ｉ１が次式（Ｉ１＝（Ｖｄｄ−Ｖｓｓ−Ｖｄｓ２）／（Ｒ１＋Ｒ６・Ｒ７／（Ｒ６＋Ｒ７）））により得られると共に、信号入力端子ＩＮが、例えば、負電圧Ｖｓｓを受けることによりＬレベルである場合、抵抗素子１６でのレベルシフト量Ｖｒ６が素子耐圧ＢＶｇｄ以下で、且つ、抵抗素子１３でのレベルシフト量Ｖｒ３と抵抗素子１７でのレベルシフト量Ｖｒ７が大略等しくなるように、即ち、（Ｖｒ６＝Ｒ６／（Ｒ６＋Ｒ７）・（Ｖｄｄ−Ｖｓｓ）＜ＢＶｇｄ）と（Ｖｒ７≒Ｒ３×Ｉ２）の関係を満たすように、設定される。
【００５５】
この実施の形態では、トランジスタＱ３とＱ４の耐圧以上の電源電圧を使用しても、トランジスタＱ３とＱ４は、常に、耐圧以下のバイアス状態で動作することが保証される。
【００５６】
又、この実施の形態では、トランジスタＱ３とＱ４の耐圧以上のいかなる電源電圧でもトランジスタＱ３とＱ４を破壊することなく使用することができる。
【００５７】
実施の形態５．
図５は、この発明の実施の形態５にかかる電流切替回路を示す。この電流切替回路は、図１の電流切替回路においてレベルシフト回路として働く抵抗素子１３をダイオード２１に置換した構成を有する。ダイオード２１は、例えば、ｎＭＯＳトランジスタのソース／ドレイン電極（ｎ＋）とｐウェル、又は、ｐＭＯＳトランジスタのソース／ドレイン電極（ｐ＋）とｎウェルで構成したダイオードである。この電流切替回路においても、実施の形態１と同様の効果を得ることができる。
【００５８】
この電流切替回路の最大許容電源電圧は、従来回路と比較して、ダイオード２１のレベルシフト量Ｖｄｉｏ、例えば、０．７Ｖだけ改善される。更に、大きな電源電圧を使用する場合、ダイオード２１を複数個直列に接続することで同様の効果を得ることができる。
【００５９】
この実施の形態では、トランジスタＱ１、Ｑ３とＱ４の耐圧以上の電源電圧を使用しても、トランジスタＱ１、Ｑ３とＱ４は、常に、耐圧以下のバイアス状態で動作することが保証される。
【００６０】
実施の形態６．
図６は、この発明の実施の形態６にかかる電流切替回路を示す。この電流切替回路は、図２の電流切替回路においてレベルシフト回路として働く抵抗素子１３をダイオード２１に置換した構成を有する。この電流切替回路においても、実施の形態２と同様の効果を得ることができる。
【００６１】
抵抗素子１４の抵抗Ｒ４は、信号入力端子ＩＮが、例えば、正電圧Ｖｄｄを受けることによりＨレベルである時の抵抗素子１４の両端間の電圧Ｖｒ４（＝Ｒ４×Ｉｄ２）がダイオード２１でのレベルシフト量Ｖｄｉｏと大略等しくなるように設定される。これにより、この電流切替回路の最大許容電源電圧は、従来回路と比較して、ダイオード２１のレベルシフト量Ｖｄｉｏ、例えば、０．７Ｖだけ改善される。
【００６２】
更に、大きな電源電圧を使用する場合、ダイオード２１を複数個直列に接続することで同様の効果を得ることができる。この場合、抵抗素子１４の抵抗Ｒ４は、入力信号端子ＩＮが、例えば、正電圧Ｖｄｄを受けることによりＨレベルである時の抵抗素子１４の両端間の電圧Ｖｒ４が、複数個直列接続されたダイオード２１のレベルシフト量Ｖｄｉｏｔと大略等しくなるように設定される。例えば、ダイオード２１を２個直列接続した場合、（Ｖｄｉｏｔ＝Ｖｄｉｏ×２≒Ｒ４×Ｉｄ２）の関係が得られる。
【００６３】
この実施の形態では、トランジスタＱ３とＱ４の耐圧以上の電源電圧を使用しても、トランジスタＱ３とＱ４は、常に、耐圧以下のバイアス状態で動作することが保証される。
【００６４】
又、この実施の形態では、信号入力端子ＩＮへの入力信号に拘わらず、ダイオード２１で所望の電圧降下を得ることができる。
【００６５】
更に、この実施の形態では、トランジスタＱ３とＱ４の耐圧以上のいかなる電源電圧でもトランジスタＱ３とＱ４を破壊することなく使用することができる。
【００６６】
実施の形態７．
図７は、この発明の実施の形態７にかかる電流切替回路を示す。この電流切替回路は、図３の電流切替回路においてレベルシフト回路として働く抵抗素子１３をダイオード２１に置換した構成を有する。この電流切替回路においても、実施の形態３と同様の効果を得ることができる。抵抗素子１６の抵抗Ｒ６と抵抗素子１７の抵抗Ｒ７は、抵抗素子１６のレベルシフト量Ｖｒ６が素子耐圧ＢＶｇｄ以下で、且つ、入力信号端子ＩＮが、例えば、負電圧Ｖｓｓを受けることによりＬレベルである場合の抵抗素子１７の両端間の電圧Ｖｒ７（＝Ｒ７／（Ｒ６＋Ｒ７）・（Ｖｄｄ−Ｖｓｓ））がダイオード２１のレベルシフト量Ｖｄｉｏと大略等しくなるように設定される。
【００６７】
これにより、この電流切替回路の最大許容電源電圧は、従来回路と比較して、ダイオード２１のレベルシフト量Ｖｄｉｏ、例えば、０．７Ｖだけ改善される。
【００６８】
更に、大きな電源電圧を使用する場合、ダイオード２１を複数個直列に接続することで同様の効果を得ることができる。この場合、抵抗素子１７の抵抗Ｒ７は、入力信号端子ＩＮが、例えば、負電圧Ｖｓｓを受けることによりＬレベルである時の抵抗素子１７の両端間の電圧Ｖｒ７が、複数個直列接続されたダイオード２１のレベルシフト量Ｖｄｉｏｔと大略等しくなるように設定される。例えば、ダイオード２１を２個直列接続した場合、（Ｖｄｉｏｔ＝Ｖｄｉｏ×２≒Ｖｒ７＝Ｒ７／（Ｒ６＋Ｒ７）・（Ｖｄｄ−Ｖｓｓ））の関係が得られる。
【００６９】
この実施の形態では、トランジスタＱ３とＱ４の耐圧以上の電源電圧を使用しても、トランジスタＱ３とＱ４は、常に、耐圧以下のバイアス状態で動作することが保証される。
【００７０】
又、この実施の形態では、トランジスタＱ３とＱ４の耐圧以上のいかなる電源電圧でもトランジスタＱ３とＱ４を破壊することなく使用することができる。
【００７１】
実施の形態８．
図８は、この発明の実施の形態８にかかる電流切替回路を示す。この電流切替回路は、図４の電流切替回路においてレベルシフト回路として働く抵抗素子１３をダイオード２１に置換した構成を有する。この電流切替回路においても、実施の形態４と同様の効果を得ることができる。
【００７２】
抵抗素子１１の抵抗Ｒ１、抵抗素子１６の抵抗Ｒ６と抵抗素子１７の抵抗Ｒ７は、信号入力端子ＩＮが、例えば、正電圧Ｖｄｄを受けることによりＨレベルである場合、抵抗Ｒ６及びＲ７と抵抗Ｒ１の合成抵抗により所望の第１電流Ｉ１が次式（Ｉ１＝（Ｖｄｄ−Ｖｓｓ−Ｖｄｓ２）／（Ｒ１＋Ｒ６・Ｒ７／（Ｒ６＋Ｒ７）））により得られると共に、信号入力端子ＩＮが、例えば、負電圧Ｖｓｓを受けることによりＬレベルである場合、抵抗１６でのレベルシフト量Ｖｒ６が素子耐圧ＢＶｇｄ以下で、且つ、抵抗１７での両端間の電圧Ｖｒ７がダイオード２１のレベルシフト量Ｖｄｉｏと大略等しくなる、即ち、（Ｖｒ６＝Ｒ６／（Ｒ６＋Ｒ７）・（Ｖｄｄ−Ｖｓｓ）＜ＢＶｇｄ）と（Ｖｒ７≒Ｖｄｉｏ）の関係を満たすように、設定される。
【００７３】
これにより、この電流切替回路の最大許容電源電圧は、従来回路と比較して、ダイオード２１のレベルシフト量Ｖｄｉｏ、例えば、０．７Ｖだけ改善される。
【００７４】
更に、大きな電源電圧を使用する場合、ダイオード２１を複数個直列に接続することで同様の効果を得ることができる。この場合、抵抗素子１７の抵抗Ｒ７は、入力信号端子ＩＮが、例えば、負電圧Ｖｓｓを受けることによりＬレベルである時の抵抗素子１７の両端間の電圧Ｖｒ７が、複数個直列接続されたダイオード２１のレベルシフト量Ｖｄｉｏｔと大略等しくなるように設定される。例えば、ダイオード２１を２個直列接続した場合、（Ｖｄｉｏｔ＝Ｖｄｉｏ×２≒Ｖｒ７＝Ｒ７／（Ｒ６＋Ｒ７）・（Ｖｄｄ−Ｖｓｓ））の関係が得られる。
【００７５】
この実施の形態では、トランジスタＱ３とＱ４の耐圧以上の電源電圧を使用しても、トランジスタＱ３とＱ４は、常に、耐圧以下のバイアス状態で動作することが保証される。
【００７６】
又、この実施の形態では、トランジスタＱ３とＱ４の耐圧以上のいかなる電源電圧でもトランジスタＱ３とＱ４を破壊することなく使用することができる。
【００７７】
実施の形態９．
図９は、この発明の実施の形態９にかかる電流切替回路を示す。この電流切替回路は、図１の電流切替回路においてレベルシフト回路として働く抵抗素子１３を、ゲート端子とドレイン端子を短絡したｎＭＯＳトランジスタ３１に置換した構成を有する。この電流切替回路においても、実施の形態１と同様の効果を得ることができる。
【００７８】
この電流切替回路の最大許容電源電圧は、従来回路と比較して、ｎＭＯＳトランジスタ３１のレベルシフト量（＞閾値電圧）だけ改善される。更に、大きな電源電圧を使用する場合、ｎＭＯＳトランジスタ３１を複数個直列に接続することで同様の効果を得ることができる。
【００７９】
この実施の形態では、トランジスタＱ１、Ｑ３とＱ４の耐圧以上の電源電圧を使用しても、トランジスタＱ１、Ｑ３とＱ４は、常に、耐圧以下のバイアス状態で動作することが保証される。
【００８０】
実施の形態１０．
図１０は、この発明の実施の形態１０にかかる電流切替回路を示す。この電流切替回路は、図２の電流切替回路においてレベルシフト回路として働く抵抗素子１３を、ゲート端子とドレイン端子を短絡したｎＭＯＳトランジスタ３１に置換した構成を有する。この電流切替回路においても、実施の形態２と同様の効果を得ることができる。抵抗素子１４の抵抗Ｒ４は、信号入力端子ＩＮが、例えば、正電圧Ｖｄｄを受けることによりＨレベルである時の抵抗素子１４の両端間の電圧がｎＭＯＳトランジスタ３１のレベルシフト量と大略等しくなるように設定される。これにより、この電流切替回路の最大許容電源電圧は、従来回路と比較して、ｎＭＯＳトランジスタ３１のレベルシフト量（＞閾値電圧）だけ改善される。
【００８１】
更に、大きな電源電圧を使用する場合、ｎＭＯＳトランジスタ３１を複数個直列に接続することで同様の効果を得ることができる。この場合、抵抗素子１４の抵抗Ｒ４は、信号入力端子ＩＮが、例えば、正電圧Ｖｄｄを受けることによりＨレベルである時の抵抗素子１４の両端間の電圧が複数個直列接続されたｎＭＯＳトランジスタ３１のレベルシフト量と大略等しくなるように設定される。
【００８２】
この実施の形態では、トランジスタＱ３とＱ４の耐圧以上の電源電圧を使用しても、トランジスタＱ３とＱ４は、常に、耐圧以下のバイアス状態で動作することが保証される。
【００８３】
又、この実施の形態では、信号入力端子ＩＮへの入力信号に拘わらず、ｎＭＯＳトランジスタ３１で所望の電圧降下を得ることができる。
【００８４】
更に、この実施の形態では、トランジスタＱ３とＱ４の耐圧以上のいかなる電源電圧でもトランジスタＱ３とＱ４を破壊することなく使用することができる。
【００８５】
実施の形態１１．
図１１は、この発明の実施の形態１１にかかる電流切替回路を示す。この電流切替回路は、図３の電流切替回路においてレベルシフト回路として働く抵抗素子１３を、ゲート端子とドレイン端子を短絡したｎＭＯＳトランジスタ３１に置換した構成を有する。この電流切替回路においても、実施の形態３と同様の効果を得ることができる。
【００８６】
抵抗素子１６の抵抗Ｒ６と抵抗素子１７の抵抗Ｒ７は、入力信号端子ＩＮが、例えば、負電圧Ｖｓｓを受けることによりＬレベルである時の抵抗素子１７の両端間の電圧がｎＭＯＳトランジスタ３１のレベルシフト量と大略等しくなるように、設定される。これにより、この電流切替回路の最大許容電源電圧は、従来回路と比較して、ｎＭＯＳトランジスタ３１のレベルシフト量（＞閾値電圧）だけ改善される。
【００８７】
更に、大きな電源電圧を使用する場合、ｎＭＯＳトランジスタ３１を複数個直列に接続することで同様の効果を得ることができる。この場合、抵抗素子１６の抵抗Ｒ６と抵抗素子１７の抵抗Ｒ７は、信号入力端子ＩＮが、例えば、負電圧Ｖｓｓを受けることによりＬレベルである時の抵抗素子１７の両端間の電圧が複数個直列接続されたｎＭＯＳトランジスタ３１のレベルシフト量と大略等しくなるように設定される。
【００８８】
この実施の形態では、トランジスタＱ３とＱ４の耐圧以上の電源電圧を使用しても、トランジスタＱ３とＱ４は、常に、耐圧以下のバイアス状態で動作することが保証される。
【００８９】
又、この実施の形態では、トランジスタＱ３とＱ４の耐圧以上のいかなる電源電圧でもトランジスタＱ３とＱ４を破壊することなく使用することができる。
【００９０】
実施の形態１２．
図１２は、この発明の実施の形態１２にかかる電流切替回路を示す。この電流切替回路は、図４の電流切替回路においてレベルシフト回路として働く抵抗素子１３を、ゲート端子とドレイン端子を短絡したｎＭＯＳトランジスタ３１に置換した構成を有する。この電流切替回路においても、実施の形態４と同様の効果を得ることができる。
【００９１】
抵抗素子１１の抵抗Ｒ１、抵抗素子１６の抵抗Ｒ６と抵抗素子１７の抵抗Ｒ７は、入力信号端子ＩＮが、例えば、負電圧Ｖｓｓを受けることによりＬレベルである時の抵抗素子１７の両端間の電圧がｎＭＯＳトランジスタ３１のレベルシフト量と大略等しくなるように、設定される。これにより、この電流切替回路の最大許容電源電圧は、従来回路と比較して、ｎＭＯＳトランジスタ３１のレベルシフト量（＞閾値電圧）だけ改善される。
【００９２】
更に、大きな電源電圧を使用する場合、ｎＭＯＳトランジスタ３１を複数個直列に接続することで同様の効果を得ることができる。この場合、抵抗素子１１の抵抗Ｒ１、抵抗素子１６の抵抗Ｒ６と抵抗素子１７の抵抗Ｒ７は、信号入力端子ＩＮが、例えば、負電圧Ｖｓｓを受けることによりＬレベルである時の抵抗素子１７の両端間の電圧が複数個直列接続されたｎＭＯＳトランジスタ３１のレベルシフト量と大略等しくなるように設定される。
【００９３】
この実施の形態では、トランジスタＱ３とＱ４の耐圧以上の電源電圧を使用しても、トランジスタＱ３とＱ４は、常に、耐圧以下のバイアス状態で動作することが保証される。
【００９４】
又、この実施の形態では、トランジスタＱ３とＱ４の耐圧以上のいかなる電源電圧でもトランジスタＱ３とＱ４を破壊することなく使用することができる。
【００９５】
実施の形態１３．
図１３は、この発明の実施の形態１３にかかる電流切替回路を示す。この電流切替回路は、図９の電流切替回路においてｐＭＯＳトランジスタとｎＭＯＳトランジスタを、夫々、ｐｎｐバイポーラトランジスタとｎｐｎバイポーラトランジスタに置換、即ち、ｐＭＯＳトランジスタＱ３をｐｎｐバイポーラトランジスタ４３に置換すると共に、ｎＭＯＳトランジスタ３１、Ｑ１−Ｑ２、Ｑ４−Ｑ５、Ｑ１０とＱ１３を、夫々、ｎｐｎバイポーラトランジスタ５１、４１−４２、４４−４５、４８と４９に置換した構成を有する。
【００９６】
よって、図９のｎＭＯＳトランジスタ３１に対応するｎｐｎバイポーラトランジスタ５１はレベルシフト回路として働く一方、図９のｐＭＯＳトランジスタＱ３とｎＭＯＳトランジスタＱ４に夫々対応するｐｎｐバイポーラトランジスタ４３とｎｐｎバイポーラトランジスタ４４は相補型回路３０を形成する。この電流切替回路においても、実施の形態９と同様の効果を得ることができる。
【００９７】
この電流切替回路の最大許容電源電圧は、従来回路と比較して、ベース端子とコレクタ端子を短絡したｎｐｎバイポーラトランジスタ５１のレベルシフト量、即ち、障壁電圧、例えば、０．７Ｖだけ改善される。
【００９８】
更に、大きな電源電圧を使用する場合、ｎｐｎバイポーラトランジスタ５１を複数個直列に接続することで同様の効果を得ることができる。
【００９９】
この実施の形態では、バイポーラトランジスタ４１、４３と４４の耐圧以上の電源電圧を使用しても、バイポーラトランジスタ４１、４３と４４は、常に、耐圧以下のバイアス状態で動作することが保証される。
【０１００】
実施の形態１４．
図１４は、この発明の実施の形態１４にかかる電流切替回路を示す。この電流切替回路は、実施の形態１３と同様に、図１０の電流切替回路においてｐＭＯＳトランジスタとｎＭＯＳトランジスタを、夫々、ｐｎｐバイポーラトランジスタとｎｐｎバイポーラトランジスタに置換、即ち、ｐＭＯＳトランジスタＱ３をｐｎｐバイポーラトランジスタ４３に置換すると共に、ｎＭＯＳトランジスタ３１、Ｑ２、Ｑ４−Ｑ６、Ｑ１０とＱ１３を、夫々、ｎｐｎバイポーラトランジスタ５１、４２、４４−４６、４８と４９に置換した構成を有する。
【０１０１】
よって、図１０のｎＭＯＳトランジスタ３１に対応するｎｐｎバイポーラトランジスタ５１はレベルシフト回路として働く一方、図１０のｐＭＯＳトランジスタＱ３とｎＭＯＳトランジスタＱ４に夫々対応するｐｎｐバイポーラトランジスタ４３とｎｐｎバイポーラトランジスタ４４は相補型回路３０を形成する。この電流切替回路においても、実施の形態１０と同様の効果を得ることができる。
【０１０２】
この電流切替回路の最大許容電源電圧は、従来回路と比較して、ベース端子とコレクタ端子を短絡したｎｐｎバイポーラトランジスタ５１のレベルシフト量、即ち、障壁電圧、例えば、０．７Ｖだけ改善される。
【０１０３】
更に、大きな電源電圧を使用する場合、ｎｐｎバイポーラトランジスタ５１を複数個直列に接続することで同様の効果を得ることができる。
【０１０４】
この実施の形態では、バイポーラトランジスタ４３と４４の耐圧以上の電源電圧を使用しても、バイポーラトランジスタ４３と４４は、常に、耐圧以下のバイアス状態で動作することが保証される。
【０１０５】
又、この実施の形態では、信号入力端子ＩＮへの入力信号に拘わらず、ｎｐｎバイポーラトランジスタ５１で所望の電圧降下を得ることができる。
【０１０６】
更に、この実施の形態では、バイポーラトランジスタ４３と４４の耐圧以上のいかなる電源電圧でもバイポーラトランジスタ４３と４４を破壊することなく使用することができる。
【０１０７】
実施の形態１５．
図１５は、この発明の実施の形態１５にかかる電流切替回路を示す。この電流切替回路は、実施の形態１３と同様に、図１１の電流切替回路においてｐＭＯＳトランジスタとｎＭＯＳトランジスタを、夫々、ｐｎｐバイポーラトランジスタとｎｐｎバイポーラトランジスタに置換、即ち、ｐＭＯＳトランジスタＱ３をｐｎｐバイポーラトランジスタ４３に置換すると共に、ｎＭＯＳトランジスタ３１、Ｑ１−Ｑ２、Ｑ４−Ｑ５、Ｑ１０とＱ１３を、夫々、ｎｐｎバイポーラトランジスタ５１、４１−４２、４４−４５、４８と４９に置換した構成を有する。
【０１０８】
よって、図１１のｎＭＯＳトランジスタ３１に対応するｎｐｎバイポーラトランジスタ５１はレベルシフト回路として働く一方、図１１のｐＭＯＳトランジスタＱ３とｎＭＯＳトランジスタＱ４に夫々対応するｐｎｐバイポーラトランジスタ４３とｎｐｎバイポーラトランジスタ４４は相補型回路３０を形成する。この電流切替回路においても、実施の形態１１と同様の効果を得ることができる。
【０１０９】
この電流切替回路の最大許容電源電圧は、従来回路と比較して、ベース端子とコレクタ端子を短絡したｎｐｎバイポーラトランジスタ５１のレベルシフト量、即ち、障壁電圧、例えば、０．７Ｖだけ改善される。
【０１１０】
更に、大きな電源電圧を使用する場合、ｎｐｎバイポーラトランジスタ５１を複数個直列に接続することで同様の効果を得ることができる。
【０１１１】
この実施の形態では、バイポーラトランジスタ４３と４４の耐圧以上の電源電圧を使用しても、バイポーラトランジスタ４３と４４は、常に、耐圧以下のバイアス状態で動作することが保証される。
【０１１２】
又、この実施の形態では、バイポーラトランジスタ４３と４４の耐圧以上のいかなる電源電圧でもバイポーラトランジスタＱ３とＱ４を破壊することなく使用することができる。
【０１１３】
実施の形態１６．
図１６は、この発明の実施の形態１６にかかる電流切替回路を示す。この電流切替回路は、実施の形態１３と同様に、図１２の電流切替回路においてｐＭＯＳトランジスタとｎＭＯＳトランジスタを、夫々、ｐｎｐバイポーラトランジスタとｎｐｎバイポーラトランジスタに置換、即ち、ｐＭＯＳトランジスタＱ３をｐｎｐバイポーラトランジスタ４３に置換すると共に、ｎＭＯＳトランジスタ３１、Ｑ２、Ｑ４−Ｑ５、Ｑ１０とＱ１３を、夫々、ｎｐｎバイポーラトランジスタ５１、４２、４４−４５、４８と４９に置換した構成を有する。
【０１１４】
よって、図１２のｎＭＯＳトランジスタ３１に対応するｎｐｎバイポーラトランジスタ５１はレベルシフト回路として働く一方、図１２のｐＭＯＳトランジスタＱ３とｎＭＯＳトランジスタＱ４に夫々対応するｐｎｐバイポーラトランジスタ４３とｎｐｎバイポーラトランジスタ４４は相補型回路３０を形成する。この電流切替回路においても、実施の形態１２と同様の効果を得ることができる。
【０１１５】
この電流切替回路の最大許容電源電圧は、従来回路と比較して、ベース端子とコレクタ端子を短絡したｎｐｎバイポーラトランジスタ５１のレベルシフト量、即ち、障壁電圧、例えば、０．７Ｖだけ改善される。
【０１１６】
更に、大きな電源電圧を使用する場合、ｎｐｎバイポーラトランジスタ５１を複数個直列に接続することで同様の効果を得ることができる。
【０１１７】
この実施の形態では、バイポーラトランジスタ４３と４４の耐圧以上の電源電圧を使用しても、バイポーラトランジスタ４３と４４は、常に、耐圧以下のバイアス状態で動作することが保証される。
【０１１８】
又、この実施の形態では、バイポーラトランジスタ４３と４４の耐圧以上のいかなる電源電圧でもバイポーラトランジスタＱ３とＱ４を破壊することなく使用することができる。
【０１１９】
【発明の効果】
以上のように、請求項１の発明によれば、電流切替回路は、第１の電源と前記第１の電源より低電位の第２の電源の間に接続された相補型回路と、前記相補型回路に接続された１対のカレントミラー回路と、前記第１の電源と前記第２の電源の一方と前記相補型回路の間に接続されて、貫流するレベルシフト電流によって所定の電圧降下を前記相補型回路にもたらすレベルシフト回路とを備え、
入力信号に応じて、前記相補型回路が、前記カレントミラー回路の一方を、第１カレントミラー電流を送ることで有効にすると共に、前記カレントミラー回路の他方を無効にする第１状態と、前記カレントミラー回路の前記一方を無効にすると共に、前記カレントミラー回路の前記他方を、第２カレントミラー電流を送ることで有効にする第２状態とに前記カレントミラー回路を切替え、
前記第１カレントミラー電流と前記第２カレントミラー電流の少なくとも一方が前記レベルシフト電流として前記レベルシフト回路を貫流するので、相補型回路の素子の耐圧以上の電源電圧を使用しても、相補型回路の素子は、常に、相補型回路の素子の耐圧以下のバイアス状態で動作することが保証されると共に、入力信号に拘わらず、レベルシフト回路で所望の電圧降下を得ることができ、更に、相補型回路の素子の耐圧以上のいかなる電源電圧でも相補型回路の素子を破壊することなく使用することができる。
【０１２０】
又、請求項２の発明によれば、前記レベルシフト回路を前記第１の電源と前記相補型回路の間に接続すると共に、前記第１カレントミラー電流と前記第２カレントミラー電流が、夫々、第１レベルシフト電流と第２レベルシフト電流として前記レベルシフト回路を貫流するので、相補型回路の素子の耐圧以上の電源電圧を使用しても、相補型回路の素子は、常に、相補型回路の素子の耐圧以下のバイアス状態で動作することが保証される。
【０１２１】
又、請求項３の発明によれば、前記レベルシフト回路を前記第１の電源と前記相補型回路の間に接続すると共に、前記第１カレントミラー電流と前記第２カレントミラー電流の一方が第１レベルシフト電流と第２レベルシフト電流の一方として前記レベルシフト回路を貫流し、
前記第１レベルシフト電流と前記第２レベルシフト電流の他方を送る電流経路を更に設けたので、相補型回路の素子の耐圧以上の電源電圧を使用しても、相補型回路の素子は、常に、相補型回路の素子の耐圧以下のバイアス状態で動作することが保証されると共に、入力信号に拘わらず、レベルシフト回路で所望の電圧降下を得ることができ、更に、相補型回路の素子の耐圧以上のいかなる電源電圧でも相補型回路の素子を破壊することなく使用することができる。
【０１２２】
又、請求項４の発明によれば、前記レベルシフト回路を前記第２の電源と前記相補型回路の間に接続すると共に、前記第１カレントミラー電流と前記第２カレントミラー電流が、夫々、第１レベルシフト電流と第２レベルシフト電流として前記レベルシフト回路を貫流し、
所定のバイアスを確保するためのバイアス回路を、前記入力信号を受ける入力端子の近傍に更に設けたので、相補型回路の素子の耐圧以上の電源電圧を使用しても、相補型回路の素子は、常に、相補型回路の素子の耐圧以下のバイアス状態で動作することが保証されると共に、相補型回路の素子の耐圧以上のいかなる電源電圧でも相補型回路の素子を破壊することなく使用することができる。
【０１２３】
又、請求項５の発明によれば、前記相補型回路をＣＭＯＳインバータによって形成するので、電流切替回路の低消費電力化を図ることができる。
【図面の簡単な説明】
【図１】 この発明の実施の形態１にかかる電流切替回路の回路図である。
【図２】 この発明の実施の形態２にかかる電流切替回路の回路図である。
【図３】 この発明の実施の形態３にかかる電流切替回路の回路図である。
【図４】 この発明の実施の形態４にかかる電流切替回路の回路図である。
【図５】 この発明の実施の形態５にかかる電流切替回路の回路図である。
【図６】 この発明の実施の形態６にかかる電流切替回路の回路図である。
【図７】 この発明の実施の形態７にかかる電流切替回路の回路図である。
【図８】 この発明の実施の形態８にかかる電流切替回路の回路図である。
【図９】 この発明の実施の形態９にかかる電流切替回路の回路図である。
【図１０】 この発明の実施の形態１０にかかる電流切替回路の回路図である。
【図１１】 この発明の実施の形態１１にかかる電流切替回路の回路図である。
【図１２】 この発明の実施の形態１２にかかる電流切替回路の回路図である。
【図１３】 この発明の実施の形態１３にかかる電流切替回路の回路図である。
【図１４】 この発明の実施の形態１４にかかる電流切替回路の回路図である。
【図１５】 この発明の実施の形態１５にかかる電流切替回路の回路図である。
【図１６】 この発明の実施の形態１６にかかる電流切替回路の回路図である。
【図１７】 従来の電流切替回路の回路図である。
【図１８】 図１７の従来の電流切替回路を適用したセレクタ回路の回路図である。
【符号の説明】
１ 正電源、２ 負電源、１１ 抵抗素子、１２ 抵抗素子、１３ 抵抗素子、１４ 抵抗素子、１５ 抵抗素子、１６ 抵抗素子、１７ 抵抗素子、２０ ＣＭＯＳインバータ、２１ ダイオード、３０ 相補型回路、３１ ｎＭＯＳトランジスタ、５１ ｎｐｎバイポーラトランジスタ。
Claims (5)
- 第１の電源（１）と前記第１の電源（１）より低電位の第２の電源（２）の間に接続された相補型回路（２０；３０）と、前記相補型回路（２０；３０）に接続された１対のカレントミラー回路（１１，Ｑ２，Ｑ１０）及び（１２，Ｑ５，Ｑ１３）と、前記第１の電源（１）と前記第２の電源（２）の一方と前記相補型回路（２０；３０）の間に接続されて、貫流するレベルシフト電流によって所定の電圧降下を前記相補型回路（２０；３０）にもたらすレベルシフト回路（１３；２１；３１；５１）とを備え、
入力信号に応じて、前記相補型回路（２０；３０）が、前記カレントミラー回路（１１，Ｑ２，Ｑ１０）及び（１２，Ｑ５，Ｑ１３）の一方を、第１カレントミラー電流（Ｉ１）を送ることで有効にすると共に、前記カレントミラー回路（１１，Ｑ２，Ｑ１０）及び（１２，Ｑ５，Ｑ１３）の他方を無効にする第１状態と、前記カレントミラー回路（１１，Ｑ２，Ｑ１０）及び（１２，Ｑ５，Ｑ１３）の前記一方を無効にすると共に、前記カレントミラー回路（１１，Ｑ２，Ｑ１０）及び（１２，Ｑ５，Ｑ１３）の前記他方を、第２カレントミラー電流（Ｉ２）を送ることで有効にする第２状態とに前記カレントミラー回路（１１，Ｑ２，Ｑ１０）及び（１２，Ｑ５，Ｑ１３）を切替え、
前記第１カレントミラー電流（Ｉ１）と前記第２カレントミラー電流（Ｉ２）の少なくとも一方が前記レベルシフト電流として前記レベルシフト回路（１３；２１；３１；５１）を貫流することを特徴とする電流切替回路。 - 前記レベルシフト回路（１３；２１；３１；５１）を前記第１の電源（１）と前記相補型回路（２０；３０）の間に接続すると共に、前記第１カレントミラー電流（Ｉ１）と前記第２カレントミラー電流（Ｉ２）が、夫々、第１レベルシフト電流と第２レベルシフト電流として前記レベルシフト回路（１３；２１；３１；５１）を貫流することを特徴とする請求項１に記載の電流切替回路。
- 前記レベルシフト回路（１３；２１；３１；５１）を前記第１の電源（１）と前記相補型回路（２０；３０）の間に接続すると共に、前記第１カレントミラー電流（Ｉ１）と前記第２カレントミラー電流（Ｉ２）の一方が第１レベルシフト電流と第２レベルシフト電流の一方として前記レベルシフト回路（１３；２１；３１；５１）を貫流し、
前記第１レベルシフト電流と前記第２レベルシフト電流の他方を送る電流経路（１５，Ｑ６；１５，４６）を更に設けたことを特徴とする請求項１に記載の電流切替回路。 - 前記レベルシフト回路（１３；２１；３１；５１）を前記第２の電源（２）と前記相補型回路（２０；３０）の間に接続すると共に、前記第１カレントミラー電流（Ｉ１）と前記第２カレントミラー電流（Ｉ２）が、夫々、第１レベルシフト電流と第２レベルシフト電流として前記レベルシフト回路（１３；２１；３１；５１）を貫流し、
所定のバイアスを確保するためのバイアス回路（１６，１７）を、前記入力信号を受ける入力端子（ＩＮ）の近傍に更に設けたことを特徴とする請求項１に記載の電流切替回路。 - 前記相補型回路（２０；３０）をＣＭＯＳインバータ（２０）によって形成したことを特徴とする請求項１に記載の電流切替回路。
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