JP4114659B2 - 強誘電体メモリ及びその駆動方法 - Google Patents

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Description

本発明は、強誘電体メモリ及びその駆動方法に関する。
近年、情報記憶用キャパシタとして強誘電体キャパシタを用いる強誘電体メモリ（ＦｅＲＡＭ:Ferroelectric Random Access Memory）が脚光を浴びている。この強誘電体メモリは、ＲＦＩＤ（Radio Frequency Identification）システムのトランスポンダ側に搭載されるメモリなどとして広く用いられている。
強誘電体メモリのワード線やプレート線を駆動する回路の実現手法としては種々の従来技術がある。しかしながら、ＦｅＲＡＭ（強誘電体メモリ）には、ＳＲＡＭなどには存在しない特有の多くの問題がある。
例として、ＰＬ（プレート線）駆動回路に関する問題がある。ＦｅＲＡＭでは、ＳＲＡＭとは異なり、ＷＬ（ワード線）駆動回路の他にＰＬ駆動回路が必要となる。
ＦｅＲＡＭのＷＬ駆動回路としては、ＳＲＡＭのＷＬ駆動回路と同様の回路を使用できる。或いは、ＦｅＲＡＭのメモリセルを構成するトランスファートランジスタのゲート負荷（ワード線に接続されるゲートの寄生容量による負荷）が、ＳＲＡＭの場合のゲート負荷に比べて小さい場合には、ＳＲＡＭに使用されるＷＬ駆動回路よりも駆動能力が小さなＷＬ駆動回路を使用することもできる。
一方、プレート線に沿って配置されるＦｅＲＡＭメモリセルに含まれる強誘電体キャパシタの容量負荷は非常に大きく、またプレート線に沿っては数多くの強誘電体キャパシタが配置されている。従って、ＰＬ駆動回路は、場合によってはピコファラド（ｐF）程度の大きな容量負荷を駆動する必要がある。このような大きな負荷を駆動するために、ＦｅＲＡＭで用いられるＰＬ駆動回路としては、必然的に、ＷＬ駆動回路よりも駆動能力が大きな回路が必要となり、これは、チップ面積を増加させる大きな原因となってしまう。
また、ＰＬ駆動回路を制御する信号として、ＷＬ駆動回路で使用されているデコード信号を使用する場合と、ＷＬ駆動回路の出力信号であるＷＬ信号を使用する場合とが考えられる。そしてデコード信号を使用した場合には次のような問題がある。即ち、ＷＬ駆動回路に用いられる制御回路と同様の回路がＰＬ駆動回路にも必要になるため、必然的に回路配置面積が大きくなり、チップサイズ増大によるチップコストの増加という問題を招く。
一方、ＷＬ信号を使用した場合には次のような問題がある。即ちＷＬ配線としてポリ配線を使用した場合には、ＷＬ信号が十分立ち上がった時点からＰＬ信号を発生させることが可能となるため、高速なメモリアクセスに不向きであるという問題がある。この場合、ＷＬ信号を高速化するために、ＷＬ信号のポリ配線をアルミ配線で裏打ちする手法も考えられる。しかしながら、この手法によると、裏打ち用のアルミ配線層が更に必要になるため、プロセスコストが上昇するという問題を招く。
更に、ＦｅＲＡＭで用いられているＷＬ駆動回路やＰＬ駆動回路は、その回路配置面積の大きさから、メモリセルの短辺方向に沿って配置することはできず、メモリセルの長辺方向に沿って配置される場合が多い。そして、ＷＬ駆動回路やＰＬ駆動回路の配置面積が大きく、メモリセルの長辺方向のピッチと適合しない場合には、メモリセルの長辺方向のサイズをＷＬ駆動回路やＰＬ駆動回路に合わせて大きくするといった工夫や、メモリセルアレイの左側にＷＬ駆動回路を配置し右側にＰＬ駆動回路を配置するといった工夫が必要になる。しかしながら、これらの工夫を行うと、チップ面積の増大化を招き、チップコストの更なる増加という大きな問題を発生させてしまう。
別の例として、メモリセルを構成するトランスファートランジスタのしきい値電圧の影響による、論理“１”の書き込み不良に関する問題がある。
後述する図１（Ａ）に示すように、ＦｅＲＡＭのメモリセルは、Ｎ型（ＮＭＯＳ）のトランスファートランジスタＴＲと強誘電体キャパシタＣＳを含む。トランスファートランジスタＴＲの一端はビット線ＢＬに接続され、他端は強誘電体キャパシタＣＳの一端に接続される。トランスファートランジスタＴＲＡのゲートはワード線ＷＬに接続される。強誘電体キャパシタＣＳの他端はプレート線ＰＬに接続される。
次に、ワード線の選択電圧をＶＣＣとした場合の論理“１”の書き込み不良に関する問題を説明する。
まず、強誘電体キャパシタＣＳに対して論理“０”の書き込みを行った場合（ＢＬ側に０Ｖを印加し、ＰＬ側にＶＣＣを印加した場合）について考えてみる。この場合、強誘電体キャパシタＣＳの他端（ＰＬ側）の電圧はＶＣＣに設定され、強誘電体キャパシタの一端（ノードＮＣ側）には、ビット線ＢＬの電圧（０V）がトランスファートランジスタＴＲを介して印加される。この結果、強誘電体キャパシタＣＳには、ビット線ＢＬを基準として＋ＶＣＣの電圧が印加される。続いて、強誘電体キャパシタＣＳに対して論理“１”の書き込みを行った場合（ＢＬ側にＶＣＣを印加し、ＰＬ側に０Vを印加した場合）を考える。この場合には、強誘電体キャパシタＣＳの他端（ＰＬ側）の電圧は０Ｖに設定されるが、強誘電体キャパシタＣＳの一端（ＮＣ側）には、ＶＣＣに充電されたビット線ＢＬの電圧がトランスファートランジスタＴＲＡを介して供給される。このため、トランスファートランジスタＴＲＡのしきい値電圧ＶＴＨの影響により、ＶＣＣ−ＶＴＨにドロップした電圧が、強誘電体キャパシタＣＳの一端（ＮＣ側）に印加されてしまう。この結果、強誘電体キャパシタＣＳに対する論理“１”の書き込みが不十分となる。そして“１”のデータが読み出せなくなるばかりか、“０”のデータ側にインプリントした状態が続くことにより、”１“のデータが書き込みにくくなるという問題も発生してしまう。この問題はＮＭＯＳトランジスタ（ＴＲＡ）のしきい値電圧（ＶＴＨ）が高く、電源電圧（ＶＣＣ）が低い場合に、深刻な問題となる。
以上のようにＦｅＲＡＭでは、小規模な回路構成でワード線やプレート線を効率良く駆動するのが難しいという問題があり、この問題を如何にして解決するかが大きな技術的課題となる。
特開２００１−２８３５８３号公報
本発明は、以上のような技術的課題に鑑みてなされたものであり、その目的とするところは、小規模な回路構成でワード線やプレート線を効率良く駆動できる強誘電体メモリ及びその駆動方法を提供することにある。
本発明は、強誘電体キャパシタを有する複数のメモリセルが配置されるメモリセルアレイと、複数のワード線と、複数のプレート線と、複数のワード線駆動回路とを含み、前記複数のワード線駆動回路の第Ｋのワード線駆動回路は、第Ｋのワード線を駆動するドライバと、前記ドライバと前記第Ｋのワード線との間に設けられるトランスファートランジスタと、前記トランスファートランジスタのゲート制御を行うゲート制御回路とを含み、前記ゲート制御回路は、前記トランスファートランジスタをオンにするゲート制御を行い、前記トランスファートランジスタがオンになって前記ドライバにより前記第Ｋのワード線が駆動された後、前記第Ｋのワード線が昇圧される前に、前記トランスファートランジスタをオフにするゲート制御を行って、前記第Ｋのワード線をハイインピーダンス状態に設定する強誘電体メモリに関係する。
本発明によれば、トランスファートランジスタがオンになった後、第Ｋのワード線（Ｋは任意の整数）が昇圧される前に、トランスファートランジスタがオフになる。これにより、第Ｋのワード線がハイインピーダンス状態に設定されて、ワード線の昇圧動作が容易化される。また第Ｋのワード線からトランスファートランジスタを介してドライバ側に流れるリーク電流を低減することも可能になる。
また本発明では、前記ゲート制御回路は、アドレスデコード信号により前記第Ｋのワード線が選択され、第１のワード線制御信号がアクティブになった場合に、前記トランスファートランジスタをオンにするゲート制御を行い、前記第１のワード線制御信号が非アクティブになった場合に、前記トランスファートランジスタをオフにするゲート制御を行ってもよい。
このようにすれば、第１のワード線制御信号のタイミングを制御することで、トランスファートランジスタをオン／オフするタイミングを任意に制御できるようになる。
また本発明では、前記第Ｋのワード線駆動回路はワード線昇圧回路を含み、前記ワード線昇圧回路は、第２のワード線制御信号がアクティブになった場合に、前記第Ｋのワード線を昇圧するようにしてもよい。
このようにすれば、トランスファートランジスタのオン／オフのタイミング制御と、ワード線の昇圧タイミングの制御を独立して行うことが可能になる。
また本発明では、前記ワード線昇圧回路は、一端に前記第２のワード線制御信号が供給され、他端に前記第Ｋのワード線が接続される昇圧用キャパシタを含むようにしてもよい。
このようにすれば、ハイインピーダンス状態に設定されたワード線を昇圧用キャパシタによる容量カップリングで昇圧することができ、消費電力の低い昇圧動作を実現できる。
また本発明では、前記複数のワード線駆動回路の間で、前記昇圧用キャパシタが共用されるようにしてもよい。
このようにすれば、回路の更なる小規模化を図れる。
また本発明では、前記ドライバは、前記トランスファートランジスタがオフになった後に、前記第Ｋのワード線に対応する第Ｋのプレート線を駆動するようにしてもよい。
このようにすれば、ドライバを、第Ｋのワード線の駆動と第Ｋのプレート線の駆動に共用できるようになり、回路の小規模化を図れる。
また本発明は、強誘電体キャパシタを有する複数のメモリセルが配置されるメモリセルアレイと、複数のワード線と、複数のプレート線と、複数のワード線駆動回路とを含み、前記複数のワード線駆動回路の第Ｋのワード線駆動回路は、第Ｋのワード線を駆動するドライバと、前記ドライバと前記第Ｋのワード線との間に設けられるトランスファートランジスタと、前記トランスファートランジスタのゲート制御を行うゲート制御回路とを含み、前記ゲート制御回路は、前記トランスファートランジスタをオンにするゲート制御を行い、前記トランスファートランジスタがオンになって前記ドライバにより前記第Ｋのワード線が駆動された後、前記第Ｋのワード線に対応する第Ｋのプレート線が駆動される前に、前記トランスファートランジスタをオフにするゲート制御を行い、前記ドライバは、前記トランスファートランジスタがオフになった後に、前記第Ｋのワード線に対応する前記第Ｋのプレート線を駆動する強誘電体メモリに関する。
本発明によれば、トランスファートランジスタがオンになった後、第Ｋのプレート線（Ｋは任意の整数）が駆動される前に、トランスファートランジスタがオフになる。これにより、ドライバは第Ｋのワード線を駆動する必要がなくなるため、このドライバを、例えば第Ｋのプレート線の駆動に活用することなどが可能になる。
また本発明では、前記ゲート制御回路は、アドレスデコード信号により前記第Ｋのワード線が選択され、第１のワード線制御信号がアクティブになった場合に、前記トランスファートランジスタをオンにするゲート制御を行い、前記第１のワード線制御信号が非アクティブになった場合に、前記トランスファートランジスタをオフにするゲート制御を行ってもよい。
このようにすれば、第１のワード線制御信号のタイミングを制御することで、トランスファートランジスタがオン／オフするタイミングを任意に制御することが可能になる。
また本発明では、前記ゲート制御回路は、アドレスデコード信号がアクティブになり前記第Ｋのワード線が選択された場合に、前記トランスファートランジスタのゲートノードを第１の電圧レベルに設定する電圧設定回路と、一端に第１のワード線制御信号が供給され、他端に前記ゲートノードが接続されるゲート制御用キャパシタとを含み、前記ゲート制御用キャパシタは、前記ゲートノードが前記第１の電圧レベルに設定された後、前記第１のワード線制御信号がアクティブになった場合に、容量カップリングにより前記ゲートノードを第２の電圧レベルに設定し、前記ゲートノードが前記第２の電圧レベルに設定された後、前記第１のワード線制御信号が非アクティブになった場合に、容量カップリングにより前記ゲートノードを、前記トランスファートランジスタをオフにする第３の電圧レベルに設定するようにしてもよい。
このようにすれば、トランスファートランジスタのゲートノードの電圧レベルの設定を、少ない消費電力、少ない回路規模で実現できるようになる。またゲートノードを第３の電圧レベルに設定してトランスファートランジスタをオフにすることで、第Ｋのワード線からドライバ側に流れるリーク電流を低減することが可能になる。
また本発明では、前記複数のワード線駆動回路の間で、前記ゲート制御用キャパシタが共用されるようにしてもよい。
このようにすれば、回路の更なる小規模化を図れる。
また本発明では、前記電圧設定回路は、前記ゲートノードの電圧が所与の電圧レベルよりも高くならないように前記ゲートノードの電圧をクランプするクランプ回路を含むようにしてもよい。
このようにすれば、トランスファートランジスタのゲート酸化膜に対するダメージ等を低減でき、信頼性を向上できる。
また本発明は、強誘電体キャパシタを有する複数のメモリセルが配置されるメモリセルアレイと、複数のワード線と、複数のプレート線と、複数のプレート線駆動回路とを含み、前記複数のプレート線駆動回路の第Ｋのプレート線駆動回路は、所与のドライバにより駆動される駆動ノードと第Ｋのプレート線との間に設けられるトランスファートランジスタと、前記トランスファートランジスタのゲート制御を行うゲート制御回路とを含み、前記ゲート制御回路は、第１のプレート線制御信号がアクティブになった場合に、前記トランスファートランジスタのゲートノードを第１の電圧レベルに設定する電圧設定回路と、一端に第２のプレート線制御信号が供給され、他端に前記ゲートノードが接続されるゲート制御用キャパシタとを含み、前記ゲート制御用キャパシタは、前記ゲートノードが前記第１の電圧レベルに設定された後、前記第２のプレート線制御信号がアクティブになった場合に、容量カップリングにより前記ゲートノードを第２の電圧レベルに設定する強誘電体メモリに関する。
本発明によれば、少ない消費電力、少ない回路規模で、トランスファートランジスタのゲートノードの電圧レベルを制御して、第Ｋのプレート線を駆動することが可能になる。
また本発明では、前記第Ｋのプレート線に対応する第Ｋのワード線を駆動する第Ｋのワード線駆動回路のドライバが、前記駆動ノード及び前記トランスファートランジスタを介して前記第Ｋのプレート線を駆動するようにしてもよい。
このようにすれば、第Ｋのワード線駆動回路のドライバを有効活用して第Ｋのプレート線を駆動できるようになるため、回路の小規模化を図れる。
また本発明では、前記複数のプレート線駆動回路の間で、前記電圧設定回路及び前記ゲート制御用キャパシタが共用されるようにしてもよい。
このようにすれば、回路の更なる小規模化を図れる。
また本発明は、強誘電体キャパシタを有する複数のメモリセルが配置されるメモリセルアレイと、複数のワード線と、複数のプレート線とを含む強誘電体メモリの駆動方法であって、前記第Ｋのワード線を駆動するドライバと前記第Ｋのワード線との間に設けられるトランスファートランジスタをオンにするゲート制御を行い、前記トランスファートランジスタがオンになって前記ドライバにより前記第Ｋのワード線が駆動された後、前記第Ｋのワード線が昇圧される前に、前記トランスファートランジスタをオフにするゲート制御を行って、前記第Ｋのワード線をハイインピーダンス状態に設定する強誘電体メモリの駆動方法に関する。
また本発明は、強誘電体キャパシタを有する複数のメモリセルが配置されるメモリセルアレイと、複数のワード線と、複数のプレート線とを含む強誘電体メモリの駆動方法であって、前記第Ｋのワード線を駆動するドライバと前記第Ｋのワード線との間に設けられるトランスファートランジスタをオンにするゲート制御を行い、前記トランスファートランジスタがオンになって前記ドライバにより前記第Ｋのワード線が駆動された後、前記第Ｋのワード線に対応する第Ｋのプレート線が駆動される前に、前記トランスファートランジスタをオフにするゲート制御を行い、前記トランスファートランジスタがオフになった後に、前記第Ｋのワード線に対応する前記第Ｋのプレート線を前記ドライバにより駆動する強誘電体メモリの駆動方法に関する。
以下、本発明の実施形態について詳細に説明する。なお、以下に説明する本実施形態は、特許請求の範囲に記載された本発明の内容を不当に限定するものではない。また本実施形態で説明される構成の全てが本発明の解決手段として必須であるとは限らない。
１．強誘電体メモリ
図１（Ａ）に強誘電体メモリのメモリセルの構成例を示す。このメモリセルは、強誘電体キャパシタＣＳとＮ型（広義には第１導電型）のトランスファートランジスタＴＲを含む。強誘電体キャパシタＣＳの一端にはノードＮＣが接続され、他端にはプレート線ＰＬが接続される。トランスファートランジスタＴＲのゲートにはワード線ＷＬが接続され、ソースにはビット線ＢＬが接続され、ドレインにはノードＮＣが接続される。なお本明細書では、便宜的に、トランジスタの電流経路のどちらか一方側をドレインと呼び、他方側をソースと呼ぶ。またメモリセルは図１（Ａ）の構成に限定されない。例えば図１（Ａ）のような１Ｔ１Ｃ（1 Transistor 1 Capacitor）型のみならず、２Ｔ２Ｃ（2 Transistor 2 Capacitor）型や、ＦＥＴ型等であってもよい。
図１（Ｂ）に示すように、メモリセルに論理“１”を書き込む場合には、ワード線ＷＬに選択電圧を印加し、ビット線ＢＬにＶＣＣ（広義には第２の電源）の電圧を印加し、プレート線ＰＬに０Ｖ（広義には第１の電源の電圧）を印加する。これにより図１（Ｃ）のヒステリシス特性のＡ１に示すように、強誘電体キャパシタＣＳの残留分極が「負」になる。このように残留分極が「負」である状態を、例えば論理“１”が記憶されている状態と定義できる。
一方、メモリセルに論理“０”を書き込む場合には、ワード線ＷＬに選択電圧を印加し、ビット線ＢＬに０Ｖを印加し、プレート線ＰＬにＶＣＣ（例えば５Ｖ）を印加する。これにより図１（Ｃ）のヒステリシス特性のＡ２に示すように、強誘電体キャパシタＣＳの残留分極が「正」になる。このように残留分極が「正」である状態を、例えば論理“０”が記憶されている状態と定義できる。
さて、図１（Ａ）においてトランスファートランジスタＴＲはしきい値（ＶＴＨ）を有する。従って、ビット線ＢＬにＶＣＣを印加し、ワード線ＷＬにもＶＣＣを印加した場合には、ノードＮＣの電圧はＶＣＣよりも低い電圧（ＶＣＣ−ＶＴＨ）になってしまう。このため強誘電体キャパシタＣＳに十分な電圧を印加できなくなり、書き込み不良やインプリントの問題が生じる。従って、ワード線ＷＬにはＶＣＣよりも高い電圧（ＶＰＰ）を選択電圧として印加することが望ましい。なお、図１（Ｂ）から明らかなように、ノードＮＣの電圧がしきい値電圧の影響で低下する現象は、ビット線ＢＬにＶＣＣを印加してメモリセルに論理“１”を書き込む場合にだけ問題となる。
図２（Ａ）にメモリセルへのライト動作時の信号波形例を示す。同図に示すように、論理”１”をメモリセルに書き込む場合には、期間Ｔ０２〜Ｔ０３で論理“０”の書き込みが行われ、その後の期間Ｔ０４〜Ｔ０５で論理“１”の書き込みが行われる。また論理“０”をメモリセルに書き込む場合には、期間Ｔ０２〜Ｔ０４で論理“０”の書き込みが行われる。
図２（Ｂ）にメモリセルからのリード動作時の信号波形例を示す。同図に示すように、期間Ｔ１１〜Ｔ１２でビット線がハイインピーダンス状態（ＨｉＺ）になり、期間Ｔ１２〜Ｔ１３で強誘電体キャパシタからビット線への電荷の転送が行われる。続く期間Ｔ１３〜Ｔ１４でセンスアンプによるビット線電圧の増幅動作が行われる。そしてメモリセルから論理“１”のデータが読み出された場合には、読み出しにより破壊されたデータを回復するために、期間Ｔ１４〜Ｔ１５で論理“１”のリライトが行われる。一方、メモリセルから論理“０”のデータが読み出された場合には、期間Ｔ１３〜Ｔ１４でセンスアンプによるビット線電圧の増幅動作が行われると共に、論理“０”のリライトが行われる。
図２（Ａ）、図２（Ｂ）の期間Ｔ０４〜Ｔ０５、Ｔ１４〜Ｔ１５に示すように、論理“１”の書き込みはプレート線ＰＬが０Ｖ（非アクティブ）に立ち下がった後に行われる。従ってプレート線ＰＬが０Ｖに立ち下がった後も、所与の期間、ワード線ＷＬに選択電圧を印加し続ける必要がある。この場合、図１（Ａ）で説明したように、ワード線ＷＬの選択電圧が高電圧に設定されていないと、ノードＮＣの電圧がトランスファートランジスタＴＲのしきい値電圧により低下してしまう。従って、少なくとも期間Ｔ０４〜Ｔ０５、Ｔ１４〜Ｔ１５において、ワード線ＷＬの選択電圧を高電圧（ＶＰＰ）に設定することが望ましい。
２．全体構成
図３に本実施形態の強誘電体メモリ（半導体記憶装置）の全体構成を示す。なお本実施形態の強誘電体メモリは図３の構成に限定されず、その一部の構成要件を省略する構成としたり、他の構成要件を加える構成としてもよい。
本実施形態の強誘電体メモリはメモリセルアレイ１０を含む。このメモリセルアレイ１０には、強誘電体キャパシタを有する複数のメモリセルが配置される。具体的には図１（Ａ）のように、各メモリセルは、強誘電体キャパシタと、強誘電体キャパシタの一端に接続されるトランスファートランジスタを含む。なお２Ｔ２Ｃ型のメモリセルの場合には、論理“０”又は“１”の一方を記憶する第１の強誘電体キャパシタと、第１の強誘電体キャパシタの一端に接続される第１のトランスファートランジスタと、論理“０”又は“１”の他方を記憶する第２の強誘電体キャパシタと、第２の強誘電体キャパシタの一端に接続される第２のトランスファートランジスタを含む。またメモリセルアレイの他に、センスアンプのリファレンス電圧を生成するためのリファレンスセル（ダミーメモリセル）のアレイを設けてもよい。
強誘電体メモリは図示しない複数のワード線と、複数のプレート線と、複数のビット線を含む（なお、適宜、「ワード線」、「プレート線」、「ビット線」を、各々、「ＷＬ」、「ＰＬ」、「ＢＬ」と略称する）。複数のワード線の各ワード線（第Ｋのワード線）は、メモリセルのトランスファートランジスタのゲートに接続される。複数のビット線の各ビット線は、トランスファートランジスタのソース及びドレインを介して強誘電体キャパシタの一端に接続される。複数のプレート線の各プレート線（第Ｋのプレート線）は強誘電体キャパシタの他端に接続される。
強誘電体メモリはＷＬ＆ＰＬ駆動部２０（広義には駆動部）を含む。このＷＬ＆ＰＬ駆動部２０は、アドレス信号のデコードや、ワード線やプレート線の駆動を行う。このＷＬ＆ＰＬ駆動部２０は複数のＷＬ駆動回路３０-1、３０-2・・・・や、複数のＰＬ駆動回路４０-1、４０-2・・・・・を含む。これらの各ＷＬ駆動回路３０（３０-1、３０-2・・・・）は各ワード線（第Ｋのワード線）を駆動し、各ＰＬ駆動回路４０（４０-1、４０-2・・・・）は、各プレート線（第Ｋのプレート線）を駆動する。
強誘電体メモリは制御回路５０を含む。この制御回路５０は、アドレス信号（Ｘアドレス信号、Ｙアドレス信号）や各種タイミング信号（ＷＬタイミング信号、ＰＬタイミング信号等）を受け、各種制御信号（ＷＬ制御信号、ＰＬ制御信号等）を生成し、ＷＬ＆ＰＬ駆動部２０やセンスアンプ＆ライト部６０などに供給する。
センスアンプ＆ライト部６０は、ビット線を制御して、データのリード動作やライト（リライト）動作などを行う。具体的には、例えばデータのリード時には、ビット線の電圧をセンスアンプにより増幅し、リファレンス電圧と比較することで、メモリセルから読み出されたデータが論理“１”なのか“０”なのかを判定する。またデータバスからのデータをライトする時には、ビット線の電圧をＶＣＣや０Ｖに設定して、論理“１”や“０”をメモリセルに書き込む。
なお強誘電体メモリの構成は図３の構成に限定されず種々の変形実施が可能であり、例えば図４のような構成にしてもよい。図４では、メモリセルアレイが、メモリセルアレイ１２、１４というように２つのブロック（広義には複数のブロック）に分割されている。また複数のＷＬ駆動回路３０-1、３０-2、３０-3・・・・を含むＷＬ駆動部２２と、複数のＰＬ駆動回路４０-1、４０-2、４０-3・・・・を含むＰＬ駆動部２４とが分離して設けられている。そして例えば左側に設けられたＷＬ駆動部２２がワード線を駆動し、このワード線の信号を受けたＰＬ駆動部２４が、左側のメモリセルアレイ１２のプレート線（ローカルプレート線ＬＰＬ（Ｌ））と、右側のメモリセルアレイ１４のプレート線（ローカルプレート線ＬＰＬ（Ｒ））を駆動する。制御回路５２、５４は、各々、ＷＬ駆動部２２、ＰＬ駆動部２４のための各種制御信号等を生成する。センスアンプ＆ライト部６２、６４は、メモリセルアレイ１２、１４についてのデータのリード、ライト（リライト）動作を行う。
なお図４ではメモリセルアレイを２つのブロックに分割しているが、３つ以上のブロックに分割してもよい。またＷＬ駆動部２２を左側及び右側の一方側に配置し、ＰＬ駆動部２４を他方側に配置する構成にしてもよい。
３．比較例
図５に本実施形態の比較例となるＷＬ駆動回路、ＰＬ駆動回路の例を示す。アドレスデコード信号＃Ｘが非アクティブ（ＶＣＣ）の場合には、トランジスタＴＣ３、ＴＣ６がオンになり、ノードＮＣ２、ワード線ＷＬが０Ｖに設定される。なお「＃」は負論理を表す。
そしてアドレス信号＃Ｘがアクティブ（０Ｖ）になると、トランジスタＴＣ１がオンになると共にトランジスタＴＣ３、ＴＣ６がオフになる。これによりノードＮＣ２の電圧が上昇し、ＴＣ４が弱いオン状態となるため、ワード線ＷＬの電圧も上昇する。
次に、パルス信号Ｓ１が印加されると、キャパシタＣＣ１の容量カップリングによりノードＮＣ２の電圧が上昇し、トランジスタＴＣ４が強いオンになり、ワード線ＷＬの電圧がＶＣＣに上昇し、その後、トランジスタＴＣ４がオフになる。次に、パルス信号Ｓ２が印加されると、キャパシタＣＣ２の容量カップリングにより、ワード線ＷＬの電圧が昇圧される。
しかしながら図５の比較例では、多くの論理回路（ＮＡＮＤ１〜４、ＩＮＶＣ１〜５等）が必要になり、ＷＬ駆動回路、ＰＬ駆動回路が大規模化、複雑化してしまう。ＷＬ駆動回路、ＰＬ駆動回路の個数は多いため、これは強誘電体メモリの大規模化を招くと共に省電力化の妨げになるという課題がある。また図５の比較例では、ワード線ＷＬを駆動するドライバとプレート線ＰＬを駆動するドライバの共用化が難しいという課題もある。
４．ＷＬ駆動回路、ＰＬ駆動回路
図６に、上述した課題を解決できる本実施形態のＷＬ駆動回路３０、ＰＬ駆動回路４０の構成例を示し、図７にその動作を説明する信号波形例を示す。なお本実施形態のＷＬ駆動回路、ＰＬ駆動回路は図６の構成に限定されず、その一部の構成要件を省略する構成としたり、他の構成要件を加える構成としてもよい。
図６に示すようにＷＬ駆動回路３０（第ＫのＷＬ駆動回路）は、ドライバＤＲＶとトランスファートランジスタＴＲＡとゲート制御回路３２を含む。またＷＬ昇圧回路３８やＮ型のトランジスタＴＡ３を含む。
本実施形態の特徴は、ゲート制御回路３２によりトランスファートランジスタＴＲＡをオン／オフ制御することで、ドライバＤＲＶとワード線ＷＬとの間の接続を任意に遮断できるようにした点にある。トランスファートランジスタＴＲＡをオフにしてドライバＤＲＶとワード線ＷＬの接続を遮断することで、ＷＬ昇圧回路３８によるワード線ＷＬの昇圧が容易化される。またドライバＤＲＶとワード線ＷＬの接続を遮断し、ＰＬ駆動回路４０側のトランスファートランジスタＴＲＢをオンにすることで、ドライバＤＲＶを、ワード線ＷＬの駆動のみならずプレート線ＰＬの駆動にも活用できるようになる。
次に図６の各回路の詳細を説明する。ドライバＤＲＶは、ワード線ＷＬ（第Ｋのワード線：Ｋは１≦Ｋ≦Ｎとなる整数）を駆動する回路である。即ちドライバＤＲＶは、アドレスデコード信号＃Ｘ（Ｘアドレスのデコード信号）が入力され、その反転信号（駆動電圧）を駆動ノードＮＡ１に出力する。なお「＃」は負論理を示す。
アドレスデコード信号＃Ｘが非アクティブ（ＶＣＣ）である場合には、Ｎ型（広義には第１導電型）のトランジスタＴＡ３がオンになり、ワード線ＷＬが０Ｖ（広義には第１の電源の電圧レベル）にディスチャージされる。そして図７のＴ２２のタイミングでアドレスデコード信号＃Ｘが０Ｖになり、ワード線ＷＬが選択されると、駆動ノードＮＡ１はＶＣＣの電圧レベル（広義には第２の電源の電圧レベル）になる。なお図７においてΦＡＴＤはアドレス遷移検出信号である。また図６ではドライバＤＲＶは入力信号の反転信号を出力するインバータ回路になっているが、ＤＲＶはこれに限定されず種々の変形実施が可能である。例えばドライバＤＲＶは入力信号の正転信号を出力するバッファ回路であってもよい。この場合にはドライバＤＲＶに正論理のアドレスデコード信号Ｘを入力すればよい。
トランスファートランジスタＴＲＡ（スイッチング素子）はドライバＤＲＶとワード線ＷＬ（第Ｋのワード線）の間に設けられるＮ型（第１導電型）のトランジスタである。トランスファートランジスタＴＲＡは、ゲート制御回路３２によりそのゲートが制御され、駆動ノードＮＡ１（ＤＲＶの出力ノード）とワード線ＷＬとの間の接続のオン／オフ制御を行う。なお図６ではトランスファートランジスタＴＲＡは１個のＮ型トランジスタにより構成されているが、ＴＲＡの構成はこれに限定されず種々の変形実施が可能である。
ゲート制御回路３２（スイッチング制御回路）はトランスファートランジスタＴＲＡのゲートを制御する回路である。具体的にはゲート制御回路３２は、図７のタイミングＴ２２でアドレスデコード信号＃Ｘがアクティブ（０Ｖ）になり、タイミングＴ２３で第１のワード線制御信号ΦＷＬ０がアクティブ（ＶＣＣ）になった場合に、トランスファートランジスタＴＲＡをオン（強いオン）にする。
そしてゲート制御回路３２は、トランスファートランジスタＴＲＡがオンになってドライバＤＲＶによりワード線ＷＬが駆動された後、ワード線ＷＬが昇圧される前に、ＴＲＡをオフにする。即ち図７のタイミングＴ２３でＴＲＡがオンになった後、タイミングＴ２５でＷＬが昇圧される前に、タイミングＴ２４でＴＲＡをオフにする。つまりワード線制御信号ΦＷＬ０が非アクティブ（０Ｖ）になった場合にトランスファートランジスタＴＲＡをオフにする。このようにトランスファートランジスタＴＲＡがオフになると、ワード線ＷＬがハイインピーダンス状態に設定される。これにより、ＷＬ昇圧回路３８などを用いたワード線ＷＬの昇圧動作（タイミングＴ２５〜Ｔ３１）が容易化される。
またゲート制御回路３２は、トランスファートランジスタＴＲＡがオンになってドライバＤＲＶによりワード線ＷＬが駆動された後、ワード線ＷＬ（第Ｋのワード線）に対応するプレート線ＰＬ（第Ｋのプレート線）が駆動される前に、ＴＲＡをオフにする。即ち図７のタイミングＴ２３でＴＲＡがオンになった後、タイミングＴ２６でＰＬがドライバＤＲＶにより駆動される前に、タイミングＴ２４でＴＲＡをオフにする。このようにトランスファートランジスタＴＲＡがオフになることで、ドライバＤＲＶは、ワード線ＷＬに対応するプレート線ＰＬを駆動できるようになる。即ちドライバＤＲＶを、ワード線ＷＬの駆動とプレート線ＰＬの駆動に共用できるようになる。なお、ワード線ＷＬに対応するプレート線ＰＬとは、ＷＬが選択された時に駆動（パルス駆動）されるべきプレート線である。
ゲート制御回路３２は電圧設定回路３４とゲート制御用のキャパシタＣＡ１を含む。電圧設定回路３４は、図７のタイミングＴ２２でアドレスデコード信号＃Ｘがアクティブ（０Ｖ）になりワード線ＷＬが選択された場合に、トランスファートランジスタＴＲＡのゲートノードＮＡ２を第１の電圧レベルＶＣＣ−ＶＴＡ２（ＶＴＡ２はトランジスタＴＡ２のしきい値電圧）に設定する。
具体的には電圧設定回路３４は、ドレインにＶＣＣ（第２の電源）が供給され、ゲート及びソースにゲートノードＮＡ２が接続されたＮ型のトランジスタＴＡ１を含む。またドレインにゲートノードＮＡ２が接続され、ゲートにＶＣＣが供給され、ソースに駆動ノードＮＡ１が接続されたＮ型のトランジスタＴＡ２を含む。
ここで、トランジスタＴＡ１は、ゲートノードＮＡ２の電圧が所与の電圧レベルＶＣＣ＋ＶＴＡ１（ＶＴＡ１はトランジスタＴＡ１のしきい値電圧）よりも高くならないようにＮＡ２の電圧をクランプする回路として機能する。なおゲートノードＮＡ２のクランプ回路は、図６のようなトランジスタＴＡ１の構成に限定されず、ダイオード素子などの種々の素子、回路により実現できる。
ゲート制御用のキャパシタＣＡ１は、その一端にワード線制御信号ΦＷＬ０が供給され、その他端にゲートノードＮＡ２が接続される。そしてキャパシタＣＡ１は、ゲートノードＮＡ２が第１の電圧レベルＶＣＣ−ＶＴＡ２に設定された後、ワード線制御信号ΦＷＬ０がアクティブ（ＶＣＣ）になった場合に、容量カップリングによりゲートノードＮＡ２を第２の電圧レベルＶＣＣ＋ＶＴＡ１に設定する。即ち図７のタイミングＴ２２で電圧設定回路３４によりゲートノードＮＡ２が第１の電圧レベルＶＣＣ−ＶＴＡ２に設定された後、タイミングＴ２３でΦＷＬ０がアクティブになると、ＣＡ１の容量カップリングによりＮＡ２が第２の電圧レベルＶＣＣ＋ＶＴＡ１に設定（クランプ）される。
またゲート制御用のキャパシタＣＡ１は、ゲートノードＮＡ２が第２の電圧レベルＶＣＣ＋ＶＴＡ１に設定された後、ワード線制御信号ΦＷＬ１が非アクティブ（０Ｖ）になった場合に、容量カップリングによりゲートノードＮＡ２を、トランスファートランジスタＴＲＡをオフにする第３の電圧レベルＶＣＣ−α（α＞ＶＴＡ、ＶＴＡはＴＲＡのしきい値電圧）に設定する。即ち図７のタイミングＴ２３でゲートノードＮＡ２が第２の電圧レベルＶＣＣ＋ＶＴＡ１に設定された後、タイミングＴ２４でΦＷＬ０が非アクティブになると、ＣＡ１の容量カップリングによりＮＡ２が第３の電圧レベルＶＣＣ−αに設定されて、ＴＲＡがオフになる。なおキャパシタＣＡ１は、常誘電体キャパシタであってもよいし、強誘電体キャパシタであってもよい。
ＷＬ昇圧回路３８は、ワード線ＷＬの昇圧動作を行う回路であり、第２のワード線制御信号ΦＷＬ１がアクティブ（ＶＣＣ）になった場合に、ワード線（第Ｋのワード線）を昇圧する。このＷＬ昇圧回路３８は、一端にワード線制御信号ΦＷＬ１が供給され、他端にワード線ＷＬが接続される昇圧用のキャパシタＣＡ２を含む。そして図７のタイミングＴ２４でトランスファートランジスタＴＲＡがオフになりワード線がハイインピーダンス状態になった後に、タイミングＴ２５でワード線制御信号ΦＷＬ１がアクティブになると、キャパシタＣＡ２による容量カップリングによりワード線ＷＬがＶＰＰに昇圧される（Ｔ２５〜Ｔ３１)。
またＷＬ昇圧回路３８は、ドレインにＶＣＣ（第２の電源）が供給され、ゲート及びソースにワード線ＷＬが接続されたＮ型のトランジスタＴＡ４を含む。ここでトランジスタＴＡ４は、ワード線ＷＬの電圧が所与の電圧レベルＶＰＰ＝ＶＣＣ＋ＶＴＡ４（ＶＴＡ４はトランジスタＴＡ４のしきい値電圧）よりも高くならないようにＷＬの電圧をクランプする回路として機能する。なおワード線ＷＬのクランプ回路は、図６のようなトランジスタＴＡ４の構成に限定されず、ダイオード素子などの種々の素子、回路により実現できる。
次にＰＬ駆動回路４０（第ＫのＰＬ駆動回路）について説明する。図６に示すようにＰＬ駆動回路４０は、トランスファートランジスタＴＲＢとゲート制御回路４２を含む。またトランジスタＴＢ４や、第１のプレート線制御信号ΦＰＬの反転信号を出力するインバータ回路ＩＮＶＢを含む。
Ｎ型のトランジスタＴＢ４は、プレート線制御信号ΦＰＬが非アクティブ（０Ｖ）になるとオンになり、プレート線ＰＬを０Ｖに設定する。
トランスファートランジスタＴＲＢ（スイッチング素子）は駆動ノードＮＡ１とプレート線ＰＬ（第Ｋのプレート線）の間に設けられるＮ型のトランジスタである。トランスファートランジスタＴＲＢは、ゲート制御回路４２によりそのゲートが制御され、駆動ノードＮＡ１（ＤＲＶの出力ノード）とプレート線ＰＬとの間の接続のオン／オフ制御を行う。なお図６ではトランスファートランジスタＴＲＢは１個のＮ型トランジスタにより構成されているが、ＴＲＢはこれに限定されず種々の変形実施が可能である。
ゲート制御回路４２（スイッチング制御回路）はトランスファートランジスタＴＲＢのゲートを制御する回路である。このゲート制御回路４２は電圧設定回路４４とゲート制御用のキャパシタＣＢ１を含む。
電圧設定回路４４は、図７のタイミングＴ２６でプレート線制御信号ΦＰＬがアクティブ（ＶＣＣ）になった場合に、トランスファートランジスタＴＲＢのゲートノードＮＢ２を第１の電圧レベルＶＣＣ−ＶＴＢ１（ＶＴＢ１はトランジスタＴＢ１のしきい値電圧）に設定する。
具体的には電圧設定回路４４は、ドレインにＶＣＣが供給され、ゲートにΦＰＬが入力され、ソースにゲートノードＮＢ２が接続されたＮ型のトランジスタＴＢ１と、ドレインにＶＣＣが供給され、ゲート及びソースにゲートノードＮＢ２が接続されたＮ型のトランジスタＴＢ２を含む。またドレインにゲートノードＮＢ２が接続され、ゲートにノードＮＢ１（ΦＰＬの反転信号）が接続され、ソースに０Ｖ（ＧＮＤ）が供給されたＮ型のトランジスタＴＢ３を含む。
ここで、トランジスタＴＢ２は、ゲートノードＮＢ２の電圧が所与の電圧レベルＶＣＣ＋ＶＴＢ２（ＶＴＢ２はトランジスタＴＢ２のしきい値電圧）よりも高くならないようにＮＢ２の電圧をクランプする回路として機能する。なおゲートノードＮＢ２のクランプ回路は、図６のようなトランジスタＴＢ２の構成に限定されず、ダイオード素子などの種々の素子、回路により実現できる。
ゲート制御用のキャパシタＣＢ１は、その一端に第２のプレート線制御信号ΦＰＬ０が供給され、その他端にゲートノードＮＢ２が接続される。そしてキャパシタＣＢ１は、ゲートノードＮＢ２が第１の電圧レベルＶＣＣ−ＶＴＢ１に設定された後、プレート線制御信号ΦＰＬ０がアクティブ（ＶＣＣ）になった場合に、容量カップリングによりゲートノードＮＢ２を第２の電圧レベルＶＣＣ＋ＶＴＢ２に設定する。即ち図７のタイミングＴ２６で電圧設定回路４４によりゲートノードＮＢ２が第１の電圧レベルＶＣＣ−ＶＴＢ１に設定された後、タイミングＴ２７でΦＰＬ０がアクティブになると、ＣＢ１の容量カップリングによりＮＢ２が第２の電圧レベルＶＣＣ＋ＶＴＢ２に設定（クランプ）される。なおキャパシタＣＢ１は、常誘電体キャパシタであってもよいし、強誘電体キャパシタであってもよい。
このように、ゲートノードＮＢ２が第２の電圧レベルＶＣＣ＋ＶＴＢ２に設定されると、トランスファートランジスタＴＲＢが完全にオンになる。そしてＷＬ駆動回路３０（第ＫのＷＬ駆動回路）のドライバＤＲＶが、オンになったトランスファートランジスタＴＲＢ（駆動ノードＮＡ１）を介して、プレート線ＰＬを駆動する。
なお、図８の本実施形態の第１の変形例に示すように、ＰＬ駆動回路４０にＰＬ昇圧回路４８を含ませる構成にしてもよい。このＰＬ昇圧回路４８は、第３のプレート線制御信号ΦＰＬ１がアクティブ（ＶＣＣ）になった場合に、プレート線（第Ｋのプレート線）を昇圧する。このようなＰＬ昇圧回路４８を設ける場合には、予めプレート線制御信号ΦＰＬ０をＧＮＤレベルに立ち下げておくことにより、ノードＮＢ２の電圧を、トランスファートランジスタＴＲＢがカットオフする電圧に設定しておく必要がある。
このＰＬ昇圧回路４８は、一端にプレート線制御信号ΦＰＬ１が供給され、他端にプレート線ＰＬが接続される昇圧用のキャパシタＣＢ２を含む。そしてプレート線制御信号ΦＰＬ１がアクティブになると、キャパシタＣＢ２による容量カップリングによりプレート線ＰＬが昇圧される。
またＰＬ昇圧回路４８は、ドレインにＶＣＣが供給され、ゲート及びソースにプレート線ＰＬが接続されたＮ型のトランジスタＴＢ５を含む。このトランジスタＴＢ５は、ＷＬ昇圧回路３８のトランジスタＴＡ４と同様に、ＰＬを所与の電圧レベルＶＣＣ＋ＶＴＢ５（ＶＴＢ５はトランジスタＴＢ５のしきい値電圧）にクランプする回路として機能する。
図８のようにＰＬ駆動回路４０側にもＰＬ昇圧回路４８を設ければ、図１（Ｃ）のヒステリシス特性がインプリント（imprint）やファティーグ（fatigue）により劣化した場合にも、プレート線に十分な電圧を印加することができ、読み出し不良等を防止できる。
本実施形態のＷＬ駆動回路３０、ＰＬ駆動回路４０の特徴をまとめると以下の通りである。
（１）ワード線ＷＬとプレート線ＰＬを共通のドライバＤＲＶ（駆動回路）で駆動している。
（２）ＷＬ駆動回路３０、ＰＬ駆動回路４０とは別個の専用回路（制御回路、パルス発生回路）で生成された信号ΦＷＬ１に基づいて、ワード線電圧がＶＣＣ以上の電圧ＶＰＰに昇圧される。
（３）ワード線電圧の昇圧時に、トランスファートランジスタＴＲＡのゲート電圧がＶＧ＝ＶＣＣ−α＜ＶＣＣになるため（図７のＴ２５〜Ｔ３１）、ワード線ＷＬからドライバＤＲＶ側へのリーク電流が低減される。
（４）ＰＬ駆動回路４０のトランスファートランジスタＴＲＢのゲート電圧が、信号ΦＷＬ０とは独立した信号ΦＰＬ０により制御されるため、ＷＬ駆動回路３０とＰＬ駆動回路４０を独立したタイミングで動作させることができる。
（５）トランスファートランジスタＴＲＡのゲートに、第１の電圧レベルＶＣＣ−ＶＴＡ２、第２の電圧レベルＶＣＣ＋ＶＴＡ１、第３の電圧レベルＶＣＣ−αというように変化する電圧が印加される（図７のＴ２２、Ｔ２３、Ｔ２４）。
（６）信号＃Ｘ及び信号φＰＬが非アクティブになり、トランジスタＴＡ３、ＴＢ４がオンになることで、ワード線ＰＬ、プレート線ＷＬが０Ｖにディスチャージされる。これにより、非選択のメモリセルにデータが書き込まれたり、非選択のメモリからデータが読み出される事態が防止される。
（７）ワード線ＷＬをＶＣＣに充電した後、ＷＬをハイインピーダンス状態に設定し、その後、信号ΦＷＬ１を用いてワード線電圧をＶＰＰに昇圧している。
（８）トランスファートランジスタＴＲＡのゲート電圧がＶＣＣ＋ＶＴＡ１にクランプされ、ＴＲＡのゲート酸化膜に対するストレスが軽減される。
本実施形態のＷＬ駆動回路３０、ＰＬ駆動回路４０によれば以下の作用効果を奏することができる。
（I）従来はワード線ＷＬ、プレート線ＰＬを別々の大きなサイズのトランジスタを有するドライバで駆動していたのに対して、本実施形態では、大きなサイズのトランジスタを有する共通の１つのドライバＤＲＶを用いてＷＬ、ＰＬを駆動できる。従って、少なくとも１つのドライバの分だけ回路面積を小さくできる。
（II）アドレスデコード信号＃Ｘとは別個の信号ΦＷＬ１を用いてワード線の昇圧動作を制御しているため、ワード線電圧の昇圧期間を任意に調整できる。これにより、メモリセルのトランスファートランジスタ（図１のＴＲ）のゲート酸化膜のダメージを軽減する調整も可能になる。
即ち図２（Ａ）で説明したように、メモリセルに論理“１”の書き込みが行われるのは、プレート線ＰＬが立ち下がった後のＴ０４〜Ｔ０５の期間であり、ワード線電圧はこのＴ０４〜Ｔ０５の期間で昇圧されていれば十分である。
本実施形態によれば、図７のＴ２５に示す信号ΦＷＬ１の立ち上がりタイミングを遅らせて、例えばタイミングＴ２９の直前のタイミングに設定することで、ワード線電圧の昇圧期間を短縮しながら、論理“１”の書き込みも十分にできるようになる。これにより、書き込み不良の防止と、メモリセルのトランスファートランジスタ（図１（Ａ）のＴＲ）のゲート酸化膜のダメージ軽減を両立できる。
（III）ワード線電圧がＶＣＣになった後に信号ΦＷＬ０を立ち下げることで、トランスファートランジスタＴＲＡのゲート電圧をＶＧ＜ＶＣＣにすることができる。これにより、この後、ワード線電圧をＶＰＰに昇圧しても、トランスファートランジスタＴＲＡがカットオフしているため、ワード線ＷＬからドライバＤＲＶ側へ流出するリーク電流を低減できる。
（IV）信号ΦＷＬ０と信号ΦＰＬ、ΦＰＬ０は独立した別個の信号であるため、例えば図４のＰＬ駆動部２４の配置場所に図３のＷＬ＆ＰＬ駆動部２０を配置し、左右のワード線を同時に選択した後、ΦＰＬ、ΦＰＬ０により左右の任意のプレート線を選択することが可能になる。これにより回路構成を更に簡素化できる。
（Ｖ）信号ΦＷＬ１と信号ΦＰＬは独立した別個の信号になっているため、信号ΦＰＬの
立ち下がり時に、ワード線ＷＬの電圧がカップリングにより引き下げられる事態を防止できる。
即ち、ワード線ＷＬを昇圧する手法として信号ΦＰＬを利用する手法も考えられる。ところが図２（Ａ）で説明したように、論理“１”の書き込みが行われるのは、プレート線ＰＬ（ΦＰＬ）が立ち下がった後のＴ０４〜Ｔ０５の期間である。従って、信号ΦＰＬを利用してワード線ＷＬを昇圧する手法では、このＴ０４〜Ｔ０５の期間において、信号ΦＰＬ（ＰＬ）の立ち下がりによるカップリングにより、昇圧されたワード線電圧が引き下がってしまう。このため、論理“１”を書き込むためにワード線電圧を昇圧した意味が失われてしまう。
この点、本実施形態では、ワード線昇圧用の信号ΦＷＬ１と、プレート線制御用の信号ΦＰＬとは別個の信号になっているため、信号ΦＰＬが立ち下がった時に、ワード線電圧がカップリングにより引き下げられる事態を防止できる。
（VI）後述するように、信号ΦＷＬ０、ΦＰＬ０が接続されているキャパシタＣＡ１、ＣＢ１や、トランスファートランジスタＴＲＢのゲートに接続されている回路部分（電圧設定回路４４）を、隣接した他のＷＬ駆動回路、ＰＬ駆動回路との間で共用できる。これにより、図５の比較例に比べて回路を更に小規模化できる。
５．変形例
図９〜図１１に、回路の共用化に関する本実施形態の第２、第３、第４の変形例を示す。図９の第２の変形例では、ＷＬ駆動回路３０-1、３０-2の間では回路の共用化は行われていないが、ＰＬ駆動回路４０-1、４０-2の間では回路が共用化されている。具体的にはゲート制御用のキャパシタＣＢ１と、トランジスタＴＢ１、ＴＢ２、ＴＢ３（電圧設定回路）と、インバータ回路ＩＮＶＢが、ＰＬ駆動回路４０-1、４０-2の間で共用されている。プレート線制御信号ΦＰＬ０の信号変化タイミングは、ＰＬ駆動回路４０-1と４０-2とで同じタイミングに設定しても構わないからである。
なお図９に示すように、ＰＬ駆動回路４０-1は、ＰＬ１に対応するＷＬ１を駆動しているＷＬ駆動回路３０-1のドライバＤＲＶ１（駆動ノードＷＬ１’）を用いて、プレート線ＰＬ１を駆動している。またＰＬ駆動回路４０-2は、ＰＬ２に対応するＷＬ２を駆動しているＷＬ駆動回路３０-2のドライバＤＲＶ２（駆動ノードＷＬ２’）を用いて、プレート線ＰＬ２を駆動している。
図１０の第３の変形例では、ＰＬ駆動回路４０-1、４０-2の間では回路の共用化は行われていないが、ＷＬ駆動回路３０-1、３０-2の間で回路が共用化されている。具体的にはゲート制御用のキャパシタＣＡ１１が、ＷＬ駆動回路３０-1、３０-2の間で共用されている。ワード線制御信号ΦＷＬ０の信号変化タイミングは、ＷＬ駆動回路３０-1と３０-2とで同じタイミングに設定しても構わないからである。
図１１の第４の変形例では、ＰＬ駆動回路４０-1、４０-2の間で回路が共用化されていると共に、ＷＬ駆動回路３０-1、３０-2の間でも回路が共用化されている。
図５の比較例では複数のＷＬ駆動回路間、複数のＰＬ駆動回路間での回路の共用化は難しいが、本実施形態によれば図９〜図１１に示すように回路を共用化できるため、比較例に比べて回路を更に小規模化できる。なお、図９〜図１１では、２個のＷＬ駆動回路間、２個のＰＬ駆動回路間で回路を共用化する場合について示しているが、３個以上のＷＬ駆動回路間、３個以上のＰＬ駆動回路間で回路を共用化することも当然に可能である。
なお、本発明は本実施形態に限定されず、本発明の要旨の範囲内で種々の変形実施が可能である。例えば、明細書又は図面中の記載において広義や同義な用語（第１導電型、第１の電源、第２の電源等）として引用された用語（Ｎ型、０Ｖ（ＧＮＤ）、ＶＣＣ等）は、明細書又は図面中の他の記載においても広義や同義な用語に置き換えることができる。
またワード線（ＷＬ）駆動回路、プレート線（ＰＬ）駆動回路の構成も図６等で説明したものに限定されない。例えばゲート制御回路の構成は図６の構成に限定されず、ワード線制御信号やプレート線制御信号のタイミングも図７のタイミングに限定されない。またプレート線をワード線駆動回路のドライバにより駆動しない構成を採用することも可能である。またワード線を昇圧するワード線昇圧回路の構成や配置場所も図６等に示す構成や配置場所に限定されない。また強誘電体メモリをロジック回路として利用してもよい。
図１（Ａ）〜図１（Ｃ）は強誘電体メモリのメモリセルの説明図。 図２（Ａ）、図２（Ｂ）は強誘電体メモリのライト動作、リード動作の説明図。 強誘電体メモリの構成例。 強誘電体メモリの構成例。 比較例の構成例。 本実施形態のＷＬ駆動回路、ＰＬ駆動回路の構成例。 本実施形態のＷＬ駆動回路、ＰＬ駆動回路の動作を説明する信号波形図。 本実施形態のＷＬ駆動回路、ＰＬ駆動回路の第１の変形例。 本実施形態のＷＬ駆動回路、ＰＬ駆動回路の第２の変形例。 本実施形態のＷＬ駆動回路、ＰＬ駆動回路の第３の変形例。 本実施形態のＷＬ駆動回路、ＰＬ駆動回路の第４の変形例。
符号の説明
ＤＲＶ ドライバ、ＴＲＡ、ＴＲＢ トランスファートランジスタ、
ＴＡ１〜ＴＡ４、ＴＢ１〜ＴＢ５ トランジスタ、
ＣＡ１、ＣＢ１ ゲート制御用キャパシタ、ＣＡ２、ＣＢ２ 昇圧用キャパシタ、
ＮＡ１ 駆動ノード、ＮＢ１ ノード、ＮＡ２、ＮＢ２ ゲートノード、
ΦＷＬ０ 第１のワード線制御信号、ΦＷＬ１ 第２のワード線制御信号、
ΦＰＬ 第１のプレート線制御信号、ΦＰＬ０ 第２のプレート線制御信号、
ΦＰＬ２ 第３のプレート線制御信号、
１０、１２、１４ メモリセルアレイ、２０ ＷＬ＆ＰＬ駆動部、２２ ＷＬ駆動部、
２４ ＰＬ駆動部、３０ ＷＬ駆動回路、３２ ゲート制御回路、３４ 電圧設定回路、
３８ ＷＬ昇圧回路、４０ ＰＬ駆動回路、４２ ゲート制御回路、４４ 電圧設定回路、４８ ＰＬ昇圧回路、５０、５２、５４ 制御回路、
６２、６４ センスアンプ＆ライト部、

Claims (14)

  1. 強誘電体キャパシタを有する複数のメモリセルが配置されるメモリセルアレイと、複数のワード線と、複数のプレート線と、複数のワード線駆動回路と、複数のプレート線駆動回路とを含み、
    前記複数のワード線駆動回路の第Ｋのワード線駆動回路は、
    第Ｋのワード線を駆動するドライバと、
    前記ドライバと前記第Ｋのワード線との間に設けられるワード線用トランスファートランジスタと、
    前記ワード線用トランスファートランジスタのゲート制御を行うワード線用ゲート制御回路とを含み、
    前記複数のプレート線駆動回路の第Ｋのプレート線駆動回路は、
    前記ドライバにより駆動される駆動ノードと第Ｋのプレート線との間に設けられるプレート線用トランスファートランジスタと、
    前記プレート線用トランスファートランジスタのゲート制御を行うプレート線用ゲート制御回路とを含み、
    前記ワード線用ゲート制御回路は、
    前記ワード線用トランスファートランジスタをオンにするゲート制御を行い、前記ワード線用トランスファートランジスタがオンになって前記ドライバにより前記第Ｋのワード線が駆動された後、前記第Ｋのワード線が昇圧される前に、前記ワード線用トランスファートランジスタをオフにするゲート制御を行って、前記第Ｋのワード線をハイインピーダンス状態に設定し、
    前記プレート線用ゲート制御回路は、
    前記ワード線用トランスファートランジスタがオフになった後、前記プレート線用トランスファートランジスタをオンにする制御を行い、
    前記ドライバは、
    前記ワード線用トランスファートランジスタがオフになった後、前記プレート線用トランスファートランジスタがオンになった場合に、オンになった前記プレート線用トランスファートランジスタを介して、前記第Ｋのワード線に対応する前記第Ｋのプレート線を駆動することを特徴とする強誘電体メモリ。
  2. 請求項１において、
    前記ワード線用ゲート制御回路は、
    アドレスデコード信号により前記第Ｋのワード線が選択され、第１のワード線制御信号がアクティブになった場合に、前記ワード線用トランスファートランジスタをオンにするゲート制御を行い、前記第１のワード線制御信号が非アクティブになった場合に、前記ワード線用トランスファートランジスタをオフにするゲート制御を行うことを特徴とする強誘電体メモリ。
  3. 請求項２において、
    前記第Ｋのワード線駆動回路はワード線昇圧回路を含み、
    前記ワード線昇圧回路は、
    第２のワード線制御信号がアクティブになった場合に、前記第Ｋのワード線を昇圧することを特徴とする強誘電体メモリ。
  4. 請求項３において、
    前記ワード線昇圧回路は、
    一端に前記第２のワード線制御信号が供給され、他端に前記第Ｋのワード線が接続される昇圧用キャパシタを含むことを特徴とする強誘電体メモリ。
  5. 請求項４において、
    前記複数のワード線駆動回路の間で、前記昇圧用キャパシタが共用されることを特徴とする強誘電体メモリ。
  6. 請求項１乃至５のいずれかにおいて、
    前記ワード線用ゲート制御回路は、
    アドレスデコード信号がアクティブになり前記第Ｋのワード線が選択された場合に、前記ワード線用トランスファートランジスタのゲートノードを第１の電圧レベルに設定する電圧設定回路と、
    一端に第１のワード線制御信号が供給され、他端に前記ゲートノードが接続されるゲート制御用キャパシタとを含み、
    前記ゲート制御用キャパシタは、
    前記ゲートノードが前記第１の電圧レベルに設定された後、前記第１のワード線制御信号がアクティブになった場合に、容量カップリングにより前記ゲートノードを第２の電圧レベルに設定し、前記ゲートノードが前記第２の電圧レベルに設定された後、前記第１のワード線制御信号が非アクティブになった場合に、容量カップリングにより前記ゲートノードを、前記ワード線用トランスファートランジスタをオフにする第３の電圧レベルに設定することを特徴とする強誘電体メモリ。
  7. 請求項６において、
    前記第Ｋのワード線が選択された場合の前記駆動ノードの電圧レベルをＶＣＣとし、前記ワード線用トランスファートランジスタのしきい値電圧をＶＴＡとした場合に、前記第３の電圧レベルはＶＣＣ−α（α＞ＶＴＡ）であることを特徴とする強誘電体メモリ。
  8. 請求項６又は７において、
    前記複数のワード線駆動回路の間で、前記ゲート制御用キャパシタが共用されることを特徴とする強誘電体メモリ。
  9. 請求項６乃至８のいずれかにおいて、
    前記電圧設定回路は、
    前記ゲートノードの電圧が所与の電圧レベルよりも高くならないように前記ゲートノードの電圧をクランプするクランプ回路を含むことを特徴とする強誘電体メモリ。
  10. 請求項1乃至９のいずれかにおいて、
    前記プレート線用ゲート制御回路は、
    第１のプレート線制御信号がアクティブになった場合に、前記プレート線用トランスファートランジスタのゲートノードを第１の電圧レベルに設定する電圧設定回路と、
    一端に第２のプレート線制御信号が供給され、他端に前記ゲートノードが接続されるゲート制御用キャパシタとを含み、
    前記ゲート制御用キャパシタは、
    前記ゲートノードが前記第１の電圧レベルに設定された後、前記第２のプレート線制御信号がアクティブになった場合に、容量カップリングにより前記ゲートノードを第２の電圧レベルに設定することを特徴とする強誘電体メモリ。
  11. 請求項１０において、
    前記複数のプレート線駆動回路の間で、前記電圧設定回路及び前記ゲート制御用キャパシタが共用されることを特徴とする強誘電体メモリ。
  12. 強誘電体キャパシタを有する複数のメモリセルが配置されるメモリセルアレイと、複数のワード線と、複数のプレート線とを含む強誘電体メモリの駆動方法であって、
    前記第Ｋのワード線を駆動するドライバと前記第Ｋのワード線との間に設けられるワード線用トランスファートランジスタをオンにするゲート制御を行い、
    前記ワード線用トランスファートランジスタがオンになって前記ドライバにより前記第Ｋのワード線が駆動された後、前記第Ｋのワード線が昇圧される前に、前記ワード線用トランスファートランジスタをオフにするゲート制御を行って、前記第Ｋのワード線をハイインピーダンス状態に設定し、
    前記ワード線用トランスファートランジスタがオフになった後、前記ドライバにより駆動される駆動ノードと第Ｋのプレート線との間に設けられるプレート線用トランスファートランジスタをオンにする制御を行い、
    前記ワード線用トランスファートランジスタがオフになった後、前記プレート線用トランスファートランジスタがオンになった場合に、オンになった前記プレート線用トランスファートランジスタを介して、前記第Ｋのワード線に対応する前記第Ｋのプレート線を前記ドライバにより駆動することを特徴とする強誘電体メモリの駆動方法。
  13. 請求項１２において、
    アドレスデコード信号がアクティブになり前記第Ｋのワード線が選択された場合に、前記ワード線用トランスファートランジスタのゲートノードを第１の電圧レベルに設定し、
    前記ゲートノードが前記第１の電圧レベルに設定された後、前記第１のワード線制御信号がアクティブになった場合に、一端に第１のワード線制御信号が供給され他端に前記ゲートノードが接続されるゲート制御用キャパシタを用いた容量カップリングにより、前記ゲートノードを第２の電圧レベルに設定し、前記ゲートノードが前記第２の電圧レベルに設定された後、前記第１のワード線制御信号が非アクティブになった場合に、前記ゲート制御用キャパシタを用いた容量カップリングにより、前記ゲートノードを、前記ワード線用トランスファートランジスタをオフにする第３の電圧レベルに設定することを特徴とする強誘電体メモリの駆動方法。
  14. 請求項１３において、
    前記第Ｋのワード線が選択された場合の前記駆動ノードの電圧レベルをＶＣＣとし、前記ワード線用トランスファートランジスタのしきい値電圧をＶＴＡとした場合に、前記第３の電圧レベルはＶＣＣ−α（α＞ＶＴＡ）であることを特徴とする強誘電体メモリの駆動方法。
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