JP4112448B2 - 電気光配線基板及び半導体装置 - Google Patents
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Description
【発明の属する技術分野】
本発明は,半導体装置に係り,特に基板上に電気配線層と光配線層とを積層した電気光配線基板及び半導体装置に関する。
【0002】
【従来の技術】
長距離・大容量の光ファイバー伝送システムの急速な普及に伴い,現在,ギガビットからテラビットの光伝送技術の研究開発が行われている。特に,ファイバ・トゥ・ザ・ホーム(FTTH)における光加入者系システムにおいては,光デバイスモジュールを汎用化させるために,モジュールの製造コストを低減させる研究等が試みられている。具体的には,シリコン基板にV形の溝を形成し,光ファイバーとの位置合わせを容易化する方法や,パッシブアライメント法を用いた光半導体素子と光ファイバーの結合技術に関する提案がある(例えば,特許文献1参照。)。
【0003】
LSIにおいても高性能化のための研究は数多く行われており,動作速度や集積規模が著しく向上される傾向にある。LSIの性能向上を行う上での課題は,信号配線における転送速度と実装密度の高密度化にあることが知られている。つまり,トランジスタなどの機能素子の性能向上が行われても,信号配線における信号伝送速度と信号配線の高密度化が行わなければ,モジュール性能の向上の実現は困難である。しかし,電気信号配線には信号伝達のための遅延が存在するため,モジュール性能向上を阻害する要因となっている。さらに,信号転送速度の高速化と信号配線の高密度化を行った場合は,電磁障害(EMI)の影響が顕著になるため,その対策も十分に講じる必要がある。
【0004】
このような電気信号配線に関する問題を解決するものとして,光インターコネクション技術が有力視されている。この光インターコネクション技術は,電子機器間,電子機器内ボード間,あるいはボード内チップ間などの多くの用途に適用可能であると考えられている。例えば,電子機器間における光インターコネクション技術として,コア径が大きく接続の容易なプラスチック光ファイバーを利用した技術,電子機器内における光インターコネクション技術としてフレキシブルな光導波路を利用した技術,あるいはボード内チップ間における光インターコネクション技術として光導波路や光配線を利用した技術が提案されている(例えば,特許文献2及び特許文献3参照。)。
【0005】
【特許文献1】
特開2001−83346号公報
【0006】
【特許文献2】
特開平2001−185752号公報
【0007】
【特許文献3】
特開平2002−258117号公報
【0008】
【発明が解決しようとする課題】
高密度・高速通信技術の次世代技術として有効な光インターコネクション技術では,電気配線層と光配線層が混在する配線基板の高密度実装化や接続信頼性の向上が重要な課題となる。しかし,従来の電気光配線基板は,回路配線基板上に堆積した多層配線層の上側,あるいは多層配線層の間に光導波路を形成したものが一般的であった。このため,光導波路の支持部材となる回路配線基板の厚みが比較的厚い場合は問題とならないが,モバイル電子機器に使用する場合のように,回路配線基板の厚みを薄くする必要がある場合には,光導波路の材料と回路配線基板の材料の熱膨張係数の差により基板が変形する。この結果,回路基板上に形成された光導波路に歪みが生じ,回路基板上に搭載するための光半導体素子と光導波路との光学アライメントが困難になる。また,熱膨張係数のそれぞれ異なる材料からなる光導波路と多層配線基板とが半導体素子の発熱により膨張すると,基板が壊れる問題が発生する。半導体素子の発熱に起因する装置破壊の問題は,半導体素子を搭載する半導体モジュールと回路配線基板との接続部分にも影響を及ぼす。
【0009】
一方,電気光配線基板に光半導体モジュールを搭載する従来の半導体装置は,回路配線基板の上に堆積された多層配線層の最上段に光半導体モジュールを搭載するものが一般的である。しかし,配線の積層数が増加すると配線層の最上段が大きく変形し,表面に凹凸が生じるため,光半導体モジュールと電気光配線基板とが十分に結合できなくなる場合がある。多層配線間に光導波路を配置した電気光配線基板を用いた場合は,電気信号を伝送する半導体素子を搭載する部分を除いて光導波路を配置する必要があるため,電気配線に比較して微細化の困難な光配線層のレイアウト律速により,電気光配線基板全体の配線密度の向上に限界があった。
【0010】
本発明は上記した従来技術の欠点を除くためになされたものであって,その目的とするところは,半導体モジュールまたは光半導体モジュール等との接続信頼性に優れ,高密度実装が可能な電気光配線基板及び半導体装置を提供することにある。
【0011】
【課題を解決するための手段】
上記目的を達成するために,本発明の第1の特徴は、光半導体モジュールを搭載する電気光配線基板であって、第1のコア基板と,第1のコア基板の上面に配置された光伝送部と,第1のコア基板の上面に光伝送部を挟んで配置された第2のコア基板と,第2のコア基板の上面に配置された上部コア基板配線と,第2のコア基板の上面に配置され、光半導体モジュールを搭載する電極と,上部コア基板配線の上に積層された上部ビルドアップ配線と,第1のコア基板の下面に配置された下部コア基板配線と,下部コア基板配線の下に積層された下部ビルドアップ配線とを備える電気光配線基板であることを要旨とする。ここで,第1及び第2の「コア基板」とは,銅箔等で配線を形成した表面にICや抵抗等の電気部品を組み込むための基材を指し,ビルドアップ配線板の中心部に存在する一般的な基板を指す。「光伝送部」は,周囲(クラッド)に比べて屈折率の高い材料で形成された領域であり,クラッドとの境界で全反射して光を伝送する領域を指す。また,上部及び下部「コア基板配線」は,コア基板表面に直接接続された配線を指す。一方,上部及び下部「ビルドアップ配線」は,「コア基板配線」の上に複数層に積層された配線群を指す。
【0012】
本発明の第2の特徴は,コア基板と光伝送部とを含むコア複合層と,コア基板と同一の材料からなるモジュール基板を有し,コア複合層の一部の領域上においてコア基板上に形成された電極上に搭載され、光伝送部と光接続された光半導体モジュールと,コア複合層の他の領域に配置されたコア基板配線と,コア基板配線に接続されたビルドアップ配線とを備える半導体装置であることを要旨とする。第2の特徴において「コア複合層」は,硬い基材であるコア基板と,屈折率の高い光伝送部(コア)を有する光配線からなる層を指す。なお光配線は,光伝送部の他に,光伝送部に比べて屈折率の低い光絶縁部(クラッド)を有しているが,コア基板をクラッドとして利用できる場合は,光絶縁部は省略可能である。
【0013】
【発明の実施の形態】
次に,図面を参照して,本発明の第1及び第2の実施の形態を説明する。以下の図面の記載において,同一又は類似の部分には同一又は類似の符号を付している。また,図面は模式的なものであり,厚みと平均寸法の関係,各層の厚みの比率等は現実のものとは異なることに留意すべきである。また,図面相互間においても互いの寸法の関係や比率が異なる部分が含まれていることは勿論である。以下に示す第1及び第2の実施の形態は,この発明の技術的思想を具体化するための装置や方法を例示するものであって,この発明の技術的思想は構成部品の材質,形状,構造,配置等を下記のものに特定するものではない。この発明の技術的思想は,特許請求の範囲において種々の変更を加えることができる。
【0014】
(第1の実施の形態)
本発明の第1の実施の形態に係る半導体装置は,図1に示すように,第1のコア基板1aと,第1のコア基板1aの上面に配置された光配線2A,2B,2C(光配線2B,2Cは図2参照。)と,光配線2A,2B,2Cを挟んで第1のコア基板1aの上に配置された第2のコア基板1bからなるコア複合層6を備える。第2のコア基板1bの上面には,光半導体モジュール4が搭載されている。光半導体モジュール4が搭載された第1のコア基板1a上面の他の領域には,上部コア基板配線10a,10b,10c,10d,10eが配置されている。上部コア基板配線10a,10b,10dの上には,導電性金属からなる上部ビルドアップ配線8A,8B,8Cが積層され,この上部ビルドアップ配線8A,8B,8Cの周囲の領域を埋めるように,第1上部層間絶縁膜11,第2上部層間絶縁膜14,第3上部層間絶縁膜18,及びソルダーマスク19が,第1のコア基板1aの厚さ方向に順次堆積されている。上部ビルドアップ配線8A,8B,8Cの最上段には,半導体モジュール50,60が接続される。一方,第1のコア基板1aの下面には,下部コア基板配線20a,20b,・・・・・,20gが配置されている。下部コア基板配線20a,20b,・・・・・,20gの下には,導電性金属からなる下部ビルドアップ配線9A,9B,9C,9Dが積層され,この下部ビルドアップ配線9A,9B,9C,9Dの周囲の領域を埋めるように,第1下部層間絶縁膜21,第2下部層間絶縁膜24,第3下部層間絶縁膜28,及びソルダーマスク29が第2のコア基板1bの厚さ方向に順次堆積されている。下部ビルドアップ配線9A,9B,9C,9Dには,半導体モジュール70,80が接続される。
【0015】
第1及び第2のコア基板1a,1bは,両面に絶縁層と配線層を順次積み上げるビルドアップ配線板等の中心部に「コア」として配置される基板を意味する(例えば,「ビルドアップ多層プリント配線板技術,pp.67−83,日刊工業新聞社,2000」参照。)。
【0016】
図1に示す半導体装置においては,エポキシ樹脂にガラス繊維を編み込んだ厚さ0.39mmのガラスエポキシ基板が,第1及び第2のコア基板1a,1bとして採用されている。第1及び第2のコア基板1a,1bの材料は,エポキシ樹脂にガラス繊維を含有することで,熱膨張係数をエポキシ樹脂より小さくした構成のものであれば,特に限定されない。また,ガラスエポキシ基板の他にシリコン基板,ポリイミド樹脂基板,フェノール樹脂基板,セラミックス基板,又は炭化珪素基板等も使用可能である。これらの第1及び第2のコア基板1a,1bは,図2に示すように,光配線2A,2B,2Cが配置された領域を避けて配置されたスルーホール7a,7b,・・・・・,7f・・・・・,7rを有している。
【0017】
図1は図2のA−A方向からみた断面に相当し,図1の断面図においては光配線2Aのみが現れているが,図2に示すように,光配線2A,2B,2Cは,紙面の左右方向に帯状に伸延する配線パターンである。なお,光配線2A,2B,2Cの形状は,図2に示すようなトポロジーに限定されず,必要に応じて曲部が設けられてもよい。また,光配線2A,2B,2Cが多層に形成されてもよい。これら光配線2A,2B,2Cは,光絶縁部(クラッド部)103の中に光伝送部(コア部)102が直径50μm程度の円柱形状,又は幅50μm程度の矩形(リッジ形)形状で形成されている。光配線2A,2B,2Cを構成する光伝送部102は,ピッチ150μm程度で形成されている。光絶縁部103と光伝送部102はSiO2膜からなり,SiO2膜中に含まれる不純物濃度による光の屈折率の相違により分離され,光伝送部102の方が光絶縁部103よりも屈折率が大きくなるように不純物濃度を調整してある。光絶縁部103は,2A,2B,2Cの共通領域として形成してもよく,互いに独立した領域として形成してもよい。入射した光は,光伝送部102と光絶縁部103の境界で全反射し,光伝送部102の中を伝達していくようになっている。なお,光配線2A,2B,2Cには,必要に応じてミラー5が形成されたコンタクトホール(図示省略)により,図示しない他の光伝送部102に接続されている。なお,コンタクトホールの材料組成は,光伝送部102と同一材料で構成される。
【0018】
光半導体モジュール4は,図1に示すように,LSIデバイスの搭載されるモジュール基板41の下面に高速信号入出力用の面発光レーザ素子アレイ42と受光素子アレイ43を搭載したBGA型のパッケージである。この光半導体モジュール4は,コア基板1の上面に配置された電極100a,100b,100c,100dの上に,半田ボール48a,48b,48c,48dを介して配置されている。モジュール基板41の上面には,LSIデバイスを制御するための送信信号制御LSI44,受信信号制御LSI45,及び制御LSI46等の半導体チップが搭載されている。モジュール基板41は,第1及び第2のコア基板1a,1bと同一材料からなり,例えばガラスエポキシ基板が好適である。なお,モジュール基板41の材料は,第1及び第2のコア基板1a,1bの有する熱膨張係数に近い値を有するならば,特に限定されない。面発光レーザ素子アレイ42は,例えば,ノンドープのガリウム砒素(GaAs)からなる活性層(活性領域)を,n型ガリウムアルミニウム砒素(GaAlAs),p型GaAlAsからなる2つのクラッド層で挟み,n型GaAlAsの外面又はp型GaAlAsの外面に多層膜からなる反射鏡等を設け,2つの反射鏡間でレーザ発振を起こすことにより,クラッド層及び活性層の積層方向にレーザ光を出力する構造を有するものが好適である。受光素子アレイ43は,例えば,インジウムリン(n+-InP)基板上に受光部となるpinホトダイオードを配置したものが好適である。受光素子アレイ43の受光部は,メサ部と周辺部とから構成され,これらは基板側から1.5μmの厚さで,不純物濃度が1015cm-3のn-InPバッファ層と,1.9μmの厚さで不純物濃度が1015cm-3であるn−Ga0.47In0.53Asの光吸収層と,1.0μmの厚さでp=1016cm-3のInP層との積層構造となっている。半田ボール48a,48b,48c,48dの材料組成は,特に限定されないが,基本的には,鉛(Pb),錫(Sn),銀(Ag),アンチモン(Sb),インジウム(In),ビスマス(Bi)から選択される金属,又はこれら金属を主成分とする合金であることが好ましい。図1に示す例においては,スズ鉛半田(Sn/Pb=63/37)を利用した直径150μmの半田ボール48a,48b,48c,48dが形成されている。
【0019】
上部コア基板配線10a,10b,10c,10d,10eは,例えば銅等からなる配線パターンである。上部ビルドアップ配線8Aは,上部コア基板配線10aに接続されたビア12a,上部コア基板10bに接続されたビア12b,ビア12a及びビア12bに接続された第1上部配線13a,第1上部配線13aにビア15aを介して接続された第2上部配線16a,及び第1上部配線13aにビア15bを介して接続された第2上部配線16bを有する。上部ビルドアップ配線8Bは,上部コア基板配線10cに接続されたビア12c,ビア12cに接続された第1上部配線13b,第1上部配線13bにビア15cを介して接続された第2上部配線16cを有する。上部ビルドアップ配線8Cは,上部コア基板配線10dに接続されたビア12d,ビア12dに接続された第1上部配線13c,第1上部配線13cにビア15dを介して接続された第2上部配線16dを有する。
【0020】
上部ビルドアップ配線8A,8B,8Cの周囲の領域に順次堆積された第1上部層間絶縁膜11,第2上部層間絶縁膜14,第3上部層間絶縁膜18,ソルダーマスク19は,感光性エポキシ樹脂膜,SiO2膜,PSG膜,BPSG膜,Si3N4膜,あるいはポリイミド膜等からなる。ソルダーマスク19には,電極を配置するための開口部17a,17b,17c,17dが設けられている。開口部17a,17bには,上部ビルドアップ配線8Aの最上段となる第2上部配線16a,16bが露出されており,この第2上部配線16a,16bに半田ボール58a,58bを介して半導体モジュール50が接続される。開口部17c,17dには上部ビルドアップ配線8B,8Cの最上段となる第2上部配線16c,16dが露出されており,この第2上部配線16c,16dに半田ボール68a,68bを介して半導体モジュール60が接続される。半導体モジュール50,60の具体的な構成は,特に限定されない。
【0021】
下部コア基板配線20a,20b,・・・・・,20gは,例えば銅等からなる配線パターンである。下部ビルドアップ配線9Aは,下部コア基板配線20bにビア22aを介して接続された第1下部配線23a,第1下部配線23aにビア25aを介して接続された第2下部配線26aを有する。下部ビルドアップ配線9Bは,下部コア基板配線20dにビア22bを介して接続された第1下部配線23b,第1下部配線23bにビア25bを介して接続された第2下部配線26bを有する。下部ビルドアップ配線9Cは,図1からは見えないビアを介して接続された第1下部配線23c,第1下部配線23cにビア25cを介して接続された第2下部配線26cを有する。下部ビルドアップ配線9Dは,下部コア基板配線20fにビア22cを介して接続された第1下部配線23d,第1下部配線23dにビア25dを介して接続された第2下部配線26dを有する。なお,図1からは見えないが,下部コア基板配線20a,20c,20e,20gの上にも,図示しないビアを介して下部ビルドアップ配線が形成されている。
【0022】
下部ビルドアップ配線9A,9B,9Cの周囲の領域に順次堆積された第1下部層間絶縁膜21,第2下部層間絶縁膜24,第3下部層間絶縁膜28,ソルダーマスク29は,エポキシ樹脂膜,SiO2膜,PSG膜,BPSG膜,Si3N4膜,あるいはポリイミド膜等からなる。ソルダーマスク29には,電極を配置するための開口部27a,27b,27c,27dが設けられている。開口部27a,27bには,下部ビルドアップ配線9A,9Bの最上段となる第2下部配線26a,26bが露出され,この第2下部配線26a,26bに半田ボール78a,78bを介して半導体モジュール70が接続される。開口部27c,27dには下部ビルドアップ配線9C,9Dの最上段となる第2下部配線26c,26dが露出され,この第2下部配線26c,26dに半田ボール88a,88bを介して半導体モジュール80が接続される。半導体モジュール70,80の構成は,特に限定されない。
【0023】
図1に示す半導体装置によれば,光導波路となる光配線2A,2B,2Cが第1のコア基板1aと第2のコア基板1bの間に配置されるので,コア基板1の両面に堆積された層間絶縁膜及びソルダーマスク(第1上部層間絶縁膜11,第2上部層間絶縁膜14,ソルダーマスク9,第3上部層間絶縁膜18,第1下部層間絶縁膜21,第2下部層間絶縁膜24,第3下部層間絶縁膜28,ソルダーマスク29)の熱膨張による変形の影響を受けにくい。このため,層間絶縁膜及びソルダーマスク11,14,18,19,21,24,28,29の間,あるいは上部に光導波路を形成する従来技術に比べて,光配線2A,2B,2Cを平坦且つ均一に配置できる。この結果,光配線2A,2B,2Cと光半導体モジュール4との高精度な光学アライメントが実現でき,配線間の接続信頼性も向上する。また,光配線2A,2B,2Cは,第1及び第2のコア基板1a,1bの表面に自由に配置できるので,層間絶縁膜の上に光導波路を配置する場合と比べて電気信号配線のレイアウトに制約されない。このため,高密度実装が可能な半導体装置が提供できる。さらに,第1及び第2のコア基板1a,1bと同一の材料からなるモジュール基板41を有する光半導体モジュール4が,第1及び第2のコア基板1a,1bに直接的に配置されるので,第1及び第2のコア基板1a,1bとモジュール基板41の熱膨張係数差に起因する半田ボール48a,48b,48c,48dの破壊を容易に防止できる。一方,光接続を行わない半導体モジュール50,60,70,80は,配線の微細化が容易な上部ビルドアップ配線8A,8B,8C及び下部ビルドアップ配線9A,9B,9C,9Dを介して第1及び第2のコア基板1a,1bに接続されるので,高密度化が実現できる。
【0024】
図1に示す半導体装置の実装密度を評価した。本発明の第1の実施の形態と同様の電気光配線基板の構成を有する半導体装置において,ソルダーマスク19の上に光導波路を形成した場合の基板寸法は144mm×144mmとなった。これに対し,図1に示す半導体装置を構成する電気光配線基板の寸法は96mm×96mmとなり,小型化が実現できた。言い換えれば,本発明の第1の実施の形態に係る半導体装置によれば,従来の半導体装置に比べて約1.5倍の実装密度を有する半導体装置が実現できた。この結果から,従来技術の半導体装置は,光導波路を構成する光伝送部102層の配線レイアウトが律速になり実装密度の向上が図れなかったが,図1に示す半導体装置においては,基板配線実装密度に影響を与えないコア基板表面に光伝送部102層が配置できたことから,高密度実装が可能となることが確認された。
【0025】
さらに,図1に示す半導体装置の光半導体モジュール4と光配線2Aの光入出力部分における光結合効率を評価した。ソルダーマスク19の上に光導波路を形成した場合の光入出力部分における光結合損失は約1.0dB程度であったのに比較して,図1に示す半導体装置の光入出力部分における光結合損失は約0.2dB程度であり,光結合損失を低く抑えることができることが確認された。さらに,図1に示す半導体装置の信頼性評価を行った。信頼性試験評価は,光半導体モジュール4に搭載される合計128個の半田ボール48a,48b,48c,48dにおいて,1箇所でも接続がオープンになった場合を「不良」と評価した。サンプル数は1000個とし,温度サイクル条件は(−55℃(30min)〜25℃(5min)〜125℃(30min)〜25℃(5min))で行った。ソルダーマスク19の上に光導波路を形成した場合は,1000サイクルで接続不良が発生し,2000サイクルで接続不良が100%になった。一方,図1に示す半導体装置においては,3500サイクルまで接続不良は発生しなかった。この結果から,図1に示す半導体装置によれば,光半導体モジュール4の実装接続信頼性が極めて向上することが確認された。
【0026】
次に,図3〜図5を用いて本発明の第1の実施の形態に係る半導体装置の製造方法を説明する。図3(c)は,図2のB−B方向から見た断面図であるが,図3(a),(b),(d)〜(f)及び図4〜図6は,図2のA−A方向から見た断面図である。以下に述べる半導体装置の製造方法は一例であり,この変形例を含めて,これ以外の種々の製造方法により実現可能であることは勿論である。
【0027】
(イ)まず,ガラスエポキシ基板等からなる第1のコア基板1aを用意する。次に,光導波路となる光配線2A,2B,2Cを形成する。図3に示す断面図には光配線2Aのみが現れているが,断面の奥には他の光配線2B,2Cが存在する。光配線2A,2B,2Cは,石英からなるガラス基板上に厚さ数十μmの光伝送部となるSiO2膜を堆積し,光伝送部となる領域に選択的に不純物を添加した後,このSiO2膜をガラス基板から剥離することによりシート状にしたものである。そして,この光配線2A,2B,2Cを,図3(a)に示すように,第1のコア基板1aの上面に配置する。続いて光配線2A,2B,2Cの必要な箇所にエッチング等によりミラー5を形成する。その後,図3(b)に示すように,プリプレグにより第1のコア基板1aと第2のコア基板1bとで挟み込んで接着する。次に,第1のコア基板1aの下面と第2のコア基板1bの上面に銅箔10,20を貼り付け,エッチングにより銅箔10,20を薄くしておく。コア基板となるガラスエポキシ基板は,エポキシ樹脂にガラス繊維を配置することで,熱膨張係数をエポキシ樹脂より小さくした構成のものであれば特に限定されない。
【0028】
(ロ)次に,図3(c)に示すように,コア基板1の必要な箇所にドリルでスルーホール7a,7b,・・・・・,7fを形成し,無電解めっき法又は電気めっき法等によりスルーホール7a,7b,・・・・・,7fの内部をメッキする。図3(c)に示す例においては,直径250μmのスルーホール7a,7b,・・・・・,7fを形成した後にめっきを行い,厚さ22μmの銅箔10,20を形成した。続いて,銅箔10,20が形成されたコア基板1の上面及び下面に図示しないフォトレジスト膜を塗布し,フォトリソグラフィ技術を用いてフォトレジスト膜をパターニングする。パターニングされたフォトレジスト膜をエッチングマスクとして,塩化鉄(III)等を用いて,第2のコア基板1bの上に,図3(d)に示すような上部コア基板配線10a,10b,・・・・・,10e,電極100a,100b,100c,100dを形成する。同様に,第1のコア基板1aの上には,下部コア基板配線20a,20b,・・・・・,20gを形成する。上部コア基板配線10a,10b,・・・・・,10e,電極100a,100b,100c,100d,及び下部コア基板配線20a,・・・・・,20gの配線パターンは特に限定されないが,図3(d)に示す例においては,ライン・アンド・スペースのライン幅を100μm,スペース幅を100μm,スルーホールランド径を550μmとして設計した。
【0029】
(ハ)次に,図3(e)に示すように,上部コア基板配線10a,10b,・・・・・,10e,電極100a,100b,100c,100dの上面全面に,感光性エポキシ樹脂等からなる第1上部層間絶縁膜11を堆積する。下部コア基板配線20a,20b,・・・・・,20gの上面全面には,感光性エポキシ樹脂等からなる第1下部層間絶縁膜21を堆積する。続いて図3(f)に示すように,第1上部層間絶縁膜11及び第1下部層間絶縁膜21を露光・現像した後,金属充填することにより,選択的にビア12a,12b,12c,12d,22a,22b,22cを形成する。さらに,銅等からなる金属層を堆積し,その金属層エッチングすることにより第1上部配線13a,13b,13c,第1下部配線22a,22b,22c,22dを形成する。図3(e)に示す例においては,第1上部配線13a,13b,13c,第1下部配線22a,22b,22c,22dの配線パターンを厚さ18μm,ライン・アンド・スペースのライン幅を75μm,スペース幅を75μmとした。
【0030】
(ニ)次に,図4(a)に示すように,第1上部接続配線13a,13b,13c及び第1上部層間絶縁膜11の上面全面に感光性エポキシ樹脂等からなる第2上部層間絶縁膜14を堆積し,第2上部層間絶縁膜14を露光・現像した後に,金属充填することにより,ビア15a,15b,15c,15dを選択的に形成する。続いて,ビア15a,15b,15c,15dの上面に第2上面配線16a,16b,16c,16dを形成し,第2上面配線16a,16b,16c,16dの周囲に第3上部層間絶縁膜18を堆積する。第1下部層間絶縁膜21及び第1下部配線23a,23b,23cの上には,感光性エポキシ樹脂等からなる第2下部層間絶縁膜24を堆積し,第2下部層間絶縁膜24を露光・現像した後に,金属充填することにより,ビア25a,25b,25c,25dを形成する。続いて,ビア25a,25b,25c,25dの上に第2下部配線26a,26b,26c,26dをフォトリソグラフィ技術等により形成し,第2下部配線26a,26b,26c,26dの周囲に第3下部層間絶縁膜28を堆積する。なお,図4(a)に示す例においては,最上段に搭載する半導体モジュール50,60の外部I/O端子ピッチを考慮して,第2上部配線16a,16b,16c,16d及び第2下部配線26a,26b,26c,26dのライン・アンド・スペースのライン幅を50μm,スペース幅を50μmとした。
【0031】
(ホ)次に,図4(b)に示すように,SiO2膜,PSG膜,BPSG膜,Si3N4膜あるいはポリイミド膜等からなるソルダーマスク19,29を第3上部層間絶縁膜18及び第3下部層間絶縁膜28の上に堆積する。続いて,ソルダーマスク19,29上にフォトレジスト膜(図示省略)を塗布し,フォトリソグラフィ技術を用いてフォトレジスト膜をパターニングする。パターニングされたフォトレジスト膜をエッチングマスクとして,ソルダーマスク19,29をエッチングする。この結果,図4(c)に示すように,ソルダーマスク19には,複数の開口部17a,17b,17c,17dが形成される。ソルダーマスク29には,複数の開口部27a,27b,27c,27dが形成される。この時,コア基板1に直接,光半導体モジュール4を搭載するための電極100a,100b,100c,100dも露出される。なお,図4(c)においては,開口部17a,17b,17c,17d,27a,27b,27c,27dの幅を120μmとした。さらに,このときコア基板となるガラスエポキシ基板のミラー5の上部に位置する部分も公知のエッチング技術により開口する。
【0032】
(ヘ)次に,図5(a)に示すように,光半導体モジュール4の半田ボール48a,48b,48c,48dを,電極100a,100b,100c,100dにそれぞれ対向させ,公知のハーフミラーにより位置合わせを行った後,光半導体モジュール4を第2のコア基板1bに搭載する。なお,図示は省略したが,光半導体モジュール4及びコア基板1は350℃程度の窒素雰囲気中に予備加熱され,光半導体モジュール4は,加熱機構を有するコレット等に保持されて位置合わせをされる。次に,半田ボール48a,48b,48c,48dと電極100a,100b,100c,100dとを接触させて30kg/mm2程度の圧力を加え,周辺温度を370℃程度まで上昇させて半田ボール48a,48b,48c,48dを溶融させる。この結果,第2のコア基板1bと光半導体モジュール4とが接続される。続いて,図5(b)に示すように,開口部17a,17bにより露出された第2上部配線16a,16bの上に半田ボール58a,58bを介して半導体モジュール50を搭載する。開口部17c,17dにより露出された第2上部配線16c,16dの上に半田ボール68a,68bを介して半導体モジュール60を搭載する。開口部27a,27bにより露出された第2下部配線26a,26bには,半田ボール78a,78bを介して半導体モジュール70を搭載し,開口部27c,27dにより露出された第2下部配線26c,26dには,半田ボール88a,88bを介して半導体モジュール80を搭載する。以上の工程により,図1に示す半導体装置が完成する。
(第2の実施の形態)
本発明の第2の実施の形態に係る半導体装置は,図6に示すように,コア基板1のコア基板1の上面に配置された上部光配線(第1の光伝送部)2a,2b,2c(光配線2b,2bは図8参照。)と,コア基板1の下面に配置された下部光配線(第2の光伝送部)3aとからなるコア複合層6を備える。図6は,図8のC−C方向からみた断面図に相当するが,図8のD−D方向からみた断面図(図7参照。)から見れば,上部光配線2a,2b,2cが配置されないコア基板1の上には,上部コア基板配線10a,10b,・・・・・,10eが配置されている。また,下部光配線3aが配置されないコア基板1の下には,図7に示すように,下部コア基板配線20a,20b,・・・・・,20gが配置されている。上部光配線2a,2b,2cは,図8に示すように,紙面の左右方向に伸延する配線パターンである。また,下部光配線3aも,上部光配線2a,2b,2cと同様に,紙面の左右方向に伸延する配線パターンである。上部光配線2a,2b,2c及び下部光配線3aの形状は,図6に示すようなトポロジーに限定されず,必要に応じて曲部が設けられていてもよい。また,上部光配線2a,2b,2c及び下部光配線3aは,コア基板1の厚さ方向に多層に形成されていてもよい。これら上部光配線2a,2b,2c及び下部光配線3aは,例えば,フッ素化ポリイミド等からなる。また,上部光配線2a,2b,2c及び下部光配線3aとして,石英等からなる光ファイバー等を配置することもできる。他は,図1に示す半導体装置と同様の構成であるので,説明を省略する。
【0033】
図6に示す半導体装置によれば,光導波路となる上部光配線2a,2b,2c及び下部光配線3aが,コア基板1の両面に配置されるので,熱膨張係数の大きい層間絶縁膜11,14,18,21,24,28及びソルダーマスク19,29による変形の影響を受けにくい。さらに,コア基板1の上面に堆積する層間絶縁膜11,14,18,21,24,28及びソルダーマスク19,29の間,あるいは上部に光導波路を形成する場合に比べて,上部光配線2a,2b,2c及び下部光配線3aを平坦に形成できる。この結果,上部光配線2a,2b,2c及び下部光配線3aと光半導体モジュール4との高精度な光学アライメントが実現でき,配線間の接続信頼性も向上する。また,上部光配線2a,2b,2c及び下部光配線3aは,他の配線やスルーホール7a,7b,・・・・・,7fの配線レイアウトに制約されることなくコア基板1表面上に自由に配置できるので,製造が簡単で高密度実装が可能な半導体装置を提供できる。特に,このコア基板1の表面上に形成することにより,上部光配線2a,2b,2c及び下部光配線3aを複数層に積層する場合においても,半導体装置を構成する電気光配線基板の製造が容易である。さらに,コア基板1と同一の材料からなるモジュール基板41を有する光半導体モジュール4が,コア基板1に直接的に配置されるので,コア基板1とモジュール基板41の熱膨張係数差に起因する半田ボール48a,48b,48c,48dの破壊を容易に防止できる。一方,光接続を行わない半導体モジュール50,60は,配線の微細化が容易な8A,8B,8Cを介してコア基板1に接続されるので,高密度化が実現できる。
【0034】
図6に示す半導体装置の上部光配線2a,2b,2c及び下部光配線3aのコア基板1の全面における膜厚分布を測定した結果,膜厚分布は±1μm以下となった。さらに,コア基板1におけるシングルモード光伝送部102の伝播損失値は,波長1.3μmにおいて0.35μm±0.05dB/cmとなった。一方,上部ビルドアップ配線8A,8B,8C及び第3上部層間絶縁膜18の上面に光伝送部102を配置した場合は膜厚分布が±10μmとなり,シングルモード光伝送部102の伝播損失値は波長1.3μmにおいて0.65μm±0.15dB/cmとなった。この結果,図6に示す半導体装置によれば,平坦且つ均一で伝播損失の低い上部光配線2a,2b,2c及び下部光配線3aが形成可能であり,接続信頼性に優れた半導体装置が実現可能であることが分かる。
【0035】
また,図6に示す半導体装置の実装密度を評価した。本発明と同様の回路構成を有する電気光配線基板において,ソルダーマスク19の上に光導波路を形成した場合の電気光配線基板44mm×144mmとなった。これに対し,図6に示す半導体装置を構成する電気光配線基板の寸法は96mm×96mmとなり小型化が実現できた。この結果から,本発明の第2の実施の形態に係る半導体装置によれば,従来の半導体装置に比べて約1.5倍の実装密度を有する半導体装置が実現できることが確認できた。
【0036】
次に,図9を用いて本発明の第2の実施の形態に係る半導体装置の製造方法を説明する。図9(a)〜(c)は,図8のD−D方向からみた断面であり,図9(d)は,図8のC−C方向からみた断面図である。
【0037】
(イ)まず,図9(a)に示すように,ガラスエポキシ基板等からなるコア基板1を用意する。そして,コア基板1の上面及び下面に銅箔10,20を貼り付け,エッチングにより銅箔10,20を薄くしておく。
【0038】
(ロ)次に,図9(b)に示すように,コア基板1の必要な箇所にドリルでスルーホール7a,7b,・・・・・,7fを形成し,無電解めっき法又は電気めっき法等によりスルーホール7a,7b,・・・・・,7fの内部をめっきする。図9(b)に示す例においては,直径250μmのスルーホール7a,7b,・・・・・,7fを形成した後にめっきを行い,厚さ22μmの銅箔10,20を形成した。続いて,銅箔10,20が形成されたコア基板1の上面及び下面に図示しないフォトレジスト膜を塗布し,フォトリソグラフィ技術を用いてフォトレジスト膜をパターニングする。パターニングされたフォトレジスト膜をエッチングマスクとして,塩化鉄(III)等を用いて図9(c)に示すような上部コア基板配線10a,10b,10c,10d,10e,電極100a,100b,100c,100d,及び下部コア基板配線20a,20b,・・・・・,20gを形成する。上部コア基板配線10a,10b,・・・・・,10e,電極100a,100b,100c,100d,及び下部コア基板配線20a,20b,・・・・・,20gの配線パターンは特に限定されないが,図9(c)に示す例においては,ライン・アンド・スペースのライン幅を100μm,スペース幅を100μm,スルーホールランド径を550μmとして設計した。
【0039】
(ハ)次に,図9(d)に示すように,コア基板1の上面の上部コア基板配線10a,10b,・・・・・,10e及び電極100a,100b,100c,100dに隣接した位置に上部光配線2aをスピンコート法等により形成する。コア基板1の下面の下部コア基板配線20a,20b,・・・・・,20gに隣接した位置には,下部光配線3aをスピンコート法等により形成する。なお,図9(c)に示す工程断面図においては上部光配線2a及び下部光配線3aのみが現れているが,紙面の奥には,他の上部光配線2b,2c及び他の下部光配線が存在する。上部光配線2a,2b,2c及び下部光配線3aの形成方法は特に限定されないが,図9(d)に示す例においては,フッ素化ポリイミド材料をスピンコート法で塗布した後に,RIE法でパターニングして形成した。上部光配線2b,2c及び下部光配線3aは,石英等からなる光ファイバーを配置することもできる。以降の工程は,図3〜図5に示すものと同様であるので,説明を省略する。
【0040】
(その他の実施の形態)
上記のように,本発明は第1乃至第2の実施の形態によって記載したが,この開示の一部をなす論述及び図面はこの発明を限定するものであると理解すべきではない。この開示から当業者には様々な代替実施の形態,実施例及び運用技術が明らかとなろう。
【0041】
例えば,既に述べた第1の実施の形態においては,コア複合層6として,2枚のコア基板(第1及び第2のコア基板1a,1b)の間に光配線2A,2B,2C,を挟み込んで貼り合わる半導体装置の例を示したが,図10に示すように,コア複合層6として内側に光配線2Aが挿入された1枚のコア基板1を用いた半導体装置を形成することもできる。図10に示す場合においては,石英ガラス等からなるクラッド外径が100μmφのシングルモード光ファイバが,光配線2Aとして好適である。この光ファイバの周囲には,コア基板1のガラス繊維が配置される。図10に示す半導体装置においても,コア基板1の反りが小さく,光半導体モジュール4を搭載する領域の凹凸が小さい高密度な基板を容易に実現できる。また,光半導体モジュール4とコア基板1との結合効率が高く,接続信頼性の高い半導体装置を容易に実現できることも確認できた。
【0042】
また,第1及び第2の実施の形態においては,面発光レーザ素子アレイ42と受光素子アレイ43が搭載される領域を除いた第2のコア基板1bと光半導体モジュール5の間,或いはコア基板1と光半導体モジュール4の間に,封止樹脂を配置することも可能である。封止樹脂の材料は特に限定されないが,例えば,ビスフェノール系エポキシとイミダゾール効果触媒,酸無水物硬化剤と球状の石英フィラを重量比で45wt%含有するエポキシ樹脂などを用いることができる。例えばクレゾールノボラックタイプのエポキシ樹脂(ECON-195XL;住友化学社製)100重量部,硬化剤としてのフェノール樹脂54重量部,充填剤としての溶融シリカ100重量部,触媒としてのベンジルジメチルアミン0.5重量部,その他添加剤としてカーボンブラック3重量部,シランカップリング剤3重量部を粉砕,混合,溶融したエポキシ樹脂溶融体などを用いることもできる。
【0043】
さらに,第1及び第2の実施の形態においては,上部ビルドアップ配線8A,8B,8C及び下部ビルドアップ配線9A,9B,9C,9Dの材料,積層数等も適宜変更可能である。このように,本発明はここでは記載していない様々な実施の形態等を含むことは勿論である。したがって,本発明の技術的範囲は上記の説明から妥当な特許請求の範囲に係る発明特定事項によってのみ定められるものである。
【0044】
【発明の効果】
本発明によれば,半導体モジュールまたは光半導体モジュール等との接続信頼性に優れ,高密度実装が可能な電気光配線基板及び半導体装置を提供できる。
【図面の簡単な説明】
【図1】本発明の第1の実施の形態に係る半導体装置の一例であり,図2のA−A方向から見た断面図である。
【図2】本発明の第1の実施の形態に係る半導体装置の光配線とスルーホールの配置関係を表す平面図である。
【図3】本発明の第1の実施の形態に係る半導体装置の製造方法を示す工程断面図(その1)である。
【図4】本発明の第1の実施の形態に係る半導体装置の製造方法を示す工程断面図(その2)である。
【図5】本発明の第1の実施の形態に係る半導体装置の製造方法を示す工程断面図(その3)である。
【図6】本発明の第2の実施の形態に係る半導体装置の一例であり,図8のC−C方向から見た断面図である。
【図7】本発明の第2の実施の形態に係る半導体装置の一例であり,図8のD−D方向から見た断面図である。
【図8】本発明の第2の実施の形態に係る半導体装置の上部光配線とスルーホールの配置関係を表す平面図である。
【図9】本発明の第2の実施の形態に係る半導体装置の製造方法を示す工程断面図である。
【図10】図1及び図6に示す半導体装置の変形例を示す断面図である。
【符号の説明】
1…コア基板
1a…第1のコア基板
1b…第2のコア基板
2A,2B,2C…光配線
2a,2b,2c…上部光配線
3a…下部光配線
4…光半導体モジュール
5…ミラー
7a,7b,・・・・・,7f,・・・・・7r…スルーホール
8A,8B,8C…上部ビルドアップ配線
9A,9B,9C,9D…下部ビルドアップ配線
10,20…銅箔
10a,10b,10c,10d,10e,…上部コア基板配線
11…第1上部層間絶縁膜
12a,12b,12c,12d…ビア
13a,13b,13c…第1上部配線
14…第2上部層間絶縁膜
15a,15b,15c,15d…ビア
16a,16b,16c,16d…第2上部配線
17a,17b,17c,17d…開口部
18…第3上部層間絶縁膜
19…ソルダーマスク
20a,20b,・・・・・,20g…下部コア基板配線
21…第1下部層間絶縁膜
22a,22b,22c…ビア
23a,23b,23c,23d…第1下部配線
24…第2下部層間絶縁膜
25a,25b,25c,25d…ビア
26a,26b,26c,26d…第2下部配線
27a,27b,27c,27d…開口部
28…第3下部層間絶縁膜
29…ソルダーマスク
41…光半導体モジュール基板
42…面発光レーザ素子アレイ
43…受光素子アレイ
44…送信信号制御LSI
45…受信信号制御LSI
46…制御LSI
48a,48b,48c,48d…半田ボール
50,60,70,80…半導体モジュール
58a,58b…半田ボール
68a,68b…半田ボール
78a,78b…半田ボール
88a,88b…半田ボール
100a,100b,100c,100d…電極
102…光伝送部
103…光絶縁部
Claims (7)
- 光半導体モジュールを搭載する電気光配線基板であって,
第1のコア基板と,
前記第1のコア基板の上面に配置された光伝送部と,
前記第1のコア基板の上面に前記光伝送部を挟んで配置された第2のコア基板と,
前記第2のコア基板の上面に配置された上部コア基板配線と,
前記第2のコア基板の上面に配置され,前記光半導体モジュールを搭載する電極と,
前記上部コア基板配線の上に積層された上部ビルドアップ配線と,
前記第1のコア基板の下面に配置された下部コア基板配線と,
前記下部コア基板配線の下に積層された下部ビルドアップ配線
とを備えることを特徴とする電気光配線基板。 - 第1のコア基板と前記第1のコア基板の上面に配置された光伝送部と前記光伝送部の上面に配置された第2のコア基板とを含むコア複合層と,
前記第1及び第2のコア基板と同一の材料からなるモジュール基板を有し,前記第2のコア基板の上面の一部の領域上に形成された電極上に搭載され,前記光伝送部と光接続された光半導体モジュールと,
前記第1のコア基板の下面及び前記第2のコア基板の上面の前記一部の領域以外の領域上に配置されたコア基板配線と,
前記コア基板配線に接続されたビルドアップ配線
とを備えることを特徴とする半導体装置。 - コア基板と前記コア基板の上面に配置された第1の光伝送部と前記コア基板の下面に配置された第2の光伝送部とを含むコア複合層と,
前記コア基板と同一の材料からなるモジュール基板を有し,前記コア基板の上面の一部の領域上に形成された電極上に搭載され,前記第1の光伝送部と光接続された光半導体モジュールと,
前記コア基板の上面の前記一部の領域以外の領域上及び前記コア基板の下面に配置されたコア基板配線と,
前記コア基板配線に接続されたビルドアップ配線
とを備えることを特徴とする半導体装置。 - コア基板と前記コア基板の中に埋め込まれた前記光伝送部とを含むコア複合層と,
前記コア基板と同一の材料からなるモジュール基板を有し,前記コア基板の上面の一部の領域上に形成された電極上に搭載され,前記光伝送部と光接続された光半導体モジュールと,
前記コア基板の下面及び前記コア基板の上面の前記一部の領域以外の領域上に配置されたコア基板配線と,
前記コア基板配線に接続されたビルドアップ配線
とを備えることを特徴とする半導体装置。 - 前記第1及び第2のコア基板は,ガラスエポキシ基板であることを特徴とする請求項2に記載の半導体装置。
- 前記コア基板は,ガラスエポキシ基板であることを特徴とする請求項3又は4に記載の半導体装置。
- 前記ビルドアップ配線に接続された半導体チップ若しくは半導体モジュールを更に備えることを特徴とする請求項2〜6のいずれか1項に記載の半導体装置。
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