JP4112448B2 - 電気光配線基板及び半導体装置 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は，半導体装置に係り，特に基板上に電気配線層と光配線層とを積層した電気光配線基板及び半導体装置に関する。
【０００２】
【従来の技術】
長距離・大容量の光ファイバー伝送システムの急速な普及に伴い，現在，ギガビットからテラビットの光伝送技術の研究開発が行われている。特に，ファイバ・トゥ・ザ・ホーム（ＦＴＴＨ）における光加入者系システムにおいては，光デバイスモジュールを汎用化させるために，モジュールの製造コストを低減させる研究等が試みられている。具体的には，シリコン基板にV形の溝を形成し，光ファイバーとの位置合わせを容易化する方法や，パッシブアライメント法を用いた光半導体素子と光ファイバーの結合技術に関する提案がある（例えば，特許文献１参照。）。
【０００３】
ＬＳＩにおいても高性能化のための研究は数多く行われており，動作速度や集積規模が著しく向上される傾向にある。ＬＳＩの性能向上を行う上での課題は，信号配線における転送速度と実装密度の高密度化にあることが知られている。つまり，トランジスタなどの機能素子の性能向上が行われても，信号配線における信号伝送速度と信号配線の高密度化が行わなければ，モジュール性能の向上の実現は困難である。しかし，電気信号配線には信号伝達のための遅延が存在するため，モジュール性能向上を阻害する要因となっている。さらに，信号転送速度の高速化と信号配線の高密度化を行った場合は，電磁障害（ＥＭＩ）の影響が顕著になるため，その対策も十分に講じる必要がある。
【０００４】
このような電気信号配線に関する問題を解決するものとして，光インターコネクション技術が有力視されている。この光インターコネクション技術は，電子機器間，電子機器内ボード間，あるいはボード内チップ間などの多くの用途に適用可能であると考えられている。例えば，電子機器間における光インターコネクション技術として，コア径が大きく接続の容易なプラスチック光ファイバーを利用した技術，電子機器内における光インターコネクション技術としてフレキシブルな光導波路を利用した技術，あるいはボード内チップ間における光インターコネクション技術として光導波路や光配線を利用した技術が提案されている（例えば，特許文献２及び特許文献３参照。）。
【０００５】
【特許文献１】
特開２００１−８３３４６号公報
【０００６】
【特許文献２】
特開平２００１−１８５７５２号公報
【０００７】
【特許文献３】
特開平２００２−２５８１１７号公報
【０００８】
【発明が解決しようとする課題】
高密度・高速通信技術の次世代技術として有効な光インターコネクション技術では，電気配線層と光配線層が混在する配線基板の高密度実装化や接続信頼性の向上が重要な課題となる。しかし，従来の電気光配線基板は，回路配線基板上に堆積した多層配線層の上側，あるいは多層配線層の間に光導波路を形成したものが一般的であった。このため，光導波路の支持部材となる回路配線基板の厚みが比較的厚い場合は問題とならないが，モバイル電子機器に使用する場合のように，回路配線基板の厚みを薄くする必要がある場合には，光導波路の材料と回路配線基板の材料の熱膨張係数の差により基板が変形する。この結果，回路基板上に形成された光導波路に歪みが生じ，回路基板上に搭載するための光半導体素子と光導波路との光学アライメントが困難になる。また，熱膨張係数のそれぞれ異なる材料からなる光導波路と多層配線基板とが半導体素子の発熱により膨張すると，基板が壊れる問題が発生する。半導体素子の発熱に起因する装置破壊の問題は，半導体素子を搭載する半導体モジュールと回路配線基板との接続部分にも影響を及ぼす。
【０００９】
一方，電気光配線基板に光半導体モジュールを搭載する従来の半導体装置は，回路配線基板の上に堆積された多層配線層の最上段に光半導体モジュールを搭載するものが一般的である。しかし，配線の積層数が増加すると配線層の最上段が大きく変形し，表面に凹凸が生じるため，光半導体モジュールと電気光配線基板とが十分に結合できなくなる場合がある。多層配線間に光導波路を配置した電気光配線基板を用いた場合は，電気信号を伝送する半導体素子を搭載する部分を除いて光導波路を配置する必要があるため，電気配線に比較して微細化の困難な光配線層のレイアウト律速により，電気光配線基板全体の配線密度の向上に限界があった。
【００１０】
本発明は上記した従来技術の欠点を除くためになされたものであって，その目的とするところは，半導体モジュールまたは光半導体モジュール等との接続信頼性に優れ，高密度実装が可能な電気光配線基板及び半導体装置を提供することにある。
【００１１】
【課題を解決するための手段】
上記目的を達成するために，本発明の第１の特徴は、光半導体モジュールを搭載する電気光配線基板であって、第１のコア基板と，第１のコア基板の上面に配置された光伝送部と，第１のコア基板の上面に光伝送部を挟んで配置された第２のコア基板と，第２のコア基板の上面に配置された上部コア基板配線と，第２のコア基板の上面に配置され、光半導体モジュールを搭載する電極と，上部コア基板配線の上に積層された上部ビルドアップ配線と，第１のコア基板の下面に配置された下部コア基板配線と，下部コア基板配線の下に積層された下部ビルドアップ配線とを備える電気光配線基板であることを要旨とする。ここで，第１及び第２の「コア基板」とは，銅箔等で配線を形成した表面にＩＣや抵抗等の電気部品を組み込むための基材を指し，ビルドアップ配線板の中心部に存在する一般的な基板を指す。「光伝送部」は，周囲（クラッド）に比べて屈折率の高い材料で形成された領域であり，クラッドとの境界で全反射して光を伝送する領域を指す。また，上部及び下部「コア基板配線」は，コア基板表面に直接接続された配線を指す。一方，上部及び下部「ビルドアップ配線」は，「コア基板配線」の上に複数層に積層された配線群を指す。
【００１２】
本発明の第２の特徴は，コア基板と光伝送部とを含むコア複合層と，コア基板と同一の材料からなるモジュール基板を有し，コア複合層の一部の領域上においてコア基板上に形成された電極上に搭載され、光伝送部と光接続された光半導体モジュールと，コア複合層の他の領域に配置されたコア基板配線と，コア基板配線に接続されたビルドアップ配線とを備える半導体装置であることを要旨とする。第２の特徴において「コア複合層」は，硬い基材であるコア基板と，屈折率の高い光伝送部（コア）を有する光配線からなる層を指す。なお光配線は，光伝送部の他に，光伝送部に比べて屈折率の低い光絶縁部（クラッド）を有しているが，コア基板をクラッドとして利用できる場合は，光絶縁部は省略可能である。
【００１３】
【発明の実施の形態】
次に，図面を参照して，本発明の第１及び第２の実施の形態を説明する。以下の図面の記載において，同一又は類似の部分には同一又は類似の符号を付している。また，図面は模式的なものであり，厚みと平均寸法の関係，各層の厚みの比率等は現実のものとは異なることに留意すべきである。また，図面相互間においても互いの寸法の関係や比率が異なる部分が含まれていることは勿論である。以下に示す第１及び第２の実施の形態は，この発明の技術的思想を具体化するための装置や方法を例示するものであって，この発明の技術的思想は構成部品の材質，形状，構造，配置等を下記のものに特定するものではない。この発明の技術的思想は，特許請求の範囲において種々の変更を加えることができる。
【００１４】
（第１の実施の形態）
本発明の第１の実施の形態に係る半導体装置は，図１に示すように，第１のコア基板１ａと，第１のコア基板１ａの上面に配置された光配線２Ａ，２Ｂ，２Ｃ（光配線２Ｂ，２Ｃは図２参照。）と，光配線２Ａ，２Ｂ，２Ｃを挟んで第１のコア基板１ａの上に配置された第２のコア基板１ｂからなるコア複合層６を備える。第２のコア基板１ｂの上面には，光半導体モジュール４が搭載されている。光半導体モジュール４が搭載された第１のコア基板１ａ上面の他の領域には，上部コア基板配線１０ａ，１０ｂ，１０ｃ，１０ｄ，１０ｅが配置されている。上部コア基板配線１０ａ，１０ｂ，１０ｄの上には，導電性金属からなる上部ビルドアップ配線８Ａ，８Ｂ，８Ｃが積層され，この上部ビルドアップ配線８Ａ，８Ｂ，８Ｃの周囲の領域を埋めるように，第１上部層間絶縁膜１１，第２上部層間絶縁膜１４，第３上部層間絶縁膜１８，及びソルダーマスク１９が，第１のコア基板１ａの厚さ方向に順次堆積されている。上部ビルドアップ配線８Ａ，８Ｂ，８Ｃの最上段には，半導体モジュール５０，６０が接続される。一方，第１のコア基板１ａの下面には，下部コア基板配線２０ａ，２０ｂ，・・・・・，２０ｇが配置されている。下部コア基板配線２０ａ，２０ｂ，・・・・・，２０ｇの下には，導電性金属からなる下部ビルドアップ配線９Ａ，９Ｂ，９Ｃ，９Ｄが積層され，この下部ビルドアップ配線９Ａ，９Ｂ，９Ｃ，９Ｄの周囲の領域を埋めるように，第１下部層間絶縁膜２１，第２下部層間絶縁膜２４，第３下部層間絶縁膜２８，及びソルダーマスク２９が第２のコア基板１ｂの厚さ方向に順次堆積されている。下部ビルドアップ配線９Ａ，９Ｂ，９Ｃ，９Ｄには，半導体モジュール７０，８０が接続される。
【００１５】
第１及び第２のコア基板１ａ，１ｂは，両面に絶縁層と配線層を順次積み上げるビルドアップ配線板等の中心部に「コア」として配置される基板を意味する（例えば，「ビルドアップ多層プリント配線板技術，ｐｐ．６７−８３，日刊工業新聞社，２０００」参照。）。
【００１６】
図１に示す半導体装置においては，エポキシ樹脂にガラス繊維を編み込んだ厚さ０．３９ｍｍのガラスエポキシ基板が，第１及び第２のコア基板１ａ，１ｂとして採用されている。第１及び第２のコア基板１ａ，１ｂの材料は，エポキシ樹脂にガラス繊維を含有することで，熱膨張係数をエポキシ樹脂より小さくした構成のものであれば，特に限定されない。また，ガラスエポキシ基板の他にシリコン基板，ポリイミド樹脂基板，フェノール樹脂基板，セラミックス基板，又は炭化珪素基板等も使用可能である。これらの第１及び第２のコア基板１ａ,１ｂは，図２に示すように，光配線２Ａ，２Ｂ，２Ｃが配置された領域を避けて配置されたスルーホール７ａ，７ｂ，・・・・・，７ｆ・・・・・，７ｒを有している。
【００１７】
図１は図２のＡ−Ａ方向からみた断面に相当し，図１の断面図においては光配線２Ａのみが現れているが，図２に示すように，光配線２Ａ，２Ｂ，２Ｃは，紙面の左右方向に帯状に伸延する配線パターンである。なお，光配線２Ａ，２Ｂ，２Ｃの形状は，図２に示すようなトポロジーに限定されず，必要に応じて曲部が設けられてもよい。また，光配線２Ａ，２Ｂ，２Ｃが多層に形成されてもよい。これら光配線２Ａ，２Ｂ，２Ｃは，光絶縁部（クラッド部）１０３の中に光伝送部（コア部）１０２が直径５０μｍ程度の円柱形状，又は幅５０μｍ程度の矩形（リッジ形）形状で形成されている。光配線２Ａ，２Ｂ，２Ｃを構成する光伝送部１０２は，ピッチ１５０μｍ程度で形成されている。光絶縁部１０３と光伝送部１０２はＳｉＯ2膜からなり，ＳｉＯ2膜中に含まれる不純物濃度による光の屈折率の相違により分離され，光伝送部１０２の方が光絶縁部１０３よりも屈折率が大きくなるように不純物濃度を調整してある。光絶縁部１０３は，２Ａ，２Ｂ，２Ｃの共通領域として形成してもよく，互いに独立した領域として形成してもよい。入射した光は，光伝送部１０２と光絶縁部１０３の境界で全反射し，光伝送部１０２の中を伝達していくようになっている。なお，光配線２Ａ，２Ｂ，２Ｃには，必要に応じてミラー５が形成されたコンタクトホール（図示省略）により，図示しない他の光伝送部１０２に接続されている。なお，コンタクトホールの材料組成は，光伝送部１０２と同一材料で構成される。
【００１８】
光半導体モジュール４は，図１に示すように，ＬＳＩデバイスの搭載されるモジュール基板４１の下面に高速信号入出力用の面発光レーザ素子アレイ４２と受光素子アレイ４３を搭載したＢＧＡ型のパッケージである。この光半導体モジュール４は，コア基板１の上面に配置された電極１００ａ，１００ｂ，１００ｃ，１００ｄの上に，半田ボール４８ａ，４８ｂ，４８ｃ，４８ｄを介して配置されている。モジュール基板４１の上面には，ＬＳＩデバイスを制御するための送信信号制御ＬＳＩ４４，受信信号制御ＬＳＩ４５，及び制御ＬＳＩ４６等の半導体チップが搭載されている。モジュール基板４１は，第１及び第２のコア基板１ａ，１ｂと同一材料からなり，例えばガラスエポキシ基板が好適である。なお，モジュール基板４１の材料は，第１及び第２のコア基板１ａ，１ｂの有する熱膨張係数に近い値を有するならば，特に限定されない。面発光レーザ素子アレイ４２は，例えば，ノンドープのガリウム砒素（ＧａＡｓ）からなる活性層（活性領域）を，ｎ型ガリウムアルミニウム砒素（ＧａＡｌＡｓ），ｐ型ＧａＡｌＡｓからなる２つのクラッド層で挟み，ｎ型ＧａＡｌＡｓの外面又はｐ型ＧａＡｌＡｓの外面に多層膜からなる反射鏡等を設け，２つの反射鏡間でレーザ発振を起こすことにより，クラッド層及び活性層の積層方向にレーザ光を出力する構造を有するものが好適である。受光素子アレイ４３は，例えば，インジウムリン（n＋-ＩｎＰ）基板上に受光部となるｐｉｎホトダイオードを配置したものが好適である。受光素子アレイ４３の受光部は，メサ部と周辺部とから構成され，これらは基板側から１．５μｍの厚さで，不純物濃度が１０15ｃｍ-3のn-ＩｎＰバッファ層と，１．９μｍの厚さで不純物濃度が１０15ｃｍ-3であるｎ−Ｇａ0.47Ｉｎ0.53Ａｓの光吸収層と，１．０μｍの厚さでｐ＝１０16ｃｍ-3のＩｎＰ層との積層構造となっている。半田ボール４８ａ，４８ｂ，４８ｃ，４８ｄの材料組成は，特に限定されないが，基本的には，鉛（Ｐｂ），錫（Ｓｎ），銀（Ａｇ），アンチモン（Ｓｂ），インジウム（Ｉｎ），ビスマス（Ｂｉ）から選択される金属，又はこれら金属を主成分とする合金であることが好ましい。図１に示す例においては，スズ鉛半田（Ｓｎ／Ｐｂ＝６３／３７）を利用した直径１５０μｍの半田ボール４８ａ，４８ｂ，４８ｃ，４８ｄが形成されている。
【００１９】
上部コア基板配線１０ａ，１０ｂ，１０ｃ，１０ｄ，１０ｅは，例えば銅等からなる配線パターンである。上部ビルドアップ配線８Ａは，上部コア基板配線１０ａに接続されたビア１２ａ，上部コア基板１０ｂに接続されたビア１２ｂ，ビア１２ａ及びビア１２ｂに接続された第１上部配線１３ａ，第１上部配線１３ａにビア１５ａを介して接続された第２上部配線１６ａ，及び第１上部配線１３ａにビア１５ｂを介して接続された第２上部配線１６ｂを有する。上部ビルドアップ配線８Ｂは，上部コア基板配線１０ｃに接続されたビア１２ｃ，ビア１２ｃに接続された第１上部配線１３ｂ，第１上部配線１３ｂにビア１５ｃを介して接続された第２上部配線１６ｃを有する。上部ビルドアップ配線８Ｃは，上部コア基板配線１０ｄに接続されたビア１２ｄ，ビア１２ｄに接続された第１上部配線１３ｃ，第１上部配線１３ｃにビア１５ｄを介して接続された第２上部配線１６ｄを有する。
【００２０】
上部ビルドアップ配線８Ａ，８Ｂ，８Ｃの周囲の領域に順次堆積された第１上部層間絶縁膜１１，第２上部層間絶縁膜１４，第３上部層間絶縁膜１８，ソルダーマスク１９は，感光性エポキシ樹脂膜，ＳｉＯ2膜，ＰＳＧ膜，ＢＰＳＧ膜，Ｓｉ3Ｎ4膜，あるいはポリイミド膜等からなる。ソルダーマスク１９には，電極を配置するための開口部１７ａ，１７ｂ，１７ｃ，１７ｄが設けられている。開口部１７ａ，１７ｂには，上部ビルドアップ配線８Ａの最上段となる第２上部配線１６ａ,１６ｂが露出されており，この第２上部配線１６ａ,１６ｂに半田ボール５８ａ，５８ｂを介して半導体モジュール５０が接続される。開口部１７ｃ，１７ｄには上部ビルドアップ配線８Ｂ，８Ｃの最上段となる第２上部配線１６ｃ，１６ｄが露出されており，この第２上部配線１６ｃ，１６ｄに半田ボール６８ａ，６８ｂを介して半導体モジュール６０が接続される。半導体モジュール５０，６０の具体的な構成は，特に限定されない。
【００２１】
下部コア基板配線２０ａ，２０ｂ，・・・・・，２０ｇは，例えば銅等からなる配線パターンである。下部ビルドアップ配線９Ａは，下部コア基板配線２０ｂにビア２２ａを介して接続された第１下部配線２３ａ，第１下部配線２３ａにビア２５ａを介して接続された第２下部配線２６ａを有する。下部ビルドアップ配線９Ｂは，下部コア基板配線２０ｄにビア２２ｂを介して接続された第１下部配線２３ｂ，第１下部配線２３ｂにビア２５ｂを介して接続された第２下部配線２６ｂを有する。下部ビルドアップ配線９Ｃは，図１からは見えないビアを介して接続された第１下部配線２３ｃ，第１下部配線２３ｃにビア２５ｃを介して接続された第２下部配線２６ｃを有する。下部ビルドアップ配線９Ｄは，下部コア基板配線２０ｆにビア２２ｃを介して接続された第１下部配線２３ｄ，第１下部配線２３ｄにビア２５ｄを介して接続された第２下部配線２６ｄを有する。なお，図１からは見えないが，下部コア基板配線２０ａ，２０ｃ，２０ｅ，２０ｇの上にも，図示しないビアを介して下部ビルドアップ配線が形成されている。
【００２２】
下部ビルドアップ配線９Ａ，９Ｂ，９Ｃの周囲の領域に順次堆積された第１下部層間絶縁膜２１，第２下部層間絶縁膜２４，第３下部層間絶縁膜２８，ソルダーマスク２９は，エポキシ樹脂膜，ＳｉＯ2膜，ＰＳＧ膜，ＢＰＳＧ膜，Ｓｉ3Ｎ4膜，あるいはポリイミド膜等からなる。ソルダーマスク２９には，電極を配置するための開口部２７ａ，２７ｂ，２７ｃ，２７ｄが設けられている。開口部２７ａ，２７ｂには，下部ビルドアップ配線９Ａ，９Ｂの最上段となる第２下部配線２６ａ,２６ｂが露出され，この第２下部配線２６ａ,２６ｂに半田ボール７８ａ，７８ｂを介して半導体モジュール７０が接続される。開口部２７ｃ，２７ｄには下部ビルドアップ配線９Ｃ，９Ｄの最上段となる第２下部配線２６ｃ，２６ｄが露出され，この第２下部配線２６ｃ，２６ｄに半田ボール８８ａ，８８ｂを介して半導体モジュール８０が接続される。半導体モジュール７０，８０の構成は，特に限定されない。
【００２３】
図１に示す半導体装置によれば，光導波路となる光配線２Ａ，２Ｂ，２Ｃが第１のコア基板１ａと第２のコア基板１ｂの間に配置されるので，コア基板１の両面に堆積された層間絶縁膜及びソルダーマスク（第１上部層間絶縁膜１１，第２上部層間絶縁膜１４，ソルダーマスク９，第３上部層間絶縁膜１８，第１下部層間絶縁膜２１，第２下部層間絶縁膜２４，第３下部層間絶縁膜２８，ソルダーマスク２９）の熱膨張による変形の影響を受けにくい。このため，層間絶縁膜及びソルダーマスク１１，１４，１８，１９，２１，２４，２８，２９の間，あるいは上部に光導波路を形成する従来技術に比べて，光配線２Ａ，２Ｂ，２Ｃを平坦且つ均一に配置できる。この結果，光配線２Ａ，２Ｂ，２Ｃと光半導体モジュール４との高精度な光学アライメントが実現でき，配線間の接続信頼性も向上する。また，光配線２Ａ，２Ｂ，２Ｃは，第１及び第２のコア基板１ａ，１ｂの表面に自由に配置できるので，層間絶縁膜の上に光導波路を配置する場合と比べて電気信号配線のレイアウトに制約されない。このため，高密度実装が可能な半導体装置が提供できる。さらに，第１及び第２のコア基板１ａ，１ｂと同一の材料からなるモジュール基板４１を有する光半導体モジュール４が，第１及び第２のコア基板１ａ，１ｂに直接的に配置されるので，第１及び第２のコア基板１ａ，１ｂとモジュール基板４１の熱膨張係数差に起因する半田ボール４８ａ，４８ｂ，４８ｃ，４８ｄの破壊を容易に防止できる。一方，光接続を行わない半導体モジュール５０，６０，７０，８０は，配線の微細化が容易な上部ビルドアップ配線８Ａ，８Ｂ，８Ｃ及び下部ビルドアップ配線９Ａ，９Ｂ，９Ｃ，９Ｄを介して第１及び第２のコア基板１ａ，１ｂに接続されるので，高密度化が実現できる。
【００２４】
図１に示す半導体装置の実装密度を評価した。本発明の第１の実施の形態と同様の電気光配線基板の構成を有する半導体装置において，ソルダーマスク１９の上に光導波路を形成した場合の基板寸法は１４４ｍｍ×１４４ｍｍとなった。これに対し，図１に示す半導体装置を構成する電気光配線基板の寸法は９６ｍｍ×９６ｍｍとなり，小型化が実現できた。言い換えれば，本発明の第１の実施の形態に係る半導体装置によれば，従来の半導体装置に比べて約１．５倍の実装密度を有する半導体装置が実現できた。この結果から，従来技術の半導体装置は，光導波路を構成する光伝送部１０２層の配線レイアウトが律速になり実装密度の向上が図れなかったが，図１に示す半導体装置においては，基板配線実装密度に影響を与えないコア基板表面に光伝送部１０２層が配置できたことから，高密度実装が可能となることが確認された。
【００２５】
さらに，図１に示す半導体装置の光半導体モジュール４と光配線２Ａの光入出力部分における光結合効率を評価した。ソルダーマスク１９の上に光導波路を形成した場合の光入出力部分における光結合損失は約１．０ｄＢ程度であったのに比較して，図１に示す半導体装置の光入出力部分における光結合損失は約０．２ｄＢ程度であり，光結合損失を低く抑えることができることが確認された。さらに，図１に示す半導体装置の信頼性評価を行った。信頼性試験評価は，光半導体モジュール４に搭載される合計１２８個の半田ボール４８ａ，４８ｂ，４８ｃ，４８ｄにおいて，１箇所でも接続がオープンになった場合を「不良」と評価した。サンプル数は１０００個とし，温度サイクル条件は（−５５℃（３０ｍｉｎ）〜２５℃（５ｍｉｎ）〜１２５℃（３０ｍｉｎ）〜２５℃（５ｍｉｎ））で行った。ソルダーマスク１９の上に光導波路を形成した場合は，１０００サイクルで接続不良が発生し，２０００サイクルで接続不良が１００％になった。一方，図１に示す半導体装置においては，３５００サイクルまで接続不良は発生しなかった。この結果から，図１に示す半導体装置によれば，光半導体モジュール４の実装接続信頼性が極めて向上することが確認された。
【００２６】
次に，図３〜図５を用いて本発明の第１の実施の形態に係る半導体装置の製造方法を説明する。図３（ｃ）は，図２のＢ−Ｂ方向から見た断面図であるが，図３（ａ），（ｂ），（ｄ）〜（ｆ）及び図４〜図６は，図２のＡ−Ａ方向から見た断面図である。以下に述べる半導体装置の製造方法は一例であり，この変形例を含めて，これ以外の種々の製造方法により実現可能であることは勿論である。
【００２７】
（イ）まず，ガラスエポキシ基板等からなる第１のコア基板１ａを用意する。次に，光導波路となる光配線２Ａ，２Ｂ，２Ｃを形成する。図３に示す断面図には光配線２Ａのみが現れているが，断面の奥には他の光配線２Ｂ，２Ｃが存在する。光配線２Ａ，２Ｂ，２Ｃは，石英からなるガラス基板上に厚さ数十μｍの光伝送部となるＳｉＯ2膜を堆積し，光伝送部となる領域に選択的に不純物を添加した後，このＳｉＯ2膜をガラス基板から剥離することによりシート状にしたものである。そして，この光配線２Ａ，２Ｂ，２Ｃを，図３（ａ）に示すように，第１のコア基板１ａの上面に配置する。続いて光配線２Ａ，２Ｂ，２Ｃの必要な箇所にエッチング等によりミラー５を形成する。その後，図３（ｂ）に示すように，プリプレグにより第１のコア基板１ａと第２のコア基板１ｂとで挟み込んで接着する。次に，第１のコア基板１ａの下面と第２のコア基板１ｂの上面に銅箔１０，２０を貼り付け，エッチングにより銅箔１０，２０を薄くしておく。コア基板となるガラスエポキシ基板は，エポキシ樹脂にガラス繊維を配置することで，熱膨張係数をエポキシ樹脂より小さくした構成のものであれば特に限定されない。
【００２８】
（ロ）次に，図３（ｃ）に示すように，コア基板１の必要な箇所にドリルでスルーホール７ａ，７ｂ，・・・・・，７ｆを形成し，無電解めっき法又は電気めっき法等によりスルーホール７ａ，７ｂ，・・・・・，７ｆの内部をメッキする。図３（ｃ）に示す例においては，直径２５０μｍのスルーホール７ａ，７ｂ，・・・・・，７ｆを形成した後にめっきを行い，厚さ２２μｍの銅箔１０，２０を形成した。続いて，銅箔１０，２０が形成されたコア基板１の上面及び下面に図示しないフォトレジスト膜を塗布し，フォトリソグラフィ技術を用いてフォトレジスト膜をパターニングする。パターニングされたフォトレジスト膜をエッチングマスクとして，塩化鉄（III）等を用いて，第２のコア基板１ｂの上に，図３（ｄ）に示すような上部コア基板配線１０ａ，１０ｂ，・・・・・，１０ｅ，電極１００ａ，１００ｂ，１００ｃ，１００ｄを形成する。同様に，第１のコア基板１ａの上には，下部コア基板配線２０ａ，２０ｂ，・・・・・，２０ｇを形成する。上部コア基板配線１０ａ，１０ｂ，・・・・・，１０ｅ，電極１００ａ，１００ｂ，１００ｃ，１００ｄ，及び下部コア基板配線２０ａ，・・・・・，２０ｇの配線パターンは特に限定されないが，図３（ｄ）に示す例においては，ライン・アンド・スペースのライン幅を１００μｍ，スペース幅を１００μｍ，スルーホールランド径を５５０μｍとして設計した。
【００２９】
（ハ）次に，図３（ｅ）に示すように，上部コア基板配線１０ａ，１０ｂ，・・・・・，１０ｅ，電極１００ａ，１００ｂ，１００ｃ，１００ｄの上面全面に，感光性エポキシ樹脂等からなる第１上部層間絶縁膜１１を堆積する。下部コア基板配線２０ａ，２０ｂ，・・・・・，２０ｇの上面全面には，感光性エポキシ樹脂等からなる第１下部層間絶縁膜２１を堆積する。続いて図３（ｆ）に示すように，第１上部層間絶縁膜１１及び第１下部層間絶縁膜２１を露光・現像した後，金属充填することにより，選択的にビア１２ａ，１２ｂ，１２ｃ，１２ｄ，２２ａ，２２ｂ，２２ｃを形成する。さらに，銅等からなる金属層を堆積し，その金属層エッチングすることにより第１上部配線１３ａ，１３ｂ，１３ｃ，第１下部配線２２ａ，２２ｂ，２２ｃ，２２ｄを形成する。図３（ｅ）に示す例においては，第１上部配線１３ａ，１３ｂ，１３ｃ，第１下部配線２２ａ，２２ｂ，２２ｃ，２２ｄの配線パターンを厚さ１８μｍ，ライン・アンド・スペースのライン幅を７５μｍ，スペース幅を７５μｍとした。
【００３０】
（ニ）次に，図４（ａ）に示すように，第１上部接続配線１３ａ，１３ｂ，１３ｃ及び第１上部層間絶縁膜１１の上面全面に感光性エポキシ樹脂等からなる第２上部層間絶縁膜１４を堆積し，第２上部層間絶縁膜１４を露光・現像した後に，金属充填することにより，ビア１５ａ，１５ｂ，１５ｃ，１５ｄを選択的に形成する。続いて，ビア１５ａ，１５ｂ，１５ｃ，１５ｄの上面に第２上面配線１６ａ，１６ｂ，１６ｃ，１６ｄを形成し，第２上面配線１６ａ，１６ｂ，１６ｃ，１６ｄの周囲に第３上部層間絶縁膜１８を堆積する。第１下部層間絶縁膜２１及び第１下部配線２３ａ，２３ｂ，２３ｃの上には，感光性エポキシ樹脂等からなる第２下部層間絶縁膜２４を堆積し，第２下部層間絶縁膜２４を露光・現像した後に，金属充填することにより，ビア２５ａ，２５ｂ，２５ｃ，２５ｄを形成する。続いて，ビア２５ａ，２５ｂ，２５ｃ，２５ｄの上に第２下部配線２６ａ，２６ｂ，２６ｃ，２６ｄをフォトリソグラフィ技術等により形成し，第２下部配線２６ａ，２６ｂ，２６ｃ，２６ｄの周囲に第３下部層間絶縁膜２８を堆積する。なお，図４（ａ）に示す例においては，最上段に搭載する半導体モジュール５０，６０の外部Ｉ／Ｏ端子ピッチを考慮して，第２上部配線１６ａ，１６ｂ，１６ｃ，１６ｄ及び第２下部配線２６ａ，２６ｂ，２６ｃ，２６ｄのライン・アンド・スペースのライン幅を５０μｍ，スペース幅を５０μｍとした。
【００３１】
（ホ）次に，図４（ｂ）に示すように，ＳｉＯ2膜，ＰＳＧ膜，ＢＰＳＧ膜，Ｓｉ3Ｎ4膜あるいはポリイミド膜等からなるソルダーマスク１９，２９を第３上部層間絶縁膜１８及び第３下部層間絶縁膜２８の上に堆積する。続いて，ソルダーマスク１９，２９上にフォトレジスト膜（図示省略）を塗布し，フォトリソグラフィ技術を用いてフォトレジスト膜をパターニングする。パターニングされたフォトレジスト膜をエッチングマスクとして，ソルダーマスク１９，２９をエッチングする。この結果，図４（ｃ）に示すように，ソルダーマスク１９には，複数の開口部１７ａ，１７ｂ，１７ｃ，１７ｄが形成される。ソルダーマスク２９には，複数の開口部２７ａ，２７ｂ，２７ｃ，２７ｄが形成される。この時，コア基板１に直接，光半導体モジュール４を搭載するための電極１００ａ，１００ｂ，１００ｃ，１００ｄも露出される。なお，図４（ｃ）においては，開口部１７ａ，１７ｂ，１７ｃ，１７ｄ，２７ａ，２７ｂ，２７ｃ，２７ｄの幅を１２０μｍとした。さらに，このときコア基板となるガラスエポキシ基板のミラー５の上部に位置する部分も公知のエッチング技術により開口する。
【００３２】
（ヘ）次に，図５（ａ）に示すように，光半導体モジュール４の半田ボール４８ａ，４８ｂ，４８ｃ，４８ｄを，電極１００ａ，１００ｂ，１００ｃ，１００ｄにそれぞれ対向させ，公知のハーフミラーにより位置合わせを行った後，光半導体モジュール４を第２のコア基板１ｂに搭載する。なお，図示は省略したが，光半導体モジュール４及びコア基板１は３５０℃程度の窒素雰囲気中に予備加熱され，光半導体モジュール４は，加熱機構を有するコレット等に保持されて位置合わせをされる。次に，半田ボール４８ａ，４８ｂ，４８ｃ，４８ｄと電極１００ａ，１００ｂ，１００ｃ，１００ｄとを接触させて３０ｋｇ／ｍｍ2程度の圧力を加え，周辺温度を３７０℃程度まで上昇させて半田ボール４８ａ，４８ｂ，４８ｃ，４８ｄを溶融させる。この結果，第２のコア基板１ｂと光半導体モジュール４とが接続される。続いて，図５（ｂ）に示すように，開口部１７ａ，１７ｂにより露出された第２上部配線１６ａ,１６ｂの上に半田ボール５８ａ，５８ｂを介して半導体モジュール５０を搭載する。開口部１７ｃ，１７ｄにより露出された第２上部配線１６ｃ，１６ｄの上に半田ボール６８ａ，６８ｂを介して半導体モジュール６０を搭載する。開口部２７ａ，２７ｂにより露出された第２下部配線２６ａ，２６ｂには，半田ボール７８ａ，７８ｂを介して半導体モジュール７０を搭載し，開口部２７ｃ，２７ｄにより露出された第２下部配線２６ｃ，２６ｄには，半田ボール８８ａ，８８ｂを介して半導体モジュール８０を搭載する。以上の工程により，図１に示す半導体装置が完成する。
（第２の実施の形態）
本発明の第２の実施の形態に係る半導体装置は，図６に示すように，コア基板１のコア基板１の上面に配置された上部光配線（第１の光伝送部）２ａ，２ｂ，２ｃ（光配線２ｂ，２ｂは図８参照。）と，コア基板１の下面に配置された下部光配線（第２の光伝送部）３ａとからなるコア複合層６を備える。図６は，図８のＣ−Ｃ方向からみた断面図に相当するが，図８のＤ−Ｄ方向からみた断面図（図７参照。）から見れば，上部光配線２ａ，２ｂ，２ｃが配置されないコア基板１の上には，上部コア基板配線１０ａ，１０ｂ，・・・・・，１０ｅが配置されている。また，下部光配線３ａが配置されないコア基板１の下には，図７に示すように，下部コア基板配線２０ａ，２０ｂ，・・・・・，２０ｇが配置されている。上部光配線２ａ，２ｂ，２ｃは，図８に示すように，紙面の左右方向に伸延する配線パターンである。また，下部光配線３ａも，上部光配線２ａ，２ｂ，２ｃと同様に，紙面の左右方向に伸延する配線パターンである。上部光配線２ａ，２ｂ，２ｃ及び下部光配線３ａの形状は，図６に示すようなトポロジーに限定されず，必要に応じて曲部が設けられていてもよい。また，上部光配線２ａ，２ｂ，２ｃ及び下部光配線３ａは，コア基板１の厚さ方向に多層に形成されていてもよい。これら上部光配線２ａ，２ｂ，２ｃ及び下部光配線３ａは，例えば，フッ素化ポリイミド等からなる。また，上部光配線２ａ，２ｂ，２ｃ及び下部光配線３ａとして，石英等からなる光ファイバー等を配置することもできる。他は，図１に示す半導体装置と同様の構成であるので，説明を省略する。
【００３３】
図６に示す半導体装置によれば，光導波路となる上部光配線２ａ，２ｂ，２ｃ及び下部光配線３ａが，コア基板１の両面に配置されるので，熱膨張係数の大きい層間絶縁膜１１，１４，１８，２１，２４，２８及びソルダーマスク１９，２９による変形の影響を受けにくい。さらに，コア基板１の上面に堆積する層間絶縁膜１１，１４，１８，２１，２４，２８及びソルダーマスク１９，２９の間，あるいは上部に光導波路を形成する場合に比べて，上部光配線２ａ，２ｂ，２ｃ及び下部光配線３ａを平坦に形成できる。この結果，上部光配線２ａ，２ｂ，２ｃ及び下部光配線３ａと光半導体モジュール４との高精度な光学アライメントが実現でき，配線間の接続信頼性も向上する。また，上部光配線２ａ，２ｂ，２ｃ及び下部光配線３ａは，他の配線やスルーホール７ａ，７ｂ，・・・・・，７ｆの配線レイアウトに制約されることなくコア基板１表面上に自由に配置できるので，製造が簡単で高密度実装が可能な半導体装置を提供できる。特に，このコア基板１の表面上に形成することにより，上部光配線２ａ，２ｂ，２ｃ及び下部光配線３ａを複数層に積層する場合においても，半導体装置を構成する電気光配線基板の製造が容易である。さらに，コア基板１と同一の材料からなるモジュール基板４１を有する光半導体モジュール４が，コア基板１に直接的に配置されるので，コア基板１とモジュール基板４１の熱膨張係数差に起因する半田ボール４８ａ，４８ｂ，４８ｃ，４８ｄの破壊を容易に防止できる。一方，光接続を行わない半導体モジュール５０，６０は，配線の微細化が容易な８Ａ，８Ｂ，８Ｃを介してコア基板１に接続されるので，高密度化が実現できる。
【００３４】
図６に示す半導体装置の上部光配線２ａ，２ｂ，２ｃ及び下部光配線３ａのコア基板１の全面における膜厚分布を測定した結果，膜厚分布は±１μｍ以下となった。さらに，コア基板１におけるシングルモード光伝送部１０２の伝播損失値は，波長１．３μｍにおいて０．３５μｍ±０．０５ｄＢ／ｃｍとなった。一方，上部ビルドアップ配線８Ａ，８Ｂ，８Ｃ及び第３上部層間絶縁膜１８の上面に光伝送部１０２を配置した場合は膜厚分布が±１０μｍとなり，シングルモード光伝送部１０２の伝播損失値は波長１．３μｍにおいて０．６５μｍ±０．１５ｄＢ／ｃｍとなった。この結果，図６に示す半導体装置によれば，平坦且つ均一で伝播損失の低い上部光配線２ａ，２ｂ，２ｃ及び下部光配線３ａが形成可能であり，接続信頼性に優れた半導体装置が実現可能であることが分かる。
【００３５】
また，図６に示す半導体装置の実装密度を評価した。本発明と同様の回路構成を有する電気光配線基板において，ソルダーマスク１９の上に光導波路を形成した場合の電気光配線基板４４ｍｍ×１４４ｍｍとなった。これに対し，図６に示す半導体装置を構成する電気光配線基板の寸法は９６ｍｍ×９６ｍｍとなり小型化が実現できた。この結果から，本発明の第２の実施の形態に係る半導体装置によれば，従来の半導体装置に比べて約１．５倍の実装密度を有する半導体装置が実現できることが確認できた。
【００３６】
次に，図９を用いて本発明の第２の実施の形態に係る半導体装置の製造方法を説明する。図９（ａ）〜（ｃ）は，図８のＤ−Ｄ方向からみた断面であり，図９（ｄ）は，図８のＣ−Ｃ方向からみた断面図である。
【００３７】
（イ）まず，図９（ａ）に示すように，ガラスエポキシ基板等からなるコア基板１を用意する。そして，コア基板１の上面及び下面に銅箔１０，２０を貼り付け，エッチングにより銅箔１０，２０を薄くしておく。
【００３８】
（ロ）次に，図９（ｂ）に示すように，コア基板１の必要な箇所にドリルでスルーホール７ａ，７ｂ，・・・・・，７ｆを形成し，無電解めっき法又は電気めっき法等によりスルーホール７ａ，７ｂ，・・・・・，７ｆの内部をめっきする。図９（ｂ）に示す例においては，直径２５０μｍのスルーホール７ａ，７ｂ，・・・・・，７ｆを形成した後にめっきを行い，厚さ２２μｍの銅箔１０，２０を形成した。続いて，銅箔１０，２０が形成されたコア基板１の上面及び下面に図示しないフォトレジスト膜を塗布し，フォトリソグラフィ技術を用いてフォトレジスト膜をパターニングする。パターニングされたフォトレジスト膜をエッチングマスクとして，塩化鉄（III）等を用いて図９（ｃ）に示すような上部コア基板配線１０ａ，１０ｂ，１０ｃ，１０ｄ，１０ｅ，電極１００ａ，１００ｂ，１００ｃ，１００ｄ，及び下部コア基板配線２０ａ，２０ｂ，・・・・・，２０ｇを形成する。上部コア基板配線１０ａ，１０ｂ，・・・・・，１０ｅ，電極１００ａ，１００ｂ，１００ｃ，１００ｄ，及び下部コア基板配線２０ａ，２０ｂ，・・・・・，２０ｇの配線パターンは特に限定されないが，図９（ｃ）に示す例においては，ライン・アンド・スペースのライン幅を１００μｍ，スペース幅を１００μｍ，スルーホールランド径を５５０μｍとして設計した。
【００３９】
（ハ）次に，図９（ｄ）に示すように，コア基板１の上面の上部コア基板配線１０ａ，１０ｂ，・・・・・，１０ｅ及び電極１００ａ，１００ｂ，１００ｃ，１００ｄに隣接した位置に上部光配線２ａをスピンコート法等により形成する。コア基板１の下面の下部コア基板配線２０ａ，２０ｂ，・・・・・，２０ｇに隣接した位置には，下部光配線３ａをスピンコート法等により形成する。なお，図９（ｃ）に示す工程断面図においては上部光配線２ａ及び下部光配線３ａのみが現れているが，紙面の奥には，他の上部光配線２ｂ，２ｃ及び他の下部光配線が存在する。上部光配線２ａ，２ｂ，２ｃ及び下部光配線３ａの形成方法は特に限定されないが，図９（ｄ）に示す例においては，フッ素化ポリイミド材料をスピンコート法で塗布した後に，ＲＩＥ法でパターニングして形成した。上部光配線２ｂ，２ｃ及び下部光配線３ａは，石英等からなる光ファイバーを配置することもできる。以降の工程は，図３〜図５に示すものと同様であるので，説明を省略する。
【００４０】
（その他の実施の形態）
上記のように，本発明は第１乃至第２の実施の形態によって記載したが，この開示の一部をなす論述及び図面はこの発明を限定するものであると理解すべきではない。この開示から当業者には様々な代替実施の形態，実施例及び運用技術が明らかとなろう。
【００４１】
例えば，既に述べた第１の実施の形態においては，コア複合層６として，２枚のコア基板（第１及び第２のコア基板１ａ，１ｂ）の間に光配線２Ａ，２Ｂ，２Ｃ，を挟み込んで貼り合わる半導体装置の例を示したが，図１０に示すように，コア複合層６として内側に光配線２Ａが挿入された１枚のコア基板１を用いた半導体装置を形成することもできる。図１０に示す場合においては，石英ガラス等からなるクラッド外径が１００μｍφのシングルモード光ファイバが，光配線２Ａとして好適である。この光ファイバの周囲には，コア基板１のガラス繊維が配置される。図１０に示す半導体装置においても，コア基板１の反りが小さく，光半導体モジュール４を搭載する領域の凹凸が小さい高密度な基板を容易に実現できる。また，光半導体モジュール４とコア基板１との結合効率が高く，接続信頼性の高い半導体装置を容易に実現できることも確認できた。
【００４２】
また，第１及び第２の実施の形態においては，面発光レーザ素子アレイ４２と受光素子アレイ４３が搭載される領域を除いた第２のコア基板１ｂと光半導体モジュール５の間，或いはコア基板１と光半導体モジュール４の間に，封止樹脂を配置することも可能である。封止樹脂の材料は特に限定されないが，例えば，ビスフェノール系エポキシとイミダゾール効果触媒，酸無水物硬化剤と球状の石英フィラを重量比で45wt%含有するエポキシ樹脂などを用いることができる。例えばクレゾールノボラックタイプのエポキシ樹脂（ECON-195XL；住友化学社製）100重量部，硬化剤としてのフェノール樹脂54重量部，充填剤としての溶融シリカ100重量部，触媒としてのベンジルジメチルアミン0.5重量部，その他添加剤としてカーボンブラック3重量部，シランカップリング剤3重量部を粉砕，混合，溶融したエポキシ樹脂溶融体などを用いることもできる。
【００４３】
さらに，第１及び第２の実施の形態においては，上部ビルドアップ配線８Ａ，８Ｂ，８Ｃ及び下部ビルドアップ配線９Ａ，９Ｂ，９Ｃ，９Ｄの材料，積層数等も適宜変更可能である。このように，本発明はここでは記載していない様々な実施の形態等を含むことは勿論である。したがって，本発明の技術的範囲は上記の説明から妥当な特許請求の範囲に係る発明特定事項によってのみ定められるものである。
【００４４】
【発明の効果】
本発明によれば，半導体モジュールまたは光半導体モジュール等との接続信頼性に優れ，高密度実装が可能な電気光配線基板及び半導体装置を提供できる。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態に係る半導体装置の一例であり，図２のＡ−Ａ方向から見た断面図である。
【図２】本発明の第１の実施の形態に係る半導体装置の光配線とスルーホールの配置関係を表す平面図である。
【図３】本発明の第１の実施の形態に係る半導体装置の製造方法を示す工程断面図（その１）である。
【図４】本発明の第１の実施の形態に係る半導体装置の製造方法を示す工程断面図（その２）である。
【図５】本発明の第１の実施の形態に係る半導体装置の製造方法を示す工程断面図（その３）である。
【図６】本発明の第２の実施の形態に係る半導体装置の一例であり，図８のＣ−Ｃ方向から見た断面図である。
【図７】本発明の第２の実施の形態に係る半導体装置の一例であり，図８のＤ−Ｄ方向から見た断面図である。
【図８】本発明の第２の実施の形態に係る半導体装置の上部光配線とスルーホールの配置関係を表す平面図である。
【図９】本発明の第２の実施の形態に係る半導体装置の製造方法を示す工程断面図である。
【図１０】図１及び図６に示す半導体装置の変形例を示す断面図である。
【符号の説明】
１…コア基板
１ａ…第１のコア基板
１ｂ…第２のコア基板
２Ａ，２Ｂ，２Ｃ…光配線
２ａ，２ｂ，２ｃ…上部光配線
３ａ…下部光配線
４…光半導体モジュール
５…ミラー
７ａ，７ｂ，・・・・・，７ｆ，・・・・・７ｒ…スルーホール
８Ａ，８Ｂ，８Ｃ…上部ビルドアップ配線
９Ａ，９Ｂ，９Ｃ，９Ｄ…下部ビルドアップ配線
１０，２０…銅箔
１０ａ，１０ｂ，１０ｃ，１０ｄ，１０ｅ，…上部コア基板配線
１１…第１上部層間絶縁膜
１２ａ，１２ｂ，１２ｃ，１２ｄ…ビア
１３ａ，１３ｂ，１３ｃ…第１上部配線
１４…第２上部層間絶縁膜
１５ａ，１５ｂ，１５ｃ，１５ｄ…ビア
１６ａ，１６ｂ，１６ｃ，１６ｄ…第２上部配線
１７ａ，１７ｂ，１７ｃ，１７ｄ…開口部
１８…第３上部層間絶縁膜
１９…ソルダーマスク
２０ａ，２０ｂ，・・・・・，２０ｇ…下部コア基板配線
２１…第１下部層間絶縁膜
２２ａ，２２ｂ，２２ｃ…ビア
２３ａ，２３ｂ，２３ｃ，２３ｄ…第１下部配線
２４…第２下部層間絶縁膜
２５ａ，２５ｂ，２５ｃ，２５ｄ…ビア
２６ａ，２６ｂ，２６ｃ，２６ｄ…第２下部配線
２７ａ，２７ｂ，２７ｃ，２７ｄ…開口部
２８…第３下部層間絶縁膜
２９…ソルダーマスク
４１…光半導体モジュール基板
４２…面発光レーザ素子アレイ
４３…受光素子アレイ
４４…送信信号制御ＬＳＩ
４５…受信信号制御ＬＳＩ
４６…制御ＬＳＩ
４８ａ，４８ｂ，４８ｃ，４８ｄ…半田ボール
５０，６０，７０，８０…半導体モジュール
５８ａ，５８ｂ…半田ボール
６８ａ，６８ｂ…半田ボール
７８ａ，７８ｂ…半田ボール
８８ａ，８８ｂ…半田ボール
１００ａ，１００ｂ，１００ｃ，１００ｄ…電極
１０２…光伝送部
１０３…光絶縁部
【発明の属する技術分野】
本発明は，半導体装置に係り，特に基板上に電気配線層と光配線層とを積層した電気光配線基板及び半導体装置に関する。
【０００２】
【従来の技術】
長距離・大容量の光ファイバー伝送システムの急速な普及に伴い，現在，ギガビットからテラビットの光伝送技術の研究開発が行われている。特に，ファイバ・トゥ・ザ・ホーム（ＦＴＴＨ）における光加入者系システムにおいては，光デバイスモジュールを汎用化させるために，モジュールの製造コストを低減させる研究等が試みられている。具体的には，シリコン基板にV形の溝を形成し，光ファイバーとの位置合わせを容易化する方法や，パッシブアライメント法を用いた光半導体素子と光ファイバーの結合技術に関する提案がある（例えば，特許文献１参照。）。
【０００３】
ＬＳＩにおいても高性能化のための研究は数多く行われており，動作速度や集積規模が著しく向上される傾向にある。ＬＳＩの性能向上を行う上での課題は，信号配線における転送速度と実装密度の高密度化にあることが知られている。つまり，トランジスタなどの機能素子の性能向上が行われても，信号配線における信号伝送速度と信号配線の高密度化が行わなければ，モジュール性能の向上の実現は困難である。しかし，電気信号配線には信号伝達のための遅延が存在するため，モジュール性能向上を阻害する要因となっている。さらに，信号転送速度の高速化と信号配線の高密度化を行った場合は，電磁障害（ＥＭＩ）の影響が顕著になるため，その対策も十分に講じる必要がある。
【０００４】
このような電気信号配線に関する問題を解決するものとして，光インターコネクション技術が有力視されている。この光インターコネクション技術は，電子機器間，電子機器内ボード間，あるいはボード内チップ間などの多くの用途に適用可能であると考えられている。例えば，電子機器間における光インターコネクション技術として，コア径が大きく接続の容易なプラスチック光ファイバーを利用した技術，電子機器内における光インターコネクション技術としてフレキシブルな光導波路を利用した技術，あるいはボード内チップ間における光インターコネクション技術として光導波路や光配線を利用した技術が提案されている（例えば，特許文献２及び特許文献３参照。）。
【０００５】
【特許文献１】
特開２００１−８３３４６号公報
【０００６】
【特許文献２】
特開平２００１−１８５７５２号公報
【０００７】
【特許文献３】
特開平２００２−２５８１１７号公報
【０００８】
【発明が解決しようとする課題】
高密度・高速通信技術の次世代技術として有効な光インターコネクション技術では，電気配線層と光配線層が混在する配線基板の高密度実装化や接続信頼性の向上が重要な課題となる。しかし，従来の電気光配線基板は，回路配線基板上に堆積した多層配線層の上側，あるいは多層配線層の間に光導波路を形成したものが一般的であった。このため，光導波路の支持部材となる回路配線基板の厚みが比較的厚い場合は問題とならないが，モバイル電子機器に使用する場合のように，回路配線基板の厚みを薄くする必要がある場合には，光導波路の材料と回路配線基板の材料の熱膨張係数の差により基板が変形する。この結果，回路基板上に形成された光導波路に歪みが生じ，回路基板上に搭載するための光半導体素子と光導波路との光学アライメントが困難になる。また，熱膨張係数のそれぞれ異なる材料からなる光導波路と多層配線基板とが半導体素子の発熱により膨張すると，基板が壊れる問題が発生する。半導体素子の発熱に起因する装置破壊の問題は，半導体素子を搭載する半導体モジュールと回路配線基板との接続部分にも影響を及ぼす。
【０００９】
一方，電気光配線基板に光半導体モジュールを搭載する従来の半導体装置は，回路配線基板の上に堆積された多層配線層の最上段に光半導体モジュールを搭載するものが一般的である。しかし，配線の積層数が増加すると配線層の最上段が大きく変形し，表面に凹凸が生じるため，光半導体モジュールと電気光配線基板とが十分に結合できなくなる場合がある。多層配線間に光導波路を配置した電気光配線基板を用いた場合は，電気信号を伝送する半導体素子を搭載する部分を除いて光導波路を配置する必要があるため，電気配線に比較して微細化の困難な光配線層のレイアウト律速により，電気光配線基板全体の配線密度の向上に限界があった。
【００１０】
本発明は上記した従来技術の欠点を除くためになされたものであって，その目的とするところは，半導体モジュールまたは光半導体モジュール等との接続信頼性に優れ，高密度実装が可能な電気光配線基板及び半導体装置を提供することにある。
【００１１】
【課題を解決するための手段】
上記目的を達成するために，本発明の第１の特徴は、光半導体モジュールを搭載する電気光配線基板であって、第１のコア基板と，第１のコア基板の上面に配置された光伝送部と，第１のコア基板の上面に光伝送部を挟んで配置された第２のコア基板と，第２のコア基板の上面に配置された上部コア基板配線と，第２のコア基板の上面に配置され、光半導体モジュールを搭載する電極と，上部コア基板配線の上に積層された上部ビルドアップ配線と，第１のコア基板の下面に配置された下部コア基板配線と，下部コア基板配線の下に積層された下部ビルドアップ配線とを備える電気光配線基板であることを要旨とする。ここで，第１及び第２の「コア基板」とは，銅箔等で配線を形成した表面にＩＣや抵抗等の電気部品を組み込むための基材を指し，ビルドアップ配線板の中心部に存在する一般的な基板を指す。「光伝送部」は，周囲（クラッド）に比べて屈折率の高い材料で形成された領域であり，クラッドとの境界で全反射して光を伝送する領域を指す。また，上部及び下部「コア基板配線」は，コア基板表面に直接接続された配線を指す。一方，上部及び下部「ビルドアップ配線」は，「コア基板配線」の上に複数層に積層された配線群を指す。
【００１２】
本発明の第２の特徴は，コア基板と光伝送部とを含むコア複合層と，コア基板と同一の材料からなるモジュール基板を有し，コア複合層の一部の領域上においてコア基板上に形成された電極上に搭載され、光伝送部と光接続された光半導体モジュールと，コア複合層の他の領域に配置されたコア基板配線と，コア基板配線に接続されたビルドアップ配線とを備える半導体装置であることを要旨とする。第２の特徴において「コア複合層」は，硬い基材であるコア基板と，屈折率の高い光伝送部（コア）を有する光配線からなる層を指す。なお光配線は，光伝送部の他に，光伝送部に比べて屈折率の低い光絶縁部（クラッド）を有しているが，コア基板をクラッドとして利用できる場合は，光絶縁部は省略可能である。
【００１３】
【発明の実施の形態】
次に，図面を参照して，本発明の第１及び第２の実施の形態を説明する。以下の図面の記載において，同一又は類似の部分には同一又は類似の符号を付している。また，図面は模式的なものであり，厚みと平均寸法の関係，各層の厚みの比率等は現実のものとは異なることに留意すべきである。また，図面相互間においても互いの寸法の関係や比率が異なる部分が含まれていることは勿論である。以下に示す第１及び第２の実施の形態は，この発明の技術的思想を具体化するための装置や方法を例示するものであって，この発明の技術的思想は構成部品の材質，形状，構造，配置等を下記のものに特定するものではない。この発明の技術的思想は，特許請求の範囲において種々の変更を加えることができる。
【００１４】
（第１の実施の形態）
本発明の第１の実施の形態に係る半導体装置は，図１に示すように，第１のコア基板１ａと，第１のコア基板１ａの上面に配置された光配線２Ａ，２Ｂ，２Ｃ（光配線２Ｂ，２Ｃは図２参照。）と，光配線２Ａ，２Ｂ，２Ｃを挟んで第１のコア基板１ａの上に配置された第２のコア基板１ｂからなるコア複合層６を備える。第２のコア基板１ｂの上面には，光半導体モジュール４が搭載されている。光半導体モジュール４が搭載された第１のコア基板１ａ上面の他の領域には，上部コア基板配線１０ａ，１０ｂ，１０ｃ，１０ｄ，１０ｅが配置されている。上部コア基板配線１０ａ，１０ｂ，１０ｄの上には，導電性金属からなる上部ビルドアップ配線８Ａ，８Ｂ，８Ｃが積層され，この上部ビルドアップ配線８Ａ，８Ｂ，８Ｃの周囲の領域を埋めるように，第１上部層間絶縁膜１１，第２上部層間絶縁膜１４，第３上部層間絶縁膜１８，及びソルダーマスク１９が，第１のコア基板１ａの厚さ方向に順次堆積されている。上部ビルドアップ配線８Ａ，８Ｂ，８Ｃの最上段には，半導体モジュール５０，６０が接続される。一方，第１のコア基板１ａの下面には，下部コア基板配線２０ａ，２０ｂ，・・・・・，２０ｇが配置されている。下部コア基板配線２０ａ，２０ｂ，・・・・・，２０ｇの下には，導電性金属からなる下部ビルドアップ配線９Ａ，９Ｂ，９Ｃ，９Ｄが積層され，この下部ビルドアップ配線９Ａ，９Ｂ，９Ｃ，９Ｄの周囲の領域を埋めるように，第１下部層間絶縁膜２１，第２下部層間絶縁膜２４，第３下部層間絶縁膜２８，及びソルダーマスク２９が第２のコア基板１ｂの厚さ方向に順次堆積されている。下部ビルドアップ配線９Ａ，９Ｂ，９Ｃ，９Ｄには，半導体モジュール７０，８０が接続される。
【００１５】
第１及び第２のコア基板１ａ，１ｂは，両面に絶縁層と配線層を順次積み上げるビルドアップ配線板等の中心部に「コア」として配置される基板を意味する（例えば，「ビルドアップ多層プリント配線板技術，ｐｐ．６７−８３，日刊工業新聞社，２０００」参照。）。
【００１６】
図１に示す半導体装置においては，エポキシ樹脂にガラス繊維を編み込んだ厚さ０．３９ｍｍのガラスエポキシ基板が，第１及び第２のコア基板１ａ，１ｂとして採用されている。第１及び第２のコア基板１ａ，１ｂの材料は，エポキシ樹脂にガラス繊維を含有することで，熱膨張係数をエポキシ樹脂より小さくした構成のものであれば，特に限定されない。また，ガラスエポキシ基板の他にシリコン基板，ポリイミド樹脂基板，フェノール樹脂基板，セラミックス基板，又は炭化珪素基板等も使用可能である。これらの第１及び第２のコア基板１ａ,１ｂは，図２に示すように，光配線２Ａ，２Ｂ，２Ｃが配置された領域を避けて配置されたスルーホール７ａ，７ｂ，・・・・・，７ｆ・・・・・，７ｒを有している。
【００１７】
図１は図２のＡ−Ａ方向からみた断面に相当し，図１の断面図においては光配線２Ａのみが現れているが，図２に示すように，光配線２Ａ，２Ｂ，２Ｃは，紙面の左右方向に帯状に伸延する配線パターンである。なお，光配線２Ａ，２Ｂ，２Ｃの形状は，図２に示すようなトポロジーに限定されず，必要に応じて曲部が設けられてもよい。また，光配線２Ａ，２Ｂ，２Ｃが多層に形成されてもよい。これら光配線２Ａ，２Ｂ，２Ｃは，光絶縁部（クラッド部）１０３の中に光伝送部（コア部）１０２が直径５０μｍ程度の円柱形状，又は幅５０μｍ程度の矩形（リッジ形）形状で形成されている。光配線２Ａ，２Ｂ，２Ｃを構成する光伝送部１０２は，ピッチ１５０μｍ程度で形成されている。光絶縁部１０３と光伝送部１０２はＳｉＯ2膜からなり，ＳｉＯ2膜中に含まれる不純物濃度による光の屈折率の相違により分離され，光伝送部１０２の方が光絶縁部１０３よりも屈折率が大きくなるように不純物濃度を調整してある。光絶縁部１０３は，２Ａ，２Ｂ，２Ｃの共通領域として形成してもよく，互いに独立した領域として形成してもよい。入射した光は，光伝送部１０２と光絶縁部１０３の境界で全反射し，光伝送部１０２の中を伝達していくようになっている。なお，光配線２Ａ，２Ｂ，２Ｃには，必要に応じてミラー５が形成されたコンタクトホール（図示省略）により，図示しない他の光伝送部１０２に接続されている。なお，コンタクトホールの材料組成は，光伝送部１０２と同一材料で構成される。
【００１８】
光半導体モジュール４は，図１に示すように，ＬＳＩデバイスの搭載されるモジュール基板４１の下面に高速信号入出力用の面発光レーザ素子アレイ４２と受光素子アレイ４３を搭載したＢＧＡ型のパッケージである。この光半導体モジュール４は，コア基板１の上面に配置された電極１００ａ，１００ｂ，１００ｃ，１００ｄの上に，半田ボール４８ａ，４８ｂ，４８ｃ，４８ｄを介して配置されている。モジュール基板４１の上面には，ＬＳＩデバイスを制御するための送信信号制御ＬＳＩ４４，受信信号制御ＬＳＩ４５，及び制御ＬＳＩ４６等の半導体チップが搭載されている。モジュール基板４１は，第１及び第２のコア基板１ａ，１ｂと同一材料からなり，例えばガラスエポキシ基板が好適である。なお，モジュール基板４１の材料は，第１及び第２のコア基板１ａ，１ｂの有する熱膨張係数に近い値を有するならば，特に限定されない。面発光レーザ素子アレイ４２は，例えば，ノンドープのガリウム砒素（ＧａＡｓ）からなる活性層（活性領域）を，ｎ型ガリウムアルミニウム砒素（ＧａＡｌＡｓ），ｐ型ＧａＡｌＡｓからなる２つのクラッド層で挟み，ｎ型ＧａＡｌＡｓの外面又はｐ型ＧａＡｌＡｓの外面に多層膜からなる反射鏡等を設け，２つの反射鏡間でレーザ発振を起こすことにより，クラッド層及び活性層の積層方向にレーザ光を出力する構造を有するものが好適である。受光素子アレイ４３は，例えば，インジウムリン（n＋-ＩｎＰ）基板上に受光部となるｐｉｎホトダイオードを配置したものが好適である。受光素子アレイ４３の受光部は，メサ部と周辺部とから構成され，これらは基板側から１．５μｍの厚さで，不純物濃度が１０15ｃｍ-3のn-ＩｎＰバッファ層と，１．９μｍの厚さで不純物濃度が１０15ｃｍ-3であるｎ−Ｇａ0.47Ｉｎ0.53Ａｓの光吸収層と，１．０μｍの厚さでｐ＝１０16ｃｍ-3のＩｎＰ層との積層構造となっている。半田ボール４８ａ，４８ｂ，４８ｃ，４８ｄの材料組成は，特に限定されないが，基本的には，鉛（Ｐｂ），錫（Ｓｎ），銀（Ａｇ），アンチモン（Ｓｂ），インジウム（Ｉｎ），ビスマス（Ｂｉ）から選択される金属，又はこれら金属を主成分とする合金であることが好ましい。図１に示す例においては，スズ鉛半田（Ｓｎ／Ｐｂ＝６３／３７）を利用した直径１５０μｍの半田ボール４８ａ，４８ｂ，４８ｃ，４８ｄが形成されている。
【００１９】
上部コア基板配線１０ａ，１０ｂ，１０ｃ，１０ｄ，１０ｅは，例えば銅等からなる配線パターンである。上部ビルドアップ配線８Ａは，上部コア基板配線１０ａに接続されたビア１２ａ，上部コア基板１０ｂに接続されたビア１２ｂ，ビア１２ａ及びビア１２ｂに接続された第１上部配線１３ａ，第１上部配線１３ａにビア１５ａを介して接続された第２上部配線１６ａ，及び第１上部配線１３ａにビア１５ｂを介して接続された第２上部配線１６ｂを有する。上部ビルドアップ配線８Ｂは，上部コア基板配線１０ｃに接続されたビア１２ｃ，ビア１２ｃに接続された第１上部配線１３ｂ，第１上部配線１３ｂにビア１５ｃを介して接続された第２上部配線１６ｃを有する。上部ビルドアップ配線８Ｃは，上部コア基板配線１０ｄに接続されたビア１２ｄ，ビア１２ｄに接続された第１上部配線１３ｃ，第１上部配線１３ｃにビア１５ｄを介して接続された第２上部配線１６ｄを有する。
【００２０】
上部ビルドアップ配線８Ａ，８Ｂ，８Ｃの周囲の領域に順次堆積された第１上部層間絶縁膜１１，第２上部層間絶縁膜１４，第３上部層間絶縁膜１８，ソルダーマスク１９は，感光性エポキシ樹脂膜，ＳｉＯ2膜，ＰＳＧ膜，ＢＰＳＧ膜，Ｓｉ3Ｎ4膜，あるいはポリイミド膜等からなる。ソルダーマスク１９には，電極を配置するための開口部１７ａ，１７ｂ，１７ｃ，１７ｄが設けられている。開口部１７ａ，１７ｂには，上部ビルドアップ配線８Ａの最上段となる第２上部配線１６ａ,１６ｂが露出されており，この第２上部配線１６ａ,１６ｂに半田ボール５８ａ，５８ｂを介して半導体モジュール５０が接続される。開口部１７ｃ，１７ｄには上部ビルドアップ配線８Ｂ，８Ｃの最上段となる第２上部配線１６ｃ，１６ｄが露出されており，この第２上部配線１６ｃ，１６ｄに半田ボール６８ａ，６８ｂを介して半導体モジュール６０が接続される。半導体モジュール５０，６０の具体的な構成は，特に限定されない。
【００２１】
下部コア基板配線２０ａ，２０ｂ，・・・・・，２０ｇは，例えば銅等からなる配線パターンである。下部ビルドアップ配線９Ａは，下部コア基板配線２０ｂにビア２２ａを介して接続された第１下部配線２３ａ，第１下部配線２３ａにビア２５ａを介して接続された第２下部配線２６ａを有する。下部ビルドアップ配線９Ｂは，下部コア基板配線２０ｄにビア２２ｂを介して接続された第１下部配線２３ｂ，第１下部配線２３ｂにビア２５ｂを介して接続された第２下部配線２６ｂを有する。下部ビルドアップ配線９Ｃは，図１からは見えないビアを介して接続された第１下部配線２３ｃ，第１下部配線２３ｃにビア２５ｃを介して接続された第２下部配線２６ｃを有する。下部ビルドアップ配線９Ｄは，下部コア基板配線２０ｆにビア２２ｃを介して接続された第１下部配線２３ｄ，第１下部配線２３ｄにビア２５ｄを介して接続された第２下部配線２６ｄを有する。なお，図１からは見えないが，下部コア基板配線２０ａ，２０ｃ，２０ｅ，２０ｇの上にも，図示しないビアを介して下部ビルドアップ配線が形成されている。
【００２２】
下部ビルドアップ配線９Ａ，９Ｂ，９Ｃの周囲の領域に順次堆積された第１下部層間絶縁膜２１，第２下部層間絶縁膜２４，第３下部層間絶縁膜２８，ソルダーマスク２９は，エポキシ樹脂膜，ＳｉＯ2膜，ＰＳＧ膜，ＢＰＳＧ膜，Ｓｉ3Ｎ4膜，あるいはポリイミド膜等からなる。ソルダーマスク２９には，電極を配置するための開口部２７ａ，２７ｂ，２７ｃ，２７ｄが設けられている。開口部２７ａ，２７ｂには，下部ビルドアップ配線９Ａ，９Ｂの最上段となる第２下部配線２６ａ,２６ｂが露出され，この第２下部配線２６ａ,２６ｂに半田ボール７８ａ，７８ｂを介して半導体モジュール７０が接続される。開口部２７ｃ，２７ｄには下部ビルドアップ配線９Ｃ，９Ｄの最上段となる第２下部配線２６ｃ，２６ｄが露出され，この第２下部配線２６ｃ，２６ｄに半田ボール８８ａ，８８ｂを介して半導体モジュール８０が接続される。半導体モジュール７０，８０の構成は，特に限定されない。
【００２３】
図１に示す半導体装置によれば，光導波路となる光配線２Ａ，２Ｂ，２Ｃが第１のコア基板１ａと第２のコア基板１ｂの間に配置されるので，コア基板１の両面に堆積された層間絶縁膜及びソルダーマスク（第１上部層間絶縁膜１１，第２上部層間絶縁膜１４，ソルダーマスク９，第３上部層間絶縁膜１８，第１下部層間絶縁膜２１，第２下部層間絶縁膜２４，第３下部層間絶縁膜２８，ソルダーマスク２９）の熱膨張による変形の影響を受けにくい。このため，層間絶縁膜及びソルダーマスク１１，１４，１８，１９，２１，２４，２８，２９の間，あるいは上部に光導波路を形成する従来技術に比べて，光配線２Ａ，２Ｂ，２Ｃを平坦且つ均一に配置できる。この結果，光配線２Ａ，２Ｂ，２Ｃと光半導体モジュール４との高精度な光学アライメントが実現でき，配線間の接続信頼性も向上する。また，光配線２Ａ，２Ｂ，２Ｃは，第１及び第２のコア基板１ａ，１ｂの表面に自由に配置できるので，層間絶縁膜の上に光導波路を配置する場合と比べて電気信号配線のレイアウトに制約されない。このため，高密度実装が可能な半導体装置が提供できる。さらに，第１及び第２のコア基板１ａ，１ｂと同一の材料からなるモジュール基板４１を有する光半導体モジュール４が，第１及び第２のコア基板１ａ，１ｂに直接的に配置されるので，第１及び第２のコア基板１ａ，１ｂとモジュール基板４１の熱膨張係数差に起因する半田ボール４８ａ，４８ｂ，４８ｃ，４８ｄの破壊を容易に防止できる。一方，光接続を行わない半導体モジュール５０，６０，７０，８０は，配線の微細化が容易な上部ビルドアップ配線８Ａ，８Ｂ，８Ｃ及び下部ビルドアップ配線９Ａ，９Ｂ，９Ｃ，９Ｄを介して第１及び第２のコア基板１ａ，１ｂに接続されるので，高密度化が実現できる。
【００２４】
図１に示す半導体装置の実装密度を評価した。本発明の第１の実施の形態と同様の電気光配線基板の構成を有する半導体装置において，ソルダーマスク１９の上に光導波路を形成した場合の基板寸法は１４４ｍｍ×１４４ｍｍとなった。これに対し，図１に示す半導体装置を構成する電気光配線基板の寸法は９６ｍｍ×９６ｍｍとなり，小型化が実現できた。言い換えれば，本発明の第１の実施の形態に係る半導体装置によれば，従来の半導体装置に比べて約１．５倍の実装密度を有する半導体装置が実現できた。この結果から，従来技術の半導体装置は，光導波路を構成する光伝送部１０２層の配線レイアウトが律速になり実装密度の向上が図れなかったが，図１に示す半導体装置においては，基板配線実装密度に影響を与えないコア基板表面に光伝送部１０２層が配置できたことから，高密度実装が可能となることが確認された。
【００２５】
さらに，図１に示す半導体装置の光半導体モジュール４と光配線２Ａの光入出力部分における光結合効率を評価した。ソルダーマスク１９の上に光導波路を形成した場合の光入出力部分における光結合損失は約１．０ｄＢ程度であったのに比較して，図１に示す半導体装置の光入出力部分における光結合損失は約０．２ｄＢ程度であり，光結合損失を低く抑えることができることが確認された。さらに，図１に示す半導体装置の信頼性評価を行った。信頼性試験評価は，光半導体モジュール４に搭載される合計１２８個の半田ボール４８ａ，４８ｂ，４８ｃ，４８ｄにおいて，１箇所でも接続がオープンになった場合を「不良」と評価した。サンプル数は１０００個とし，温度サイクル条件は（−５５℃（３０ｍｉｎ）〜２５℃（５ｍｉｎ）〜１２５℃（３０ｍｉｎ）〜２５℃（５ｍｉｎ））で行った。ソルダーマスク１９の上に光導波路を形成した場合は，１０００サイクルで接続不良が発生し，２０００サイクルで接続不良が１００％になった。一方，図１に示す半導体装置においては，３５００サイクルまで接続不良は発生しなかった。この結果から，図１に示す半導体装置によれば，光半導体モジュール４の実装接続信頼性が極めて向上することが確認された。
【００２６】
次に，図３〜図５を用いて本発明の第１の実施の形態に係る半導体装置の製造方法を説明する。図３（ｃ）は，図２のＢ−Ｂ方向から見た断面図であるが，図３（ａ），（ｂ），（ｄ）〜（ｆ）及び図４〜図６は，図２のＡ−Ａ方向から見た断面図である。以下に述べる半導体装置の製造方法は一例であり，この変形例を含めて，これ以外の種々の製造方法により実現可能であることは勿論である。
【００２７】
（イ）まず，ガラスエポキシ基板等からなる第１のコア基板１ａを用意する。次に，光導波路となる光配線２Ａ，２Ｂ，２Ｃを形成する。図３に示す断面図には光配線２Ａのみが現れているが，断面の奥には他の光配線２Ｂ，２Ｃが存在する。光配線２Ａ，２Ｂ，２Ｃは，石英からなるガラス基板上に厚さ数十μｍの光伝送部となるＳｉＯ2膜を堆積し，光伝送部となる領域に選択的に不純物を添加した後，このＳｉＯ2膜をガラス基板から剥離することによりシート状にしたものである。そして，この光配線２Ａ，２Ｂ，２Ｃを，図３（ａ）に示すように，第１のコア基板１ａの上面に配置する。続いて光配線２Ａ，２Ｂ，２Ｃの必要な箇所にエッチング等によりミラー５を形成する。その後，図３（ｂ）に示すように，プリプレグにより第１のコア基板１ａと第２のコア基板１ｂとで挟み込んで接着する。次に，第１のコア基板１ａの下面と第２のコア基板１ｂの上面に銅箔１０，２０を貼り付け，エッチングにより銅箔１０，２０を薄くしておく。コア基板となるガラスエポキシ基板は，エポキシ樹脂にガラス繊維を配置することで，熱膨張係数をエポキシ樹脂より小さくした構成のものであれば特に限定されない。
【００２８】
（ロ）次に，図３（ｃ）に示すように，コア基板１の必要な箇所にドリルでスルーホール７ａ，７ｂ，・・・・・，７ｆを形成し，無電解めっき法又は電気めっき法等によりスルーホール７ａ，７ｂ，・・・・・，７ｆの内部をメッキする。図３（ｃ）に示す例においては，直径２５０μｍのスルーホール７ａ，７ｂ，・・・・・，７ｆを形成した後にめっきを行い，厚さ２２μｍの銅箔１０，２０を形成した。続いて，銅箔１０，２０が形成されたコア基板１の上面及び下面に図示しないフォトレジスト膜を塗布し，フォトリソグラフィ技術を用いてフォトレジスト膜をパターニングする。パターニングされたフォトレジスト膜をエッチングマスクとして，塩化鉄（III）等を用いて，第２のコア基板１ｂの上に，図３（ｄ）に示すような上部コア基板配線１０ａ，１０ｂ，・・・・・，１０ｅ，電極１００ａ，１００ｂ，１００ｃ，１００ｄを形成する。同様に，第１のコア基板１ａの上には，下部コア基板配線２０ａ，２０ｂ，・・・・・，２０ｇを形成する。上部コア基板配線１０ａ，１０ｂ，・・・・・，１０ｅ，電極１００ａ，１００ｂ，１００ｃ，１００ｄ，及び下部コア基板配線２０ａ，・・・・・，２０ｇの配線パターンは特に限定されないが，図３（ｄ）に示す例においては，ライン・アンド・スペースのライン幅を１００μｍ，スペース幅を１００μｍ，スルーホールランド径を５５０μｍとして設計した。
【００２９】
（ハ）次に，図３（ｅ）に示すように，上部コア基板配線１０ａ，１０ｂ，・・・・・，１０ｅ，電極１００ａ，１００ｂ，１００ｃ，１００ｄの上面全面に，感光性エポキシ樹脂等からなる第１上部層間絶縁膜１１を堆積する。下部コア基板配線２０ａ，２０ｂ，・・・・・，２０ｇの上面全面には，感光性エポキシ樹脂等からなる第１下部層間絶縁膜２１を堆積する。続いて図３（ｆ）に示すように，第１上部層間絶縁膜１１及び第１下部層間絶縁膜２１を露光・現像した後，金属充填することにより，選択的にビア１２ａ，１２ｂ，１２ｃ，１２ｄ，２２ａ，２２ｂ，２２ｃを形成する。さらに，銅等からなる金属層を堆積し，その金属層エッチングすることにより第１上部配線１３ａ，１３ｂ，１３ｃ，第１下部配線２２ａ，２２ｂ，２２ｃ，２２ｄを形成する。図３（ｅ）に示す例においては，第１上部配線１３ａ，１３ｂ，１３ｃ，第１下部配線２２ａ，２２ｂ，２２ｃ，２２ｄの配線パターンを厚さ１８μｍ，ライン・アンド・スペースのライン幅を７５μｍ，スペース幅を７５μｍとした。
【００３０】
（ニ）次に，図４（ａ）に示すように，第１上部接続配線１３ａ，１３ｂ，１３ｃ及び第１上部層間絶縁膜１１の上面全面に感光性エポキシ樹脂等からなる第２上部層間絶縁膜１４を堆積し，第２上部層間絶縁膜１４を露光・現像した後に，金属充填することにより，ビア１５ａ，１５ｂ，１５ｃ，１５ｄを選択的に形成する。続いて，ビア１５ａ，１５ｂ，１５ｃ，１５ｄの上面に第２上面配線１６ａ，１６ｂ，１６ｃ，１６ｄを形成し，第２上面配線１６ａ，１６ｂ，１６ｃ，１６ｄの周囲に第３上部層間絶縁膜１８を堆積する。第１下部層間絶縁膜２１及び第１下部配線２３ａ，２３ｂ，２３ｃの上には，感光性エポキシ樹脂等からなる第２下部層間絶縁膜２４を堆積し，第２下部層間絶縁膜２４を露光・現像した後に，金属充填することにより，ビア２５ａ，２５ｂ，２５ｃ，２５ｄを形成する。続いて，ビア２５ａ，２５ｂ，２５ｃ，２５ｄの上に第２下部配線２６ａ，２６ｂ，２６ｃ，２６ｄをフォトリソグラフィ技術等により形成し，第２下部配線２６ａ，２６ｂ，２６ｃ，２６ｄの周囲に第３下部層間絶縁膜２８を堆積する。なお，図４（ａ）に示す例においては，最上段に搭載する半導体モジュール５０，６０の外部Ｉ／Ｏ端子ピッチを考慮して，第２上部配線１６ａ，１６ｂ，１６ｃ，１６ｄ及び第２下部配線２６ａ，２６ｂ，２６ｃ，２６ｄのライン・アンド・スペースのライン幅を５０μｍ，スペース幅を５０μｍとした。
【００３１】
（ホ）次に，図４（ｂ）に示すように，ＳｉＯ2膜，ＰＳＧ膜，ＢＰＳＧ膜，Ｓｉ3Ｎ4膜あるいはポリイミド膜等からなるソルダーマスク１９，２９を第３上部層間絶縁膜１８及び第３下部層間絶縁膜２８の上に堆積する。続いて，ソルダーマスク１９，２９上にフォトレジスト膜（図示省略）を塗布し，フォトリソグラフィ技術を用いてフォトレジスト膜をパターニングする。パターニングされたフォトレジスト膜をエッチングマスクとして，ソルダーマスク１９，２９をエッチングする。この結果，図４（ｃ）に示すように，ソルダーマスク１９には，複数の開口部１７ａ，１７ｂ，１７ｃ，１７ｄが形成される。ソルダーマスク２９には，複数の開口部２７ａ，２７ｂ，２７ｃ，２７ｄが形成される。この時，コア基板１に直接，光半導体モジュール４を搭載するための電極１００ａ，１００ｂ，１００ｃ，１００ｄも露出される。なお，図４（ｃ）においては，開口部１７ａ，１７ｂ，１７ｃ，１７ｄ，２７ａ，２７ｂ，２７ｃ，２７ｄの幅を１２０μｍとした。さらに，このときコア基板となるガラスエポキシ基板のミラー５の上部に位置する部分も公知のエッチング技術により開口する。
【００３２】
（ヘ）次に，図５（ａ）に示すように，光半導体モジュール４の半田ボール４８ａ，４８ｂ，４８ｃ，４８ｄを，電極１００ａ，１００ｂ，１００ｃ，１００ｄにそれぞれ対向させ，公知のハーフミラーにより位置合わせを行った後，光半導体モジュール４を第２のコア基板１ｂに搭載する。なお，図示は省略したが，光半導体モジュール４及びコア基板１は３５０℃程度の窒素雰囲気中に予備加熱され，光半導体モジュール４は，加熱機構を有するコレット等に保持されて位置合わせをされる。次に，半田ボール４８ａ，４８ｂ，４８ｃ，４８ｄと電極１００ａ，１００ｂ，１００ｃ，１００ｄとを接触させて３０ｋｇ／ｍｍ2程度の圧力を加え，周辺温度を３７０℃程度まで上昇させて半田ボール４８ａ，４８ｂ，４８ｃ，４８ｄを溶融させる。この結果，第２のコア基板１ｂと光半導体モジュール４とが接続される。続いて，図５（ｂ）に示すように，開口部１７ａ，１７ｂにより露出された第２上部配線１６ａ,１６ｂの上に半田ボール５８ａ，５８ｂを介して半導体モジュール５０を搭載する。開口部１７ｃ，１７ｄにより露出された第２上部配線１６ｃ，１６ｄの上に半田ボール６８ａ，６８ｂを介して半導体モジュール６０を搭載する。開口部２７ａ，２７ｂにより露出された第２下部配線２６ａ，２６ｂには，半田ボール７８ａ，７８ｂを介して半導体モジュール７０を搭載し，開口部２７ｃ，２７ｄにより露出された第２下部配線２６ｃ，２６ｄには，半田ボール８８ａ，８８ｂを介して半導体モジュール８０を搭載する。以上の工程により，図１に示す半導体装置が完成する。
（第２の実施の形態）
本発明の第２の実施の形態に係る半導体装置は，図６に示すように，コア基板１のコア基板１の上面に配置された上部光配線（第１の光伝送部）２ａ，２ｂ，２ｃ（光配線２ｂ，２ｂは図８参照。）と，コア基板１の下面に配置された下部光配線（第２の光伝送部）３ａとからなるコア複合層６を備える。図６は，図８のＣ−Ｃ方向からみた断面図に相当するが，図８のＤ−Ｄ方向からみた断面図（図７参照。）から見れば，上部光配線２ａ，２ｂ，２ｃが配置されないコア基板１の上には，上部コア基板配線１０ａ，１０ｂ，・・・・・，１０ｅが配置されている。また，下部光配線３ａが配置されないコア基板１の下には，図７に示すように，下部コア基板配線２０ａ，２０ｂ，・・・・・，２０ｇが配置されている。上部光配線２ａ，２ｂ，２ｃは，図８に示すように，紙面の左右方向に伸延する配線パターンである。また，下部光配線３ａも，上部光配線２ａ，２ｂ，２ｃと同様に，紙面の左右方向に伸延する配線パターンである。上部光配線２ａ，２ｂ，２ｃ及び下部光配線３ａの形状は，図６に示すようなトポロジーに限定されず，必要に応じて曲部が設けられていてもよい。また，上部光配線２ａ，２ｂ，２ｃ及び下部光配線３ａは，コア基板１の厚さ方向に多層に形成されていてもよい。これら上部光配線２ａ，２ｂ，２ｃ及び下部光配線３ａは，例えば，フッ素化ポリイミド等からなる。また，上部光配線２ａ，２ｂ，２ｃ及び下部光配線３ａとして，石英等からなる光ファイバー等を配置することもできる。他は，図１に示す半導体装置と同様の構成であるので，説明を省略する。
【００３３】
図６に示す半導体装置によれば，光導波路となる上部光配線２ａ，２ｂ，２ｃ及び下部光配線３ａが，コア基板１の両面に配置されるので，熱膨張係数の大きい層間絶縁膜１１，１４，１８，２１，２４，２８及びソルダーマスク１９，２９による変形の影響を受けにくい。さらに，コア基板１の上面に堆積する層間絶縁膜１１，１４，１８，２１，２４，２８及びソルダーマスク１９，２９の間，あるいは上部に光導波路を形成する場合に比べて，上部光配線２ａ，２ｂ，２ｃ及び下部光配線３ａを平坦に形成できる。この結果，上部光配線２ａ，２ｂ，２ｃ及び下部光配線３ａと光半導体モジュール４との高精度な光学アライメントが実現でき，配線間の接続信頼性も向上する。また，上部光配線２ａ，２ｂ，２ｃ及び下部光配線３ａは，他の配線やスルーホール７ａ，７ｂ，・・・・・，７ｆの配線レイアウトに制約されることなくコア基板１表面上に自由に配置できるので，製造が簡単で高密度実装が可能な半導体装置を提供できる。特に，このコア基板１の表面上に形成することにより，上部光配線２ａ，２ｂ，２ｃ及び下部光配線３ａを複数層に積層する場合においても，半導体装置を構成する電気光配線基板の製造が容易である。さらに，コア基板１と同一の材料からなるモジュール基板４１を有する光半導体モジュール４が，コア基板１に直接的に配置されるので，コア基板１とモジュール基板４１の熱膨張係数差に起因する半田ボール４８ａ，４８ｂ，４８ｃ，４８ｄの破壊を容易に防止できる。一方，光接続を行わない半導体モジュール５０，６０は，配線の微細化が容易な８Ａ，８Ｂ，８Ｃを介してコア基板１に接続されるので，高密度化が実現できる。
【００３４】
図６に示す半導体装置の上部光配線２ａ，２ｂ，２ｃ及び下部光配線３ａのコア基板１の全面における膜厚分布を測定した結果，膜厚分布は±１μｍ以下となった。さらに，コア基板１におけるシングルモード光伝送部１０２の伝播損失値は，波長１．３μｍにおいて０．３５μｍ±０．０５ｄＢ／ｃｍとなった。一方，上部ビルドアップ配線８Ａ，８Ｂ，８Ｃ及び第３上部層間絶縁膜１８の上面に光伝送部１０２を配置した場合は膜厚分布が±１０μｍとなり，シングルモード光伝送部１０２の伝播損失値は波長１．３μｍにおいて０．６５μｍ±０．１５ｄＢ／ｃｍとなった。この結果，図６に示す半導体装置によれば，平坦且つ均一で伝播損失の低い上部光配線２ａ，２ｂ，２ｃ及び下部光配線３ａが形成可能であり，接続信頼性に優れた半導体装置が実現可能であることが分かる。
【００３５】
また，図６に示す半導体装置の実装密度を評価した。本発明と同様の回路構成を有する電気光配線基板において，ソルダーマスク１９の上に光導波路を形成した場合の電気光配線基板４４ｍｍ×１４４ｍｍとなった。これに対し，図６に示す半導体装置を構成する電気光配線基板の寸法は９６ｍｍ×９６ｍｍとなり小型化が実現できた。この結果から，本発明の第２の実施の形態に係る半導体装置によれば，従来の半導体装置に比べて約１．５倍の実装密度を有する半導体装置が実現できることが確認できた。
【００３６】
次に，図９を用いて本発明の第２の実施の形態に係る半導体装置の製造方法を説明する。図９（ａ）〜（ｃ）は，図８のＤ−Ｄ方向からみた断面であり，図９（ｄ）は，図８のＣ−Ｃ方向からみた断面図である。
【００３７】
（イ）まず，図９（ａ）に示すように，ガラスエポキシ基板等からなるコア基板１を用意する。そして，コア基板１の上面及び下面に銅箔１０，２０を貼り付け，エッチングにより銅箔１０，２０を薄くしておく。
【００３８】
（ロ）次に，図９（ｂ）に示すように，コア基板１の必要な箇所にドリルでスルーホール７ａ，７ｂ，・・・・・，７ｆを形成し，無電解めっき法又は電気めっき法等によりスルーホール７ａ，７ｂ，・・・・・，７ｆの内部をめっきする。図９（ｂ）に示す例においては，直径２５０μｍのスルーホール７ａ，７ｂ，・・・・・，７ｆを形成した後にめっきを行い，厚さ２２μｍの銅箔１０，２０を形成した。続いて，銅箔１０，２０が形成されたコア基板１の上面及び下面に図示しないフォトレジスト膜を塗布し，フォトリソグラフィ技術を用いてフォトレジスト膜をパターニングする。パターニングされたフォトレジスト膜をエッチングマスクとして，塩化鉄（III）等を用いて図９（ｃ）に示すような上部コア基板配線１０ａ，１０ｂ，１０ｃ，１０ｄ，１０ｅ，電極１００ａ，１００ｂ，１００ｃ，１００ｄ，及び下部コア基板配線２０ａ，２０ｂ，・・・・・，２０ｇを形成する。上部コア基板配線１０ａ，１０ｂ，・・・・・，１０ｅ，電極１００ａ，１００ｂ，１００ｃ，１００ｄ，及び下部コア基板配線２０ａ，２０ｂ，・・・・・，２０ｇの配線パターンは特に限定されないが，図９（ｃ）に示す例においては，ライン・アンド・スペースのライン幅を１００μｍ，スペース幅を１００μｍ，スルーホールランド径を５５０μｍとして設計した。
【００３９】
（ハ）次に，図９（ｄ）に示すように，コア基板１の上面の上部コア基板配線１０ａ，１０ｂ，・・・・・，１０ｅ及び電極１００ａ，１００ｂ，１００ｃ，１００ｄに隣接した位置に上部光配線２ａをスピンコート法等により形成する。コア基板１の下面の下部コア基板配線２０ａ，２０ｂ，・・・・・，２０ｇに隣接した位置には，下部光配線３ａをスピンコート法等により形成する。なお，図９（ｃ）に示す工程断面図においては上部光配線２ａ及び下部光配線３ａのみが現れているが，紙面の奥には，他の上部光配線２ｂ，２ｃ及び他の下部光配線が存在する。上部光配線２ａ，２ｂ，２ｃ及び下部光配線３ａの形成方法は特に限定されないが，図９（ｄ）に示す例においては，フッ素化ポリイミド材料をスピンコート法で塗布した後に，ＲＩＥ法でパターニングして形成した。上部光配線２ｂ，２ｃ及び下部光配線３ａは，石英等からなる光ファイバーを配置することもできる。以降の工程は，図３〜図５に示すものと同様であるので，説明を省略する。
【００４０】
（その他の実施の形態）
上記のように，本発明は第１乃至第２の実施の形態によって記載したが，この開示の一部をなす論述及び図面はこの発明を限定するものであると理解すべきではない。この開示から当業者には様々な代替実施の形態，実施例及び運用技術が明らかとなろう。
【００４１】
例えば，既に述べた第１の実施の形態においては，コア複合層６として，２枚のコア基板（第１及び第２のコア基板１ａ，１ｂ）の間に光配線２Ａ，２Ｂ，２Ｃ，を挟み込んで貼り合わる半導体装置の例を示したが，図１０に示すように，コア複合層６として内側に光配線２Ａが挿入された１枚のコア基板１を用いた半導体装置を形成することもできる。図１０に示す場合においては，石英ガラス等からなるクラッド外径が１００μｍφのシングルモード光ファイバが，光配線２Ａとして好適である。この光ファイバの周囲には，コア基板１のガラス繊維が配置される。図１０に示す半導体装置においても，コア基板１の反りが小さく，光半導体モジュール４を搭載する領域の凹凸が小さい高密度な基板を容易に実現できる。また，光半導体モジュール４とコア基板１との結合効率が高く，接続信頼性の高い半導体装置を容易に実現できることも確認できた。
【００４２】
また，第１及び第２の実施の形態においては，面発光レーザ素子アレイ４２と受光素子アレイ４３が搭載される領域を除いた第２のコア基板１ｂと光半導体モジュール５の間，或いはコア基板１と光半導体モジュール４の間に，封止樹脂を配置することも可能である。封止樹脂の材料は特に限定されないが，例えば，ビスフェノール系エポキシとイミダゾール効果触媒，酸無水物硬化剤と球状の石英フィラを重量比で45wt%含有するエポキシ樹脂などを用いることができる。例えばクレゾールノボラックタイプのエポキシ樹脂（ECON-195XL；住友化学社製）100重量部，硬化剤としてのフェノール樹脂54重量部，充填剤としての溶融シリカ100重量部，触媒としてのベンジルジメチルアミン0.5重量部，その他添加剤としてカーボンブラック3重量部，シランカップリング剤3重量部を粉砕，混合，溶融したエポキシ樹脂溶融体などを用いることもできる。
【００４３】
さらに，第１及び第２の実施の形態においては，上部ビルドアップ配線８Ａ，８Ｂ，８Ｃ及び下部ビルドアップ配線９Ａ，９Ｂ，９Ｃ，９Ｄの材料，積層数等も適宜変更可能である。このように，本発明はここでは記載していない様々な実施の形態等を含むことは勿論である。したがって，本発明の技術的範囲は上記の説明から妥当な特許請求の範囲に係る発明特定事項によってのみ定められるものである。
【００４４】
【発明の効果】
本発明によれば，半導体モジュールまたは光半導体モジュール等との接続信頼性に優れ，高密度実装が可能な電気光配線基板及び半導体装置を提供できる。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態に係る半導体装置の一例であり，図２のＡ−Ａ方向から見た断面図である。
【図２】本発明の第１の実施の形態に係る半導体装置の光配線とスルーホールの配置関係を表す平面図である。
【図３】本発明の第１の実施の形態に係る半導体装置の製造方法を示す工程断面図（その１）である。
【図４】本発明の第１の実施の形態に係る半導体装置の製造方法を示す工程断面図（その２）である。
【図５】本発明の第１の実施の形態に係る半導体装置の製造方法を示す工程断面図（その３）である。
【図６】本発明の第２の実施の形態に係る半導体装置の一例であり，図８のＣ−Ｃ方向から見た断面図である。
【図７】本発明の第２の実施の形態に係る半導体装置の一例であり，図８のＤ−Ｄ方向から見た断面図である。
【図８】本発明の第２の実施の形態に係る半導体装置の上部光配線とスルーホールの配置関係を表す平面図である。
【図９】本発明の第２の実施の形態に係る半導体装置の製造方法を示す工程断面図である。
【図１０】図１及び図６に示す半導体装置の変形例を示す断面図である。
【符号の説明】
１…コア基板
１ａ…第１のコア基板
１ｂ…第２のコア基板
２Ａ，２Ｂ，２Ｃ…光配線
２ａ，２ｂ，２ｃ…上部光配線
３ａ…下部光配線
４…光半導体モジュール
５…ミラー
７ａ，７ｂ，・・・・・，７ｆ，・・・・・７ｒ…スルーホール
８Ａ，８Ｂ，８Ｃ…上部ビルドアップ配線
９Ａ，９Ｂ，９Ｃ，９Ｄ…下部ビルドアップ配線
１０，２０…銅箔
１０ａ，１０ｂ，１０ｃ，１０ｄ，１０ｅ，…上部コア基板配線
１１…第１上部層間絶縁膜
１２ａ，１２ｂ，１２ｃ，１２ｄ…ビア
１３ａ，１３ｂ，１３ｃ…第１上部配線
１４…第２上部層間絶縁膜
１５ａ，１５ｂ，１５ｃ，１５ｄ…ビア
１６ａ，１６ｂ，１６ｃ，１６ｄ…第２上部配線
１７ａ，１７ｂ，１７ｃ，１７ｄ…開口部
１８…第３上部層間絶縁膜
１９…ソルダーマスク
２０ａ，２０ｂ，・・・・・，２０ｇ…下部コア基板配線
２１…第１下部層間絶縁膜
２２ａ，２２ｂ，２２ｃ…ビア
２３ａ，２３ｂ，２３ｃ，２３ｄ…第１下部配線
２４…第２下部層間絶縁膜
２５ａ，２５ｂ，２５ｃ，２５ｄ…ビア
２６ａ，２６ｂ，２６ｃ，２６ｄ…第２下部配線
２７ａ，２７ｂ，２７ｃ，２７ｄ…開口部
２８…第３下部層間絶縁膜
２９…ソルダーマスク
４１…光半導体モジュール基板
４２…面発光レーザ素子アレイ
４３…受光素子アレイ
４４…送信信号制御ＬＳＩ
４５…受信信号制御ＬＳＩ
４６…制御ＬＳＩ
４８ａ，４８ｂ，４８ｃ，４８ｄ…半田ボール
５０，６０，７０，８０…半導体モジュール
５８ａ，５８ｂ…半田ボール
６８ａ，６８ｂ…半田ボール
７８ａ，７８ｂ…半田ボール
８８ａ，８８ｂ…半田ボール
１００ａ，１００ｂ，１００ｃ，１００ｄ…電極
１０２…光伝送部
１０３…光絶縁部
Claims (7)
- 光半導体モジュールを搭載する電気光配線基板であって，
第１のコア基板と，
前記第１のコア基板の上面に配置された光伝送部と，
前記第１のコア基板の上面に前記光伝送部を挟んで配置された第２のコア基板と，
前記第２のコア基板の上面に配置された上部コア基板配線と，
前記第２のコア基板の上面に配置され，前記光半導体モジュールを搭載する電極と，
前記上部コア基板配線の上に積層された上部ビルドアップ配線と，
前記第１のコア基板の下面に配置された下部コア基板配線と，
前記下部コア基板配線の下に積層された下部ビルドアップ配線
とを備えることを特徴とする電気光配線基板。 - 第１のコア基板と前記第１のコア基板の上面に配置された光伝送部と前記光伝送部の上面に配置された第２のコア基板とを含むコア複合層と，
前記第１及び第２のコア基板と同一の材料からなるモジュール基板を有し，前記第２のコア基板の上面の一部の領域上に形成された電極上に搭載され，前記光伝送部と光接続された光半導体モジュールと，
前記第１のコア基板の下面及び前記第２のコア基板の上面の前記一部の領域以外の領域上に配置されたコア基板配線と，
前記コア基板配線に接続されたビルドアップ配線
とを備えることを特徴とする半導体装置。 - コア基板と前記コア基板の上面に配置された第１の光伝送部と前記コア基板の下面に配置された第２の光伝送部とを含むコア複合層と，
前記コア基板と同一の材料からなるモジュール基板を有し，前記コア基板の上面の一部の領域上に形成された電極上に搭載され，前記第１の光伝送部と光接続された光半導体モジュールと，
前記コア基板の上面の前記一部の領域以外の領域上及び前記コア基板の下面に配置されたコア基板配線と，
前記コア基板配線に接続されたビルドアップ配線
とを備えることを特徴とする半導体装置。 - コア基板と前記コア基板の中に埋め込まれた前記光伝送部とを含むコア複合層と，
前記コア基板と同一の材料からなるモジュール基板を有し，前記コア基板の上面の一部の領域上に形成された電極上に搭載され，前記光伝送部と光接続された光半導体モジュールと，
前記コア基板の下面及び前記コア基板の上面の前記一部の領域以外の領域上に配置されたコア基板配線と，
前記コア基板配線に接続されたビルドアップ配線
とを備えることを特徴とする半導体装置。 - 前記第１及び第２のコア基板は，ガラスエポキシ基板であることを特徴とする請求項２に記載の半導体装置。
- 前記コア基板は，ガラスエポキシ基板であることを特徴とする請求項３又は４に記載の半導体装置。
- 前記ビルドアップ配線に接続された半導体チップ若しくは半導体モジュールを更に備えることを特徴とする請求項２〜６のいずれか１項に記載の半導体装置。
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