JP4101062B2 - アナログ−デジタル変調器 - Google Patents
アナログ−デジタル変調器 Download PDFInfo
- Publication number
- JP4101062B2 JP4101062B2 JP2002586490A JP2002586490A JP4101062B2 JP 4101062 B2 JP4101062 B2 JP 4101062B2 JP 2002586490 A JP2002586490 A JP 2002586490A JP 2002586490 A JP2002586490 A JP 2002586490A JP 4101062 B2 JP4101062 B2 JP 4101062B2
- Authority
- JP
- Japan
- Prior art keywords
- integrator
- signal
- modulator
- analog
- output
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Images
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M3/00—Conversion of analogue values to or from differential modulation
- H03M3/30—Delta-sigma modulation
- H03M3/32—Delta-sigma modulation with special provisions or arrangements for power saving, e.g. by allowing a sleep mode, using lower supply voltage for downstream stages, using multiple clock domains, by selectively turning on stages when needed
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M3/00—Conversion of analogue values to or from differential modulation
- H03M3/30—Delta-sigma modulation
- H03M3/39—Structural details of delta-sigma modulators, e.g. incremental delta-sigma modulators
- H03M3/412—Structural details of delta-sigma modulators, e.g. incremental delta-sigma modulators characterised by the number of quantisers and their type and resolution
- H03M3/422—Structural details of delta-sigma modulators, e.g. incremental delta-sigma modulators characterised by the number of quantisers and their type and resolution having one quantiser only
- H03M3/424—Structural details of delta-sigma modulators, e.g. incremental delta-sigma modulators characterised by the number of quantisers and their type and resolution having one quantiser only the quantiser being a multiple bit one
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M3/00—Conversion of analogue values to or from differential modulation
- H03M3/30—Delta-sigma modulation
- H03M3/39—Structural details of delta-sigma modulators, e.g. incremental delta-sigma modulators
- H03M3/436—Structural details of delta-sigma modulators, e.g. incremental delta-sigma modulators characterised by the order of the loop filter, e.g. error feedback type
- H03M3/438—Structural details of delta-sigma modulators, e.g. incremental delta-sigma modulators characterised by the order of the loop filter, e.g. error feedback type the modulator having a higher order loop filter in the feedforward path
- H03M3/44—Structural details of delta-sigma modulators, e.g. incremental delta-sigma modulators characterised by the order of the loop filter, e.g. error feedback type the modulator having a higher order loop filter in the feedforward path with provisions for rendering the modulator inherently stable
- H03M3/446—Structural details of delta-sigma modulators, e.g. incremental delta-sigma modulators characterised by the order of the loop filter, e.g. error feedback type the modulator having a higher order loop filter in the feedforward path with provisions for rendering the modulator inherently stable by a particular choice of poles or zeroes in the z-plane, e.g. by positioning zeroes outside the unit circle, i.e. causing the modulator to operate in a chaotic regime
- H03M3/448—Structural details of delta-sigma modulators, e.g. incremental delta-sigma modulators characterised by the order of the loop filter, e.g. error feedback type the modulator having a higher order loop filter in the feedforward path with provisions for rendering the modulator inherently stable by a particular choice of poles or zeroes in the z-plane, e.g. by positioning zeroes outside the unit circle, i.e. causing the modulator to operate in a chaotic regime by removing part of the zeroes, e.g. using local feedback loops
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M3/00—Conversion of analogue values to or from differential modulation
- H03M3/30—Delta-sigma modulation
- H03M3/39—Structural details of delta-sigma modulators, e.g. incremental delta-sigma modulators
- H03M3/436—Structural details of delta-sigma modulators, e.g. incremental delta-sigma modulators characterised by the order of the loop filter, e.g. error feedback type
- H03M3/438—Structural details of delta-sigma modulators, e.g. incremental delta-sigma modulators characterised by the order of the loop filter, e.g. error feedback type the modulator having a higher order loop filter in the feedforward path
- H03M3/452—Structural details of delta-sigma modulators, e.g. incremental delta-sigma modulators characterised by the order of the loop filter, e.g. error feedback type the modulator having a higher order loop filter in the feedforward path with weighted feedforward summation, i.e. with feedforward paths from more than one filter stage to the quantiser input
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M3/00—Conversion of analogue values to or from differential modulation
- H03M3/30—Delta-sigma modulation
- H03M3/39—Structural details of delta-sigma modulators, e.g. incremental delta-sigma modulators
- H03M3/436—Structural details of delta-sigma modulators, e.g. incremental delta-sigma modulators characterised by the order of the loop filter, e.g. error feedback type
- H03M3/438—Structural details of delta-sigma modulators, e.g. incremental delta-sigma modulators characterised by the order of the loop filter, e.g. error feedback type the modulator having a higher order loop filter in the feedforward path
- H03M3/454—Structural details of delta-sigma modulators, e.g. incremental delta-sigma modulators characterised by the order of the loop filter, e.g. error feedback type the modulator having a higher order loop filter in the feedforward path with distributed feedback, i.e. with feedback paths from the quantiser output to more than one filter stage
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Compression, Expansion, Code Conversion, And Decoders (AREA)
- Analogue/Digital Conversion (AREA)
- Transmitters (AREA)
- Amplifiers (AREA)
Description
本願は、本願と同じ日に同時に特許出願として出願された、タイトルが「METHOD AND SYSTEM FOR OPERATING TWO OR MORE DYNAMIC ELEMENT MATCHING(DEM) COMPONENTS WITH DIFFERENT POWER SUPPLIES FOR A DELTA−SIGMA MODULATOR OF AN ANALOG−TO−DIGITAL CONVERTER」(代理人明細書番号1103−CA)である米国特許出願に関連して相互参照する。本特許出願はまた、Allenらにより2000年6月9日に出願された、タイトルが「VOLTAGE LEVEL SHIFTER」(代理人明細書番号1039−EP)(以降、Allenらの特許出願として参照する)である同時係属中の米国特許出願番号09/591,124号(テキサス州オースティンのCIRRUS LOGIC,INCに譲渡されている)を相互参照する。Allenらの特許出願は、本明細書中に全体的に参照として援用される。
本願は、概して、アナログ−デジタルコンバータに関し、詳細には、アナログ−デジタル(「A/D」)コンバータのための変調器に関する。さらに詳細には、本発明は、A/Dデルタ−シグマ変調器の異なる電力供給を用いる2つ以上の積分増幅器を動作するための方法およびシステムに関する。
アナログ−デジタルコンバータ(ADC)は、デジタル動作および/または保存のため、アナログ信号からデジタル信号へ変換するために使用される。デルタ−シグマ変調器は、アナログ−デジタルコンバータに対するアナログ入力信号をデジタル化するように動作される。アナログ−デジタル(「A/D」)コンバータのデルタ−シグマ変調器は、共に連結している、少なくとも積分器、総和回路、および量子化器を備える。積分器は、入力信号について積分動作を実行し、総和回路は、積分器からの積分された信号を加算する。いくつかのデルタ−シグマ変調器は、積分の複数の段階を提供する多重積分器を有する。量子化器は、デジタル化した信号を提供するために総和回路から足された出力を量子化するように動作する。
アナログ−デジタル(「A/D」)コンバータの変調器の異なる電力供給を有する2つ以上の積分増幅器を動作させる方法およびシステムが開示される。第1に、上流積分器は、1つの電力供給を備えて動作し、他の下流積分器(単数または複数)は、少なくとも別の電力供給を備えて動作する。変調器は、決定され、かつ、設定された値を有する係数ゲインを持つ増幅器を有し、故に、少なくとも別の積分器についての電圧レベルは動作中および出力限界内に維持される。積分キャパシタが1つの積分器について小さくさせられ得るように、第1の積分器の積分係数ゲインk1は、十分大きい値を有するよう設定される。第1の積分器からの出力電圧が第2の積分器の動作領域内の電圧値まで十分に低減されるように、第2の積分器の別の積分係数ゲインk2は、十分に小さい値を有するよう設定される。
アナログ−デジタル(「A/D」)コンバータのための変調器の異なる電力供給を有する2つ以上の積分増幅器が動作するための方法およびシステムが記載される。上流積分器である第1の積分器は、1つの電力供給を用いて動作し、他の下流積分器(単数または複数)は、少なくとも別の電力供給を用いて動作する。変調器の係数は、信号の電力か下流積分器(単数または複数)の動作領域内にあるように、下流積分器(単数または複数)の前のゲイン(単数または複数)が信号の電圧を十分に低減させるように設計される。
Claims (16)
- アナログ−デジタルコンバータのための変調器であって、
該変調器は、
電力供給によって駆動される積分器であって、アナログ信号を受信し、積分する積分器と、
該積分器に結合された少なくとも1つの別の積分器であって、該電力供給とは異なる電源を供給する少なくとも1つの別の電力供給によって駆動される少なくとも1つの別の積分器と、
該積分器および該少なくとも1つの別の積分器に結合された加算回路であって、該積分器の出力信号と該少なくとも1つの別の積分器の出力信号とを加算する加算回路と、
該加算回路に結合された量子化器であって、該加算回路の加算された出力をデジタル化された信号に量子化し、該デジタル化された信号は、出力信号として出力される、量子化器と
を備え、
該量子化器の量子化された出力信号は、少なくとも該積分器にフィードバックされ、
該少なくとも1つの別の積分器は、該アナログ信号を積分し、
該加算回路は、該積分器の出力信号および該少なくとも1つの別の積分器の出力信号に該アナログ信号をさらに加算し、
該積分器および該少なくとも1つの別の積分器のそれぞれは、デジタル−アナログコンバータをさらに含み、該デジタル−アナログコンバータは、該量子化器から該デジタル化された信号を受信し、該デジタル化された信号を別のアナログ信号に変換する、変調器。 - 各々のデジタル−アナログコンバータに結合されたダイナミックエレメントマッチングシステムをさらに備え、該ダイナミックエレメントマッチングシステムは、前記デジタル化された出力信号を受信し、該デジタル−アナログコンバータのコンポーネントの使用をトラッキングし、該デジタルーアナログコンバータの動作を線形化するように構成されている、請求項1に記載の変調器。
- 値を有する係数ゲインを有する増幅器をさらに備え、該増幅器は、変調器コンポーネントに結合されており、該係数ゲインは、前記積分器および前記少なくとも1つの別の積分器の電圧レベルが動作および出力限界内に維持されるように決定され、設定されている、請求項1に記載の変調器。
- 該積分器の積分係数ゲインk1は、積分キャパシタが前記積分器に対して小さくされ得るように、十分に大きい値を有するように設定されている、請求項3に記載の変調器。
- 前記少なくとも1つの別の積分器のうちの第2の積分器の第2の積分係数ゲインk2は、前記積分器からの出力電圧が該第2の積分器の動作レンジ内の電圧値まで十分に低減されるように、十分に小さい値を有するように設定されており、該電圧値は、該第2の積分器に入力される、請求項4に記載の変調器。
- 前記第2の積分係数ゲインk2は、k1*k2*f2*aq*b1に等しいC2によって決定され、k1は第1の積分係数ゲインであり、k2は第2の積分係数ゲインであり、f2は前記第2の積分器のフィードフォワード係数ゲインであり、aqは前記量子化器のゲインであり、b1は前記積分器のフィードバックゲインであり、C2はノイズ伝達関数によって選択された値であり、b1、k1、aqは前記変調器の回路制約によって決定され、固定されている、請求項5に記載の変調器。
- 前記k2およびf2の値は、前記第2の積分器の最大出力電圧が該第2の積分器の最大動作電圧よりも少しだけ低い最大値に設定されるように、それぞれの値に調整され、設定されており、これにより、該第2の積分器のフィードフォワード係数ゲインを有する増幅効果が生じ、前記量子化器が、該第2の積分器において生じたエラーに対してさらに感度が良くなる、請求項6に記載の変調器。
- 請求項1〜7にいずれかに記載の少なくとも1つの変調器と、
該少なくとも1つの変調器に結合された少なくとも1つの間引きフィルタであって、該 デジタル化された出力信号からオーバーサンプリングされた信号部分をダウンサンプリングし、フィルタリングする少なくとも1つの間引きフィルタと
を備えた、アナログ−デジタルコンバータチップ。 - 前記少なくとも1つの間引きフィルタに結合されたシリアルポートをさらに備え、該シリアルポートは、前記少なくとも1つの間引きフィルタから前記デジタル化された出力信号を受信し、該デジタル化された信号を出力する、請求項8に記載のアナログ−デジタルコンバータチップ。
- アナログ−デジタルコンバータの信号を変調する方法であって、
該方法は、
電力供給によって駆動される積分器によって、アナログ信号を積分するステップと、
該電力供給とは異なる電源を供給する少なくとも1つの別の電力供給によって駆動される少なくとも1つの別の積分器によって、該アナログ信号を積分するステップと、
加算回路によって、該アナログ信号と、該積分器および該少なくとも1つの別の積分器の出力とを加算するステップと、
量子化器によって、該加算回路の加算された出力をデジタル化された信号に量子化するステップであって、該デジタル化された信号は、デジタル化された出力信号として出力され、該積分器にフィードバックされる、ステップと、
該積分器および該少なくとも1つの別の積分器に結合された複数のデジタル−アナログコンバータによって、該量子化器からフィードバックされた該デジタル化された出力信号を受信するステップと、
該複数のデジタル−アナログコンバータのそれぞれによって、該デジタル化された出力信号を別のアナログ信号に変換するステップと
を包含する、方法。 - 複数のダイナミックエレメントマッチングシステムによって、前記デジタル化された出力信号を受信するステップであって、デジタル−アナログコンバータが、該複数のダイナミックエレメントマッチングシステムのそれぞれに結合されている、ステップと、
該複数のダイナミックエレメントマッチングシステムのそれぞれによって、該複数のデジタル−アナログコンバータのコンポーネントの使用をトラッキングするステップと、
該ダイナミックエレメントマッチングシステムによって、それぞれのデジタル−アナログコンバータの動作を線形化するステップと
をさらに包含する、請求項10に記載の方法。 - 前記積分器および前記少なくとも1つの別の積分器の電圧レベルが動作および出力限界内に維持されるように、変調器コンポーネントの係数ゲインの値を決定し、設定するステップをさらに包含する、請求項11に記載の方法。
- 積分キャパシタが前記積分器に対して小さくされ得るように、十分に大きな値を有するように該積分器の積分係数ゲインk1を設定するステップをさらに包含する、請求項12に記載の方法。
- 該積分器からの出力電圧が該第2の積分器の動作レンジ内の電圧値まで十分に低減されるように、十分に小さい値を有するように前記少なくとも1つの別の積分器のうちの第2の積分器の第2の積分係数ゲインk2を設定するステップをさらに包含し、該電圧値は該第2の積分器に入力される、請求項13に記載の方法。
- k1 * k2 * f2 * aq * b1に等しいC2によって前記第2の積分係数ゲインk2を決定するステップをさらに包含し、k1は第1の積分係数ゲインであり、k2は第2の積分係数ゲインであり、f2は前記第2の積分器のフィードフォワード係数ゲインであり、aqは前記量子化器のゲインであり、b1は前記積分器のフィードバックゲインであり、C2はノイズ伝達関数によって選択された値であり、b1、k1、aqは前記変調器の回路制約によって決定され、固定されている、請求項14に記載の方法。
- 前記第2の積分器の最大出力電圧が該第2の積分器の最大動作電圧より少し小さい最大値に設定されるように、前記k2およびf2の値をそれぞれの値に調整し、設定するステップをさらに包含し、それにより、該第2の積分器のフィードフォワード係数ゲインを有する増幅効果が生じ、前記量子化器が、該第2の積分器において生じたエラーに対してさらに感度が良くなる、請求項15に記載の方法。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US09/843,393 US6400297B1 (en) | 2001-04-26 | 2001-04-26 | Method and system for operating two or more integrators with different power supplies for an analog-to-digital delta-sigma modulator |
PCT/US2002/013098 WO2002089316A2 (en) | 2001-04-26 | 2002-04-25 | Analog to digital modulator |
Related Child Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2007332967A Division JP2008092606A (ja) | 2001-04-26 | 2007-12-25 | アナログ−デジタル変調器 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2004525580A JP2004525580A (ja) | 2004-08-19 |
JP4101062B2 true JP4101062B2 (ja) | 2008-06-11 |
Family
ID=25289838
Family Applications (2)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2002586490A Expired - Lifetime JP4101062B2 (ja) | 2001-04-26 | 2002-04-25 | アナログ−デジタル変調器 |
JP2007332967A Pending JP2008092606A (ja) | 2001-04-26 | 2007-12-25 | アナログ−デジタル変調器 |
Family Applications After (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2007332967A Pending JP2008092606A (ja) | 2001-04-26 | 2007-12-25 | アナログ−デジタル変調器 |
Country Status (7)
Country | Link |
---|---|
US (1) | US6400297B1 (ja) |
EP (1) | EP1384327B1 (ja) |
JP (2) | JP4101062B2 (ja) |
AT (1) | ATE375628T1 (ja) |
AU (1) | AU2002259008A1 (ja) |
DE (1) | DE60222880T2 (ja) |
WO (1) | WO2002089316A2 (ja) |
Families Citing this family (19)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7123177B2 (en) * | 2000-11-17 | 2006-10-17 | Broadcom Corporation | System and method for stabilizing high order sigma delta modulators |
US6670902B1 (en) * | 2002-06-04 | 2003-12-30 | Cirrus Logic, Inc. | Delta-sigma modulators with improved noise performance |
US6940438B2 (en) * | 2004-01-28 | 2005-09-06 | Texas Instruments Incorporated | Method and circuit for reducing quantizer input/output swing in a sigma-delta modulator |
US20050266805A1 (en) * | 2004-05-28 | 2005-12-01 | Jensen Henrik T | Digital delta sigma modulator and applications thereof |
WO2006024317A1 (de) * | 2004-09-02 | 2006-03-09 | Infineon Technologies Ag | Sigma-delta-analog-digital-wandler für eine xdsl-multistandard-eingangsstufe |
DE102006002901B4 (de) * | 2006-01-20 | 2013-03-07 | Infineon Technologies Ag | Multibit-Sigma-Delta-Wandler |
US7215270B1 (en) * | 2006-04-10 | 2007-05-08 | Intrinsix Corp. | Sigma-delta modulator having selectable OSR with optimal resonator coefficient |
US7420493B2 (en) * | 2007-01-10 | 2008-09-02 | Texas Instruments Incorporated | Extended range delta-sigma modulator and delta-sigma power converter |
JP2008172412A (ja) * | 2007-01-10 | 2008-07-24 | Sharp Corp | Δς型ad変換器 |
US7636056B2 (en) * | 2007-05-22 | 2009-12-22 | Panasonic Corporation | Delta sigma modulator operating with different power source voltages |
US7532137B2 (en) * | 2007-05-29 | 2009-05-12 | Infineon Technologies Ag | Filter with capacitive forward coupling with a quantizer operating in scanning and conversion phases |
DE102008024897B3 (de) * | 2008-05-28 | 2010-01-07 | Austriamicrosystems Ag | Sigma-Delta-Wandler und Verfahren zur Signalverarbeitung |
US8120518B2 (en) * | 2010-06-14 | 2012-02-21 | Koren Advanced Institute of Science and Technology | Digital feedforward sigma-delta modulator in analog-to-digital converter and modulation method thereof |
US9628106B1 (en) | 2014-01-24 | 2017-04-18 | Avnera Corporation | Analog to digital converters with oversampling |
JP6159296B2 (ja) * | 2014-06-16 | 2017-07-05 | 旭化成エレクトロニクス株式会社 | ホールセンサ及びホール起電力検出方法 |
CN105049052A (zh) * | 2015-06-19 | 2015-11-11 | 深圳市芯海科技有限公司 | 带温度补偿功能的三角积分模数转换器 |
CN110244623A (zh) * | 2019-06-19 | 2019-09-17 | 深圳市捷美瑞科技有限公司 | 医用诊察和监护器械、电路及其控制芯片 |
CN111338596B (zh) * | 2020-02-21 | 2023-04-11 | 北京瑞森新谱科技股份有限公司 | 一种高动态范围声卡模拟信号数据采集***和方法 |
US11821731B2 (en) * | 2020-08-19 | 2023-11-21 | Invensense, Inc. | Minimizing a delay of a capacitance-to-voltage converter of a gyroscope by including such converter within a bandpass sigma-delta analog-to-digital converter of the gyroscope |
Family Cites Families (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5392042A (en) * | 1993-08-05 | 1995-02-21 | Martin Marietta Corporation | Sigma-delta analog-to-digital converter with filtration having controlled pole-zero locations, and apparatus therefor |
JPH08330967A (ja) * | 1995-06-01 | 1996-12-13 | Matsushita Electric Ind Co Ltd | デルタ・シグマ変調回路 |
US5818374A (en) * | 1996-05-08 | 1998-10-06 | Telefonaktiebolaget Lm Ericsson | Switched current delta-sigma modulator |
JP2000078015A (ja) * | 1998-09-02 | 2000-03-14 | Asahi Kasei Microsystems Kk | マルチビット型d/a変換器及びデルタシグマ型a/d変換器 |
EP1161794A1 (en) * | 1999-03-16 | 2001-12-12 | AudioLogic, Incorporated | Power supply compensation for noise shaped, digital amplifiers |
JP3516887B2 (ja) * | 1999-08-31 | 2004-04-05 | 日本電信電話株式会社 | ノイズシェーピング方法および回路 |
US6369729B1 (en) * | 1999-10-08 | 2002-04-09 | Cirrus Logic, Inc. | Common mode shift in downstream integrators of high order delta sigma modulators |
-
2001
- 2001-04-26 US US09/843,393 patent/US6400297B1/en not_active Expired - Lifetime
-
2002
- 2002-04-25 JP JP2002586490A patent/JP4101062B2/ja not_active Expired - Lifetime
- 2002-04-25 EP EP02728988A patent/EP1384327B1/en not_active Expired - Lifetime
- 2002-04-25 AU AU2002259008A patent/AU2002259008A1/en not_active Abandoned
- 2002-04-25 DE DE60222880T patent/DE60222880T2/de not_active Expired - Lifetime
- 2002-04-25 AT AT02728988T patent/ATE375628T1/de not_active IP Right Cessation
- 2002-04-25 WO PCT/US2002/013098 patent/WO2002089316A2/en active IP Right Grant
-
2007
- 2007-12-25 JP JP2007332967A patent/JP2008092606A/ja active Pending
Also Published As
Publication number | Publication date |
---|---|
AU2002259008A1 (en) | 2002-11-11 |
DE60222880T2 (de) | 2008-07-17 |
EP1384327B1 (en) | 2007-10-10 |
EP1384327A4 (en) | 2005-12-07 |
JP2008092606A (ja) | 2008-04-17 |
ATE375628T1 (de) | 2007-10-15 |
JP2004525580A (ja) | 2004-08-19 |
US6400297B1 (en) | 2002-06-04 |
DE60222880D1 (de) | 2007-11-22 |
EP1384327A2 (en) | 2004-01-28 |
WO2002089316A2 (en) | 2002-11-07 |
WO2002089316A3 (en) | 2003-03-13 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP2008092606A (ja) | アナログ−デジタル変調器 | |
US6570519B1 (en) | Switched-capacitor summer circuits and methods and systems using the same | |
US7049990B2 (en) | Single loop feed-forward modulator with summing flash quantizer and multi-bit feedback | |
US7446686B2 (en) | Incremental delta-sigma data converters with improved stability over wide input voltage ranges | |
US7102557B1 (en) | Switched capacitor DAC | |
US6873276B2 (en) | Delta-sigma modulators with improved noise performance | |
US8325074B2 (en) | Method and circuit for continuous-time delta-sigma DAC with reduced noise | |
US6496128B2 (en) | Sigma-delta analog-to-digital converter array | |
US7525464B2 (en) | Sigma-delta modulator with DAC resolution less than ADC resolution | |
US6201835B1 (en) | Frequency-shaped pseudo-random chopper stabilization circuit and method for delta-sigma modulator | |
US5818374A (en) | Switched current delta-sigma modulator | |
US7365668B2 (en) | Continuous-time delta-sigma analog digital converter having operational amplifiers | |
JPH09510056A (ja) | ディジタル論理ゲートコアを有するシグマ−デルタ変換器 | |
Jiang et al. | A 14-bit delta-sigma ADC with 8/spl times/OSR and 4-MHz conversion bandwidth in a 0.18-/spl mu/m CMOS process | |
JP3407871B2 (ja) | アナログデジタル混在δς変調器 | |
JP2010171484A (ja) | 半導体集積回路装置 | |
KR100196518B1 (ko) | 오디오용 델타-시그마 변조기 | |
US9013342B2 (en) | Low-power sigma-delta converter | |
US9692444B1 (en) | Neutralizing voltage kickback in a switched capacitor based data converter | |
Maghari et al. | Mixed-order sturdy MASH Δ-Σ modulator | |
US7423566B2 (en) | Sigma-delta modulator using a passive filter | |
Temes et al. | Incremental data converters | |
US11621722B2 (en) | Multi quantizer loops for delta-sigma converters | |
KR950002297B1 (ko) | 시그마-델타 아날로그/디지탈 변환기 | |
US20230060505A1 (en) | Techniques to reduce quantization noise in delta sigma converters |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20050422 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20070914 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20070925 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20071225 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20080229 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20080318 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110328 Year of fee payment: 3 |
|
R150 | Certificate of patent or registration of utility model |
Ref document number: 4101062 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120328 Year of fee payment: 4 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130328 Year of fee payment: 5 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130328 Year of fee payment: 5 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140328 Year of fee payment: 6 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
EXPY | Cancellation because of completion of term |