JP4099343B2 - 半導体装置 - Google Patents
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Description
【発明の属する技術分野】
この発明は、高周波増幅用のFETなどの半導体装置に関するものである。
【0002】
【従来の技術】
電力増幅器におけるゲート電流(Igs)の高周波入力電力の依存性を図1に示している。入力電力Pより大きくなると、ゲート電流が流れ始めるため、そのPより大きな電力が入力されると、トランジスタが劣化する。また、Pより大きな入力電力ではトランジスタの線形性が損なわれる。なお、この例はFETを用いた電力増幅器であるが、逓倍器や周波数変換器においても同じことがいえる。また、基本素子はFETに限らない。
【0003】
図2は、特開平8-172188号公報に開示された保護回路を示し、その動作説明を同公報から引用する。
「半導体装置10は、ゲート端、ソース端、ドレイン端および基板が、それぞれ測定用の外部端子12、14、16、18に接続されたN型MOSトランジスタ20と、入力端が接地され、出力端がN型MOSトランジスタ20のゲート端12に接続されたPN接合ダイオード22と、同一方向に直列接続され、その入力端がN型MOSトランジスタ20のゲート端12に接続され、出力端が接地された複数個のPN接合ダイオード24とを有する。ここで、PN接合ダイオード22および24は、モニター用トランジスタであるN型MOSトランジスタ20を保護するための保護回路である。なお、説明を容易にするために、PN接合ダイオード22の順方向降下電圧は0Vであるとして以下の説明を続ける。
【0004】
この半導体装置10において、N型MOSトランジスタ20のゲート端の外部端子12に接地電圧よりも小さい電圧が印加されるとPN接合ダイオード22がオンし、接地側からPN接合ダイオード22を通してゲート端の外部端子12側へ電流が放電されるため、N型MOSトランジスタ20のゲート端は接地電圧に固定される。同様に、N型MOSトランジスタ20のゲート端の外部端子12に、PN接合ダイオード24の順方向降下電圧よりも大きい電圧が印加されるとPN接合ダイオード24がオンし、ゲート端の外部端子12側からPN接合ダイオード24を通して接地側へ電流が放電されるため、N型MOSトランジスタ20のゲート端はPN接合ダイオード24の順方向降下電圧に固定される。
【0005】
このように、N型MOSトランジスタ20のゲート端に保護回路を備えることにより、PN接合ダイオード22、24を通して電流を放電することができる。従って、N型MOSトランジスタ20のゲート端の電圧が、接地電圧からPN接合ダイオード24の順方向降下電圧の範囲にクランプされるため、PN接合ダイオード24の個数を適宜選択し、その順方向降下電圧をN型MOSトランジスタ20のゲート酸化膜の耐圧よりも小さくすることにより、モニター用トランジスタであるN型MOSトランジスタ20を保護することができる。また、N型MOSトランジスタ20のゲート端は、接地電圧からPN接合ダイオード24の順方向降下電圧の範囲で変化させることができるため、N型MOSトランジスタ20の電気的測定を何ら問題なく行うことができる。」
【0006】
又、特開平6-21356号公報にも、ゲートにダイオードを接続したMOSトランジスタの保護回路が開示されている。
【0007】
【発明が解決しようとする課題】
しかしながらこれらの公報はいずれも過大な入力電圧に対する保護であり、しかもその信号は直流電圧もしくは数KHz程度の過渡信号であり、0.1GHz〜100GHzのごとき高周波の過大入力電力(パワー)に対する保護ではなかった。
【0008】
この発明は、FETなどの素子を過大な入力電力から保護できる半導体装置を提供するものである。
【0009】
【課題を解決するための手段】
請求項1の発明は、印加された高周波電力の増大に伴いインピーダンスが低下する回路を半導体装置の入力部に接続して過大入力に対する保護を行うことを特徴とする。回路としては、ダイオードの逆並列接続した簡単なもので実現できる。
【0010】
【発明の実施の形態】
図3は、ダイオードの逆並列接続によるダイオード対(APDP:Anti-Parallel-Diode-Pair)の片側に50Ωの抵抗を接続したものであり、その一方の端子から1Hzの高周波を印加し、その入力電力を0mWから40mWまで大きくしたときに、その端子でのインピーダンスZの変化を測定した。その測定結果を図4に示す。この図4のチャートは、横軸が抵抗R値の軸で縦軸はリアクトル成分Xを示す複素平面になっている。
【0011】
このチャートからわかるように、入力電力が増大すると、インピーダンスが低下するという特性を持っていることがわかる(純抵抗50Ωに近づく、つまり、APDP自身のインピーダンスが次第に小さくなる)。0.1〜100GHzの高周波の場合でも同じような傾向を示す。
【0012】
従って、保護しようとするトランジスタのゲートにAPDPを接続しておけば、ゲートへの入力電力が大きくなれば、APDPのインピーダンスが小さくなり、そのAPDPに流れる電力が増加する分、ゲートへの入力が低減され、トランジスタの保護回路として機能する。その保護回路は、入力電力の増大によりインピーダンスが低下するものであれば、APDPに限定されない。
【0013】
実施形態1
図5にこの発明の第1の実施形態を示す。トランジスタ1のゲートと入力端子INとの間にDC電流阻止用のコンデンサ2が接続され、そして入力端子INとGNDとの間に、保護回路として2個のダイオード3を逆並列接続したAPDPが挿入される。
【0014】
このように、入力電力が増大するにつれてインピーダンスが低下するAPDPをゲートに接続しておけば、入力電力が大きくなったとき、APDPのインピーダンスが小さくなることにより、入力の一部がAPDPを通じてGNDに流れ、トランジスタ1の入力電力が低減され、トランジスタが過大入力から保護される。
【0015】
実施形態2
図6に示した第2の実施形態では、図5で示したAPDPを2段に接続している。このようにAPDPを2段にすれば、この個所でのインピーダンスが図5の場合の2倍となり、ゲートへの供給入力も変化する。従って、2段または3段以上に接続することにより、ゲート入力を調整することができ、図1のゲート電流が流れ始める入力電力Pを随意に変更できる。
【0016】
実施形態3
図7に示した第3の実施形態では、図6の場合と同様にAPDPのを2段に接続しているが、その2つのAPDPの接続点にバイアスを印加するためのバイアス印加端子Xを設けている。このバイアス印加端子Xに所望のバイアスを印加することにより、これらのAPDPに流れようとする電力を随意に可変でき、よって、ゲートへの入力を自在に調節できる。この回路によれば、チップ作製後でも入力調整が可能である。
【0017】
実施形態4
図8に示した第4の実施形態では、ダイオード2個ずつ逆並列接続(つまり2個のAPDPを並列に接続)したもの(APDP_X2と記す)となっている。これにより、ダイオード3のアノード幅が実質的に変わることにより、このAPDP_X2に流れる電力が変化し、よって、ゲートへの入力を調節できる。
【0018】
実施形態5
図9に示した第5の実施形態では、APDPの入力端と入力端子INとの間に挿入したコンデンサ5と、前記入力端とGNDとの間に接続した電流パス用のインダクタ6とによる入力整合回路を形成している。この入力整合回路の形成により、APDPに流れる電力を加減でき、よって、ゲートへの入力を調節できる。
【0019】
実施形態6
図10に示した第6の実施形態では、2つのダイオード3と2つのコンデンサでブリッジ化したもの(APDP_BGと記す)とし、そして、他の2つの節をバイアス印加端子Y1、Y2としている。これらのバイアス印加端子Y1、Y2に所望のバイアスを印加することにより、これらのAPDPに流れようとする電力を随意に可変でき、よって、ゲートへの入力を自在に調節できる。この回路ではチップ作製後でも入力調整が可能である。
【0020】
実施形態7
上述した各回路は、増幅素子への組み込み用の保護回路として用いたが、単独の保護回路として使用することもできる。
【0021】
【発明の効果】
請求項1の発明は、印加された高周波電力の増大に伴いインピーダンスが低下する回路を半導体装置の入力部に接続したので、その入力部へ入力が過大になったとき、前記回路が低インピーダンス化して、入力の一部がその回路に流入する結果、半導体装置を過大入力から保護でき、また、入出力関係の線形性を維持できる。
【0022】
請求項2の発明は、上記回路としてダイオードの逆並列接続したもので実現したもので、極めて簡単な構成でかつ安価にして半導体装置を保護できる。
【0023】
請求項3の発明では、上記回路を多段に接続したので、その段数に応じて上記入力部への入力を調整することができる。
【0024】
請求項4の発明は、多段に接続した上記回路間の接続点にバイアス印加端子を設けたので、チップ作製後においても、その端子に印加したバイアスの大きさに応じて上記回路に流入する電力を加減して半導体装置を保護に自在に設定することができる。
【0025】
請求項5の発明は、上記回路に用いたダイオードのアノード幅を変えるようにしたので、回路に流入する電力を加減でき、よって、半導体装置を保護に自在に設定することができる。
【0026】
請求項6の発明は、上記回路に対する電流パス用のインダクタおよびDC阻止用コンデンサからなる入力整合回路を併用したので、半導体装置を更に高い自由度で保護することができる。
【0027】
請求項7の発明は、上記回路に用いたダイオードのそれぞれにバイアス印加端子を設けたので、チップ作製後においても、その端子に印加したバイアスの大きさに応じて上記回路に流入する電力を加減して半導体装置を保護に自在に設定することができる。
【図面の簡単な説明】
【図1】 高周波入力電力の変化に対するゲート電流(Igs)の変化を示した図
【図2】 公報に開示された保護回路図
【図3】 APDPのインピーダンスを測定するために用いた回路構成の図
【図4】 図3の回路で測定されたAPDPのインピーダンス変化図
【図5】 本発明の第1の実施形態を示した半導体装置の回路図
【図6】 本発明の第2の実施形態を示した半導体装置の回路図
【図7】 本発明の第3の実施形態を示した半導体装置の回路図
【図8】 本発明の第4の実施形態を示した半導体装置の回路図
【図9】 本発明の第5の実施形態を示した半導体装置の回路図
【図10】 本発明の第6の実施形態を示した半導体装置の回路図
【符号の説明】
1 トランジスタ、2 コンデンサ、3 ダイオード、5 コンデンサ、6 リアクトル、APDP ダイオード対
Claims (7)
- 半導体素子を含む半導体装置であって、
上記半導体素子の入力端子に接続される直流阻止用のコンデンサと、
印加された高周波電力の増大に伴いインピーダンスが低下する回路であって、上記コンデンサの入力側と接地との間に接続される回路と
を備えることを特徴とする半導体装置。 - 上記回路は、逆並列接続されたダイオード対である請求項1記載の半導体装置。
- 上記回路を多段に接続して上記半導体装置の入力部への入力を調整する請求項2記載の半導体装置。
- 多段に接続した上記回路間の接続点にバイアス印加端子を設けた請求項3記載の半導体装置。
- 上記ダイオードのアノード幅を変えることにより、上記入力部への入力を調整する請求項2〜4のいずれかに記載の半導体装置。
- さらに、上記回路に接続される、接地されたインダクタおよび上記半導体装置の入力部に接続された第2のDC阻止用コンデンサとからなる入力整合回路を備える請求項2〜5のいずれかに記載の半導体装置。
- 上記回路の各ダイオードに対し、それぞれコンデンサを直列に挿入し、ダイオードとコンデンサとの接続点のそれぞれにバイアス印加端子を設けた請求項2に記載の半導体装置。
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