JP4095492B2 - 半導体装置 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims description 80
- 238000009792 diffusion process Methods 0.000 claims description 169
- 230000000903 blocking effect Effects 0.000 claims description 106
- 239000013078 crystal Substances 0.000 claims description 106
- 239000010408 film Substances 0.000 description 144
- 238000004519 manufacturing process Methods 0.000 description 24
- 239000000758 substrate Substances 0.000 description 24
- 239000012535 impurity Substances 0.000 description 17
- 239000002184 metal Substances 0.000 description 15
- 229910052751 metal Inorganic materials 0.000 description 15
- 238000005530 etching Methods 0.000 description 12
- 238000000034 method Methods 0.000 description 11
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 10
- 229920005591 polysilicon Polymers 0.000 description 10
- 239000000463 material Substances 0.000 description 9
- 230000002093 peripheral effect Effects 0.000 description 7
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 6
- 238000011084 recovery Methods 0.000 description 6
- 229910052710 silicon Inorganic materials 0.000 description 6
- 239000010703 silicon Substances 0.000 description 6
- 239000010409 thin film Substances 0.000 description 6
- 230000015556 catabolic process Effects 0.000 description 5
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 3
- 238000010586 diagram Methods 0.000 description 3
- 239000000945 filler Substances 0.000 description 3
- 238000010438 heat treatment Methods 0.000 description 3
- 239000012212 insulator Substances 0.000 description 3
- 238000000059 patterning Methods 0.000 description 3
- 230000001681 protective effect Effects 0.000 description 3
- 229910052814 silicon oxide Inorganic materials 0.000 description 3
- 230000003647 oxidation Effects 0.000 description 2
- 238000007254 oxidation reaction Methods 0.000 description 2
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 1
- 229910052581 Si3N4 Inorganic materials 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 229910052796 boron Inorganic materials 0.000 description 1
- 239000000969 carrier Substances 0.000 description 1
- 239000004020 conductor Substances 0.000 description 1
- 238000005520 cutting process Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000005684 electric field Effects 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 150000002739 metals Chemical class 0.000 description 1
- 150000004767 nitrides Chemical class 0.000 description 1
- 230000001590 oxidative effect Effects 0.000 description 1
- 238000004806 packaging method and process Methods 0.000 description 1
- 229920002120 photoresistant polymer Polymers 0.000 description 1
- 239000011347 resin Substances 0.000 description 1
- 229920005989 resin Polymers 0.000 description 1
- 238000007142 ring opening reaction Methods 0.000 description 1
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 1
- 238000004544 sputter deposition Methods 0.000 description 1
- 238000007740 vapor deposition Methods 0.000 description 1
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
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- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
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- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
- H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
- H01L29/7813—Vertical DMOS transistors, i.e. VDMOS transistors with trench gate electrode, e.g. UMOS transistors
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
- H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
- H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
- H01L29/0615—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
- H01L29/063—Reduced surface field [RESURF] pn-junction structures
- H01L29/0634—Multiple reduced surface field (multi-RESURF) structures, e.g. double RESURF, charge compensation, cool, superjunction (SJ), 3D-RESURF, composite buffer (CB) structures
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- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66674—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
- H01L29/66712—Vertical DMOS transistors, i.e. VDMOS transistors
- H01L29/66734—Vertical DMOS transistors, i.e. VDMOS transistors with a step of recessing the gate electrode, e.g. to form a trench gate electrode
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- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
- H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
- H01L29/7803—Vertical DMOS transistors, i.e. VDMOS transistors structurally associated with at least one other device
- H01L29/7806—Vertical DMOS transistors, i.e. VDMOS transistors structurally associated with at least one other device the other device being a Schottky barrier diode
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Description
【発明の属する技術分野】
本発明は半導体装置にかかり、特に、1チップ中にトランジスタとショットキーダイオートを含む半導体装置に関する。
【0002】
【従来の技術】
図40は従来技術のトランジスタ101の拡散構造を説明するための平面図であり、図41(a)、(b)は、そのI-I線とII-II線の切断面図である。
【0003】
このトランジスタ101はMOSFETであり、n+型のシリコン単結晶から成る単結晶基板111と、該単結晶基板111上にエピタキシャル成長によって形成され、n型のエピタキシャル層から成る単結晶層112とを有している。
【0004】
単結晶層112表面の略中央位置には、不純物拡散によって形成されたp型のベース拡散領域133が配置されており、そのベース拡散領域133を分断する位置に、細長の活性溝122aが複数本互いに平行に配置されている。
【0005】
ベース拡散領域133の内部であって各活性溝122aの片側又は両側に隣接する部分には、不純物拡散によってn+型のソース拡散領域139が配置されている。
【0006】
隣接するソース拡散領域139は、互いに所定間隔で対向して位置しており、その間には、不純物拡散によって形成されたp+型のオーミック領域138が配置されている。
【0007】
活性溝122aやベース拡散領域133の周囲には、幅が細く、四角リング形状のガード溝122bが複数本同心状に配置されている。従って、活性溝122aやベース拡散領域133は、複数のガード溝122bによって同心状に取り囲まれた状態になっている。
【0008】
各活性溝122aの内周の側面と底面にはゲート絶縁膜151が配置されている。このゲート絶縁膜151で囲まれた領域内は、ポリシリコン材料から成るゲート電極プラグ158が充填されている。
【0009】
ガード溝122bの内部には、ゲート絶縁膜151は配置されておらず、各ガード溝122bの内部は、エピタキシャル法によって成長されたp+型のシリコン単結晶から成るガード領域123が配置されている。
【0010】
ゲート電極プラグ158やガード領域123の上には、酸化膜157が配置されている。この酸化膜157は、パターニングにより、ソース拡散領域139とオーミック領域138の上の部分に開口が形成されており、ソース拡散領域139の一部表面とオーミック領域138の一部表面は、その開口底面に露出されている。
【0011】
それら露出した領域の表面と酸化膜157の表面にはソース電極膜161が形成されている。また、単結晶基板111の裏面には、金属薄膜から成るドレイン電極膜171が配置されている。
【0012】
ベース拡散領域133は、ソース拡散領域139よりも下方位置でゲート絶縁膜151に接触しており、ソース電極膜161とドレイン電極膜171の間に電圧を印加し、ベース拡散領域133と単結晶層112との間のpn接合を逆バイアスさせた状態で、ゲート電極プラグ158にしきい値電圧以上の電圧を印加すると、ベース拡散領域133のゲート絶縁膜151に接触している部分がn型に反転し、反転した層(反転層)によってソース拡散領域139と単結晶層112のn型の部分とが接続され、電流が流れる。
【0013】
逆に、ドレイン電極膜171とソース電極膜161間に上記と逆向きの電圧が印加されると、ベース拡散領域133と単結晶層112との間のpn接合が順バイアスされ、そのpn接合を通って電流が流れてしまう。
【0014】
その状態から、ドレイン電極膜171とソース電極膜161間に印加される電圧が反転され、ベース拡散領域133と単結晶層112との間のpn接合が逆バイアス状態に復帰しても、pn接合には、その逆方向回復時間の間電流が流れ続け、トランジスタ101が制御不能になってしまう。
【0015】
これを防止するために、ベース拡散領域133と単結晶層112との間のpn接合に対し、ショットキーダイオードを並列に外付けしていたが、コスト高になるため、解決が望まれている。
【先行技術文献1】
特表2002−538602号公報
【先行技術文献2】
特開平3−110867号公報
【0016】
【発明が解決しようとする課題】
本発明は上記半導体装置の不都合を解決するために創作されたものであり、その目的は、逆方向回復時間の短いトランジスタを提供することにある。
【0017】
【課題を解決するための手段】
請求項1記載の発明は、第一導電型の単結晶層と、前記単結晶層の内部の表面側に形成された第二導電型のベース拡散領域と、前記ベース拡散領域の内部の表面側に形成され、前記ドレイン領域とは非接触な第一導電型のソース拡散領域と、上部が前記ソース拡散領域に接触し、下部が前記単結晶層に接触し、中間部が前記ベース拡散領域に接触するゲート溝と、前記ゲート溝の少なくとも側面に形成されたゲート絶縁膜と、前記ゲート溝の内部に、前記ゲート絶縁膜と接触して配置されたゲート電極プラグと、前記単結晶層の表面側の部分で構成された整流領域と、前記整流領域を取り囲む逆阻止溝と、前記逆阻止溝内部に配置され、前記整流領域とpn接合を形成する第二導電型の逆阻止領域と、前記ソース拡散領域と前記整流領域に接触し、前記整流領域とショットキー接合を形成し、前記逆阻止領域とオーミック接合を形成する共通電極膜とを有する半導体装置である。請求項2記載の発明は、前記ゲート溝の底面下には、前記単結晶層とpn接合を形成する第二導電型の埋込領域が配置された請求項1記載の半導体装置である。
請求項3記載の発明は、前記逆阻止領域は前記ベース拡散領域と接触し、互いに電気的に接続された請求項1又は請求項2のいずれか1項記載の半導体装置である。
請求項4記載の発明は、同心状に配置され、前記ベース拡散領域と前記ゲート溝と前記逆阻止溝とを取り囲む複数のリング状のガード溝と、前記各ガード溝の内部に配置され、前記単結晶層とpn接合を形成する第二導電型のガード領域とを有する請求項1乃至請求項3のいずれか1項記載の半導体装置である。
請求項5記載の発明は、前記逆阻止溝は複数の整流領域をそれぞれ取り囲み、前記逆阻止溝の一部は、側面の両側が別々の前記整流領域に接触された請求項1乃至請求項4のいずれか1項記載の半導体装置である。
請求項6記載の発明は、逆阻止溝が交差する交差点には、三本以下の逆阻止溝が集中するように構成された請求項1乃至請求項5のいずれか1項記載の半導体装置である。
【0018】
本発明の半導体装置は、ゲート電極プラグにしきい値電圧以上の電圧を印加すると、ベース拡散領域のゲート絶縁膜と接触する部分に反転層が形成され、その反転層によって、ソース拡散領域とドレイン領域とが接続される。
【0019】
その電圧が、ベース拡散領域と、ドレイン領域との間のpn接合を逆バイアスする極性である場合には、ショットキー接合も逆バイアスされ、pn接合が順バイアスされる極性の場合には、ショットキー接合も順バイアスされる。
【0020】
ショットキー接合とpn接合は等価回路上、並列接続されており、ショットキー接合の順方向導通電圧はpn接合の順方向導通電圧よりも小さいため、pn接合には電流は流れず、整流領域を通り、ショットキー接合に電流が流れる。
【0021】
本発明の半導体装置では、整流領域は逆阻止領域によって取り囲まれており、整流領域内部は、逆阻止領域から広がった空乏層で満たされた状態になる。
【0022】
このとき、等価回路上は、逆バイアス状態のpn接合と逆バイアス状態のショットキー接合が直列接続された状態になる。
【0023】
その直列接続回路の耐圧は逆阻止領域と整流領域の間のpn接合の耐圧で決まるので、ショットキー接合の耐電圧よりも大きくなる。
【0024】
逆阻止溝は、主溝やガード溝と同じエッチング工程で形成されており、従って、各溝の深さは等しくなっている。主溝に充填された第二導電型の半導体充填物の上部が除去されてゲート溝が形成されている。従って、ゲート溝の底部には、充填物の残部から成り、ドレイン領域とpn接合を形成する埋込領域が位置している。
【0025】
また、平面形状が梯子状等の逆阻止溝によって単結晶層を複数の小領域に分割し、分割した各々の部分が整流領域になるようにすると、逆阻止溝の一部側面の両側は、別々の整流領域に接触するようになる。この場合、整流領域間に位置する逆阻止領域からも整流領域内に空乏層が広がるので、整流領域内が容易に空乏層で満たされる。
【0026】
このように単結晶層を複数の小領域に分割する場合、逆阻止領域の平面形状は格子状にできるが、格子状の場合、逆阻止領域溝が交差する交差点には、二本〜四本の逆阻止溝が集中してしまう。
【0027】
エピタキシャル成長で逆阻止領域を形成する場合、交差点に集中する逆阻止溝の本数が多いほど、交差点に逆阻阻止領域が成長しずらくなる。
【0028】
梯子状の場合、交差点には最大でも三本の逆阻止溝しか集中しないので、交差点が逆阻止領域で容易に充填される。
【0029】
【発明の実施の形態】
<概略構造>
以下で図面を参照しながら本発明の実施例について説明する。
本実施例及び後述する各実施例では、第一導電型がn型であれば第二導電型はp型であり、第一導電型がp型であれば第二導電型はn型である。本発明にはその両方の場合が含まれる。
【0030】
本発明のトランジスタは、活性領域と、活性領域を取り囲む耐圧領域とで構成されている。
【0031】
図31は、本発明の一例の半導体装置1の活性領域の拡散構造を示す平面図であり、その活性領域内のH−H線縦切断面図と、耐圧領域のJ−J線縦切断面図を図22(a)、(b)にそれぞれ示す。
【0032】
図31は、図22(a)のV−V線の横切断面図と図22(b)のW−W線の横切断面図に相当する。
【0033】
図22(a)、(b)の符号11はシリコン等の単結晶半導体材料で構成された単結晶基板であり、該単結晶基板11上には、半導体材料のエピタキシャル成長によって形成された単結晶層12が配置されている。
【0034】
単結晶層12は、エピタキシャル成長直後の状態では単結晶基板11と同じ導電型であり、従って、単結晶基板11を第一導電型とすると、
【0035】
第一導電型である。単結晶基板11と単結晶層12は同じ半導体材料で構成されている場合と異なる半導体材料で構成されている場合の両方が含まれる。
【0036】
単結晶層12内部の表面側には、複数個のベース拡散領域15aが配置されている。各ベース拡散領域15aは第二導電型であり、単結晶層12とpn接合を形成している。また、ベース拡散領域15aの内部の表面側には、第一導電型のソース拡散領域19が配置されている。
【0037】
なお、ここでは、単結晶層12は単結晶基板11上の半導体結晶を指し、ベース拡散領域15aやソース拡散領域19を含むものとする。
【0038】
単結晶層12は、エッチングによって、それぞれ複数個の主溝25と、逆阻止溝26と、補助溝27と、ガード溝28とが形成されている。
【0039】
各溝25から28の平面形状は、図31に示すように、ガード溝28は四角リング状であり、同心状に配置されている。他の溝25〜27は、そのガード溝28の内側に配置され、ガード溝28によって取り囲まれている。
【0040】
主溝25と補助溝27は細長い直角四角形形状であり、逆阻止溝26は梯子形状である。
【0041】
逆阻止溝26の内部には、溝底面から上端部まで、第二導電型の逆阻止領域33bが配置されている。この逆阻止領域33bはエピタキシャル成長法によって成長された単結晶の半導体材料によって構成されている。
【0042】
図22(a)、(b)の符号13は、単結晶層12の第一導電型の部分の一部であって、逆阻止溝26と逆阻止領域33bによって取り囲まれた整流領域を示している。符号14は後述するドレイン領域を示している。整流領域13は複数個設けられている。
【0043】
整流領域13は第一導電型であり、逆阻止領域33bは第二導電型であるから、整流領域13と逆阻止領域33bの間にはpn接合が形成されている。
【0044】
主溝25は、一個のベース拡散領域15aに対し、一本又は二本以上配置されている。ここでは一個のベース拡散領域15aに対し一本ずつ配置されている。一個のベース拡散領域15aに対して二本以上の主溝25が配置される場合、それらは互いに平行に配置される。
【0045】
逆阻止溝26は、主溝25と主溝25の間であって、逆阻止領域33が隣接する二個のベース領域15aに接触し、その二個のベース領域15aで挟まれた単結晶層12の第一導電型の領域が整流領域13になるように配置されている。
【0046】
各主溝25の内部には、ベース拡散領域15aの底面よりも深い位置に、第二導電型の埋込領域33aが配置されている。埋込領域33aは、逆阻止領域33bと同じ半導体材料で構成されている。
【0047】
主溝25内部の埋込領域33aよりも上側の部分には、主溝25の内周側面と底面にゲート絶縁膜36が形成されている。ゲート絶縁膜36は、単結晶層12を熱酸化処理して形成する酸化物や、他の方法によって形成する窒化物膜等を用いることができる。
【0048】
ゲート絶縁膜36によって取り囲まれた空間内には、ポリシリコン等の導電性材料から成るゲート電極プラグ38が配置されている。ここではゲート電極プラグ38と埋込領域33aの間は、ゲート絶縁膜36によって絶縁されているが、埋込領域33aとゲート電極プラグ38の間に、ゲート絶縁膜36とは別の絶縁膜を追加して配置してもよい。
【0049】
ソース拡散領域19は、ベース拡散領域15aの内部の表面側であって、ゲート絶縁膜36と接触する位置に配置されている。
【0050】
単結晶層12の一部であって、ベース拡散領域15aの底面の付近の部分はドレイン領域14であり、ベース拡散領域15aのゲート絶縁膜36と接した部分に、第一導電型に反転層が形成されると、反転層によってドレイン領域14とソース拡散領域19とが接続される。
【0051】
第一導電型がn型であるnチャネルMOSFETの場合、反転層を形成するためには、ゲート電極プラグ38にしきい値電圧以上の正電圧を印加する。このとき、ソース拡散領域19とベース拡散領域15aとを接地電位に接続し、単結晶基板11に正電圧を印加していると、ベース拡散領域15aとドレイン領域14との間のpn接合と、逆阻止領域33bと整流領域13の間のpn接合は逆バイアスされ、それらのpn接合には電流は流れず、反転層を通ってドレイン領域14からソース拡散領域19に電流が流れる。
【0052】
単結晶層12の表面には、共通電極膜42が配置されている。この共通電極膜42は、整流領域13の表面と、ソース拡散領域19の表面と、逆阻止領域33bの表面に接触している。
【0053】
共通電極膜42は、その全部または一部が整流領域13とショットキー接合を形成し、且つ、ソース拡散領域19や逆阻止領域33bとオーミック接合を形成する金属膜で構成されている。
【0054】
共通電極膜42は、ベース拡散領域15aとソース拡散領域19と逆阻止領域33bに接触しており、従って、それらの領域15a、19、33bは共通電極膜42によって短絡され、同じ電位に置かれるようになっている。
【0055】
なお、逆阻止領域33bはベース拡散領域15aに接触してるため、共通電極膜42がベース拡散領域15aに接触していなくても、逆阻止領域33bとソース拡散領域19に接触していれば、各領域15a、19、33bは同じ電位に置かれる。
【0056】
単結晶基板11の裏面には、ドレイン電極膜43が配置されている。このドレイン電極膜43は、単結晶基板11とオーミック接合を形成する金属によって構成されており、ソース拡散領域19とドレイン領域14との間には、共通電極膜42とドレイン電極膜43との間に電圧を印加して電圧を印加するようになっている。
【0057】
共通電極膜42と整流領域13との間のショットキー接合の極性は、ベース拡散領域15aとドレイン領域14の間のpn接合や、逆阻止領域33bと整流領域13の間のpn接合が順バイアスされる電圧が印加されるときに順バイアスされる向きであり、それぞれ別々に電流が流れ得るようになっている。従って、pn接合ダイオードとショットキー接合ダイオードは、順バイアスされる電圧のときは、等価回路上並列接続されている。
【0058】
しかしながら、pn接合ダイオードとショットキー接合ダイオードの順方向導通電圧を比較した場合、pn接合ダイオードの順方向方導通電圧の方が、ショットキー接合ダイオードの順方向導通電圧よりも大きいため、ショットキー接合には順方向の電流が流れるものの、pn接合はショットキー接合の順方向導通電圧でクランプされ、電流は流れない。
【0059】
従って、共通電極膜42とドレイン電極膜43の間に、pn接合ダイオードを順バイアスする向きの電圧が印加されても、ショットキー接合ダイオードに電流は流れるだけで、pn接合ダイオードに電流は流れないため、ドレイン領域14や整流領域13の内部に少数キャリアは注入されない。
【0060】
従って、 各ダイオードに順バイアスが印加された状態から、共通電極膜42とドレイン電極膜43の間に印加される電圧の極性が反転し、共通電極膜42とドレイン電極膜43の間に、pn接合ダイオードとショットキー接合ダイオードを逆バイアスする電圧が印加されたときには、ショットキー接合の逆方向回復時間の経過後、電流は停止しする。
【0061】
ショットキー接合の逆方向回復時間はpn接合の逆方向回復時間に比べて非常に短時間なので、pn接合に電流が流れた場合に比べ、電流が停止するまでの時間は短い。
【0062】
逆バイアスが印加された状態では単結晶層12の第一導電型の部分には空乏層が大きく広がっている。
【0063】
ここで、ドレイン領域14の内部には、ベース拡散領域15aとの間で形成されるpn接合から空乏層が広がり、整流領域13の内部には、逆阻止領域33bとの間で形成されるpn接合と共通電極膜42との間で形成されるショットキー接合の両方から空乏層が広がる。
【0064】
整流領域13は逆阻止領域33bによって取り囲まれているため、pn接合から広がった空乏層は互いに接触しあい、その結果、整流領域13の内部は主としてpn接合から広がった空乏層で満たされる。
【0065】
この状態ではショットキー接合は、pn接合から広がった空乏層で覆われており、ショットキー接合ダイオードに対し、整流領域13と逆阻止領域33bの間のpn接合ダイオードが等価回路的に直列接続状態になり、それらのショットキー接合ダイオードとpn接合ダイオードとは逆バイアスされた状態になっている。
【0066】
一般に、ショットキー接合の逆方向の耐電圧は、pn接合の逆方向耐電圧に比べて小さいが、耐電圧の大きなpn接合ダイオードが直列接続されたのと同じ状態になるため、共通電極膜42と整流領域13との間の耐圧はpn接合の耐圧と同程度の大きさになる。
【0067】
また、逆バイアス状態では、ドレイン領域14の内部に広がった空乏層は、埋込領域33aに達している。この実施例では、埋込領域33aは、ソース拡散領域19やドレイン領域14とは電気的に接続されておらず、浮遊電位に置かれているが、ベース拡散領域15aや逆阻止領域33bから広がった空乏層が埋込領域33aに達すると、埋込領域33aの電位が安定し、埋込領域33aからも単結晶層12内に向けて空乏層が広がるようになる。
【0068】
本発明の半導体装置では、単結晶層12の第一導電型の部分の濃度と第二導電型の埋込領域33aや逆阻止領域33bの濃度の総量比は、整流領域13の内部が空乏層で満たされるときは、ドレイン層14の内部も空乏層で満たされるような濃度に設定されている。また、このとき、埋込領域33a、逆阻止領域33b、補助領域33cの内部も空乏層で満たされる。
【0069】
その状態よりも更に空乏層が広がる場合、空乏層は単結晶基板11に向けて均一に広がるため、プレーナ接合から空乏層が広がった場合と同程度の電界集中となり、高耐圧になる。
【0070】
ベース拡散領域15aや逆阻止領域33b等を取り囲む各ガード溝28の内部には、第二導電型の半導体がエピタキシャル成長によって形成されたガード領域33dが配置されており、ガード領域33dの内周と外周の両方には、第二導電型の補助拡散領域15cが接続されている。隣接するガード領域33dの間に位置する補助拡散領域15c同士は接続されておらず、各ガード領域33dは電気的に相互の分離されている。
【0071】
また、ガード領域33dは、ベース拡散領域15aやドレイン領域14等とは電気的に接続されておらず、浮遊電位におかれている。
【0072】
空乏層は、ベース拡散領域15aや逆阻止領域33bから横方向にも広がる。その空乏層は最内周のガード領域33dに接続された補助拡散領域15cに達し、浮遊電位であったガード領域33dの電位が安定する。そして最内周のガード領域33dやその外周に接続された補助拡散領域15cから外周方向に向けて空乏層が広がり、外周に位置するガード領域33dや補助拡散領域15cに空乏層が達する。
【0073】
結局、各ガード領域33dから外周方向に向けて空乏層が広がるため、高耐圧になる。
【0074】
なお、各溝25〜28は、同一のエッチング工程で一緒に形成されており、同じ深さである。そして、各溝25〜28の深さはベース拡散領域15aよりも深く、且つ、単結晶基板11には達しない程度の深さにされている。
【0075】
<製造工程>
次に、本発明の半導体装置の製造工程を説明する。特に断らない限り、絶縁膜や金属膜のパターニングはフォトレジスト工程とエッチング工程によって行うが、その説明は省略する。また、下記の各工程によって裏面に薄膜が形成される場合があるが、特に断らない限りその説明は省略する。
【0076】
図1は、第一導電型の単結晶基板11上に、第一導電型の単結晶層12がエピタキシャル成長によって形成され、更に、単結晶層12表面に、第一の絶縁膜31が形成された状態の断面図を示している。
【0077】
ここでは、単結晶基板11と単結晶層12はシリコン単結晶であるが、上述したように他の半導体の単結晶であってもよい。単結晶の種類は同じ材料(シリコン単結晶)であってもよいし、異なる材料であってもよい。
【0078】
また、この第一の絶縁膜31及び後述する各種の絶縁膜は、この例ではシリコン酸化膜であるが、シリコン窒化膜等の他の絶縁膜であってもよい。
【0079】
次に、図1に示した状態から第一の絶縁膜31をパターニングし、図24の平面図に示すように、四角リング状のリング状開口61と、長方形のベース開口51とを第一の絶縁膜31に複数個形成する。
【0080】
各リング状開口61は同心状に配置されており、ベース開口51は、最内周のリング状開口61で囲まれた領域内に配置されている。
【0081】
この図24及び後述する各平面図中の符号10は、一枚の単結晶基板11上に形成される複数個の半導体装置1の境界を示している。境界10によって区分けされる半導体装置1同士の間は互いに一定距離だけ離間しており、境界10と境界10との間に位置する部分が切断されることで、複数の半導体装置1同士が分離されるようになっている。最外周のリング状開口61の外周側の縁は、境界10から一定距離だけ離れている。
【0082】
ベース開口51は、その長手方向が互いに平行になるように配置されている。また、各ベース開口51の四辺は、最内周のリング状開口61の二辺に対して平行か、又は垂直になるように配置されている。図2は、図24のA−A線縦切断面図である。
【0083】
各リング状開口61は、隣接する辺同士が互いに平行になるように同心状に配置されている。
【0084】
ベース開口51とリング状開口61の底面には、第一導電型の単結晶層12が露出されている。その状態で第一の絶縁膜31の上方から、ホウ素等の第二導電型の不純物を打ち込むと、リング状開口61やベース開口51の底面下に位置する単結晶層12の内部表面に第二導電型の高濃度不純物領域が形成される。
【0085】
図3の符号21は、ベース開口51底面下に形成された高濃度不純物領域を示している。
【0086】
次に、熱処理を行い、ベース開口51下の高濃度不純物領域21とリング状開口61下の高濃度不純物領域中の第二導電型の不純物を拡散させると、図25に示すように、ベース開口51とリング状開口61の下方位置にベース開口51の形状とリング状開口61の形状に対応した形状の第二導電型のベース拡散領域15aと補助拡散領域15cとがそれぞれ形成される。
【0087】
図4は、図25のB−B線縦切断面図である。逆に、図25は、図4のQ−Q線横切断面図である。
【0088】
高濃度不純物領域を拡散させる際に、単結晶層12の表面には、シリコン酸化物薄膜が形成される。図4の符号32は、その酸化物薄膜と、第一の絶縁膜31とから成る第二の絶縁膜を示している。この第二の絶縁膜32により、ベース拡散領域15aや補助拡散領域15cを含む単結晶層12の表面は覆われている。
【0089】
次いで、その状態から第二の絶縁膜32をパターニングし、図26に示すように、第二の絶縁膜32に、主溝用窓開部52aと、逆阻止溝用窓開部52bと、補助溝用窓開部52cと、ガード溝用窓開部52dとをそれぞれ複数個形成する。
【0090】
ガード溝用窓開部52dは、補助拡散領域15cの幅よりも幅が狭く、全体が四角リング形状にされている。各ガード溝用窓開部52dは、それぞれ補助拡散領域15c上に一個ずつ重ねて配置されており、補助拡散領域15cの幅方向中央に位置している。従って、各ガード溝用窓開部52dは、補助拡散領域15cと同様に、同心状に配置されている。
【0091】
主溝用窓開部52aと、補助溝用窓開部52cと、逆阻止溝用窓開部52bは、最内周のガード溝用窓開部52dによって囲まれた領域に配置されている。
【0092】
逆阻止溝用窓開部52bの平面形状は、図33(a)に示すように、梯子形であり、細溝から成り、互いに平行な二本の柱窓開部55aと、柱窓開部55aと同じ幅の細溝から成り、柱窓開部55aと柱窓開部55aとを接続する複数本の横木窓開部55bとで構成されている。横木窓開部55bは等間隔に配置されており、柱窓開部55aに対して垂直に配置されている。
【0093】
なお、他の窓開部52a、52c、52dの幅は、柱窓開部55aや横木窓開部55b幅と同じ大きさにされている。
【0094】
一個の逆阻止溝用窓開部52bは、隣接する二個のベース拡散領域15a間に跨って配置されており、二本の柱窓開部55aは、ベース拡散領域15aの縁に平行であって、ベース拡散領域15aと単結晶層12の第一導電型の部分との境界上に配置されている。従って、柱窓開部55aの底面の幅方向の半分には、ベース拡散領域15a表面が露出し、残りの半分には単結晶層12の第一導電型の部分が露出されている。横木窓開部55bの底面には単結晶層12の第一導電型の部分が露出されている。
【0095】
主溝用窓開部52aの平面形状は、柱窓開部55aと同じ幅、同じ長さの細長の長方形形状であり、ベース拡散領域15aの上に配置されており、従って、各主溝用窓開部52aの底面にはベース拡散領域15aが露出されている。主溝用窓開部52aは、一個のベース拡散領域15aに対し、一個以上が配置されている。
【0096】
複数の逆阻止溝用窓開部52bに含まれる柱窓開部55a同士は平行に配置されており、また、柱窓開部55aと主溝用窓開部52aとの間も平行に配置されている。
【0097】
補助溝用窓開部52cは、主溝用窓開部52aと同じ幅、同じ長さであり、この実施例では、柱窓開部55aと補助溝用窓開部52cとが配置された部分の両端位置に配置されている。
【0098】
図5は、図26のC−C線縦切断面図であり、主溝用窓開部52aと逆阻止溝用窓開部52bとが示されている。
【0099】
次に、第二の絶縁膜32をマスクとして単結晶層12のエッチングを行うと、各窓開部52a〜52d底面下に露出する部分がエッチング除去され、図6と図27に示すように、主溝用、逆阻止溝用、補助溝用、及びガード溝用の各窓開部52a〜52dの底面下に、それぞれ主溝25、逆阻止溝26、補助溝27、及びガード溝28が形成される。各溝25〜28の幅は同じ大きさである。
【0100】
図6は、図27のD−D線縦切断面図に相当する図面であり、図27は、図6のR−R線横切断面図である。
【0101】
各溝25〜28の断面形状は深さ方向に長い長方形であり、各溝25〜28の深さはベース拡散領域15aや補助拡散領域15cよりも深く、且つ、単結晶基板11に達するよりは浅くされている。
【0102】
従って、各溝25〜28の底面は、ベース拡散領域15aや補助拡散領域15cの底面と、単結晶基板11の上端部との間に位置しており、その結果、各溝25〜28の底面には単結晶層12の第一導電型の部分が露出している。
【0103】
ガード溝28の幅は、補助拡散領域15cの幅よりも狭く、且つ、各ガード溝28が補助拡散領域15cの幅方向の中央に位置しているため、一個の補助拡散領域15cは、一個のガード溝28によって、それぞれ外周部分と内周部分に二分される。
【0104】
逆阻止溝26の平面形状を図33(b)に示す。
逆阻止溝26は、柱窓開部55aから形成された柱溝部26aと横木窓開部55bから形成された横木溝部26bによって構成されている。
【0105】
柱溝部26aや横木溝部26bの相対的な位置関係は柱窓開部55aと横木窓開部55bの関係と同じであり、逆阻止溝26は、平面形状が梯子状になっている。
【0106】
二本の柱溝部26aの一部と二本の横木窓開部55bとで四角リング状の溝が形成されており、そのリング状の溝によって単結晶層12の第一導電型の部分が囲まれ、その部分で四角柱状の整流領域13が形成されている。
【0107】
また、逆阻止溝26によって、単結晶層12のベース拡散領域15a底面下の部分は整流領域13から分離されており、単結晶層12のベース拡散領域15aの底面の各溝25〜28の底面よりも上の部分で第一導電型のドレイン領域14が形成される。
【0108】
なお、各溝25〜28は同一工程で一緒に形成されるため、同一の深さになる。
【0109】
次に、エピタキシャル成長法によって、各溝25〜28の内部の側面及び底面に露出する単結晶層12の表面に、第二導電型の半導体単結晶を成長させると、各溝25〜28の内部は、その半導体単結晶によって充填される。
【0110】
図7はその状態を示す図であり、符号34は、その各溝25〜27内に充填された半導体単結晶から成る充填物を示している。半導体単結晶としてはシリコン単結晶を用いることができる。充填物34には、半導体単結晶ではなく、第二導電型の半導体多結晶を用いることもできる。
【0111】
各溝25〜28内の充填物34は、各溝25〜27の底面と側面に露出する単結晶層12に接触している。
【0112】
エピタキシャル成長の終了時の充填物34は、絶縁物膜32の表面よりも高い位置まで盛り上がっており、エッチングにより、図8に示すように、表面が平坦になるように、盛り上がった部分を除去する。
【0113】
ここでは、単結晶層12の表面よりも上の部分を除去しており、次に、図9に示すように、絶縁物膜32を除去すると、充填物34の上端部や各溝25〜28の間に位置する単結晶層12の表面が露出し、平坦な表面が現れる。
【0114】
図9のS−S線横切断面図を図28に示す。図9は、図28のE−E線縦切断面図である。
【0115】
図9と図28の符号33a〜33dは、主溝25と、逆阻止溝26と、補助溝27と、ガード溝28の内部に配置された充填物34から成る埋込領域と、逆阻止領域と、補助領域と、ガード領域をそれぞれ示している。
【0116】
埋込領域33aと逆阻止領域33bと補助領域33cとは、ベース拡散領域15aに接触しており、ガード領域33dは、補助拡散領域15cに接触している。
【0117】
次に、単結晶層12や各領域33a〜33dの表面に酸化物薄膜を形成し、パターニングし、埋込領域33aの表面上に開口を形成する。
【0118】
図10の符号56は、埋込領域33aの表面上の開口であり、符号35はその開口56が形成された状態の絶縁物から成るマスク層を示している。
【0119】
逆阻止領域33b、補助領域33c、ガード領域33dの表面や単結晶層12の表面はこのマスク層35によって覆われている。
【0120】
その状態で埋込領域33aのエッチングを行い、図11に示すように、埋込領域33aの下部を残し上部を除去すると、残った埋込領域33aを底面とする主溝25の上部分によってゲート溝53が形成される。逆阻止領域33bやガード領域33dはエッチングされず、変化はない。
【0121】
図29は図11のT−T線横切断面図であり、逆に、図11は図29のF−F線縦切断面図に相当する。
【0122】
埋込領域33aは、その上部がベース拡散領域15aの底面よりも低くなるまでエッチングされており、従って、埋込領域33aの残存部分はベース拡散領域15aとは接触しておらず、ゲート溝53の側面の上部にはベース拡散領域15aが露出し、下部にはドレイン領域14が露出している。
【0123】
次に、マスク層35を除去した後、熱酸化法によってゲート溝53の側面に露出する単結晶層12と底面に露出する埋込領域33aの表面に、図12に示すように、シリコン酸化膜から成るゲート絶縁膜36を形成すると、ゲート溝53の内部は、ゲート絶縁膜36によって覆われる。ゲート絶縁膜36の膜厚は、ゲート溝53が閉塞されない厚みにする。
【0124】
次に、図13に示すように、ゲート絶縁膜36上に導電性を有するポリシリコン37を堆積させ、ゲート溝53の内部をポリシリコン37で充填する。この状態では、ポリシリコン37は、ゲート溝53の外部にも存在している。
【0125】
次に、ポリシリコン37の表面にパターニングしたレジスト膜を形成した後、エッチング工程によって、ゲート溝53内部のポリシリコン37と、ゲート溝53の外部に位置する一部分を残し、他の部分のポリシリコン37を除去し、ゲート絶縁膜36を露出させる。
【0126】
図14はその状態を示しており、ゲート溝53の内部に残った部分でゲート電極プラグ38が形成される。
【0127】
ポリシリコン37のゲート電極プラグ38を構成する部分以外の部分は図示されていないが、ポリシリコン37は、ゲート絶縁膜36上に一部が残り、その部分によって配線膜が形成されている。配線膜は、ゲート電極プラグ38と後述するゲート電極パッドとを接続している。
【0128】
図30は、図14のU−U線横切断面図である。図30では、ゲート絶縁膜36は省略してある。図14は、図30のG−G線縦断面図に相当する。
【0129】
次に、単結晶層12上に位置し、露出されているゲート絶縁膜36をエッチングによって除去すると、図15に示すように、ゲート電極プラグ53の上端部や単結晶層12の表面等が露出する。単結晶層12の表面には、ベース拡散領域15aや整流領域13の他、補助拡散領域15cも含まれる。
【0130】
この状態では、ゲート溝16の底面下に埋込領域33aが配置されており、ゲート電極プラグ38と埋込領域33aとは、ゲート絶縁膜36によって絶縁されている。
【0131】
次に、図16に示すように、熱酸化法によって、ベース拡散領域15aやゲート電極プラグ38が形成された側の表面に薄い絶縁膜39を形成した後、その薄い絶縁膜39の表面に、レジスト膜を形成し、パターニングする。
【0132】
図17の符号40は、パターニングされたレジスト膜であり、該レジスト膜40には、ベース拡散領域15aの上方位置に開口54が形成されている。
【0133】
その状態で、レジスト膜40の上方から第一導電型の不純物を照射すると、不純物は薄い酸化膜39を透過し、図18に示すように、開口54の下層に位置するベース拡散領域15aの内部表面に、第一導電型の不純物の高濃度不純物領域18が形成される。
【0134】
高濃度不純物領域18は、ゲート絶縁膜36と接触しているが、ベース拡散領域15aよりも外側に位置する単結晶層12の第一導電型の部分とは接触していない。
【0135】
次に、レジスト膜40を除去した後、熱処理し、高濃度不純物領域18中に含まれる第一導電型の不純物を拡散させると図19に示すように、第一導電型のソース拡散領域19が形成される。ソース拡散領域19はゲート絶縁膜36と接触しており、ベース拡散領域15aよりも外側に位置する単結晶層12の第一導電型の部分とは接触していない。
【0136】
ソース拡散領域19の形成により、ゲート絶縁膜36は、上端部でソース拡散領域19と接触し、その下方でベース拡散領域15aに接触し、更にその下方でドレイン領域14に接触している。そして、ゲート電極プラグ38は、ゲート絶縁膜36を介してソース拡散領域19とベース拡散拡散領域15aとドレイン領域14とに対向している。
【0137】
図19の符号41は、ソース拡散領域19を形成したときの熱処理によって形成された酸化膜と、薄い絶縁膜39とが一体になった絶縁膜である。
【0138】
次に、その絶縁膜41をパターニングし、図20に示すように、ゲート電極プラグ38の上部に絶縁膜41を残し、ソース拡散領域19やベース拡散領域15aや整流領域13の少なくとも一部や、逆阻止領域33bの少なくとも一部を露出させ、それらの表面に、スパッタ法や蒸着法等によって金属薄膜を形成した後、その金属膜をパターニングし、共通電極膜とゲート電極膜とを形成する。
【0139】
図21の符号42は、共通電極膜を示している。
【0140】
共通電極膜42は、各ソース拡散領域19と、各整流領域13と、各逆阻止領域33bの表面の少なくとも一部にそれぞれ接触している。また、ここでは共通電極膜42は、各ベース拡散領域15aの一部表面にもそれぞれ接触しており、ベース拡散領域15aとソース拡散領域19と逆阻止領域33bとは、共通電極膜42によって短絡されている。
【0141】
共通電極膜42の整流領域13と接触する部分は、整流領域13とショットキー接合を形成する金属によって構成されており、ソース拡散領域19やベース拡散領域15aや逆阻止領域33bと接触する部分は、それらとオーミック接合を形成する金属で構成されている。従って、共通電極膜42は、整流領域13と接触する部分ではショットキー電極膜として機能し、ソース拡散領域19やベース拡散領域15aと接触する部分では、ソース電極膜として機能している。
【0142】
整流領域13とショットキー接合を形成する金属と、ソース拡散領域19等とオーミック接合を形成する金属は同じ金属であっても異なる金属であってもよい。
【0143】
整流領域13と共通電極膜42との間に形成されるショットキー接合は、共通電極膜42と単結晶層12との間に印加される電圧が、ベース拡散領域15aとドレイン領域14との間のpn接合を順バイアスする極性であるときに、順バイアスされる極性であり、また、そのpn接合が逆バイアスされるときに、ショットキー接合も逆バイアスされる極性になっている。
【0144】
ベース拡散領域15aとドレイン領域14との間のpn接合とショットキー接合には別々に電流が流れ得る構造になっているから、そのpn接合のダイオードと、共通電極膜42と整流領域13との間に形成されるショットキー接合のダイオードとは、等価回路で表した場合、並列接続されている。
【0145】
金属膜のパターニングによって共通電極膜42が形成される際、共通電極膜42とは電気的に絶縁され、且つ、ゲート電極プラグ38に電気的に接続された不図示のゲート電極膜も一緒に形成される。
【0146】
共通電極膜42やゲート電極膜を形成した後、図22(a)、(b)に示すように、単結晶基板11の裏面に単結晶基板11とオーミック接合を形成するドレイン電極膜43を形成すると、本発明の半導体装置1が得られる。
【0147】
図22(a)のV−V線、及び同図(b)のW−W線の横切断面図に相当する図面は、図31であり、逆に、図22(a)、(b)は、図31のH−H線、JーJ線縦切断面図である。
【0148】
なお、共通電極膜42がベース拡散領域15aと接触していない場合であっても、逆阻止領域33bはベース拡散領域15aに接触しているから、共通電極膜42が逆阻止領域33bと接触していれば、ベース拡散領域15aは、共通電極膜42に電気的に接続されいる。従って、この場合も、ベース拡散領域15aとソース拡散領域19と逆阻止領域33bとは、共通電極膜42によって互いに電気的に接続されている。
【0149】
次に、上記共通電極膜42上に保護膜を形成し、保護膜をパターニングし、共通電極膜42の一部領域をソース電極パッドとして露出させる。また、ゲート電極膜の一部もゲート電極パッドとして保護膜から露出させる。
【0150】
そして、単結晶基板11を切断し、単結晶基板11上に多数形成された半導体装置1を分離した後、ダイボンディング工程やワイヤーボンディング工程を経た後、パッケージングすると、樹脂や金属容器によって封止された半導体装置1が得られる。
【0151】
なお、共通電極膜42は、図23(a)の半導体装置2のように、先ず、整流領域13とショットキー接合を形成し、且つ、ソース拡散領域19やベース拡散領域15aや逆阻止領域33bとはオーミック接合を形成する電極膜45を成膜した後、その表面に、電極膜46よりも低抵抗の他の金属から成る電極膜46を形成し、共通電極膜42を二層構造としてもよい。
【0152】
また、図23(b)の半導体装置3のように、最初に成膜したショットキー電極膜47をパターニングし、少なくともソース拡散領域19と逆阻止領域33bとを露出させた後、ソース拡散領域19や逆阻止領域33bとオーミック接合を形成するオーミック電極膜48を形成し、ショットキー電極膜47とオーミック電極膜48の部分的二層構造の共通電極膜42を形成してもよい。オーミック電極膜48は、更にベース拡散領域15aと接触し、ベース拡散領域15aとオーミック接合を形成してもよい。
【0153】
なお、上記例では、埋込領域33aの上部をエッチング除去する際、主溝25の長さ方向の全範囲をエッチングし、埋込領域33aとベース拡散領域15aとを分離させたが、主溝25は細長であるから、主溝25の長さ方向の一部をマスクしてその部分の埋込領域33aがエッチングされないようにしてベース拡散領域15aと接触させ、他の部分を上部がベース拡散領域15aの底面よりも低くなるまでエッチングすることができる。
【0154】
この場合、例えば、図示はしないが、主溝25の両端部分だけをマスク層35で覆っておき、他の部分をベース拡散領域15aよりも深い位置までエッチングして上部を除去すると、エッチングされなかった部分は、主溝25の下端部から上端部まで埋込領域33aが残る。
【0155】
その部分の埋込領域33aは上部でベース拡散領域15aに接触しているため、上部がエッチング除去された埋込領域33aがベース拡散領域15aに接続されるようになる。
【0156】
このようにした場合は、上記半導体装置1が、埋込領域33aが浮遊電位に置かれていたのに対し、埋込領域33aはベース拡散領域15aと同電位になり、埋込領域33aとベース拡散領域15aとから一緒に空乏層が広がる。
【0157】
また、上記各実施例1〜3では、ソース拡散領域19が、逆阻止領域33bと接触していたが、図39(a)、(b)と図32の符号4に示すように、逆阻止領域33bとの間に間隔を設け、その部分では、ベース拡散領域19aが単結晶層12の表面に露出し、共通導電膜42に接触するようにしてもよい。
【0158】
図32は、図39(a)、(b)のX1−X1線、X2−X2線横切断面図であり、逆に、図39(a)、(b)は、図32のK1−K1線、K2−K2線縦切断面図である。
【0159】
また、上記各実施例では、逆阻止溝26とその内部に充填された逆阻止領域33bの平面形状は梯子形であったが、本発明はそれに限定されるものではない。
【0160】
例えば、図34の半導体装置5に示すように、複数の四角リング状の部分と、それらを互いに接続する直線部分によって構成させ、四角リング状の部分によって整流領域13を取り囲んでもよい。図35は、図34のL1−L1線縦切断面図であり、図34は、図35のY−Y線横切断面図に相当する。図34のL2−L2線縦切断面図は図22(a)である。
【0161】
この場合、四角リング状の部分と直線部分とが接続される交差点では、逆阻止溝26が三本集中していることになるが、逆阻止溝26が四本以上集中するような交差点は形成されないようにしておくとよい。
【0162】
また、直線部分を設けず、四角リング状の部分だけで構成してもよい。この場合、ゲート電極プラグ38を図36の半導体装置6に示すように、格子状に形成したり、図37の半導体装置7に示すように、直線状に形成することができる。
【0163】
図36と図37のいずれの場合も、交差点に集中する逆阻止溝26の数は二本である。
【0164】
図22(a)は、図36のM1−M1線縦切断面図とM2−M2線縦切断面図である。また、図38は、図37のN1−N1線縦切断面図である。図37は、図38のZ−Z線横切断面図である。図37のN2−N2線縦切断面図は、図22(a)である。
【0165】
以上のように、本発明の半導体装置1〜7は整流領域13が逆阻止領域33bで囲まれており、整流領域13の内部が空乏化し易いようになっている。
【0166】
なお、上記の半導体装置1〜7では整流領域13は、四角リング形状の逆阻止溝26及び逆阻止領域33bによって取り囲まれていたが、逆阻止溝26や逆阻止領域33bの平面形状は四角リング形状に限定されるものではなく、円形リングや、四角形以外の多角形状のリングも含まれる。
【0167】
【発明の効果】
ショットキーダイオードがあるため、逆方向の回復が速く、また、逆阻止領域により、ショットキーダイオードの耐圧が高くなっている。
【0168】
また、本発明の半導体装置では、ドレイン領域と整流領域が単結晶層内で均一に分散配置できるので、電流集中が生じにくい。
【図面の簡単な説明】
【図1】本発明の一例の半導体装置の製造工程を説明するための切断面図(1)
【図2】本発明の一例の半導体装置の製造工程を説明するための切断面図(2)
【図3】本発明の一例の半導体装置の製造工程を説明するための切断面図(3)
【図4】本発明の一例の半導体装置の製造工程を説明するための切断面図(4)
【図5】本発明の一例の半導体装置の製造工程を説明するための切断面図(5)
【図6】本発明の一例の半導体装置の製造工程を説明するための切断面図(6)
【図7】本発明の一例の半導体装置の製造工程を説明するための切断面図(7)
【図8】本発明の一例の半導体装置の製造工程を説明するための切断面図(8)
【図9】本発明の一例の半導体装置の製造工程を説明するための切断面図(9)
【図10】本発明の一例の半導体装置の製造工程を説明するための切断面図(10)
【図11】本発明の一例の半導体装置の製造工程を説明するための切断面図(11)
【図12】本発明の一例の半導体装置の製造工程を説明するための切断面図(12)
【図13】本発明の一例の半導体装置の製造工程を説明するための切断面図(13)
【図14】本発明の一例の半導体装置の製造工程を説明するための切断面図(14)
【図15】本発明の一例の半導体装置の製造工程を説明するための切断面図(15)
【図16】本発明の一例の半導体装置の製造工程を説明するための切断面図(16)
【図17】本発明の一例の半導体装置の製造工程を説明するための切断面図(17)
【図18】本発明の一例の半導体装置の製造工程を説明するための切断面図(18)
【図19】本発明の一例の半導体装置の製造工程を説明するための切断面図(19)
【図20】本発明の一例の半導体装置の製造工程を説明するための切断面図(20)
【図21】本発明の一例の半導体装置の製造工程を説明するための切断面図(21)
【図22】(a):本発明の一例の半導体装置の製造工程を説明するための切断面図(22) (b):図22(a)の部分を取り囲む領域の切断面図
【図23】(a)、(b):本発明の半導体装置の共通電極の他の例を説明するための切断面図
【図24】図2の状態の平面図
【図25】図4の状態に対応する横方向の切断面図
【図26】図5の状態の平面図
【図27】図6の状態に対応する横方向の切断面図
【図28】図9の状態に対応する横方向の切断面図
【図29】図11の状態に対応する横方向の切断面図
【図30】図14の状態に対応する横方向の切断面図
【図31】図22(a)、(b)に対応する横方向の切断面図
【図32】本発明の半導体装置の他の例のソース拡散領域を示す平面図
【図33】(a):逆阻止溝用窓開部の平面図 (b):逆阻止溝の平面図
【図34】本発明の半導体装置の拡散構造の第二例の平面図
【図35】その切断面図
【図36】本発明の半導体装置の拡散構造の第三例の平面図
【図37】本発明の半導体装置の拡散構造の第四例の平面図
【図38】その切断面図
【図39】(a)、(b):本発明の他のソース拡散領域の構造を説明するための切断面図
【図40】従来技術のMOSFET拡散構造を説明するための平面図
【図41】(a)、(b):その切断面図
【符号の説明】
1〜7……半導体装置
11……単結晶基板
12……単結晶層
13……整流領域
14……ドレイン領域
15a……ベース拡散領域
15c……補助拡散領域
19……ソース拡散領域
26……逆阻止溝
27……補助溝
28……ガード溝
33a……埋込領域
33b……逆阻止領域
33c……補助領域
33d……ガード領域
36……ゲート絶縁膜
38……ゲート電極プラグ
42……共通電極膜
43……ドレイン電極膜
53……ゲート溝
Claims (6)
- 第一導電型の単結晶層と、
前記単結晶層の内部の表面側に形成された第二導電型のベース拡散領域と、
前記ベース拡散領域の内部の表面側に形成され、前記ドレイン領域とは非接触な第一導電型のソース拡散領域と、
上部が前記ソース拡散領域に接触し、下部が前記単結晶層に接触し、中間部が前記ベース拡散領域に接触するゲート溝と、
前記ゲート溝の少なくとも側面に形成されたゲート絶縁膜と、
前記ゲート溝の内部に、前記ゲート絶縁膜と接触して配置されたゲート電極プラグと、
前記単結晶層の表面側の部分で構成された整流領域と、
前記整流領域を取り囲む逆阻止溝と、
前記逆阻止溝内部に配置され、前記整流領域とpn接合を形成する第二導電型の逆阻止領域と、
前記ソース拡散領域と前記整流領域に接触し、前記整流領域とショットキー接合を形成し、前記逆阻止領域とオーミック接合を形成する共通電極膜とを有する半導体装置。 - 前記ゲート溝の底面下には、前記単結晶層とpn接合を形成する第二導電型の埋込領域が配置された請求項1記載の半導体装置。
- 前記逆阻止領域は前記ベース拡散領域と接触し、互いに電気的に接続された請求項1又は請求項2のいずれか1項記載の半導体装置。
- 同心状に配置され、前記ベース拡散領域と前記ゲート溝と前記逆阻止溝とを取り囲む複数のリング状のガード溝と、
前記各ガード溝の内部に配置され、前記単結晶層とpn接合を形成する第二導電型のガード領域とを有する請求項1乃至請求項3のいずれか1項記載の半導体装置。 - 前記逆阻止溝は複数の整流領域をそれぞれ取り囲み、前記逆阻止溝の一部は、側面の両側が別々の前記整流領域に接触された請求項1乃至請求項4のいずれか1項記載の半導体装置。
- 逆阻止溝が交差する交差点には、三本以下の逆阻止溝が集中するように構成された請求項1乃至請求項5のいずれか1項記載の半導体装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2003152342A JP4095492B2 (ja) | 2003-05-29 | 2003-05-29 | 半導体装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2003152342A JP4095492B2 (ja) | 2003-05-29 | 2003-05-29 | 半導体装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2004356383A JP2004356383A (ja) | 2004-12-16 |
JP4095492B2 true JP4095492B2 (ja) | 2008-06-04 |
Family
ID=34047582
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2003152342A Expired - Fee Related JP4095492B2 (ja) | 2003-05-29 | 2003-05-29 | 半導体装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP4095492B2 (ja) |
Families Citing this family (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US8575687B2 (en) | 2007-05-30 | 2013-11-05 | Rohm Co., Ltd. | Semiconductor switch device |
WO2008149799A1 (ja) * | 2007-05-30 | 2008-12-11 | Rohm Co., Ltd. | 半導体装置 |
JP2010040973A (ja) | 2008-08-08 | 2010-02-18 | Sony Corp | 半導体装置およびその製造方法 |
DE102009028240A1 (de) * | 2009-08-05 | 2011-02-10 | Robert Bosch Gmbh | Feldeffekttransistor mit integrierter TJBS-Diode |
US8404557B2 (en) | 2011-04-18 | 2013-03-26 | Infineon Technologies Austria Ag | Method for forming a semiconductor device and a semiconductor device |
US8871573B2 (en) | 2011-04-18 | 2014-10-28 | Infineon Technologies Austria Ag | Method for forming a semiconductor device |
DE102013107380B4 (de) * | 2012-07-12 | 2016-07-21 | Infineon Technologies Austria Ag | Ein Verfahren zum Ausbilden eines Halbleiterbauelements |
-
2003
- 2003-05-29 JP JP2003152342A patent/JP4095492B2/ja not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
JP2004356383A (ja) | 2004-12-16 |
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Legal Events
Date | Code | Title | Description |
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A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20050721 |
|
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FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140314 Year of fee payment: 6 |
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