JP4090533B2 - Method for manufacturing semiconductor device - Google Patents

Description

【０００１】
【発明が属する技術分野】
本発明は半導体薄膜を利用した半導体装置およびその作製方法に関する技術であり、特に珪素を含む結晶性膜を利用した薄膜トランジスタ（Thin Film Transistor：ＴＦＴ）に関する。
【０００２】
なお、本明細書において、半導体装置とは半導体を利用して機能する装置全般を指すものであり、ＴＦＴ、ＭＯＳＦＥＴ（ＩＧＦＥＴ）の如き半導体素子のみならず、電気光学装置（液晶表示装置等）やそれを搭載した応用製品（電子デバイス等）も半導体装置の範疇に含まれるものとする。本明細書中では区別を明確にするため、適宜半導体素子、表示装置等と記載する。
【０００３】
【従来の技術】
近年、基板上に形成した薄膜トランジスタ（ＴＦＴ）で半導体回路を形成する技術の進歩が著しい。特に、薄膜半導体として結晶性珪素膜（ポリシリコン膜等）を用い、同一基板上に周辺回路と画素マトリクス回路とを搭載したアクティブマトリクス型表示装置が実用化レベルに達している。
【０００４】
中でもアクティブマトリクス型液晶表示装置（以下、ＡＭ−ＬＣＤと呼ぶ）はノートパソコン、プロジェクター、携帯機器等のディスプレイ用として活発に開発が進められている。ＡＭ−ＬＣＤはその動作モードによって透過型ＬＣＤと反射型ＬＣＤとに大別される。
【０００５】
また現在、高精細かつ明るい液晶表示装置の開発が急がれ、ＸＧＡ（1024×768 画素）やＳＸＧＡ（1280×1024画素）の様に各画素が30μｍ角以下の極めて微細なものとなる構造が開発されている。
【０００６】
上述の様なＡＭ−ＬＣＤは液晶層に印加した電圧によって液晶層の光学応答特性を変化させ、光のオン／オフ制御を行う。また、通常は液晶層に保持した電荷の漏れを補うため、補助容量を各画素に設ける構成となる。
【０００７】
ところで、本発明者らは珪素を含む結晶性膜の形成方法として、結晶化を助長する触媒元素（代表的にはニッケル）を利用して結晶性膜を得る方法を開示している（特開平7-130652号公報参照）。
【０００８】
同公報では触媒元素を直接添加して結晶化させた領域（以下、縦成長領域と呼ぶ）と、触媒元素を添加した領域の周囲に形成される結晶化領域（以下、横成長領域と呼ぶ）とを形成する技術が開示されている。
【０００９】
しかしながら、触媒元素は殆どが金属元素であるため、結晶化後に残存するとＴＦＴの信頼性を損ねる恐れがあり好ましくない。
【００１０】
【発明が解決しようとする課題】
本願発明は、上記触媒元素を効果的に除去または低減する工程を有する半導体装置の作製方法において、製造工程を簡略化するための技術を提供することを課題とする。
【００１１】
【課題を解決するための手段】
本明細書で開示する発明の構成は、
珪素を含む非晶質膜の全部または一部に対して該珪素の結晶化を助長する触媒元素を保持または添加する工程と、
加熱処理により前記珪素を含む非晶質膜の素子形成部を結晶化させる工程と、前記素子形成部に隣接する領域および補助容量の下部電極となる領域に対して１５族から選ばれた元素を同時に添加する工程と、
加熱処理により前記１５族から選ばれた元素を添加した領域に前記触媒元素をゲッタリングさせる工程と、
ハロゲン元素を含む雰囲気における加熱処理により該雰囲気中に前記触媒元素をゲッタリングさせる工程と、
を有することを特徴とする。
【００１２】
本発明の基本的な目的は、珪素を含む非晶質膜の結晶化に使用した触媒元素を形成後の結晶性膜中からゲッタリングする作製方法において、その工程を簡略化することにある。
【００１３】
ここで上記触媒元素のゲッタリング方法について簡単に説明する。本頑発明の構成の一つに、１５族から選ばれた元素によるゲッタリング効果とハロゲン元素によるゲッタリング効果を利用する特徴がある。
【００１４】
上記触媒元素としてはＮｉ（ニッケル）、Ｃｏ（コバルト）、Ｆｅ（鉄）、Ｐｄ（パラジウム）、Ｐｔ（白金）、Ｃｕ（銅）、Ａｕ（金）が代表的である。本発明者らの実験では、ニッケルが最も適した元素であることが判明している。
【００１５】
また、上記触媒元素をゲッタリングする１５族元素としては、Ｎ（窒素）、Ｐ（リン）、Ａｓ（砒素）、Ｓｂ（アンチモン）、Ｂｉ（ビスマス）が挙げられるが、特に顕著な作用効果を示すのはリンである。
【００１６】
典型的な例としては、触媒元素としてニッケル、ゲッタリング元素（１５族元素）としてリンを使用した場合、６００℃前後の加熱処理によってリンとニッケルが安定な結合状態を示す。この時、Ｎｉ₃ Ｐ、Ｎｉ₅ Ｐ₂ 、Ｎｉ₂ Ｐ、Ｎｉ₃ Ｐ₂ 、Ｎｉ₂ Ｐ₃ 、ＮｉＰ₂ 、ＮｉＰ₃ という結合状態をとりうる。
【００１７】
また、上記触媒元素をゲッタリングするハロゲン元素としては、Ｆ（フッ素）、Ｃｌ（塩素）、Ｂｒ（臭素）が挙げられる。特に、塩素は触媒元素としてニッルを用いた場合に揮発性の塩化ニッケルとなって気相中へと離脱する。
【００１８】
以上の様に、珪素を含む非晶質膜の結晶化を助長する触媒元素としてニッケルを使用した場合、１５族から選ばれた元素やハロゲン元素のゲッタリング作用により結晶性膜中から除去または低減することができる。本願発明ではその両者を併用することで顕著な作用効果を得ることができる。
【００１９】
【実施例】
〔実施例１〕
本発明を利用して反射型液晶表示装置を作製する例について図１を用いて説明する。本実施例では周辺回路を構成する基本回路であるＣＭＯＳ回路と画素マトリクス回路とを同一基板上に形成する工程について説明する。
【００２０】
なお、図面作成の都合上、周辺回路と画素マトリクス回路の縮尺比は対応しておらず、画素マトリクス回路部を大きめに記載している。
【００２１】
また、周辺回路はシフトレジスト等に代表されるドライバー回路だけでなく、その他の信号処理を行うロジック回路も含まれる。例えば、メモリ、Ｄ／Ａコンバータ、オペアンプ、パルスジェネレータなどがロジック回路に含まれる。
【００２２】
まず、絶縁表面を有する基板として石英基板１０１を用意する。石英基板１０１の上に酸化珪素膜等の下地膜を設けた構成としても良い。また、石英基板の代わりにシリコン基板、セラミックス基板等を用いても良い。
【００２３】
次に、非晶質珪素膜１０２をプラズマＣＶＤ法または減圧ＣＶＤ法を用いて10〜75nm（好ましくは15〜45nm）の厚さに形成する。なお、非晶質珪素膜以外にも珪素を含む非晶質半導体膜、例えばＳｉ_X Ｇｅ_1-X （０＜Ｘ＜１）を用いることもできる。
【００２４】
次に、非晶質珪素膜１０２を特開平8-78329 号公報記載の技術を適用して結晶化する。同公報の特徴は、非晶質珪素膜に対して触媒元素を選択的に添加し、基板と概略平行に結晶成長した領域（横成長領域）を得ることにある。
【００２５】
まず、非晶質珪素膜１０２上に酸化珪素膜でなるマスク絶縁膜１０３を50〜150 nmの厚さに形成する。そして、マスク絶縁膜１０３をパターニングしてニッケルを添加する領域に第１の開口部１０４、１０５を設ける。
【００２６】
この第１の開口部１０４、１０５は後に半導体素子（本実施例ではＴＦＴ）を形成する領域（素子形成部）の近傍が露出する様に形成する。即ち、横成長領域がちょうど素子形成部に形成される様に設計しておく。
【００２７】
次に、薄い酸化膜（図示せず）を露出した非晶質珪素膜の表面に形成する。この工程は酸素雰囲気中でのＵＶ光照射などで良い。この酸化膜は次の溶液塗布工程で濡れ性を改善する効果を有する。
【００２８】
次に、珪素の結晶化を助長する触媒元素（本明細書ではニッケルを例にする）を重量換算で100ppm含んだ溶液（例えば酢酸ニッケル塩溶液、硝酸ニッケル塩溶液等）を非晶質珪素膜１０２およびマスク絶縁膜１０３上に塗布し、スピンコート法によりニッケル含有層１０６を形成する。（図１（Ａ））
【００２９】
同公報記載の技術を用いると、マスク絶縁膜に形成された第１の開口部１０４、１０５で露出した非晶質珪素膜の表面には、約 2×10¹⁴atoms/cm² のニッケルが保持される。
【００３０】
この状態で結晶化のための加熱処理を行う。この加熱処理は 500〜700 ℃（代表的には 550〜650 ℃）の温度で行い、処理時間は 4〜24時間（代表的には 8〜15時間）とする。この処理によりニッケルが膜内部屁と拡散して結晶化し、結晶性珪素膜１０７〜１１０が形成される。（図１（Ｂ））
【００３１】
ここで１０７、１０８はニッケルを添加した領域であり、非常に高濃度にニッケルを含有している。また、１０９、１１０は横方向に結晶化が進行した横成長領域であり、 5×10¹⁸〜 1×10¹⁹atoms/cm³ 程度のニッケルを含む。また、結晶化に至らなかった領域は非晶質のまま残存する。
【００３２】
この横成長領域は基板と概略平行に成長した針状または柱状結晶が集合した結晶構造となっている。また、各針状結晶は互いに概略平行に、巨視的には同一の方向に向かって成長しているという特徴がある。
【００３３】
次に、上記マスク絶縁膜１０３を再びパターニングして後に補助容量となる電極部（下部電極部）を形成するための第２の開口部１１１を形成する。なお、マスク絶縁膜１０３を完全に除去した後に、開口部を有するレジストマスクを新たに設ける構成とすることも可能である。
【００３４】
そして、その状態でイオンプランテーション法またはプラズマドーピング法によりＰ（リン）イオンを添加する。Ｐイオンの代わりにＡｓ（砒素）イオンを用いても有効である。（図１（Ｃ））
【００３５】
本実施例のイオン注入工程は加速電圧を 5〜25ｋＶとし、ドーズ量を 1×10¹³〜 8×10¹⁵atoms/cm² （好ましくは 5×10¹³〜 1×10¹⁵atoms/cm² ）とする。この様な設定とすることで、露出した非晶質珪素膜中には 5×10¹⁹〜 2×10²¹atoms/cm³ の濃度でＰイオンが添加される。
【００３６】
本実施例の特徴は、まずニッケル添加領域として機能した第１の開口部１０４、１０５がリンを添加する領域としても機能する点である。第１の開口部１０４、１０５の下に形成されたリン添加領域１１２、１１３はニッケルを集めるゲッタリング領域として機能する。
【００３７】
また、第２の開口部１１１の下に形成されたリン添加領域１１４は、Ｎ型導電性を有する補助容量の下部電極となる。そして、同時にニッケルを集めるゲッタリング領域としても機能する。
【００３８】
この様に、ゲッタリング領域を形成する目的でＰイオンを添加する工程が、補助容量の下部電極を形成する工程を兼ねている点が本願発明の最も重要な構成の一つである。
【００３９】
Ｐイオンの添加工程が終了したら、マスク絶縁膜１０３を除去した後、窒素雰囲気中で 400〜700 ℃（代表的には 550〜600 ℃）、 2〜24時間（代表的には 8〜12時間）の加熱処理を行い、横成長領域１０９、１１０に存在するニッケルをリン添加領域１１２〜１１４の方へと移動させる。（図２（Ａ））
【００４０】
なお、この工程はマスク絶縁膜１０３を除去する前に行っても構わない。また、加熱処理の前にレーザーアニール等の処理を行い、珪素膜中のリンを分散させておくことも有効である。このレーザーアニールを行う場合、マスク絶縁膜１０３を除去した後にレーザーアニールを施した方が効果的である。なお、レーザー光としてはＫｒＦ、ＡｒＦ、ＸｅＣｌ等を励起ガスとするエキシマレーザー、ＣＯ₂ レーザーおよびＹＡＧレーザー等を利用することができる。
【００４１】
こうして横成長領域１０９、１１０に残留していたニッケルはリン添加領域１１２〜１１４にゲッタリングされ、ニッケルが低減された横成長領域１１５、１１６が得られる。なお、リン元素によるゲッタリング工程については本発明者らが特願平9-94607 号で開示している。（図２（Ａ））
【００４２】
また、リン添加領域１１２〜１１４はＰイオンを添加する工程で非晶質化するが、この加熱処理工程で再び結晶化する。
【００４３】
次に、図２（Ａ）の状態が得られたら、ハロゲン元素を含む雰囲気において加熱処理を行う。本実施例では酸素（Ｏ₂ ）雰囲気中に対して塩化水素（ＨＣｌ）を 0.5〜10体積％（代表的には３％）で含ませる。（図２（Ｂ））
【００４４】
なお、ＨＣｌ以外にＨＦ、ＮＦ₃ 、ＨＢｒ、Ｃｌ₂ 、ＣｌＦ₃ 、ＢＣｌ₃ 、Ｆ₂ 、Ｂｒ₂ 等のハロゲンを含む化合物から選ばれた一種または複数種を用いることができる。また、ハロゲン水素化物を用いることもできる。
【００４５】
また、この加熱処理は塩素によるニッケルのゲッタリングを効果的に行うために700 ℃を超える温度で行うことが好ましい。代表的には 800〜1000℃（本実施例では 950℃）が良い。この処理により結晶性珪素膜全体からニッケルが徹底的に除去または低減される。
【００４６】
なお、この加熱処理に先立ってリン添加領域１１２〜１１４は既に結晶化しているので、高い温度による加熱処理であってもＰイオンの熱拡散を最小限に抑えることができる。
【００４７】
また、本発明者らがＳＩＭＳ（質量二次イオン分析）で確認した結果、図２（Ｂ）に示す工程の後に横成長領域１１７、１１８に含まれるニッケル濃度は、少なくとも 5×10¹⁷atoms/cm³ 以下（これ以下は検出下限となって測定不能）にまで低減されていることが判明した。
【００４８】
そして、この時、リン添加領域１１２〜１１４からもニッケルはゲッタリングされる。この領域は高濃度にニッケルを含有しているが、ハロゲン元素を含む雰囲気でのゲッタリング処理の条件によっては横成長領域と同様に 5×10¹⁷atoms/cm³ 以下にまで低減することが可能である。
【００４９】
ただし、後に補助容量の下部電極となるリン添加領域１１９は多量のニッケルがゲッタリングされて集まっているので、ハロゲン元素によるゲッタリング処理を行ったとしても、完成したＴＦＴでは補助容量の下部電極にチャネル形成領域よりも高濃度のニッケルが存在していると考えられる。
【００５０】
なお、例え上記下部電極にニッケルが残存していたとしても電極として機能すれば問題はない。また、リン添加領域１１２、１１３は少なくともチャネル形成領域には使用しない（ソース／ドレイン領域には使用することができる）。従って、リン添加領域１１２、１１３は基本的に活性層を形成する時点で除去するのでニッケルの有無は問題ではない。
【００５１】
さらに、この加熱処理により横成長領域の内部にはハロゲン元素が取り込まれる。そのため、最終的な活性層（横成長領域）には 1×10¹⁵〜 1×10²⁰atoms/cm³ の濃度でハロゲン元素が存在する。
【００５２】
また、本発明者らがＴＥＭ（透過型電子顕微鏡）により横成長領域１１７、１１８を分析した結果、特定方向に規則性をもって並んだ複数の棒状または偏平棒状結晶が集合した結晶構造が確認された。
【００５３】
この結晶構造の特徴はほぼ前述の横成長領域の特徴と等しい。しかしながら、本発明者らの様々な解析により各棒状結晶（針状結晶と言っても差し支えない）間の境界（結晶粒界）は格子が連続して極めて整合性が良く、電気的に不活性であると推測されている。
【００５４】
その証拠として、この様な結晶構造を有する結晶性珪素膜を活性層としたＴＦＴは、単結晶シリコン上に形成したＭＯＳＦＥＴを凌駕する電気特性を達成している。この結晶構造に関する詳細は、本発明者らが平成８年１１月２９日に出願した特願平8-335152号に記載されている。
【００５５】
こうして図２（Ｂ）の状態が得られたら、珪素膜をパターニングして活性層１２０〜１２２を形成する。なお、活性層１２０、１２１はそれぞれ主に周辺回路を構成するＣＭＯＳ回路のＮ型ＴＦＴ、Ｐ型ＴＦＴとなる。また、活性層１２２は画素マトリクス回路を構成する画素ＴＦＴ（本実施例ではＮ型ＴＦＴとする）となる。
【００５６】
次に、珪素膜表面に形成された酸化物（図示せず）を除去する。この様な表面酸化物は珪素膜中の汚染物等を取り込んでいるため、除去することで清浄な珪素膜表面を得ることができる。
【００５７】
そして、ただちにゲイト絶縁膜となる酸化珪素膜１２３をプラズマＣＶＤ法を用いて10〜150 nmの厚さに形成し、再び 700℃を超える温度での加熱処理を行う。この時、処理雰囲気は前述の様なハロゲン元素を含む雰囲気とすることが好ましい。その場合、条件は前述の条件と同一で良い。（図２（Ｃ））
【００５８】
また、加熱処理の最後に不活性雰囲気中での加熱処理を入れてゲイト絶縁膜１２３の膜質を改善することも有効である。
【００５９】
この加熱処理により活性層中に残留するニッケルのさらなる除去が期待できる。また、活性層１２０〜１２２とゲイト絶縁膜１２３との界面には熱酸化膜が形成され、界面準位等の少ない良好な活性層／ゲイト絶縁膜界面が得られる。
【００６０】
次に、アルミニウムまたはアルミニウムを主成分とする材料でなる電極パターン１２４〜１２７を形成する。電極パターン１２４〜１２７はそれぞれＣＭＯＳ回路または画素ＴＦＴを構成するゲイト電極の原型である。また、電極パターン１２７は補助容量の上部電極の原型である。
【００６１】
なお、本実施例では画素ＴＦＴとしてトリプルゲイト型ＴＦＴを採用するため、電極パターン１２６を三つに分けて記載するが実際には全て繋がった同一電極である。
【００６２】
こうして図３（Ａ）の状態が得られたら、次に２回の陽極酸化工程を行う。なお、以下に記載する陽極酸化工程からイオン注入（リン（Ｐ）またはボロン（Ｂ））に至るまでの工程は、本発明者らによる特開平7-135318号公報記載の技術によるものである。従って、詳細な条件等は同公報を参考にすると良い。
【００６３】
電極パターン１２４〜１２７を形成した後、まず、３％シュウ酸水溶液中で陽極酸化を行い、多孔質状の陽極酸化膜１２８〜１３１を形成する。次に、３％酒石酸を混合したエチレングリコール溶液中で陽極酸化を行い、無孔質状の陽極酸化膜１３２〜１３５を形成する。また、これら２回の陽極酸化工程の後、ゲイト電極１３６〜１３８、補助容量の上部電極１３９が画定する。
【００６４】
こうして図３（Ｂ）に示す状態が得られたら、ゲイト電極および多孔質状の陽極酸化膜をマスクとしてゲイト絶縁膜１２３のドライエッチングを行う。この工程より１４０〜１４３で示される様なゲイト絶縁膜が形成される。なお、ゲイト絶縁膜１４３は補助容量のキャパシタ絶縁膜として機能する。（図３（Ｃ））
【００６５】
次に、図３（Ｄ）に示す様に多孔質状の陽極酸化膜１２８〜１３１を除去し、高加速Ｐイオン注入及び低加速Ｐイオン注入を行う。この工程によってＮ型ＴＦＴのソース領域１４４、ドレイン領域１４５、一対の低濃度不純物領域（ＬＤＤ領域とも呼ばれる）１４６、チャネル形成領域１４７が形成される。
【００６６】
また、本実施例では画素ＴＦＴをＮ型ＴＦＴで構成するため、画素ＴＦＴのソース領域１４８、ドレイン領域１４９、一対の低濃度不純物領域１５０〜１５２、チャネル形成領域１５３〜１５５が形成される。
【００６７】
なお、この時Ｐ型ＴＦＴの活性層にもＰイオンが添加されて前述のソース／ドレイン領域と同濃度のＰイオンを含んだ領域１５６、１５７及び前述の低濃度不純物領域と同濃度のＰイオンを含んだ領域１５８が形成される。また、１５９で示される領域にはＰイオンは全く添加されず、予め添加したＰイオン濃度が保たれるが、実質的に画素ＴＦＴとドレイン領域１４９と一体化してしまう。
【００６８】
次に、Ｐ型ＴＦＴのみが露出する様にレジストマスク１６０を設け、高加速Ｂイオン注入及び低加速Ｂイオン注入を行う。この工程によって図３（Ｄ）におけるＰイオンを含んだ領域１５６〜１５８は全てＰ型に反転してＰ型ＴＦＴのソース領域１６１、ドレイン領域１６２、一対の低濃度不純物領域１６３、チャネル形成領域１６４が形成される。（図４（Ａ））
【００６９】
以上の様なイオン注入工程を利用すると、１回のパターニング工程のみでＮ型ＴＦＴとＰ型ＴＦＴのソース／ドレイン領域を形成することができる。
【００７０】
次に、レジストマスク１６０を除去した状態でファーネスアニール、レーザーアニール、ランプアニールのいずれかの手段またはそれらを併用した手段によって注入したＰイオンおよびＢイオンの活性化を行う。また、これと同時にイオン注入により崩れた活性層の結晶性を修復する。
【００７１】
次に、第１の層間絶縁膜１６５として酸化珪素膜及び窒化珪素膜でなる積層膜を形成する。そして、コンタクトホールを形成した後、ソース電極１６６〜１６８及びドレイン電極１６９、１７０を形成する。（図４（Ｂ））
【００７２】
次に、第２の層間絶縁膜１７１として有機性樹脂膜（ポリイミド、ポリアミド、ポリイミドアミド、アクリル等）を 0.5〜3 μｍ（好ましくは 1.5〜2.5 μｍ）の厚さに形成する。有機性樹脂膜の最も大きな特徴は比誘電率が低い（2.0 〜3.4 程度）ことであり、これにより配線間の寄生容量を大幅に低減することができる。即ち、ロジック回路など高周波駆動を必要とする回路を構成する際に動作速度の低下を効果的に抑制することができる。
【００７３】
次に、第２の層間絶縁膜１７１にコンタクトホールを形成して、画素電極１７２を形成する。なお、本実施例では画素電極１７２をアルミニウムまたはアルミニウムを主成分とする材料で構成する。
【００７４】
最後に、得られたＴＦＴ全体を水素雰囲気において加熱処理して水素化を行い、活性層中のダングリングボンドの低減を図る。こうして、図４（Ｃ）に示す様な、ＣＭＯＳ回路および画素ＴＦＴが同一基板上に一体形成されたアクティブマトリクス基板が完成する。
【００７５】
この後は、公知のセル組み工程によって上記アクティブマトリクス基板と対向基板との間に液晶層を挟持すれば反射型液晶表示装置が完成する。
【００７６】
液晶材料の種類、セルギャップ等の設計事項は実施者が適宜決定すれば良い。また、本実施例ではブラックマスクを対向側に設ける構成としているが、アクティブマトリクス基板側の必要箇所に設ける構成としても良い。
【００７７】
〔実施例２〕
本実施例では実施例１とは異なる手段で結晶性珪素膜を形成する例について説明する。なお、基本的に異なる工程は実施例１の図１（Ａ）、（Ｂ）、（Ｃ）に対応する工程（リン元素によるゲッタリング工程の手前の工程）だけなので、これらの工程についてのみ説明することとする。
【００７８】
本実施例では、非晶質珪素膜を結晶化する手段として特開平7-130625号公報記載の技術の縦成長領域の形成方法を利用する。
【００７９】
図５（Ａ）において、５０１は石英基板、５０２は非晶質珪素膜である。縦成長領域を形成する場合、実施例１の様なマスク絶縁膜は必要なく、非晶質珪素膜５０２の全面に対してニッケル含有層５０３を形成すれば良い。
【００８０】
この時、ニッケルを含有した溶液内のニッケル濃度は重量換算で10ppm （非晶質珪素膜の表面で約 3×10¹³atoms/cm² ）で良い。
【００８１】
この状態で結晶化のための加熱処理を行う。本実施例では600 ℃4 時間とする。この加熱処理により非晶質珪素膜５０２は全面が結晶化し、縦成長領域と呼ばれる結晶性珪素膜５０４が得られる。（図５（Ｂ））
【００８２】
次に、レジストマスク５０５を形成する。レジストマスク５０５にはＰイオンを添加するための開口部５０６〜５０８が形成される。そして、開口部５０６〜５０８を形成したら、Ｐイオンの注入工程を行い、リン添加領域５０９〜５１１を形成する。（図５（Ｃ））
【００８３】
この時、開口部５０６、５０７からＰイオンが添加された領域５０９、５１０はニッケルを集めるゲッタリング領域として機能する。このゲッタリング領域の形成箇所は、素子形成部から離れすぎるとゲッタリング効果が小さくなるので素子形成部に隣接する領域が好ましい。
【００８４】
また、開口部５０８からＰイオンが添加された領域５１１は補助容量の下部電極として機能する。勿論、下部電極としての機能に加えてゲッタリング領域としての機能も兼ねている。
【００８５】
以上の様な工程で図５（Ｃ）に示す状態が得られる。この後は実施例１と同様の工程に従って半導体装置を作製すれば良い。
【００８６】
〔実施例３〕
本実施例では同一基板上で縦成長領域と横成長領域とを使い分けて半導体装置を作製する例について説明する。なお、基本的にはリン元素によるゲッタリング工程までが異なるのみで、実施例１や実施例２と類似の工程であるので必要な部分のみを説明することにする。
【００８７】
図６（Ａ）において、６０１は石英基板、６０２は非晶質珪素膜である。本実施例では周辺回路を横成長領域で形成し、画素マトリクス回路を縦成長領域で形成する構成とする。そのため、マスク絶縁膜６０３は画素マトリクス回路となる領域には形成しない様にし、周辺回路となる領域では必要箇所に開口部６０４を設ける。
【００８８】
そして、ニッケルを含有した溶液を塗布し、スピンコートすることによりニッケル含有層６０５を形成する。この時、溶液内のニッケル濃度は実施例１と同様に重量換算で100ppmとすれば良い。これ以下の濃度では横成長領域の成長距離が所望の長さにまで達しない恐れがある。（図６（Ａ））
【００８９】
この状態で結晶化のための加熱処理を行う。本実施例では横成長を十分に行わすために600 ℃8 時間とする。この加熱処理により周辺回路となる領域ではニッケル添加領域（縦成長領域とも言える）６０６、横成長領域６０７が形成される。また、画素マトリクス回路となる領域では非晶質珪素膜６０２の全面が結晶化し、縦成長領域６０８が形成される。（図６（Ｂ））
【００９０】
そして、マスク絶縁膜６０３を除去した後、開口部６１０〜６１２を設けたレジストマスク６０９を形成し、Ｐイオンの注入工程を行ってリン添加領域６１３〜６１５を形成する。（図６（Ｃ））
【００９１】
本実施例でも実施例１、実施例２と同様に、リン添加領域６１３、６１４はニッケルを集めるゲッタリング領域として機能し、リン添加領域６１５は補助容量の下部電極として機能する。勿論、下部電極としての機能に加えてゲッタリング領域としての機能も兼ねている。
【００９２】
以上の様な工程で図６（Ｃ）に示す状態が得られる。この後は実施例１と同様の工程に従って半導体装置を作製すれば良い。
【００９３】
〔実施例４〕
本実施例では実施例３とは異なる構成で縦成長領域と横成長領域とを使い分ける例について説明する。なお、本実施例もリン元素によるゲッタリング工程までを説明するにとどめる。
【００９４】
図７（Ａ）において、７０１は石英基板、７０２は非晶質珪素膜である。本実施例では周辺回路を縦成長領域で形成し、画素マトリクス回路を横成長領域で形成する構成とする。そのため、マスク絶縁膜７０３は周辺回路となる領域には形成しない様にし、画素マトリクス回路となる領域では必要箇所に開口部７０４を設ける。
【００９５】
そして、ニッケルを含有した溶液を塗布し、スピンコートすることによりニッケル含有層７０５を形成する。この時、溶液内のニッケル濃度は実施例３と同様に重量換算で100ppmとすれば良い。（図７（Ａ））
【００９６】
この状態で結晶化のための加熱処理を行う。本実施例では横成長を十分に行わすために600 ℃8 時間とする。この加熱処理により画素マトリクス回路となる領域ではニッケル添加による縦成長領域７０６、横成長領域７０７が形成される。また、周辺回路となる領域では非晶質珪素膜７０２の全面が結晶化し、縦成長領域７０８が形成される。（図７（Ｂ））
【００９７】
そして、マスク絶縁膜７０３を除去した後、開口部７１０〜７１２を設けたレジストマスク７０９を形成し、Ｐイオンの注入工程を行ってリン添加領域７１３〜７１５を形成する。（図７（Ｃ））
【００９８】
本実施例でも実施例１乃至実施例３と同様に、リン添加領域７１３、７１４はニッケルを集めるゲッタリング領域として機能し、リン添加領域７１５は補助容量の下部電極として機能する。勿論、下部電極としての機能に加えてゲッタリング領域としての機能も兼ねている。
【００９９】
以上の様な工程で図７（Ｃ）に示す状態が得られる。この後は実施例１と同様の工程に従って半導体装置を作製すれば良い。
【０１００】
〔実施例５〕
本実施例では、補助容量の下部電極を構成する領域をニッケル添加領域として活用する場合の例について説明する。なお、本実施例もリン元素によるゲッタリング工程までを説明するにとどめる。
【０１０１】
図８（Ａ）において、８０１は石英基板、８０２は非晶質珪素膜である。その上にマスク絶縁膜８０３を形成し、マスク絶縁膜８０３には開口部８０４、８０５を形成する。この時、開口部８０５は後に補助容量の下部電極となる領域に形成する点に本実施例の特徴がある。
【０１０２】
そして、ニッケルを含有した溶液を塗布し、スピンコートすることによりニッケル含有層８０６を形成する。この時、溶液内のニッケル濃度は実施例３および実施例４と同様に重量換算で100ppmとすれば良い。（図８（Ａ））
【０１０３】
この状態で結晶化のための加熱処理を行う。本実施例ではこの加熱処理を570 ℃ 14 時間とする。この様に結晶化温度を560 ℃まで下げることで自然核発生による結晶化を十分に防ぐことができる。自然核発生が生じるとそこで横方向への結晶成長が止まってしまうことが起こりうるので好ましくない。
【０１０４】
この加熱処理により周辺回路となる領域ではニッケル添加による縦成長領域８０７、横成長領域８０８が形成される。また、画素マトリクス回路となる領域ではニッケル添加による縦成長領域８０９、横成長領域８１０が形成される。（図８（Ｂ））
【０１０５】
そして、図８（Ｃ）に示す様にマスク絶縁膜８０３をそのままマスクとしてＰイオンの注入工程を行い、リン添加領域８１１、８１２を形成する。この後は実施例１と同様の工程に従って半導体装置を作製すれば良い。
【０１０６】
本実施例の場合、ニッケルの添加工程に用いたマスク絶縁膜８０３をそのままリン添加工程のマスクとして用いることができるため、製造工程が簡略化されるという利点がある。
【０１０７】
〔実施例６〕
本実施例では画素マトリクス回路に全くニッケルを添加しない構成とする例について説明する。なお、この構成では周辺回路を縦成長領域で構成しても横成長領域で構成しても良いが、本実施例では周辺回路を横成長領域で形成する例について説明する。
【０１０８】
図９（Ａ）において、９０１は石英基板、９０２は非晶質珪素膜、９０３はマスク絶縁膜である。本実施例の場合、周辺回路となる領域においてマスク絶縁膜６０３に開口部９０４を形成する。画素マトリクス回路となる領域には開口部は形成しない。
【０１０９】
そして、ニッケルを含有した溶液を塗布し、スピンコートすることによりニッケル含有層９０５を形成する。この時、溶液内のニッケル濃度は重量換算で100ppmとすれば良い。（図９（Ａ））
【０１１０】
この状態で結晶化のための加熱処理を行う。本実施例では560 ℃20時間で結晶化工程を行う。この加熱処理により周辺回路となる領域ではニッケル添加による縦成長領域９０６、横成長領域９０７が形成される。また、画素マトリクス回路となる領域では、ニッケルが全く添加されないので非晶質領域９０８は残存する。（図９（Ｂ））
【０１１１】
そして、マスク絶縁膜９０３を除去した後、開口部９１０、９１１を設けたレジストマスク９０９を形成し、Ｐイオンの注入工程を行ってリン添加領域９１２、９１３を形成する。なお、この時点でリン添加領域９１２、９１３は一旦非晶質化する。（図９（Ｃ））
【０１１２】
次に、600 ℃ 8〜24時間程度の加熱処理を行い、リン元素によるゲッタリング工程を行う。この工程により横成長領域９１４に含まれるニッケルは、リン添加領域９１５へとゲッタリングされる。（図１０（Ａ））
【０１１３】
また、ゲッタリング領域となったリン添加領域９１５はこの加熱処理により再結晶化する。さらに、後に補助容量の下部電極として機能するリン添加領域９１６もこの加熱処理により再結晶化する。
【０１１４】
そして、前述の非晶質領域９０８も結晶化が進行し、結晶領域９１７となる。この進行度合いは加熱処理の条件にもよるが、600 ℃ 12 時間を超える加熱処理であればほぼ全域が結晶化すると考えて良い。
【０１１５】
次に、ハロゲン元素を含む雰囲気中で加熱処理を行い、ハロゲン元素の作用によりニッケルをゲッタリングする。この加熱処理の条件は実施例１に従えば良い。なお、この時、リン添加領域９１５、９１６は既に結晶化しているので、リン元素の熱拡散は問題となるほど大きくはならない。（図１０（Ｂ））
【０１１６】
この工程により得られる横成長領域９１８は実施例１で説明した様な棒状または偏平棒状結晶でなる特異な結晶構造を有し、優れた結晶性を有する結晶性珪素膜となる。
【０１１７】
また、リン添加領域９１９は、前述のリン元素によるゲッタリング工程で集まったニッケルが殆どゲッタリングされて気相中へと除去されるので、殆どニッケルを含まない領域となる。
【０１１８】
さらに、９２０で示される領域は、前述の加熱処理で既に結晶化しているのでその結晶性が高い温度での熱処理により大幅に改善される。なお、非晶質領域に対して直接的に図１０（Ｂ）に示す加熱処理を施した場合、得られる結晶領域は非常に結晶性が悪い（ＴＦＴを作製した場合に電気特性が悪い）ことが実験的に確かめられている。
【０１１９】
そして、図１０（Ｂ）の状態が得られたら、必要箇所をパターニングにより残して活性層９２１〜９２３を形成する。そして、実施例１の工程に従ってゲイト絶縁膜９２４を形成する。
【０１２０】
以上の様な工程で図１０（Ｃ）に示す状態が得られる。この後は実施例１と同様の工程に従って半導体装置を作製すれば良い。
【０１２１】
〔実施例７〕
本実施例では図２（Ａ）に示したリン元素によるゲッタリング工程の加熱方法としてランプアニールを用いる例を示す。
【０１２２】
ランプアニールによる加熱処理としてはＲＴＡ（ラピッド・サーマル・アニール）が知られている。これはハロゲンランプ等を用いた赤外光を試料に対して照射し、薄膜を加熱する技術である。
【０１２３】
ゲッタリング工程における加熱処理としてＲＴＡを利用すると、 700〜1100℃という高温アニール処理を数秒から数分と短い時間で処理することができる。従って、ファーネスアニールよりも高温処理ができるので触媒元素のゲッタリング効果が向上する。また、処理時間もはるかに短いのでスループットも大幅に向上する。
【０１２４】
さらに、 700〜1100℃という高い温度による加熱処理によって結晶性珪素膜の結晶粒界付近に存在する珪素原子の再配列がなされ、結晶粒界の不活性化が促進する。即ち、不対結合手の如き結晶欠陥が大幅に減少してキャリアが捕獲される可能性が低くなり、全体的な結晶性が著しく改善される。
【０１２５】
〔実施例８〕
本発明では、触媒元素（代表的にはニッケル）の添加方法としてイオンプランテーション法を用いることもできる。この場合、ドーズ量は 0.5×10¹³〜 1×10¹⁵atoms/cm² （好ましくは 2×10¹³〜 2×10¹⁴atoms/cm² ）となる様に調節することが好ましい。
【０１２６】
本実施例の様にイオンプランテーション法で触媒元素を添加する場合、マスク絶縁膜に設ける開口部の幅（短辺）は0.01〜5 μｍ（代表的には0.25〜2 μｍ）程度で良い。即ち、微細なパターンに形成された開口部に対しても十分な量のニッケルを添加することが可能である。
【０１２７】
従って、回路設計の段階においてデッドスペースとなる触媒元素の添加領域の占有面積を大幅に低減することができるため、回路設計の自由度が向上するという利点が得られる。
【０１２８】
〔実施例９〕
実施例１ではゲイト電極としてアルミニウムまたはアルミニウムを主成分とする材料を用いたが、本発明はゲイト電極として一導電性を有する結晶性珪素膜を用いることも可能である。
【０１２９】
また、チタン、タンタル、タングステン、モリブデン等の金属材料やそれら金属材料と珪素との化合物でなる金属シリサイド等をゲイト電極として用いることもできる。
【０１３０】
〔実施例１０〕
実施例１乃至実施例９では代表的なＴＦＴ構造の一例としてプレーナ型ＴＦＴの例を示しているが、他にも逆スタガ型ＴＦＴなどのボトムゲイト型ＴＦＴを本発明に適用することも可能である。
【０１３１】
また、ＴＦＴに限らず、シリコンウェハー上に形成されたＭＯＳＦＥＴに対して適用することも可能である。
【０１３２】
この様に、本願発明は半導体素子（半導体装置）の構造によらず適用することが可能であり、特定構造の半導体素子に限定されるものではない。
【０１３３】
〔実施例１１〕
本実施例では画素マトリクス回路を構成する画素構成の一例を図１１に示す。ただし、構造を簡略化するため画素電極は省略してある。
【０１３４】
図１１において１１は活性層であり、図２（Ｃ）の活性層１２２に対応する。本実施例では活性層１１のドレイン側を、画素内いっぱいに広がる様に形成してあり、補助容量の下部電極１２を兼ねる点に特徴がある。
【０１３５】
その上方にはゲイト絶縁膜を介してゲイト線１３が配置されている。ゲイト線１３は図３（Ｂ）のゲイト電極１３８に対応する。また、ゲイト線１３とは別に補助容量の上部電極１４が形成される。この上部電極１４は図３（Ｂ）の上部電極１３９に対応する。
【０１３６】
この場合、上部電極１４は下部電極となる活性層とほぼ一致する様な形状に設けられており、ほぼ画素の占有面積の相当する補助容量を形成する。また、隣接する画素間で上部電極１４は電気的に接続されている（ゲイト線とクロスしない様にゲイト線と平行に接続する）。即ち、全ての画素において補助容量の上部電極は同電位に保たれる。
【０１３７】
次に、ゲイト線１３及び補助容量の上部電極１４の上には第１の層間絶縁膜を介してソース電極（ソース線）１５及びドレイン電極１６が形成される。これらの電極はそれぞれは図４（Ｂ）のソース電極１６８とドレイン電極１７０に対応する。
【０１３８】
そして、図示していないが、後は図４（Ｃ）に示す様に層間絶縁膜１７１と画素電極１７２を形成して、公知のセル組み工程を行えば反射型液晶表示装置が完成する。本実施例の様な構造とすると、画素面積が小さくなってもその面積を最大限に生かして補助容量を確保することが可能である。
【０１３９】
〔実施例１２〕
本発明は透過型液晶表示装置に適用することもできる。なお、ＴＦＴの作製工程は基本的に実施例１で説明した通りなので、詳細な説明は省略する。
【０１４０】
実施例１では画素電極としてアルミニウムを主成分とする材料を用いているが、本実施例では透明導電膜としてＩＴＯ膜を用いる。また、透過型では開口率を大きくとることが重要な課題となるので、電界遮蔽膜やブラックマスク等は必要な箇所に最小限の大きさで設ければ良い。
【０１４１】
ここで、本実施例の透過型液晶表示装置を上面から見た図を図１２に示す。なお、特定の構造を分かり易く説明するためにソース／ドレイン電極を形成した状態の上面図を説明する。従って、画素電極、電界遮蔽膜、ブラックマスク等の記載は省略する。
【０１４２】
図１２において、２１は活性層であり、その一部（ドレイン領域側）には補助容量の下部電極部２２が形成されている。また、活性層２１の上にはゲイト電極（ゲイト線）２３が配置され、下部電極２２の上には補助容量の上部電極２４が配置される。なお、下部電極２２は上部電極２４によって覆われてしまうので図１２では点線で示している。勿論、下部電極２２と上部電極２４との間にはゲイト絶縁膜が挟持されて補助容量を形成している。
【０１４３】
そして、ゲイト電極２３、上部電極２４と交差する様にしてソース電極（ソース線）２５が形成される。このソース電極２５はコンタクト部２６で活性層２１のソース領域と電気的に接続している。
【０１４４】
実際には、活性層や各配線を遮蔽する様にブラックマスクが設けられたり、上下配線間に電界遮蔽膜が設けられたりする。そして、図示しない画素電極がコンタクト部２７で活性層２１のドレイン領域と電気的に接続する。
【０１４５】
以上の様な構造とすれば、透過型液晶表示装置を作製することができる。なお、本発明は図１２に示した装置構造に限定されないことは言うまでもない。
【０１４６】
〔実施例１３〕
実施例１で説明した反射型液晶表示装置を簡略化した断面図を図１３に示す。なお、アクティブマトリクス基板の説明は実施例１で既に行ったので、ここではそれ以外の構造について説明する。
【０１４７】
図１３において、３１は透光性を有する基板、３０２は透明導電膜である。ここでは省略しているが、透光性基板３１の上には他にもカラーフィルター、配向膜、ブラックマスク等が設けられる場合がある。また、そして、これらをまとめて対向基板と呼ぶ。
【０１４８】
対向基板とアクティブマトリクス基板との間では封止材３３に囲まれて液晶層３４が挟持されている。本発明はＥＣＢモード、ゲストホストモード等のあらゆるモードに対応可能であるので、それに応じて液晶材料を変更すれば良い。また、この様な駆動モードによってカラーフィルターが必要になる場合もある。さらに、液晶表示装置の駆動モードによっては偏光板を用いることもある。
【０１４９】
なお、本実施例では周辺回路の上方には液晶層を配置しない構成とし、周辺回路と対向側の透明導電膜３２との間に寄生容量が形成されるのを防いでいる。勿論、基板全面に液晶層が配置される様な構成でも構わない。
【０１５０】
また、図１４にアクティブマトリクス基板上に配置される各回路の配置構成の一例を示す。図１４において、４１は石英基板、４２は下地膜、４３は画素マトリクス回路、４４はソースドライバー回路、４５はゲイトドライバー回路、４６はロジック回路である。
【０１５１】
以上は反射型液晶表示装置の概略であるが、透過型液晶表示装置でも基本的な構成は変わらない。この様に、本発明はどの様な構造の液晶表示装置に対しても適用することが可能である。
【０１５２】
〔実施例１４〕
本発明は液晶表示装置以外の電気光学装置に対して適用することもできる。その様な電気光学装置としては、ＥＬ（エレクトロルミネッセンス）表示装置、ＥＣ（エレクトロクロミクス）表示装置等が挙げられる。
【０１５３】
〔実施例１５〕
本実施例では、本発明を利用した電気光学装置を利用する応用製品（電子デバイス）の一例を図１５に示す。本発明を利用した応用製品としてはビデオカメラ、スチルカメラ、プロジェクター、ヘッドマウントディスプレイ、カーナビゲーション、パーソナルコンピュータ、携帯情報端末（モバイルコンピュータ、携帯電話等）などが挙げられる。
【０１５４】
図１５（Ａ）は携帯電話であり、本体２００１、音声出力部２００２、音声入力部２００３、表示装置２００４、操作スイッチ２００５、アンテナ２００６で構成される。本発明は表示装置２００４に適用することができる。
【０１５５】
図１５（Ｂ）はビデオカメラであり、本体２１０１、表示装置２１０２、音声入力部２１０３、操作スイッチ２１０４、バッテリー２１０５、受像部２１０６で構成される。本発明は表示装置２１０２に適用することができる。
【０１５６】
図１５（Ｃ）はモバイルコンピュータ（モービルコンピュータ）であり、本体２２０１、カメラ部２２０２、受像部２２０３、操作スイッチ２２０４、表示装置２２０５で構成される。本発明は表示装置２２０５に適用できる。
【０１５７】
図１５（Ｄ）はヘッドマウントディスプレイであり、本体２３０１、表示装置２３０２、バンド部２３０３で構成される。本発明は表示装置２３０２に適用することができる。
【０１５８】
図１５（Ｅ）はリア型プロジェクターであり、本体２４０１、光源２４０２、表示装置２４０３、偏光ビームスプリッタ２４０４、リフレクター２４０５、２４０６、スクリーン２４０７で構成される。本発明は表示装置２４０３に適用することができる。
【０１５９】
図１５（Ｆ）はフロント型プロジェクターであり、本体２５０１、光源２５０２、表示装置２５０３、光学系２５０４、スクリーン２５０５で構成される。本発明は表示装置２５０３に適用することができる。
【０１６０】
以上の様に、本発明の応用範囲は極めて広く、あらゆる分野の表示媒体に適用することが可能である。特に、液晶表示装置をプロジェクターの様な投射型表示装置に用いる場合には、非常に高い解像度が要求される。その様な場合において、本発明は非常に有効な技術である。
【０１６１】
【発明の効果】
触媒元素をゲッタリングするための領域を形成する工程と、補助容量の下部電極を形成する工程とを共通化することで製造プロセスが簡略化される。そのため、スループット、歩留り等が向上し、経済的に有益である。
【０１６２】
さらに、本発明を用いて得られた結晶性膜は触媒元素の効果により結晶性が非常に優れ、かつ、ゲッタリング処理によりその触媒元素が除去または低減されている。そのため、半導体装置の活性層として利用した場合、優れた電気特性と高い信頼性とを備えた半導体装置を得ることができる。
【図面の簡単な説明】
【図１】 半導体装置の作製工程を示す図。
【図２】 半導体装置の作製工程を示す図。
【図３】 半導体装置の作製工程を示す図。
【図４】 半導体装置の作製工程を示す図。
【図５】 半導体装置の作製工程を示す図。
【図６】 半導体装置の作製工程を示す図。
【図７】 半導体装置の作製工程を示す図。
【図８】 半導体装置の作製工程を示す図。
【図９】 半導体装置の作製工程を示す図。
【図１０】 半導体装置の作製工程を示す図。
【図１１】 画素領域を上面から見た図。
【図１２】 画素領域を上面から見た図。
【図１３】 液晶表示装置の断面を示す図。
【図１４】 アクティブマトリクス基板の概略を示す図。
【図１５】 応用製品の一例を示す図。
【符号の説明】
１０１ 石英基板
１０２ 非晶質珪素膜
１０３ マスク絶縁膜
１０４、１０５ 開口部
１０６ ニッケル含有層
１０７、１０８ ニッケル添加領域
１０９、１１０ 横成長領域
１１１ 開口部
１１２、１１３ リン添加領域（ゲッタリングサイト）
１１４ リン添加領域（補助容量の下部電極）
１１５〜１１８ 横成長領域
１１９ 補助容量の下部電極
１２０〜１２２ 活性層
１２３ ゲイト絶縁膜[0001]
[Technical field to which the invention belongs]
The present invention relates to a semiconductor device using a semiconductor thin film and a manufacturing method thereof, and more particularly to a thin film transistor (TFT) using a crystalline film containing silicon.
[0002]
In this specification, a semiconductor device refers to all devices that function using a semiconductor, and includes not only semiconductor elements such as TFTs and MOSFETs (IGFETs), but also electro-optical devices (liquid crystal display devices, etc.) Application products (electronic devices, etc.) on which they are mounted are also included in the category of semiconductor devices. In this specification, in order to clarify the distinction, a semiconductor element, a display device, and the like are described as appropriate.
[0003]
[Prior art]
2. Description of the Related Art In recent years, there has been remarkable progress in technology for forming semiconductor circuits using thin film transistors (TFTs) formed on a substrate. In particular, an active matrix display device using a crystalline silicon film (polysilicon film or the like) as a thin film semiconductor and mounting a peripheral circuit and a pixel matrix circuit on the same substrate has reached a practical level.
[0004]
In particular, active matrix liquid crystal display devices (hereinafter referred to as AM-LCDs) are being actively developed for displays such as notebook computers, projectors, and portable devices. AM-LCDs are roughly classified into transmissive LCDs and reflective LCDs according to their operation modes.
[0005]
At present, the development of high-definition and bright liquid crystal display devices is urgently required, and each pixel has a very fine structure of 30 μm square or less like XGA (1024 × 768 pixels) and SXGA (1280 × 1024 pixels). Has been developed.
[0006]
The AM-LCD as described above performs on / off control of light by changing the optical response characteristics of the liquid crystal layer according to the voltage applied to the liquid crystal layer. In general, an auxiliary capacitor is provided in each pixel in order to compensate for leakage of charges held in the liquid crystal layer.
[0007]
By the way, the present inventors have disclosed a method for obtaining a crystalline film by utilizing a catalytic element (typically nickel) that promotes crystallization as a method for forming a crystalline film containing silicon (Japanese Patent Laid-Open No. Hei. 7-130652).
[0008]
In this publication, a region crystallized by adding a catalyst element directly (hereinafter referred to as a vertical growth region) and a crystallized region formed around a region to which a catalyst element is added (hereinafter referred to as a lateral growth region). A technique for forming the above is disclosed.
[0009]
However, since most of the catalyst elements are metal elements, if they remain after crystallization, the reliability of the TFT may be impaired, which is not preferable.
[0010]
[Problems to be solved by the invention]
It is an object of the present invention to provide a technique for simplifying a manufacturing process in a method for manufacturing a semiconductor device including a process of effectively removing or reducing the catalytic element.
[0011]
[Means for Solving the Problems]
The configuration of the invention disclosed in this specification is as follows.
Holding or adding a catalytic element for promoting crystallization of the silicon to all or a part of the amorphous film containing silicon;
A step of crystallizing the element forming portion of the amorphous film containing silicon by heat treatment; and an element selected from the group 15 for a region adjacent to the element forming portion and a region serving as a lower electrode of an auxiliary capacitor. Adding simultaneously,
A step of gettering the catalytic element in a region to which an element selected from the group 15 is added by heat treatment;
A step of gettering the catalyst element in the atmosphere by heat treatment in an atmosphere containing a halogen element;
It is characterized by having.
[0012]
A basic object of the present invention is to simplify a process in a manufacturing method in which a catalytic element used for crystallization of an amorphous film containing silicon is gettered from a formed crystalline film.
[0013]
Here, a method for gettering the catalyst element will be briefly described. One feature of the present invention is that it uses a gettering effect by an element selected from Group 15 and a gettering effect by a halogen element.
[0014]
Typical examples of the catalytic element include Ni (nickel), Co (cobalt), Fe (iron), Pd (palladium), Pt (platinum), Cu (copper), and Au (gold). In our experiments, nickel has been found to be the most suitable element.
[0015]
Examples of the group 15 element for gettering the catalyst element include N (nitrogen), P (phosphorus), As (arsenic), Sb (antimony), and Bi (bismuth). Shown is phosphorus.
[0016]
As a typical example, when nickel is used as a catalyst element and phosphorus is used as a gettering element (group 15 element), the heat treatment at around 600 ° C. shows a stable bonding state between phosphorus and nickel. At this time, Ni _Three P, Ni _Five P ₂ , Ni ₂ P, Ni _Three P ₂ , Ni ₂ P _Three , NiP ₂ , NiP _Three The combined state can be taken.
[0017]
Examples of the halogen element for gettering the catalyst element include F (fluorine), Cl (chlorine), and Br (bromine). In particular, when chlorine is used as a catalytic element, chlorine becomes volatile nickel chloride and is released into the gas phase.
[0018]
As described above, when nickel is used as a catalyst element for promoting crystallization of an amorphous film containing silicon, it is removed or reduced from the crystalline film by the gettering action of an element selected from Group 15 or a halogen element. can do. In the present invention, a remarkable effect can be obtained by using both of them.
[0019]
【Example】
[Example 1]
An example of manufacturing a reflective liquid crystal display device using the present invention will be described with reference to FIGS. In this embodiment, a process of forming a CMOS circuit and a pixel matrix circuit which are basic circuits constituting a peripheral circuit on the same substrate will be described.
[0020]
For the convenience of drawing, the scale ratio of the peripheral circuit and the pixel matrix circuit does not correspond, and the pixel matrix circuit portion is shown larger.
[0021]
Further, the peripheral circuit includes not only a driver circuit typified by a shift resist and the like, but also a logic circuit that performs other signal processing. For example, a memory, a D / A converter, an operational amplifier, a pulse generator, and the like are included in the logic circuit.
[0022]
First, a quartz substrate 101 is prepared as a substrate having an insulating surface. A base film such as a silicon oxide film may be provided on the quartz substrate 101. Further, a silicon substrate, a ceramic substrate, or the like may be used instead of the quartz substrate.
[0023]
Next, an amorphous silicon film 102 is formed to a thickness of 10 to 75 nm (preferably 15 to 45 nm) by using a plasma CVD method or a low pressure CVD method. In addition to the amorphous silicon film, an amorphous semiconductor film containing silicon, for example, Si _X Ge _1-X (0 <X <1) can also be used.
[0024]
Next, the amorphous silicon film 102 is crystallized by applying the technique described in JP-A-8-78329. The feature of this publication is that a catalytic element is selectively added to the amorphous silicon film to obtain a region (lateral growth region) in which crystal growth is substantially parallel to the substrate.
[0025]
First, a mask insulating film 103 made of a silicon oxide film is formed on the amorphous silicon film 102 to a thickness of 50 to 150 nm. Then, first openings 104 and 105 are provided in a region where nickel is added by patterning the mask insulating film 103.
[0026]
The first openings 104 and 105 are formed so that the vicinity of a region (element formation portion) where a semiconductor element (TFT in this embodiment) is to be formed later is exposed. That is, the lateral growth region is designed so as to be formed just in the element formation portion.
[0027]
Next, a thin oxide film (not shown) is formed on the exposed surface of the amorphous silicon film. This step may be performed by UV light irradiation in an oxygen atmosphere. This oxide film has an effect of improving the wettability in the next solution coating step.
[0028]
Next, an amorphous silicon film containing a solution (for example, a nickel acetate salt solution, a nickel nitrate salt solution, etc.) containing 100 ppm by weight of a catalytic element (in this specification, nickel is used as an example) that promotes crystallization of silicon The nickel-containing layer 106 is formed by spin coating on the mask 102 and the mask insulating film 103. (Fig. 1 (A))
[0029]
When the technique described in this publication is used, the surface of the amorphous silicon film exposed through the first openings 104 and 105 formed in the mask insulating film is approximately 2 × 10 ¹⁴ atoms / cm ² Of nickel is retained.
[0030]
In this state, heat treatment for crystallization is performed. This heat treatment is performed at a temperature of 500 to 700 ° C. (typically 550 to 650 ° C.), and the treatment time is 4 to 24 hours (typically 8 to 15 hours). By this treatment, nickel diffuses and crystallizes inside the film, so that crystalline silicon films 107 to 110 are formed. (Fig. 1 (B))
[0031]
Here, 107 and 108 are regions where nickel is added, which contain nickel in a very high concentration. Reference numerals 109 and 110 denote lateral growth regions where crystallization has progressed in the lateral direction. ¹⁸ ~ 1 × 10 ¹⁹ atoms / cm ^Three Contains about nickel. In addition, the region that has not been crystallized remains amorphous.
[0032]
This lateral growth region has a crystal structure in which needle-like or columnar crystals grown substantially parallel to the substrate are gathered. Further, each acicular crystal is characterized by growing substantially parallel to each other and macroscopically in the same direction.
[0033]
Next, the mask insulating film 103 is patterned again to form a second opening 111 for forming an electrode portion (lower electrode portion) to be an auxiliary capacitance later. Note that a resist mask having an opening may be newly provided after the mask insulating film 103 is completely removed.
[0034]
In this state, P (phosphorus) ions are added by an ion plantation method or a plasma doping method. It is also effective to use As (arsenic) ions instead of P ions. (Figure 1 (C))
[0035]
In the ion implantation process of this embodiment, the acceleration voltage is 5 to 25 kV, and the dose is 1 × 10 ¹³ ~ 8 × 10 ¹⁵ atoms / cm ² (Preferably 5 × 10 ¹³ ~ 1 × 10 ¹⁵ atoms / cm ² ). With this setting, the exposed amorphous silicon film has 5 × 10 ¹⁹ ~ 2 × 10 ^{twenty one} atoms / cm ^Three P ions are added at a concentration of
[0036]
A feature of this embodiment is that the first openings 104 and 105 that function as nickel-added regions also function as regions to which phosphorus is added. The phosphorus-added regions 112 and 113 formed under the first openings 104 and 105 function as gettering regions for collecting nickel.
[0037]
In addition, the phosphorus-added region 114 formed under the second opening 111 serves as a lower electrode of an auxiliary capacitor having N-type conductivity. At the same time, it functions as a gettering region for collecting nickel.
[0038]
Thus, one of the most important configurations of the present invention is that the step of adding P ions for the purpose of forming the gettering region also serves as the step of forming the lower electrode of the auxiliary capacitor.
[0039]
After the addition process of P ions is completed, the mask insulating film 103 is removed, and then in a nitrogen atmosphere, 400 to 700 ° C. (typically 550 to 600 ° C.), 2 to 24 hours (typically 8 to 12 hours) And the nickel existing in the lateral growth regions 109 and 110 are moved toward the phosphorus addition regions 112 to 114. (Fig. 2 (A))
[0040]
Note that this step may be performed before the mask insulating film 103 is removed. It is also effective to disperse phosphorus in the silicon film by performing a process such as laser annealing before the heat treatment. When performing this laser annealing, it is more effective to perform laser annealing after removing the mask insulating film 103. As the laser light, excimer laser using KrF, ArF, XeCl or the like as an excitation gas, CO ₂ Lasers and YAG lasers can be used.
[0041]
Thus, the nickel remaining in the lateral growth regions 109 and 110 is gettered to the phosphorus addition regions 112 to 114, and the lateral growth regions 115 and 116 in which nickel is reduced are obtained. The present inventors have disclosed a gettering process using phosphorus element in Japanese Patent Application No. 9-94607. (Fig. 2 (A))
[0042]
The phosphorus-added regions 112 to 114 become amorphous in the process of adding P ions, but are crystallized again in this heat treatment process.
[0043]
Next, when the state of FIG. 2A is obtained, heat treatment is performed in an atmosphere containing a halogen element. In this example, oxygen (O ₂ ) Hydrogen chloride (HCl) is included in the atmosphere at 0.5 to 10% by volume (typically 3%). (Fig. 2 (B))
[0044]
In addition to HCl, HF, NF _Three , HBr, Cl ₂ , ClF _Three , BCl _Three , F ₂ , Br ₂ One or a plurality of compounds selected from halogen-containing compounds can be used. A halogen hydride can also be used.
[0045]
This heat treatment is preferably performed at a temperature exceeding 700 ° C. in order to effectively perform gettering of nickel by chlorine. Typically 800-1000 ° C (950 ° C in this example) is good. This treatment thoroughly removes or reduces nickel from the entire crystalline silicon film.
[0046]
Note that since the phosphorus-added regions 112 to 114 have already been crystallized prior to this heat treatment, thermal diffusion of P ions can be minimized even in the heat treatment at a high temperature.
[0047]
Further, as a result of confirmation by SIMS (mass secondary ion analysis) by the present inventors, the nickel concentration contained in the lateral growth regions 117 and 118 after the step shown in FIG. 2B is at least 5 × 10 5. ¹⁷ atoms / cm ^Three It was found that it was reduced to the following (below this becomes a detection lower limit and measurement is impossible).
[0048]
At this time, nickel is also gettered from the phosphorus-added regions 112 to 114. This region contains nickel at a high concentration, but depending on the conditions of the gettering process in an atmosphere containing a halogen element, 5 × 10 ¹⁷ atoms / cm ^Three It is possible to reduce to the following.
[0049]
However, since a large amount of nickel is gettered and collected in the phosphorus-added region 119, which later becomes the lower electrode of the auxiliary capacitor, even if a gettering process with a halogen element is performed, the completed TFT has a lower electrode of the auxiliary capacitor. It is considered that nickel having a higher concentration than the channel formation region is present.
[0050]
Even if nickel remains in the lower electrode, there is no problem as long as it functions as an electrode. Further, the phosphorus-added regions 112 and 113 are not used at least in the channel formation region (can be used in the source / drain regions). Accordingly, since the phosphorus-added regions 112 and 113 are basically removed when the active layer is formed, the presence or absence of nickel is not a problem.
[0051]
Furthermore, halogen elements are taken into the lateral growth region by this heat treatment. Therefore, the final active layer (horizontal growth region) is 1 × 10 ¹⁵ ~ 1 × 10 ²⁰ atoms / cm ^Three Is present at a concentration of
[0052]
Further, as a result of analysis of the lateral growth regions 117 and 118 by the TEM (transmission electron microscope), the present inventors have confirmed a crystal structure in which a plurality of rod-like or flat rod-like crystals arranged in a specific direction with regularity are gathered. .
[0053]
The characteristics of this crystal structure are almost the same as the characteristics of the lateral growth region described above. However, according to various analyzes by the present inventors, the boundary (grain boundary) between each rod-like crystal (which can be said to be a needle-like crystal) has a continuous lattice and is very consistent and electrically inactive. It is estimated that.
[0054]
As a proof, a TFT using a crystalline silicon film having such a crystal structure as an active layer achieves electrical characteristics that surpass MOSFETs formed on single crystal silicon. Details regarding this crystal structure are described in Japanese Patent Application No. 8-335152 filed on November 29, 1996 by the present inventors.
[0055]
When the state of FIG. 2B is obtained in this way, the silicon film is patterned to form active layers 120-122. The active layers 120 and 121 are mainly N-type TFTs and P-type TFTs of CMOS circuits that constitute peripheral circuits, respectively. The active layer 122 is a pixel TFT (in this embodiment, an N-type TFT) constituting a pixel matrix circuit.
[0056]
Next, the oxide (not shown) formed on the silicon film surface is removed. Since such a surface oxide takes in contaminants and the like in the silicon film, a clean silicon film surface can be obtained by removing the surface oxide.
[0057]
Immediately after that, a silicon oxide film 123 to be a gate insulating film is formed to a thickness of 10 to 150 nm by a plasma CVD method, and a heat treatment at a temperature exceeding 700 ° C. is performed again. At this time, the processing atmosphere is preferably an atmosphere containing a halogen element as described above. In that case, the conditions may be the same as those described above. (Fig. 2 (C))
[0058]
It is also effective to improve the film quality of the gate insulating film 123 by performing a heat treatment in an inert atmosphere at the end of the heat treatment.
[0059]
This heat treatment can be expected to further remove nickel remaining in the active layer. In addition, a thermal oxide film is formed at the interface between the active layers 120 to 122 and the gate insulating film 123, and a good active layer / gate insulating film interface with few interface states and the like is obtained.
[0060]
Next, electrode patterns 124 to 127 made of aluminum or a material mainly containing aluminum are formed. Each of the electrode patterns 124 to 127 is a prototype of a gate electrode constituting a CMOS circuit or a pixel TFT. The electrode pattern 127 is a prototype of the upper electrode of the auxiliary capacitor.
[0061]
In this embodiment, a triple gate type TFT is used as the pixel TFT. Therefore, although the electrode pattern 126 is divided into three, it is actually the same electrode that is all connected.
[0062]
When the state shown in FIG. 3A is obtained in this manner, two anodic oxidation processes are performed next. The steps from the anodic oxidation step described below to ion implantation (phosphorus (P) or boron (B)) are based on the technique described in Japanese Patent Laid-Open No. 7-13318 by the present inventors. Therefore, the detailed conditions and the like should be referred to the same publication.
[0063]
After the electrode patterns 124 to 127 are formed, first, anodization is performed in a 3% oxalic acid aqueous solution to form porous anodic oxide films 128 to 131. Next, anodic oxidation is performed in an ethylene glycol solution mixed with 3% tartaric acid to form nonporous anodic oxide films 132 to 135. Further, after these two anodic oxidation steps, gate electrodes 136 to 138 and an upper electrode 139 of the auxiliary capacitor are defined.
[0064]
When the state shown in FIG. 3B is thus obtained, the gate insulating film 123 is dry-etched using the gate electrode and the porous anodic oxide film as a mask. From this step, a gate insulating film as shown by 140 to 143 is formed. The gate insulating film 143 functions as an auxiliary capacitor insulating film. (Figure 3 (C))
[0065]
Next, as shown in FIG. 3D, the porous anodic oxide films 128 to 131 are removed, and high acceleration P ion implantation and low acceleration P ion implantation are performed. Through this process, a source region 144, a drain region 145, a pair of low-concentration impurity regions (also referred to as LDD regions) 146, and a channel formation region 147 are formed.
[0066]
In this embodiment, since the pixel TFT is composed of an N-type TFT, a source region 148, a drain region 149, a pair of low-concentration impurity regions 150 to 152, and channel formation regions 153 to 155 are formed.
[0067]
At this time, P ions are also added to the active layer of the P-type TFT, and regions 156 and 157 containing P ions having the same concentration as the source / drain regions and the P ions having the same concentration as the low concentration impurity region are used. A region 158 including is formed. In addition, P ions are not added at all to the region indicated by 159, and the P ion concentration added in advance is maintained, but the pixel TFT and the drain region 149 are substantially integrated.
[0068]
Next, a resist mask 160 is provided so that only the P-type TFT is exposed, and high acceleration B ion implantation and low acceleration B ion implantation are performed. Through this process, all of the regions 156 to 158 containing P ions in FIG. 3D are inverted to P-type, and a source region 161, a drain region 162, a pair of low-concentration impurity regions 163, and a channel formation region 164 of the P-type TFT are obtained. Is formed. (Fig. 4 (A))
[0069]
When the ion implantation process as described above is used, the source / drain regions of the N-type TFT and the P-type TFT can be formed by only one patterning process.
[0070]
Next, the implanted P ions and B ions are activated by any one of furnace annealing, laser annealing, lamp annealing or a combination of these with the resist mask 160 removed. At the same time, the crystallinity of the active layer broken by ion implantation is repaired.
[0071]
Next, a stacked film including a silicon oxide film and a silicon nitride film is formed as the first interlayer insulating film 165. Then, after forming contact holes, source electrodes 166 to 168 and drain electrodes 169 and 170 are formed. (Fig. 4 (B))
[0072]
Next, an organic resin film (polyimide, polyamide, polyimide amide, acrylic, or the like) is formed as the second interlayer insulating film 171 to a thickness of 0.5 to 3 μm (preferably 1.5 to 2.5 μm). The most significant feature of the organic resin film is that the relative dielectric constant is low (about 2.0 to 3.4), which can greatly reduce the parasitic capacitance between the wirings. That is, it is possible to effectively suppress a decrease in operation speed when configuring a circuit that requires high-frequency driving, such as a logic circuit.
[0073]
Next, a contact hole is formed in the second interlayer insulating film 171 to form a pixel electrode 172. In this embodiment, the pixel electrode 172 is made of aluminum or a material mainly containing aluminum.
[0074]
Finally, the entire TFT obtained is heat-treated in a hydrogen atmosphere and hydrogenated to reduce dangling bonds in the active layer. Thus, an active matrix substrate in which the CMOS circuit and the pixel TFT are integrally formed on the same substrate as shown in FIG. 4C is completed.
[0075]
Thereafter, a reflective liquid crystal display device is completed by sandwiching a liquid crystal layer between the active matrix substrate and the counter substrate by a known cell assembling process.
[0076]
A practitioner may appropriately determine design items such as the type of liquid crystal material and the cell gap. In this embodiment, the black mask is provided on the opposite side. However, the black mask may be provided on a necessary portion on the active matrix substrate side.
[0077]
[Example 2]
In this embodiment, an example in which a crystalline silicon film is formed by means different from that in Embodiment 1 will be described. Note that basically different processes are only the processes corresponding to FIGS. 1A, 1B, and 1C of the first embodiment (processes before the gettering process using phosphorus element), and only these processes will be described. I decided to.
[0078]
In this embodiment, as a means for crystallizing the amorphous silicon film, a method of forming a vertical growth region according to the technique described in Japanese Patent Laid-Open No. 7-30625 is used.
[0079]
In FIG. 5A, 501 is a quartz substrate, and 502 is an amorphous silicon film. When forming the vertical growth region, the mask insulating film as in the first embodiment is not necessary, and the nickel-containing layer 503 may be formed on the entire surface of the amorphous silicon film 502.
[0080]
At this time, the nickel concentration in the solution containing nickel is 10 ppm in terms of weight (about 3 × 10 × 10 on the surface of the amorphous silicon film). ¹³ atoms / cm ² )
[0081]
In this state, heat treatment for crystallization is performed. In this embodiment, the temperature is 600 ° C. for 4 hours. By this heat treatment, the entire surface of the amorphous silicon film 502 is crystallized, and a crystalline silicon film 504 called a vertical growth region is obtained. (Fig. 5 (B))
[0082]
Next, a resist mask 505 is formed. Openings 506 to 508 for adding P ions are formed in the resist mask 505. When the openings 506 to 508 are formed, a P ion implantation step is performed to form phosphorus addition regions 509 to 511. (Fig. 5 (C))
[0083]
At this time, the regions 509 and 510 to which P ions are added from the openings 506 and 507 function as gettering regions for collecting nickel. The gettering region is preferably formed in a region adjacent to the element forming portion because the gettering effect is reduced if it is too far from the element forming portion.
[0084]
The region 511 to which P ions are added from the opening 508 functions as a lower electrode of the auxiliary capacitor. Of course, in addition to the function as the lower electrode, it also functions as a gettering region.
[0085]
The state shown in FIG. 5C is obtained by the process as described above. Thereafter, a semiconductor device may be manufactured according to the same steps as in the first embodiment.
[0086]
Example 3
In this embodiment, an example in which a semiconductor device is manufactured using a vertical growth region and a horizontal growth region on the same substrate will be described. Basically, only the gettering process using phosphorus element is different, and the process is similar to that in the first and second embodiments, so only the necessary parts will be described.
[0087]
In FIG. 6A, 601 is a quartz substrate, and 602 is an amorphous silicon film. In this embodiment, the peripheral circuit is formed in the lateral growth region and the pixel matrix circuit is formed in the vertical growth region. Therefore, the mask insulating film 603 is not formed in a region to be a pixel matrix circuit, and an opening 604 is provided in a necessary portion in a region to be a peripheral circuit.
[0088]
Then, a nickel-containing layer 605 is formed by applying a solution containing nickel and performing spin coating. At this time, the nickel concentration in the solution may be 100 ppm in terms of weight as in Example 1. If the concentration is lower than this, the growth distance of the lateral growth region may not reach the desired length. (Fig. 6 (A))
[0089]
In this state, heat treatment for crystallization is performed. In this embodiment, the temperature is set to 600 ° C. for 8 hours in order to sufficiently perform the lateral growth. By this heat treatment, a nickel-added region (also referred to as a vertical growth region) 606 and a horizontal growth region 607 are formed in a region serving as a peripheral circuit. Further, the entire surface of the amorphous silicon film 602 is crystallized in a region to be a pixel matrix circuit, and a vertical growth region 608 is formed. (Fig. 6 (B))
[0090]
Then, after removing the mask insulating film 603, a resist mask 609 provided with openings 610 to 612 is formed, and a P ion implantation step is performed to form phosphorus added regions 613 to 615. (Fig. 6 (C))
[0091]
In this embodiment, similarly to the first and second embodiments, the phosphorus-added regions 613 and 614 function as gettering regions for collecting nickel, and the phosphorus-added region 615 functions as a lower electrode of an auxiliary capacitor. Of course, in addition to the function as the lower electrode, it also functions as a gettering region.
[0092]
The state shown in FIG. 6C is obtained by the process as described above. Thereafter, a semiconductor device may be manufactured according to the same steps as in the first embodiment.
[0093]
Example 4
In the present embodiment, an example in which the vertical growth region and the horizontal growth region are selectively used in a configuration different from that of the third embodiment will be described. In this embodiment, only the gettering process using phosphorus element will be described.
[0094]
In FIG. 7A, reference numeral 701 denotes a quartz substrate, and reference numeral 702 denotes an amorphous silicon film. In this embodiment, the peripheral circuit is formed in the vertical growth region and the pixel matrix circuit is formed in the horizontal growth region. Therefore, the mask insulating film 703 is not formed in a region to be a peripheral circuit, and an opening 704 is provided in a necessary portion in a region to be a pixel matrix circuit.
[0095]
Then, a nickel-containing layer 705 is formed by applying a solution containing nickel and performing spin coating. At this time, the nickel concentration in the solution may be 100 ppm in terms of weight as in Example 3. (Fig. 7 (A))
[0096]
In this state, heat treatment for crystallization is performed. In this embodiment, the temperature is set to 600 ° C. for 8 hours in order to sufficiently perform the lateral growth. By this heat treatment, a vertical growth region 706 and a horizontal growth region 707 are formed by addition of nickel in a region that becomes a pixel matrix circuit. Further, the entire surface of the amorphous silicon film 702 is crystallized in a region to be a peripheral circuit, and a vertical growth region 708 is formed. (Fig. 7 (B))
[0097]
Then, after removing the mask insulating film 703, a resist mask 709 provided with openings 710 to 712 is formed, and a P ion implantation step is performed to form phosphorus-added regions 713 to 715. (Fig. 7 (C))
[0098]
In this embodiment, as in the first to third embodiments, the phosphorus-added regions 713 and 714 function as gettering regions for collecting nickel, and the phosphorus-added region 715 functions as a lower electrode of the auxiliary capacitor. Of course, in addition to the function as the lower electrode, it also functions as a gettering region.
[0099]
The state shown in FIG. 7C is obtained by the process as described above. Thereafter, a semiconductor device may be manufactured according to the same steps as in the first embodiment.
[0100]
Example 5
In this embodiment, an example will be described in which a region constituting the lower electrode of the auxiliary capacitor is used as a nickel addition region. In this embodiment, only the gettering process using phosphorus element will be described.
[0101]
In FIG. 8A, 801 is a quartz substrate, and 802 is an amorphous silicon film. A mask insulating film 803 is formed thereon, and openings 804 and 805 are formed in the mask insulating film 803. At this time, the feature of this embodiment is that the opening 805 is formed in a region that will later become a lower electrode of the auxiliary capacitor.
[0102]
Then, a nickel-containing layer 806 is formed by applying a solution containing nickel and performing spin coating. At this time, the nickel concentration in the solution may be 100 ppm in terms of weight in the same manner as in Example 3 and Example 4. (Fig. 8 (A))
[0103]
In this state, heat treatment for crystallization is performed. In this embodiment, this heat treatment is performed at 570 ° C. for 14 hours. Thus, by lowering the crystallization temperature to 560 ° C., crystallization due to the generation of natural nuclei can be sufficiently prevented. If natural nucleation occurs, it is not preferable because lateral crystal growth may stop there.
[0104]
By this heat treatment, a vertical growth region 807 and a horizontal growth region 808 are formed by adding nickel in a region that becomes a peripheral circuit. Further, in a region to be a pixel matrix circuit, a vertical growth region 809 and a horizontal growth region 810 are formed by adding nickel. (Fig. 8 (B))
[0105]
Then, as shown in FIG. 8C, a P ion implantation process is performed using the mask insulating film 803 as a mask to form phosphorus-added regions 811 and 812. Thereafter, a semiconductor device may be manufactured according to the same steps as in the first embodiment.
[0106]
In this embodiment, since the mask insulating film 803 used in the nickel addition process can be used as it is as a mask in the phosphorus addition process, there is an advantage that the manufacturing process is simplified.
[0107]
Example 6
In this embodiment, an example in which no nickel is added to the pixel matrix circuit will be described. In this configuration, the peripheral circuit may be formed of a vertical growth region or a horizontal growth region. In this embodiment, an example in which the peripheral circuit is formed of a horizontal growth region will be described.
[0108]
In FIG. 9A, 901 is a quartz substrate, 902 is an amorphous silicon film, and 903 is a mask insulating film. In this embodiment, an opening 904 is formed in the mask insulating film 603 in a region to be a peripheral circuit. No opening is formed in a region to be a pixel matrix circuit.
[0109]
And the nickel containing layer 905 is formed by apply | coating the solution containing nickel and spin-coating. At this time, the nickel concentration in the solution may be 100 ppm in terms of weight. (Fig. 9 (A))
[0110]
In this state, heat treatment for crystallization is performed. In this embodiment, the crystallization process is performed at 560 ° C. for 20 hours. By this heat treatment, a vertical growth region 906 and a horizontal growth region 907 are formed by adding nickel in a region that becomes a peripheral circuit. Further, in the region to be the pixel matrix circuit, since no nickel is added, the amorphous region 908 remains. (Fig. 9 (B))
[0111]
Then, after removing the mask insulating film 903, a resist mask 909 provided with openings 910 and 911 is formed, and a P-ion implantation process is performed to form phosphorus-added regions 912 and 913. At this time, the phosphorus-added regions 912 and 913 are once made amorphous. (Figure 9 (C))
[0112]
Next, heat treatment is performed at 600 ° C. for about 8 to 24 hours, and a gettering step with phosphorus element is performed. Through this step, nickel contained in the lateral growth region 914 is gettered to the phosphorus addition region 915. (Fig. 10 (A))
[0113]
Further, the phosphorus-added region 915 that has become a gettering region is recrystallized by this heat treatment. Further, the phosphorus addition region 916 that later functions as a lower electrode of the auxiliary capacitor is also recrystallized by this heat treatment.
[0114]
Then, the above-described amorphous region 908 also crystallizes to become a crystal region 917. Although the degree of progress depends on the conditions of the heat treatment, it can be considered that almost all regions crystallize if the heat treatment exceeds 600 ° C. for 12 hours.
[0115]
Next, heat treatment is performed in an atmosphere containing a halogen element, and nickel is gettered by the action of the halogen element. The conditions for this heat treatment may be in accordance with Embodiment 1. At this time, since the phosphorus-added regions 915 and 916 are already crystallized, the thermal diffusion of the phosphorus element does not become so large as to be a problem. (Fig. 10 (B))
[0116]
The laterally grown region 918 obtained by this step has a unique crystal structure made of rod-like or flat rod-like crystals as described in Example 1, and becomes a crystalline silicon film having excellent crystallinity.
[0117]
The phosphorus-added region 919 is a region containing almost no nickel because nickel collected in the gettering step using the phosphorus element is almost gettered and removed into the gas phase.
[0118]
Further, since the region indicated by 920 has already been crystallized by the above-described heat treatment, the crystallinity thereof is greatly improved by heat treatment at a high temperature. Note that when the heat treatment shown in FIG. 10B is performed directly on the amorphous region, the obtained crystal region has very poor crystallinity (electric properties are poor when a TFT is manufactured). Has been confirmed experimentally.
[0119]
Then, when the state of FIG. 10B is obtained, the active layers 921 to 923 are formed by leaving necessary portions by patterning. Then, a gate insulating film 924 is formed according to the process of the first embodiment.
[0120]
The state shown in FIG. 10C is obtained through the above steps. Thereafter, a semiconductor device may be manufactured according to the same steps as in the first embodiment.
[0121]
Example 7
In this embodiment, an example in which lamp annealing is used as a heating method in the gettering step using the phosphorus element shown in FIG.
[0122]
RTA (Rapid Thermal Annealing) is known as a heat treatment by lamp annealing. This is a technique for heating a thin film by irradiating a sample with infrared light using a halogen lamp or the like.
[0123]
When RTA is used as the heat treatment in the gettering step, a high-temperature annealing process of 700 to 1100 ° C. can be performed in a short time from several seconds to several minutes. Therefore, the gettering effect of the catalytic element is improved because a higher temperature treatment than the furnace annealing can be performed. In addition, since the processing time is much shorter, the throughput is greatly improved.
[0124]
Further, the heat treatment at a high temperature of 700 to 1100 ° C. causes rearrangement of silicon atoms existing in the vicinity of the crystal grain boundary of the crystalline silicon film, thereby promoting inactivation of the crystal grain boundary. That is, crystal defects such as dangling bonds are greatly reduced and the possibility that carriers are trapped is reduced, and the overall crystallinity is remarkably improved.
[0125]
Example 8
In the present invention, an ion plantation method can also be used as a method for adding a catalyst element (typically nickel). In this case, the dose is 0.5 x 10 ¹³ ~ 1 × 10 ¹⁵ atoms / cm ² (Preferably 2 × 10 ¹³ ~ 2 × 10 ¹⁴ atoms / cm ² It is preferable to adjust so that.
[0126]
When a catalytic element is added by an ion plantation method as in this embodiment, the width (short side) of the opening provided in the mask insulating film may be about 0.01 to 5 μm (typically 0.25 to 2 μm). That is, a sufficient amount of nickel can be added to the opening formed in a fine pattern.
[0127]
Accordingly, the area occupied by the addition region of the catalyst element that becomes a dead space in the circuit design stage can be greatly reduced, and the advantage that the degree of freedom in circuit design is improved can be obtained.
[0128]
Example 9
In Embodiment 1, aluminum or a material mainly composed of aluminum is used as the gate electrode. However, in the present invention, a crystalline silicon film having one conductivity can be used as the gate electrode.
[0129]
Further, a metal material such as titanium, tantalum, tungsten, or molybdenum, or a metal silicide formed of a compound of these metal materials and silicon can be used as the gate electrode.
[0130]
Example 10
In Examples 1 to 9, an example of a planar type TFT is shown as an example of a typical TFT structure. However, a bottom gate type TFT such as an inverted stagger type TFT can also be applied to the present invention. is there.
[0131]
Further, the present invention can be applied not only to TFTs but also to MOSFETs formed on a silicon wafer.
[0132]
Thus, the present invention can be applied regardless of the structure of the semiconductor element (semiconductor device), and is not limited to a semiconductor element having a specific structure.
[0133]
Example 11
In this embodiment, an example of a pixel configuration constituting the pixel matrix circuit is shown in FIG. However, in order to simplify the structure, the pixel electrode is omitted.
[0134]
In FIG. 11, reference numeral 11 denotes an active layer, which corresponds to the active layer 122 in FIG. The present embodiment is characterized in that the drain side of the active layer 11 is formed so as to spread all over the pixel, and also serves as the lower electrode 12 of the auxiliary capacitor.
[0135]
Above that, a gate line 13 is arranged via a gate insulating film. The gate line 13 corresponds to the gate electrode 138 in FIG. In addition to the gate line 13, a storage capacitor upper electrode 14 is formed. The upper electrode 14 corresponds to the upper electrode 139 in FIG.
[0136]
In this case, the upper electrode 14 is provided in a shape that substantially coincides with the active layer that becomes the lower electrode, and forms an auxiliary capacitance that substantially corresponds to the area occupied by the pixel. Further, the upper electrode 14 is electrically connected between adjacent pixels (connected in parallel with the gate line so as not to cross the gate line). That is, the upper electrode of the auxiliary capacitor is kept at the same potential in all the pixels.
[0137]
Next, a source electrode (source line) 15 and a drain electrode 16 are formed on the gate line 13 and the upper electrode 14 of the auxiliary capacitor via a first interlayer insulating film. These electrodes correspond to the source electrode 168 and the drain electrode 170 in FIG.
[0138]
Although not shown, after that, as shown in FIG. 4C, an interlayer insulating film 171 and a pixel electrode 172 are formed and a known cell assembling process is performed to complete a reflective liquid crystal display device. With the structure as in this embodiment, even when the pixel area is reduced, it is possible to secure the auxiliary capacitance by making the most of the area.
[0139]
Example 12
The present invention can also be applied to a transmissive liquid crystal display device. Since the TFT manufacturing process is basically the same as that described in Embodiment 1, detailed description thereof is omitted.
[0140]
In Example 1, a material mainly composed of aluminum is used as the pixel electrode, but in this example, an ITO film is used as the transparent conductive film. In addition, since it is an important issue to increase the aperture ratio in the transmission type, the electric field shielding film, the black mask, and the like may be provided in a necessary size at a minimum size.
[0141]
Here, FIG. 12 shows a top view of the transmissive liquid crystal display device of this example. In order to easily explain a specific structure, a top view of a state where source / drain electrodes are formed will be described. Accordingly, description of the pixel electrode, the electric field shielding film, the black mask, and the like is omitted.
[0142]
In FIG. 12, reference numeral 21 denotes an active layer, and a lower electrode portion 22 of an auxiliary capacitor is formed on a part (drain region side). Further, a gate electrode (gate line) 23 is disposed on the active layer 21, and an auxiliary electrode upper electrode 24 is disposed on the lower electrode 22. Since the lower electrode 22 is covered with the upper electrode 24, it is indicated by a dotted line in FIG. Of course, a gate insulating film is sandwiched between the lower electrode 22 and the upper electrode 24 to form an auxiliary capacitor.
[0143]
A source electrode (source line) 25 is formed so as to intersect the gate electrode 23 and the upper electrode 24. The source electrode 25 is electrically connected to the source region of the active layer 21 through a contact portion 26.
[0144]
Actually, a black mask is provided to shield the active layer and each wiring, or an electric field shielding film is provided between the upper and lower wirings. A pixel electrode (not shown) is electrically connected to the drain region of the active layer 21 through the contact portion 27.
[0145]
With the above structure, a transmissive liquid crystal display device can be manufactured. Needless to say, the present invention is not limited to the device structure shown in FIG.
[0146]
Example 13
A simplified cross-sectional view of the reflective liquid crystal display device described in Example 1 is shown in FIG. Note that since the description of the active matrix substrate has already been made in the first embodiment, other structures will be described here.
[0147]
In FIG. 13, 31 is a light-transmitting substrate, and 302 is a transparent conductive film. Although omitted here, a color filter, an alignment film, a black mask, and the like may be provided on the light-transmitting substrate 31 in addition. These are collectively called a counter substrate.
[0148]
A liquid crystal layer 34 is sandwiched between the counter substrate and the active matrix substrate surrounded by the sealing material 33. Since the present invention is compatible with all modes such as the ECB mode and the guest host mode, the liquid crystal material may be changed accordingly. In addition, a color filter may be required depending on such a drive mode. Furthermore, a polarizing plate may be used depending on the driving mode of the liquid crystal display device.
[0149]
In this embodiment, the liquid crystal layer is not disposed above the peripheral circuit, and a parasitic capacitance is prevented from being formed between the peripheral circuit and the transparent conductive film 32 on the opposite side. Of course, the liquid crystal layer may be arranged on the entire surface of the substrate.
[0150]
FIG. 14 shows an example of an arrangement configuration of each circuit arranged on the active matrix substrate. In FIG. 14, 41 is a quartz substrate, 42 is a base film, 43 is a pixel matrix circuit, 44 is a source driver circuit, 45 is a gate driver circuit, and 46 is a logic circuit.
[0151]
The above is the outline of the reflective liquid crystal display device, but the basic configuration of the transmissive liquid crystal display device is not changed. Thus, the present invention can be applied to a liquid crystal display device having any structure.
[0152]
Example 14
The present invention can also be applied to electro-optical devices other than liquid crystal display devices. Examples of such an electro-optical device include an EL (electroluminescence) display device and an EC (electrochromic) display device.
[0153]
Example 15
In this embodiment, an example of an application product (electronic device) using the electro-optical device using the present invention is shown in FIG. Application products using the present invention include video cameras, still cameras, projectors, head mounted displays, car navigation systems, personal computers, personal digital assistants (mobile computers, mobile phones, etc.) and the like.
[0154]
FIG. 15A illustrates a mobile phone which includes a main body 2001, an audio output unit 2002, an audio input unit 2003, a display device 2004, an operation switch 2005, and an antenna 2006. The present invention can be applied to the display device 2004.
[0155]
FIG. 15B illustrates a video camera, which includes a main body 2101, a display device 2102, an audio input portion 2103, operation switches 2104, a battery 2105, and an image receiving portion 2106. The present invention can be applied to the display device 2102.
[0156]
FIG. 15C illustrates a mobile computer, which includes a main body 2201, a camera unit 2202, an image receiving unit 2203, operation switches 2204, and a display device 2205. The present invention can be applied to the display device 2205.
[0157]
FIG. 15D illustrates a head mounted display which includes a main body 2301, a display device 2302, and a band portion 2303. The present invention can be applied to the display device 2302.
[0158]
FIG. 15E illustrates a rear projector, which includes a main body 2401, a light source 2402, a display device 2403, a polarizing beam splitter 2404, reflectors 2405 and 2406, and a screen 2407. The present invention can be applied to the display device 2403.
[0159]
FIG. 15F illustrates a front projector, which includes a main body 2501, a light source 2502, a display device 2503, an optical system 2504, and a screen 2505. The present invention can be applied to the display device 2503.
[0160]
As described above, the application range of the present invention is extremely wide and can be applied to display media in various fields. In particular, when the liquid crystal display device is used in a projection type display device such as a projector, a very high resolution is required. In such a case, the present invention is a very effective technique.
[0161]
【The invention's effect】
The manufacturing process is simplified by sharing the step of forming the region for gettering the catalyst element and the step of forming the lower electrode of the auxiliary capacitor. Therefore, throughput, yield, etc. are improved, which is economically beneficial.
[0162]
Furthermore, the crystalline film obtained by using the present invention is very excellent in crystallinity due to the effect of the catalytic element, and the catalytic element is removed or reduced by the gettering treatment. Therefore, when used as an active layer of a semiconductor device, a semiconductor device having excellent electrical characteristics and high reliability can be obtained.
[Brief description of the drawings]
FIGS. 1A to 1C illustrate a manufacturing process of a semiconductor device. FIGS.
FIGS. 2A to 2D are diagrams illustrating a manufacturing process of a semiconductor device. FIGS.
FIGS. 3A to 3D are diagrams illustrating a manufacturing process of a semiconductor device. FIGS.
4A and 4B illustrate a manufacturing process of a semiconductor device.
FIGS. 5A to 5D are diagrams illustrating a manufacturing process of a semiconductor device. FIGS.
6A and 6B illustrate a manufacturing process of a semiconductor device.
FIGS. 7A to 7C illustrate a manufacturing process of a semiconductor device. FIGS.
FIGS. 8A to 8D are diagrams illustrating a manufacturing process of a semiconductor device. FIGS.
FIG. 9 illustrates a manufacturing process of a semiconductor device.
10 is a diagram illustrating a manufacturing process of a semiconductor device. FIG.
FIG. 11 is a top view of a pixel region.
FIG. 12 is a top view of a pixel region.
FIG. 13 is a cross-sectional view of a liquid crystal display device.
FIG. 14 is a diagram schematically showing an active matrix substrate.
FIG. 15 is a diagram showing an example of an applied product.
[Explanation of symbols]
101 Quartz substrate
102 Amorphous silicon film
103 Mask insulation film
104, 105 opening
106 Nickel-containing layer
107,108 Nickel added region
109, 110 Horizontal growth region
111 opening
112, 113 Phosphorus added region (gettering site)
114 Phosphorus added region (lower electrode of auxiliary capacitance)
115-118 Horizontal growth region
119 Auxiliary capacitor lower electrode
120-122 active layer
123 Gate insulation film

Claims (9)

珪素を含む非晶質膜上に第１の開口部を有する第１の絶縁膜を形成し、
前記第１の絶縁膜をマスクとして前記珪素を含む非晶質膜に対して該珪素の結晶化を助長する触媒元素を保持または添加し、
加熱処理により前記珪素を含む非晶質膜の素子形成部を結晶化し、
補助容量の下部電極となる領域上の前記第１の絶縁膜に第２の開口部を形成し、
前記結晶化工程で得られた珪素を含む膜のうち、前記第１の開口部及び前記第２の開口部の底部に対して１５族元素を同時に添加し、
加熱処理により前記１５族元素を添加した領域に前記触媒元素をゲッタリングし、
ハロゲン元素を含む雰囲気における加熱処理により該雰囲気中に前記触媒元素をゲッタリングし、
前記素子形成部の半導体素子の活性層および前記補助容量の下部電極となる領域をパターニングし、
前記パターニングされた前記活性層および前記補助容量の下部電極上に第２の絶縁膜を形成し、
前記活性層上および前記補助容量の下部電極上にそれぞれ前記第２の絶縁膜を介して、金属膜または一導電性を有する結晶性珪素膜を形成することを特徴とする半導体装置の作製方法。Forming a first insulating film having a first opening on an amorphous film containing silicon;
Holding or adding a catalyst element for promoting crystallization of the silicon to the amorphous film containing silicon using the first insulating film as a mask;
The element forming part of the amorphous film containing silicon is crystallized by heat treatment,
Forming a second opening in the first insulating film on the region serving as the lower electrode of the storage capacitor;
Of the silicon-containing film obtained in the crystallization step, a group 15 element is simultaneously added to the bottom of the first opening and the second opening,
Gettering the catalyst element in the region where the group 15 element is added by heat treatment;
Gettering the catalyst element in the atmosphere by heat treatment in an atmosphere containing a halogen element;
Patterning a region to be an active layer of a semiconductor element of the element forming portion and a lower electrode of the auxiliary capacitor;
Forming a second insulating film on the patterned active layer and the lower electrode of the auxiliary capacitor;
A method for manufacturing a semiconductor device, comprising: forming a metal film or a crystalline silicon film having one conductivity over the active layer and the lower electrode of the storage capacitor through the second insulating film, respectively. 珪素を含む非晶質膜上に第１の開口部を有する第１の絶縁膜を形成し、
前記第１の開口部により露出された領域の前記珪素を含む非晶質膜の表面に酸化膜を形成し、
前記第１の絶縁膜をマスクとして前記珪素を含む非晶質膜に対して該珪素の結晶化を助長する触媒元素を保持または添加し、
加熱処理により前記珪素を含む非晶質膜の素子形成部を結晶化し、
補助容量の下部電極となる領域上の前記第１の絶縁膜に第２の開口部を形成し、
前記結晶化工程で得られた珪素を含む膜のうち、前記第１の開口部及び前記第２の開口部の底部に対して１５族元素を同時に添加し、
加熱処理により前記１５族元素を添加した領域に前記触媒元素をゲッタリングし、
ハロゲン元素を含む雰囲気における加熱処理により該雰囲気中に前記触媒元素をゲッタリングし、
前記素子形成部の半導体素子の活性層および前記補助容量の下部電極となる領域をパターニングし、
前記パターニングされた前記活性層および前記補助容量の下部電極上に第２の絶縁膜を形成し、
前記活性層上および前記補助容量の下部電極上にそれぞれ前記第２の絶縁膜を介して、金属膜または一導電性を有する結晶性珪素膜を形成することを特徴とする半導体装置の作製方法。Forming a first insulating film having a first opening on an amorphous film containing silicon;
Forming an oxide film on the surface of the amorphous film containing silicon in the region exposed by the first opening;
Holding or adding a catalyst element for promoting crystallization of the silicon to the amorphous film containing silicon using the first insulating film as a mask;
The element forming part of the amorphous film containing silicon is crystallized by heat treatment,
Forming a second opening in the first insulating film on the region serving as the lower electrode of the storage capacitor;
Of the silicon-containing film obtained in the crystallization step, a group 15 element is simultaneously added to the bottom of the first opening and the second opening,
Gettering the catalyst element in the region where the group 15 element is added by heat treatment;
Gettering the catalyst element in the atmosphere by heat treatment in an atmosphere containing a halogen element;
Patterning a region to be an active layer of a semiconductor element of the element forming portion and a lower electrode of the auxiliary capacitor;
Forming a second insulating film on the patterned active layer and the lower electrode of the auxiliary capacitor;
A method for manufacturing a semiconductor device, comprising: forming a metal film or a crystalline silicon film having one conductivity over the active layer and the lower electrode of the storage capacitor through the second insulating film, respectively. 請求項１または２において、前記１５族元素の添加は、前記ゲッタリングされる領域の形成と前記補助容量の下部電極の形成とを兼ねることを特徴とする半導体装置の作製方法。Oite to claim 1 or 2, wherein the addition of the Group 15 element, a method for manufacturing a semiconductor device, characterized in that also serves as the formation of the lower electrode of the storage capacitor and the formation of the areas the gettering. 請求項１乃至３のいずれか一において、前記触媒元素はＮｉ、Ｃｏ、Ｆｅ、Ｐｄ、Ｐｔ、ＣｕまたはＡｕであることを特徴とする半導体装置の作製方法。In any one of claims 1 to 3, the method for manufacturing a semiconductor device, characterized in that the catalyst element is Ni, Co, Fe, Pd, Pt, Cu or Au. 請求項１乃至４のいずれか一において、前記触媒元素はイオンプランテーション法により添加されることを特徴とする半導体装置の作製方法。In any one of claims 1 to 4, wherein the catalyst element method for manufacturing a semiconductor device characterized in that it is added by an ion implantation method. 請求項１乃至５のいずれか一において、前記１５族元素はＰ、Ａｓ、ＳｂまたはＢｉであることを特徴とする半導体装置の作製方法。In any one of claims 1 to 5, wherein the Group 15 element is a method for manufacturing a semiconductor device which is a P, As, Sb or Bi. 請求項１乃至６のいずれか一において、前記１５族元素は、イオンプランテーション法またはプラズマドーピング法により添加することを特徴とする半導体装置の作製方法。In any one of claims 1 to 6, wherein the Group 15 element, a method for manufacturing a semiconductor device which is characterized by adding the ion implantation method or plasma doping method. 請求項１乃至７のいずれか一において、前記１５族元素は１×１０^１３〜８×１０^１５ａｔｏｍｓ／ｃｍ^２のドーズ量で添加することを特徴とする半導体装置の作製方法。In any one of claims 1 to 7, wherein the Group 15 element is a method for manufacturing a semiconductor device characterized by adding a dose of ^{1 × 10 13 ~8 × 10 15} atoms / cm 2. 請求項１乃至８のいずれか一において、前記１５族元素によるゲッタリングは５００〜７００℃で行われ、ハロゲン元素によるゲッタリングは７００〜１１００℃で行われることを特徴とする半導体装置の作製方法。In any one of claims 1 to 8, gettering by the group 15 element is carried out at 500 to 700 ° C., a method for manufacturing a semiconductor device characterized by gettering is performed at 700 to 1100 ° C. by a halogen element .

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