JP4027449B2 - Method for manufacturing semiconductor thin film and semiconductor device - Google Patents
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Description
【０００１】
【発明が属する技術分野】
本明細書で開示する発明は、絶縁表面を有する基体上に形成された、実質的に単結晶と見なせる領域（以下、モノドメイン領域と呼ぶ）を有する半導体薄膜およびその半導体薄膜を活性層とする半導体装置に関する。特に、結晶性珪素膜で活性層を構成した薄膜トランジスタに関する。
【０００２】
【従来の技術】
近年、絶縁表面を有する基体上に形成された薄膜珪素半導体膜（厚さ数百〜数千Å程度）を用いて薄膜トランジスタ（ＴＦＴ）を構成する技術が注目されている。薄膜トランジスタはＩＣや液晶表示装置のような電子デバイスに広く応用されてきている。
【０００３】
薄膜トランジスタの心臓部ともいうべき重要な部分はチャネル形成領域およびチャネル形成領域とソース／ドレイン領域とを接合するジャンクション部分である。即ち、活性層が最も薄膜トランジスタの性能に影響を与えると言える。
【０００４】
薄膜トランジスタの活性層を構成する半導体薄膜としては、プラズマＣＶＤ法や減圧熱ＣＶＤ法により形成される非晶質珪素膜（アモルファスシリコン膜）が一般に利用されている。
【０００５】
現状においては、非晶質珪素膜を用いた薄膜トランジスタが実用化されているが、より高速動作を求められる場合には、結晶性を有した珪素薄膜（結晶性珪素膜と呼ぶ）を利用した薄膜トランジスタが必要とされる。
【０００６】
例えば、アクティブマトリクス型の液晶表示装置やパッシブ型の液晶表示装置の周辺回路には、画素領域に配置された画素ＴＦＴを駆動するための駆動回路や映像信号を取り扱ったり制御する回路、各種情報を記憶する記憶回路等が必要とされる。
【０００７】
さらに、これらの回路の中で、映像信号を取り扱ったり制御する回路や各種情報を記憶する記憶回路には、公知の単結晶ウエハーを用いた集積回路に匹敵する性能が求められる。従って、基板上に形成される薄膜半導体を用いてこれら回路を集積化しようとする場合、単結晶に匹敵する結晶性を有した結晶性珪素膜を基板上に形成する必要がある。
【０００８】
基体上に結晶性珪素膜を形成する方法としては、本出願人による特開平6-232059号公報、特開平6-244103号公報に記載された技術が公知である。この公報に記載されている技術は、珪素の結晶化を助長する金属元素を利用することにより、５５０℃、４時間程度の加熱処理によって結晶性の優れた結晶性珪素膜を形成するものである。
【０００９】
しかし、上記技術を薄膜トランジスタの活性層に活用したとしても各種演算回路やメモリー回路等を構成するための薄膜トランジスタとしては役不足の感がある。これは、その結晶性がいまだ不足しており、必要とする特性が得られないからである。
【００１０】
特に、単結晶に匹敵する結晶性を有した結晶性珪素膜には実質的に結晶粒界が存在しないことが必要条件となる。なぜならば、結晶粒界は結晶間を往来する電子の進行を妨害するエネルギー障壁となるからである。
【００１１】
ここで本発明者らは上記技術を用いた場合の結晶成長の過程を第１〜第４のステップに分類して捉え、以下に示すようなモデルで考えた。説明は図１０を用いて行うこととする。
【００１２】
図１０（Ａ）において１１は基体表面にバッファ層として成膜された酸化珪素膜である。その上には非晶質珪素膜１３が成膜されている。この時、酸化珪素膜上の凹または凸部１２（図は凸部のみを記載する）は酸化珪素膜の表面ラフネスやゴミにより形成されたものである。
【００１３】
そして、非晶質珪素膜１３の表面に結晶化を助長する金属元素を含む溶液を滴下し、スピンコート法による塗布を行う。すると、図１０（Ａ）に示す様に非晶質珪素膜１３の表面にニッケル層１４を保持した状態を得る。
【００１４】
この状態で５００〜７００℃の温度範囲における加熱処理を施して非晶質珪素膜１３の結晶化を行う。
【００１５】
すると、まず図１０（Ｂ）中の矢印が示す様に金属元素が非晶質珪素膜１３中を等方的に内部拡散して酸化珪素膜１１との界面に到達する。これが、第１のステップである。
【００１６】
すると、金属元素は酸化珪素膜１１と非晶質珪素膜１３との界面をマイグレーションして凹または凸部１２へと偏析する。これが第２のステップである。これは、金属元素がエネルギー的に安定なサイトを求めるからであり、この場合、凹または凸部１２が偏析サイトとなったわけである。（図１０（Ｃ））
【００１７】
この時、偏析サイトとなった凹または凸部１２は金属元素が高濃度に存在するためここに結晶核が発生する。本発明者らの研究では金属元素がニッケルの場合、その濃度が１×１０20atoms/cm3 以上となると結晶核となりうる。
【００１８】
そして、この結晶核を起点として結晶成長が始まるのであるが、まず最初に珪素膜面に対して概略垂直な方向に結晶化が進行する。これが第３のステップである。（図１０（Ｄ））
【００１９】
この珪素膜面に対して概略垂直な方向に結晶化が進行した領域（以下、縦成長領域と呼ぶ）１５は高濃度に濃縮された金属元素を押し上げつつ結晶化が進行するため、凹または凸部１２の上方に位置する非晶質珪素膜１３の表面にも高濃度の金属元素が濃縮される。その結果、縦成長領域１５は他の領域と比較して金属元素の濃度が高い領域となる。
【００２０】
次に、非晶質珪素膜１３が縦成長領域１５と接した界面１６を起点に基体と概略平行な方向（図１０（Ｅ）において矢印で示す方向）に結晶成長が始まる。これが第４のステップである。この結晶１７は結晶幅が非晶質珪素膜１３の膜厚にほぼ等しい柱状または針状の結晶である。（図１０（Ｅ））
【００２１】
この結晶１７は基体と概略平行な方向に進むため、やがて向かい合う別の結晶とぶつかり合って成長が止まる。すると、図１０（Ｆ）に示す様にぶつかり合った境界が結晶粒界１８となる。また、こうして形成される結晶領域（以下、横成長領域と呼ぶ）１９は比較的結晶性の揃った領域となる。
【００２２】
この様に、従来の結晶化形態では偏析サイトが不規則に、かつ、無数に形成されてしまうため、結晶核の密度が高く、個々の結晶粒が互いの成長を阻害し合ってしまう。従って、結晶粒径は小さいものとならざるを得ない。
【００２３】
即ち、例えば薄膜トランジスタの活性層を上記技術により形成した結晶性珪素膜上に形成しても、必ずその内部に結晶粒界を含んでしまい、単結晶に匹敵する結晶性を実現することは不可能なのが現状である。
【００２４】
結晶核の発生密度を少なくすればその分結晶粒径を確保することができるが、結晶核は金属元素の偏析サイトがどこに存在するかでその位置が決まるものであり、従来技術のままでは偏析サイトとなる様なサイト（例えば、図１０（Ａ）に示すような凹または凸部１２）が不規則に形成されるが故にその位置を制御することは不可能である。
【００２５】
また、前述の公報記載の手段によった場合、結晶性珪素膜中には結晶化の際に利用した金属元素が残留しており、実際に半導体装置を構成する時にその再現性や安定性に影響を与える不安要素となってしまうことが本発明者らによって示唆されている。
【００２６】
【発明が解決しようとする課題】
本明細書で開示する発明は、絶縁表面を有する基体上に単結晶に匹敵する結晶性を有するモノドメイン領域を形成することを課題とする。そして、そのモノドメイン領域でもって活性層を構成した半導体装置を得ることを課題とする。
【００２７】
【課題を解決するための手段】
本明細書で開示する発明の構成は、
表面に絶縁膜を有する基体上に形成された半導体薄膜であって、
前記半導体薄膜は前記基体と概略平行な柱状または針状結晶が複数集合して形成されるモノドメイン領域を有し、
前記半導体薄膜の下面に接する前記絶縁膜には意図的に形成された凹または凸パターンが設けられていることを特徴とする。
【００２８】
また他の発明の構成は、
表面に絶縁膜を有する基体上に形成された半導体薄膜であって、
前記半導体薄膜は前記基体と概略平行な柱状または針状結晶が複数集合して形成される実質的に結晶粒界が存在しないモノドメイン領域を有し、
前記半導体薄膜の下面に接する前記絶縁膜には意図的に形成された凹または凸パターンが設けられており、
前記モノドメイン領域を構成する半導体薄膜中には水素およびハロゲン元素が５原子％以下の濃度で含まれ、
前記ハロゲン元素は塩素、臭素、弗素から選ばれた元素であることを特徴とする。
【００２９】
また、他の発明の構成となる半導体装置は、前記モノドメイン領域のみを活性層として利用するものである。このモノドメイン領域の内部には実質的に結晶粒界が存在しないという特徴がある。
【００３０】
また、他の発明の構成は、
表面に絶縁膜を有する基体上に半導体薄膜を形成するにあたって、
絶縁表面を有する基体上にスパッタ法により酸化珪素膜を成膜する工程と、
前記酸化珪素膜を所望の形状にパターニングして意図的に凹または凸パターンを設ける工程と、
前記酸化珪素膜上に減圧熱ＣＶＤ法により非晶質珪素膜を成膜する工程と、
前記酸化珪素膜および／または前記非晶質珪素膜に対して結晶化を助長する金属元素を保持せしめる工程と、
第１の加熱処理により前記非晶質珪素膜を結晶性珪素膜に変成せしめる工程と、
ハロゲン元素を含む雰囲気中において第２の加熱処理を行うことにより前記結晶性珪素膜上にハロゲン元素を含有した熱酸化膜を形成する工程と、
前記熱酸化膜を除去する工程と、
を少なくとも有し、
前記第２の加熱処理により前記結晶性珪素膜をモノドメイン領域に変成せしめることを特徴とする。また、これらの工程を経て形成されるモノドメイン領域で活性層を構成することを特徴とする。
【００３１】
本発明者らは本発明により得られる結晶領域を実質的に単結晶と見なせる領域即ち、モノドメイン領域と定義している。モノドメイン領域の定義は、その領域内に実質的に結晶粒界が存在せず、転移や積層欠陥等に起因する結晶欠陥が殆ど存在しないことである。また、デバイスに影響を与える様な金属元素を含まないことは言うまでもない。
【００３２】
なお、実質的に結晶粒界が存在しないとは、結晶粒界が存在したとしても電気的に不活性であることを意味している。その様な電気的に不活性な結晶粒界として、｛１１１｝双晶粒界、｛１１１｝積層欠陥、｛２２１｝双晶粒界、｛２２１｝Twist 双晶粒界などが報告されている（R.Simokawa and Y.Hayashi:Jpn.J.Appl.Phys. 27 (1987) pp.751〜758 ）。
【００３３】
本発明者らは、モノドメイン領域に含まれる結晶粒界がこれらの電気的に不活性な結晶粒界となっている可能性が高いと推測している。即ち、見た目には結晶粒界として存在しても、電気的にはキャリアの移動を阻害する様なことのない不活性な領域であると考えられる。
【００３４】
そこで、本発明者らはまず結晶粒界を減らすために結晶粒径を大きくする手段を検討した。その結果、従来制御することが出来なかった結晶核を制御する手段を発明するに至った。
【００３５】
その手段とは、まず非晶質珪素膜の下面に接する絶縁膜の表面状態を極めて滑らかなものとすることである。そのため、本発明では人工石英ターゲットを用いたスパッタ法により成膜した酸化珪素膜をバッファ層として非晶質珪素膜の下に設ける（参考資料として人工石英ターゲットの成分表を図１８に示す）。こうして成膜された酸化珪素膜は非常に緻密、かつ、平滑であり、従来のような偏析サイトとなる凹または凸部が殆どないものとなる。
【００３６】
次に、この酸化珪素膜にパターニングを施して意図的に凹または凸パターンを形成することである。即ち、意図的に結晶化を助長する金属元素の偏析サイトを形成することで、結晶核の発生位置を制御することが可能となる。
【００３７】
従って、素子設計の段階で所望の位置に所望の大きさの結晶を形成することを設計できるという大きな利点を有することになる。このことは工業上、非常に有益である。
【００３８】
また、非晶質珪素膜の成膜方法として減圧熱ＣＶＤ法を用いることも本発明の特徴の一つである。減圧熱ＣＶＤ法により成膜した非晶質珪素膜はプラズマＣＶＤ法により成膜した非晶質珪素膜に比べて水素含有量が少なく、膜質が緻密であるため自然核発生が少ないという特徴を有している。
【００３９】
自然核発生が多いと結晶核を制御するという目的にとって大きな障害となるため、自然核発生が少ないことは極めて都合が良い。
【００４０】
次に、以上の様にして形成された結晶粒径の大きな結晶を単結晶化（正確にはモノドメイン領域化）する手段を検討した。その結果、ハロゲン元素を含む雰囲気において加熱処理を行うことによりモノドメイン領域を形成することができることが判った。
【００４１】
以上のような本発明の構成について、以下に記載する実施例でもって詳細な説明を行うこととする。
【００４２】
【実施例】
〔実施例１〕
本実施例では、本発明において最も重要な概念であるモノドメイン領域の形成過程を説明する。図１（Ａ）〜図１（Ｆ）および図２（Ａ）〜図２（Ｃ）は絶縁表面を有する基体上に形成された珪素膜の断面図である。
【００４３】
図１（Ａ）において１０１は耐熱性に優れた基体であり、石英基板やシリコン基板などが用いられる。１０２はスパッタ法により成膜された酸化珪素膜である。この時、スパッタに用いるターゲットは人工石英ターゲットを用いる。
【００４４】
人工石英ターゲットを用いて成膜した酸化珪素膜１０２は表面が極めて平坦であり、滑らかな状態となる。例えば、その表面凹凸の高さは３０Å以内、表面凹凸の幅は１００Å以上であり、ＡＦＭ（Atomic Force Microscopy ）による観察を行っても凹凸として認識するには困難なレベルとなる。
【００４５】
酸化珪素膜１０２を成膜したらパターニングを施して凹または凸パターン１０３を意図的に形成する。本実施例では、正方形の微細な島状パターンを形成し、意図的に凸部となるようにパターニングした場合についてのみを記載するが、凹部となるように形成しても同様の効果が得られる。この凹または凸パターン１０３は後に成膜する非晶質珪素膜の膜厚の半分程度の高さでよい。
【００４６】
所望の形状にパターニングを施したら非晶質珪素膜１０４をプラズマＣＶＤ法、スパッタ法または減圧熱ＣＶＤ法により100 〜750 Å( 好ましくは150 〜450 Å）の厚さに成膜する。減圧熱ＣＶＤ法による場合、成膜ガスとしてはジシラン（Ｓｉ2 Ｈ6 ）やトリシラン（Ｓｉ3 Ｈ8 ）等を用いれば良い。
【００４７】
非晶質珪素膜１０４の膜厚を上記膜厚としておくことで後の結晶化により得られる結晶性珪素膜を半導体装置の活性層とした場合に、オフ電流の低い半導体装置を作製することができる。
【００４８】
なお、減圧熱ＣＶＤ法により成膜した非晶質珪素膜は後の結晶化の際に自然核発生率が小さい。自然核発生率とは、非晶質珪素膜がニッケル等の結晶化を助長する金属元素の影響を受けずに熱エネルギーにより核発生する割合である。
【００４９】
この事は個々の結晶が相互干渉する（ぶつかり合って成長が止まる）割合が減るため、後の結晶化工程において個々の結晶粒径を大きくする上で望ましい。
【００５０】
また、非晶質珪素膜１０４を成膜する際にはバッファ層である酸化珪素膜１０２の表面の清浄度に注意が必要である。従来例で述べたようにゴミなどがあると、そこが結晶化を助長する金属元素の偏析サイトとなって核発生の起点となってしまう。
【００５１】
非晶質珪素膜１０４を成膜したら、酸素雰囲気中においてＵＶ光を照射し、非晶質珪素膜１０４の表面にごく薄い酸化膜（図示せず）を形成する。この酸化膜は、後に金属元素を導入する際の溶液塗布工程で溶液の濡れ性を改善するためのものである。
【００５２】
次に、所定の濃度で結晶化を助長する金属元素を含有した溶液を非晶質珪素膜１０４の表面に滴下して図示しない水膜を形成する。この金属元素としては、Ｆｅ、Ｃｏ、Ｎｉ、Ｒｕ、Ｒｈ、Ｐｄ、Ｏｓ、Ｉｒ、Ｐｔ、Ｃｕ、Ａｕから選ばれた一種または複数種類のものを用いることができるが、発明者らの研究によるとＮｉ（ニッケル）が最も顕著な効果を現した。
【００５３】
なお、後の加熱工程における不純物の残留を考慮すると、上記溶液としては硝酸ニッケル塩溶液を用いるのが好ましい。酢酸ニッケル塩溶液を用いることも出来るが、酢酸ニッケル塩溶液は炭素を含んでおり、これが後の加熱工程において炭化して膜中に残留することが懸念されるからである。
【００５４】
図１（Ａ）の状態において、スピナーを用いてスピンコートを行い、非晶質珪素膜１０４上において、図示しない酸化膜を介してニッケル層１０５が接して保持された状態とする。
【００５５】
この時、凹または凸パターン１０３の上方の非晶質珪素膜１０４はその凹または凸パターン１０３の形状に沿って凹または凸部１０６が形成されている。そのため、スピンコートの際に凹または凸部１０６の周辺は表面張力により局部的にニッケルが高濃度に存在する領域となりやすく、後の結晶化の際に第４のステップによる結晶化（基体に対して概略平行な方向への結晶化）が容易に進むという効果もある。
【００５６】
なお、本実施例では非晶質珪素膜１０４上に上記溶液塗布工程を行ったが、非晶質珪素膜１０４の成膜前にバッファ層である酸化珪素膜１０２上に行っても同様の効果が得られる。また、酸化珪素膜１０２と非晶質珪素膜１０４の両表面に対して溶液塗布を行っても構わない。
【００５７】
図１（Ａ）の状態を得たら、不活性雰囲気中において４５０℃、１時間程度の水素出しを行った後、５００〜７００℃、代表的には５５０〜６００℃の温度で４〜８時間の加熱処理を加えて非晶質珪素膜１０４の結晶化を行う（第１の加熱処理）。この結晶化は以下ようにして進行する。
【００５８】
まず第１のステップとして、ニッケルは加熱されることにより活性化して非晶質珪素膜１０４の内部を矢印が示す様に等方的に拡散する。（図１（Ｂ））
【００５９】
次に、第２のステップとして、ニッケルは酸化珪素膜１０２と非晶質珪素膜１０４との界面においてマイグレーションして凹または凸パターン１０３へと偏析する。即ち、凹または凸パターン１０３が意図的に形成された偏析サイトとして機能することになる。（図１（Ｃ））
【００６０】
次に、偏析サイトとなった凹または凸パターン１０３周辺部のニッケル濃度が約１×１０20atoms/cm3 以上となると、そこに結晶核が発生して珪素膜面に対して概略垂直な方向に結晶化が進行する。この第３のステップで形成される縦成長領域１０７は高濃度にニッケルを含む領域であることは前述した通りである。（図１（Ｄ））
【００６１】
そして、第４のステップとして、上記縦成長領域１０７を起点として珪素膜面に対して概略平行な方向の結晶成長が進行する。こうして形成される横成長領域１０８は柱状または針状結晶が比較的方向を揃えた状態で複数集合して形成されており、縦成長領域１０７よりも結晶性の面では優れている。
【００６２】
この時、偏析サイトを意図的に制御して形成してあるため、他の結晶粒の影響を受けずに結晶粒径を拡大成長させることが可能である。即ち、偏析サイトの形成位置を適当に設計すれば、所望の位置に所望の大きさの結晶を形成することが可能となる。
【００６３】
ただし、結晶粒径をどこまで大きくできるかは加熱処理の温度と時間とで決まるので、製造コスト等との兼ね合いで適宜決定すれば良い。また、後の単結晶化工程でさらに高温の加熱処理を施すので、その時にも結晶成長が進行することを考慮しなければならない。
【００６４】
以上の様にして、図１（Ｆ）に示すような結晶性珪素膜１０９が得られる。ここで、留意すべきなのは本発明が根本的に公知のグラフォエピタキシー技術とは異なる点である。
【００６５】
グラフォエピタキシー技術は下地膜の表面形状に規則性を持たせ、非晶質珪素膜を結晶化する際、そこに最も安定な面が出る性質を利用して結晶性珪素膜の配向性を揃えるものである。
【００６６】
本発明は、下地膜の表面形状を変えることで表面エネルギーを変化させ、結晶化を助長する金属元素が偏析しやすい領域とすることに特徴がある。従って、表面形状を変える理由が結晶核の形成にある点でグラフォエピタキシー技術とは異なる技術である。
【００６７】
ここで、結晶性珪素膜１０９を上面から見た図を図３（Ａ）に示す。図３（Ａ）において、３０１は第３のステップで形成された縦成長領域（図１（Ｄ）において１０７で示される領域）である。本実施例では、正方形の微細な島状パターンを形成しているため、図のような形状となる。
【００６８】
また、３０２で示されるのは第４のステップで形成された横成長領域（図１（Ｆ）において１０９で示される領域）である。この横成長領域３０２は中央の縦成長領域３０１を核として成長するものであり、本実施例では縦成長領域３０１を点として捉えることができるため、図３（Ａ）に示すような概略六角形の形状となる。
【００６９】
この理由として本発明者らは次のように考える。珪素膜の結晶形態に関して、一般的に（１１１）面で囲まれた核を結晶成長させると結晶粒の形状が六角形となることが知られている。
【００７０】
また、本実施例では結晶化を助長する金属元素としてニッケルを用いているが、結晶化の際にニッケルシリサイドが柱状または針状結晶の先端部や側面部に形成されていることが本発明者らによって示されている。
【００７１】
このニッケルシリサイドの安定面は（１１１）面であることが知られており、それを考慮すると結晶核となる縦成長領域３０１を囲む面はニッケルシリサイドの安定面である（１１１）面が支配的であると考えられる。
【００７２】
従って、第４のステップで結晶核となる縦成長領域３０１を点として捉えると、そこを起点として結晶成長した横成長領域３０２が概略六角形となるのは自明の理であると言える。
【００７３】
以上にようにして形成された横成長領域３０２は図３（Ａ）に示す様にＡ〜Ｆの６つの部分に分割される。この時、Ａ〜Ｆはそれぞれが一つの結晶粒であるかのように見える。これは、Ａ〜Ｆが互いにぶつかり合う領域にスリップ等の欠陥が発生し、結晶粒界となるからである。
【００７４】
このＡ〜Ｆの領域内の一部分を拡大した簡略図を図３（Ｂ）に示す。図３（Ｂ）に示す様に、微視的に見るとＡ〜Ｆの領域内は柱状または針状の結晶が複数集合して形成されており、これが密集しているため巨視的には図３（Ａ）の様に一つの結晶粒のように見えるのである。
【００７５】
この柱状または針状の結晶は各々その内部に結晶粒界を含まない実質的に単結晶と見なせるモノドメインである。
【００７６】
また、個々の結晶はその内部からニッケル等の不純物元素を排除しつつ成長するため、結晶表面には金属シリサイドが形成されており、図３（Ｂ）の３０３で示される様な結晶粒界には金属元素、即ちニッケルが偏析している。
【００７７】
従って、図３（Ｂ）の状態ではモノドメインが複数集合しただけであり、結晶性は比較的良いものの、Ａ〜Ｆの領域のそれぞれが一つのモノドメイン領域となっているわけではない。
【００７８】
本発明を実現するにはこの横成長領域３０２の結晶性を改善する工程が必要となる。本明細書ではこの工程を特に単結晶化工程と呼ぶこととする。以下に、その工程の詳細を図２でもって説明する。
【００７９】
単結晶化工程とは具体的にはハロゲン元素を含む酸化性雰囲気において行われる加熱処理工程である。（第２の加熱処理）
【００８０】
まず、上記工程により得られた結晶性珪素膜１０９に対してさらに高温の加熱処理を行う。加熱処理の温度範囲は７００〜１１００℃、代表的には８００〜１０００℃とし、処理時間は１〜２４時間、代表的には６〜１２時間とする。また、この際処理雰囲気はハロゲン元素を含んだ雰囲気とすることが重要である。（図２（Ａ））
【００８１】
本実施例では、酸素雰囲気中に対して３％の濃度（体積濃度）でＨＣｌを含有させた雰囲気中において、９５０℃、６時間の加熱処理を行う。なお、上記雰囲気に窒素を導入して酸化膜の形成速度を遅くすることは十分なゲッタリング効果を得るために有効である。
【００８２】
なお、本実施例ではハロゲン元素としてＣｌを選択し、その導入方法としてＨＣｌガスを用いる例を示したが、それ以外のガスとして、ＨＦ、ＮＦ3 、ＨＢｒ、Ｃｌ2 、Ｆ2 、Ｂｒ2 から選ばれた一種または複数種のものを用いることが出来る。また、一般にハロゲンの水素化物または有機物（炭水素化物）を用いることもできる。
【００８３】
この加熱処理により図２（Ｂ）に示す様に、結晶性珪素膜中のニッケルが塩素の作用によりゲッタリングされ、熱酸化膜１１０に取り込まれたり、大気中へ離脱したりして除去される。従って、結晶性珪素膜１０９内部のニッケルは除去され、ニッケルを除去した結晶性珪素膜１１１が得られる。
【００８４】
上記ゲッタリング工程において除去されたニッケルは結晶化の際に結晶粒界（図３（Ｂ）の３０４で示される）へと押し出されて偏析したものである。即ち、結晶粒界ではニッケルシリサイドとして存在していたと考えられる。
【００８５】
シリサイドとして存在していたニッケルは揮発性の塩化ニッケルとなって離脱し、ニッケルとの結合を切られたシリコンの不対結合手は結晶粒界に多く存在する状態となる。
【００８６】
しかし上記工程は９５０℃と比較的高い温度で行われるため形成された不対結合手はシリコン同士で再結合する。また、補いきれない不対結合手は結晶性珪素膜１１１中に含まれる水素やハロゲン元素によって終端される。このため、結晶性珪素膜１１１中には５原子％以下の水素およびハロゲン元素が含まれる。
【００８７】
従って、上記工程により形成された不対結合手はシリコン同士の結合により整合性よく接合され、実質的に結晶粒界が存在しなくなる。さらに、針状または柱状結晶の内部に内在していた転位や積層欠陥といった結晶欠陥はほぼ消滅してしまうので元々柱状または針状結晶であった部分の結晶性も著しく改善されたものとなる。
【００８８】
この時の様子を図３（Ｂ）と図３（Ｃ）とを対比させつつ説明する。図３（Ｂ）に示されるような構成でなる横成長領域に対して加熱処理を施すことにより、横成長領域に含有されるニッケルが塩素の作用によりゲッタリングされて膜外へと除去される。
【００８９】
この時、ニッケルと結合していたシリコン原子はその結合が切れ、多くの不対結合手を形成するが、加熱処理の間に隣接するシリコン原子と再結合する。（図３（Ｃ））
【００９０】
なお、図３（Ｃ）において３０４の破線で示されるのは、図３（Ｂ）における結晶粒界３０３が上記加熱処理により一旦解離してその後再結合した接合界面である。
【００９１】
即ち、Ａ〜Ｆの個々の領域内では、柱状または針状結晶が互いに整合性よく再結合し、図３（Ｃ）に示す様に実質的に結晶粒界のない状態となる。従って、図３（Ａ）に示すＡ〜Ｆの領域はそれぞれがその内部に結晶粒界やニッケル等の不純物元素を殆ど含まず、かつ、結晶欠陥が殆ど存在しないモノドメイン領域となる。
【００９２】
なお、このモノドメイン領域内におけるニッケル濃度は処理前の数千分の一から数分の一以下にまで減少していることがＳＩＭＳ（二次イオン質量分析）による分析により明らかとなっている。
【００９３】
そして、図２（Ｃ）に示す様に、ニッケルのゲッタリングが終了したらゲッタリングサイトとなった熱酸化膜１１０を除去する。これにより、ニッケルが再び結晶性珪素膜１１１中へ拡散するのを防ぐ。
【００９４】
以上の過程を経て、図２（Ｃ）に示すようなニッケル濃度が低下した結晶性珪素膜１１１を得ることができる。この領域はハロゲン雰囲気での加熱処理によりニッケルが半導体装置の製造に支障がない程度（ 1×1018atoms/cm3 以下、好ましくは 1×1017atoms/cm3 以下、さらに好ましくは 1×1016atoms/cm3 以下）にまで充分除去され、かつ、著しく結晶性が改善されており、単結晶に匹敵する結晶性を有したモノドメイン領域となっている。
【００９５】
本発明の構成の一つは上記のようなモノドメイン領域のみを利用して薄膜トランジスタに代表される半導体装置の活性層を構成するものである。
【００９６】
図１１に示すのは、アクティブマトリクス型液晶表示装置を作製するにあたって絶縁表面を有する基体２１上にマトリクス状に配置された活性層である。
【００９７】
なお、２２の破線で示される領域が縦成長領域が存在した場所である。また、２３は横成長領域が互いにぶつかり合って形成された結晶粒界が存在した場所である。活性層を形成した後では確認できないため点線で示すことにする。
【００９８】
図１１に示す様に薄膜トランジスタの活性層２４は縦成長領域および結晶粒界を含まないようにマトリクス状に形成される。
【００９９】
図１１は局部的に見た図であるが、基体２１上に形成される全ての活性層について同様のことが言える。即ち、結晶粒界を含まないモノドメイン領域のみを利用して数百万もの薄膜トランジスタの活性層を構成するのである。
【０１００】
〔実施例２〕
本実施例は、実施例１に示す工程で得られたモノドメイン領域を用いて薄膜トランジスタの活性層を構成する例を示す。なお、本実施例はトップゲイト型を例にするが耐熱性の高いゲイト電極を利用すれば容易にボトムゲイト型へ適用することができる。
【０１０１】
まず、図４（Ａ）に示す様に、実施例１に示した工程に従ってモノドメイン領域を含む半導体薄膜を形成し、パターニングによってモノドメイン領域のみで構成される活性層４０３を形成する。なお、４０１は実施例１で説明したように石英基板であり、４０２は酸化珪素膜である。
【０１０２】
次に、ゲイト絶縁膜として機能する酸化珪素膜４０４を1500Åの厚さにプラズマＣＶＤ法で成膜する。酸化窒化珪素膜や窒化珪素膜であっても構わない。
【０１０３】
次にゲイト電極を構成するためのアルミニウム膜４０５を5000Åの厚さにスパッタ法でもって成膜する。このアルミニウム膜中には、スカンジウムを0.２重量％含有させる。なお、アルミニウム以外にタンタル、モリブデン等の他の金属を用いても良い。こうして図４（Ａ）に示す状態を得る。
【０１０４】
アルミニウム膜４０５を成膜したら、その表面に図示しない100 Å厚の陽極酸化膜を形成する。この陽極酸化膜は３％の酒石酸を含んだエチレングリコール溶液をアンモニア水で中和したものを電解溶液として行う。即ち、この電解溶液中において、アルミニウム膜４０５を陽極、白金を陰極として陽極酸化を行う。
【０１０５】
この工程で形成される陽極酸化膜は緻密な膜質を有し、後に形成されるレジストマスクとの密着性を向上させるために機能する。
【０１０６】
次にアルミニウム膜４０５をパターニングし、ゲイト電極の基となる島状のアルミニウム膜のパターン４０６を形成する。なおこの際利用したレジストマスク（図示せず）はそのまま残存させておく。（図４（Ｂ））
【０１０７】
図４（Ｂ）に示す状態を得たら、再びアルミニウム膜のパターン４０６を陽極とした陽極酸化を行う。ここでは、電解溶液として３％のシュウ酸水溶液を用いる。この陽極酸化工程においては、図示しないレジストマスクが存在するために陽極酸化がアルミニウムのパターン４０６の側面のみにおいて進行する。従って、図４（Ｃ）の４０７で示されるように陽極酸化膜が形成される。
【０１０８】
またこの工程で形成される陽極酸化膜４０７は、多孔質状を有しており、その成長距離も数μｍまで行わせることができる。
【０１０９】
上記の多孔質状の陽極酸化膜４０７の膜厚は７０００Åとする。またこの陽極酸化膜４０７の膜厚は陽極酸化時間によって制御することができる。
【０１１０】
図４（Ｃ）に示す多孔質状の陽極酸化膜４０７を形成したら、図示しないレジストマスクを取り除く。そして、再度の陽極酸化を行うことにより、緻密な陽極酸化膜４０８を形成する。この陽極酸化工程は、前述の緻密な陽極酸化膜を形成したのと同じ条件で行う。
【０１１１】
ただし、形成する膜厚を８００Åとする。この工程においては、多孔質状の陽極酸化膜４０７の内部に電解溶液が進入するために図４（Ｃ）に示すように陽極酸化膜４０８が形成される。
【０１１２】
この陽極酸化膜の膜厚を１５００Å以上というように厚くすると、後の不純物イオンの注入工程において、オフセットゲイト領域を形成することができる。
【０１１３】
この緻密な陽極酸化膜４０８は、後の工程においてゲイト電極４０９の表面にヒロックが発生することを抑制するために機能する。
【０１１４】
緻密な陽極酸化膜４０８まで形成したら、この状態においてソース／ドレイン領域を形成するための不純物イオンの注入を行う。ここではＮチャネル型の薄膜トランジスタを作製するためにＰイオンの注入を行う。
【０１１５】
この工程において、高濃度に不純物が添加されたソース領域４１０とドレイン領域４１１が形成される。（図４（Ｃ））
【０１１６】
次に、酢酸とリン酸と硝酸とを混合した混酸を用いて、多孔質状の陽極酸化膜４０７を選択的に除去した後に再度Ｐイオンのイオン注入を行なう。このイオン注入は、先のソース／ドレイン領域を形成する際よりも低ドーズ量でもって行なわれる。
【０１１７】
すると、ソース領域４１０、ドレイン領域４１１と比較して不純物濃度の低い、低濃度不純物領域４１２、４１３が形成される。そして４１４の領域が自己整合的にチャネル形成領域として形成される。（図４（Ｄ））
【０１１８】
上記の不純物イオンの注入工程の後、レーザー光または赤外光または紫外光の照射を行うことによって、イオンの注入が行われた領域のアニールを行う。
【０１１９】
このようにして、ソース領域４１０、低濃度不純物領域４１２、チャネル形成領域４１４、低濃度不純物領域４１３、ドレイン領域４１１を形成する。ここで、低濃度不純物領域４１３が通常ＬＤＤ（ライトドープドレイン領域）と称される領域である。
【０１２０】
ここでプラズマ水素化処理を３００〜３５０℃の温度範囲で０．５〜１時間行うと効果的である。この工程により活性層３０３中には５原子％以下（１×１０21atoms/cm3 以下）、好ましくは１×１０15〜１×１０21atoms/cm3 以下の水素が添加される。
【０１２１】
この水素は活性であるため活性層４０３中の珪素の不対結合手または活性層／ゲイト絶縁膜界面の準位を中和して除去することができる。
【０１２２】
こうして図４（Ｄ）に示す状態が得られたら、次に層間絶縁膜４１５成膜する。層間絶縁膜４１５は、酸化珪素膜、または窒化珪素膜、または酸化窒化珪素膜、または樹脂膜、またはそれらの膜の積層膜でもって構成される。窒化珪素膜を用いると、前工程で添加した水素がデバイス外部へ再放出するのを防ぐことが出来るので好ましい。
【０１２３】
そしてコンタクトホールの形成を行い、ソース電極４１６とドレイン電極４１７とを形成する。アクティブマトリクス型液晶表示装置において画素ＴＦＴを作製する場合、ゲイト電極４０９からの取り出し電極は必要ないが、周辺駆動回路に用いる回路ＴＦＴの場合、ゲイト電極４０９からの取り出し電極も同時に形成する必要がある。
【０１２４】
さらに３５０℃の水素雰囲気中において加熱処理を行うことにより、素子全体の水素化を行い、図４（Ｅ）に示す薄膜トランジスタを完成させる。
【０１２５】
このようにして形成された薄膜トランジスタは、活性層がモノドメイン領域で構成されているため、高速動作にも対応できる良好な電界効果移動度を示す。また、チャネル領域やドレイン接合部に結晶粒界およびニッケル化合物等の偏析がないため、信頼性に優れた薄膜トランジスタを作製することが出来る。
【０１２６】
〔実施例３〕
本実施例では、実施例１で説明したようなモノドメイン領域を形成する際に行ったハロゲン元素を含む雰囲気における熱酸化工程の効果について述べる。
【０１２７】
図６に示すのは塩素とニッケルの化合物であるＮｉＣｌ2 （塩化ニッケル）の蒸気圧と温度との関係である。
【０１２８】
図６が示す様に塩化ニッケルは昇華物質であるため、結晶性珪素膜中のニッケルは塩素によってゲッタリングされると、直ちに揮発性を示すようになる。その結果、生成した塩化ニッケル化合物は空中へ拡散したり、熱酸化膜中に取り込まれたりして結晶性珪素膜外部へと逃げる。この様にして珪素膜中からニッケル等の金属元素を除去することが可能となる。
【０１２９】
また、本実施例では本発明を利用した薄膜トランジスタの電気特性と、本発明を利用しない薄膜トランジスタの電気特性について比較する。ここでいう電気特性とは横軸にゲイト電圧（Ｖｇ）、縦軸にドレイン電圧（Ｉｄ）をプロットしたＩｄ−Ｖｇ曲線（Ｉｄ−Ｖｇ特性）の事である。
【０１３０】
図５において、５０１は本発明を利用した薄膜トランジスタの電気特性であり、５０２は本発明を利用しない薄膜トランジスタの電気特性を示している。具体的には５０２は実施例１の工程からハロゲン元素を含む雰囲気における加熱処理とその後の窒素アニールを削除したプロセスで作製された薄膜トランジスタの電気特性である。
【０１３１】
両方のトランジスタ特性を比較すると、まず同じゲイト電圧でも本発明による薄膜トランジスタの方が 2〜4 桁近く大きいオン電流が流れることが確認できる。なお、オン電流とは薄膜トランジスタがオン状態（図５においてゲイト電圧が０〜５Ｖの範囲）にある時に流れるドレイン電流のことを指す。
【０１３２】
また、本発明による薄膜トランジスタの方が優れたサブスレッショルド特性を有していることも確認できる。サブスレッショルド特性とは薄膜トランジスタのスイッチング動作の急峻性を示すパラメータであり、薄膜トランジスタがオフ状態からオン状態にスイッチングする際のＩｄ−Ｖｇ曲線の立ち上がりが急峻である程、サブスレッショルド特性は良いと言える。
【０１３３】
なお、本発明を利用しない場合のサブスレッショルド特性が350mV/decade前後であるのに対し、本発明を利用した場合のサブスレッショルド特性は100mV/decade前後である。この値が小さいほどスイッチング性能に優れるトランジスタと言える。また、トランジスタの動作速度の目安となる電界効果移動度は本発明を利用しない場合は80〜100cm2/Vs であり、本発明を利用した場合は180 〜200cm2/Vs である。この値が大きいほど動作速度の速いトランジスタと言える。
【０１３４】
以上の様に、本発明の効果は歴然としており、本発明を利用することで薄膜トランジスタの電気特性が大幅に向上することは実験的にも明らかである。
【０１３５】
〔実施例４〕
本実施例では塩素による金属元素のゲッタリング効果について、実験データに基づいた説明を行う。
【０１３６】
図７に示すのは、ニッケルを利用して得られた結晶性珪素膜の断面方向における塩素の濃度分布を計測した結果である。この計測値はＳＩＭＳ（２次イオン質量分析法）によって得られたものである。
【０１３７】
なお、表面付近の測定データは表面の凹凸や吸着物の影響を受けるために有意なものではない。また、同様な理由で界面付近のデータについての多少の誤差が含まれている。
【０１３８】
図６から明らかな様に、塩素は結晶性珪素膜と熱酸化膜の界面近傍に集中している。これは加熱処理を開始した時点において結晶性珪素膜表面に吸着した塩素が、ニッケルをゲッタリングしつつ熱酸化膜へと取り込まれた結果によるものと推定される。
【０１３９】
また、熱酸化形成前の結晶性珪素膜表面は不対結合手、いわゆるダングリングボンドが多く存在していたと考えられるので、こういった不対結合手が塩素終端されていることを示唆していると考えられる。
【０１４０】
〔実施例５〕
シリコン基板上に酸化珪素膜を成膜してその上に単結晶を形成する構造、いわゆるＳＯＩ構造が近年注目されている。ＳＯＩ構造に関する研究は低消費電力化のブレイクスルーとしてその発達が目覚ましい。
【０１４１】
本発明によるモノドメイン領域は実質的に単結晶に匹敵する結晶性を有するものであるから、ＳＯＩ技術に応用することは容易である。本実施例では、ＳＯＩ基板に残された問題と本発明とを対比させる。
【０１４２】
ＳＯＩ技術に伴う問題点を図８にまとめる。図８に示すように珪素膜中の界面準位や固定電荷のような結晶性に関するものや、金属汚染やボロン濃度といった外的なものなどがある。
【０１４３】
本発明では、結晶性珪素膜をハロゲン元素を含む雰囲気において加熱処理することにより、珪素膜の単結晶化と金属元素のゲッタリングを同時に行う。
【０１４４】
まず、ゲッタリング効果により金属汚染が容易に除去される。これはハロゲン元素の作用によるものであり、その結果、ニッケルとの結合が切れたシリコン原子の不対結合手が増加するという２次的な作用を持つ。
【０１４５】
次に、加熱処理によるアニール効果による単結晶化である。この効果としては、パイプ密度、界面準位、固定電荷、貫通転移など結晶性に悪影響を与える因子を除去または充分減少できる。
【０１４６】
図８中の析出物はシリサイド系物質であればハロゲン元素によるゲッタリング効果により除去することが可能である。また、酸化物系物質であれば加熱処理により酸素が再び脱離、拡散して酸化物が消滅することも期待できる。
【０１４７】
〔実施例６〕
本実施例では、実施例１においてバッファ層となる酸化珪素膜に形成する凹または凸パターンの形状を変えた例を示す。
【０１４８】
実施例１では正方形の微細な島状パターンを形成したが、本実施例では直方形溝状パターンを形成する。なお、本実施例は凹部となるように形成する例であるが、凸部となるように形成しても同様の効果が得られる。
【０１４９】
非晶質珪素膜の結晶化工程は実施例１に示す通りであるので、ここでの説明は省略する。ここでは、結晶化した際の結晶粒の形状を図９に示す。
【０１５０】
図９に示す様に、９０１で示される縦成長領域を結晶核として横成長領域９０２が形成される。実施例１と異なるのは、結晶核が点としてではなく、線として捉えられることである。
【０１５１】
そのため、結晶粒の形状は図９に示す様に概略細長い六角形となる。この横成長領域９０２はＡ〜Ｈの８つの領域に分割される。ただし、縦成長領域９０１は横幅Ｘに比べて長さＹが十分長いので、実際に石英基板上に形成するとＡ〜Ｃ、Ｆ〜Ｈの領域はＤ、Ｅの領域と比べて無視できるほど小さいものとなる。
【０１５２】
凹または凸パターンをこのような形状とする利点は、Ｄ、Ｅの領域をモノドメイン領域とすると実施例１よりも大きなモノドメイン領域を得られることである。即ち、その領域のみを用いて薄膜トランジスタの活性層を構成すれば、同一の結晶性を有した活性層を一つのモノドメイン領域内において複数形成することが可能である。
【０１５３】
〔実施例７〕
本実施例は実施例２で示したＴＦＴでもってＣＭＯＳ構造を形成する例である。図１２〜図１４に本実施例の作製工程を示す。なお、本発明により形成される結晶性珪素膜の応用範囲は広く、ＣＭＯＳ構造を形成する方法は本実施例に限ったものではない。
【０１５４】
まず実施例１に示す構成に従って、石英基板３１上に酸化珪素膜３２を成膜し、その上にモノドメイン領域を有した結晶性珪素膜を得る。そしてそれをパターニングすることによりモノドメイン領域のみで構成されたＮチャネル型ＴＦＴの活性層３３とＰチャネル型ＴＦＴの活性層３４を得る。
【０１５５】
活性層３３、３４を形成したら、ゲイト絶縁膜として機能する酸化珪素膜３５をプラズマＣＶＤ法で成膜する。厚さは５００〜２０００Å、代表的には１０００〜１５００Åとする。また、ゲイト絶縁膜としては酸化窒化珪素膜、窒化珪素膜等の他の絶縁膜を用いてもよい。
【０１５６】
こうして図１２（Ａ）に示す状態を得る。ここでは説明を簡単にするために一組のＮチャネル型の薄膜トランジスタとＰチャネル型の薄膜トランジスタとを形成する例を示す。一般的には同一ガラス基板上に数百以上の単位でＮチャネル型の薄膜トランジスタとＰチャネル型の薄膜トランジスタとが形成される。
【０１５７】
図１２（Ａ）に示す状態を得たら、図１２（Ｂ）に示すように後にゲイト電極を構成することになるアルミニウム膜３６を成膜する。
【０１５８】
このアルミニウム膜はヒロックやウィスカーの発生を抑制するためにスカンジウムを0.2 ｗｔ重量％含有させる。アルミニウム膜の成膜方法はスパッタ法や電子ビーム蒸着法を用いて行う。
【０１５９】
ヒロックやウィスカーというのは、アルミニウムの異常成長に起因する刺状あるいは針状の突起物のことである。ヒロックやウィスカーの存在は、隣合う配線間や上限間に離間した配線間においてショートやクロスクトークが発生する原因となる。
【０１６０】
アルミニウム膜以外の材料としてはタンタル等の陽極酸化可能な金属を利用することができる。
【０１６１】
アルミニウム膜３６を成膜したら、電解溶液中においてアルミニウム膜３６を陽極とした陽極酸化を行い、薄く緻密な陽極酸化膜３７を成膜する。
【０１６２】
ここでは、３％の酒石酸を含んだエチレングルコール溶液をアンモニアで中和したものを電解溶液として用いる。この陽極酸化方法を用いると緻密な膜質を有した陽極酸化膜を得ることができる。またその膜厚は印加電圧によって制御することができる。
【０１６３】
ここでは陽極酸化膜３７の厚さを１００Å程度とする。この陽極酸化膜３７は、後に形成されるレジストマスクとの密着性を向上させる役割を有している。このようにして図１２（Ｂ）に示す状態を得る。
【０１６４】
次にレジストマスク３８と３９を形成する。そしてこのレジストマスク３８と３９を利用してアルミニウム膜３６とその表面の陽極酸化膜３７をパターニングする。このようにして図１２（Ｃ）に示す状態を得る。
【０１６５】
次に３％のシュウ酸水溶液を電解溶液として、この溶液中で残存したアルミニウム膜でなるパターン４０と４１を陽極とした陽極酸化を行う。
【０１６６】
この陽極酸化工程においては、陽極酸化が残存したアルミニウム膜４０と４１の側面において選択的に進行する。これは、アルミニウム膜４０と４１の上面に緻密な陽極酸化膜とレジストマスク３８と３９が残存しているからである。
【０１６７】
またこの陽極酸化においては、多孔質状（ポーラス状）の膜質を有した陽極酸化膜４２、４３が形成される。またこの多孔質状の陽極酸化膜４２、４３は数μｍ程度まで成長させることができる。
【０１６８】
本実施例では、この陽極酸化の進行距離、即ち膜厚は７０００Åとする。この陽極酸化の進行距離によって、後に低濃度不純物領域の長さが決まる。経験的にこの多孔質状の陽極酸化膜の成長距離は６０００Å〜８０００Åとすることが望ましい。こうして図１２（Ｄ）に示す状態を得る。
【０１６９】
この状態においてゲイト電極１と２が画定する。図１２（Ｄ）に示す状態を得たら、レジストマスク３８と３９を取り除く。
【０１７０】
次に再び３％の酒石酸を含んだエチレングルコール溶液をアンモニアで中和したものを電解溶液として用いた陽極酸化を行う。この工程においては、電解溶液が多孔質状の陽極酸化膜４２と４３の中に侵入する。この結果、図１２（Ｅ）の４４と４５で示される緻密な陽極酸化膜が形成される。
【０１７１】
この緻密な陽極酸化膜４４と４５の厚さは５００〜４０００Åとする。この膜厚の制御は電圧印加時間で行なう。なお、先に形成した緻密な陽極酸化膜３７の残存部分はこの陽極酸化膜４４と４５と一体化してしまう。
【０１７２】
次に、図１２（Ｅ）に示す状態においてＮ型を付与する不純物としてＰ（リン）イオンを全面にドーピングする。
【０１７３】
このドーピングは、0.2 〜５×１０15／ｃｍ2 、好ましくは１〜２×１０15／ｃｍ2 という高いドーズ量で行う。ドーピング方法としてはプラズマドーピング法やイオンドーピング法を用いる。
【０１７４】
この図１２（Ｅ）に示す工程の結果、高濃度にＰイオンが注入された領域４６、４７、４８、４９が形成される。
【０１７５】
次にアルミ混酸を用いて多孔質状の陽極酸化膜４２と４３を除去する。この時、陽極酸化膜４２、４３の直下に位置した活性層領域は、イオン注入されていないため実質的に真性である。
【０１７６】
次に、右側のＰチャネル型の薄膜トランジスタを構成する素子を覆うようにしてレジストマスク５０を形成する。こうして図１３（Ａ）に示す状態を得る。
【０１７７】
図１３（Ａ）に示す状態を得たら、図１３（Ｂ）に示すように再びＰイオンの注入を行う。このＰイオンの注入は、ドーズ量を0.1 〜５×１０14／ｃｍ2 、好ましくは0.3 〜１×１０14／ｃｍ2 という低い値とする。
【０１７８】
即ち、図１３（Ｂ）で示す工程で行われるＰイオンの注入はそのドーズ量を図１２（Ｅ）に示す工程において行われたドーズ量に比較して低いものとする。
【０１７９】
この工程の結果、５２と５４の領域がライトドープされた低濃度不純物領域となる。また、５１と５５の領域は、より高濃度にＰイオンが注入された高濃度不純物領域となる。
【０１８０】
この工程において、５１の領域がＮチャネル型の薄膜トランジスタのソース領域となる。そして５２と５４が低濃度不純物領域、５５がドレイン領域となる。また、５３で示される領域は実質的に真性なチャネル形成領域となる。なお、５４で示される領域が一般にＬＤＤ（ライトドープドレイン）領域と称される領域である。
【０１８１】
また、特に図示しないが陽極酸化膜４４でイオン注入を遮られた領域がチャネル形成領域５３と低濃度不純物領域５２、５４との間に存在する。この領域はオフセットゲイト領域と呼ばれ、陽極酸化膜４４の膜厚分の距離を有する。
【０１８２】
オフセットゲイト領域はイオン注入されず実質的に真性であるが、ゲイト電圧が印加されないためチャネルを形成せず、電界強度を緩和し、劣化を抑制する抵抗成分として機能する。
【０１８３】
ただし、その距離（オフセットゲイト幅）が短い場合、実効的なオフセットゲイト領域として機能しない。また、どれだけの距離があれば有効に機能するかの明確な境界はない。
【０１８４】
次に、レジストマスク５０を除去して、図１３（Ｃ）に示すように左側のＮチャネル型の薄膜トランジスタを覆うレジストマスク５６を形成する。
【０１８５】
次に、図１３（Ｃ）に示す状態においてＰ型を付与する不純物としてＢ（ボロン）イオンの注入を行う。ここでは、Ｂイオンのドーズ量を0.2 〜１０×１０15／ｃｍ2 、好ましくは１〜２×１０15／ｃｍ2 程度とする。このドーズ量は図１２（Ｅ）に示す工程におけるドーズ量と同程度とすることができる。
【０１８６】
この工程により形成される５７と６１で示される領域は、Ｎ型およびＰ型を付与する不純物を含むが、実質的に取り出し電極とのコンタクトをとる為のパッド（以下、コンタクトパッドと呼ぶ）としての機能しか持たない。即ち、左側のＮチャネル型の薄膜トランジスタと異なり、５７、６１の領域をソース／ドレイン領域と明確に区別する。
【０１８７】
本発明者らはＰチャネル型の薄膜トランジスタに関して、ソース領域を５８で示される領域、ドレイン領域を６０で示される領域として定義している。
【０１８８】
これらの領域５８、６０は実質的に真性であった領域にＢイオンのみを注入して形成されている。そのため、他のイオンが混在しないので不純物濃度の制御が容易なものとなり、整合性の良いＰＩ接合を実現できる。また、イオン注入による結晶性の乱れも比較的小さなもので済む。
【０１８９】
また、陽極酸化膜４５を利用してオフセットゲイト領域を形成することもできるが、経験的にはＰチャネル型の薄膜トランジスタは殆ど劣化しないため、オフセットゲイト領域を特に設ける必要はない。
【０１９０】
こうしてＰチャネル型の薄膜トランジスタのソース領域５８とドレイン領域６０が形成される。また５９の領域は特に不純物が注入されずにチャネル形成領域となる。そして、前述のように５７、６１はそれぞれソース領域５８、ドレイン領域６０から電流を取り出すためのコンタクトパッドとなる。
【０１９１】
次に、図１３（Ｃ）に示す工程の終了後、レジストマスク５６を取り除き、図１３（Ｄ）に示す状態を得る。この状態で注入された不純物の活性化と不純物イオンが注入された領域のアニールを行うためにレーザー光の照射を行う。
【０１９２】
この時、Ｎチャネル型の薄膜トランジスタのソース／ドレイン領域である５１と５５の組で示される領域と、Ｐチャネル型の薄膜トランジスタのソース／ドレイン領域である５８と６０の組で示される領域との結晶性の違いがそれ程大きくない状態でレーザー光の照射を行うことができる。
【０１９３】
上記結晶性の違いがそれ程大きくないのは、図１３（Ｃ）に示す工程においてＰチャネル型の薄膜トランジスタのソース／ドレイン領域５８、６０がイオン注入の際に大きな損傷を受けていないからである。
【０１９４】
従って、図１３（Ｄ）に示す状態においてレーザー光の照射を行い、２つの薄膜トランジスタのソース／ドレイン領域のアニールを行う場合、そのアニール効果違いを是正することができる。即ち、得られるＮおよびＰチャネル型の薄膜トランジスタの特性の違いを是正することができる。
【０１９５】
図１３（Ｄ）に示す状態を得たら、図１４（Ａ）に示すように層間絶縁膜６２を４０００Åの厚さに成膜する。層間絶縁膜６２は酸化珪素膜、酸化窒化珪素膜、窒化珪素膜のいずれでも良く、多層構造としても良い。これら珪化膜の成膜方法は、プラズマＣＶＤ法や熱ＣＶＤ法を用いればよい。
【０１９６】
次にコンタクトホールの形成を行い、Ｎチャネル型の薄膜トランジスタ（ＮＴＦＴ）のソース電極６３とドレイン電極６４を形成する。同時にＰチャネル型の薄膜トランジスタ（ＰＴＦＴ）のソース電極６５とドレイン電極６６を形成する。
【０１９７】
ここでＮチャネル型の薄膜トランジスタのドレイン電極６４とＰチャネル型の薄膜トランジスタのドレイン電極６６とを接続するようにパターニングを行い、さらに２つのＴＦＴのゲイト電極同士を接続すればＣＭＯＳ構造を構成することが出来る。（図１４（Ｂ））
【０１９８】
例えば、本実施例に示すようなＣＭＯＳ型の薄膜回路は、アクティブマトリクス型の液晶表示装置やアクティブマトリクス型のＥＬ表示装置に利用することができる。
【０１９９】
なお、図１２（Ｅ）、図１３（Ｂ）、図１３（Ｃ）に示す不純物イオンの注入工程において、活性層がゲイト絶縁膜を構成する酸化珪素膜３５で覆われていることは重要である。
【０２００】
このような状態で不純物イオンの注入を行うと、活性層表面の荒れや汚染を抑制することができる。このことは、歩留りや得られる装置の信頼性を高めることに大きな寄与を果たす。
【０２０１】
〔実施例８〕
本実施例では、実施例１で示す結晶性珪素膜をシリコンウェハー上に形成する例を示す。この場合、シリコンウェハー表面に絶縁層を設ける必要があるが、通常熱酸化膜を利用することが多い。
【０２０２】
熱処理の温度範囲は７００〜１３００℃が一般的であり、所望の酸化膜厚によって処理時間は変化する。
【０２０３】
また、シリコンウェハーの熱酸化は通常Ｏ2 、Ｏ2-Ｈ2 Ｏ、Ｈ2 Ｏ、Ｏ2-Ｈ2 燃焼などの雰囲気で行なわれる。また、ＨＣｌやＣｌ2 などのハロゲン元素を添加した雰囲気での酸化も広く実用化されている。
【０２０４】
シリコンウェハーはＩＣなどの半導体デバイスに欠かせない基体の一つであり、ウェハー上に様々な半導体素子を形成する技術が生み出されている。
【０２０５】
本実施例によれば、単結晶に匹敵する結晶性を備えた結晶性珪素膜を従来のシリコンウェハーを用いた技術に組み合わせ、結晶性珪素膜の応用範囲をさらに拡大することができる。
【０２０６】
〔実施例９〕
本実施例は実施例８の一例としてシリコンウェハー上に形成されたＩＣの上に、本発明による結晶性珪素膜を用いたＴＦＴを形成する例を示す。製造プロセスの概要を図１５を用いて説明する。
【０２０７】
図１５（Ａ）に示すのは通常のプロセスによりシリコンウェハー上に形成されたＭＯＳ−ＦＥＴである。７１で示されるのはシリコン基板、７２、７３は素子同士を分離するための絶縁膜であり、一般的には熱酸化膜が用いられる。
【０２０８】
また、７４はソース領域、７５はドレイン領域であり、シリコン基板７１に一導電性を付与する不純物イオンを注入した後、拡散工程を経て形成される。シリコン基板７１がＰ型ならＮ型を付与する不純物（リン）を、シリコン基板７１がＮ型ならＰ型を付与する不純物（ボロン）を注入する。
【０２０９】
また、７６で示される領域はチャネル形成領域である。この領域のシリコン表面にはイオン注入後の拡散工程で形成される熱酸化膜の一部が膜厚制御を行なって残され、ゲイト絶縁膜として機能する。７７は一導電型を有する多結晶珪素膜でなるゲイト電極である。
【０２１０】
ゲイト電極７７は酸化珪素膜等の絶縁膜７８で覆われ、ソース電極７９やドレイン電極８０と電気的に短絡しない構成となっている。（図１５（Ａ））
【０２１１】
図１５（Ａ）の状態が得られたら、層間絶縁膜８１を成膜する。この層間絶縁膜としては酸化珪素膜、窒化珪素膜等が用いられる。層間絶縁膜８１を成膜したら、コンタクトホールを形成してドレイン電極からの取り出し配線８２を形成する。（図１５（Ｂ））
【０２１２】
図１５（Ｂ）の状態を得たら、ＣＭＰ（ケミカル・メカニカル・ポリッシング）技術などにより研磨を施し、露出表面の平坦化を行なう。この工程により、層間絶縁膜８１は平坦化され、取り出し配線８２の凸部は無くなる。
【０２１３】
図１５（Ｃ）において８３は平坦化された層間絶縁膜、８４はその平坦面である。また、８５は凸部の無くなった取り出し配線であり、それと接続して取り出し配線８６が形成される。
【０２１４】
なお、これらソース電極７９、ドレイン電極８０、取り出し配線８６はいずれも１１００℃程度まで耐えうる耐熱性を有した材料で形成する必要がある。これは、後に形成される活性層の形成温度を考慮してのことである。
【０２１５】
次に、層間絶縁膜８７を成膜する。この層間絶縁膜８７の上に本発明を適用することができる。即ち、層間絶縁膜８７上にモノドメイン領域を用いて形成した活性層を有する薄膜トランジスタを形成する。
【０２１６】
まず、実施例１に従ってモノドメイン領域でなる活性層８８を形成する。そして、ゲイト絶縁膜８９を成膜し、次にゲイト電極９０を形成する。そして、一導電型を付与する不純物を活性層に注入する。
【０２１７】
不純物注入が終了したら後に低濃度不純物領域を形成するためのサイドウォール９１を形成する。サイドウォール９１の形成方法は次の工程に従う。
【０２１８】
まず、ゲイト電極９０を覆って酸化珪素膜等でなる絶縁膜（図示せず）をゲイト電極９０の膜厚以上に形成する。次に、ドライエッチング法による異方性エッチングを行い、成膜した絶縁膜を除去すると、ゲイト電極９０の側面のみに絶縁膜が残存する。これがサイドウォール９１となる。
【０２１９】
この状態で再度不純物注入を行う。すると、２度目に不純物を注入された領域はソース領域およびドレイン領域となり、サイドウォールで遮蔽された領域はソース領域およびドレイン領域と比較して低濃度の不純物領域となる。不純物注入後は加熱処理やレーザー光の照射等により不純物の活性化を行う。
【０２２０】
以上の様にして、活性層を構成したら層間絶縁膜９２として酸化珪素膜または窒化珪素膜を成膜し、コンタクトホールを形成してソース電極９３およびドレイン電極９４を形成する。
【０２２１】
以上、本実施例で示す様にＩＣ上に本発明を応用することで、図１５（Ｄ）のような三次元構造でなる集積回路を構成することが可能である。本発明によれば、ＩＣの上方に形成されるＴＦＴは単結晶上に形成したＴＦＴに匹敵する性能を有するため、ＩＣ本来の性能を損なわず、従来以上の高密度集積化回路を実現することができる。
〔実施例１０〕
本実施例では、本発明を応用して作製したＴＦＴをＤＲＡＭ（Dynamic Rondom Access Memory）に応用した例について説明する。説明には図１６を用いることとする。
【０２２２】
ＤＲＡＭは記憶する情報を電荷としてコンデンサに蓄える形式のメモリである。コンデンサへの情報としての電荷の出し入れは、コンデンサに直列に接続されたＴＦＴによって制御される。ＤＲＡＭの１個のメモリセルを構成するＴＦＴとコンデンサの回路を図１６（Ａ）に示す。
【０２２３】
ワード線１６０１によってゲイト信号を与えられると、１６０３で示されるＴＦＴは導通状態となる。この状態でビット線１６０２側からコンデンサ１６０４に電荷が充電されて情報を読み込んだり、充電したコンデンサから電荷を取り出して情報を読みだしたりする。
【０２２４】
ＤＲＡＭの断面構造を図１６（Ｂ）に示す。１６０５で示されるのは、石英基板もしくはシリコン基板でなる基体である。シリコン基板であれば、所謂ＳＯＩ構造を構成することができる。
【０２２５】
上記基体１６０５上には下地膜として酸化珪素膜１６０６が成膜され、その上には本発明を応用したＴＦＴが作製される。なお、基体１６０５がシリコン基板であれば、下地膜１６０６として熱酸化膜を用いることもできる。また、１６０７は実施例１に従って形成されたモノドメイン領域からなる活性層である。
【０２２６】
活性層１６０７はゲイト絶縁膜１６０８で覆われ、その上にはゲイト電極１６０９が形成される。そして、その上に層間絶縁膜１６１０が積層された後、ソース電極１６１１が形成される。このソース電極１６１１の形成と同時にビット線１６０２および１６１２で示される電極が形成される。また、１６１３は絶縁膜でなる保護膜である。
【０２２７】
この電極１６１２は固定電位を保ち、その下方に存在する活性層のドレイン領域との間にコンデンサ１６１４を形成する。即ち、このコンデンサに蓄積された電荷をＴＦＴにより書き込んだり、読み出したりすることで記憶素子としての機能を有することになる。
【０２２８】
ＤＲＡＭの特徴は１個のメモリを構成する素子数がＴＦＴとコンデンサだけで非常に少ないので、高集積密度の大規模メモリを構成するのに適している。また、価格も低く抑えられるので、現在最も大量に使用されている。
【０２２９】
例えば、シリコン基板上に本発明を応用したＳＯＩ構造を形成した場合、接合面積が小さいためＴＦＴのリーク（漏洩）電流を小さく抑えることが出来る。このことはデータ保持時間に大きく寄与する。
【０２３０】
また、ＳＯＩ基板上にＤＲＡＭセルを形成した場合の特徴として蓄積容量を小さく設定することができるため、低電圧での動作を可能とすることができる。
【０２３１】
〔実施例１１〕
本実施例では、本発明を応用して作製したＴＦＴをＳＲＡＭ（Static Rondom Access Memory ）に応用した例について説明する。説明には図１７を用いることとする。
【０２３２】
ＳＲＡＭはフリップフロップ等の双安定回路を記憶素子に用いたメモリであって、双安定回路のＯＮ−ＯＦＦあるいはＯＦＦ−ＯＮの２安定状態に対応して２進情報値（０または１）を記憶するものである。電源の供給がある限り記憶が保持される点で有利である。
【０２３３】
記憶回路はＮ−ＭＯＳやＣ−ＭＯＳで構成される。図１７（Ａ）に示すＳＲＡＭの回路は受動負荷素子に高抵抗を用いた回路である。
【０２３４】
１７０１で示されるのはワード線であり、１７０２はビット線である。１７０３は高抵抗で構成される負荷素子であり、１７０４で示されるような２組のドライバトランジスタと１７０５で示されるような２組のアクセストランジスタとでＳＲＡＭが構成される。
【０２３５】
ＴＦＴの断面構造を図１７（Ｂ）に示す。石英基板もしくはシリコン基板でなる基体１７０６上に下地膜として酸化珪素膜１７０７を成膜し、その上に本発明を応用したＴＦＴを作製することができる。１７０８は実施例１に従って形成されたモノドメイン領域からなる活性層である。
【０２３６】
活性層１７０８はゲイト絶縁膜１７０９で覆われ、その上にはゲイト電極１７１０が形成される。そして、その上に層間絶縁膜１７１１が積層された後、ソース電極１７１２が形成される。このソース電極１７１２の形成と同時にビット線１７０２およびドレイン電極１７１３が形成される。
【０２３７】
その上には再び層間絶縁膜１７１４が積層され、次に高抵抗負荷としてポリシリコン膜１７１５が形成される。１７１６は絶縁膜でなる保護膜である。
【０２３８】
以上のような構成でなるＳＲＡＭの特徴は、高速動作が可能で、信頼性が高くシステムへの組む込みが容易なことなどである。
【０２３９】
〔実施例１２〕
本実施例では、実施例２の半導体装置および実施例７のＣＭＯＳ構造を用いて同一基体上にアクティブマトリクス領域とこのアクティブマトリクス領域を駆動する周辺駆動回路とを集積化した例を示す。
【０２４０】
集積化されたアクティブマトリクス型の液晶表示装置を構成する一方の基体は以下ような構成を有している。即ち、アクティブマトリクス領域には、マトリクス状に配置された画素のそれぞれにスイッチング用の薄膜トランジスタが少なくとも一つ配置され、このアクティブマトリクス領域を駆動するための周辺回路がアクティブマトリクス領域の周囲に配置されている。そしてこれらの回路は全て１枚の石英基板（またはシリコン基板）上に集積化されている。
【０２４１】
このような構成に本明細書で開示する発明を利用すると、単結晶上に形成したＭＯＳ−ＦＥＴに匹敵する性能を有する薄膜トランジスタでもってアクティブマトリクス領域と周辺回路とを構成することができる。
【０２４２】
即ち、図４で示す薄膜トランジスタでもってアクティブマトリクス領域の画素ＴＦＴを構成し、図１２〜図１４で示すＣＭＯＳ構成でもって周辺回路を構成する。
【０２４３】
アクティブマトリクス領域に配置される薄膜トランジスタは、画素電極に保持された電荷を所定の時間でもって維持する必要から、そのオフ電流値を極力小さくすることが望まれる。
【０２４４】
本発明による薄膜トランジスタはその活性層がモノドメイン領域で形成されているため、オフ電流が優先的に流れるパス（電流経路）となりうる結晶粒界が実質的に存在しない。従って、オフ電流の小さい薄膜トランジスタを配置することが可能である。
【０２４５】
一方で周辺駆動回路はＣＭＯＳ回路が多用される。そしてその特性を高いものとするためには、ＣＭＯＳ回路を構成するＮチャネル型の薄膜トランジスタとＰチャネル型の薄膜トランジスタとの特性を極力そろえることが必要とされる。
【０２４６】
このような目的のためには、実施例７（図１２〜図１４参照）に示したようなＣＭＯＳ構造が最適なものとなる。
【０２４７】
このようにしてそれぞれの回路に好ましい特性を有した構成でなる集積化されたアクティブマトリクス型の液晶表示装置を得ることができる。
【０２４８】
〔実施例１３〕
本実施例では実施例２においてゲイト絶縁膜の形成工程を異なるものとした場合の例について説明する。
【０２４９】
まず、実施例１と同様の工程を経てモノドメイン領域を含む半導体薄膜を形成し、次いでモノドメイン領域のみを選択的に利用して半導体装置の活性層を形成する。
【０２５０】
次に、活性層を覆う様にして200 〜1500Å（本実施例では800 Å）の厚さの珪素を主成分とする絶縁膜（本実施例では酸化珪素膜）をＣＶＤ法またはＰＶＤ法に代表される気相法により成膜する。この時、酸化珪素膜の膜厚は最終的な絶縁耐圧を考慮して決定すれば良い。また、酸化珪素膜の代わりに酸化窒化珪素膜や窒化珪素膜を用いることもできる。
【０２５１】
酸化珪素膜の成膜が終了したら、再びハロゲン元素を含む雰囲気における第３の加熱処理を行う。この加熱処理は実施例１におけるハロゲン元素を含む雰囲気における加熱処理（第２の加熱処理）と同様の条件で行えば良い。
【０２５２】
この第３の加熱処理により活性層中に残存するニッケル等の金属元素がさらに低減され、それに伴いモノドメイン領域の結晶性もさらに向上する。また、活性層と前述の酸化珪素膜との界面においては熱酸化反応が進行し、200 Å程度の熱酸化膜が形成される。その際、活性層の最終的な膜厚が200 〜300 Å（代表的には250 Å）となる様に設定しておくとオフ電流を低減する上で効果的である。
【０２５３】
なお、本実施例では上記ハロゲン元素を含む雰囲気における加熱処理に引き続いて窒素雰囲気中、950 ℃1hr 程度の加熱処理を施すことで熱酸化膜および珪素を主成分とする絶縁膜の膜質を向上させる。
【０２５４】
また、ハロゲン元素を含む雰囲気における加熱処理を施した結果、活性層とゲイト絶縁膜との界面付近にはハロゲン元素が高濃度に残留する。ＳＩＭＳ測定によれば 1×1019〜 1×1020atoms/cm3 の濃度で存在する。
【０２５５】
さらに、活性層と前述の酸化珪素膜との界面に形成された熱酸化膜は、前記酸化珪素膜と共にゲイト絶縁膜を構成する。この時、熱酸化膜が形成される際に活性層界面の欠陥準位や格子間シリコン原子等を減少させるため、活性層とゲイト絶縁膜との界面状態は非常に優れたものとなる。
【０２５６】
また、実施例１にも述べた様に活性層表面を極めて平坦であるため熱酸化反応は均一に進行し、ゲイト絶縁膜の膜厚も均一なものとなる。この事は界面状態を良くするだけでなく、ゲイト絶縁膜の耐圧を向上させる上で好ましい。
【０２５７】
以上の様に、本実施例を実施することでニッケル等の金属元素を低減するだけでなく、活性層とゲイト絶縁膜との界面状態を極めて良好なものとし、優れた電気特性と高い信頼性を有する半導体装置を実現することが可能となる。
【０２５８】
なお、実施例１に示した第２の加熱処理と本実施例に示した第３の加熱処理とを同時に兼ねてしまうことも可能である。そのためには、実施例１において結晶性珪素膜１０９（第２の加熱処理を施す前の結晶性珪素膜）をパターニングして活性層を形成し、本実施例の様な構成とすれば良い。
【０２５９】
〔実施例１４〕
本実施例は実施例１２とは異なる条件で活性層とゲイト絶縁膜との界面状態を改善する場合の例である。
【０２６０】
まず、実施例１と同様の工程を経てモノドメイン領域を含む半導体薄膜を形成し、次いでモノドメイン領域のみを選択的に利用して半導体装置の活性層を形成する。そして、実施例１２と同様に200 〜1500Åの厚さの酸化珪素膜をＣＶＤ法またはＰＶＤ法により成膜する。
【０２６１】
この状態で500 〜700 ℃（代表的には640 〜650 ℃) の加熱処理を行う。この温度範囲は熱酸化を行うことのできる下限に近い温度である。また、この加熱処理は酸素のみの雰囲気でも良いし、ハロゲン元素を含む雰囲気であっても良い。また、雰囲気中に水蒸気を含むウェット雰囲気とすることもできる。
【０２６２】
本実施例の条件で加熱処理を行う場合、0.5 〜2hr 程度も処理すれば数十Å未満（例えば10〜90Å）の熱酸化膜が形成される。そして、熱酸化膜の成長はこの程度の膜厚にほぼ収束する。
【０２６３】
本発明者らの知見によると、活性層およびゲイト絶縁膜の極界面付近（界面から活性層側およびゲイト絶縁膜側に向かって10〜30Å程度の領域）に固定電荷や欠陥準位等が集中するため、この領域が活性層とゲイト絶縁膜との界面状態を決定するといって過言ではない。
【０２６４】
従って、活性層とゲイト絶縁膜との界面状態を良好なものとするには、活性層界面の僅か10〜30Åの領域を熱酸化する（活性層が10〜30Å減じ、新たに20〜60Åの熱酸化膜が形成される）ことで極界面近傍の固定電荷や欠陥準位を消滅させれば良いのである。換言すれば、良好な界面状態を実現するためには僅か数十Å未満の熱酸化膜が形成できれば十分なのである。
【０２６５】
本実施例の様な熱酸化工程は処理温度が低いため装置にかける負担を低減することができる上、半導体装置の製造プロセスのスループットを向上させることが可能である。
【０２６６】
〔実施例１５〕
本実施例ではゲイト電極として結晶性珪素膜（ポリシリコン膜）を利用した例を示す。説明には図１９を用いる。
【０２６７】
図１９（Ａ）において、１９０１はガラス基板、１９０２は下地膜、１９０３は実施例１に示す工程で得られたモノドメイン領域でなる活性層、１９０４はゲイト絶縁膜、１９０５は一導電性を付与したポリシリコン膜でなるゲイト電極である。
【０２６８】
次に、この状態で活性層１９０３に対して一導電性を付与する不純物イオンの注入を行なう。そして、このイオン注入工程により不純物領域１９０６、１９０７が形成される。
【０２６９】
不純物イオンの注入が終了したら、窒化珪素膜１９０８を 0.5〜1 μｍの厚さに成膜する。成膜方法は減圧熱ＣＶＤ法、プラズマＣＶＤ法、スパッタ法のいずれであっても良い。また、窒化珪素膜以外に酸化珪素膜を用いても良い。
【０２７０】
こうして図１９（Ｂ）の状態が得られる。図１９（Ｂ）の状態が得られたら、次に窒化珪素膜１９０８をエッチバック法によりエッチングして、ゲイト電極１９０５の側壁にのみ残す。こうして残された窒化珪素膜はサイドウォール１９０９として機能する。
【０２７１】
この際、ゲイト絶縁膜１９０４はゲイト電極１９０５およびサイドウォール１９０９がマスクとなった領域以外が除去されて図１９（Ｃ）に示す様な状態で残存する。
【０２７２】
次に、図１９（Ｃ）に示す状態で再び不純物イオンの注入を行なう。この時、ドーズ量は先程のイオン注入のドーズ量よりも高めとしておく。このイオン注入の際、サイドウォール１９０９の直下の領域１９１０、１９１１はイオン注入が行なわれないので、不純物イオンの濃度に変化はない。しかし、露出した領域１９１２、１９１３はさらに高濃度の不純物イオンが注入されることになる。
【０２７３】
以上の様に２度目のイオン注入を経て、ソース領域１９１２、ドレイン領域１９１３およびソース／ドレイン領域よりも不純物濃度の低い低濃度不純物領域（ＬＤＤ領域）１９１０、１９１１が形成される。なお、ゲイト電極１９０５の直下はアンドープな領域であり、チャネル形成領域１９１４となる。
【０２７４】
以上の工程を経て図１９（Ｃ）の状態が得られたら、300 Åの厚さの図示しないチタン膜を成膜し、チタン膜とシリコン膜とを反応させる。そして、チタン膜を除去した後、ランプアニール等による加熱処理を行なうことでソース領域１９１２、ドレイン領域１９１３、ゲイト電極１９０５の露出表面にチタンシリサイド１９１５〜１９１７を形成する。（図１９（Ｄ））
【０２７５】
なお、上記工程はチタン膜の代わりにタンタル膜、タングステン膜、モリブデン膜等を用いることも可能である。
【０２７６】
次に、層間絶縁膜１９１８として酸化珪素膜を5000Åの厚さに成膜し、ソース配線１９１９、ドレイン配線１９２０、ゲイト配線１９２１を形成する。こうして図１９（Ｄ）に示す構造のＴＦＴが完成する。
【０２７７】
本実施例で示す構造のＴＦＴは、配線とＴＦＴとの接続がチタンシリサイド１９１５〜１９１７を介して行われるため、良好なオーミックコンタクトを実現することができる。
【０２７８】
〔実施例１６〕
本明細書中における半導体装置とは、半導体を利用することで機能する装置全般を指しており、実施例１２に示す様な構成でなるアクティブマトリクス型の電気光学装置（液晶表示装置、ＥＬ表示装置、ＥＣ表示装置等）およびその様な電気光学装置を組み込んだ応用製品をもその範疇に含むものとする。
【０２７９】
本実施例では、その応用製品について図例を挙げて説明する。本発明を利用した半導体装置としてはＴＶカメラ、ヘッドマウントディスプレイ、カーナビゲーション、プロジェクション（フロント型とリア型がある）、ビデオカメラ、パーソナルコンピュータ等が挙げられる。簡単な説明を図２０を用いて行う。
【０２８０】
図２０（Ａ）はモバイルコンピュータであり、本体２００１、カメラ部２００２、受像部２００３、操作スイッチ２００４、表示装置２００５で構成される。本発明は表示装置２００５や装置内部に組み込まれる集積化回路等に対して適用される。
【０２８１】
図２０（Ｂ）はヘッドマウントディスプレイであり、本体２１０１、表示装置２１０２、バンド部２１０３で構成される。表示装置２１０２は比較的小型のサイズのものが２枚使用される。
【０２８２】
図２０（Ｃ）はカーナビゲーションであり、本体２１０１、表示装置２１０２、操作スイッチ２１０３、アンテナ２１０４で構成される。本発明は表示装置２１０２や装置内部の集積化回路等に対して適用できる。表示装置２２０２はモニターとして利用されるが、地図の表示が主な目的なので解像度の許容範囲は比較的広いと言える。
【０２８３】
図２０（Ｄ）は携帯電話であり、本体２３０１、音声出力部２３０２、音声入力部２３０３、表示装置２３０４、操作スイッチ２３０５、アンテナ２３０６で構成される。本発明は表示装置２３０４や装置内部の集積化回路等に対してに適用できる。
【０２８４】
図２０（Ｅ）はビデオカメラであり、本体２４０１、表示装置２４０２、音声入力部２４０３、操作スイッチ２４０４、バッテリー２４０５、受像部２４０６で構成される。本発明は表示装置２４０２や装置内部の集積化回路等に対して適用できる。
【０２８５】
図２０（Ｆ）はフロントプロジェクションであり、本体２５０１、光源２５０２、反射型表示装置２５０３、光学系（ビームスプリッターや偏光子等が含まれる）２５０４、スクリーン２５０５で構成される。スクリーン２５０５は会議や学会発表などのプレゼンテーションに利用される大画面スクリーンであるので、表示装置２５０３は高い解像度が要求される。
【０２８６】
また、本実施例に示した電気光学装置以外にも、リアプロジェクションやハンディターミナルなどの携帯型情報端末機器に適用することができる。以上の様に、本発明の応用範囲は極めて広く、あらゆる分野の表示媒体に適用することが可能である。
【０２８７】
【発明の効果】
本発明は意図的に結晶核となるサイトを形成して結晶粒径を制御できる点が大きな特徴である。そして、こうして形成される比較的大きな結晶粒径の結晶粒をハロゲン元素を含む雰囲気において加熱処理する点も大きな特徴である。
【０２８８】
これら技術の効果として、絶縁表面を有する基体上に実質的に単結晶と見なせるモノドメイン領域を形成することが実現できる。即ち、単結晶に匹敵する結晶性を有する結晶性珪素膜を用いて薄膜トランジスタ等の半導体装置の活性層を構成することが可能となる。
【０２８９】
従って、公知の単結晶ウエハーを用いた集積回路に匹敵する性能を有した半導体回路を構築することが実現できる。
【図面の簡単な説明】
【図１】 モノドメイン領域を有する半導体薄膜の形成工程を示す図
【図２】 モノドメイン領域を有する半導体薄膜の形成工程を示す図
【図３】 モノドメイン領域の構成を示す図
【図４】 半導体装置の作製工程を示す図
【図５】 薄膜トランジスタの電気特性を示す図
【図６】 塩化ニッケルの蒸気圧と温度の関係を示す図
【図７】 結晶性珪素膜中の塩素濃度の分布を示す図
【図８】 ＳＯＩ技術の問題点を示す図
【図９】 モノドメイン領域の構成を示す図
【図１０】 結晶性を有する半導体薄膜の形成工程を示す図
【図１１】 モノドメイン領域に形成された活性層を示す図
【図１２】 半導体装置の作製工程を示す図
【図１３】 半導体装置の作製工程を示す図
【図１４】 半導体装置の作製工程を示す図
【図１５】 半導体装置の作製工程を示す図
【図１６】 ＤＲＡＭの構成を示す図
【図１７】 ＳＲＡＭの構成を示す図
【図１８】 人工石英ターゲットの成分表を示す図表
【図１９】 半導体装置の作製工程を示す図。
【図２０】 応用製品の例を説明するための図。
【符号の説明】
１０１ 石英基板またはシリコン基板
１０２ 酸化珪素膜
１０３ 凹または凸パターン
１０４ 非晶質珪素膜
１０５ ニッケル層
１０６ 凹または凸部
１０７ 縦成長領域
１０８ 横成長領域
１０９ 結晶性珪素膜
１１０ 熱酸化膜
１１１ 結晶性珪素膜
３０１ 縦成長領域
３０２ 横成長領域
３０３ 結晶粒界
３０４ 接合界面[0001]
[Technical field to which the invention belongs]
The invention disclosed in this specification includes a semiconductor thin film formed over a substrate having an insulating surface and having a region that can be regarded as a substantially single crystal (hereinafter referred to as a monodomain region), and the semiconductor thin film as an active layer. The present invention relates to a semiconductor device. In particular, the present invention relates to a thin film transistor in which an active layer is formed of a crystalline silicon film.
[0002]
[Prior art]
2. Description of the Related Art In recent years, a technique for forming a thin film transistor (TFT) using a thin film silicon semiconductor film (having a thickness of about several hundred to several thousand Å) formed on a substrate having an insulating surface has attracted attention. Thin film transistors have been widely applied to electronic devices such as ICs and liquid crystal display devices.
[0003]
An important part which should be called the heart of the thin film transistor is a channel formation region and a junction portion for joining the channel formation region and the source / drain region. That is, it can be said that the active layer most affects the performance of the thin film transistor.
[0004]
As a semiconductor thin film constituting an active layer of a thin film transistor, an amorphous silicon film (amorphous silicon film) formed by a plasma CVD method or a low pressure thermal CVD method is generally used.
[0005]
At present, thin film transistors using amorphous silicon films have been put into practical use, but when higher speed operation is required, thin film transistors using crystalline silicon thin films (called crystalline silicon films) Is needed.
[0006]
For example, peripheral circuits of active matrix liquid crystal display devices and passive liquid crystal display devices include a drive circuit for driving pixel TFTs arranged in the pixel region, a circuit for handling and controlling video signals, and various information. A memory circuit or the like for storing is required.
[0007]
Further, among these circuits, a circuit for handling and controlling video signals and a memory circuit for storing various information are required to have performance comparable to an integrated circuit using a known single crystal wafer. Therefore, when these circuits are to be integrated using a thin film semiconductor formed on a substrate, it is necessary to form a crystalline silicon film having crystallinity comparable to a single crystal on the substrate.
[0008]
As a method for forming a crystalline silicon film on a substrate, techniques described in Japanese Patent Application Laid-Open Nos. 6-232059 and 6-244103 by the present applicant are known. The technique described in this publication forms a crystalline silicon film having excellent crystallinity by heat treatment at about 550 ° C. for about 4 hours by using a metal element that promotes crystallization of silicon. .
[0009]
However, even if the above technique is applied to the active layer of the thin film transistor, it seems to be insufficient as a thin film transistor for constituting various arithmetic circuits, memory circuits and the like. This is because the crystallinity is still insufficient and required characteristics cannot be obtained.
[0010]
In particular, it is a necessary condition that a crystalline silicon film having crystallinity comparable to that of a single crystal is substantially free of crystal grain boundaries. This is because the crystal grain boundary becomes an energy barrier that obstructs the progress of electrons traveling between the crystals.
[0011]
Here, the present inventors considered the process of crystal growth in the case of using the above technique by classifying into the first to fourth steps, and considered it by the following model. The description will be given with reference to FIG.
[0012]
In FIG. 10A,
[0013]
Then, a solution containing a metal element that promotes crystallization is dropped on the surface of the
[0014]
In this state, the
[0015]
Then, first, as indicated by an arrow in FIG. 10B, the metal element isotropically diffuses in the
[0016]
Then, the metal element migrates at the interface between the
[0017]
At this time, since the metal element is present at a high concentration in the concave or
[0018]
Crystal growth starts from this crystal nucleus, but first, crystallization proceeds in a direction substantially perpendicular to the silicon film surface. This is the third step. (Figure 10 (D))
[0019]
A region 15 (hereinafter referred to as a longitudinal growth region) 15 in which crystallization has progressed in a direction substantially perpendicular to the silicon film surface proceeds while pushing up a highly concentrated metal element. A high concentration of metal elements is also concentrated on the surface of the
[0020]
Next, crystal growth starts in a direction (indicated by an arrow in FIG. 10E) substantially parallel to the substrate starting from the
[0021]
Since the
[0022]
As described above, in the conventional crystallization mode, segregation sites are irregularly formed innumerably, and thus the density of crystal nuclei is high, and individual crystal grains inhibit each other's growth. Therefore, the crystal grain size must be small.
[0023]
That is, for example, even if an active layer of a thin film transistor is formed on a crystalline silicon film formed by the above technique, a crystal grain boundary is necessarily included therein, and it is impossible to realize crystallinity comparable to a single crystal. That is the current situation.
[0024]
If the generation density of crystal nuclei is reduced, the crystal grain size can be secured by that amount, but the position of the crystal nuclei is determined by where the segregation sites of the metal elements are present. Since a site (such as a concave or
[0025]
Further, according to the means described in the above-mentioned publication, the metal element used in the crystallization remains in the crystalline silicon film, and the reproducibility and stability of the semiconductor device are actually increased when the semiconductor device is configured. It has been suggested by the present inventors that it becomes an anxious factor that affects the present invention.
[0026]
[Problems to be solved by the invention]
An object of the invention disclosed in this specification is to form a monodomain region having crystallinity comparable to a single crystal over a substrate having an insulating surface. Then, an object is to obtain a semiconductor device in which an active layer is formed by the monodomain region.
[0027]
[Means for Solving the Problems]
The configuration of the invention disclosed in this specification is as follows.
A semiconductor thin film formed on a substrate having an insulating film on the surface,
The semiconductor thin film has a monodomain region formed by collecting a plurality of columnar or needle-like crystals substantially parallel to the substrate,
The insulating film in contact with the lower surface of the semiconductor thin film is provided with an intentionally formed concave or convex pattern.
[0028]
The configuration of another invention is as follows:
A semiconductor thin film formed on a substrate having an insulating film on the surface,
The semiconductor thin film has a monodomain region that is formed by a collection of a plurality of columnar or needle-like crystals that are substantially parallel to the substrate, and has substantially no crystal grain boundaries;
The insulating film in contact with the lower surface of the semiconductor thin film is provided with an intentionally formed concave or convex pattern,
The semiconductor thin film constituting the monodomain region contains hydrogen and halogen elements at a concentration of 5 atomic% or less,
The halogen element is an element selected from chlorine, bromine and fluorine.
[0029]
A semiconductor device according to another aspect of the invention uses only the monodomain region as an active layer. The monodomain region is characterized by substantially no crystal grain boundaries.
[0030]
In addition, the configuration of other inventions is as follows:
In forming a semiconductor thin film on a substrate having an insulating film on the surface,
Forming a silicon oxide film by sputtering on a substrate having an insulating surface;
Patterning the silicon oxide film into a desired shape and intentionally providing a concave or convex pattern;
Forming an amorphous silicon film on the silicon oxide film by a low pressure thermal CVD method;
Retaining a metal element that promotes crystallization of the silicon oxide film and / or the amorphous silicon film;
Transforming the amorphous silicon film into a crystalline silicon film by a first heat treatment;
Forming a thermal oxide film containing a halogen element on the crystalline silicon film by performing a second heat treatment in an atmosphere containing a halogen element;
Removing the thermal oxide film;
Having at least
The crystalline silicon film is transformed into a monodomain region by the second heat treatment. Further, the active layer is constituted by a monodomain region formed through these steps.
[0031]
The inventors of the present invention define a crystal region obtained by the present invention as a region that can be substantially regarded as a single crystal, that is, a monodomain region. The definition of the monodomain region is that there is substantially no crystal grain boundary in the region, and there are almost no crystal defects due to transition, stacking faults, or the like. Needless to say, it does not contain any metal elements that affect the device.
[0032]
Note that substantially no crystal grain boundary means that the crystal grain boundary is electrically inactive even if it exists. As such electrically inactive grain boundaries, {111} twin boundaries, {111} stacking faults, {221} twin boundaries, {221} Twist twin boundaries have been reported. (R.Simokawa and Y.Hayashi: Jpn.J.Appl.Phys. 27 (1987) pp.751-758).
[0033]
The present inventors presume that there is a high possibility that the crystal grain boundaries included in the monodomain region are these electrically inactive crystal grain boundaries. That is, even if it appears as a crystal grain boundary, it is considered to be an inactive region that does not electrically inhibit carrier movement.
[0034]
Therefore, the present inventors first studied means for increasing the crystal grain size in order to reduce the grain boundary. As a result, the inventors have invented a means for controlling crystal nuclei that could not be controlled conventionally.
[0035]
The means is to make the surface state of the insulating film in contact with the lower surface of the amorphous silicon film extremely smooth. Therefore, in the present invention, a silicon oxide film formed by a sputtering method using an artificial quartz target is provided under the amorphous silicon film as a buffer layer (a component table of the artificial quartz target is shown in FIG. 18 as a reference material). The silicon oxide film thus formed is very dense and smooth, and has almost no concave or convex portion as a segregation site as in the prior art.
[0036]
Next, this silicon oxide film is patterned to intentionally form a concave or convex pattern. That is, it is possible to control the generation position of crystal nuclei by intentionally forming a segregation site of a metal element that promotes crystallization.
[0037]
Therefore, it has a great advantage that it can be designed to form a crystal of a desired size at a desired position in the element design stage. This is very useful industrially.
[0038]
It is also one of the features of the present invention to use a low pressure thermal CVD method as a method for forming an amorphous silicon film. Amorphous silicon films deposited by low pressure thermal CVD have a feature that they have less hydrogen content than amorphous silicon films deposited by plasma CVD, and the generation of natural nuclei due to the dense film quality. is doing.
[0039]
Since the generation of natural nuclei is a great obstacle for the purpose of controlling crystal nuclei, it is very convenient that the generation of natural nuclei is small.
[0040]
Next, a means for single-crystallizing the crystal having a large crystal grain size formed as described above (to be precise, a monodomain region) was examined. As a result, it was found that a monodomain region can be formed by performing heat treatment in an atmosphere containing a halogen element.
[0041]
The configuration of the present invention as described above will be described in detail in the embodiments described below.
[0042]
【Example】
[Example 1]
In this example, a process of forming a monodomain region, which is the most important concept in the present invention, will be described. 1A to 1F and FIGS. 2A to 2C are cross-sectional views of a silicon film formed over a substrate having an insulating surface.
[0043]
In FIG. 1A,
[0044]
The
[0045]
When the
[0046]
After patterning into a desired shape, an
[0047]
By setting the thickness of the
[0048]
Note that the amorphous silicon film formed by the low pressure thermal CVD method has a small natural nucleus generation rate in the subsequent crystallization. The natural nucleus generation rate is a rate at which the amorphous silicon film nucleates due to thermal energy without being affected by a metal element that promotes crystallization such as nickel.
[0049]
This is desirable for increasing the individual crystal grain size in the subsequent crystallization step because the rate at which the individual crystals interfere with each other (the collision stops and the growth stops) decreases.
[0050]
Further, when the
[0051]
After the
[0052]
Next, a solution containing a metal element that promotes crystallization at a predetermined concentration is dropped on the surface of the
[0053]
In view of residual impurities in the subsequent heating step, it is preferable to use a nickel nitrate salt solution as the solution. Although a nickel acetate salt solution can be used, the nickel acetate salt solution contains carbon, which is feared to carbonize and remain in the film in a subsequent heating step.
[0054]
In the state of FIG. 1A, spin coating is performed using a spinner so that the
[0055]
At this time, the
[0056]
In the present embodiment, the above-described solution coating process is performed on the
[0057]
After obtaining the state of FIG. 1 (A), after dehydrogenation at 450 ° C. for about 1 hour in an inert atmosphere, 500 to 700 ° C., typically 550 to 600 ° C. for 4 to 8 hours. The
[0058]
First, as a first step, nickel is activated by heating and diffuses isotropically in the
[0059]
Next, as a second step, nickel migrates at the interface between the
[0060]
Next, the nickel concentration around the concave or
[0061]
Then, as a fourth step, crystal growth in a direction substantially parallel to the silicon film surface proceeds from the
[0062]
At this time, since the segregation site is intentionally controlled, the crystal grain size can be expanded without being influenced by other crystal grains. In other words, if the segregation site formation position is appropriately designed, a crystal having a desired size can be formed at a desired position.
[0063]
However, the extent to which the crystal grain size can be increased is determined by the temperature and time of the heat treatment, and may be appropriately determined in consideration of the manufacturing cost and the like. In addition, since a higher temperature heat treatment is performed in the subsequent single crystallization step, it must be considered that crystal growth also proceeds at that time.
[0064]
As described above, a
[0065]
The graphoepitaxy technology provides regularity to the surface shape of the underlying film, and aligns the orientation of the crystalline silicon film by utilizing the property that the most stable surface appears when crystallizing the amorphous silicon film. Is.
[0066]
The present invention is characterized in that the surface energy is changed by changing the surface shape of the base film so that the metal element that promotes crystallization is easily segregated. Therefore, this technique is different from the graphoepitaxy technique in that the reason for changing the surface shape is the formation of crystal nuclei.
[0067]
Here, FIG. 3A shows the
[0068]
[0069]
The reason for this is considered by the inventors as follows. Regarding the crystal form of the silicon film, it is generally known that when a nucleus surrounded by the (111) plane is crystal-grown, the shape of the crystal grain becomes a hexagon.
[0070]
In this embodiment, nickel is used as a metal element for promoting crystallization. However, the present inventors have found that nickel silicide is formed at the tip or side of the columnar or acicular crystal during crystallization. Et al.
[0071]
It is known that the stable surface of nickel silicide is the (111) plane, and considering this, the (111) plane that is the stable surface of nickel silicide is dominant in the surface surrounding the
[0072]
Therefore, if the
[0073]
The
[0074]
FIG. 3B shows a simplified diagram in which a part of the area A to F is enlarged. As shown in FIG. 3B, when viewed microscopically, a plurality of columnar or needle-like crystals are formed in the region A to F, and since these are densely packed, they are macroscopically illustrated. It looks like one crystal grain as in 3 (A).
[0075]
Each of the columnar or needle-like crystals is a monodomain that can be regarded as a substantially single crystal that does not include a grain boundary therein.
[0076]
Further, since individual crystals grow while removing impurity elements such as nickel from the inside, metal silicide is formed on the crystal surface, and a crystal grain boundary as indicated by 303 in FIG. Has segregated metal element, that is, nickel.
[0077]
Therefore, in the state of FIG. 3B, only a plurality of monodomains are assembled and the crystallinity is relatively good, but each of the regions A to F is not a single monodomain region.
[0078]
In order to realize the present invention, a process for improving the crystallinity of the
[0079]
The single crystallization step is specifically a heat treatment step performed in an oxidizing atmosphere containing a halogen element. (Second heat treatment)
[0080]
First, higher temperature heat treatment is performed on the
[0081]
In this embodiment, heat treatment is performed at 950 ° C. for 6 hours in an atmosphere containing HCl at a concentration (volume concentration) of 3% with respect to the oxygen atmosphere. Note that it is effective to obtain a sufficient gettering effect by introducing nitrogen into the atmosphere to reduce the formation rate of the oxide film.
[0082]
In this embodiment, Cl is selected as the halogen element and HCl gas is used as the introduction method. However, as other gases, HF, NF are used. Three , HBr, Cl 2 , F 2 , Br 2 One or more kinds selected from the above can be used. In general, halogen hydrides or organic substances (hydrocarbons) can also be used.
[0083]
By this heat treatment, as shown in FIG. 2B, nickel in the crystalline silicon film is gettered by the action of chlorine and is removed by being taken into the
[0084]
The nickel removed in the gettering step is extruded and segregated to the grain boundary (indicated by 304 in FIG. 3B) during crystallization. That is, it is thought that it existed as nickel silicide in the crystal grain boundary.
[0085]
Nickel existing as silicide is released as volatile nickel chloride, and a large number of dangling bonds of silicon that is disconnected from nickel exist in the crystal grain boundaries.
[0086]
However, since the above process is performed at a relatively high temperature of 950 ° C., the dangling bonds formed are recombined with silicon. Further, unpaired dangling bonds that are not supplemented are terminated by hydrogen or halogen elements contained in the
[0087]
Accordingly, the dangling bonds formed by the above process are joined with good consistency due to the bonding between silicon, and the crystal grain boundary substantially does not exist. Further, since crystal defects such as dislocations and stacking faults inherent in the needle-like or columnar crystal are almost eliminated, the crystallinity of the portion originally being the columnar or needle-like crystal is remarkably improved.
[0088]
The situation at this time will be described while comparing FIG. 3B and FIG. By performing heat treatment on the lateral growth region having the structure shown in FIG. 3B, nickel contained in the lateral growth region is gettered by the action of chlorine and removed out of the film. .
[0089]
At this time, the silicon atoms bonded to nickel are broken and form many dangling bonds, but recombine with adjacent silicon atoms during the heat treatment. (Figure 3 (C))
[0090]
Note that a
[0091]
That is, in the individual regions A to F, the columnar or acicular crystals recombine with each other with good consistency, and there is substantially no grain boundary as shown in FIG. Accordingly, the regions A to F shown in FIG. 3A are each a monodomain region that contains almost no impurity elements such as crystal grain boundaries and nickel and has almost no crystal defects.
[0092]
It is clear from the analysis by SIMS (secondary ion mass spectrometry) that the nickel concentration in the monodomain region has decreased from a few thousandths before the treatment to a fewths or less.
[0093]
Then, as shown in FIG. 2C, when the nickel gettering is completed, the
[0094]
Through the above process, a
[0095]
One of the structures of the present invention is to form an active layer of a semiconductor device typified by a thin film transistor using only the monodomain region as described above.
[0096]
FIG. 11 shows active layers arranged in a matrix on a
[0097]
In addition, the area | region shown with the
[0098]
As shown in FIG. 11, the active layer 24 of the thin film transistor is formed in a matrix so as not to include the vertical growth region and the crystal grain boundary.
[0099]
FIG. 11 is a view seen locally, but the same can be said for all active layers formed on the
[0100]
[Example 2]
In this example, an active layer of a thin film transistor is formed using the monodomain region obtained in the process shown in Example 1. In this embodiment, the top gate type is taken as an example, but if a gate electrode having high heat resistance is used, it can be easily applied to the bottom gate type.
[0101]
First, as shown in FIG. 4A, a semiconductor thin film including a monodomain region is formed according to the process shown in Example 1, and an
[0102]
Next, a silicon oxide film 404 functioning as a gate insulating film is formed to a thickness of 1500 mm by a plasma CVD method. A silicon oxynitride film or a silicon nitride film may be used.
[0103]
Next, an
[0104]
After the
[0105]
The anodized film formed in this step has a dense film quality and functions to improve adhesion with a resist mask to be formed later.
[0106]
Next, the
[0107]
When the state shown in FIG. 4B is obtained, anodic oxidation is performed again using the
[0108]
Further, the
[0109]
The film thickness of the porous
[0110]
After the porous
[0111]
However, the film thickness to be formed is 800 mm. In this step, since the electrolytic solution enters the inside of the porous
[0112]
When the thickness of the anodic oxide film is increased to 1500 mm or more, an offset gate region can be formed in a subsequent impurity ion implantation step.
[0113]
The dense
[0114]
When the dense
[0115]
In this step, a
[0116]
Next, using a mixed acid obtained by mixing acetic acid, phosphoric acid and nitric acid, the porous
[0117]
Then, low-
[0118]
After the impurity ion implantation step, laser light, infrared light, or ultraviolet light irradiation is performed to anneal the ion-implanted region.
[0119]
In this manner, the
[0120]
Here, it is effective to perform the plasma hydrogenation treatment in the temperature range of 300 to 350 ° C. for 0.5 to 1 hour. By this step, the
[0121]
Since this hydrogen is active, it can be removed by neutralizing the dangling bonds of silicon in the
[0122]
When the state shown in FIG. 4D is thus obtained, an
[0123]
Then, contact holes are formed, and a
[0124]
Further, by performing heat treatment in a hydrogen atmosphere at 350 ° C., the entire element is hydrogenated to complete the thin film transistor shown in FIG.
[0125]
The thin film transistor thus formed exhibits good field-effect mobility that can cope with high-speed operation because the active layer is formed of a monodomain region. Further, since there is no segregation of crystal grain boundaries and nickel compounds in the channel region and the drain junction, a thin film transistor with excellent reliability can be manufactured.
[0126]
Example 3
In this example, the effect of a thermal oxidation process in an atmosphere containing a halogen element performed when forming a monodomain region as described in Example 1 will be described.
[0127]
FIG. 6 shows NiCl, which is a compound of chlorine and nickel. 2 It is the relationship between the vapor pressure of (nickel chloride) and temperature.
[0128]
As shown in FIG. 6, since nickel chloride is a sublimation substance, the nickel in the crystalline silicon film immediately becomes volatile when gettered by chlorine. As a result, the produced nickel chloride compound diffuses into the air or is taken into the thermal oxide film and escapes to the outside of the crystalline silicon film. In this way, it is possible to remove a metal element such as nickel from the silicon film.
[0129]
In this embodiment, the electrical characteristics of a thin film transistor using the present invention and the electrical characteristics of a thin film transistor not using the present invention are compared. The electrical characteristics here are Id-Vg curves (Id-Vg characteristics) in which the gate voltage (Vg) is plotted on the horizontal axis and the drain voltage (Id) is plotted on the vertical axis.
[0130]
In FIG. 5,
[0131]
Comparing the characteristics of both transistors, it can be confirmed that even when the gate voltage is the same, the thin film transistor according to the present invention has a large on-state current of almost 2 to 4 digits. Note that the on-state current refers to a drain current that flows when the thin film transistor is in an on state (a gate voltage of 0 to 5 V in FIG. 5).
[0132]
It can also be confirmed that the thin film transistor according to the present invention has superior subthreshold characteristics. The subthreshold characteristic is a parameter indicating the steepness of the switching operation of the thin film transistor. It can be said that the subthreshold characteristic is better as the rise of the Id-Vg curve when the thin film transistor is switched from the off state to the on state is sharper.
[0133]
Note that the subthreshold characteristic when the present invention is not used is around 350 mV / decade, whereas the subthreshold characteristic when the present invention is used is around 100 mV / decade. It can be said that the smaller the value, the better the switching performance. In addition, the field effect mobility, which is a measure of the operation speed of the transistor, is 80 to 100 cm when the present invention is not used. 2 / Vs, 180-200cm when using the present invention 2 / Vs. It can be said that the larger the value, the faster the operation speed.
[0134]
As described above, the effect of the present invention is obvious, and it is also experimentally clear that the electrical characteristics of the thin film transistor are greatly improved by utilizing the present invention.
[0135]
Example 4
In this embodiment, the gettering effect of metal elements by chlorine will be described based on experimental data.
[0136]
FIG. 7 shows the result of measuring the concentration distribution of chlorine in the cross-sectional direction of the crystalline silicon film obtained using nickel. This measured value is obtained by SIMS (secondary ion mass spectrometry).
[0137]
The measurement data in the vicinity of the surface is not significant because it is affected by surface irregularities and adsorbates. For the same reason, some errors are included in the data near the interface.
[0138]
As is apparent from FIG. 6, chlorine is concentrated in the vicinity of the interface between the crystalline silicon film and the thermal oxide film. This is presumably due to the result that chlorine adsorbed on the surface of the crystalline silicon film at the time of starting the heat treatment was taken into the thermal oxide film while gettering nickel.
[0139]
In addition, the crystalline silicon film surface before thermal oxidation formation was thought to have many dangling bonds, so-called dangling bonds, suggesting that these dangling bonds were terminated with chlorine. It is thought that there is.
[0140]
Example 5
In recent years, a structure in which a silicon oxide film is formed on a silicon substrate and a single crystal is formed thereon, a so-called SOI structure has attracted attention. Research on SOI structures has been remarkable as a breakthrough in reducing power consumption.
[0141]
Since the monodomain region according to the present invention has crystallinity substantially comparable to that of a single crystal, it can be easily applied to SOI technology. In this embodiment, the problem remaining in the SOI substrate is compared with the present invention.
[0142]
The problems associated with SOI technology are summarized in FIG. As shown in FIG. 8, there are those related to crystallinity such as interface states and fixed charges in the silicon film, and external factors such as metal contamination and boron concentration.
[0143]
In the present invention, the crystalline silicon film is heat-treated in an atmosphere containing a halogen element, so that the silicon film is monocrystallized and the metal element is gettered at the same time.
[0144]
First, metal contamination is easily removed by the gettering effect. This is due to the action of the halogen element, and as a result, it has a secondary action of increasing the number of dangling bonds of silicon atoms that have broken the bond with nickel.
[0145]
Next, it is single crystallization by the annealing effect by heat processing. As this effect, factors that adversely affect the crystallinity such as pipe density, interface state, fixed charge, and threading transition can be removed or sufficiently reduced.
[0146]
The precipitate in FIG. 8 can be removed by a gettering effect by a halogen element if it is a silicide-based material. In addition, in the case of an oxide-based substance, it can be expected that oxygen is desorbed and diffused again by heat treatment and the oxide disappears.
[0147]
Example 6
In this example, an example in which the shape of the concave or convex pattern formed on the silicon oxide film serving as the buffer layer in Example 1 is changed is shown.
[0148]
In Example 1, a square fine island pattern is formed, but in this example, a rectangular groove pattern is formed. In addition, although a present Example is an example formed so that it may become a recessed part, even if it forms so that it may become a convex part, the same effect is acquired.
[0149]
Since the crystallization process of the amorphous silicon film is as shown in the first embodiment, the description is omitted here. Here, the shape of the crystal grains when crystallized is shown in FIG.
[0150]
As shown in FIG. 9, a
[0151]
Therefore, the shape of the crystal grains is a substantially elongated hexagon as shown in FIG. The
[0152]
The advantage that the concave or convex pattern has such a shape is that a monodomain region larger than that of the first embodiment can be obtained when the regions D and E are monodomain regions. That is, if an active layer of a thin film transistor is formed using only that region, a plurality of active layers having the same crystallinity can be formed in one monodomain region.
[0153]
Example 7
This embodiment is an example in which a CMOS structure is formed using the TFT shown in the second embodiment. 12 to 14 show a manufacturing process of this example. The application range of the crystalline silicon film formed according to the present invention is wide, and the method for forming the CMOS structure is not limited to this embodiment.
[0154]
First, according to the configuration shown in the first embodiment, a silicon oxide film 32 is formed on a
[0155]
After the
[0156]
In this way, the state shown in FIG. Here, in order to simplify the description, an example in which a pair of N-channel thin film transistors and P-channel thin film transistors is formed is shown. In general, N-channel thin film transistors and P-channel thin film transistors are formed in units of several hundreds or more on the same glass substrate.
[0157]
When the state shown in FIG. 12A is obtained, an
[0158]
This aluminum film contains scandium in an amount of 0.2 wt% in order to suppress generation of hillocks and whiskers. The aluminum film is formed by sputtering or electron beam evaporation.
[0159]
Hillocks and whiskers are stab-like or needle-like protrusions resulting from abnormal growth of aluminum. The presence of hillocks and whiskers causes a short circuit and crosstalk between adjacent wirings and between wirings separated between upper limits.
[0160]
As a material other than the aluminum film, an anodizable metal such as tantalum can be used.
[0161]
After the
[0162]
Here, an electrolytic solution obtained by neutralizing an ethylene glycol solution containing 3% tartaric acid with ammonia is used. By using this anodizing method, an anodized film having a dense film quality can be obtained. The film thickness can be controlled by the applied voltage.
[0163]
Here, the thickness of the
[0164]
Next, resist
[0165]
Next, anodic oxidation is performed using a 3% oxalic acid aqueous solution as an electrolytic solution and the
[0166]
In this anodic oxidation process, the anodic oxidation selectively proceeds on the side surfaces of the
[0167]
In this anodic oxidation,
[0168]
In this embodiment, the traveling distance of this anodic oxidation, that is, the film thickness is 7000 mm. The length of the low-concentration impurity region is determined later depending on the traveling distance of the anodic oxidation. Empirically, it is desirable that the growth distance of the porous anodic oxide film is 6000 to 8000 mm. In this way, the state shown in FIG.
[0169]
In this state, the
[0170]
Next, anodic oxidation using again an ethylene glycol solution containing 3% tartaric acid neutralized with ammonia as an electrolytic solution is performed. In this step, the electrolytic solution penetrates into the porous
[0171]
The dense
[0172]
Next, in the state shown in FIG. 12E, P (phosphorus) ions are doped on the entire surface as an impurity imparting N-type conductivity.
[0173]
This doping is 0.2-5x10. 15 / Cm 2 , Preferably 1-2 × 10 15 / Cm 2 This is done with a high dose. As a doping method, a plasma doping method or an ion doping method is used.
[0174]
As a result of the process shown in FIG. 12E,
[0175]
Next, the porous
[0176]
Next, a resist
[0177]
When the state shown in FIG. 13A is obtained, P ions are implanted again as shown in FIG. This implantation of P ions has a dosage of 0.1 to 5 × 10 6. 14 / Cm 2 , Preferably 0.3 to 1 × 10 14 / Cm 2 A low value of
[0178]
That is, the dose of P ions implanted in the step shown in FIG. 13B is lower than that in the step shown in FIG.
[0179]
As a result of this step, the
[0180]
In this step, the
[0181]
Although not particularly shown, a region where ion implantation is blocked by the
[0182]
The offset gate region is substantially intrinsic without being ion-implanted, but does not form a channel because a gate voltage is not applied, and functions as a resistance component that relaxes electric field strength and suppresses deterioration.
[0183]
However, when the distance (offset gate width) is short, it does not function as an effective offset gate region. Also, there is no clear boundary on how far away it works effectively.
[0184]
Next, the resist
[0185]
Next, in the state shown in FIG. 13C, B (boron) ions are implanted as an impurity imparting p-type conductivity. Here, the dose amount of B ions is 0.2 to 10 × 10. 15 / Cm 2 , Preferably 1-2 × 10 15 / Cm 2 To the extent. This dose amount can be approximately the same as the dose amount in the step shown in FIG.
[0186]
The
[0187]
The inventors of the present invention define a source region as a region indicated by 58 and a drain region as a region indicated by 60 for a P-channel type thin film transistor.
[0188]
These
[0189]
Although the offset gate region can be formed by using the
[0190]
Thus, the
[0191]
Next, after the process shown in FIG. 13C is completed, the resist
[0192]
At this time, a crystal of a region indicated by a pair of 51 and 55 which is a source / drain region of an N channel thin film transistor and a region indicated by a pair of 58 and 60 which are a source / drain region of a P channel thin film transistor. Laser light irradiation can be performed in a state where the difference in sex is not so great.
[0193]
The reason why the difference in crystallinity is not so great is that the source /
[0194]
Accordingly, when laser light is irradiated in the state shown in FIG. 13D and the source / drain regions of the two thin film transistors are annealed, the difference in annealing effect can be corrected. That is, the difference in characteristics of the obtained N and P channel thin film transistors can be corrected.
[0195]
When the state shown in FIG. 13D is obtained, an
[0196]
Next, contact holes are formed, and a
[0197]
Here, patterning is performed so as to connect the
[0198]
For example, a CMOS thin film circuit as shown in this embodiment can be used for an active matrix liquid crystal display device or an active matrix EL display device.
[0199]
In the impurity ion implantation process shown in FIGS. 12E, 13B, and 13C, it is important that the active layer is covered with the silicon oxide film 35 constituting the gate insulating film. is there.
[0200]
When impurity ions are implanted in such a state, roughening and contamination of the active layer surface can be suppressed. This greatly contributes to increasing the yield and the reliability of the resulting device.
[0201]
Example 8
In this example, an example in which the crystalline silicon film shown in Example 1 is formed on a silicon wafer is shown. In this case, an insulating layer needs to be provided on the surface of the silicon wafer, but usually a thermal oxide film is often used.
[0202]
The temperature range of the heat treatment is generally 700 to 1300 ° C., and the treatment time varies depending on the desired oxide film thickness.
[0203]
Also, thermal oxidation of silicon wafers is usually O 2 , O 2 -H 2 O, H 2 O, O 2 -H 2 It is performed in an atmosphere such as combustion. HCl and Cl 2 Oxidation in an atmosphere added with a halogen element such as has been widely put into practical use.
[0204]
Silicon wafers are one of the bases indispensable for semiconductor devices such as ICs, and techniques for forming various semiconductor elements on the wafers have been created.
[0205]
According to the present embodiment, a crystalline silicon film having crystallinity comparable to that of a single crystal can be combined with a technique using a conventional silicon wafer to further expand the application range of the crystalline silicon film.
[0206]
Example 9
In this example, as an example of Example 8, a TFT using a crystalline silicon film according to the present invention is formed on an IC formed on a silicon wafer. The outline of the manufacturing process will be described with reference to FIG.
[0207]
FIG. 15A shows a MOS-FET formed on a silicon wafer by a normal process. Reference numeral 71 denotes a silicon substrate, and 72 and 73 are insulating films for separating elements from each other, and a thermal oxide film is generally used.
[0208]
Reference numeral 74 denotes a source region, and 75 denotes a drain region, which are formed through a diffusion process after implanting impurity ions imparting one conductivity to the silicon substrate 71. If the silicon substrate 71 is P-type, impurities (phosphorus) imparting N-type are implanted, and if the silicon substrate 71 is N-type, impurities (boron) imparting P-type are implanted.
[0209]
A region indicated by 76 is a channel formation region. A part of the thermal oxide film formed in the diffusion process after ion implantation is left on the silicon surface in this region by controlling the film thickness, and functions as a gate insulating film. 77 is a gate electrode made of a polycrystalline silicon film having one conductivity type.
[0210]
The gate electrode 77 is covered with an insulating film 78 such as a silicon oxide film and is configured not to be electrically short-circuited with the source electrode 79 and the drain electrode 80. (Fig. 15 (A))
[0211]
When the state of FIG. 15A is obtained, an interlayer insulating film 81 is formed. As this interlayer insulating film, a silicon oxide film, a silicon nitride film or the like is used. After the interlayer insulating film 81 is formed, a contact hole is formed to form a lead-out wiring 82 from the drain electrode. (Fig. 15 (B))
[0212]
When the state of FIG. 15B is obtained, polishing is performed by a CMP (Chemical Mechanical Polishing) technique or the like to flatten the exposed surface. By this step, the interlayer insulating film 81 is planarized, and the protruding portion of the extraction wiring 82 is eliminated.
[0213]
In FIG. 15C, reference numeral 83 denotes a flattened interlayer insulating film, and 84 denotes the flat surface. Reference numeral 85 denotes a lead-out wiring having no convex portion, and a lead-out wiring 86 is formed by being connected thereto.
[0214]
Note that the source electrode 79, the drain electrode 80, and the lead-out wiring 86 must all be formed of a heat-resistant material that can withstand up to about 1100 ° C. This is in consideration of the formation temperature of the active layer to be formed later.
[0215]
Next, an interlayer insulating film 87 is formed. The present invention can be applied on the interlayer insulating film 87. That is, a thin film transistor having an active layer formed using a monodomain region on the interlayer insulating film 87 is formed.
[0216]
First, an active layer 88 composed of a monodomain region is formed according to the first embodiment. Then, a gate insulating film 89 is formed, and then a gate electrode 90 is formed. Then, an impurity imparting one conductivity type is implanted into the active layer.
[0217]
After the impurity implantation is completed, a sidewall 91 for forming a low concentration impurity region is formed later. The method for forming the sidewall 91 follows the following steps.
[0218]
First, an insulating film (not shown) made of a silicon oxide film or the like is formed to cover the gate electrode 90 so as to have a thickness greater than that of the gate electrode 90. Next, anisotropic etching by a dry etching method is performed to remove the formed insulating film, so that the insulating film remains only on the side surface of the gate electrode 90. This becomes the sidewall 91.
[0219]
In this state, impurity implantation is performed again. Then, the region into which the impurity is implanted a second time becomes a source region and a drain region, and the region shielded by the sidewall becomes an impurity region having a lower concentration than the source region and the drain region. After the impurity implantation, the impurity is activated by heat treatment, laser light irradiation, or the like.
[0220]
After forming the active layer as described above, a silicon oxide film or a silicon nitride film is formed as the interlayer insulating film 92, and contact holes are formed to form the source electrode 93 and the drain electrode 94.
[0221]
As described above, by applying the present invention to an IC as shown in this embodiment, an integrated circuit having a three-dimensional structure as shown in FIG. 15D can be formed. According to the present invention, since the TFT formed above the IC has a performance comparable to that of a TFT formed on a single crystal, the original performance of the IC is not impaired, and a higher density integrated circuit than the conventional one can be realized. Can do.
Example 10
In this embodiment, an example in which a TFT manufactured by applying the present invention is applied to a DRAM (Dynamic Rondom Access Memory) will be described. FIG. 16 is used for the description.
[0222]
A DRAM is a type of memory that stores stored information as electric charges in a capacitor. The input / output of electric charge as information to the capacitor is controlled by a TFT connected in series to the capacitor. FIG. 16A shows a circuit of a TFT and a capacitor constituting one memory cell of the DRAM.
[0223]
When a gate signal is given by the
[0224]
A cross-sectional structure of the DRAM is shown in FIG.
[0225]
A
[0226]
The
[0227]
The
[0228]
The feature of the DRAM is that it is suitable for constructing a large scale memory with high integration density because the number of elements constituting one memory is very small with only TFTs and capacitors. Also, the price is kept low, so it is currently used in large quantities.
[0229]
For example, when an SOI structure to which the present invention is applied is formed on a silicon substrate, the leakage current of the TFT can be suppressed because the junction area is small. This greatly contributes to the data retention time.
[0230]
Further, since the storage capacitor can be set small as a feature when a DRAM cell is formed on an SOI substrate, operation at a low voltage can be realized.
[0231]
Example 11
In this embodiment, an example in which a TFT manufactured by applying the present invention is applied to an SRAM (Static Rondom Access Memory) will be described. FIG. 17 is used for the description.
[0232]
The SRAM is a memory using a bistable circuit such as a flip-flop as a storage element, and stores a binary information value (0 or 1) corresponding to the bi-stable state of ON-OFF or OFF-ON of the bistable circuit. To do. This is advantageous in that the memory is retained as long as power is supplied.
[0233]
The memory circuit is composed of an N-MOS or C-MOS. The SRAM circuit shown in FIG. 17A is a circuit using a high resistance as a passive load element.
[0234]
[0235]
A cross-sectional structure of the TFT is shown in FIG. A
[0236]
The
[0237]
An interlayer insulating
[0238]
The characteristics of the SRAM configured as described above are that it can operate at high speed, is highly reliable, and can be easily incorporated into a system.
[0239]
Example 12
In the present embodiment, an example in which an active matrix region and a peripheral drive circuit for driving the active matrix region are integrated on the same substrate using the semiconductor device of the second embodiment and the CMOS structure of the seventh embodiment will be described.
[0240]
One substrate constituting the integrated active matrix type liquid crystal display device has the following configuration. That is, in the active matrix region, at least one switching thin film transistor is arranged in each of the pixels arranged in a matrix, and peripheral circuits for driving the active matrix region are arranged around the active matrix region. Yes. These circuits are all integrated on a single quartz substrate (or silicon substrate).
[0241]
When the invention disclosed in this specification is used for such a structure, an active matrix region and a peripheral circuit can be formed using a thin film transistor having performance comparable to a MOS-FET formed over a single crystal.
[0242]
That is, the pixel TFT in the active matrix region is constituted by the thin film transistor shown in FIG. 4, and the peripheral circuit is constituted by the CMOS configuration shown in FIGS.
[0243]
The thin film transistor disposed in the active matrix region needs to maintain the charge held in the pixel electrode for a predetermined time, and therefore it is desirable to reduce the off-current value as much as possible.
[0244]
Since the active layer of the thin film transistor according to the present invention is formed in a monodomain region, there is substantially no crystal grain boundary that can be a path (current path) through which off-current flows preferentially. Therefore, a thin film transistor with low off-state current can be provided.
[0245]
On the other hand, a CMOS circuit is frequently used as the peripheral drive circuit. In order to improve the characteristics, it is necessary to match the characteristics of the N-channel thin film transistor and the P-channel thin film transistor that constitute the CMOS circuit as much as possible.
[0246]
For such a purpose, the CMOS structure as shown in the seventh embodiment (see FIGS. 12 to 14) is optimal.
[0247]
In this way, an integrated active matrix type liquid crystal display device having a structure having desirable characteristics for each circuit can be obtained.
[0248]
Example 13
In this embodiment, an example in which the gate insulating film forming process is different from that in the second embodiment will be described.
[0249]
First, a semiconductor thin film including a monodomain region is formed through the same steps as in Example 1, and then an active layer of a semiconductor device is formed by selectively using only the monodomain region.
[0250]
Next, an insulating film (silicon oxide film in this embodiment) having a thickness of 200 to 1500 mm (800 mm in this embodiment) as a main component so as to cover the active layer is represented by a CVD method or a PVD method. The film is formed by the vapor phase method. At this time, the thickness of the silicon oxide film may be determined in consideration of the final dielectric strength. Further, a silicon oxynitride film or a silicon nitride film can be used instead of the silicon oxide film.
[0251]
After the formation of the silicon oxide film is completed, third heat treatment is performed again in an atmosphere containing a halogen element. This heat treatment may be performed under conditions similar to those of the heat treatment (second heat treatment) in an atmosphere containing a halogen element in
[0252]
This third heat treatment further reduces metal elements such as nickel remaining in the active layer, and accordingly, the crystallinity of the monodomain region is further improved. Further, a thermal oxidation reaction proceeds at the interface between the active layer and the aforementioned silicon oxide film, and a thermal oxide film of about 200 mm is formed. At that time, setting the final thickness of the active layer to 200 to 300 mm (typically 250 mm) is effective in reducing the off-current.
[0253]
In this embodiment, the film quality of the thermal oxide film and the insulating film containing silicon as a main component is improved by performing a heat treatment in a nitrogen atmosphere for about 1 hour at 950 ° C. after the heat treatment in the atmosphere containing the halogen element. .
[0254]
In addition, as a result of performing the heat treatment in the atmosphere containing the halogen element, the halogen element remains in a high concentration near the interface between the active layer and the gate insulating film. 1 × 10 according to SIMS measurement 19 ~ 1 × 10 20 atoms / cm Three Present at a concentration of.
[0255]
Furthermore, the thermal oxide film formed at the interface between the active layer and the silicon oxide film constitutes a gate insulating film together with the silicon oxide film. At this time, when the thermal oxide film is formed, the defect level at the interface of the active layer, interstitial silicon atoms, and the like are reduced. Therefore, the interface state between the active layer and the gate insulating film becomes very excellent.
[0256]
Further, as described in the first embodiment, since the surface of the active layer is extremely flat, the thermal oxidation reaction proceeds uniformly, and the film thickness of the gate insulating film becomes uniform. This is preferable not only for improving the interface state but also for improving the breakdown voltage of the gate insulating film.
[0257]
As described above, the implementation of this example not only reduces the metal elements such as nickel, but also makes the interface state between the active layer and the gate insulating film very good, and has excellent electrical characteristics and high reliability. It is possible to realize a semiconductor device having
[0258]
Note that the second heat treatment shown in
[0259]
Example 14
This embodiment is an example in which the interface state between the active layer and the gate insulating film is improved under conditions different from those of the twelfth embodiment.
[0260]
First, a semiconductor thin film including a monodomain region is formed through the same steps as in Example 1, and then an active layer of a semiconductor device is formed by selectively using only the monodomain region. Then, as in Example 12, a silicon oxide film having a thickness of 200 to 1500 mm is formed by the CVD method or the PVD method.
[0261]
In this state, heat treatment is performed at 500 to 700 ° C. (typically 640 to 650 ° C.). This temperature range is close to the lower limit at which thermal oxidation can be performed. Further, this heat treatment may be performed in an atmosphere containing only oxygen or an atmosphere containing a halogen element. Moreover, it can also be set as the wet atmosphere which contains water vapor | steam in atmosphere.
[0262]
When the heat treatment is performed under the conditions of this embodiment, a thermal oxide film of less than a few tens of meters (for example, 10 to 90 cm) is formed if the treatment is performed for about 0.5 to 2 hours. The growth of the thermal oxide film almost converges to such a film thickness.
[0263]
According to the knowledge of the present inventors, fixed charges, defect states, etc. are concentrated near the polar interface of the active layer and the gate insulating film (a region of about 10 to 30 mm from the interface toward the active layer side and the gate insulating film side). Therefore, it is not an exaggeration to say that this region determines the interface state between the active layer and the gate insulating film.
[0264]
Therefore, in order to improve the interface state between the active layer and the gate insulating film, the region of only 10 to 30 mm of the active layer interface is thermally oxidized (the active layer is reduced by 10 to 30 mm and newly added to 20 to 60 mm). The formation of a thermal oxide film) eliminates fixed charges and defect levels in the vicinity of the polar interface. In other words, it is sufficient to form a thermal oxide film of less than several tens of millimeters in order to realize a good interface state.
[0265]
Since the thermal oxidation process as in this embodiment has a low processing temperature, it can reduce the burden on the apparatus and can improve the throughput of the manufacturing process of the semiconductor device.
[0266]
Example 15
In this embodiment, an example in which a crystalline silicon film (polysilicon film) is used as a gate electrode is shown. FIG. 19 is used for the description.
[0267]
In FIG. 19A,
[0268]
Next, impurity ions imparting one conductivity to the
[0269]
When the impurity ion implantation is completed, a
[0270]
Thus, the state of FIG. 19B is obtained. After the state of FIG. 19B is obtained, the
[0271]
At this time, the
[0272]
Next, impurity ions are implanted again in the state shown in FIG. At this time, the dose is set higher than the dose of the previous ion implantation. During this ion implantation, the
[0273]
As described above, through the second ion implantation, the
[0274]
When the state shown in FIG. 19C is obtained through the above steps, a titanium film (not shown) having a thickness of 300 mm is formed, and the titanium film and the silicon film are reacted. After the titanium film is removed,
[0275]
In the above process, a tantalum film, a tungsten film, a molybdenum film, or the like can be used instead of the titanium film.
[0276]
Next, a silicon oxide film is formed to a thickness of 5000 mm as the
[0277]
In the TFT having the structure shown in this embodiment, since the connection between the wiring and the TFT is made through
[0278]
Example 16
The semiconductor device in this specification refers to all devices that function by using a semiconductor, and is an active matrix type electro-optical device (liquid crystal display device, EL display device) configured as shown in
[0279]
In this embodiment, the applied product will be described with reference to examples. Examples of the semiconductor device using the present invention include a TV camera, a head mounted display, a car navigation, a projection (there are a front type and a rear type), a video camera, a personal computer, and the like. A brief description will be given with reference to FIG.
[0280]
FIG. 20A illustrates a mobile computer, which includes a main body 2001, a camera portion 2002, an
[0281]
FIG. 20B illustrates a head mounted display, which includes a
[0282]
FIG. 20C illustrates car navigation, which includes a
[0283]
FIG. 20D illustrates a mobile phone, which includes a main body 2301, an audio output portion 2302, an audio input portion 2303, a display device 2304, operation switches 2305, and an antenna 2306. The present invention can be applied to the display device 2304 and an integrated circuit inside the device.
[0284]
FIG. 20E illustrates a video camera which includes a
[0285]
FIG. 20F illustrates a front projection, which includes a
[0286]
In addition to the electro-optical device shown in this embodiment, the present invention can be applied to portable information terminal devices such as rear projection and handy terminals. As described above, the application range of the present invention is extremely wide and can be applied to display media in various fields.
[0287]
【The invention's effect】
A major feature of the present invention is that the crystal grain size can be controlled by intentionally forming a site serving as a crystal nucleus. Another major feature is that the thus formed crystal grains having a relatively large crystal grain size are heat-treated in an atmosphere containing a halogen element.
[0288]
As an effect of these techniques, it is possible to realize formation of a monodomain region that can be regarded as a substantially single crystal on a substrate having an insulating surface. That is, an active layer of a semiconductor device such as a thin film transistor can be formed using a crystalline silicon film having crystallinity comparable to a single crystal.
[0289]
Therefore, it is possible to construct a semiconductor circuit having performance comparable to that of an integrated circuit using a known single crystal wafer.
[Brief description of the drawings]
FIG. 1 shows a process for forming a semiconductor thin film having a monodomain region.
FIG. 2 is a diagram showing a process for forming a semiconductor thin film having a monodomain region
FIG. 3 is a diagram showing the structure of a monodomain region
FIGS. 4A and 4B are diagrams illustrating a manufacturing process of a semiconductor device. FIGS.
FIG. 5 is a graph showing electrical characteristics of a thin film transistor
FIG. 6 is a graph showing the relationship between the vapor pressure and temperature of nickel chloride.
FIG. 7 is a graph showing a distribution of chlorine concentration in a crystalline silicon film.
FIG. 8 is a diagram showing problems in SOI technology.
FIG. 9 is a diagram showing the structure of a monodomain region
FIG. 10 is a diagram showing a process for forming a crystalline semiconductor thin film.
FIG. 11 is a diagram showing an active layer formed in a monodomain region.
12 is a diagram showing a manufacturing process of a semiconductor device;
FIGS. 13A and 13B illustrate a manufacturing process of a semiconductor device. FIGS.
FIGS. 14A and 14B illustrate a manufacturing process of a semiconductor device. FIGS.
FIGS. 15A and 15B illustrate a manufacturing process of a semiconductor device. FIGS.
FIG. 16 is a diagram showing a configuration of a DRAM.
FIG. 17 is a diagram showing the configuration of an SRAM
FIG. 18 is a chart showing a component table of an artificial quartz target
FIG. 19 illustrates a manufacturing process of a semiconductor device.
FIG. 20 is a diagram for explaining an example of an applied product.
[Explanation of symbols]
101 Quartz substrate or silicon substrate
102 Silicon oxide film
103 concave or convex pattern
104 Amorphous silicon film
105 nickel layer
106 Concave or convex
107 Vertical growth region
108 Horizontal growth area
109 crystalline silicon film
110 Thermal oxide film
111 crystalline silicon film
301 Vertical growth region
302 Horizontal growth region
303 Grain boundary
304 Bonding interface
Claims (18)
前記酸化珪素膜をパターニングして凹または凸パターンを形成し、
前記酸化珪素膜上に減圧熱ＣＶＤ法により非晶質珪素膜を成膜し、
前記酸化珪素膜および前記非晶質珪素膜に対して結晶化を助長する金属元素を保持させ、
第１の加熱処理により前記非晶質珪素膜を結晶性珪素膜にし、
ハロゲン元素を含む雰囲気中において第２の加熱処理を行うことにより前記結晶性珪素膜をモノドメイン領域にするとともに前記結晶性珪素膜上にハロゲン元素を含有した熱酸化膜を形成し、
前記熱酸化膜を除去することを特徴とする半導体薄膜の作製方法。A silicon oxide film is formed by sputtering on a substrate having an insulating surface,
Patterning the silicon oxide film to form a concave or convex pattern;
An amorphous silicon film is formed on the silicon oxide film by a low pressure thermal CVD method,
Holding a metal element for promoting crystallization of the silicon oxide film and the amorphous silicon film;
The amorphous silicon film is converted into a crystalline silicon film by the first heat treatment,
Performing a second heat treatment in an atmosphere containing a halogen element to make the crystalline silicon film a monodomain region and forming a thermal oxide film containing a halogen element on the crystalline silicon film;
A method for producing a semiconductor thin film, comprising removing the thermal oxide film.
前記酸化珪素膜をパターニングして凹または凸パターンを形成し、
前記酸化珪素膜上に減圧熱ＣＶＤ法により非晶質珪素膜を成膜し、
前記酸化珪素膜または前記非晶質珪素膜に対して結晶化を助長する金属元素を保持させ、
第１の加熱処理により前記非晶質珪素膜を結晶性珪素膜にし、
ハロゲン元素を含む雰囲気中において第２の加熱処理を行うことにより前記結晶性珪素膜をモノドメイン領域にするとともに前記結晶性珪素膜上にハロゲン元素を含有した熱酸化膜を形成し、
前記熱酸化膜を除去することを特徴とする半導体薄膜の作製方法。A silicon oxide film is formed by sputtering on a substrate having an insulating surface,
Patterning the silicon oxide film to form a concave or convex pattern;
An amorphous silicon film is formed on the silicon oxide film by a low pressure thermal CVD method,
Holding a metal element for promoting crystallization of the silicon oxide film or the amorphous silicon film;
The amorphous silicon film is converted into a crystalline silicon film by the first heat treatment,
Performing a second heat treatment in an atmosphere containing a halogen element to make the crystalline silicon film a monodomain region and forming a thermal oxide film containing a halogen element on the crystalline silicon film;
A method for producing a semiconductor thin film, comprising removing the thermal oxide film.
前記凹または凸パターンの周辺領域には表面張力により前記金属元素が他の領域よりも高濃度に集中することを特徴とする半導体薄膜の作製方法。In holding the metal element for promoting crystallization in claim 1 or 2 ,
A method for producing a semiconductor thin film, wherein the metal element is concentrated in a peripheral region of the concave or convex pattern by a surface tension at a higher concentration than other regions.
第２の加熱処理は７００℃〜１１００℃の温度範囲で行われることを特徴とする半導体薄膜の作製方法。In Claim 1 or 2 , the 1st heat treatment is performed in the temperature range of 500-700 ° C,
The method for manufacturing a semiconductor thin film, wherein the second heat treatment is performed in a temperature range of 700 ° C. to 1100 ° C.
前記酸化珪素膜をパターニングして凹または凸パターンを形成し、
前記酸化珪素膜上に減圧熱ＣＶＤ法により非晶質珪素膜を成膜し、
前記酸化珪素膜および前記非晶質珪素膜に対して結晶化を助長する金属元素を保持させ、
第１の加熱処理により前記非晶質珪素膜を結晶性珪素膜にし、
前記結晶性珪素膜をハロゲン元素を含む雰囲気中において第２の加熱処理を行うことによりハロゲン元素を含有した熱酸化膜を形成するとともに前記結晶性珪素膜をモノドメイン領域にし、
前記熱酸化膜を除去し、
前記モノドメイン領域のみを用いて活性層を形成することを特徴とする半導体装置の作製方法。A silicon oxide film is formed by sputtering on a substrate having an insulating surface,
Patterning the silicon oxide film to form a concave or convex pattern;
An amorphous silicon film is formed on the silicon oxide film by a low pressure thermal CVD method,
Holding a metal element for promoting crystallization of the silicon oxide film and the amorphous silicon film;
The amorphous silicon film is converted into a crystalline silicon film by the first heat treatment,
A thermal oxide film containing a halogen element is formed by performing a second heat treatment on the crystalline silicon film in an atmosphere containing a halogen element, and the crystalline silicon film is made a monodomain region,
Removing the thermal oxide film;
A method for manufacturing a semiconductor device, wherein an active layer is formed using only the monodomain region.
前記酸化珪素膜をパターニングして凹または凸パターンを形成し、
前記酸化珪素膜上に減圧熱ＣＶＤ法により非晶質珪素膜を成膜し、
前記酸化珪素膜または前記非晶質珪素膜に対して結晶化を助長する金属元素を保持させ、
第１の加熱処理により前記非晶質珪素膜を結晶性珪素膜にし、
前記結晶性珪素膜をハロゲン元素を含む雰囲気中において第２の加熱処理を行うことによりハロゲン元素を含有した熱酸化膜を形成するとともに前記結晶性珪素膜をモノドメイン領域にし、
前記熱酸化膜を除去し、
前記モノドメイン領域のみを用いて活性層を形成することを特徴とする半導体装置の作製方法。A silicon oxide film is formed by sputtering on a substrate having an insulating surface,
Patterning the silicon oxide film to form a concave or convex pattern;
An amorphous silicon film is formed on the silicon oxide film by a low pressure thermal CVD method,
Holding a metal element for promoting crystallization of the silicon oxide film or the amorphous silicon film;
The amorphous silicon film is converted into a crystalline silicon film by the first heat treatment,
A thermal oxide film containing a halogen element is formed by performing a second heat treatment on the crystalline silicon film in an atmosphere containing a halogen element, and the crystalline silicon film is made a monodomain region,
Removing the thermal oxide film;
A method for manufacturing a semiconductor device, wherein an active layer is formed using only the monodomain region.
前記酸化珪素膜をパターニングして凹または凸パターンを形成し、
前記酸化珪素膜上に減圧熱ＣＶＤ法により非晶質珪素膜を成膜し、
前記酸化珪素膜および前記非晶質珪素膜に対して結晶化を助長する金属元素を保持させ、
第１の加熱処理により前記非晶質珪素膜を結晶性珪素膜にし、
前記結晶性珪素膜をハロゲン元素を含む雰囲気中において第２の加熱処理を行うことによりハロゲン元素を含有した熱酸化膜を形成するとともに前記結晶性珪素膜をモノドメイン領域にし、
前記熱酸化膜を除去し、
前記モノドメイン領域のみを用いて活性層を形成し、
前記活性層を覆って珪素を主成分とする絶縁膜を気相法により成膜し、
ハロゲン元素を含む雰囲気中において第３の加熱処理を行うことによって、前記活性層と前記珪素を主成分とする絶縁膜との界面に熱酸化膜を形成して前記活性層中から前記結晶化を助長する金属元素をゲッタリング除去するとともに前記活性層中のモノドメイン領域の結晶性を向上させ、
窒素雰囲気中において第４の加熱処理を行うことにより前記熱酸化膜を含めた前記珪素を主成分とする絶縁膜の膜質を改善することを特徴とする半導体装置の作製方法。A silicon oxide film is formed by sputtering on a substrate having an insulating surface,
Patterning the silicon oxide film to form a concave or convex pattern;
An amorphous silicon film is formed on the silicon oxide film by a low pressure thermal CVD method,
Holding a metal element for promoting crystallization of the silicon oxide film and the amorphous silicon film;
The amorphous silicon film is converted into a crystalline silicon film by the first heat treatment,
A thermal oxide film containing a halogen element is formed by performing a second heat treatment on the crystalline silicon film in an atmosphere containing a halogen element, and the crystalline silicon film is made a monodomain region,
Removing the thermal oxide film;
Forming an active layer using only the monodomain region;
Covering the active layer, an insulating film mainly composed of silicon is formed by a vapor phase method,
By performing a third heat treatment in an atmosphere containing a halogen element, a thermal oxide film is formed at the interface between the active layer and the insulating film containing silicon as a main component, and the crystallization is performed from the active layer. Gettering removal of the promoting metal element and improving the crystallinity of the monodomain region in the active layer,
The method for manufacturing a semiconductor device, characterized in that to improve the quality of the insulating film composed mainly of the silicon including the thermal oxide layer by performing fourth heat treatment Oite in a nitrogen atmosphere.
前記酸化珪素膜をパターニングして凹または凸パターンを形成し、
前記酸化珪素膜上に減圧熱ＣＶＤ法により非晶質珪素膜を成膜し、
前記酸化珪素膜または前記非晶質珪素膜に対して結晶化を助長する金属元素を保持させ、
第１の加熱処理により前記非晶質珪素膜を結晶性珪素膜にし、
前記結晶性珪素膜をハロゲン元素を含む雰囲気中において第２の加熱処理を行うことによりハロゲン元素を含有した熱酸化膜を形成するとともに前記結晶性珪素膜をモノドメイ ン領域にし、
前記熱酸化膜を除去し、
前記モノドメイン領域のみを用いて活性層を形成し、
前記活性層を覆って珪素を主成分とする絶縁膜を気相法により成膜し、
ハロゲン元素を含む雰囲気中において第３の加熱処理を行うことによって、前記活性層と前記珪素を主成分とする絶縁膜との界面に熱酸化膜を形成して前記活性層中から前記結晶化を助長する金属元素をゲッタリング除去するとともに前記活性層中のモノドメイン領域の結晶性を向上させ、
窒素雰囲気中において第４の加熱処理を行うことにより前記熱酸化膜を含めた前記珪素を主成分とする絶縁膜の膜質を改善することを特徴とする半導体装置の作製方法。A silicon oxide film is formed by sputtering on a substrate having an insulating surface,
Patterning the silicon oxide film to form a concave or convex pattern;
An amorphous silicon film is formed on the silicon oxide film by a low pressure thermal CVD method,
Holding a metal element for promoting crystallization of the silicon oxide film or the amorphous silicon film;
The amorphous silicon film is converted into a crystalline silicon film by the first heat treatment,
The crystalline silicon film to form a thermal oxide film containing a halogen element by the second heat treatment the crystalline silicon film in an atmosphere containing a halogen element to Monodomei down region,
Removing the thermal oxide film;
Forming an active layer using only the monodomain region;
Covering the active layer, an insulating film mainly composed of silicon is formed by a vapor phase method,
By performing a third heat treatment in an atmosphere containing a halogen element, a thermal oxide film is formed at the interface between the active layer and the insulating film containing silicon as a main component, and the crystallization is performed from the active layer. Gettering removal of the promoting metal element and improving the crystallinity of the monodomain region in the active layer,
The method for manufacturing a semiconductor device, characterized in that to improve the quality of the insulating film composed mainly of the silicon including the thermal oxide layer by performing fourth heat treatment Oite in a nitrogen atmosphere.
前記凹または凸パターンの周辺領域には表面張力により前記金属元素が他の領域よりも高濃度に集中することを特徴とする半導体装置の作製方法。In any one of claims 9 to 12 , when holding a metal element that promotes crystallization,
A method for manufacturing a semiconductor device, characterized in that the metal element concentrates in a peripheral region of the concave or convex pattern at a higher concentration than other regions due to surface tension.
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