JP4088859B2 - コプレーナ発振回路構造 - Google Patents

Description

【０００１】
【発明が属する技術分野】
本発明は、集積回路へ接続された金属化パターンを持つ基礎基板上に取付けられた多重アクティブデバイスを含むフリップチップ集積回路に関する。更に詳細には、ミリメートル波集積発振回路、および、特に共通端子端への軽減された寄生結合を有する金属化パターンを含む複数の相互接続された反復性セルによって構成されたコプレーナ発振回路構造に関する。
【０００２】
【背景技術】
３端子アクティブデバイスを使用するほとんど全ての発振器においては、入力から出力までの信号通路が要求される。３端子アクティブデバイス発振器への入力は、入力電圧または電流位相および２出力電流搬送端子を画定する。これらの端子は、一般に、低い周波数における同位相または反対位相（反転）電流、実際には直流電流（ＤＣ）どちらかを持つ。マイクロ波ＦＥＴの場合には、制御入力はそのゲートであり、反転出力はそのドレーンである。一般にかなりの出力電力を供給するために用いられる大型共通ソースＦＥＴにおいては、ゲート端子は、通常、ドレーン（反転）端子と接続するために復帰する以前にかなりの距離に亙って伸延する復帰通路を有する回路へ接続される。ゲート及び反転端子へ接続される電流通路と関係するあらゆる寄生インダクタンスまたはキャパシタンスは、達成可能な発振器周波数レスポンスを制限することがあり得る。
【０００３】
従来技術による発振器は、アクティブデバイスを基板上で画定された共振器およびフィードバック回路へ接続するためにワイヤボンドを使用してきた。ミリメートル周波数においては、最も短いワイヤボンドでさえも波長の１／１０であり得る。ワイヤボンドは復帰電流を搬送する１つ又は複数の導体から比較的離れて間隔を保つので、これは比較的高い寄生インダクタンスを持つループのように作用する。この種のループは許容不可能な放射損失を導入することがあり得る。
【０００４】
リード付きデバイスは一般に中心距離が６００から２５００マイクロメートルのリードを備える。これらのデバイスのリードもガラスから金属製またはセラミックス製またはプラスチックス製のシールを通過するが、この種シールはマイクロ波周波数においては損失を生じる。損失と寄生インダクタンスを軽減するためにリード付きデバイスおよびワイヤボンドを排除することは有利である。フリップチップまたはバンプ接合チップは極度に低く均一な寄生インダクタンスを持つ。
【０００５】
従来技術による他の回路構造体は、アクティブ３端子デバイスへ接続されるべき関連ストリップライン又はマイクロストリップ導体共振およびフィードバック回路がその上で画定される基板を使用している。マイクロストリップ回路は、通常、余分な誘電体損失および基板の一方の側の信号線と基板のもう一方の側の接地平面との間のフィールド（電磁場）内に蓄積された磁気エネルギ（即ちの寄生インダクタンス）を持つ。高い周波数の発振器にとって、マイクロストリップ回路を排除することは有利である。コプレーナ回路では、一般に、フィールド損失が誘電体損失と結合するので誘電体損失が低く、フィールドが更に密接な隣接間隔の間に集中するので放射損失が低い。
【０００６】
共通ドレーン回路構成は、改良された利得‐周波数特性が提供されるので、高い周波数の回路にしばしば使用される。ＦＥＴ発振器の共通端子に関係する電流通路の寄生インダクタンスおよびキャパシタンスはゲート‐ドレーン回路に関係する大きい遅延とインダクタンスに影響する。これは、遅延およびインダクタンスに起因する周波数制限を生じる。共通端子へ接続される電流通路における損失も過剰な位相ノイズに帰着することがあり得る。
【０００７】
ノイズがランダムな特異性を有し確率関数に従って変化する成分を含むことから統計的に重なる一方で、ＦＥＴアレイの複数のエレメントからの注入同期信号は同期されかつ統一されており、互いに加算されて大きな同期信号になるという事実に起因し、発信回路において、複数の小さいＦＥＴデバイスの配列体によって構成される大きいＦＥＴデバイスは、小さいＦＥＴデバイスが単独で発生するよりも低い位相ノイズを与えることが知られている。しかしながら、小さいＦＥＴの配列体から更に大きいアクティブデバイスを組み立てることは、複数のデバイス端子の相互間に比較的長い電流通路をもたらすことがあり得る。通路が更に長くなれば、寄生インダクタンスが更に高くなり、放射損失が増大して、構造を大型化する利益が減少する。
【０００８】
組合わされた回路構造体においては、集積回路アクティブデバイス配列体の個々のアクティブデバイスは、インピーダンス整合または電力結合のために入力及び／又は出力信号を結合する同調またはインピーダンス整合回路の１つ又は複数にそれぞれ接続されることが知られている。１つの回路内において接続された反復性回路の事例が、Ｍｏｈｗｉｎｋｅｌ等に発行され、参照によってここに組み込み済みの米国特許第５．６２３，２３１号に記載されている。
【０００９】
Ｍｏｈｗｉｎｋｅｌ等は、複数のＦＥＴおよび当該チップの共通面上の選定された場所に配置された複数の関連端子を備えた共通ソースマイクロ波増幅器チップを示す。関連回路は、チップ上のデバイス端子に対応する複数の端子を持つ基礎基板上に形成される。基板上の入力信号線および出力信号線は組合わされた複数の入力および出力線を備えた関連端子に接続される。
【００１０】
Ｍｏｈｗｉｎｋｅｌ等は、複数のＦＥＴ対のゲート端子に接続された組合わせ回路からの信号入力と共に、共通ソース増幅器を示す。ＦＥＴ対のドレーン端子からの信号出力は出力信号線上で組合わされる。この種の回路の発振器を作るためにドレーンからゲートへ金属化パターンが接続されているならば、パターンは非常に長い通路をもつこともあり得る。
【００１１】
共通ドレーンマイクロ波回路の一例がＷａｄｅに発行された米国特許第４１３５，１６８号に示されている。Ｗａｄｅは近傍基板上の関連回路へのソース及びゲート接続部を有する共通ドレーンＦＥＴ回路を示す。ソース及びゲート回路の金属化部の一部分でもなく、これと同一平面でもない大型ヒートシンクポストへのドレーン接続部が作られる。ゲートからドレーンへ、及び、ソースからドレーンへ流れる電流の延長された復帰通路は、かなりの直列インダクタンスおよびシャントキャパシタンスに帰着する。
【００１２】
要約すれば、従来の大型共通ソースのアクティブデバイスは、入力および出力端子へ共振器及びフィードバック回路を接続することを必要とする物理的に大きいレイアウトと関連した損失及び寄生インダクタンスに関連する問題を持つ。従来型の共通ドレーン回路においては、同様に、物理的レイアウトがゲートからドレーンへ、及び、ソースからドレーンへ復帰する電流のための長い信号通路によって特徴付けられる。
【００１３】
従来技術によるミリメートル又はマイクロ波平面回路は、ゲート‐ドレーン及びソース‐ドレーン回路における長いＲＦ接続部のインダクタンスとキャパシタンスに関連する好ましくない接合ワイヤ、及び／又は、マイクロストリップ放射損失を示す。更に短い接続部と更に低い寄生要素を有する発振器を作成するために使用可能な低い寄生共通ドレーン回路構造をもつことは利点である。
【００１４】
【発明の開示】
本発明のコプレーナ共通ドレーン発振回路構造は著しく低減された寄生インダクタンス及びゲート‐ドレーン及びソース‐ドレーン回路の復帰線に関連するキャパシタンスを提供する。特定の３端子アクティブデバイスのタイプが決定すれば、本発明は、既に実現済みの発振器の場合よりも更に広い電圧同調範囲および更に低い位相ノイズによって更に高い周波数で作動する発振器の構成を可能にする。
【００１５】
本発明の第１実施形態は基本的、即ち平面基板に接合された単一の３端子フリップチップアクティブデバイスである。接続領域を備えた絶縁基板表面上に取り付けられた第１、第２、および第３コプレーナ導体を有する。各コプレーナ導体は前記接続領域内に伸延する近位部分を備え、前記第１および第２コプレーナ導体は前記接続領域から異なる方向に伸延するそれぞれの遠位部分を備えている。第３コプレーナ導体は前記接続領域からそれぞれ第１コプレーナ導体の遠位部分に隣接して伸延する第１遠位部分および第２コプレーナ導体の遠位部分に隣接して伸延する第２遠位部分を備えている。第３コプレーナ導体の第１および第２遠位部分は、絶縁基板表面上に取り付けられた図示していない接地導体から隔離されている。入力信号制御端子と反転出力信号搬送端子と非反転出力信号搬送端子とを備えた少なくとも１つのアクティブデバイスを有し、出力信号搬送端子における信号が入力信号制御端子における入力信号に依存し、前記アクティブデバイスは、入力信号制御端子が第１コプレーナ導体に結合され、非反転出力信号搬送端子が第２コプレーナ導体に結合され、反転出力信号搬送端子が第３コプレーナ導体に結合されて前記接続領域内に 配置される。第１コプレーナ導体の遠位端部および第３コプレーナ導体の一方の遠位端部は共振回路に接続され、第２コプレーナ導体（３４ｂ）の遠位端部および第３コプレーナ導体の一方の遠位端部はフィードバック回路に接続される。フィードバック回路は、共振回路と協働して発信を起こさせるものであり、周知の種々の回路構成を適用することができるが、例えば、非反転出力信号搬送端子に接続される第２コプレーナ導体と反転出力信号搬送端子に接続される第３コプレーナ導体との間に接続されるコンデンサ回路により形成される。そして、入力信号制御端子に接続される第１コプレーナ導体と反転出力信号搬送端子に接続される第３コプレーナ導体との間に供給される信号に応じて、アクティブデバイスの非反転出力信号搬送端子と反転出力信号搬送端子間に流れる信号をコンデンサを介して入力信号制御端子にフィードバックするようにすることができる。第１及び第３コプレーナ導体を備える共振回路（共振器）が基板上に形成される。第１及び第３コプレーナ導体は、接続領域内のそれぞれの端部において、フリップチップボンドによってそれぞれゲート（制御）端子及びドレーン（反転）端子に結合される。第２および第３コプレーナ導体を持つフィードバック回路も基板上に形成される。第２および第３コプレーナ導体は、接続領域内のそれぞれの端部においてフリップチップボンドによって、それぞれソース（非反転）端子および共通ドレーン端子へ接続される。第１及び第２コプレーナ導体は共通ドレーンに接合された第３コプレーナ導体の同じ側に伸延される。
【００１６】
基本的発振器の第２実施形態は、共通ドレーンに接合された第３コプレーナ導体および第４コプレーナ導体を挟んで反対側に配置された第１（ゲート）および第２（ソース）コプレーナ導体を備える。
【００１７】
両実施形態の第１及び第３コプレーナ導体はゲート／ドレーンデバイス端子へ結合された共振器の一部分を形成する。両実施形態の第２および第３、４コプレーナ導体はソース／ドレーンデバイス端子に結合されたフィードバック回路の一部分を形成する。両方の場合において、それぞれのゲート／ドレーン及びソース／ドレーン端子対への共振回路及びフィードバック回路の結合に関連する最小寄生インダクタンス及びキャパシタンスがある。
【００１８】
更に大きい発振器は、基本発振器と同一の特性、機能又は構成を有する発振器を反復して構成し、これらの隣接側を結合することによって組み立て可能である。大きいアクティブゲート幅を持つＦＥＴは、出力電力を増大し、位相ノイズを軽減するために重要である。インピーダンス整合および電力結合は基本的共振及びフィードバック回路を３端子フリップチップアクティブデバイスの対応する配列体へ接続される基板上のコプレーナ回路の結合済み配列体に組み合わせることによって提供される。
【００１９】
本発明の一実施形態は、隣接対のアクティブデバイスのソース及びゲート電極を備えたフリップチップ接合された共通ドレーンＦＥＴの配列体である。隣接対のソース及びゲート電極は、配列体の反対の側部にそれぞれ間隔を保って配置された共通ソース及びゲート端子に接続される。接続された対のドレーン電極は、隣接対の反対の側部に配置される。ソース及びゲート接続された対のアクティブデバイスは、隣接対のドレーン電極に共通のデバイス端子へ接続された少なくとも１つのドレーン電極を備えた各対を有する線形配列体として配置可能である。
【００２０】
組合わせ回路共振器およびフィードバック（ゲート／ドレーン、及び、ソース／ドレーン）コプレーナ回路は、各々に複数の導体端子を備えた絶縁基板上で形成される。各組合わせ共振器及びフィードバック回路は、幾つかの隣接相互接続セルによって組み立て可能である。セルは、相互に同一の特性、機能又は構成を有するものとすることができ、また、セルから隣接セルへと変更を加えることができる。この考察においては、セルという用語は基板上で形成されたコプレーナパターンを含む多数の相互接続されたサブサーキット構造体の１つを意味する。
【００２１】
各コプレーナ回路の各セルは、隣接信号または共通ドレーン端子の間に１つの信号導体端子を備えることもあり得る。従って、各回路の各セルは、それと各隣接セルの間に共通ドレーン端子を備える。
【００２２】
デバイス端子及びコプレーナ導体端子は、フリップチップアクティブデバイス配列体のデバイス端子が基板のコプレーナ導体端子に接合されるとき、共振器端子が２つの対応するゲート／ドレーン端子へ接続されるように配列される。対応するフィードバックセルのフィードバック端子は、それぞれの対の対応するソース／ドレーン端子へ接続される。共振器およびフィードバックセルの共通ドレーン端子はそれぞれのアクティブデバイス対のそれぞれの共通ドレーンへ接続される。
【００２３】
従って、個別アクティブデバイス対の共振器及びフィードバック回路のセルは、共振器またはフィードバック回路のどちらかにおけるインピーダンス整合又は電力結合又は電力分割目的のために配列可能である。相互接続されたアクティブデバイス対の寸法が更に小さく、従って、アクティブデバイスレベルにおける寄生キャパシタンス及びインダクタンスが更に少なくなるので、この種組合わせ回路へ接続された更に小さい複合対にＦＥＴを分割することは更に高い周波数性能能力を可能にする。
【００２４】
隣接セル間における共通ドレーンまたは共通信号復帰線は、この状態においては、各アクティブデバイス対に関してインピーダンス整合ネットワークの一部分として作用し、漂遊寄生インダクタンス及びキャパシタンス最小限化の利点を提供する。
【００２５】
隣接対の間の共通ドレーン端子が、共振器およびフィードバック回路と同じ基板上の共通コプレーナ接地セグメントによって分離または接続される本発明の特定の例が示される。
【００２６】
異なる個数のアクティブ対を備えた関連共振器及びフィードバック機能を形成するために１つ（または複数の）共通ドレーン端子への接続部交互に省略可能にする共振器及びフィードバック回路の例も示される。
【００２７】
本発明の共通ドレーン発振器の一実施形態は互いに入り組んだコンデンサを持つゲート共振器セルを含む。本発明の１つのゲート共振器セルの特定の一実施形態は３次元空洞共振器との比較を可能にするコプレーナフレームを含む。平坦空洞またはコプレーナ空洞という用語は、ここでは、高い周波数の発振器技術においてよく知られている３次元空洞の２次元アナログ（類似体）として用いられる。コプレーナフレームは、互いに入り組んだ容量的に結合された２つの組として配列構成される間隔を保った細長い導体セグメントによって形成されたコプレーナコンデンサを収納する開口部（３次元空洞へのコプレーナアナログ）を画定する。１つの組の近位端部は分離された入力信号制御端子へ個々に接続する。各入力信号制御端子はＦＴＴの複合配列体における１つの隣接ＦＥＴ対のゲート（即ち、制御する）電極に接続する。この種のゲート接続されたＦＥＴの各対のソース（即ち、制御される）電極は組合わされたソース‐ドレーン回路のフィードバック端子の少なくとも１つに結合される。
【００２８】
ゲート及びソース接続されたアクティブデバイスの対は、当該対の各アクティブデバイスのドレーン（即ち、制御される）電極は当該対から反対方向に偏位し、当該対のゲートおよびソース端子に対して全体的に直交するような配列体として配置構成される。アクティブデバイスの隣接対のドレーン電極は、それらの間の共通アクティブデバイスドレーン端子に接続される。コプレーナ共通ドレーン接続セグメントは、全ての共通ドレーン端子を結合する。従って、ドレーンセグメントはコプレーナ空洞フレームの一部分であって、発振器用共振器の一部分を形成する。
【００２９】
ソース端子は共通ドレーンセグメントの一方の側に配置され、ゲート端子はもう一方の側に配置される。ソース端子は、ソース回路のコプレーナソース復帰導体に対して平行に、かつこれと間隔を保って配置されるコプレーナフィードバック信号導へ接続される。ソース復帰導体は、最小寄生要素をもつソース回路用の被制御インピーダンス機能を形成する共通ドレーンセグメントへ接続される。
【００３０】
今問題とされている周波数範囲において誘導性エレメントを形成する中央コプレーナ導体はコンデンサセグメントの第２組の遠位端部の接合部と同調バラクタの１つの電極の間に接続される。バラクタのもう一方の電極は空洞フレームへ接続される。
【００３１】
従って、コンデンサ、誘導性エレメント、バラクタ、及び、ＦＥＴ入力は、接地されたドレーン発振回路への共振器を形成する。
【００３２】
コンデンサセグメント、ＦＥＴ、及び、フレームは、選定済み周波数において共振コプレーナ空洞を提供するように構成され、更に、中央導体とゲート電極の間に等しく分割された信号電流を供給するように構成される。結合された容量性セグメントによって中央導体から並列分割された信号電流は、配列体に関して改良された発振器出力電力および位相ノイズ性能を提供する。
【００３３】
【発明実施のモード】
本発明は、第１コプレーナ導体の１つの部分がアクティブデバイスの制御入力へ接続され、かつそのアクティブデバイスの反転端子へ接続された他のコプレーナ導体に隣接して配置される回路構造体を提供する。第１コプレーナ導体の他の部分は、アクティブデバイスの非反転端子へ接続された他のコプレーナ導体に隣接して配置される。この種の構造体を全体的に２０として図１に示す。回路構造体２０は平坦表面の２２ａを備えた絶縁基板２２を含む。フリップチップアクティブデバイスの集積回路２４（透明であるかのように図示される）は、回路２４の周囲内に所在し、かつ鎖線によって示される接続領域２４ａを画定する。回路２４は、表面の２２ａに接合されたフリップチップであるように構成された３端子アクティブデバイス２６を含む。
【００３４】
３つの連続的なコプレーナ導体は表面２２ａ上に形成され、かつそれぞれの端子の間に接続される。第２コプレーナ導体３２は、第１コプレーナ導体３０から間隔を保ち、その一方の側部に隣接して配置される。第１コプレーナ導体３０は、フリップチップアクティブデバイスのデバイス端子３８において、近位端部３０ａからアクティブデバイス２６の反対側部上の反対の遠位端部３０ｂおよび３０ｃまで伸延する。コプレーナ導体３２は第１コプレーナ導体３０の遠位端部３０ｂと同じ方向に近位端部３２ａから遠位端部３２ｂまで伸延する。
【００３５】
他のコプレーナ導体３４はコプレーナ導体３０に隣接して配置される。コプレーナ導体３４は、端子３０ａに隣接し、かつこれと間隔を保つ近位端部３４ａからコプレーナ導体３０の遠位端部３０ｃと同じ方向に遠位端部３４ｂまで伸延する。近位端部３４ａは、接続領域２４ａ内においてデバイス端子４０にフリップチップ接合される。コプレーナ導体３２及び３４はコプレーナ導体３０の同じ側に配置される。
【００３６】
アクティブデバイス２６は、入力信号制御電極２６ａ、電極２６ａによって制御される反転信号搬送電極２６ｂ、及び、電極２６ａにおいて制御信号によって制御される非反転制御信号搬送電極２６ｃを含む。反転電極２６ｂは電極２６ａの制御信号に対して逆関係の信号を搬送する。電極２６ａ、２６ｂ、及び、２６ｃは、導体端子３２ａ、３０ａ、および、３４ａにそれぞれ接合されたフリップチップであるデバイス端子３６、３８、及び、４０に接続される。
【００３７】
アクティブデバイス２６は、ＧａＡｓ ＦＥＴ、２極式接合トランジスタ、ＰＢＴ、ＨＢＴ等であり得る。アクティブデバイス２６がＦＥＴである場合、入力信号制御端子３６はゲートであり、反転端子３８はドレーンであり、非反転端子４０はソースである。以下の考察において、ＧａＡｓ ＦＥＴであるものと仮定される。
【００３８】
本発明は反転及び非反転電極における電流を制御する制御電極に関して記述される。テブナンの定理「Ｐｒｉｎｃｉｐｌｅｓ ｏｆ ｃｉｒｃｕｉｔｓｙｎｔｈｅｓｉｓ」（回路合成の原理）（Ｋｕｈ、及び、Ｐｅｄｅｒｓｏｎ、ページ５１、１９５９、ＭｃＧｒａｗ−Ｈｉｌｔ Ｂｏｏｋ Ｃｏｍｐａｎｙ、Ｎｅｗ Ｙｏｒｋ）により、電気回路は電圧ソースまたは電流ソースどちらであっても等価であり得るので、この記述は電圧制御に関しても同様に適用できる。
【００３９】
端子３６、３８、及び、４０は接続領域２４ａ内に位置する。フリップチップアクティブデバイスのアウトライン即ち周囲は、アクティブデバイスのフリップチップ接合が全体に亙って達成可能なエリア（面積部分）を画定する。
【００４０】
コプレーナ導体３０、３２、及び、３４のサイズ、形状、及び、間隔は、制御されるインピーダンス特性をデバイス端子対３６，３８、及び、３８、４０それぞれに呈示するように配置構成可能である。端子３８は、コプレーナ導体の隣接対（３０ａ，３０ｂ）、（３２ａ，３２ｂ）、および、（３０ａ，３０ｃ）、（３４ａ，３４ｂ）によって形成されるコプレーナ回路への共通端子である。従って、近位端部３０ａ、３２ａから遠位端部３０ｂ，３２ｂまで、および、３０ａ、３４ａから遠位端部３０ｃ、３４ｂまでのコプレーナ回路の電流通路と関連した最小寄生インダクタンス及びキャパシタンスが在る。
【００４１】
２つのコプレーナ導体回路４２、４４は、例えばめっき、マスキング、および、エッチング、または、堆積、および、パターンニングんどの従来手段により基板２２上に構成される。第１回路４２は、コプレーナ導体端部３０ｂおよび３２ｂの拡張として接続される。第２回路４４は、コプレーナ導体端部３０ｃおよび３４ｂの拡張として接続される。
【００４２】
本発明の共通ドレーンＦＥＴ発振器実施形態において、回路４２は共振器回路であり、回路４４は端子３０ａにおいて共通ドレーン接続部を備えるフィードバック回路であっても差し支えない。これは、コプレーナ接続導体３０、３２、及び、３０、３４をコプレーナ回路の一部分として配置構成することにより、アクティブデバイス２６と２つの回路４２、４４の間に最小寄生インダクタンスおよびキャパシタンスを提供する。
【００４３】
バイアス接続部は図示されていないが、ボンドワイヤ又はエアブリッジ、または、それぞれの端子と適当な電源の間にＲＦ阻止エレメントを備えた他の導電性トレースによって達成可能である。
【００４４】
コプレーナ導体３０、３２、及び、３０、３４は、それぞれの共振器およびフィードバック回路４２、４４の一部を形成するように電気磁気的に相互結合することが可能である。結合された３０、３２、及び、３０、３４は、均一な幅と間隔およびこれらの組み合わせによる簡単なコプレーナ直線導体を含む。例えばチップコンデンサ、抵抗器、または、誘電子、基板２２上に取り付けられ、ボンドワイヤまたはエアブリッジまたは他のコプレーナフリップチップ端子接続部等の追加コンポネントが含まれることもあり得る。
【００４５】
ドレーン端子３８は、共振器４２と接続点３０ａにおけるフィードバック回路４４の間に共通ＲＥ接続部を形成する。コプレーナ導体３０、３２、及び、３０、３４は、所与のソース、ドレーン、及び、ゲート端子レイアウトに関して任意に短くし、それによって、共振器回路４２とゲートドレーン接続部の間、および、フィードバック回路４４とソースドレーン接続部の間における寄生インダクタンスを最小限化することが出来る。
【００４６】
アクティブデバイスの寄生エレメントは図示されていないが、発振器の等価回路の一部を形成することが知られている。フリップチップアクティブデバイスは、ビームリードまたはワイヤ接合アクティブデバイスと比較して本来的に極めて低い誘導性寄生エレメントをもつ。最も重要な寄生エレメントは例えば、ここには示されていないが当該技術分野における当業者によく知られているゲート‐ドレーン、ゲート‐ソース、及び、ドレーン‐ソースなどの端子間キャパシタンスである。
【００４７】
ＣＰＷの寸法は、コプレーナ回路と小さいアクティブコンポネントの間に接続するために、上方または下方へ基準化可能であるので、コプレーナ伝送線、または、コプレーナウェーブガイド（ＣＰＷ）のインピーダンス特性は一定状態に保持され得る。３端子フリップチップアクティブデバイスへの接続部における寄生インダクタンス及び放射損失を最小限化することは、３端子を共振器対および共通ドレーン（反転）端子を備えたフィードバック対に分離することと共に、この特性である。
【００４８】
図２に関して、同等のエレメントには同等の照合番号を付記することにより、参照番号２０’で表示される本発明の代替実施形態が示される。発振器２０’は、図１の発振器の全てのエレメントを含み、更に、コプレーナ導体３０のセグメント３０ｄは端子３６と４０の間を通り、コプレーナ導体３４の反対側における遠位端部３０ｃにおいてフィードバック回路４４に接続する。また、この場合、コプレーナ導体３０、３２、及び、３０、３４には最小の寄生インダクタンスがある。
【００４９】
共振器及びフィードバック回路４２、４４は、コプレーナスロットライン回路、スロットストリップ回路、コプレーナウェーブガイド回路、コプレーナストリップ回路、コプレーナ伝送線回路、及び、コプレーナ導体を用いる他の回路を含む回路群から選出するか、または、選出して組み合わせることができる。
【００５０】
回路の更に大きい配列体は、図１および２に示す基本回路の複写および隣接鏡像の接合によって作成可能である。図３は、図１または２のパターンを複写および鏡像の接合する場合のレバイス対の組み合わせ例を示し、これについて以下に記述する。図４から６までは、以下に述べるように、図１または２のパターンの複写および鏡像コピーの接合例である。
【００５１】
図３を参照して、同等のエレメントには同じ照合番号を付記した図１に示される回路構造体の別の実施形態２０”が示される。追加３端子アクティブデバイス２８は集積回路２４上において画定される。アクティブデバイス２８は、ゲート電極２８ａ、及び、それぞれ同じ制御端子３６および非反転端子４０へ接続されたソース電極２８ｃを有する。アクティブデバイス２８の反転即ちドレーン電極２８ｂは第２共通ドレーンフリップチップ端子へ接続する。
【００５２】
第４のコプレーナ導体３０’は、共通近位点３０ａにおいて反対の遠位端部３０ｃ’および３０ｂ’を有する。遠位端部３０ｃ’はフィードバック回路４４へ接続し、遠位端部３０ｂ‘は共振器４２へ接続する。コプレーナ導体３０’は、共通点３０ａにおいて、フリップチップ端子３９に接続される。導体セグメント３０ｄは、２つの共通ドレーン端子３８、３９を接合するために、ゲート端子３６とソース端子４０の間に位置することも可能である。コプレーナ回路端子、コプレーナ導体、および、デバイス電極と端子のトポロジは図３に示すように対称的に配置可能である。
【００５３】
トポロジーの対称性は、信号電流を関連デバイス端子およびコプレーナ導体において均等に分割および合計させようとする。これは、ゲート導体３２からのゲート信号電流をゲート電極２６ａと２８ａに均等に分割するため、および、ドレーンおよびソース電極２６ｂ、２８ｂ、及び、２６ｃ、２８ｃからのドレーンおよびソース信号電流をドレーン及びソース導体３０、３０’および３４にそれぞれ均等に合流させるために一般的に必要である。
【００５４】
図３の共振器４２は、コプレーナ導体３０、３２、及び、３０’、３２を含む組合わせ回路によって構成される。図３のフィードバック回路４４も、同様に、コプレーナ導体３０、３４、及び、３０’、３４を含む組合わせ回路によって構成される。回路４２、４４との組合わせにおける、コプレーナ導体３０、３２、３４、３０’、及び、アクティブデバイス２６、及び、２８の電極のサイズ寸法、形、及び、間隔は、電流をそれぞれのゲート、ドレーン、及び、ソース電極へ均等に流れさせるように決定可能である。
【００５５】
アクティブデバイスの更に大きい配列体は、本発明に従って構成可能である。図４に関して、共通ドレーン発振回路５０を本発明に従って形成するための基本回路の配列体の一実施形態を示す。発振器５０は、ＦＥＴアレイのゲート‐ドレーン側へ接続されたＱの高いゲートドレーン共振器１０２回路を有する。発振器５０は平坦面５６を備えたフリップチップアクティブデバイスの集積回路５４を含む。集積回路５４は、Ｊ個の隣接３端子端アクティブデバイス対の長さ方向の配列体５２を含む。ここに、各アクティブデバイスには１、２、．．、２ｊ−１、２ｊ、．．．．２Ｊの番号を付記する。Ｊは、例えば、発振器５０の信号に関する、所要出力電力、サイス、又は、位相ノイズ又は設計上考慮すべき項目に関して選定された整数であり、ｊは１からＪまで変化するインデックスである。
【００５６】
この記述のためには、アクティブデバイスはＧａＡｓ ＦＥＴであるとみなすことができる。他のアクティブデバイスも同様に使用可能である。
【００５７】
説明上、別の整数インデックスＩは各アクティブデバイスを示し、１から２Ｊまで変化する。各対ｊは個別のアクティブデバイス５２（Ｉ）、５２（Ｉ＋１）に対応する。ここに、Ｉ＝２ｊ−１デアル。各アクティブデバイスＩはそれぞれのゲートまたは電流制御電極５７（Ｉ）、間隔を保ったドレーン又は反転位相電流搬送電極５９（Ｉ）、及び、間隔を保った拒否的ソース又は同位相電流搬送電極６４（Ｉ）を含む。それぞれのアクティブデバイスのゲート、ドレーン、及び、ソース電極は、ゲート端子アレイ５８の対応するゲート端子５８（ｊ）、ドレーン端子アレイ６２のドレーン端子６２（ｊ）、および、ソース端子アレイ６６のソース端子６６（ｊ）へ接続される。ゲート、ソース、及び、ドレーン端子５８、６２、及び、６６はアレイ５６の面上で画定され、以下において更に説明される。
【００５８】
以下の記述において、ＦＥＴアレイ端子は、これらのアレイ端子が、例えば基板の取付け平面のような隣接平坦表面上に配置された対応する基板導体端子に中間はんだバンプ、ボール、等により、取り付け可能であるように、コプレーナであるものと定義される。
【００５９】
回路５４ａの境界はＦＥＴ電極およびＦＥＴ端子を収納する接続領域を画定する。回路５４ａは、一般に、相称的に対面する側部および隣接する端部を備えた矩形である。
【００６０】
アクティブデバイス５２（１）と５２（２）の第１対は、それらの間に配置された電気的に共有されたゲート端子５８（１）へ接続された各ゲート電極５７（１）と５７（２）を有する。アクティブデバイス（図示せず）の第２対は、それらの間に配置された電気的に共有されたゲート端子５８（２）へ接続された各ゲート電極５７（３）と５７を有する。アクティブデバイス５２（２ｊ−１）と５２（２ｊ）の各連続対は、それぞれのアクティブデバイスの間に配置された共用ゲート端子５８（ｊ）へ接続された、それぞれのゲート電極５７（２ｊ−ｉ）と５７（２ｊ）を有する。
【００６１】
ゲート端子５８（ｊ）は、ゲート端子アレイ５８がＦＥＴアレイ５２の一方の側部に平行になるように配列される。発振器の出力電力はゲート側またはソース側どちらから取り出し可能であるが、一般にゲート電極５７（１）は入力電極とみなされる。ゲート端子５８を備えたアクティブデバイスアレイ５２の一方の側辺は共振器側とみなされる。
【００６２】
隣接アクティブデバイス５２（２ｊ−１）と（２ｊ）のソース電極６４（２ｊ−１）と６４（２ｊ）は、ソース端子アレイ６６を形成するように配列された共用ソース端子６６（ｊ）へ同様に接続可能である。ソース端子アレイ６６はアレイ５２に平行に配列され、アレイ５２の反対側即ちフィードバック側に配置される。
【００６３】
アクティブデバイス５２（２ｊ−１）及び５２（２ｊ）に接続されたゲートとソースの各対のドレーン電極５９（２ｊ−１）及び５９（２ｊ）それぞれのゲートとソース電極の間に、これらから偏位して配置され、アクティブデバイスアレイ５２の反対端部にむかって位置決めされる。
【００６４】
最初のドレーン電極５９（１）はアレイ５２の一方に端部に配置され、最後のドレーン電極５９（２Ｊ）はアレイ５２の反対端部にはいちされる。第１ドレーン電極５９（１）は、アレイ５２の一端部に配置された第１ドレーン端子６２（１）へ接続される。最後のドレーン電極５９（２Ｊ）は、アレイ５２の反対端部に配置された最後のドレーン端子６２（Ｊ＋１）に接続される。
【００６５】
第１対ｊの第２アクティブデバイス５２（２ｊ）のドレーン電極５９（２ｊ）および第２対ｊ＋１の第１アクティブデバイス５２（２ｊ＋１）のドレーン電極５９（２ｊ＋１）が隣接対ｊとｊ＋１の間の共用ドレーン端子６２（ｊ＋１）に隣接して接続されるようにアクティブデバイスｊ及びｊ＋１の隣接対は間隔が保たれる。
【００６６】
ドレーン端子６２（ｋ）、１＜ｋ＜Ｊ＋１は、アレイ５２の側部と平行なドレーン端子アレイ６２を形成するように配列される。ドレーン端子のアレイ６２は、ゲート端子アレイ５８とソース端子アレイ６６の間の接続領域５４ａ内に配置される。
【００６７】
平坦面８６を備えた絶縁基板８２は、上記アクティブデバイスの対Ｊの端子アレイ５８、６２、及び、６６に対応するゲート導体セグメント９０（ｊ）、ドレーン導体９２（ｋ）、および、ソース導体セグメント９４（ｊ）の互いに入り組んだ長さ方向の３つのアレイ９０、９２、及び、９４を含む。ここに以前と同様に１＜ｋ＜Ｊ＋１及び１＜ｊ＜Ｊである。
【００６８】
各ドレーン導体セグメント９２（１）は、一般に反対遠位端部９２ａと９２ｂの間の中央の接続領域５４内に位置するドレーン導体端子端末装置９６（ｊ）を含む。各ゲート、及び、供給源ソース導体は、９０（ｊ）を分割し、そして、９４（ｊ）は、それぞれの近位、及び、遠位端部を持つ。各ゲート及びソース導体９０（ｊ）と９４（ｊ）は、それぞれゲート導体端子９８（ｊ）および接続領域５４内のそれぞれの近位端部へ接続されるソース導体端子１００（ｊ）を含む。それぞれのゲート導体端子９８（ｊ）及びソース導体端子１００（ｊ）は、ドレーン導体端子９６（ｊ）とドレーン導体端子９６（ｊ＋１）の間に隣接配置される。共通ドレーン導体セグメント９２ｃ（ｊ）は、連続背骨９２ｃを形成するために各対ｊの共用ドレーン端子９６（ｊ）と９６（ｊ＋１）の間に接続可能である。全てのアクティブデバイス対に関して、ｊ＝１からＪまでである。
【００６９】
それぞれのドレーン導体端子９６（ｊ）、ゲート導体端子９８（ｊ）、および、ソース導体端子１００（ｊ）は、集積回路５４の面５６が基板８２の面８６に位置合わせされたとき、それぞれの導体端子とチップ端子端の間（例えば、ゲート電極端子５８（ｊ）へのゲート導体端子９８（ｊ）、ドレーン電極端子６２（ｊ）へのドレーン導体端子９６（ｊ）、および、ソース電極端子６６（ｊ）へのソース導体端子１００（ｊ）に、例えば導電性バンプまたはその間に置かれたボール（図示せず）のような導体相互接続によって、導電性接触が生じることが可能であるように、配置される。
【００７０】
それぞれのゲート導体セグメント９０（ｊ）及びソース導体９４（ｊ）セグメントは、それぞれのゲート導体端子９８（ｊ）およびソース導体端子１００（ｊ）から遠ざかる方向にそれぞれの遠位端部まで伸延する。
【００７１】
ドレーン導体９２のアレイは、導体９２（ｊ）の遠位端部９２ａ（ｊ）が中央端子９６（ｊ）から遠ざかる方向に、ゲート導体９０（ｊ）及びゲート端子置９８（ｊ）に隣接して間隔を保って伸延するように位置合わせされる。導体９２（ｊ）の遠位端部９２ｂ（ｊ）は、中央端子９６（ｊ）から遠ざかる反対方向に、ソース導体９４（ｊ）およびソース端子６６（ｊ）から遠ざかる方向に、これらに隣接して伸延する。ゲート導体アレイ９０及びソース導体アレイ９４は、ゲート導体９０（ｊ）及びソース導体９４（ｊ）がドレーン導体９２（ｊ）と９２（ｊ＋１）の間の間隔を保つように配列される。
【００７２】
第１コプレーナ組合わせ共振器回路１０２は、基板表面８２上に形成され、ゲートセグメント９０（ｊ）の遠位端部およびドレーンセグメント遠位端部９２ａ（ｊ）へ接続される。第２コプレーナ組合わせフィードバック回路１０４は基板表面８２上に形成され、ソースセグメント９４（ｊ）の遠位端部およびドレーンセグメント遠位端部９２ｂ（ｊ）に接続される。
【００７３】
ドレーンセグメント９２（ｊ）と組合わされた各ゲートセグメント９０（ｊ）は組合わせ回路１０２の部分を形成する。ドレーンセグメント９２（ｊ＋１）と組合わされた各ゲートセグメント９０（ｊ）は組合わせ回路１０２の別の部分を形成する。
【００７４】
ドレーンセグメント９２（ｊ）と組合わされた各ソースセグメント９４（ｊ）は組合わせ回路１０４の部分を形成する。ドレーンセグメント９２（１＋１）と組合わされた各ソースセグメント９４（ｊ）は組合わせ回路１０４の別の部分を形成する。
【００７５】
アレイ配列体９０、９２、９４の各導体セグメントの寸法は幅Ｗｉおよび長さＬｉである。隣接セグメントＩ、ｊの各対に間には、間隔グＳｉｊがある。アレイ９０、９２、９４の個別セグメントの寸法Ｌｉ及びＷｉおよび隣接セグメントまでのそれらそれぞれの間隔Ｓｉｊは、所要インピーダンス変換（整合）、直列自己インダクタンス、結合インダクタンス及びキャパシタンス、および、隣接セグメントおよび隣接共通ドレーンセグメントに対するシャントキャパシタンスを提供し、かつそれぞれのゲートドレーン１０２またはソースドレーン１０４回路の部分として組み込まれるように選択可能である。
【００７６】
ゲート端子アレイ５８はドレーン端子アレイ６２の一方の側に配置され、ソース端子アレイ６６はドレーン端子アレイ６２の反対側に配置される。従って、任意の共通ドレーン端子６２（１）への基板の表面に沿った導電性アクセスは、ドレーン端子アレイ６２のどちら側からでも自由に利用可能である。これは、アレイ５２におけるトランジスタのゲートドレーンまたはソースドレーン端子のどちらかに接続された同調またはインピーダンス変換回路用共通ドレーン接続部の部分として接続された共通ドレーン端子と導通するキャパシタンスおよび寄生インダクタンスを最小限化するために重要である。
【００７７】
回路１０２及び１０４は、コプレーナスロットライン回路、コプレーナスロットラインストリップ回路、コプレーナウェーブガイド回路、コプレーナストリップ伝送線回路、及び、コプレーナ導体を用いる他の回路を含む回路群から選定されるか、または、選定されて組む合わされることが可能である。
【００７８】
回路１０２と１０４、及び、導体セグメントの寸法と間隔は、共通ドレーン接続部６２（ｊ）が効果的に同位相であるように、各ゲート電極５７（Ｉ）へほぼ等しい振幅および相電流の信号を供給するために選択可能である。
【００７９】
本発明の発振器実施形態５０において、ゲート共振器回路１０２は、周波数を決定し、それぞれのゲートドレーンセグメント対９０（ｊ）、９２ａ（ｊ）、および、９０（ｊ）、９２ａ（１＋１）に入力インピーダンス変換を提供するように配置構成可能である。ソース回路１０４は、それぞれのソースとドレーンセグメント対は９４（ｊ）、９２（ｊ）と９４（ｊ），９２（１＋１）の間にフィードバックにおよびドレーンソースキャパシタンス増大を提供するドレーンソースフィードバック組合わせ回路である。
【００８０】
出力電力は、導電性セグメント９０（ｊ）、９２（ｊ）、または、９４（ｊ）の１つ又は複数への誘導性または容量性または両方の結合を実施するか、または、１つ又は複数のセグメント（図示せず）のリードを接合するにより、発振器５０から取り出すことが可能である。複数のアクティブデバイス５２（Ｉ）対並組合わせまたはプシュプル組合わせは、隣接ペアの間の交差結合抵抗器を追加し、隣接ペアの電力をＷｉｌｋｅｎｓｏｎコンバイナ等と適切に組み合わせることによってすることにより、作動可能化され得る。
【００８１】
対称的ソース及びドレーン構造体、即ち、所定チャネル寸法およびゲートとドレーンの間のドーピング濃度に同じソースとゲートの間のドーピング濃度を持つ構造体を備えたＦＥＴは、ゲート及びドレーンパッドの間に位置するソースパッドのように、一般に中央端子パッドを備えて作成される。この種のＦＥＴを本発明の実施形態に使用するためには、中央パッドが共通ソースの代りに共通ドレーンとして操作されるようにＦＥＴへの電圧バイアスが変更されなければならない。
【００８２】
幾らかのＦＥＴは非対称ソースおよびドレーン構造をもつことが可能である、即ち、ソースの抵抗性を向上させることなしにドレーン‐ソース破壊電圧を増大させるように横方向ジオメトリとドーピングプロファイルが修正可能である。この種の非対称ＦＥＴにおける金属レイアウト（設計）は、それぞれの基板導体端子に接合されるべきゲート及びソース端子に対してドレーン電極が中央に位置するように配置構成可能である。
【００８３】
ドレーンとゲートの間またはドレーンとソースの間の結合キャパシタンスを小さくさることが望まれる場合には、ドレーン導体セグメント９２ｃ（ｊ）は省略されることが可能である。
【００８４】
セグメント９２ｃ（ｊ）の連続接続によって装備されるドレーン背骨はゲート回路１０２及びソース回路１０４の両方に不必要な発信モードを抑制する共用導体を提供する。１つ又は複数の中間のドレーン導体セグメント９２ｃ（ｊ）も同様に必要に応じて周波数決定回路１０２及び１０４により削除可能である。
【００８５】
プシュプル又は直列出力は、当該技術分野においてよく知られているようにフィードバックソース回路１０４において信号を適当に組み合わせるこににより得られる。更に大きい配列体は、更に良好な位相ノイズを持つ発振器を作るためにこの種のの組合わせを連続的に複写することによって構成可能である。
【００８６】
ゲートおよびソース端子接続部９８（ｊ）、１００（ｊ）の間に割り込み配置され、本発明によって装備されたそれぞれのゲート及びソース導体セグメント９０（ｊ）、９４（ｊ）と共に遠ざかる方向に伸延するドレーン導体セグメント９２（ｊ）へ接続される共通ドレーン端子接続部９６（ｊ）は、共通ドレーントランジスタの多重セルを、共通ドレーン導体セグメントに沿った過剰な電流通路によって影響される最小の損失および遅延を伴い、ソース‐ドレーンおよびゲート‐ドレーン接続部において、同調、組み合わせ、および、整合回路と接続可能化する。
【００８７】
図５に関して、図４の発振器５０の変形種である発振器３００が示される。発振器３００は、ＦＥＴ対の隣接線形アレイとして配置される集積回路チップ３０２を含む。アレイ３０２は、ゲート‐ドレーン側および反対端部の間の反対ソース‐ドレーン側を画定する反対端部を備え、接続領域３０２ａを画定する。
【００８８】
平坦面３０１ａを備える基板３０１は、コプレーナゲートドレーン同調回路３０５及びソースドレーンフィードバック回路３０７を有する。ゲート‐ドレーン同調回路３０５は、接続領域３０２ａ内の共用ドレーン端子３０６（１）、３０６（３）、及び、３０６（５）に接続するコプレーナドレーン導体３１２（１）、３１２（３）、３１２（５）によって構成される。反対遠位端部３１２（１）ａ、（２）ａ、（３）ａ、及び、３１２（１）ｂ、（２）ｂ、（３）ｂは、接点３０６（１）、（３）、（５）から遠ざかるそれぞれ異なる方向に伸延する。
【００８９】
ドレーン導体３１２（１）、３１２（２）、３１２（５）は、ゲート導体３１４（１）及び３１４（２）によってそれぞれ分離される。ゲート導体３１４（１）、３１４（２）は近位および遠位端部を備え、近位端部はそれぞれ反対方向ブランチ３１８（１）ａ３１８（１）ｂおよび３１８（２）ａ、３１８（２）ｂの共用端部の１つに結合される。ブランチ３１８（１）ａ、３１８（１）ｂ、３１８（２）ａ、及び、３１８（２）ｂの他の端部は、共用ゲート端子３０８（１）、３０８（２）、及び、３０８（３）、３０８（４）へそれぞれ接続される。コプレーナ同調エレメントＴ１は、導体３１２（１）、３１４（１）と３１２（３）、３１４（１）、及び、３１２（３）３１１４（２）と３１４（２）、３１２（５）の間に配置される。コプレーナドレーン導体３１２（１）、３１２（３）、３１２（５）、及び、ゲート導体３１４（１）と３１４（２）は多重導体コプレーナウェーブガイドゲート‐ドレーン回路３０５の部分を形成する。
【００９０】
ドレーン導体３１２（１）、３１２（２）、３１２（５）は、ソース‐ドレーン回路３０７に向かって遠位端部３１２（１）ｂ、３１２（３）ｂ、３１２（５）ｂまで伸延する。２つの追加ドレーン導体３１２（２）と３１２（４）は近位端部において接続領域３０２ａ内の追加共用ドレーン端子３０６（２）と３０６（４）に接続される。導体３１２（２）及び３１２（４）はソース回路３０７の一部分に対して遠ざかる方向に伸延する。
【００９１】
近位及び遠位端部を備えるコプレーナソース導体３１６（１、２、３、４）はコプレーナドレーン導体対３１２（１）、３１２（２）と３１２（２）、３１２（３）と３１２（３）、３１２（４）と３１２（４）、３１２（５）の間でそれぞれ間隔を保つ。間隔を保つ同調エレメントＴ２は、コプレーナソース導体３１６（１、２、３、４）の間に配置される。ソース導体３１６（１、２、３、４）の近位端部は、それぞれ、接続領域３０２ａ内の共用ソース端子３１０（１、２、３、４）へ接続される。ソース導体３１６の遠位端部は共用フィールド金属３２０に接続される。コプレーナドレーン導体３１２（１、２、３、４、５）及びソース導体３１６（１、２、３、４）、フィールド金属３２０、及び、同調エレメントＴ２は多重コプレーナウェーブガイドフィードバック回路３０７の一部分を形成する。
【００９２】
平坦チップアレイ３０２は、４対のＦＥＴを備え、各対は共用ゲート、および、それぞれの共用ゲート‐ソース端子対３０８（１）、３１０（１）と３０８（２）、３１０（２）と３０８（３）、３１０（３）と３０８（４）、３１０（４）に接続されたそれぞれの共用ソースフリップチップを備える。ＦＥＴの各対は、隣接ドレーン端子ペア３０６（１）、３０６（２）と３０６（２）、３０６（３）と３０６（３）、３０６（４）と３０６（４）、３０６（５）に接合されたそれぞれのドレーンフリップチップを備える。
【００９３】
コプレーナ共通ドレーン背骨３１２は、コプレーナドレーン導体３１２（１）、３１２（２）、３１２（３）、３１２（４）、３１２（５）の間で接続する。これは、発振回路３００に関して共通の実行ＲＦを形成する。
【００９４】
出力電力Ｐｏは、ゲート回路３０５またはソース回路３０７に結合されたプリントされたトレース、リードワイヤ又はエアブリッジ、伝送線のセグメント、等によって結合が解除される。
【００９５】
セグメント３１２、３１４、３１６、３１８および同調エレメントＴ１、Ｔ２の寸法Ｗ、Ｌおよび間隔Ｓは所要フィードバックおよび所要同調周波数を達成するように選定可能である。
【００９６】
代替同調回路は、例えば、単一開回路半波長または１／４波長伝送線または短縮１／４波長共振器（コルピッツ様式）のような本発明の他の実施形態用として図５の多重コプレーナウェーブガイド３０５の代わりに使用可能である。
【００９７】
本発明に従ったコプレーナ共通ドレーン発振器４００の代替例を図６に示す。ここに、図５の場合のように、同等のエレメントには同等の参照番号が付記される。
【００９８】
ゲート導体３１４の近位端部はゲート共振器回路３０５’ＰＥＴアレイ３０２、及び、ソース回路３０７を収納する内部構造を持つ導電フレーム３２０に短絡される。
【００９９】
長さ方向の外側ドレーン導体セグメント３１２’（１）ａ、ｂ及び３１２’（３）ａ，ｂは図５の以前の外側ドレーンセグメント３１２（１）及び３１２（５）を代置する。セグメント３１２’（１）ａ及び３１２’（３）ａの反対遠位端部は、垂直端部セグメント３２０’ａの反対端部とドレーン端子３０６（１）および３０６（５）の間を接続する。セグメント３１２’（１）ｂと３１２’（２）ｂの反対遠位端部は、垂直端部セグメント３２０’ｂの反対端部とドレーン端子３０６（１）及び、３０６（５）の間をそれぞれ接続する。これは連続導電フレーム３２０を形成する。
【０１００】
ゲート導体３１４（１）、３１４（２）は、端部セグメント３２０’ａに短絡された遠位端部を備える。また、中央ドレーン導体セグメント３１２（３）は端部セグメント３２０’ａに短絡された遠位端部を備え、隣接ゲートセグメント３１４（１）、３１４（２）、及び、外側ドレーンセグメント３１２’（１）ａ、及び、３１２’（３）ａと共に短絡された１／４波長多重コプレーナウェーブガイド共振器を形成する。
【０１０１】
ソース回路３０７’は、フレームセグメント３２０’ｂの反対端部へ接続するそれぞれの遠位端部を備える外側ドレーン導体セグメント３１２’（１）ｂ、及び、３１２’（３）ｂの内部に収納される。ソース端子３１０（１）、及び、３１０（２）はソースブランチ分３２２（１）ａの近位端部３２２（１）ｂへ接続され、ソース端子３１０（３）、及び、３１０（４）はソースブランチ分３２２ａ（２）ｂ、３２２（２）ｂの近位端部へそれぞれ接続される。
【０１０２】
ブランチ３２２（１）ａ、３２２（１）ｂの遠位端部は、ソース導体３１６’（１）の近位端部において一緒に接合される。ブランチ３２２（２）ａ、３２２（２）ｂの遠位端部はソース導体３１６’（２）の近位端部において一緒に接合される。ソース導体３１６’（１）は、外側接地ドレーンセグメント３１２’（１）ｂとを中央ドレーンセグメント３１２（２）の間で中心的かつ均一に間隔を保つ。ソース導体３１６’（２）は、ドレーンセグメント３１２’（３）ｂと中央ドレーンセグメント３１２’（２）の間で中央で均等に間隔を保つ。
【０１０３】
ソース同調エレメントＴ２はソースセグメント３１６’（１）及び３１６’（２）のそれぞれの遠位端部とフレームエグメント３２０’ｂの内部との間で間隔を保ち、同一直線上に位置する。これは、多重コプレーナウェーブガイド増強ソース‐ドレーンキャパシタンスフィードバック回路３０７’を形成する。
【０１０４】
ソース回路３０７’は、所要の発信周波数においてソースとドレーンの間に所要キャパシタンスを提供するように調節された長さの短絡されたコプレーナストリップ伝送線または短絡されるか又はオープンで平行なスロットラインとして実装可能である。
【０１０５】
前述の諸例により、ゲート及びソース回路を修正することにより共通ドレーン発振回路の様々な構成が開発され得ることが理解できる。電力出力を増大し、及び／又は、位相ノイズを改良するするために対応する回路サブセクションと共に追加サブセクションをＦＥＴアレイに付加することが可能であることも明白である。
【０１０６】
例えばＴ１及びＴ２のような結合エレメントは同調および発振器からの電力除去に使用できる。本発明の共通ドレーン発振器はここに示されると同様の結合によるプッシュプルにおいて操作可能であり、または、よく知られているように、同位相結合によって２つの半波の注入ロッキングにより同位相操作も可能である。
【０１０７】
ゲート電極とドレーン電極端子の間に位置する電極ソース端子を備えたＦＥＴアレイを収容できる代替コプレーナ共通ドレーン構造体も本発明に含まれる。２つの例を図７及び８に示す。
【０１０８】
図７は、既に述べたように導電性パターン化された基板５０３に接合されたＦＥＴアレイ５０１を有するコプレーナ共通ドレーン発振器５００の部分を示す。アレイ５０１はその上において接続領域５０１を画定する。発振器５００は、以下に述べる開回路成端を持つコプレーナウェーブガイドゲート共振器回路を含む。
【０１０９】
ＦＥＴアレイ５０１は、対応するアレイ端子５１０’、５１２’、５１４’（図示せず）に接続されたソース、ドレーンおよびゲート電極アレイ５１０、５１２、５１４を備える。アレイ端子は、基板５０３に取り付けられたそれぞれのソース、ドレーン、及び、ゲート導体端子５１０、５１２、５１４にはんだバンプ、又は、はんだボールによって接続される。
【０１１０】
ソース導体端子５１０（１、２、３）は、平行コプレーナソース導体セグメント５０４（１、２、３）の近位端部へそれぞれ接続される。セグメント５０４（１、２、３）は、等しい長さの開回路遠位端部において成端するためにアレイ５０１から遠ざかる一方向に外に向かって伸延する。
【０１１１】
ドレーン導体端子５１２（１、２）は、アレイ５０１の一方の側部に沿って配置され、平行コプレーナドレーン導体セグメント５０６（１、２）ｂの近位端部へそれぞれ接続される。ドレーン導体セグメント５０６（１，２）ｂは、ソースセグメント５０４（１、２）と５０４（２、３）の間に対称的に配置される。ドレーン導体セグメント５０６（１、２）ｂはアレイから遠ざかる一方向に伸延する。
【０１１２】
ソース導体セグメント５０４およびドレーン導体セグメント５０６ｂは発振器５００用ソース‐ドレーン多重コプレーナウェーブガイドフィードバック回路を形成する。ドレーン‐ソースキャパシタンスの増大は、導体５０４および５０６長さを追加するか、または、マイクロ波集積回路（ＭＭＩＣ）チップコンデンサ、等によって提供可能である。
【０１１３】
ドレーン導体端子５１２（１、２）は、接続領域５０１ａ内において、ｙ字形コプレーナ導体ブランチ５０８ａ，ｂの近位ベース端部に結合される。ブランチ５０８ａ、ｂは、ベース端部５０８ａ、ｂからアレイ５０１のもう一方の側部に向かって遠ざかる方向へ分岐する、遠位端部を備えた分岐アーム５０８（１、２）ａ、及び、５０８（１、２）ｂを有する。
【０１１４】
ブランチ５０８（１）ａ及び５０８（２）ａはゲート端子５１４（１）とそれぞれのソース端子５１０（１）及び５１０（２）の間に配置される。ブランチ５０８（２）ａ及び５０８ｂ（２）はゲート端子５１４（２）とそれぞれのソース端子５１０（２）及び５１０（３）の間に配置される。ブランチ５０８（１）ａの遠位端部は、接続領域５０１ａ内においてドレーン導体セグメント５０６（１）ａの近位端部を接合する。ブランチ５０８（２）ａの遠位端部は、ドレーン導体セグメント５０６（２）ａの近位端部を接合する。また、ブランチ５０８ｂ（１）の遠位端部はセグメント５０６（２）ａの近位端部を接合する。ブランチ５０８ｂ（２）の遠位端部はドレーン導体セグメント５０６ａ（３）の近位端部を接合する。
【０１１５】
ゲート端子５１４（１、２）はそれぞれ平行ゲート導体セグメント５０２（１、２）の近位端部へ接続される。セグメント５０２（１，２）は、アレイのもう一方の側部から遠ざかる方向に伸延する。
【０１１６】
導体セグメント５０６（１，２）ａは、ゲート導体セグメント５０２（１）の周辺に配置される。導体セグメント５０６（２、３）ａは、ゲート導体セグメント５０２（２）の周辺に配置される。セグメント５０６（１、２、３）ａは、アレイ５０１から離れたそれらの近位端部から遠ざかる方向に伸延する。
【０１１７】
セグメント５０６（１、２、３）ａ、及び、５０２（１、２）は、共通ドレーン発振器５００に関して開回路成端多重コプレーナウェーブガイドゲート同調回路の一部を形成する。
【０１１８】
連続導体構造体５１２、５０８、５０６は、アレイ５０１のＦＥＴに関して共通ドレーン接続部を画定し、ゲートとソース端子を相互に分離する。従って、アレイ５０１ＦＥＴのドレーン電極によって供給された反転位相ＲＦ信号は、最小の通路長さ、及び、最小の寄生インダクタンス、及び、それぞれのゲートまたはソース回路までの復帰に関するキャパシタンスと混み合わされる。
【０１１９】
例えば５０６（１）ａ、５０６（２）ａ及び５０２（１）のような各ゲート‐ドレーン導体対に関する循環ゲート‐ドレーン電流は、例えば５０４（１）、５１２（１）、及び、５０４（２）のよな各ソース‐ドレーン導体対に関する循環ソース‐ドレーン電流に結合する短いドレーン導体セグメント５０８（１）ａ、ｂのみを備える。
【０１２０】
図８に関して、図７に示すように同等のエレメントには同等の参照番号を付記することとし、ＲＦが短絡回路成端ゲート同調回路を備えた本発明に従う共通ドレーン発振回路６００の一実施形態が示される。
【０１２１】
端部導体セグメント５２２は、ドレーン導体セグメント５０６（１、２、３）ａの遠位端部を接合する。端部導体セグメント５２２は、ＲＦ結合コンデンサ５２０（１、２）によってゲート導体セグメント５０２（１、２）の遠位端部へ接続される。コンデンサ５２０は、チップコンデンサ、薄膜コンデンサ、等のセグメント５０２（１、２）の遠位端部と導体セグメント５２２の間に同調エレメント又は実質的にゼロのＲＦインピーダンス提供可能なコンデンダであっても差し支えない。
【０１２２】
同様に、ドレーン‐ソース回路は、並列タイプ共振に関しては共振以上、直列タイプ共振に関しては共振以下であるドレーン‐ソース共振器が共振していないとき、ソースとドレーンの間の容量性フィードバックが実施される共振器回路であり得る。
【０１２３】
共通ドレーン発振器６００のバラクタ同調は、ゲート‐ソース同調回路またはソース‐ドレーン同調回路どちらかにおけるバラクタの電磁結合によって達成され得る。
【０１２４】
更に広い同調範囲はゲート‐ドレーン回路およびソース‐ドレーン回路の両方における同調によって達成される本発明の共通‐ドレーン構成において、ゲートまたはソース導体及び共通‐ドレーン導体から単一または多重バラクタへの低インダクタンス接続部は容易に作られる。
【０１２５】
本発明の他の実施形態は、互いに入り組んだコンデンサ共振器ゲート回路を持つ共通ドレーン発振器の図９および１０によって示される。図９は、図１０の発振器の等価概略図７００である。等価回路７０２は図１０のゲート‐ドレーン（入力）共振器を表す。等価回路７０４は、接続されたソース‐ドレーンフィードバック回路を備えた図１０のＦＥＴのゲート‐ドレーン回路を表し、以下に更に記述される。
【０１２６】
Ｃ１は、以下に述べる互いに入り組んだコプレーナ空洞共振器コンデンサのキャパシタンスであり、Ｃｇは、図１０に８０３、５２５（１−５）、８２６（１−４）、６３０（１−４）、及び、６４５（１−４）として示されるソース‐ドレーン回路接続された組合わせを備えたＦＥＴの等価入力（ゲート‐ドレーン）組合わせ体７０４の等価キャパシタンスである。
【０１２７】
回路７００の発信条件は、Ｃ_ｖ、Ｌ_ｅｑ、ｒ_ｅ、及び、Ｃ_１によって構成されるゲート共振器入力回路７０２のｒ_ｅによって表される等価損失抵抗の大きさがアクティブデバイス（この場合にはＦＥＴ）の入力７０４の小さい等価信号直列負抵抗よりも小さいことである。Ｃ_ｖは、ゲート回路と共通ドレーンの間に接続された同調バラクタのキャパシタンスを表す。Ｌ_ｅｑは入力回路７０２の直列インダクタンスである。Ｃ_１は、以下に述べる互いに入り組んだコプレーナ空洞共振器コンデンサのキャパシタンスであり、Ｃｇは図１０のソース‐ドレーン回路へ接続されたＦＥＴの等価入力７０４のキャパシタンスである。
【０１２８】
Ｃ_１のキャパシタンスがあまりに小さいならば、バラクターＣ_ｖによって提供される同調範囲が小さすぎるか、または、同調範囲を増大するためにＣ_ｖを比較的小さくしている場合には、バラクターの直列抵抗を増大すると、ｒ_ｅの大きさをｒ_ｉ（図１０のソース‐ドレーン回路へ接続されたＦＥＴの等価負入力抵抗）より増大させ、それによって、発信を防止することもあり得る。
【０１２９】
Ｃ_１のキャパシタンスがあまりにも大きいならば、共振器７０２がＦＥＴへの入力７０４にあまりに強く結合しすぎるので、ノイズによって引き起されたＣｇのリアクタンス変動が発信周波数の変動を増大し、過度の位相ノイズに帰着するはずである。
【０１３０】
入力回路７０２のＬ_ｅｑは、高い周波数作動を可能にするために、適当に低くなければならない。入力回路内を循環する電流の復帰通路があまりに長すぎると、直列インダクタンスは、Ｃ_１がその所要範囲内にあるとき、高い同調周波数を達成するには大きすぎるはずである。
【０１３１】
互いに入り組んだコプレーナコンデンサ「コプレーナ空洞」共振発振回路８００を図１０に示す。ここに、用語「コプレーナ空洞」は、発振器に使用されることが知られている従来型の空洞のアナログ（類似物）として用いられる。それは通常の３次元空洞の２次元アナログである。共振器の形状は、反対内壁の内側と間隔を保って一方の内壁から突出した内部センタポスト（軸上に位置する）を有する凹形円筒空洞共振器の軸に沿って切断した横断面と幾分類似する。
【０１３２】
バラクター８０７は、凹形ポストの等価物をコプレーナ空洞の一方の内壁の等価物に接続する。直列配置された互いに入り組んだコプレーナコンデンサ８０２とＦＥＴ入力は等価ポストと等価対面内壁の間の容量性間隙に対応する。回路８００は、ＦＥＴ入力７０２（図９のｒ_ｅ，Ｌ_ｅｑ，参照）に低い直列抵抗とインダクタンスを提供し、同時に、共通ドレーン発振器の順調な作動のために充分な直列キャパシタンスＣ_１を配慮済みである。
【０１３３】
互いに入り組んだコプレーナコンデンサ・コプレーナ空洞共振器回路８０１はＦＥＴ配列体８２２の一方の側部へ接続される。第２コプレーナ回路８０３はＦＥＴ配列体８２２の反対側に接続される。両回路８０１と８０３への共通ドレーン接続部（以下に更に記述される）は回路８０１と回路８０３の間に配置される。既に述べたように、回路８０１及び８０３は、従来の方法において、絶縁基板８１６上の導電性のシートを型どりすることによって形成される。
【０１３４】
ゲート回路８０１はコプレーナ導電性フレーム６０６内の互いに入り組んだコプレーナコンデンサ８０２を含む。このフレームは内周８０４を持つ。ソース回路８０３は、関連ＦＥＴｓのソースとドレーンの間に充分な容量性フィードバックを提供するために適した例えば、開回路路、ほぼ１／４波長の伝送線、等の多数のコプレーナ回路の１つであっても差し支えない。
【０１３５】
フレーム８０６は、互いに反対の１対の端部においてドレーン端子共通導体セグメント８１２と接触し、また、１対の反対端部においてバラクター導体セグメント８１４と接触する２つの対面する外側脚８０８及び８１０によって構成される。
【０１３６】
コプレーナコンデンサ８０２は、コプレーナ導電性フレーム８０６の内周８０４によって囲まれる。周囲８０４は、コプレーナ空洞セクション８０４ａおよびバラクタ挿入セクション８０４ｂを画定する。コプレーナ空洞セクション８０４ａの周囲８０４の一部分はコンデンサ８０２を収納するわずかに細長い六角体として成型される。図１０に示すコプレーナ空洞８０４ａに関する幅対高さアスペクト比は約１．３：１である。コプレーナ空洞セクション８０４ａの寸法及びアスペクト比はかなりの範囲に亙って変化可能である。コプレーナ空洞セクション８０４ａの寸法及びアスペクト比は適当な周波数において共振を生じるように選定される。
【０１３７】
バラクタ差し込みセクション８０４ｂは、陰極８０７ａと陽極８０７ｂ（図示せず）を備えた同調バラクタ８０７を受け取るためのセグメント８１４において形状が画定される一般に方形または矩形であり得る。
【０１３８】
本発明の他の一実施形態において、共振器は六角形以外の形状（例えば、円形、多角形、等）であっても差し支えなく、バラクタは挿入される必要がない。共振器コプレーナ空洞８０４ａのアスペクト比はかなり変化し得る。空間に関する拘束条件が問題でない場合には、損失を最小限化するためにアスペクト比は約１：１であることが望ましい。
【０１３９】
コプレーナ空洞セクション５０４ａの周囲の寸法及び周囲とコンデンサ８０２との間隔は、所要同調周波数の拘束条件（即ち、周波数が高くなるにつれて小さくなる）に適応し、損失が十分に低い（即ち、サイズが大きくなるにつれて損失がちいさくなる）例えば「Ｚｅｌａｎｄ Ｓｏｆｔｗａｒｅ’ｓ”ＩＥ３Ｄ”」Ｚｅｌａｎｄ Ｓｏｆｔｗａｒｅの「ＩＥ３Ｄ」のような業務用電磁シミュレーションソフトウェアパッケージを使用して選定される。
【０１４０】
コプレーナコンデンサ８０２は、間隔保持分岐導体８４０ａ、ｂ、ｃと互いに入り組んだ１組の間隔保持コプレーナゲート導体セグメント８２０（１：４）で構成される。（１：４はインデックスの数列１、２、３、４を示す）。分岐導体８４０ａ、ｂ、ｃはベース導体セグメント６４０の近位端部における共通中心導体入力接合部８４０ｅにおいて接合される。導体８４０は遠位端部において接点８４０ｄを持つ。分岐導体８４０ｂは分岐導体８４０ａと８４０ｃの間に配置される。接点８４０ｄは、バラクター差し込み８０４ｂ内に遠ざかる方向に伸延し、バラクタ陽極８０７ｂ（図示せず）へ接続する。導体８４０及び分岐導体８４０ａ、ｂ、ｃは、分岐導体８４０ｂ及び接点８４０ｄを貫いて通過する線Ａ−Ａに沿って対称的に配置される。ここに、分岐導体８４０ａは長さＬ１に関して遠ざかる方向に対面して隣接するゲート導体８２０（１）と８２０（２）の近位端部の間で伸延し、分岐導体８４０ｂは長さＬ２に関して遠ざかる方向に全体的に平行かつ均等な間隔を保って対面して隣接するゲート導体８２０（２）と８２０（３）の近位端部の間で伸延し、分岐導体８４０ｃは長さＬ３に関して遠ざかる方向に全体的に平行かつ均等な間隔を保って対面して隣接するゲート導体８２０（３）と８２０（４）の近位端部の間で伸延する。
【０１４１】
接合部８４０ｅと接点８４０ｄの間に所在する導体８４０の一部分は、今問題とされている周波数範囲全体に亙って図１０のインダクタンスＬ_ｅｑの一部分に影響を及ぼす誘導リアクタンス結合エレメントを形成する。
【０１４２】
拡張部寸法Ｌ１、Ｌ２、Ｌ３、及び、隣接分岐導体８４０と導体８２０の間隔は、中央導体８４０における信号電流が容量性および電磁性結合によって、個別ゲート電極８３２（１、２）ａ、及び、８３２（１、２）ｂに平等に分割されるように決定される。今問題とされている周波数範囲に関する間隔および寸法はの選定は、商的に入手可能な電磁シミュレーションツールを用いて実施可能である。
【０１４３】
間隔が保たれているコプレーナゲート導体端子８１８（１：４）はコプレーナゲート導体セグメント８２０（１：４）のそれぞれの近位端部上において確定される。表記法１：４はインデックスの数列１、２、３、４を示す。端子８１８（１：４）は、ＦＥＴアレイ８２２のそれぞれのＦＥＴゲート端子８１８’（１：４）（図示せず）に接合される。
【０１４４】
間隔を保ったコプレーナ共通ドレーン導体端子８２４（１：５）は、コプレーナ共通ドレーン端子共通導体セグメント８１２上で画定される。端子８２４（１：５）は、ＦＥＴアレイ８２２上の一致ＦＥＴ共通ドレーン端子８２４’（１：５）（図示せず）に接合される。ＦＥＴ共通ドレーン端子８２４’（１：５）は次の順序でドレーン電極８２８（１：８）へ接続する。即ち、１は１へ、２は２と３へ、３は４と５へ、４は６と７へ、５は８へ。ここに、第１インデックスはドレーン端子インデックス番号であり、第２インデックスはドレーン電極インデックス番号である。
【０１４５】
ＦＥＴアレイ配列体８２２は、ドレーン電極８２８（１，２）、８２８（３，４）８２８（５、６）、及び、８２８（７、８）内電流を制御するゲートフィンガに接続する拡張アーム８３２（１、２）ａ、及び、８３２（１，２）ｂを備えた２つのＣ字形ＦＥＴゲート金属化セグメント８３２ａ，ｂを含む。
【０１４６】
ドレーン電極８２８からの信号は、共通ドレーンセグメント８１２を介して共通接続部により組合わされる。
【０１４７】
ＦＥＴアレイ８２２上のＦＥＴソース端子８２６（１：４）に接合するための間隔を保つコプレーナソース導体端子８２６（１：４）はソース導体セグメント８３０（１：４）上で画定される。
【０１４８】
バラクター電極（陰極または陽極）コネクタ層８４２はインセット８０４ｂ内に配置され、フレーム６０６のインセットセクション６０４ｂの周囲から重ねられた導体タブ８０９に接続する。
【０１４９】
同調電圧は、可変電源（図示せず）に接続されたＲＦチョーク８４４によってバラクタ陽極８０７（図示せず）へ供給される。
【０１５０】
コプレーナソース回路８０３は、必要に応じてＦＥＴにソースドレーンフィードバックを供給すためにソース端子８２６へ接続される。回路８０３は、一般に、隣接ドレーンセグメント８２５（１：５）の間で多重ソース導体セグメント８４５（１：４）によってＦＥＴへ接続された組合わせ回路であり得る。
【０１５１】
本発明の互いに入り組んだコンデンサ８０２は、発振回路の作動周波数におけるＦＥＴ内キャパシタンス変動の有害な効果を最小限化するために、最小限度の寄生直列インダクタンスと共に最適量の入力直列キャパシタンスを加える。これは、発振器からの出力信号の位相ノイズを最小限化する。
【０１５２】
再び図９を参照することとし、キャパシタンスＣ_ｖは、バラクター８０７のキャパシタンス、共振器における直列抵抗（コンデンサ８０２、誘電子８４０ｅ及びバラクター８０７の直列抵抗を含む）ｒ_ｅ、共振状態におけるＦＥＴ入力の等価負抵抗−ｒ_ｉ、および、分岐導体８４０ａ、ｂ、ｃとコンデンサ８０２、バラクター８０７及びフレーム復帰脚８０８、８１０の自己インダクタンスをもつ接点８４０ｄの間の中央導体脚８４０の誘導成分Ｌｅｑに対応する。
【０１５３】
互いに入り組んだコンデンサ８０２及び結果的に短いセグメント６２０（１：４）及び８４０ａ：ｃのコンパクトな性質は、最小の寄生自己インダクタンス、ひいては、発振器性能に関して更に高い達成可能な同調周波数を提供する。
【０１５４】
多くの場合に、並列分岐導体および導体直列インダクタンスは、並列分岐導体および導体の合計した長さが容量的に一緒に結合された単一並列導体対に相当する場合のインダクタンスよりも小さいことを、並列多重導体８２０（１：４）に容量的に結合された並列分岐導体８４０ａ，ｂ、ｃに誘導性脚８４０を接合することによって示すことができる。
【０１５５】
増加した電力出力と低下した位相ノイズを得るために対応する多重ＦＥＴ端子の相互接続を可能にする多重導体端子パッド８１８を持つことは、互いに入り組んだコンデンサ８０２の更なる利点である。
【０１５６】
図１１に関して、本発明に従った共通ドレーン組み合わせコンデンサコプレーナ空洞共振器発振器の二重共振器実施形態９００が示される。
【０１５７】
第１及び第２コプレーナ空洞９０２ａと９０２ｂはコプレーナ導電性フレーム９０８内において画定される。既に述べたように、従来型プロセスによって、フレーム９０８は基板９１０上で堆積またはパターン化される。フレーム９０８は円形または概して矩形であっても差し支えなく、直交する反対側部９０８ｃ、ｄに接続される２つの反対端部９０８ａ、ｂを画定する。
【０１５８】
互いに入り組んだ第１及び第２コンデンサ９０４ａと９０４ｂは、それぞれ対称的に配置された空洞９０２ａ、ｂ内において、中心線Ｂの周りに対称的に配置される。
【０１５９】
空洞９０２ａ、ｂは、コンデンサ９０４ａ、ｂを囲むフレーム９０８の内周９１２ａ、ｂによってそれぞれ画定される。周９１２ａ、ｂは、有害容量性結合効果を最小限化するためにコンデンサ９０４ａ、ｂと充分に間隔を保って配置されるが、高い同調周波数を達成するために、上記の間隔は十分に限定される。コプレーナ空洞中心導体９１４は中心線Ｂの周りに対称的に配置された対面する縁９１４ａ、ｂを有する。これらの縁は同調空洞９０２ａ、ｂの周囲９１２ａ、ｂの一部を形成する。
【０１６０】
互いに入り組んだコンデンサ９０４ａと９０４ｂは、交互配置されたゲート導体セグメント９１９ａ、ｂ、ｃから間隔を保って交互配置されるコンデンサ導体セグメント９１７ａ、ｂを含む。
【０１６１】
第１コンデンサ９０４ａの中央コンデンサ導体９０６ａは接合部９１６ａにおいて分岐コンデンサ導体セグメント９１７ａ、ｂ内にフォーク様につきささる。セグメント９１７ａ、ｂはＦＥＴアレイ９２２に対して近付くように、かつバラクタ陽極接続部９２４に対して遠ざかるように伸延し、全体的に、交互配置された隣接ゲートコンデンサ導体セグメント９１９ａ、ｂ、ｃに対して平行に、かつこれらの間で均等に間隔を保って伸延する。
【０１６２】
ゲートコンデンサ導体セグメント９１９ａ、ｂ、ｃは、ゲート導体端子９１８ａ、ｂ、ｃの一方の端部において接続するように、ＦＥＴアレイ９２２に対して近付く方向に伸延する。セグメント９１９は、交互配置されたセグメント９１７の間において遠ざかる方向に伸延し、開回路端部において成端する。端子９１８ａ、ｂ、ｃは、フリップチップＦＥＴアレイ９２２の半分におけるＦＥＴ９２０ａ、ｂ、ｃのそれぞれのゲート端子９１８’ａ、ｂ、ｃ（図示せず）に接続される。
【０１６３】
バイアスは、バイアス電源（図示せず）からセグメント９１９の１つに配置されたパッドへの接続部によって、例えばセグメント９１９ａの遠位端部においてＦＥＴへ供給可能である。チップ上のゲートバイアス交差接続部９２１ａは３端子９１８ａ、ｂ、ｃへ接続する。各セグメントへの独立的な個別接続は、追加パッド及び接合ワイヤを用いることにより実施可能である。また、交差接続部９２１ａは、接続されたＦＥＴの間の異常モード発信の抑制を支援することが可能である。
【０１６４】
容量的に結合されたセグメント９１７とゲートセグメント９１９の交互配置シーケンスは互いに反対の近位端部と遠位端部において接続され、互いに入り組んだコンデンサ構造体を形成する。
【０１６５】
伸張寸法および隣接分岐セグメントとゲート導体セグメント９１９の間の間隔は、中央導体９０６ａ、ｂ内電流信号が各それぞれのＦＥＴへの大きさと位相が実質的に均等なゲート電流に容量的および電磁的に分割されるように選定される。
【０１６６】
第２コンデンサ９０４ｂはコンデンサ９０４ａの鏡像であり、導体９０６ｂから信号電をアレイ９２２のＦＥＴ９２０ｄ、ｅ、ｆへ大きさと位相を均等に分割する。
【０１６７】
ＦＥＴソース接続部９２３は、既に述べたような互いに入り組んだソース‐ドレーンコンデンサフィードバック回路構造体（図示せず）に対して、同調範囲全体に亙って発信を最適化するような最適量のソース‐ドレーンフィードバックキャパシタンスを加えるように作成される。
【０１６８】
ＦＥＴ９２０ａ，ｂ，ｃ，ｄ，ｅ，ｆのＦＥＴドレーン端子９３４ａ，ｂ，ｃ，ｄは、ＦＥＴのドレーンにおいて共通‐ドレーンＲＦ接地を形成するフレーム９０８の反対側部分９０８ｂに接続される。ゲート端子９１８とソース端子９２３の間に共通‐ドレーン９０８ｂを配置することは、当該共通点へ最小の寄生インダクタンス及びキャパシタンスを与えるように制御された仕方において、ゲート‐ドレーン及びゲート‐ソース回路に共通な信号電流を向けるように作用する。
【０１６９】
コンデンサ導体９０６ａ、ｂは、遠ざかる方向に伸延し、フリップ設置された同調バラクタ陽極９２４と接触するように接合する。導体９０６ａ、ｂは、バラクタ９２４を介してコンデンサ９０４ａ、ｂに結合し、フレーム９０８及び９１４を介して共通ドレーン導体９０８ｂへ復帰するように作用する。
【０１７０】
広い同調可能性を伴った高い共振Ｑを達成し、ＦＥＴアレイ９２２の負抵抗限度に適合するためには、共振器９００のインダクタンスが最小の分布キャパシタンス及び最小の導体抵抗を持たなければならない。コプレーナ空洞中央復帰導体９１４が狭すぎれば、ｒ_ｅに影響する抵抗はあまりに高くなる。導体９１４が広すぎれば、分布キャパシタンスはあまりに高くなる。導体９１４の幅は最良性能に関して最適化されなければならない。
【０１７１】
フレーム９０８内の一方の側部９０８から伸延する導電性のタブ９２６はバラクタ９３５の導電性電極層９３０に接続される。もう一方のバラクタ電極層９２４に接続されたＲＦチョーク９３２は、外部電源（図示せず）からバラクタ調整用バイアス電圧を供給する。
【０１７２】
図１１に関して、ダブル共振器９００は、バラクタ９２４とＦＥＴアレイ９２２の間の共振器９００の一部分全体に亙ってＦＥＴへのゲート電流が２つの並列同位相通路に分割されること、即ち、２つの導体９０６ａ、ｂによって２つのコンデンサ９０４ａ、ｂへ分割され、コプレーナ空洞フレーム９０８及びコプレーナ空洞中央導体９１４によって戻される以外は、図１０の単一共振器に類似の仕方において機能する。
【０１７３】
仮象的高電子移動性トランジスタ（ＰＨＥＭＴ：フェムト）を用いた本発明のコプレーナ共通‐ドレーン組み合わせコンデンサデュアルコプレーナ空洞発振器は、発信器中心周波数からの偏位周波数１００ｋＨｚにおける１ヘルツ当たり約７６ｄＢｃ（キャリヤ以下デシベル）よりも良好な位相ノイズを持ち、中心周波約４０ＧＨｚにおいて２ＧＨｚより大きい同調範囲を達成できることを実測結果が示している。ＰＨＥＭＴのゲート長さは約０．１５ミクロン、全ゲート幅は約９００ミクロンである。ＰＨＥＭＴは、セル当たり２つのゲートフィンガを備えた６個のセルに分割され、各セルはそれ自体のゲートパッド及びそれ自体のソースパッドを備え、ソース／ドレーンは一連のパッド７個を備え、各セル対の間に１つのソースパッドが配置され、アレイの各端部上にソースパッド１個が配置される。ソース、ドレーン、及び、ゲートパッドは、直径約２ミルであって、フリップチップバウンディングに対して充分な大きさであるように構成される。
【０１７４】
最近提出され、引用によってここに組み込み済みの特許出願Ｓ／Ｎ０８／５５５，７７７に記載されているように、このＰＨＥＭＴは、発振器を形成するために、静電バリヤバラクタによって同調された共振器と組合わされた。
【０１７５】
本発明の一代替実施形態において、適当な導体被覆およびパターンニング能力があれば、互いに入り組んだコプレーナコンデンサ９０４ａ、ｂ及びコプレーナ空洞９０８は、ＦＥＴアレイ９２２の表面上に配置可能であることに注目されたい。コンデンサ９０４及びコプレーナ空洞９０８をＧａＡｓ ＦＥＴ集積回路の表面上に置くことは、同じ周波、及び／又は、更に高い使用周波数における更に小さい発振回路に帰着するはずである。改良された性能はＧａＡｓの更に高い誘電率、および、ＦＥＴとコンデンサ／平坦空洞の間の幾らかの接合接続部（例えば、ボール又はバンプ）の排除を伴い、ＧａＡｓがチップ上でパターン化されるときにその結果として得られるコンデンサの寄生性低下に起因する。
【０１７６】
コンデンサ９０４ａ、ｂは、互いに入り組んだ回路の代りに金属絶縁体‐金属（ＭＩＭ）構造によって実現可能である。ソース‐ドレーンコンデンサは、ＦＥＴチップ上に配置されるか、及び／又は、ＭＩＭコンデンサとして作成されることも可能である。本発明に従った代替発振器を実現するために、例えば、誘電子、コンデンサ、多重ダイオード、等のような他のフリップ取り付けされたコンポネントを基板に取付けることが可能である。
【０１７７】
例えば、２極式トランジスタ、ヘテロジャンクションランジスタ、電界効果トランジスタ、２極式トランジスタ、共振トンネルトランジスタ、実空間伝達デバイス、透磁性ベーストランジスタ、ソリッドステート３極管、真空３極管、被制御電子雪崩３極管デバイス、および、超伝導３極管デバイスなどの他のアクティブデバイスが本発明の代替実施形態に使用可能である。例えば、Ｇｕｎｎダイオード、トンネルダイオード等のような２端子デバイスは、フィードバック回路なしに、本発明の実施形態に使用可能であることも意図される。
【０１７８】
以上の記述は単なる例示に過ぎず、開示されている本発明を限定するものでないことが本発明に従って理解されるはずである。本発明の範囲および趣旨内において、本発明の各種エレメントのサイズ、形状と外観、および、製造方法を改変すること、または、種々エレメントを包含すること、または、除外することが可能であることが理解されるはずである。従って、本発明は、ここに記載される特許請求の範囲のみに限定されるべきである。
【図面の簡単な説明】
本発明の目的および利点を更に理解するために、同等の部品には同等の参照番号を付記した添付図面と共に以下の詳細な記述を参照されたい。
【図１】 本発明に従った基本的なコプレーナ共通‐ドレーン発振回路の簡素化された平面図である。
【図２】 基本的なコプレーナ共通‐ドレーン発振回路の他の実施例の平面図である。
【図３】 本発明に従った共通‐ドレーン発振器コプレーナ回路アレイ内において接続されたアクティブデバイス対の平面図である。
【図４】 本発明に従い、組合わされたセル発振回路アレイ５０の一実施形態を例示する図である。
【図５】 本発明に従いコプレーナ共通‐ドレーン発振器アレイの一代替例を示す図である。
【図６】 本発明に従いコプレーナ共通‐ドレーン発振器アレイの更に別の一代替実施形態を示す図である。
【図７】 本発明に従いＲＦ開回路成端ゲート‐ドレーン共振器を備えた共通‐ドレーン発振回路アレイの一替実施形態を示す図である。
【図８】 本発明に従いＲＦ短回路成端ゲート‐ドレーン共振器を備えた共通‐ドレーン発振回路アレイの一実施形態を示す図である。
【図９】 図１０のゲート‐ドレーン共振器回路の等価回路の概略図である。
【図１０】 本発明に従った共通‐ドレーン発振器の一実施形態の互いに入り組んだコンデンサコプレーナ空洞共振器の平面図である。
【図１１】 本発明に従った共通‐ドレーン入り組みコンデンサコプレーナ空洞共振器発振器のダブル共振器の一実施形態を示す図である。

Claims (14)

1. 接続領域（２４ａ）を備えた絶縁基板表面（２２ａ）と、
   前記表面上に取り付けられた接地導体と第１、第２、および第３のコプレーナ導体（３２、３４、３０）とを有し、各コプレーナ導体が前記接続領域内に伸延する近位部分（３２ａ、３４ａ、３０ａ）を備え、前記第１および第２のコプレーナ導体（３２、３４）が前記接続領域から異なる方向に伸延するそれぞれの遠位部分（３２ｂ、３４ｂ）を備え、前記第３のコプレーナ導体（３０）が前記接続領域からそれぞれ前記第１のコプレーナ導体の遠位部分（３２ｂ）に隣接して伸延する第１遠位部分（３０ｂ）および前記第２のコプレーナ導体の前記遠位部分（３４ｂ）に隣接して伸延する第２遠位部分（３０ｃ）を備え、前記第３のコプレーナ導体の前記第１および第２遠位部分（３０ｂ、３０ｃ）が前記接地導体と隔離され、
   入力信号制御端子（３６）と反転出力信号搬送端子（３８）と非反転出力信号搬送端子（４０）とを備えた少なくとも１つのアクティブデバイス（２６）を有し、前記出力信号搬送端子における信号が前記入力信号制御端子における入力信号に依存し、
   前記アクティブデバイスは、前記入力信号制御端子（３６）が前記第１のコプレーナ導体（３２）に結合され、前記非反転出力信号搬送端子（４０）が前記第２のコプレーナ導体（３４）に結合され、前記反転出力信号搬送端子（３８）が前記第３のコプレーナ導体（３０）に結合されて前記接続領域内に配置され、
   前記第１のコプレーナ導体の遠位端部（３２ｂ）および前記第３のコプレーナ導体の一方の遠位端部（３０ｂ）は共振回路（４２）に接続され、
   前記第２のコプレーナ導体（３４ｂ）の遠位端部および前記第３のコプレーナ導体の一方の遠位端部（３０ｃ）はフィードバック回路（４４）に接続されるミリメートル波およびマイクロ波のコプレーナ発振回路構造。
2. 前記第１のコプレーナ導体（３２）及び前記第２のコプレーナ導体（３４）が、両者共に前記第３のコプレーナ導体（３０）の前記第１および第２遠位部分（３０ｂ、３０ｃ）の同じ側に伸延される請求項１に記載のミリメートル波およびマイクロ波のコプレーナ発振回路構造。
3. 前記第１のコプレーナ導体（３２）と前記第２のコプレーナ導体（３４）が、前記第３のコプレーナ導体（３０）を挟んで互いに反対側に伸延され、それによって前記第３のコプレーナ導体が、前記入力信号制御端子（３６）と前記非反転出力信号搬送端子（４０）の間を通過する部分を有する請求項１に記載のミリメートル波およびマイクロ波のコプレーナ発振回路構造。
4. 更に、前記表面（２２ａ）上に取り付けられた第４のコプレーナ導体（３０’）を有し、前記第４のコプレーナ導体が前記接続領域（２４ａ）内に伸延する近位部分（３０ａ’）を備え、前記第４のコプレーナ導体が前記接続領域から異なる方向に伸延するそれぞれの第３及び第４遠位部分（３０ｂ’、３０ｃ’）を備え、前記第４のコプレーナ導体が前記第１のコプレーナ導体の遠位部分（３４ｂ）に隣接して伸延する前記第３遠位部分（３０ｂ’）および前記第２のコプレーナ導体の前記遠位部分（３２ｂ）に隣接して伸延する前記第４遠位部分（３０ｃ’）を備え、
   第２入力信号制御端子（３６）と第２反転出力信号搬送端子（３９）と第２非反転出力信号搬送端子（４０）とを備えた第２アクティブデバイス（２８）有し、前記第２入力信号制御端子における信号が前記第２出力信号搬送端子における前記信号に依存し、前記第２入力信号制御端子（３６）が前記第１のコプレーナ導体（３２）に結合され、前記第２非反転出力信号搬送端子（４０）が前記第２のコプレーナ導体（３４）に結合され、前記第２反転出力信号搬送端子（３９）が前記第４のコプレーナ導体（３０’）に結合される請求項１に記載のミリメートル波およびマイクロ波のコプレーナ発振回路構造。
5. 前記第３および第４のコプレーナ導体（３０、３０’）が前記第１と第２のコプレーナ導体（３２、３４）の間を通過する他のコプレーナ導体（３０ｄ）によって接続される請求項４に記載のミリメートル波およびマイクロ波のコプレーナ発振回路構造。
6. 前記第４のコプレーナ導体（３０’）及び前記第３のコプレーナ導体（３０）が接続される請求項４に記載のミリメートル波およびマイクロ波のコプレーナ発振回路構造。
7. 前記第１のコプレーナ導体（３２）の一部および前記第３のコプレーナ導体（３０）の一方の遠位端部が共振回路（４２）の一部として構成される請求項１に記載のミリメートル波およびマイクロ波のコプレーナ発振回路構造。
8. 前記第２のコプレーナ導体（３４）の一部および前記第３のコプレーナ導体の一方の遠位端部（３０ｃ）が前記フィードバック回路（４４）の一部として構成される請求項１に記載のミリメートル波およびマイクロ波のコプレーナ発振回路構造。
9. 前記アクティブデバイスと、第１、第２および第 3 のコプレーナ導体と、前記共振回路（４２）と、前記フィードバック回路（４４）とにより、当該発振回路が構成される請求項１に記載のミリメートル波およびマイクロ波のコプレーナ発振回路構造。
10. 前記フィードバック回路（３０７）がコプレーナコンデンサ（３１２、３１６）を含む請求項８または９に記載のミリメートル波およびマイクロ波のコプレーナ発振回路構造。
11. 前記第１アクティブデバイス（２６）へ接続された前記コプレーナ導体（３０、３２、３４）が第１発振回路の部分を有し前記第２アクティブデバイス（２８）へ接続された前記コプレーナ導体（３０、３２、３４）が第２発振回路の部分を有する請求項４に記載のミリメートル波およびマイクロ波のコプレーナ発振回路構造。
12. 前記第１および第２発振回路の前記信号は、それらの発信回路が同調するように固定される請求項１１に記載のミリメートル波およびマイクロ波のコプレーナ発振回路構造。
13. 当該発振回路が共通ドレーン発振回路（２０）である請求項１に記載のミリメートル波およびマイクロ波のコプレーナ発振回路構造。
14. 前記共振回路またはフィードバック回路（４２、４４）が、コプレーナスロットライン回路、コプレーナウェーブガイド回路、コプレーナ伝送線回路、及び、コプレーナフィードバック回路によって構成されるグループから選定される請求項１に記載のミリメートル波およびマイクロ波のコプレーナ発振回路構造。

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