CN108539005A - 约瑟夫森结阵列及共面波导结构 - Google Patents

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Abstract

本申请提供一种约瑟夫森结阵列及共面波导结构。所述第一结堆栈和所述第二结堆栈均为多层势垒结构，在垂直于所述第一电极方向形成多堆栈约瑟夫森结。所述多个第一电极间隔设置，一个所述第二电极将相邻的两个所述结堆栈对中的所述第一结堆栈和所述第二结堆栈电连接，形成多堆栈约瑟夫森结不同方向的串联。所述约瑟夫森结阵列及共面波导结构在相同结数集成度条件下缓解了垂直方向上的约瑟夫森结堆栈数量的压力。通过约瑟夫森结在不同方向上的串联连接，所述约瑟夫森结阵列的分布散热的效果大大提高，大规模集成约瑟夫森结阵的大电流偏置工作范围不会受到限制，并且在制备角度有利于后续绝缘层的高质量覆盖，提高芯片成品率。

Description

约瑟夫森结阵列及共面波导结构
技术领域
本申请涉及集成超导约瑟夫森结阵电路，特别是涉及一种约瑟夫森结阵列及共面波导结构。
背景技术
在现代的电压计量工作中，利用的是交流约瑟夫森效应，即将特定频率的微波通过约瑟夫森结时在结的I-V曲线上可观察到量子化的夏皮罗电压台阶。对于约瑟夫森结阵，一个重要的考量是提高其输出电压。为了得到较高的输出电压，需要在串联电路中集成更多的约瑟夫森结。由于芯片尺寸的限制，串联的成千上万的约瑟夫森结需要在平面内多次180度回折排布。然而共面波导的每次180度回折都会带来附加的微波功率损耗，因此应该在芯片有限的长度内实现最多的约瑟夫森结集成以达到最少的180度回折次数。但是，传统的约瑟夫森结阵列结构中的结堆栈过于密集，导致产生的热在短时间不能散发，从而引起温度升高影响了约瑟夫森结阵列结构的大电流偏置工作范围。
发明内容
基于此，有必要针对传统约瑟夫森结阵列结构中堆栈数太多导致散热不良的问题，提供一种在共面波导单位长度内高集成度的约瑟夫森结阵列及共面波导结构。
本申请提供一种约瑟夫森结阵列包括多个第一电极、多个结堆栈对以及多个第二电极。所述多个第一电极间隔设置，每个所述第一电极包括相对的第一表面和第二表面。每个所述第一电极的第一表面设置有一个所述结堆栈对，每个所述结堆栈对包括一个第一结堆栈和一个与所述第一结堆栈间隔设置的第二结堆栈，所述第一结堆栈和所述第二结堆栈均为多层势垒结构。每个所述第二电极与所述第一电极间隔相对设置，所述结堆栈对设置于所述第一电极与所述第二电极之间，一个所述第二电极将相邻的两个所述结堆栈对中的所述第一结堆栈和所述第二结堆栈电连接。
在其中一个实施例中，所述第一结堆栈包括多个第一势垒层、多个第一中间电极以及第一上电极。每个所述第一中间电极设置于相邻两个所述第一势垒层之间。每个所述第一上电极设置于所述第一结堆栈远离所述第一表面的所述第一势垒层的表面。
在其中一个实施例中，所述第二结堆栈包括多个第二势垒层、多个第二中间电极以及第二上电极。每个所述第二中间电极设置于相邻两个所述第二势垒层之间。每个所述第二上电极设置于所述第二结堆栈远离所述第一表面的所述第二势垒层的表面。
在其中一个实施例中，一个所述第二电极将一个所述结堆栈对中的所述第一上电极与相邻的一个所述结堆栈对中的所述第二上电极电连接。
在其中一个实施例中，所述约瑟夫森结阵列还包括绝缘层。所述绝缘层设置于所述多个结堆栈对与所述多个第二电极之间。且所述绝缘层设置有多个开口，所述多个开口设置于所述多个第二电极与所述多个第一上电极以及所述多个第二上电极之间，用以电连接。
在其中一个实施例中，所述第一结堆栈与所述第二结堆栈结构相同。
在其中一个实施例中，所述多个第二电极为图案化电极。
在其中一个实施例中，一种共面波导结构，包括如上述任一实施例所述的约瑟夫森结阵列以及基板。所述约瑟夫森结阵列设置于所述基板。
在其中一个实施例中，所述共面波导结构还包括信号线以及两根地线。所述信号线设置于所述基板。所述两根地线设置于所述基板，且所述两根地线分别设置于所述信号线的两侧。
在其中一个实施例中，所述多个第一电极沿所述信号线方向间隔设置，所述多个第一电极垂直于所述信号线方向间隔设置。
本申请提供一种约瑟夫森结阵列及共面波导结构。所述第一结堆栈和所述第二结堆栈均为多层势垒结构，在垂直于所述第一电极方向形成多堆栈约瑟夫森结。同时，所述多个第一电极间隔设置，一个所述第二电极将相邻的两个所述结堆栈对中的所述第一结堆栈和所述第二结堆栈电连接，形成多堆栈约瑟夫森结不同方向的串联。所述约瑟夫森结阵列降低了相同结数集成度条件下，缓解了垂直方向上的堆栈约瑟夫森结数的压力。通过约瑟夫森结在不同方向上的串联连接，所述约瑟夫森结阵列的分布散热的效果大大提高。并且，约瑟夫森结附近环境温度升高现象不明显，大规模集成约瑟夫森结阵的大电流偏置工作范围不会受到限制，有利于后续绝缘层的高质量覆盖，提高芯片成品率。
附图说明
图1为本申请提供的约瑟夫森结阵列及共面波导结构示意图；
图2为本申请提供的约瑟夫森结阵列及共面波导结构剖面结构图；
图3为本申请提供的约瑟夫森结阵列的结堆栈对的剖面结构图；
图4为本申请提供的约瑟夫森结阵列的绝缘层的剖面结构图；
图5为本申请提供的约瑟夫森结阵列的上电极与第二电极的电极连接示意图；
图6为本申请提供的共面波导的基板结构示意图。
附图标记说明
约瑟夫森结阵列100、多个第一电极10、第一表面110、第二表面120、多个结堆栈对20、第一结堆栈210、多个第一势垒层211、多个第一中间电极212、第一上电极213、第二结堆栈220、多个第二势垒层221、多个第二中间电极222、第二上电极223、绝缘层30、开口310、多个第二电极40、基板50、信号线60、两根地线70。
具体实施方式
为了使本申请的目的、技术方案及优点更加清楚明白，以下通过实施例，并结合附图，对本申请进行进一步详细说明。应当理解，此处所描述的具体实施例仅用以解释本申请，并不用于限定本申请。
本申请提供一种约瑟夫森结阵列100包括多个第一电极10、多个结堆栈对20以及多个第二电极40。所述多个第一电极10间隔设置，每个所述第一电极10包括相对的第一表面110和第二表面120。每个所述第一电极10的第一表面110设置有一个所述结堆栈对20。每个所述结堆栈对20包括一个第一结堆栈210和一个与所述第一结堆栈210间隔设置的第二结堆栈220。所述第一结堆栈210和所述第二结堆栈220均为多层势垒结构，包括多层约瑟夫森结。每个所述第二电极40与所述第一电极10间隔相对设置，所述结堆栈对20设置于所述第一电极10与所述第二电极40之间。一个所述第二电极40将相邻的两个所述结堆栈对20中的所述第一结堆栈210和所述第二结堆栈220电连接。
所述第一结堆栈210和所述第二结堆栈220均为多层势垒结构，在垂直于所述第一电极10方向形成多堆栈约瑟夫森结。同时，所述多个第一电极10间隔设置，一个所述第二电极40将相邻的两个所述结堆栈对20中的所述第一结堆栈210和所述第二结堆栈220电连接，形成多堆栈约瑟夫森结不同方向的串联。所述约瑟夫森结阵列100降低了相同结数集成度条件下，缓解了垂直于所述第一电极10方向的堆栈约瑟夫森结数的压力。
通过约瑟夫森结在不同方向上的串联连接，所述约瑟夫森结阵列100的分布散热的效果大大提高。并且，约瑟夫森结附近环境温度升高现象不明显，大规模集成约瑟夫森结阵的大电流偏置工作范围不会受到限制，有利于后续绝缘层的高质量覆盖，提高芯片成品率。
在一个实施例中，所述第一结堆栈210包括多个第一势垒层211、多个第一中间电极212以及第一上电极213。每个所述第一中间电极212设置于相邻两个所述第一势垒层211之间。每个所述第一上电极213设置于所述第一结堆栈210远离所述第一表面110的所述第一势垒层211的表面。
在一个实施例中，所述第二结堆栈220包括多个第二势垒层221、多个第二中间电极222以及第二上电极223。每个所述第二中间电极222设置于相邻两个所述第二势垒层221之间。每个所述第二上电极223设置于所述第二结堆栈220远离所述第一表面110的所述第二势垒层221的表面。
在一个实施例中，所述第一结堆栈210与所述第二结堆栈220结构相同，均为多层Nb/NbSi/Nb约瑟夫森结组成。也就是说所述多个第一势垒层211与所述多个第二势垒层221相同，均为NbSi。所述多个第一中间电极212与所述多个第二中间电极222相同，均为Nb。所述多个第一上电极213与所述多个第二上电极223相同，均为Nb。
每个所述第一电极10的第一表面110设置有一个所述结堆栈对20。每个所述结堆栈对20包括一个第一结堆栈210和一个与所述第一结堆栈210间隔设置的第二结堆栈220。所述第一结堆栈210与所述第二结堆栈220通过所述第一电极10电连。同时，所述第一结堆栈210与所述第二结堆栈220通过多个势垒层、中间电极以及上电极形成垂直于所述第一电极10方向上的多个约瑟夫森结的串联。并且，通过所述第二电极40，将相邻的两个所述结堆栈对20串联起来，所述第一电极10与所述第二电极40的连接位置错开一个结堆栈，从而将整个约瑟夫森结阵列100串联起来。在实际应用过程中，所述约瑟夫森结阵列100集成越多的约瑟夫森结意味着更大的输出电压，更加有利于实际应用。同时，所述约瑟夫森结阵列100缓解了垂直于所述第一电极10的所述第一表面110方向的堆栈约瑟夫森结数的压力，不会形成较大幅度的台阶，有利于后续绝缘层的高质量覆盖。
在一个实施例中，一个所述第二电极40将一个所述结堆栈对20中的所述第一上电极213与相邻的一个所述结堆栈对20中的所述第二上电极223电连接。通过所述第二电极40分别与所述第一上电极213和所述第二上电极223电连接，实现了，相邻的两个结堆栈对20的电连接，实现了所述多个结堆栈对20的串联。
在一个实施例中，所述约瑟夫森结阵列100还包括绝缘层30。所述绝缘层30设置于所述多个结堆栈对20与所述多个第二电极40之间。所述绝缘层30设置有多个开口310。所述多个开口310设置于所述多个第二电极40与所述多个第一上电极213以及所述多个第二上电极223之间，用以电连接。所述绝缘层30在每个结堆栈的上方设置有开口310，便于相邻的两个所述结堆栈对20之间再互相电连接，并且每个所述第二电极40与每个所述第一电极10的相对位置错开一个结堆栈，这样整个链路能够串联起来。
在一个实施例中，所述多个第二电极40为图案化电极。一个所述结堆栈对20中的所述第二结堆栈220与相邻的一个所述结堆栈对20中的所述第一结堆栈210电连接，将整个链路能够串联起来，形成曲折类型的折线，形成图案化电极。
在一个实施例中，一种共面波导结构包括上述任一实施例中所述的约瑟夫森结阵列100以及基板50。所述约瑟夫森结阵列100设置于所述基板50。所述多个第一电极10的第二表面120直接与所述基板50接触，直接设置于所述基板50的表面。
在一个实施例中，所述共面波导结构还包括信号线60以及两根地线70。所述信号线60设置于所述基板50。所述两根地线70设置于所述基板50，且所述两根地线70分别设置于所述信号线60的两侧。在所述基板50上连续制作(如磁控溅射的方法)所述多个第一电极10，所述多个势垒层、所述中间电极以及所述上电极的超导薄膜结构。光刻约瑟夫森结图形，刻蚀形成约瑟夫森结堆栈。然后，光刻所述多个第一电极10图形，刻蚀形成所述多个第一电极10。其次，沉积绝缘层，使用PECVD沉积SiO2。再次，光刻形成连线通孔图案，刻蚀形成连线通孔。最后，制作连线层超导薄膜，光刻形成连线图案，刻蚀形成连线。
在一个实施例中，所述多个第一电极10沿所述信号线60方向间隔设置，所述多个第一电极10垂直于所述信号线60方向间隔设置。在所述信号线60内沿CPW横向串联的同时，所述多个结堆栈对20沿CPW纵向也串联，在同等CPW长度的条件下可大大提高集成度。所述两根地线70的结构可以在所述多个第一电极10或者所述多个第二电极40中实现。采用在所述信号线60内横向多个约瑟夫森结并行排列串联的方法，提高了所述约瑟夫森结阵列100在平面波导单位长度内的集成度。同时，通过所述约瑟夫森结阵列100避免了垂直方向过度多结堆栈排列，缓解了约瑟夫森结附近环境温度升高导致结阵的大电流偏置工作范围受限制的问题，也有利于后续所述绝缘层30的高质量覆盖，提高了芯片成品率。
以上所述实施例的各技术特征可以进行任意的组合，为使描述简洁，未对上述实施例中的各个技术特征所有可能的组合都进行描述，然而，只要这些技术特征的组合不存在矛盾，都应当认为是本说明书记载的范围。
以上所述实施例仅表达了本申请的几种实施方式，其描述较为具体和详细，但并不能因此而理解为对本申请专利范围的限制。应当指出的是，对于本领域的普通技术人员来说，在不脱离本申请构思的前提下，还可以做出若干变形和改进，这些都属于本申请的保护范围。因此，本申请专利的保护范围应以所附权利要求为准。

Claims (10)

1.一种约瑟夫森结阵列(100)，其特征在于，包括：
多个第一电极(10)，所述多个第一电极(10)间隔设置，每个所述第一电极(10)包括相对的第一表面(110)和第二表面(120)；
多个结堆栈对(20)，每个所述第一电极(10)的第一表面(110)设置有一个所述结堆栈对(20)，每个所述结堆栈对(20)包括一个第一结堆栈(210)和一个与所述第一结堆栈(210)间隔设置的第二结堆栈(220)，所述第一结堆栈(210)和所述第二结堆栈(220)均为多层势垒结构；以及
多个第二电极(40)，每个所述第二电极(40)与所述第一电极(10)间隔相对设置，所述结堆栈对(20)设置于所述第一电极(10)与所述第二电极(40)之间，一个所述第二电极(40)将相邻的两个所述结堆栈对(20)中的所述第一结堆栈(210)和所述第二结堆栈(220)电连接。
2.如权利要求1所述的约瑟夫森结阵列(100)，其特征在于，所述第一结堆栈(210)包括：
多个第一势垒层(211)；
多个第一中间电极(212)，每个所述第一中间电极(212)设置于相邻两个所述第一势垒层(211)之间；以及
第一上电极(213)，每个所述第一上电极(213)设置于所述第一结堆栈(210)远离所述第一表面(110)的所述第一势垒层(211)的表面。
3.如权利要求1所述的约瑟夫森结阵列(100)，其特征在于，所述第二结堆栈(220)包括：
多个第二势垒层(221)；
多个第二中间电极(222)，每个所述第二中间电极(222)设置于相邻两个所述第二势垒层(221)之间；以及
第二上电极(223)，每个所述第二上电极(223)设置于所述第二结堆栈(220)远离所述第一表面(110)的所述第二势垒层(221)的表面。
4.如权利要求2或3所述的约瑟夫森结阵列(100)，其特征在于，一个所述第二电极(40)将一个所述结堆栈对(20)中的所述第一上电极(213)与相邻的一个所述结堆栈对(20)中的所述第二上电极(223)电连接。
5.如权利要求4所述的约瑟夫森结阵列(100)，其特征在于，所述约瑟夫森结阵列(100)还包括：
绝缘层(30)，设置于所述多个结堆栈对(20)与所述多个第二电极(40)之间，且所述绝缘层(30)设置有多个开口(310)，所述多个开口(310)设置于所述多个第二电极(40)与所述多个第一上电极(213)以及所述多个第二上电极(223)之间，用以电连接。
6.如权利要求5所述的约瑟夫森结阵列(100)，其特征在于，所述第一结堆栈(210)与所述第二结堆栈(220)结构相同。
7.如权利要求1所述的约瑟夫森结阵列(100)，其特征在于，所述多个第二电极(40)为图案化电极。
8.一种共面波导结构，其特征在于，包括如权利要求1-4任一所述的约瑟夫森结阵列(100)以及基板(50)，所述约瑟夫森结阵列(100)设置于所述基板(50)。
9.如权利要求8所述的共面波导结构，其特征在于，还包括：
信号线(60)，设置于所述基板(50)；以及
两根地线(70)，设置于所述基板(50)，且所述两根地线(70)分别设置于所述信号线(60)的两侧。
10.如权利要求9所述的共面波导结构，其特征在于，所述多个第一电极(10)沿所述信号线(60)方向间隔设置，所述多个第一电极(10)垂直于所述信号线(60)方向间隔设置。
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