JP4082355B2 - 電流制限回路 - Google Patents
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circuit)上に搭載した構成とされており、入力端子Tin、出力端子Tout、接地端子Tgndを有する。入力端子Tinには、直流電源2及びコンデンサC1が並列に接続されており、直流電源2から電源電圧VDDが印加される。電源電圧VDDは、コンデンサC1によりリプルが除去される。出力端子Toutには、負荷RL及びコンデンサC2が並列に接続されており、コンデンサC2によりリプルが除去された出力電圧Voutが負荷RLに印加される。また、接地端子Tgndは接地される。
図1は本発明の一実施例の回路構成図を示す。同図中、図5と同一構成部分には同一符号を付し、その説明は省略する。
図2は電流制限回路113の動作説明図を示す。
図3は本発明の第2実施例の回路構成図を示す。同図中、図1、図5と同一構成部分には同一符号を付し、その説明は省略する。
図4は本発明の第3実施例の回路構成図を示す。同図中、図1、図5と同一構成部分には同一符号を付し、その説明は省略する。
113、213、313 電流制限回路
M13、M14、M15、M21〜M24 トランジスタ、R21〜R24 抵抗
11 誤差アンプ
12 基準電圧源
M1、M2 トランジスタ
R1、R2、R3 抵抗
2 直流電源
RL 負荷
C1、C2 コンデンサ
Claims (4)
- 入出力間に接続されたスイッチング素子を制御することにより出力電流を制限する電流制限回路において、
ゲートが前記スイッチング素子のゲートに接続され、ソースに入力電圧が印加され、ドレインから前記スイッチング素子のゲート電位に応じた電流を出力する第1のトランジスタと、
前記第1のトランジスタのドレインにドレイン及びゲートが接続され、ソースが基底電位とされた第2のトランジスタと、
ゲートが前記第1のトランジスタのドレイン及び前記第2のトランジスタのドレイン並びにゲートに接続され、ソースが前記スイッチング素子のドレインに接続され、ドレインから前記出力電流を出力する第3のトランジスタと、
前記第3トランジスタから出力される前記出力電流に応じて前記スイッチング素子のゲート電位を制御する制御回路とを有することを特徴とする電流制限回路。 - 前記基底電位は、接地電位であることを特徴とする請求項1記載の電流制限回路。
- 前記制御回路は、基準電圧を生成する基準電圧源と、
前記制御回路は、基準電圧を生成する基準電圧源と、前記基準電圧と前記出力電圧に応じた電圧との差に応じた信号を前記スイッチング素子のゲートに出力する誤差アンプと、
一端に入力電圧が印加された第1及び第2の抵抗と、
ドレイン及びゲートが前記第3のトランジスタのドレインに接続されるとともに、前記第1の抵抗の他端に接続され、ソースに入力電圧が印加された第4のトランジスタと、
ゲートが前記第3のトランジスタのドレイン及び前記第4のトランジスタのドレイン及びゲートに接続されるとともに、前記第1の抵抗の他端に接続され、ソースが前記第2の抵抗の他端に接続され、ドレインから制御電流を出力する第5のトランジスタと、
前記第5のトランジスタのドレインから出力される前記制御電流に応じて前記誤差アンプの出力を制御する回路とを有することを特徴とする請求項1又は2記載の電流制限回路。 - 前記出力電流が所定値を超えたときに、前記スイッチング素子のゲート電位をクランプするクランプ回路を有することを特徴とする請求項1乃至3のいずれか一項記載の電流制限回路。
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