JP4052434B2

JP4052434B2 - Multilayer substrate and manufacturing method thereof

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Publication number: JP4052434B2
Application number: JP2002026228A
Authority: JP
Inventors: 隆楫野; 由美子尾崎; 稔高谷
Original assignee: TDK Corp
Current assignee: TDK Corp
Priority date: 2001-02-05
Filing date: 2002-02-04
Publication date: 2008-02-27
Anticipated expiration: 2022-02-04
Also published as: JP2002305379A

Description

【０００１】
【発明の属する技術分野】
本発明は、高周波回路に用いる多層基板に係り、とくにコイル等の電子部品素子を内蔵可能な薄型で高密度化に適した多層基板及びその製造方法に関する。
【０００２】
【従来の技術】
従来、高密度多層基板は所謂ビルドアップ工法によって作られていた（この詳細については、例えば「ビルドアップ配線板入門」（塚田裕著、日刊工業社）を参照）。
【０００３】
一般的なビルドアップ工法の概略を図７に示す。すなわち、図７（Ａ）のように、厚いガラス・エポキシ基板（例えばＦＲ４基板）３０の両面に導体（銅箔）３１を形成したものにドリル加工によってスルーホール３２を形成し、同図（Ｂ）のようにスルーホールめっき工程にてスルーホール３２内面を含む導体層３３をめっきで施し、その後同図（Ｃ）のようにレジストパターン形成工程にて所定のレジストパターン３４を形成する。それから、図７（Ｄ）のエッチング工程にてレジストパターンで覆われていない導体（銅箔）３１及び導体層３３を除去し、さらにレジストを除去することで所定パターンのコア導体層３３ａとする。その後、図７（Ｅ）のスルーホール穴埋め工程にてスルーホール３２を樹脂３５で埋め、さらに同図（Ｆ）の研磨工程でスルーホール３２からはみ出した樹脂３５を研磨で取り除き、これをベースにして両面にビルドアップ層を形成してゆく。すなわち、図７（Ｇ）の絶縁層形成工程にて層間絶縁層３６を形成し、その上に導体層を形成する工程を必要な層数だけ繰り返す。
【０００４】
なお、ＦＲ４基板では通常肉厚は０.３mm程度であり、ドリルによる穴開けは０.３mm以上の径となり、従って、図７（Ｄ）で形成されたスルーホール３２周辺のランド径は０.５mm以上となる。また、サブトラクティブ法で形成されるコア導体層３３ａの高さは２０μｍ以下となるのが普通である。
【０００５】
【発明が解決しようとする課題】
ところで、図７の一般的なビルドアップ工法では、下記のような不具合がある。
【０００６】
（１）ＦＲ４基板が厚く、これに伴い多層基板全体が厚くなる。また前記基板を薄くするとスルーホールのアスペクト比が落ちて樹脂の注入が困難になり（アスペクト比が低くなると樹脂垂れの問題が発生するため）、また研磨工程が難しくなる。すなわち、研磨では基板に大きな力がかかるが、基板が薄いと機械的強度が不十分で歩留まりの低下を招く。
【０００７】
（２）ＦＲ４基板が厚く、スルーホールの穴開けは機械的ドリルで行われるが、通常直径が０.３mmを越え、配線の高密度化の妨げになる。
【０００８】
（３）ドリルでの穴開けはレーザーに比べて量産性に劣る
【０００９】
（４）スルーホールの穴埋め工程が煩雑であり、量産性が低下する。
【００１０】
（５）ベース層（図７（Ｆ）の構造体）での配線、つまりコア導体層はサブトラクティブ法で形成されるので、配線密度が低い。銅箔を薄くすると配線の密度は上がるが配線抵抗が増える。通常ベース層は電源層に利用される場合が多く、この場合配線を流れる電流値が大きいので損失が増大し好ましくない。
【００１１】
本発明は、上記の点に鑑み、全体を薄くでき、全ての導体層を高密度に形成でき、量産性に優れた多層基板及びその製造方法を提供することを目的とする。
【００１２】
本発明のその他の目的や新規な特徴は後述の実施の形態において明らかにする。
【００１３】
【課題を解決するための手段】
上記目的を達成するために、本願請求項１の発明に係る多層基板は、絶縁基板の両側にコア導体層を形成してなるベース層の両側に層間絶縁樹脂層を介して非コア導体層を１層以上形成した構成において、
前記絶縁基板に前記コア導体層の厚さの２倍以下の直径のスルーホールが形成され、該スルーホールが前記コア導体層と同じ金属で埋まっており、
前記コア導体層及びその両側の前記非コア導体層に渡りヘリカル構造の高周波コイルが１個以上形成されており、かつ前記ベース層の一方の側の非コア導体層の層数と、他方の側の非コア導体層の層数との差が１を越えないことを特徴としている。
【００１４】
本願請求項２の発明に係る多層基板は、請求項１において、前記コア導体層の厚さが１０μｍ以上で３００μｍ以下、前記スルーホール直径が２０μｍ以上で６００μｍ以下であることを特徴としている。
【００１５】
本願請求項３の発明に係る多層基板は、請求項１又は２において、前記絶縁基板の厚さが０.２mm以下であることを特徴としている。
【００１７】
本願請求項４の発明に係る多層基板は、請求項１，２又は３において、周波数１ＧＨｚにおける前記層間絶縁樹脂層のＱが２００以上で、比誘電率が３以下であることを特徴としている。
【００１８】
本願請求項５の発明に係る多層基板は、請求項１，２，３又は４において、前記絶縁基板がビニルベンジルであることを特徴としている。
【００１９】
本願請求項６の発明に係る多層基板は、請求項１，２，３，４又は５において、前記層間絶縁樹脂層がビニルベンジルであることを特徴としている。
【００２１】
本願請求項７の発明に係る多層基板は、請求項１，２，３，４，５又は６において、前記コア導体層及び非コア導体層における導体パターンのアスペクト比が０.５以上で、導体間のアスペクト比が２以下であることを特徴としている。
【００２２】
本願請求項８の発明に係る多層基板の製造方法は、絶縁基板の両側にコア導体層を形成してベース層を形成し、該ベース層の両側に層間絶縁樹脂層を介して非コア導体層を１層以上形成する場合において、
前記コア導体層を作製する工程が、前記絶縁基板にレーザー加工によるスルーホールを形成する穴開け工程と、
前記絶縁基板両面及び前記スルーホール内面に、めっき用下地導体層を形成する下地導体層形成工程と、
前記下地導体層上にレジストを設け、導体パターンに対応させて前記下地導体層を露出させた後、電気めっきにより電気めっき導体層を形成しかつ当該電気めっき導体層で前記スルーホールを埋める電気めっき工程と、
前記レジストを除去後、前記めっき用下地導体層の不要部分を除去する下地導体層除去工程とを備え、
前記コア導体層を作製する工程の後で、前記ベース層の一方の側の非コア導体層の層数と、他方の側の非コア導体層の層数との差が１を越えないように前記非コア導体層を作成する工程を行い、
前記コア導体層及びその両側の前記非コア導体層に渡りヘリカル構造の高周波コイルを１個以上形成することを特徴としている。
【００２３】
本願請求項９の発明に係る多層基板の製造方法は、請求項８において、前記非コア導体層を作製する工程が、前記層間絶縁樹脂層に次の下地導体層を形成する工程と、前記次の下地導体層上にレジストを設け、導体パターンに対応させて前記次の下地導体層を露出させた後、電気めっきにより次の電気めっき導体層を形成する工程と、前記レジストを除去後、前記次の下地導体層の不要部分を除去する工程とを備えたことを特徴としている。
【００２４】
本願請求項１０の発明に係る多層基板の製造方法は、請求項９において、前記層間絶縁樹脂層にビアホールが形成されており、該ビアホールが前記次の電気めっき導体層により埋められていることを特徴としている。
【００２５】
【発明の実施の形態】
以下、本発明に係る多層基板及びその製造方法の実施の形態を図面に従って説明する。
【００２６】
図１で本発明の実施の形態を説明する。この図１において、１は厚さ０.２mm以下で、さらに好ましくは１００μｍ以下の絶縁基板であり、これに図１（Ａ）の穴開け工程においてレーザー加工により１００μｍ以下のスルーホール２を形成する。なお、絶縁基板１の厚さを０.２mm以下とするのは、基板厚みが薄い方が後述のコア導体層形成時のスルーホールの穴埋め処理が容易となるからであり、厚さ０.２mmを超えるとスルーホールのアスペクト比が大きくなり穴埋め処理が難しくなるし、多層基板全体の厚みの増大を招くので好ましくない。
【００２７】
次に図１（Ｂ）の下地導体層形成工程で、絶縁基板１両面及びスルーホール２内面に、銅等の良導電性金属の無電解めっきにより、５μｍ以下のめっき用下地導体層３を形成する。
【００２８】
その後、図１（Ｃ）の電気めっき工程において、基板１両側の下地導体層３の上に感光性レジストとしての光硬化性ドライフィルム４をラミネーターで貼り付け、ドライフィルム４に対してフォトリソグラフィーの手法を用いて平行露光機で露光、現像し、コア導体層の導体パターンを溝部として作製し、ドライフィルム４の溝部に電気めっきとしての硫酸銅めっきで厚さ１００μｍ程度の電気めっき導体層５を形成する。なお、レジスト露光に際して平行露光機とするのは、これが平行光線をドライフィルム４に垂直に照射でき、散乱光による場合に比べ細幅で側面が垂直に近い溝をパターニングできるからである。また、前記電気めっき導体層５はドライフィルム４の溝部の深さよりも肉厚が多少大きくなるようにめっき処理してもよい。光硬化性ドライフィルムとしては、東京応化社製Ｐ８０１０を用いることができる。
【００２９】
図１（Ｄ）のめっき下地層除去工程では、ドライフィルム４を剥離、除去し、下地導体層３を露出させた後、全体をウェットエッチングでエッチング処理して下地導体層３の不要部分を除去し、絶縁基板１の両面に所定パターンで高さ１００μｍ程度のコア導体層６（下地導体層３の上に電気めっき導体層５が積層されたもの）を作製する。ウェットエッチング液としては、例えば過硫酸ソーダを用いることができる。
【００３０】
なお、スルーホール２の内部は図１（Ｃ）の電気めっき工程において電気めっき導体層５で同時に埋めて塞ぐが、スルーホール２を埋める条件として、スルーホール２の直径が前記コア導体層６の厚さの２倍以下であることが必要である。例えば、図５（Ａ）のように貫通した穴が残っている場合は不良であり、図５（Ｂ）〜（Ｄ）のようにコア導体層６で穴が埋まっていれば（貫通部分が無くなれば）良いものとする。図５（Ｃ）のように、少なくとも基板１の厚さ部分は導体で埋まっており、表面が滑らかに接続していることが好ましく、さらに図５（Ｄ）の完全に導体で埋まって平坦になっていることが最も好ましい。
【００３１】
また、図１（Ｄ）で形成されたスルーホール２周辺のランド径は０.１mmをわずかに越える値以下（好ましくは０.１５mm以下）に小さくできる。
【００３２】
図１（Ｄ）の絶縁基板１の両側にコア導体層６を作製した構造体がベース層となり、このベース層の両側に層間絶縁層並びに導体層（非コア導体層）を必要層数だけ積層形成していく。すなわち、図１（Ｅ）のように層間絶縁層７をコア導体層６上に数１０μｍ形成後、点線のようにビアホール８をレーザー加工で開け、その後めっき用下地導体層を前記層間絶縁層７上に形成してから図１（Ｃ）〜（Ｄ）と同様に電気めっき工程及びめっき下地層除去工程により点線で示す非コア導体層９（下地導体層＋電気めっき導体層）を形成し、以後、必要ならば同様の工程を繰り返せばよい。
【００３３】
なお、この場合、ビアホール８の穴埋めを非コア導体層９の電気めっきによる形成と同時に行うことができる。このとき、図６（Ａ）のように非コア導体層９の中央部の窪み部の厚みＡが層間絶縁層７の厚みＢよりも厚いことが好ましい。さらに、図６（Ｂ）のように非コア導体層９の上面が完全に平坦であることが最も好ましい。
【００３４】
以上の工程により、絶縁基板１の両側にコア導体層６を形成してなるベース層の両側に層間絶縁層を介して非コア導体層９を１層以上形成した構造を持ち、かつ前記絶縁基板１に前記コア導体層６の厚さの２倍以下のスルーホール２が形成され、このスルーホール２が前記コア導体層６と同じ金属で埋まって塞がれた多層基板が得られる。この場合、図１に示したパターンめっき工法をとることで、コア導体層及びその外側の非コア導体層共にハイアスペクト導体層とすることができ、具体的には各導体層のアスペクト比（導体高さ／導体幅）を０.５以上とすることができる。なお、各導体層における導体間のアスペクト比（導体高さ／導体間隔）は線間の浮遊容量を抑えるために２以下が望ましい。換言すれば、導体間隔が導体高さの半分以上離れていることが好ましい。例えば、導体高さ及び導体幅が１００μｍ、隣り合う導体同士の間隔が２００μｍであれは、導体層のアスペクト比は１、導体間のアスペクト比は１／２となる。
【００３５】
前記スルーホール直径は２０μｍ以上で６００μｍ以下の範囲内の値であれば良い。前記スルーホール直径を２０μｍ未満とすることは加工が難しく、６００μｍより大きくすると導体で埋めることが難しくなるため、好ましくない。前記２０μｍ以上で６００μｍ以下のスルーホールを埋めることができるように前記コア導体層の厚さは１０μｍ以上で３００μｍ以下とすればよい。３００μｍを超えるコア導体層の形成は時間がかかる問題もある。
【００３６】
なお、薄い基板の片面にビルドアップ層を形成しても機能的には同じものが出来るが、基板の反りが問題になり量産性が低下する。また、リードタイムが長くなり好ましくない。基板の反りやリードタイムの点に配慮すると、ベース層の一方の側の非コア導体層の層数と、他方の側の非コア導体層の層数との差が１を越えないことが望ましい。
【００３７】
前記絶縁基板１及び層間絶縁層７の材質はレーザー加工に適した絶縁体、とくに有機絶縁体が好ましい。それら絶縁体の材質には浮遊容量を減少させるために誘電率の小さいものが好ましい。また誘電損失を減らす為にＱの大きいものが好ましい。具体的には、周波数１ＧＨｚにおいて、絶縁基板１及び層間絶縁層７の比誘電率がそれぞれ３以下で、Ｑはそれぞれ２００以上あることがとくに望ましい。絶縁基板１及び層間絶縁層７の材料は使用周波数、目標のＱ値、コストを考慮して例えば以下の表１より選択すればよい。この中でも、有機絶縁体、つまり絶縁樹脂としてビニルベンジルは誘電率、Ｑ、コストのバランスが良く、好ましい材料である。
【００３８】

【００３９】
前記絶縁基板１及び層間絶縁層７を有機絶縁体とする場合、機械的強度の向上の為に芯材を用いることが出来る。芯材には以下の表２のようにＤガラスクロス、Ｅガラスクロス、ケプラークロス等を用いることが出来る。一般的に誘電率の低く、低損失の材料ほど高価であるが、コストの許す限り、誘電率の低い材料を使用することが好ましい。
【００４０】

【００４１】
前記層間絶縁層７には、可撓性のある樹脂を用いることがいっそう好ましい。導体と絶縁基板、層間絶縁層との熱膨張率は大きく異なっており、可撓性の乏しい樹脂を用いるとヒートサイクル等の信頼性試験によりクラックが生じる等の不具合が発生する。とくに、ベース層を薄く形成した場合、反りの問題を解消するために層間絶縁層７が可撓性を持つことが重要となる。具体的に可撓性の尺度を挙げると、樹脂の伸び率が３％以上、エリクセン値が３mm以上等が挙げられる。絶縁基板１に有機絶縁体を用いることは、誘電率が小さくかつ割れに強い材料が比較的容易に得られるので好ましい。
【００４２】
ベース層の両側に設けるビルドアップ層の導体パターン形成方法は、サブトラクティブ法でも良いが、パターンめっき法（図１（Ｃ）のようにレジストを除去した下地導体層の露出パターン部分に電気めっきを行う工法）で形成して導体層の厚さを増すと、配線のパターン密度を高めたままで導体損失を減じることが出来る。ビルドアップ層における導体のアスペクト比も０.５以上であることが好ましく、また導体間隔は導体高さの半分以上離れていることが好ましい。これは線間の浮遊容量の増大を抑える為である。
【００４３】
ベース層における絶縁基板１の穴開けにはレーザーを用いるのが好ましい。これにより、直径１００μｍ以下の小径のスルーホール２を量産性を損なわずに開けることが出来る。機械的ドリルの場合は穴径が２００μｍを切るとドリルの寿命が極端に短くなり、また絶縁基板の重ね枚数も少なくなるのでコストが飛躍的に増大する。コストの一例を挙げると０.１mm厚のＦＲ４基板の場合、ドリルで穴径０.３mm以上の場合１０銭／穴、穴径０.２mmの場合２０銭／穴、レーザー加工の場合穴径０.１mmで２銭／穴である。
【００４４】
レーザーの場合、ガラスクロスのある場合は炭酸ガスレーザーを用いる。また基板の厚さが０.３mm以上に厚くなると、加工スピードが落ちて好ましくない。レーザー加工では絶縁基板の厚さは０.２mm以下が好ましい。
【００４５】
本実施の形態で説明した多層基板を用いてコイル、コモンモードチョークフィルター、トランス等の単機能部品及びこれらを組み合わせたトラップ、フィルター等の複合モジュールを構成することができる。この場合、例えばコイルを例にとって説明すると基板に多数個のコイルを縦横に等間隔に多数個作成し、完成した時点でダイサー等を用いて単品に切り分ける。
【００４６】
コイルを構成する場合は、ヘリカル巻きかあるいはダブル又はトリプルヘリカル巻き（ヘリカル巻きが２重又は３重に形成されて並列に接続されたもの）にすることが好ましい。
【００４７】
この実施の形態によれば、次の通りの効果を得ることができる。
【００４８】
(1) 絶縁基板１にコア導体層６の厚さの２倍以下のスルーホール２を形成し、該スルーホール２をコア導体層６の形成と同時に埋めて塞ぐベース層の構造であり、スルーホールを樹脂で穴埋めして研磨する工程が不要であり、量産性が良好である。さらに、ベース層の両側のビルドアップ層においても層間絶縁層７に開けられたビアホールを非コア導体層の形成時に埋めることができ、この点でも量産性が良い。
【００４９】
(2) 厚さが０.２mm以下の絶縁基板１にスルーホール２をレーザー加工で形成することで、小径のスルーホール２を形成でき、配線パターンの微細化、つまり高密度化を図ることが容易である。また、加工コストも安価である。また、ベース層の薄型化、ひいては多層基板全体の薄型化を図り得る。
【００５０】
(3) ベース層の一方の側の非コア導体層の層数と、他方の側の非コア導体層の層数との差が１を越えないようにすることで、基板１の反りを少なくし、かつ製造を効率的に実行可能にして、リードタイムの短縮が図れる。
【００５１】
(4) 周波数１ＧＨｚにおいて、絶縁基板１や層間絶縁層７のＱを２００以上、比誘電率を３以下とすることで、高周波での損失を減らしかつ自己共振周波数の低下を避けることができる。この条件を満たす有機絶縁材料としてビニルベンジルが挙げられる。
【００５２】
(5) コア導体層及び非コア導体層を図１に示したようなパターンめっき工法で作製することで、それら導体パターンのアスペクト比を０.５以上とすることができ、直流抵抗の低減による低損失化、電流容量の増大を図ることができる。さらに、導体間のアスペクト比を２以下とすることで、浮遊容量の増加を回避できる。
【００５３】
【実施例】
以下、本発明の実施例として６層のヘリカルコイルを多層基板で作製した場合について述べる。
【００５４】
（実施例１）
絶縁基板１としての厚さ０.１mmのガラスクロス入りビニルベンジル基板の所定の位置に炭酸ガスレーザーで穴径８０μｍのスルーホール１０を開けた。その後に厚さ１μｍの下地めっき層を無電解銅めっきで形成し、次に前記基板の両面に厚さ８０μｍのドライフィルムで図２のベース層のパターン（スルーホール囲むランド及び上部及び下部第１導体パターン層を形成するためのパターン）を形成した。その後、硫酸銅めっきで高さ８０μｍの導体パターンを形成した後、ドライフィルムを剥離し、その後にクイックエッチング（短時間でのエッチング）で不用の下地銅層を取り除いた。これで基板１の両面に、スルーホールを埋めて塞いだコア導体層からなる上部及び下部第１導体パターン層１１ａ，１１ｂがベース層として得られる。
【００５５】
さらに、前記ベース層形成後の基板両面に可撓性を有するビニルベンジルで図２の上部及び下部第１絶縁層１２ａ，１２ｂを形成した。絶縁層の厚さは銅の導体パターン層１１ａ，１１ｂ上で３０μｍである。そして、上部及び下部第１絶縁層１２ａ，１２ｂの所定の位置にレーザーで８０μｍの穴（ビアホール）１３を開ける。
【００５６】
その後に厚さ１μｍの下地めっき層を無電解銅めっきで形成し、次に基板の両面に厚さ８０μｍのドライフィルムで図２の上部及び下部第２導体パターン層を形成するためのパターンを形成した。その後硫酸銅めっきで高さ８０μｍの導体パターンを形成した後、ドライフィルムを剥離し、その後にクイックエッチングで不用の下地銅層を取り除いて上部及び下部第２導体パターン層１４ａ，１４ｂを形成した。
【００５７】
さらに、この両面に可撓性を有するビニルベンジルで図２の上部及び下部第２絶縁層１５ａ，１５ｂを形成した。絶縁層の厚さは銅の導体パターン層１４ａ，１４ｂ上で３０μｍである。そして、上部及び下部第２絶縁層１５ａ，１５ｂの所定の位置にレーザーで８０μｍの穴（ビアホール）１６を開ける。
【００５８】
その後に厚さ１μｍの下地めっき層を無電解銅めっきで形成し、次に基板の両面に厚さ８０μｍのドライフィルムで図２の上部及び下部第３導体パターン層を形成するためのパターンを形成した。その後硫酸銅めっきで高さ８０μｍの導体パターンを形成した後、ドライフィルムを剥離し、その後にクイックエッチングで不用の下地銅層を取り除いて上部及び下部第３導体パターン層１７ａ，１７ｂを形成した。
【００５９】
最後に、両端部に切欠部１９を形成したビニルベンジルの下部第３絶縁層１８を介して端子電極２０を形成した。この端子電極２０は上部第１〜第３導体パターン層、下部第１〜第３導体パターン層の直列接続からなる６ターンのヘリカル巻きのコイルの両端に接続している。
【００６０】
このコイルの外形寸法は横１.６mm×縦０.８mm×厚さ０.８mmであり、図３のインダクタンス値の周波数特性及び図４のＱ値の周波数特性に示すように高周波領域（特に１００ＭＨｚ以上）で良好な電気的特性を示した。
【００６１】
以上本発明の実施の形態及び実施例について説明してきたが、本発明はこれに限定されることなく請求項の記載の範囲内において各種の変形、変更が可能なことは当業者には自明であろう。例えば、実施例ではコイルを内蔵する多層基板を例示したが、各層の導体パターンは任意であり、コイル以外の各種電子部品素子を内蔵する構造とすることも勿論可能である。
【００６２】
【発明の効果】
以上説明したように、本発明によれば、多層基板全体の厚さの薄型化が可能で、ベース層の配線抵抗を増大させることなく高密度化出来、しかも製造容易で量産性に優れる効果を奏する。
【図面の簡単な説明】
【図１】本発明に係る多層基板及びその製造方法の実施の形態を示す説明図である。
【図２】本発明の実施例であって６層のコイルを内蔵する多層基板の例を示す説明図である。
【図３】実施例の場合のインダクタンスの周波数特性図である。
【図４】実施例の場合のＱ値の周波数特性図である。
【図５】前記実施の形態において、基板に形成されたスルーホールをコア導体層で埋める場合における、不良の例及び良好な例を示す説明図である。
【図６】前記実施の形態において、層間絶縁層のビアホールを電気めっき層で埋める場合の好ましい例及び最も好ましい例を示す説明図である。
【図７】一般的なビルドアップ工法の説明図である。
【符号の説明】
１絶縁基板
２スルーホール
３下地導体層
４ドライフィルム
５電気めっき導体層
６コア導体層
７層間絶縁層
８ビアホール
９非コア導体層
１０スルーホール
１１ａ，１１ｂ第１導体パターン層
１２ａ，１２ｂ第１絶縁層
１３，１６穴
１４ａ，１４ｂ第２導体パターン層
１５ａ，１５ｂ第２絶縁層
１７ａ，１７ｂ第３導体パターン層
１８第３絶縁層
２０端子電極[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a multilayer substrate used for a high-frequency circuit, and more particularly to a thin multilayer substrate suitable for high density and capable of incorporating electronic component elements such as coils and a method for manufacturing the same.
[0002]
[Prior art]
Conventionally, a high-density multilayer substrate has been made by a so-called build-up method (for details, see, for example, “Introduction to Build-Up Wiring Board” (by Hiroshi Tsukada, Nikkan Kogyo)).
[0003]
An outline of a general build-up method is shown in FIG. That is, as shown in FIG. 7A, through holes 32 are formed by drilling a conductor (copper foil) 31 formed on both sides of a thick glass / epoxy substrate (for example, an FR4 substrate) 30, and FIG. The conductive layer 33 including the inner surface of the through-hole 32 is plated by a through-hole plating process as shown in FIG. 5), and then a predetermined resist pattern 34 is formed by a resist pattern forming process as shown in FIG. Then, the conductor (copper foil) 31 and the conductor layer 33 that are not covered with the resist pattern are removed in the etching step of FIG. 7D, and the resist is removed to obtain a core conductor layer 33a having a predetermined pattern. Thereafter, the through hole 32 is filled with the resin 35 in the through hole filling process of FIG. 7E, and the resin 35 protruding from the through hole 32 is further removed by polishing in the polishing process of FIG. To build build-up layers on both sides. That is, the step of forming the interlayer insulating layer 36 in the insulating layer forming step of FIG. 7G and forming the conductor layer thereon is repeated as many times as necessary.
[0004]
In the FR4 substrate, the thickness is usually about 0.3 mm, and drilling has a diameter of 0.3 mm or more. Therefore, the land diameter around the through hole 32 formed in FIG. 5mm or more. The height of the core conductor layer 33a formed by the subtractive method is usually 20 μm or less.
[0005]
[Problems to be solved by the invention]
Incidentally, the general build-up method shown in FIG. 7 has the following problems.
[0006]
(1) The FR4 substrate is thick, and accordingly, the entire multilayer substrate is thickened. Further, if the substrate is made thinner, the aspect ratio of the through hole is lowered and it becomes difficult to inject the resin (because a problem of the resin dripping occurs when the aspect ratio is lowered), and the polishing process becomes difficult. That is, a large force is applied to the substrate in polishing, but if the substrate is thin, the mechanical strength is insufficient and the yield is reduced.
[0007]
(2) Although the FR4 substrate is thick and through holes are made with a mechanical drill, the diameter usually exceeds 0.3 mm, which hinders high density wiring.
[0008]
(3) Drilling with a drill is inferior to mass production in comparison with a laser. [0009]
(4) The through hole filling process is complicated and mass productivity is reduced.
[0010]
(5) Since the wiring in the base layer (the structure shown in FIG. 7F), that is, the core conductor layer is formed by the subtractive method, the wiring density is low. Thinning the copper foil increases the wiring density but increases the wiring resistance. Usually, the base layer is often used as a power supply layer. In this case, since the value of current flowing through the wiring is large, the loss increases, which is not preferable.
[0011]
An object of this invention is to provide the multilayer substrate which can make the whole thin, can form all the conductor layers in high density, and was excellent in mass-productivity, and its manufacturing method in view of said point.
[0012]
Other objects and novel features of the present invention will be clarified in embodiments described later.
[0013]
[Means for Solving the Problems]
In order to achieve the above object, a multilayer substrate according to claim 1 of the present application has a non-core conductor layer on both sides of a base layer formed by forming a core conductor layer on both sides of an insulating substrate via an interlayer insulating resin layer. In a configuration in which one or more layers are formed,
A through hole having a diameter of twice or less the thickness of the core conductor layer is formed in the insulating substrate, and the through hole is filled with the same metal as the core conductor layer,
One or more high-frequency coils having a helical structure are formed across the core conductor layer and the non-core conductor layers on both sides thereof, and the number of non-core conductor layers on one side of the base layer and the other side The difference from the number of non-core conductor layers is that it does not exceed 1 .
[0014]
The multilayer substrate according to the invention of claim 2 is characterized in that, in claim 1, the thickness of the core conductor layer is 10 μm or more and 300 μm or less, and the through hole diameter is 20 μm or more and 600 μm or less.
[0015]
The multilayer substrate according to claim 3 of the present invention is characterized in that, in

claim

1 or 2, the insulating substrate has a thickness of 0.2 mm or less.
[0017]
The multilayer substrate according to the invention of claim 4 is characterized in that, in

claim

1, 2 or 3 , the Q of the interlayer insulating resin layer at a frequency of 1 GHz is 200 or more and the relative dielectric constant is 3 or less.
[0018]
The multilayer substrate according to the invention of claim 5 is characterized in that, in

claim

1, 2, 3 or 4 , the insulating substrate is vinylbenzyl.
[0019]
The multilayer substrate according to the invention of claim 6 is characterized in that, in

claim

1, 2, 3, 4 or 5 , the interlayer insulating resin layer is vinylbenzyl.
[0021]
The multilayer substrate according to the invention of claim 7 is the conductor substrate according to

claim

1, 2, 3, 4, 5 or 6 , wherein the conductor pattern has an aspect ratio of 0.5 or more in the core conductor layer and the non-core conductor layer. The aspect ratio is 2 or less.
[0022]
In the method for manufacturing a multilayer substrate according to the invention of claim 8 , a base conductor layer is formed by forming a core conductor layer on both sides of an insulating substrate, and a non-core conductor layer is formed on both sides of the base layer via an interlayer insulating resin layer. When forming one or more layers,
The step of producing the core conductor layer includes a step of forming a through hole by laser processing in the insulating substrate,
A base conductor layer forming step of forming a base conductor layer for plating on both surfaces of the insulating substrate and the inner surface of the through hole;
Electroplating that provides a resist on the underlying conductor layer, exposes the underlying conductor layer corresponding to the conductor pattern, and then forms an electroplated conductor layer by electroplating and fills the through hole with the electroplated conductor layer Process,
After removing the resist, comprising a base conductor layer removal step of removing an unnecessary portion of the base conductor layer for plating,
After the step of producing the core conductor layer, the difference between the number of non-core conductor layers on one side of the base layer and the number of non-core conductor layers on the other side should not exceed 1. Performing the step of creating the non-core conductor layer;
One or more high-frequency coils having a helical structure are formed across the core conductor layer and the non-core conductor layers on both sides thereof .
[0023]
The method for producing a multilayer substrate according to the invention of claim 9 is the method of producing a non-core conductor layer according to claim 8 , wherein the step of producing the non-core conductor layer includes the step of forming a next base conductor layer on the interlayer insulating resin layer, Providing a resist on the underlying conductor layer, exposing the next underlying conductor layer corresponding to the conductor pattern, forming a next electroplated conductor layer by electroplating, and removing the resist, And a step of removing unnecessary portions of the next underlying conductor layer.
[0024]
According to claim 10 of the present invention, in the method for manufacturing a multilayer substrate according to claim 9 , a via hole is formed in the interlayer insulating resin layer, and the via hole is filled with the next electroplated conductor layer. It is a feature.
[0025]
DETAILED DESCRIPTION OF THE INVENTION
Embodiments of a multilayer substrate and a manufacturing method thereof according to the present invention will be described below with reference to the drawings.
[0026]
An embodiment of the present invention will be described with reference to FIG. In FIG. 1, reference numeral 1 denotes an insulating substrate having a thickness of 0.2 mm or less, more preferably 100 μm or less, and a through hole 2 having a thickness of 100 μm or less is formed on the insulating substrate by laser processing in the drilling step of FIG. . The reason why the thickness of the insulating substrate 1 is set to 0.2 mm or less is that the thinner the substrate, the easier the through hole filling process when forming the core conductor layer, which will be described later, and the thickness is 0.2 mm. If it exceeds 1, the aspect ratio of the through-hole is increased, making it difficult to fill the hole, and increasing the thickness of the entire multilayer substrate, which is not preferable.
[0027]
Next, in the base conductor layer forming step of FIG. 1B, a base conductor layer 3 for plating of 5 μm or less is formed on both surfaces of the insulating substrate 1 and the inner surface of the through hole 2 by electroless plating of a highly conductive metal such as copper. To do.
[0028]
Thereafter, in the electroplating process of FIG. 1C, a photocurable dry film 4 as a photosensitive resist is pasted on the underlying conductor layer 3 on both sides of the substrate 1 with a laminator, and photolithography is performed on the dry film 4. Using a technique, exposure and development are performed with a parallel exposure machine to produce a conductor pattern of the core conductor layer as a groove, and an electroplated conductor layer 5 having a thickness of about 100 μm is formed on the groove of the dry film 4 by copper sulfate plating as electroplating Form. The reason why the parallel exposure machine is used for the resist exposure is that it can irradiate the parallel light beam perpendicularly to the dry film 4 and can pattern a groove having a narrow width and a side surface close to vertical as compared with the case of using scattered light. Further, the electroplating conductor layer 5 may be plated so that the thickness is slightly larger than the depth of the groove portion of the dry film 4. As the photocurable dry film, P8010 manufactured by Tokyo Ohka Co., Ltd. can be used.
[0029]
In the plating base layer removal step of FIG. 1D, after the dry film 4 is peeled and removed to expose the base conductor layer 3, the whole is etched by wet etching to remove unnecessary portions of the base conductor layer 3. Then, the core conductor layer 6 (with the electroplating conductor layer 5 laminated on the base conductor layer 3) having a predetermined pattern and a height of about 100 μm is prepared on both surfaces of the insulating substrate 1. As the wet etching solution, for example, sodium persulfate can be used.
[0030]
The inside of the through hole 2 is simultaneously filled and closed with the electroplating conductor layer 5 in the electroplating step of FIG. 1C, but as a condition for filling the through hole 2, the diameter of the through hole 2 is the same as that of the core conductor layer 6. It must be less than twice the thickness. For example, when a through hole remains as shown in FIG. 5A, it is defective, and when the hole is filled with the core conductor layer 6 as shown in FIGS. It will be good if it disappears. As shown in FIG. 5C, it is preferable that at least the thickness portion of the substrate 1 is filled with the conductor, and the surface is connected smoothly, and further, it is completely filled with the conductor and flattened in FIG. Most preferably.
[0031]
Further, the land diameter around the through hole 2 formed in FIG. 1D can be reduced to a value slightly exceeding 0.1 mm (preferably 0.15 mm or less).
[0032]
A structure in which the core conductor layer 6 is formed on both sides of the insulating substrate 1 in FIG. 1D serves as a base layer, and an interlayer insulating layer and a conductor layer (non-core conductor layer) are stacked on both sides of the base layer as many as necessary. To form. That is, as shown in FIG. 1E, an interlayer insulating layer 7 is formed on the core conductor layer 6 by several tens of μm, then a via hole 8 is opened by laser processing as shown by a dotted line. After forming on the non-core conductor layer 9 (underlying conductor layer + electroplating conductor layer) indicated by a dotted line by the electroplating step and the plating underlayer removal step as in FIGS. Thereafter, similar steps may be repeated if necessary.
[0033]
In this case, filling of the via hole 8 can be performed simultaneously with the formation of the non-core conductor layer 9 by electroplating. At this time, it is preferable that the thickness A of the depression at the center of the non-core conductor layer 9 is thicker than the thickness B of the interlayer insulating layer 7 as shown in FIG. Furthermore, it is most preferable that the upper surface of the non-core conductor layer 9 is completely flat as shown in FIG.
[0034]
Through the above steps, the insulating substrate 1 has a structure in which one or more non-core conductor layers 9 are formed on both sides of the base layer formed on both sides of the insulating substrate 1 via an interlayer insulating layer, and the insulating substrate. A through-hole 2 having a thickness twice or less than the thickness of the core conductor layer 6 is formed in 1, and a multilayer substrate in which the through-hole 2 is filled and closed with the same metal as the core conductor layer 6 is obtained. In this case, by adopting the pattern plating method shown in FIG. 1, both the core conductor layer and the outer non-core conductor layer can be made into a high aspect conductor layer. Specifically, the aspect ratio of each conductor layer (conductor (Height / conductor width) can be 0.5 or more. Note that the aspect ratio (conductor height / conductor spacing) between conductors in each conductor layer is preferably 2 or less in order to suppress stray capacitance between lines. In other words, it is preferable that the conductor interval is more than half the conductor height. For example, when the conductor height and width are 100 μm and the distance between adjacent conductors is 200 μm, the aspect ratio of the conductor layer is 1, and the aspect ratio between the conductors is ½.
[0035]
The through hole diameter may be a value within a range of 20 μm to 600 μm. If the through hole diameter is less than 20 μm, it is difficult to process, and if it exceeds 600 μm, it is difficult to fill with a conductor. The thickness of the core conductor layer may be 10 μm or more and 300 μm or less so that the through hole of 20 μm or more and 600 μm or less can be filled. The formation of the core conductor layer exceeding 300 μm also has a problem that it takes time.
[0036]
In addition, even if a build-up layer is formed on one side of a thin substrate, the same function can be achieved, but the warpage of the substrate becomes a problem and mass productivity is reduced. In addition, the lead time becomes long, which is not preferable. In consideration of the warpage of the substrate and the lead time, it is desirable that the difference between the number of non-core conductor layers on one side of the base layer and the number of non-core conductor layers on the other side does not exceed 1. .
[0037]
The insulating substrate 1 and the interlayer insulating layer 7 are preferably made of an insulator suitable for laser processing, particularly an organic insulator. Those insulators preferably have a low dielectric constant in order to reduce stray capacitance. In order to reduce dielectric loss, a material having a large Q is preferable. Specifically, at a frequency of 1 GHz, it is particularly desirable that the relative dielectric constants of the insulating substrate 1 and the interlayer insulating layer 7 are 3 or less and Q is 200 or more, respectively. The materials for the insulating substrate 1 and the interlayer insulating layer 7 may be selected from, for example, the following Table 1 in consideration of the operating frequency, the target Q value, and the cost. Of these, vinyl benzyl as an organic insulator, that is, an insulating resin, is a preferable material with a good balance of dielectric constant, Q, and cost.
[0038]

[0039]
When the insulating substrate 1 and the interlayer insulating layer 7 are organic insulators, a core material can be used for improving the mechanical strength. As the core material, D glass cloth, E glass cloth, Kepler cloth, etc. can be used as shown in Table 2 below. Generally, a material having a low dielectric constant and a low loss is more expensive. However, it is preferable to use a material having a low dielectric constant as far as the cost permits.
[0040]

[0041]
More preferably, a flexible resin is used for the interlayer insulating layer 7. The thermal expansion coefficients of the conductor, the insulating substrate, and the interlayer insulating layer are greatly different. If a resin having poor flexibility is used, a defect such as a crack is generated due to a reliability test such as a heat cycle. In particular, when the base layer is formed thin, it is important that the interlayer insulating layer 7 has flexibility in order to solve the problem of warpage. Specific examples of the scale of flexibility include a resin elongation rate of 3% or more and an Erichsen value of 3 mm or more. It is preferable to use an organic insulator for the insulating substrate 1 because a material having a low dielectric constant and strong against cracking can be obtained relatively easily.
[0042]
The conductive pattern formation method of the build-up layer provided on both sides of the base layer may be a subtractive method, but electroplating is applied to the exposed pattern portion of the underlying conductor layer from which the resist is removed as shown in FIG. 1 (C). When the thickness of the conductor layer is increased by the method of performing the method, the conductor loss can be reduced while increasing the wiring pattern density. The conductor aspect ratio in the buildup layer is also preferably 0.5 or more, and the conductor spacing is preferably separated by more than half of the conductor height. This is to suppress an increase in stray capacitance between the lines.
[0043]
A laser is preferably used for drilling the insulating substrate 1 in the base layer. Thereby, the small diameter through hole 2 with a diameter of 100 μm or less can be opened without impairing mass productivity. In the case of a mechanical drill, if the hole diameter is less than 200 μm, the life of the drill is extremely shortened, and the number of stacked insulating substrates is also reduced, so the cost increases dramatically. For example, in the case of an FR4 board with a thickness of 0.1 mm, the drill diameter is 10 yen / hole when the hole diameter is 0.3 mm or more, 20 yen / hole when the hole diameter is 0.2 mm, and the hole diameter is 0 when laser processing is performed. 2 mm / hole at 1 mm.
[0044]
In the case of a laser, a carbon dioxide laser is used when there is a glass cloth. On the other hand, when the thickness of the substrate is increased to 0.3 mm or more, the processing speed decreases, which is not preferable. In laser processing, the thickness of the insulating substrate is preferably 0.2 mm or less.
[0045]
By using the multilayer substrate described in this embodiment mode, a single-function component such as a coil, a common mode choke filter, or a transformer, and a composite module such as a trap or a filter in which these are combined can be configured. In this case, for example, taking a coil as an example, a large number of coils are created on the substrate at equal intervals in the vertical and horizontal directions, and when completed, they are cut into single items using a dicer or the like.
[0046]
When the coil is configured, it is preferable to use helical winding or double or triple helical winding (helical windings are formed in double or triple and connected in parallel).
[0047]
According to this embodiment, the following effects can be obtained.
[0048]
(1) A structure of a base layer in which a through hole 2 less than twice the thickness of the core conductor layer 6 is formed in the insulating substrate 1 and the through hole 2 is filled and closed simultaneously with the formation of the core conductor layer 6. The process of filling the holes with resin and polishing them is unnecessary, and the mass productivity is good. Furthermore, via holes opened in the interlayer insulating layer 7 can also be filled in the build-up layers on both sides of the base layer when the non-core conductor layer is formed, and mass productivity is also good in this respect.
[0049]
(2) By forming the through hole 2 in the insulating substrate 1 having a thickness of 0.2 mm or less by laser processing, the through hole 2 having a small diameter can be formed, and the wiring pattern can be miniaturized, that is, the density can be increased. Easy. Also, the processing cost is low. In addition, the base layer can be thinned, and hence the entire multilayer substrate can be thinned.
[0050]
(3) By preventing the difference between the number of non-core conductor layers on one side of the base layer and the number of non-core conductor layers on the other side from exceeding 1, the warpage of the substrate 1 can be reduced. In addition, manufacturing can be performed efficiently and lead time can be shortened.
[0051]
(4) By setting the Q of the insulating substrate 1 and the interlayer insulating layer 7 to 200 or more and the relative dielectric constant to 3 or less at a frequency of 1 GHz, it is possible to reduce loss at high frequencies and avoid a decrease in self-resonance frequency. An example of an organic insulating material that satisfies this condition is vinylbenzyl.
[0052]
(5) By producing the core conductor layer and the non-core conductor layer by the pattern plating method as shown in FIG. 1, the aspect ratio of these conductor patterns can be increased to 0.5 or more, and the DC resistance is reduced. It is possible to reduce the loss and increase the current capacity. Furthermore, an increase in stray capacitance can be avoided by setting the aspect ratio between conductors to 2 or less.
[0053]
【Example】
Hereinafter, as an example of the present invention, a case where a six-layer helical coil is manufactured using a multilayer substrate will be described.
[0054]
Example 1
A through hole 10 having a hole diameter of 80 μm was opened by a carbon dioxide gas laser at a predetermined position of a vinyl benzyl substrate containing glass cloth having a thickness of 0.1 mm as the insulating substrate 1. Thereafter, a base plating layer having a thickness of 1 μm is formed by electroless copper plating, and then a pattern of the base layer shown in FIG. A pattern for forming a conductor pattern layer was formed. Thereafter, a conductor pattern having a height of 80 μm was formed by copper sulfate plating, and then the dry film was peeled off. Then, an unnecessary underlying copper layer was removed by quick etching (etching in a short time). As a result, upper and lower first conductor pattern layers 11a and 11b made of a core conductor layer filled with a through hole and closed on both surfaces of the substrate 1 are obtained as base layers.
[0055]
Further, the upper and lower first insulating layers 12a and 12b shown in FIG. 2 were formed of vinylbenzyl having flexibility on both surfaces of the substrate after the base layer was formed. The thickness of the insulating layer is 30 μm on the copper conductor pattern layers 11a and 11b. Then, 80 μm holes (via holes) 13 are formed by laser at predetermined positions of the upper and lower first insulating layers 12a and 12b.
[0056]
After that, a 1 μm-thick undercoat layer is formed by electroless copper plating, and then a pattern for forming the upper and lower second conductor pattern layers of FIG. 2 is formed on both sides of the substrate with an 80 μm-thick dry film. did. Thereafter, a conductor pattern having a height of 80 μm was formed by copper sulfate plating, and then the dry film was peeled off. Then, unnecessary base copper layers were removed by quick etching to form upper and lower second conductor pattern layers 14a and 14b.
[0057]
Further, the upper and lower second insulating

layers

15a and 15b in FIG. 2 were formed of vinylbenzyl having flexibility on both sides. The thickness of the insulating layer is 30 μm on the copper conductor pattern layers 14a and 14b. Then, 80 μm holes (via holes) 16 are formed by laser at predetermined positions of the upper and lower second insulating

layers

15a and 15b.
[0058]
After that, a 1 μm-thick undercoat layer is formed by electroless copper plating, and then a pattern for forming the upper and lower third conductor pattern layers in FIG. 2 is formed on both sides of the substrate by an 80 μm-thick dry film. did. Thereafter, a conductor pattern having a height of 80 μm was formed by copper sulfate plating, and then the dry film was peeled off. Then, unnecessary base copper layers were removed by quick etching to form upper and lower third conductor pattern layers 17a and 17b.
[0059]
Finally, a terminal electrode 20 was formed through a vinylbenzyl lower third insulating layer 18 having notches 19 formed at both ends. The terminal electrode 20 is connected to both ends of a six-turn helical coil comprising a series connection of an upper first to third conductor pattern layer and a lower first to third conductor pattern layer.
[0060]
The outer dimensions of this coil are 1.6 mm in width, 0.8 mm in length, and 0.8 mm in thickness. As shown in the frequency characteristic of the inductance value in FIG. 3 and the frequency characteristic of the Q value in FIG. The above showed good electrical characteristics.
[0061]
Although the embodiments and examples of the present invention have been described above, it is obvious to those skilled in the art that the present invention is not limited thereto and various modifications and changes can be made within the scope of the claims. I will. For example, in the embodiments, a multilayer substrate having a built-in coil is exemplified, but the conductor pattern of each layer is arbitrary, and it is of course possible to have a structure in which various electronic component elements other than the coil are built.
[0062]
【The invention's effect】
As described above, according to the present invention, the thickness of the entire multilayer substrate can be reduced, the density can be increased without increasing the wiring resistance of the base layer, and the manufacturing is easy and the mass productivity is excellent. Play.
[Brief description of the drawings]
FIG. 1 is an explanatory diagram showing an embodiment of a multilayer substrate and a method for manufacturing the same according to the present invention.
FIG. 2 is an explanatory diagram showing an example of a multilayer substrate incorporating a six-layer coil according to an embodiment of the present invention.
FIG. 3 is a frequency characteristic diagram of inductance in the example.
FIG. 4 is a frequency characteristic diagram of a Q value in the case of the example.
FIG. 5 is an explanatory diagram showing an example of a defect and a good example when a through hole formed in a substrate is filled with a core conductor layer in the embodiment.
FIGS. 6A and 6B are explanatory diagrams showing a preferable example and a most preferable example when a via hole of an interlayer insulating layer is filled with an electroplating layer in the embodiment.
FIG. 7 is an explanatory diagram of a general buildup method.
[Explanation of symbols]
DESCRIPTION OF SYMBOLS 1 Insulation board | substrate 2 Through-hole 3 Underlayer conductor layer 4 Dry film 5 Electroplating conductor layer 6 Core conductor layer 7 Interlayer insulation layer 8 Via hole 9 Non-core conductor layer 10 Through

hole

11a, 11b 1st conductor pattern layer 12a, 12b 1st insulation Layers 13 and 16

Holes

14a and 14b Second conductor pattern layers 15a and 15b Second insulating layers 17a and 17b Third conductor pattern layer 18 Third insulating layer 20 Terminal electrode

Claims

絶縁基板の両側にコア導体層を形成してなるベース層の両側に層間絶縁樹脂層を介して非コア導体層を１層以上形成した多層基板において、
前記絶縁基板に前記コア導体層の厚さの２倍以下の直径のスルーホールが形成され、該スルーホールが前記コア導体層と同じ金属で埋まっており、
前記コア導体層及びその両側の前記非コア導体層に渡りヘリカル構造の高周波コイルが１個以上形成されており、かつ前記ベース層の一方の側の非コア導体層の層数と、他方の側の非コア導体層の層数との差が１を越えないことを特徴とする多層基板。In a multilayer substrate in which one or more non-core conductor layers are formed on both sides of a base layer formed by forming a core conductor layer on both sides of an insulating substrate via an interlayer insulating resin layer,
A through hole having a diameter of twice or less the thickness of the core conductor layer is formed in the insulating substrate, and the through hole is filled with the same metal as the core conductor layer,
One or more high-frequency coils having a helical structure are formed across the core conductor layer and the non-core conductor layers on both sides thereof, and the number of non-core conductor layers on one side of the base layer and the other side A multilayer substrate characterized in that the difference from the number of non-core conductor layers of the substrate does not exceed 1 .

前記コア導体層の厚さが１０μｍ以上で３００μｍ以下、前記スルーホール直径が２０μｍ以上で６００μｍ以下である請求項１記載の多層基板。 The multilayer substrate according to claim 1, wherein the core conductor layer has a thickness of 10 μm or more and 300 μm or less, and the through-hole diameter is 20 μm or more and 600 μm or less.

前記絶縁基板の厚さが０.２mm以下である請求項１又は２記載の多層基板。 The multilayer substrate according to claim 1 or 2, wherein the insulating substrate has a thickness of 0.2 mm or less.

周波数１ＧＨｚにおいて、前記層間絶縁樹脂層のＱが２００以上で、比誘電率が３以下である請求項１，２又は３記載の多層基板。In the frequency 1 GHz, the interlayer insulating Q of the resin layer at 200 or more, the ratio multilayer substrate according to claim 1, wherein a dielectric constant of 3 or less.

前記絶縁基板がビニルベンジルである請求項１，２，３又は４記載の多層基板。The multilayer substrate according to claim 1, 2, 3, or 4 , wherein the insulating substrate is vinylbenzyl.

前記層間絶縁樹脂層がビニルベンジルである請求項１，２，３，４又は５記載の多層基板。The multilayer substrate according to claim 1, 2, 3, 4, or 5, wherein the interlayer insulating resin layer is vinylbenzyl.

前記コア導体層及び非コア導体層における導体パターンのアスペクト比が０.５以上で、導体間のアスペクト比が２以下である請求項１，２，３，４，５又は６記載の多層基板。The multilayer substrate according to claim 1, 2, 3, 4, 5 or 6, wherein the conductor pattern in the core conductor layer and the non-core conductor layer has an aspect ratio of 0.5 or more and an aspect ratio between the conductors of 2 or less.

絶縁基板の両側にコア導体層を形成してベース層を形成し、該ベース層の両側に層間絶縁樹脂層を介して非コア導体層を１層以上形成する多層基板の製造方法において、
前記コア導体層を作製する工程が、前記絶縁基板にレーザー加工によるスルーホールを形成する穴開け工程と、
前記絶縁基板両面及び前記スルーホール内面に、めっき用下地導体層を形成する下地導体層形成工程と、
前記下地導体層上にレジストを設け、導体パターンに対応させて前記下地導体層を露出させた後、電気めっきにより電気めっき導体層を形成しかつ当該電気めっき導体層で前記スルーホールを埋める電気めっき工程と、
前記レジストを除去後、前記めっき用下地導体層の不要部分を除去する下地導体層除去工程とを備え、
前記コア導体層を作製する工程の後で、前記ベース層の一方の側の非コア導体層の層数と、他方の側の非コア導体層の層数との差が１を越えないように前記非コア導体層を作成する工程を行い、
前記コア導体層及びその両側の前記非コア導体層に渡りヘリカル構造の高周波コイルを１個以上形成することを特徴とする多層基板の製造方法。In a method for manufacturing a multilayer substrate, a core conductor layer is formed on both sides of an insulating substrate to form a base layer, and one or more non-core conductor layers are formed on both sides of the base layer via an interlayer insulating resin layer.
The step of producing the core conductor layer includes a step of forming a through hole by laser processing in the insulating substrate,
A base conductor layer forming step of forming a base conductor layer for plating on both surfaces of the insulating substrate and the inner surface of the through hole;
Electroplating that provides a resist on the underlying conductor layer, exposes the underlying conductor layer corresponding to the conductor pattern, and then forms an electroplated conductor layer by electroplating and fills the through hole with the electroplated conductor layer Process,
After removing the resist, comprising a base conductor layer removal step of removing an unnecessary portion of the base conductor layer for plating,
After the step of producing the core conductor layer, the difference between the number of non-core conductor layers on one side of the base layer and the number of non-core conductor layers on the other side should not exceed 1. Performing the step of creating the non-core conductor layer;
One or more high-frequency coils having a helical structure are formed across the core conductor layer and the non-core conductor layers on both sides of the core conductor layer .

前記非コア導体層を作製する工程が、前記層間絶縁樹脂層に次の下地導体層を形成する工程と、前記次の下地導体層上にレジストを設け、導体パターンに対応させて前記次の下地導体層を露出させた後、電気めっきにより次の電気めっき導体層を形成する工程と、前記レジストを除去後、前記次の下地導体層の不要部分を除去する工程とを備えている請求項８記載の多層基板の製造方法。The step of forming the non-core conductor layer includes a step of forming a next base conductor layer on the interlayer insulating resin layer, a resist is provided on the next base conductor layer, and the next base layer corresponding to a conductor pattern. after exposing the conductive layer to form the next electroplated conductor layer by electroplating, the rear resist removal, the next claim 8 and a step of removing the unnecessary portion of the base conductor layer The manufacturing method of the multilayer substrate as described.

前記層間絶縁樹脂層にビアホールが形成されており、該ビアホールが前記次の電気めっき導体層により埋められている請求項９記載の多層基板の製造方法。The method for manufacturing a multilayer substrate according to claim 9 , wherein a via hole is formed in the interlayer insulating resin layer, and the via hole is filled with the next electroplated conductor layer.