JP4050416B2 - 集積化されたビタビデコーダ回路 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、集積されたビタビデコーダ回路に関するものであり、より詳しくは改善されたテスト性を有するビタビデコーダに関するものである。
【０００２】
【従来の技術】
ビタビデコーダ（ｖｉｔｅｒｂｉ ｄｅｃｏｄｅｒ）は、最大公算方法（ｍａｘｉｍｕｍ ｌｉｋｅｌｉｈｏｏｄ ｍｅｔｈｏｄ）を利用する符号化された重畳符号（ｅｎｃｏｄｅｄ ｃｏｎｖｏｌｕｔｉｏｎａｌ ｃｏｄｅ）をデコーディングすることに使用される。デコーダは、多数の知られた符号列（ｃｏｄｅ ｓｅｑｕｅｎｃｅ）のうち、一番近接な符号列の経路を選択する。その結果、デコーダは、選択された経路に相応するデコーディングされたデータを獲得する。例えば、ビタビデコーダは、移動通信システムの誤り訂正（ｅｒｒｏｒ ｃｏｒｒｅｃｔｉｏｎ）に使用される。
【０００３】
例えば、ビタビデコーディングの理論（ｐｒｉｎｃｉｐｌｅ）は、１９９５年４月にＡＤＤＩＳＯＮ−ＷＥＳＬＥＹ ＰＵＢＬＩＳＨＩＮＧ ＣＯＭＰＡＮＹで出版されたＡ．Ｊ．ＶＩＴＥＲＢＩの“ＣＤＭＡ Ｐｒｉｎｃｉｐｌｅｓ ｏｆ Ｓｐｒｅａｄ Ｓｐｅｃｔｒｕｍ Ｃｏｍｍｕｎｉｃａｔｉｏｎ”ｐｐ．１３２−１３８に開示されている。そしてビタビデコーダは、Ａｔｓｕｓｈｉ Ｙａｍａｓｈｉｔａ等によるＵ．Ｓ．Ｐａｔ．Ｎｏ．４，６１４，９３３“ＶＩＴＥＲＢＩ ＤＥＣＯＤＥＲ ＷＩＴＨ ＴＨＥＰＩＰＥＬＩＮＥ ＰＲＯＣＥＳＳＩＮＧ ＦＵＮＣＴＩＯＮ”に開示されている。
【０００４】
図１は、一般的なビタビデコーダを示すブロック図である。ビタビデコーダ３０は、ビタビデータ経路（ｖｉｔｅｒｂｉ ｄａｔａ ｐａｔｈ）１０とコントローラー（ｃｏｎｔｒｏｌｌｅｒ）２０を含む。データ経路１０は、入力バッファ（ｉｎｐｕｔ ｂｕｆｆｅｒ）１２、ＳＭＴユニット（ｓｙｍｂｏｌ ｍｅｔｒｉｃ ｔａｂｌｅ ｕｎｉｔ）１３、ブランチメトリックユニット（ｂｒａｎｃｈ ｍｅｔｒｉｃ ｕｎｉｔ）１４、加算比較選択ユニット（ａｄｄ ｃｏｍｐａｒｅ ｓｅｌｅｃｔ ｕｎｉｔ）１５、トレースユニット（ｔｒａｃｅ ｂａｃｋ ｕｎｉｔ）１６、そして出力バッファ（ｏｕｔｐｕｔ ｂｕｆｆｅｒ）１７とを含む。
【０００５】
コントローラー２０は、フレーム同期信号（ｆｒａｍｅ ｓｙｎｃｈｒｏｎｏｕｓ ｓｉｇｎａｌ）Ｆ＿Ｓｙｎｃが活性化されるとき、多様なコントロールＣＴＬを発生する。コントロール信号ＣＴＬは、フレーム同期信号Ｆ＿Ｓｙｎｃに同期して発生する。ビタビデータ経路１０は、コントロール２０からのコントロール信号ＣＴＬに応じて符号列ＩＮ＿ＤＡＴＡをデコーディングし、デコーディングされたデータＯＵＴ＿ＤＡＴＡを出力する。
【０００６】
フレーム同期信号Ｆ＿Ｓｙｎｃに同期されるコントロール信号ＣＴＬは、ビタビデコーダ３０をテストすることにも使用される。そのため、ビタビデコーダ３０は、フレーム同期信号Ｆ＿Ｓｙｎｃによって制限される。一般的に、１フレーム（ｆｒａｍｅ）のテストには１２ｍｓ（１０ＭＨｚクロックから１２０，０００クロックサイクル）の時間がかかる。ビタビデコーダ３０の信頼性（ｒｅｌｉａｂｉｌｉｔｙ）を向上させるためには多様なテストが要求されるため、１つの製品に対するテストのためには、少なからず時間が要求される。その結果、生産単価（ｐｒｏｄｕｃｔｉｏｎ ｃｏｓｔ）が上昇する。
【０００７】
特にこの分野で、通常の知識を持っている者によく知られたように、スキャン−イン／スキャン−アウトテスト方法（ｓｃａｎ−ｉｎ／ｓｃａｎ−ｏｕｔ ｔｅｓｔｉｎｇ ｍｅｔｈｏｄ）は、ビタビデコーダが装着されたチップ（ｃｈｉｐ）上に多くのフリップ−フロップ（ｆｌｉｐ−ｆｌｏｐ）回路を必要とする。その結果、ビタビデコーダ回路は、複雑になり、多くの面積が要求されるため、生産単価が上昇される。
【０００８】
【発明が解決しようとする課題】
従って、本発明の目的は、上述の諸問題点を解決するため提案されたものとして、向上されたテスト性（ｔｅｓｔａｂｉｌｉｔｙ）を有するビタビデコーダを提供することである。
【０００９】
【課題を解決するための手段】
上述のような本発明の目的を達成するための本発明の特徴によると、テストのためテストシステムと連結ができるビタビデコーダにおいて、テストシステムの外部から印加されるコントロール信号のための多数のコントロールバスとデータバスと、正規動作（ｎｏｒｍａｌ ｏｐｅｒａｔｉｏｎ）の間に、正規クロック信号に同期して多数のデコーディングコントロール信号を発生するためのコントローラーと、受信された符号列をデコーディングするため入力バッファ、シンボルメトリックデーブルユニット、ブランチメトリックユニット、加算比較選択ユニット、トレースバックユニット、そして出力バッファとを含み、正規動作時、正規クロック信号に同期してコントローラーからのデコーディングコントロール信号によって制御されるデータ経路と、テスト動作の間、テストシステムからのテストクロック及び多数のテストコントロール信号と共にコントロール及びビタビデータ経路をテストするためのテスト手段とを含む。
【００１０】
この望ましい態様において、テスト手段は、アドレス、レジスタ書き込みストローブ信号、レジスタ読出ストローブ信号、テストモード選択信号、そして正規モード選択信号とを含むテストシステムから印加される外部テストコントロール信号に応じて、テストを行うための第１乃至第４イネーブル信号を発生するためのアドレスデコーダと、第２イネーブル信号に応じて、テストコントロール信号及び受信された符号列、そして内部コントロール信号を貯蔵するためのテストレジスタと、テストレジスタのテストイネーブル信号に応じて、正規クロック、又はテストクロックのうち、１つを選択するための第１マルチプレクサと、テストレジスタのテストイネーブル信号に応じて、デコーディングコントロール信号、又はテストコントロール信号をビタビデータ経路に出力するための第２マルチプレクサと、第３イネーブル信号に応じて、ビタビデータ経路の出力をデータバスを通して、テストシステムに出力するための第１バッファと、第４イネーブル信号に応じて、コントローラーの出力をデータバースを通してテストシステムに出力するための第２バッファを含み、コントローラーは、第１イネーブル信号によって活性化される。
【００１１】
この望ましい態様において、データバスは、ビタビデコーダとテストシステムとの間にテストコントロール信号、受信された符号列及びデコーディングされた出力信号を提供するための両方向性バスである。
【００１２】
この望ましい態様において、テストコントロール信号は、ビタビデコーダのフレーム同期信号に対して独立的で、デコーディングコントロール信号は、ビタビデコーダのフレーム同期信号に対して従属的である。
【００１３】
この望ましい態様において、アドレスデコーダは、正規動作時正規動作のための外部からの正規モード選択信号に応じて、ビタビデコーダの正規レジスタ（ｎｏｒｍａｌ ｒｅｇｉｓｔｅｒ）の書き込み／読出のための多数のイネーブル信号を発生する。
【００１４】
この望ましい態様において、テストレジスタは、ビタビデータ経路内部、又は外部に存在できる。
【００１５】
【発明の実施の形態】
図２は、本発明によるビタビデコーダとそのテストシステムとの連結を示す概略図である。
【００１６】
図２を参照すると、テストシステム５００は、ビタビデコーダ３００とアドレスバスＡＤＤ＿ＢＵＳとデータバスＤＡＴＡ＿ＢＵＳを通して連結される。データバスＤＡＴＡ＿ＢＵＳは、両方向性の（ｂｉｄｉｒｅｃｔｉｏｎａｌ）データバスである。外部から印加される符号列ＩＮ＿ＤＡＴＡは、ビタビデコーダ３００のテスト時にデコーディングされてデコーディングされたデータＯＵＴ＿ＤＡＴＡにデータバスＤＡＴＡ＿ＢＵＳを通して出力される。速いテストのため、予め決定されたテストコントロール信号ＴＥＳＴ＿ＣＴＬがテストシステム５００からデータバスＤＡＴＡ＿ＢＵＳを通してビタビデコーダ３００に提供される。
【００１７】
入力符号列ＩＮ＿ＤＡＴＡ及びテストコントロール信号ＴＥＳＴ＿ＣＴＬは、ビタビデコーダ３００のテストレジスタ（図３参照）に貯蔵される。テストレジスタの制御のため、アドレスバスＡＤＤ＿ＢＵＳを通してビタビデコーダ３００にアドレス（ａｄｄｒｅｓｓ）が提供される。そしてレジスタ書き込みストローブ信号（ｒｅｇｉｓｔｅｒ ｗｒｉｔｅ ｓｔｒｏｂｅ ｓｉｇｎａｌ）ＷＲＢ、レジスタ読出ストローブ信号（ｒｅｇｉｓｔｅｒ ｒｅａｄ ｓｔｒｏｂｅ ｓｉｇｎａｌ）ＲＤＢ、テストモード選択信号（ｔｅｓｔ ｍｏｄｅ ｓｅｌｅｃｔｉｎｇ ｓｉｇｎａｌ）ＴＲ＿ＣＳＢ、そして正規モード選択信号（ｎｏｒｍａｌ ｍｏｄｅ ｓｅｌｅｃｔｉｎｇ ｓｉｇｎａｌ）ＣＳＢのような幾つのコントロール信号がビタビデコーダ３００に提供される。
【００１８】
そしてテストシステム５００は、フレーム同期信号Ｆ＿Ｓｙｎｃ、テストクロックＴＥＳＴ＿ＣＬＫ及び正規クロックＣＬＫを提供する。テストモード選択信号ＴＲ＿ＣＳＢが論理低レベル“０”であるとき、ビタビデコーダ３００は、テストクロックＴＥＳＴ＿ＣＬＫによってテストされる。
【００１９】
図３は、本発明による望ましい実施形態によるビタビデコーダの構成を示す概略図である。
【００２０】
図３から、ビタビデコーダ３００は、正規クロック信号ＣＬＫに同期して多数のデコーディングコントロール信号ＣＴＬを発生するためのコントローラー２００、そして受信された符号列ＩＮ＿ＤＡＴＡをデコーディングするための入力バッファ、ＳＭＴユニット、ブランチメトリックユニット、加算比較選択ユニット、トレースバックユニット、そして出力バッファを含むビタビデータ経路１００とを含み、ビタビデータ経路１００は、正規動作時、正規クロックＣＬＫに同期してコントローラー２００からのデコーディングコントロール信号ＣＴＬによって制御される。
【００２１】
正規動作のため、ビタビデコーダ３００は、データを貯蔵するための正規レジスタ１４０及び正規レジスタを制御するための第１アドレスデコーダ１５１を含む。第１アドレスデコーダ１５１は、正規動作のため、正規レジスタ書き込みイネーブル信号Ｗｅ１−Ｗｅｎ及び正規レジスタ読出イネーブル信号Ｒｅ１−Ｒｅｍを含む。ここで、ｍとｎは、定数である。イネーブル信号Ｗｅ１−Ｗｅｎ、Ｒｅ１−Ｒｅｍを発生するため、第１アドレスデコーダ１５１は、アドレス、レジスタ書き込みストローブ信号ＷＲＢ、レジスタ読出ストローブ信号ＲＤＢ、そして正規モード選択信号ＣＳＢを受ける。
【００２２】
もし正規モード選択信号ＣＳＢが論理低レベルであると、アドレスデコーダ１５１は、正規動作のためイネーブル信号Ｗｅ１−Ｗｅｎ、Ｒｅ１−Ｒｅｍを発生する。イネーブル信号Ｗｅ１−Ｗｅｎは、正規レジスタ１４０にデータを書き込むことに使用され、イネーブル信号Ｒｅ１−Ｒｅｍは、正規レジスタ１４０からデータを読出することに使用される。前述された回路と共に、ビタビデータ経路１００は、コントローラー２００のデコーディング信号ＣＴＬに応じて符号列ＩＮ＿ＤＡＴＡをデコーディングし、そしてデコーディングされたデータＯＵＴ＿ＤＡＴＡを出力する。
【００２３】
テスト動作のため、ビタビデコーダ３００は、第１マルチプレクサ１２０、第２アドレスデコーダ１５２、テストレジスタ１６０、第２マルチプレクサ１７０、第１バッファ１８０、そして第２バッファ１９０とを含む。第１マルチプレクサ１２０は、テストクロックイネーブル信号（ｔｅｓｔ ｃｌｏｃｋ ｅｎａｂｌｅ ｓｉｇｎａｌ）ＴＥＳＴＣＬＫ＿ＥＮに応じて正規ビタビクロックＣＬＫ、又はテストクロックＴＥＳＴ＿ＣＬＫのうち、１つを選択する。テストクロックイネーブル信号ＴＥＳＴＣＬＫ＿ＥＮは、テストレジスタ１６０に貯蔵される。もしテストクロックイネーブル信号ＴＥＳＴＣＬＫ＿ＥＮが論理高レベルであると、ビタビデコーダ３００は、テストクロックＴＥＳＴ＿ＣＬＫによってテストされる。
【００２４】
反面、テストクロックイネーブル信号ＴＥＳＴＣＬＫ＿ＥＮが論理低レベルであると、ビタビデコーダ３００は、正規クロックＣＬＫによって一般的な動作を行う。テストレジスタ１６０は、符号列ＩＮ＿ＤＡＴＡ及びテストシステム５００からのテストコントロール信号ＴＥＳＴ＿ＣＴＬ（図２参照）を貯蔵する。テストコントロール信号ＴＥＳＴ＿ＣＴＬは、テストのためのコントロール信号ＣＴＬがよく知られているため、コントロール信号ＣＴＬを参照して予め決定することができる。テスト時、全体コントロール信号ＣＴＬの数は、２０である。テストコントロール信号ＴＥＳＴ＿ＣＴＬを貯蔵するため、レジスタ１６０は、３つの８−ビットレジスタで構成される。
【００２５】
即ち、レジスタ１６０は、２４−ビットレジスタである。２０−ビットは、テストコントロール信号ＴＥＳＴ＿ＣＴＬのため使用され、余りは、テストクロックイネーブル信号ＴＥＳＴＣＬＫ＿ＥＮ及びテストイネーブル信号ＴＥＳＴ＿ＥＮのようなコントロール信号のため使用される。第２アドレスデコーダ１５２は、４つのイネーブル信号ｅ１−ｅ４を発生する。イネーブル信号ｅ１−ｅ４を発生するため、アドレスデコーダ１５２は、アドレス、レジスタ書き込みストローブ信号ＷＲＢ、レジスタ読出ストローブ信号ＲＤＢ、そしてテストモード選択信号ＴＲ＿ＣＳＢを受ける。
【００２６】
もし、テストモード選択信号ＴＲ＿ＣＳＢが論理低レベルであると、アドレスデコーダ１５１は、テスト動作のためイネーブル信号ｅ１−ｅ４を発生する。第２マルチプレクサ１７０は、テストイネーブル信号ＴＥＳＴ＿ＥＮに応じてコントローラー２００からのデコーディングコントロール信号ＣＴＬ、又はテストレジスタ１６０からのテストコントロール信号ＴＥＳＴ＿ＣＴＬのうち、１つを選択する。テストイネーブル信号ＴＥＳＴ＿ＥＮは、テストレジスタ１６０に貯蔵される。
【００２７】
もしテストイネーブル信号ＴＥＳＴ＿ＥＮが論理高レベルであると、ビタビデコーダ３００は、テストレジスタ１６０からのテストコントロール信号ＴＥＳＴ＿ＣＴＬによってテストされる。反面、テストイネーブル信号ＴＥＳＴ＿ＥＮが論理低レベルであると、ビタビデコーダ３００は、コントロール２００からのデコーディングコントロール信号ＣＴＬによって正規動作を行う。テスト時、ビタビデータ経路１００及びコントロール２００で処理されたデータは、各々第１及び第２バッファ１８０、１９０を通して出力される。
【００２８】
図３を参照して、本発明によるビタビデコーダの動作は、次のようである。
【００２９】
ビタビデコーダ３００の動作は、正規動作とテスト動作に分かれる。正規動作時、正規モード選択信号ＣＳＢは、論理低レベルを有する。このとき、テストクロックイネーブル信号ＴＥＳＴＣＬＫ＿ＥＮ及びテストイネーブル信号ＴＥＳＴ＿ＥＮは、論理低レベルになる。その結果、正規ビタビクロックＣＬＫ及び正規コントロール信号ＣＴＬは、第１及び第２マルチプレクサ１２０、１７０によって各々選択される。
【００３０】
ビタビデコーダ３００の正規動作のため、第１アドレスデコーダ１５１は、正規動作に関連されたレジスタの書き込み及び読出のためのイネーブル信号Ｗｅ１−Ｗｅｎ、Ｒｅ１−Ｒｅｍを発生する。正規動作時、符号列ＩＮ＿ＤＡＴＡは、正規レジスタ１４０の予め決定されたアドレス（例えば、１８ｈ）にアクセスされる。ビタビデータ経路１００は、デコーディング信号ＣＴＬに応じて符号列ＩＮ＿ＤＡＴＡをデコーディングし、デコーディングされたデータＯＵＴ＿ＤＡＴＡを出力する。
【００３１】
テスト動作のため、テストモード選択ストローブ信号ＴＲ＿ＣＳＢは、論理低レベルを有する。このとき、テストクロックイネーブル信号ＴＥＳＴＣＬＫ＿ＥＮ及びテストイネーブル信号ＴＥＳＴ＿ＥＮは、論理高レベルになる。従って、テストクロックＴＥＳＴ＿ＣＬＫ及びテストクロックコントロール信号ＴＥＳＴ＿ＣＴＬが第１及び第２マルチプレクサ１２０、１７０を通して各々選択される。ビタビデコーダ３００のテスト動作のため、第２アドレスデコーダ１５２は、４つのイネーブル信号ｅ１−ｅ４を発生する。論理高状態の第１イネーブル信号ｅ１がコントローラー２００に供給されると、コントローラー２００の動作は、テストシステム５００によってよくモニタリング（ｍｏｎｉｔｏｒｉｎｇ）される。
【００３２】
論理高状態の第４イネーブル信号ｅ４が第２バッファ１９０に供給されると、コントローラー２００の出力は、第２バッファを経てデータバスＤＡＴＡ＿ＢＵＳを通してテストシステム５００に伝達される。論理高状態の第２イネーブル信号ｅ２がテストレジスタ１６０に供給されると、符号列ＩＮ＿ＤＡＴＡ及びテストコントロール信号ＴＥＳＴ＿ＣＴＬは、テストレジスタ１６０に貯蔵される。符号列ＩＮ＿ＤＡＴＡ及びテストコントロール信号ＴＥＳＴ＿ＣＴＬは、テスト動作のため、ビタビデータ経路１００に提供される。ビタビデータ経路１００から、符号列ＩＮ＿ＤＡＴＡは、論理高レベルの第３イネーブル信号ｅ３に応じてテストコントロール信号ＴＥＳＴ＿ＣＴＬによってデコーディングされ、第１バッファ１８０を通してテストシステム５００に出力される。
次の表１は、本発明のテスト時間を示す。
【００３３】
【表１】
【００３４】
表１において、全体テスト時間は、５．４８９０ｍｓである。従来のビタビデコーダのテスト時間は、１２ｍｓ（１０ＭＨｚクロックから１２０，０００クロックサイクル）である。従来の方法と比較するとき、本発明のよるテスト時間は、従来の方法より２倍以上速い。さらに、本発明は、テストコントロール信号ＴＥＳＴ＿ＣＲＬを貯蔵するためテストレジスタ１６０を使用するため、ビタビデコーダ３００は、外部ピン（ｐｉｎ）の追加が必要ではない。
【００３５】
以上から、本発明による回路の構成及び動作を説明及び図面によって図示したが、これは例を挙げて説明したことに過ぎないし、本発明の技術的思想を外れない範囲内で、多様な変化及び変更が可能である。
【００３６】
【発明の効果】
以上のような本発明によると、本発明によるビタビデコーダは、テストレジスタに予め決定されたテストコントロール信号を貯蔵することによって、ビタビデコーダにピンを追加しなくてもテスト時間と生産単価とを減らすことができる。
【図面の簡単な説明】
【図１】 一般的なビタビデコーダを示すブロック図である。
【図２】 本発明によるビタビデコーダとそのテストシステムとの連結を示す概略図である。
【図３】 本発明による望ましい実施形態によるビタビデコーダの構成を示す概略図である。
【符号の説明】
１００：ビタビデータ経路
１２０：第１マルチプレクサ
１４０：正規レジスタ
１５１：第１アドレスデコーダ
１５２：第２アドレスデコーダ
１６０：テストレジスタ
１７０：第２マルチプレクサ
１８０：第１バッファ
１９０：第２バッファ
２００：コントローラー
【発明の属する技術分野】
本発明は、集積されたビタビデコーダ回路に関するものであり、より詳しくは改善されたテスト性を有するビタビデコーダに関するものである。
【０００２】
【従来の技術】
ビタビデコーダ（ｖｉｔｅｒｂｉ ｄｅｃｏｄｅｒ）は、最大公算方法（ｍａｘｉｍｕｍ ｌｉｋｅｌｉｈｏｏｄ ｍｅｔｈｏｄ）を利用する符号化された重畳符号（ｅｎｃｏｄｅｄ ｃｏｎｖｏｌｕｔｉｏｎａｌ ｃｏｄｅ）をデコーディングすることに使用される。デコーダは、多数の知られた符号列（ｃｏｄｅ ｓｅｑｕｅｎｃｅ）のうち、一番近接な符号列の経路を選択する。その結果、デコーダは、選択された経路に相応するデコーディングされたデータを獲得する。例えば、ビタビデコーダは、移動通信システムの誤り訂正（ｅｒｒｏｒ ｃｏｒｒｅｃｔｉｏｎ）に使用される。
【０００３】
例えば、ビタビデコーディングの理論（ｐｒｉｎｃｉｐｌｅ）は、１９９５年４月にＡＤＤＩＳＯＮ−ＷＥＳＬＥＹ ＰＵＢＬＩＳＨＩＮＧ ＣＯＭＰＡＮＹで出版されたＡ．Ｊ．ＶＩＴＥＲＢＩの“ＣＤＭＡ Ｐｒｉｎｃｉｐｌｅｓ ｏｆ Ｓｐｒｅａｄ Ｓｐｅｃｔｒｕｍ Ｃｏｍｍｕｎｉｃａｔｉｏｎ”ｐｐ．１３２−１３８に開示されている。そしてビタビデコーダは、Ａｔｓｕｓｈｉ Ｙａｍａｓｈｉｔａ等によるＵ．Ｓ．Ｐａｔ．Ｎｏ．４，６１４，９３３“ＶＩＴＥＲＢＩ ＤＥＣＯＤＥＲ ＷＩＴＨ ＴＨＥＰＩＰＥＬＩＮＥ ＰＲＯＣＥＳＳＩＮＧ ＦＵＮＣＴＩＯＮ”に開示されている。
【０００４】
図１は、一般的なビタビデコーダを示すブロック図である。ビタビデコーダ３０は、ビタビデータ経路（ｖｉｔｅｒｂｉ ｄａｔａ ｐａｔｈ）１０とコントローラー（ｃｏｎｔｒｏｌｌｅｒ）２０を含む。データ経路１０は、入力バッファ（ｉｎｐｕｔ ｂｕｆｆｅｒ）１２、ＳＭＴユニット（ｓｙｍｂｏｌ ｍｅｔｒｉｃ ｔａｂｌｅ ｕｎｉｔ）１３、ブランチメトリックユニット（ｂｒａｎｃｈ ｍｅｔｒｉｃ ｕｎｉｔ）１４、加算比較選択ユニット（ａｄｄ ｃｏｍｐａｒｅ ｓｅｌｅｃｔ ｕｎｉｔ）１５、トレースユニット（ｔｒａｃｅ ｂａｃｋ ｕｎｉｔ）１６、そして出力バッファ（ｏｕｔｐｕｔ ｂｕｆｆｅｒ）１７とを含む。
【０００５】
コントローラー２０は、フレーム同期信号（ｆｒａｍｅ ｓｙｎｃｈｒｏｎｏｕｓ ｓｉｇｎａｌ）Ｆ＿Ｓｙｎｃが活性化されるとき、多様なコントロールＣＴＬを発生する。コントロール信号ＣＴＬは、フレーム同期信号Ｆ＿Ｓｙｎｃに同期して発生する。ビタビデータ経路１０は、コントロール２０からのコントロール信号ＣＴＬに応じて符号列ＩＮ＿ＤＡＴＡをデコーディングし、デコーディングされたデータＯＵＴ＿ＤＡＴＡを出力する。
【０００６】
フレーム同期信号Ｆ＿Ｓｙｎｃに同期されるコントロール信号ＣＴＬは、ビタビデコーダ３０をテストすることにも使用される。そのため、ビタビデコーダ３０は、フレーム同期信号Ｆ＿Ｓｙｎｃによって制限される。一般的に、１フレーム（ｆｒａｍｅ）のテストには１２ｍｓ（１０ＭＨｚクロックから１２０，０００クロックサイクル）の時間がかかる。ビタビデコーダ３０の信頼性（ｒｅｌｉａｂｉｌｉｔｙ）を向上させるためには多様なテストが要求されるため、１つの製品に対するテストのためには、少なからず時間が要求される。その結果、生産単価（ｐｒｏｄｕｃｔｉｏｎ ｃｏｓｔ）が上昇する。
【０００７】
特にこの分野で、通常の知識を持っている者によく知られたように、スキャン−イン／スキャン−アウトテスト方法（ｓｃａｎ−ｉｎ／ｓｃａｎ−ｏｕｔ ｔｅｓｔｉｎｇ ｍｅｔｈｏｄ）は、ビタビデコーダが装着されたチップ（ｃｈｉｐ）上に多くのフリップ−フロップ（ｆｌｉｐ−ｆｌｏｐ）回路を必要とする。その結果、ビタビデコーダ回路は、複雑になり、多くの面積が要求されるため、生産単価が上昇される。
【０００８】
【発明が解決しようとする課題】
従って、本発明の目的は、上述の諸問題点を解決するため提案されたものとして、向上されたテスト性（ｔｅｓｔａｂｉｌｉｔｙ）を有するビタビデコーダを提供することである。
【０００９】
【課題を解決するための手段】
上述のような本発明の目的を達成するための本発明の特徴によると、テストのためテストシステムと連結ができるビタビデコーダにおいて、テストシステムの外部から印加されるコントロール信号のための多数のコントロールバスとデータバスと、正規動作（ｎｏｒｍａｌ ｏｐｅｒａｔｉｏｎ）の間に、正規クロック信号に同期して多数のデコーディングコントロール信号を発生するためのコントローラーと、受信された符号列をデコーディングするため入力バッファ、シンボルメトリックデーブルユニット、ブランチメトリックユニット、加算比較選択ユニット、トレースバックユニット、そして出力バッファとを含み、正規動作時、正規クロック信号に同期してコントローラーからのデコーディングコントロール信号によって制御されるデータ経路と、テスト動作の間、テストシステムからのテストクロック及び多数のテストコントロール信号と共にコントロール及びビタビデータ経路をテストするためのテスト手段とを含む。
【００１０】
この望ましい態様において、テスト手段は、アドレス、レジスタ書き込みストローブ信号、レジスタ読出ストローブ信号、テストモード選択信号、そして正規モード選択信号とを含むテストシステムから印加される外部テストコントロール信号に応じて、テストを行うための第１乃至第４イネーブル信号を発生するためのアドレスデコーダと、第２イネーブル信号に応じて、テストコントロール信号及び受信された符号列、そして内部コントロール信号を貯蔵するためのテストレジスタと、テストレジスタのテストイネーブル信号に応じて、正規クロック、又はテストクロックのうち、１つを選択するための第１マルチプレクサと、テストレジスタのテストイネーブル信号に応じて、デコーディングコントロール信号、又はテストコントロール信号をビタビデータ経路に出力するための第２マルチプレクサと、第３イネーブル信号に応じて、ビタビデータ経路の出力をデータバスを通して、テストシステムに出力するための第１バッファと、第４イネーブル信号に応じて、コントローラーの出力をデータバースを通してテストシステムに出力するための第２バッファを含み、コントローラーは、第１イネーブル信号によって活性化される。
【００１１】
この望ましい態様において、データバスは、ビタビデコーダとテストシステムとの間にテストコントロール信号、受信された符号列及びデコーディングされた出力信号を提供するための両方向性バスである。
【００１２】
この望ましい態様において、テストコントロール信号は、ビタビデコーダのフレーム同期信号に対して独立的で、デコーディングコントロール信号は、ビタビデコーダのフレーム同期信号に対して従属的である。
【００１３】
この望ましい態様において、アドレスデコーダは、正規動作時正規動作のための外部からの正規モード選択信号に応じて、ビタビデコーダの正規レジスタ（ｎｏｒｍａｌ ｒｅｇｉｓｔｅｒ）の書き込み／読出のための多数のイネーブル信号を発生する。
【００１４】
この望ましい態様において、テストレジスタは、ビタビデータ経路内部、又は外部に存在できる。
【００１５】
【発明の実施の形態】
図２は、本発明によるビタビデコーダとそのテストシステムとの連結を示す概略図である。
【００１６】
図２を参照すると、テストシステム５００は、ビタビデコーダ３００とアドレスバスＡＤＤ＿ＢＵＳとデータバスＤＡＴＡ＿ＢＵＳを通して連結される。データバスＤＡＴＡ＿ＢＵＳは、両方向性の（ｂｉｄｉｒｅｃｔｉｏｎａｌ）データバスである。外部から印加される符号列ＩＮ＿ＤＡＴＡは、ビタビデコーダ３００のテスト時にデコーディングされてデコーディングされたデータＯＵＴ＿ＤＡＴＡにデータバスＤＡＴＡ＿ＢＵＳを通して出力される。速いテストのため、予め決定されたテストコントロール信号ＴＥＳＴ＿ＣＴＬがテストシステム５００からデータバスＤＡＴＡ＿ＢＵＳを通してビタビデコーダ３００に提供される。
【００１７】
入力符号列ＩＮ＿ＤＡＴＡ及びテストコントロール信号ＴＥＳＴ＿ＣＴＬは、ビタビデコーダ３００のテストレジスタ（図３参照）に貯蔵される。テストレジスタの制御のため、アドレスバスＡＤＤ＿ＢＵＳを通してビタビデコーダ３００にアドレス（ａｄｄｒｅｓｓ）が提供される。そしてレジスタ書き込みストローブ信号（ｒｅｇｉｓｔｅｒ ｗｒｉｔｅ ｓｔｒｏｂｅ ｓｉｇｎａｌ）ＷＲＢ、レジスタ読出ストローブ信号（ｒｅｇｉｓｔｅｒ ｒｅａｄ ｓｔｒｏｂｅ ｓｉｇｎａｌ）ＲＤＢ、テストモード選択信号（ｔｅｓｔ ｍｏｄｅ ｓｅｌｅｃｔｉｎｇ ｓｉｇｎａｌ）ＴＲ＿ＣＳＢ、そして正規モード選択信号（ｎｏｒｍａｌ ｍｏｄｅ ｓｅｌｅｃｔｉｎｇ ｓｉｇｎａｌ）ＣＳＢのような幾つのコントロール信号がビタビデコーダ３００に提供される。
【００１８】
そしてテストシステム５００は、フレーム同期信号Ｆ＿Ｓｙｎｃ、テストクロックＴＥＳＴ＿ＣＬＫ及び正規クロックＣＬＫを提供する。テストモード選択信号ＴＲ＿ＣＳＢが論理低レベル“０”であるとき、ビタビデコーダ３００は、テストクロックＴＥＳＴ＿ＣＬＫによってテストされる。
【００１９】
図３は、本発明による望ましい実施形態によるビタビデコーダの構成を示す概略図である。
【００２０】
図３から、ビタビデコーダ３００は、正規クロック信号ＣＬＫに同期して多数のデコーディングコントロール信号ＣＴＬを発生するためのコントローラー２００、そして受信された符号列ＩＮ＿ＤＡＴＡをデコーディングするための入力バッファ、ＳＭＴユニット、ブランチメトリックユニット、加算比較選択ユニット、トレースバックユニット、そして出力バッファを含むビタビデータ経路１００とを含み、ビタビデータ経路１００は、正規動作時、正規クロックＣＬＫに同期してコントローラー２００からのデコーディングコントロール信号ＣＴＬによって制御される。
【００２１】
正規動作のため、ビタビデコーダ３００は、データを貯蔵するための正規レジスタ１４０及び正規レジスタを制御するための第１アドレスデコーダ１５１を含む。第１アドレスデコーダ１５１は、正規動作のため、正規レジスタ書き込みイネーブル信号Ｗｅ１−Ｗｅｎ及び正規レジスタ読出イネーブル信号Ｒｅ１−Ｒｅｍを含む。ここで、ｍとｎは、定数である。イネーブル信号Ｗｅ１−Ｗｅｎ、Ｒｅ１−Ｒｅｍを発生するため、第１アドレスデコーダ１５１は、アドレス、レジスタ書き込みストローブ信号ＷＲＢ、レジスタ読出ストローブ信号ＲＤＢ、そして正規モード選択信号ＣＳＢを受ける。
【００２２】
もし正規モード選択信号ＣＳＢが論理低レベルであると、アドレスデコーダ１５１は、正規動作のためイネーブル信号Ｗｅ１−Ｗｅｎ、Ｒｅ１−Ｒｅｍを発生する。イネーブル信号Ｗｅ１−Ｗｅｎは、正規レジスタ１４０にデータを書き込むことに使用され、イネーブル信号Ｒｅ１−Ｒｅｍは、正規レジスタ１４０からデータを読出することに使用される。前述された回路と共に、ビタビデータ経路１００は、コントローラー２００のデコーディング信号ＣＴＬに応じて符号列ＩＮ＿ＤＡＴＡをデコーディングし、そしてデコーディングされたデータＯＵＴ＿ＤＡＴＡを出力する。
【００２３】
テスト動作のため、ビタビデコーダ３００は、第１マルチプレクサ１２０、第２アドレスデコーダ１５２、テストレジスタ１６０、第２マルチプレクサ１７０、第１バッファ１８０、そして第２バッファ１９０とを含む。第１マルチプレクサ１２０は、テストクロックイネーブル信号（ｔｅｓｔ ｃｌｏｃｋ ｅｎａｂｌｅ ｓｉｇｎａｌ）ＴＥＳＴＣＬＫ＿ＥＮに応じて正規ビタビクロックＣＬＫ、又はテストクロックＴＥＳＴ＿ＣＬＫのうち、１つを選択する。テストクロックイネーブル信号ＴＥＳＴＣＬＫ＿ＥＮは、テストレジスタ１６０に貯蔵される。もしテストクロックイネーブル信号ＴＥＳＴＣＬＫ＿ＥＮが論理高レベルであると、ビタビデコーダ３００は、テストクロックＴＥＳＴ＿ＣＬＫによってテストされる。
【００２４】
反面、テストクロックイネーブル信号ＴＥＳＴＣＬＫ＿ＥＮが論理低レベルであると、ビタビデコーダ３００は、正規クロックＣＬＫによって一般的な動作を行う。テストレジスタ１６０は、符号列ＩＮ＿ＤＡＴＡ及びテストシステム５００からのテストコントロール信号ＴＥＳＴ＿ＣＴＬ（図２参照）を貯蔵する。テストコントロール信号ＴＥＳＴ＿ＣＴＬは、テストのためのコントロール信号ＣＴＬがよく知られているため、コントロール信号ＣＴＬを参照して予め決定することができる。テスト時、全体コントロール信号ＣＴＬの数は、２０である。テストコントロール信号ＴＥＳＴ＿ＣＴＬを貯蔵するため、レジスタ１６０は、３つの８−ビットレジスタで構成される。
【００２５】
即ち、レジスタ１６０は、２４−ビットレジスタである。２０−ビットは、テストコントロール信号ＴＥＳＴ＿ＣＴＬのため使用され、余りは、テストクロックイネーブル信号ＴＥＳＴＣＬＫ＿ＥＮ及びテストイネーブル信号ＴＥＳＴ＿ＥＮのようなコントロール信号のため使用される。第２アドレスデコーダ１５２は、４つのイネーブル信号ｅ１−ｅ４を発生する。イネーブル信号ｅ１−ｅ４を発生するため、アドレスデコーダ１５２は、アドレス、レジスタ書き込みストローブ信号ＷＲＢ、レジスタ読出ストローブ信号ＲＤＢ、そしてテストモード選択信号ＴＲ＿ＣＳＢを受ける。
【００２６】
もし、テストモード選択信号ＴＲ＿ＣＳＢが論理低レベルであると、アドレスデコーダ１５１は、テスト動作のためイネーブル信号ｅ１−ｅ４を発生する。第２マルチプレクサ１７０は、テストイネーブル信号ＴＥＳＴ＿ＥＮに応じてコントローラー２００からのデコーディングコントロール信号ＣＴＬ、又はテストレジスタ１６０からのテストコントロール信号ＴＥＳＴ＿ＣＴＬのうち、１つを選択する。テストイネーブル信号ＴＥＳＴ＿ＥＮは、テストレジスタ１６０に貯蔵される。
【００２７】
もしテストイネーブル信号ＴＥＳＴ＿ＥＮが論理高レベルであると、ビタビデコーダ３００は、テストレジスタ１６０からのテストコントロール信号ＴＥＳＴ＿ＣＴＬによってテストされる。反面、テストイネーブル信号ＴＥＳＴ＿ＥＮが論理低レベルであると、ビタビデコーダ３００は、コントロール２００からのデコーディングコントロール信号ＣＴＬによって正規動作を行う。テスト時、ビタビデータ経路１００及びコントロール２００で処理されたデータは、各々第１及び第２バッファ１８０、１９０を通して出力される。
【００２８】
図３を参照して、本発明によるビタビデコーダの動作は、次のようである。
【００２９】
ビタビデコーダ３００の動作は、正規動作とテスト動作に分かれる。正規動作時、正規モード選択信号ＣＳＢは、論理低レベルを有する。このとき、テストクロックイネーブル信号ＴＥＳＴＣＬＫ＿ＥＮ及びテストイネーブル信号ＴＥＳＴ＿ＥＮは、論理低レベルになる。その結果、正規ビタビクロックＣＬＫ及び正規コントロール信号ＣＴＬは、第１及び第２マルチプレクサ１２０、１７０によって各々選択される。
【００３０】
ビタビデコーダ３００の正規動作のため、第１アドレスデコーダ１５１は、正規動作に関連されたレジスタの書き込み及び読出のためのイネーブル信号Ｗｅ１−Ｗｅｎ、Ｒｅ１−Ｒｅｍを発生する。正規動作時、符号列ＩＮ＿ＤＡＴＡは、正規レジスタ１４０の予め決定されたアドレス（例えば、１８ｈ）にアクセスされる。ビタビデータ経路１００は、デコーディング信号ＣＴＬに応じて符号列ＩＮ＿ＤＡＴＡをデコーディングし、デコーディングされたデータＯＵＴ＿ＤＡＴＡを出力する。
【００３１】
テスト動作のため、テストモード選択ストローブ信号ＴＲ＿ＣＳＢは、論理低レベルを有する。このとき、テストクロックイネーブル信号ＴＥＳＴＣＬＫ＿ＥＮ及びテストイネーブル信号ＴＥＳＴ＿ＥＮは、論理高レベルになる。従って、テストクロックＴＥＳＴ＿ＣＬＫ及びテストクロックコントロール信号ＴＥＳＴ＿ＣＴＬが第１及び第２マルチプレクサ１２０、１７０を通して各々選択される。ビタビデコーダ３００のテスト動作のため、第２アドレスデコーダ１５２は、４つのイネーブル信号ｅ１−ｅ４を発生する。論理高状態の第１イネーブル信号ｅ１がコントローラー２００に供給されると、コントローラー２００の動作は、テストシステム５００によってよくモニタリング（ｍｏｎｉｔｏｒｉｎｇ）される。
【００３２】
論理高状態の第４イネーブル信号ｅ４が第２バッファ１９０に供給されると、コントローラー２００の出力は、第２バッファを経てデータバスＤＡＴＡ＿ＢＵＳを通してテストシステム５００に伝達される。論理高状態の第２イネーブル信号ｅ２がテストレジスタ１６０に供給されると、符号列ＩＮ＿ＤＡＴＡ及びテストコントロール信号ＴＥＳＴ＿ＣＴＬは、テストレジスタ１６０に貯蔵される。符号列ＩＮ＿ＤＡＴＡ及びテストコントロール信号ＴＥＳＴ＿ＣＴＬは、テスト動作のため、ビタビデータ経路１００に提供される。ビタビデータ経路１００から、符号列ＩＮ＿ＤＡＴＡは、論理高レベルの第３イネーブル信号ｅ３に応じてテストコントロール信号ＴＥＳＴ＿ＣＴＬによってデコーディングされ、第１バッファ１８０を通してテストシステム５００に出力される。
次の表１は、本発明のテスト時間を示す。
【００３３】
【表１】
表１において、全体テスト時間は、５．４８９０ｍｓである。従来のビタビデコーダのテスト時間は、１２ｍｓ（１０ＭＨｚクロックから１２０，０００クロックサイクル）である。従来の方法と比較するとき、本発明のよるテスト時間は、従来の方法より２倍以上速い。さらに、本発明は、テストコントロール信号ＴＥＳＴ＿ＣＲＬを貯蔵するためテストレジスタ１６０を使用するため、ビタビデコーダ３００は、外部ピン（ｐｉｎ）の追加が必要ではない。
【００３５】
以上から、本発明による回路の構成及び動作を説明及び図面によって図示したが、これは例を挙げて説明したことに過ぎないし、本発明の技術的思想を外れない範囲内で、多様な変化及び変更が可能である。
【００３６】
【発明の効果】
以上のような本発明によると、本発明によるビタビデコーダは、テストレジスタに予め決定されたテストコントロール信号を貯蔵することによって、ビタビデコーダにピンを追加しなくてもテスト時間と生産単価とを減らすことができる。
【図面の簡単な説明】
【図１】 一般的なビタビデコーダを示すブロック図である。
【図２】 本発明によるビタビデコーダとそのテストシステムとの連結を示す概略図である。
【図３】 本発明による望ましい実施形態によるビタビデコーダの構成を示す概略図である。
【符号の説明】
１００：ビタビデータ経路
１２０：第１マルチプレクサ
１４０：正規レジスタ
１５１：第１アドレスデコーダ
１５２：第２アドレスデコーダ
１６０：テストレジスタ
１７０：第２マルチプレクサ
１８０：第１バッファ
１９０：第２バッファ
２００：コントローラー
Claims (6)
- テストのためテストシステムと連結ができるビタビデコーダにおいて、
前記テストシステムの外部から印加されるテストコントロール信号及び正規動作のための多数のコントロールバスとデータバスと、
正規動作の間に、正規クロック信号に同期して多数のデコーディングコントロール信号を発生するためのコントローラーと、
受信された符号列をデコーディングするため入力バッファ、シンボルメトリックデーブルユニット、ブランチメトリックユニット、加算比較選択ユニット、トレースバックユニット、そして出力バッファを含み、前記正規動作時、前記正規クロック信号に同期して前記コントローラーからの前記デコーディングコントロール信号によって制御されるデータ経路と、
テスト動作の間、前記テストシステムからのテストクロック及び多数のテストコントロール信号と共に前記コントロール及び前記ビタビデータ経路をテストするためのテスト手段とを含み、前記テスト手段は、前記テストコントロール信号を貯蔵するテストレジスタを含むことを特徴とするビタビデコーダ。 - 前記テスト手段は、
アドレス、レジスタ書き込みストローブ信号、レジスタ読出ストローブ信号、テストモード選択信号、そして正規モード選択信号を含む前記テストシステムから印加される外部テストコントロール信号に応じて、テストを行うための第１乃至第４イネーブル信号を発生するためのアドレスデコーダと、
前記第２イネーブル信号に応じて、前記テストコントロール信号及び受信された符号列、そして内部コントロール信号を貯蔵するためのテストレジスタと、
前記テストレジスタのテストイネーブル信号に応じて、前記正規クロック、又はテストクロックのうち、１つを選択するための第１マルチプレクサと、
前記テストレジスタのテストイネーブル信号に応じて、前記デコーディングコントロール信号、又は前記テストコントロール信号を前記ビタビデータ経路に出力するための第２マルチプレクサと、前記第３イネーブル信号に応じて、前記ビタビデータ経路の出力を前記データバスを通して、前記テストシステムに出力するための第１バッファと、
前記第４イネーブル信号に応じて、前記コントローラーの出力を前記データバスを通して前記テストシステムに出力するための第２バッファを含み、前記コントローラーは、前記第１イネーブル信号によって活性化されることを特徴とする請求項１に記載のビタビデコーダ。 - 前記データバスは、前記ビタビデコーダと前記テストシステムとの間に前記テストコントロール信号、前記受信された符号列及びデコーディングされた出力信号を提供するための両方向性バスであることを特徴とする請求項１に記載のビタビデコーダ。
- 前記テストコントロール信号は、前記ビタビデコーダのフレーム同期信号に対して独立的で、前記デコーディングコントロール信号は、前記ビタビデコーダのフレーム同期信号に対して従属的であることを特徴とする請求項１に記載のビタビデコーダ。
- 前記アドレスデコーダは、正規動作時前記正規動作のための外部からの前記正規モード選択信号に応じて、前記ビタビデコーダの正規レジスタの書き込み／読出のための多数のイネーブル信号を発生することを特徴とする請求項２に記載のビタビデコーダ。
- 前記テストレジスタは、前記ビタビデータ経路内部、又は外部に存在できることを特徴とする請求項１に記載のビタビデコーダ。
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