JP4048284B2 - Laminate for forming ohmic electrode and ohmic electrode - Google Patents

Laminate for forming ohmic electrode and ohmic electrode Download PDF

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Abstract

It is intended to provide a multi-layered structure for fabricating an ohmic electrode for III-V compound semiconductors such as GaAs semiconductors which has practically satisfactory characteristics and an ohmic electrode obtained by using it. On a III-V compound semiconductor substrate such as an n<+>-type GaAs substrate, a non-single crystal semiconductor layer such as a non-single crystal In0.7Ga0.3As layer, a metal film such as a Ni film, a metal nitride film such as a WN film and a refractory metal film such as a W film are sequentially stacked by sputtering, etc. and subsequently patterned by lift-off, etc. to make a multi-layered structure for fabricating ohmic electrodes. The structure is annealed at 500 to 600 DEG C, e.g. 550 DEG C for one second by, e.g. RTA method to fabricate an ohmic electrode. <IMAGE> <IMAGE> <IMAGE> <IMAGE>

Description

技術分野
この発明は、オーミック電極形成用積層体およびオーミック電極に関し、特に、III-Ｖ族化合物半導体に対するオーミック電極に適用して好適なものである。
背景技術
化合物半導体を用いたＦＥＴなどのデバイスの高性能化や信頼性の向上を図る上で、オーミック電極の接触抵抗の低減や熱安定性の向上は重要な課題である。しかしながら、化合物半導体、特にＧａＡｓ系半導体などのIII-Ｖ族化合物半導体に対するオーミック電極は、上記の要求を満足するものが得られていないのが現状である。
現在、ＧａＡｓ系半導体に対するオーミック電極の材料として最もよく用いられているものは、ＡｕＧｅ／Ｎｉである。このＡｕＧｅ／Ｎｉをオーミック電極の材料として用いた場合には、４００〜５００℃の熱処理により、ＧａＡｓ系半導体とオーミック接触するオーミック電極を形成することができる。
このようにＡｕＧｅ／Ｎｉをオーミック電極の材料として用いる場合の最も大きな問題は、この材料を用いて形成されるオーミック電極の熱安定性が悪いことである。すなわち、ＡｕＧｅ／Ｎｉ中にＡｕが多量に含まれている（通常用いられるＡｕＧｅ中には８８％のＡｕが含まれている）ことにより、４００℃以上の温度でＧａＡｓとＡｕとが反応してβ−ＡｕＧａ（六方最密（ＨＣＰ）構造で融点Ｔm＝３７５℃）が形成されるため、オーミック電極の接触抵抗は低下するものの、熱安定性は劣化する。その結果、オーミック電極形成後に行われる化学気相成長（ＣＶＤ）などの高温プロセスによりデバイス特性の劣化が引き起こされる。
この問題を第１図に示すＧａＡｓ ＪＦＥＴの製造プロセスを例にとって具体的に説明すると、次のようになる。すなわち、この製造プロセスでは、まず、第１図Ａに示すように、半絶縁性ＧａＡｓ基板１０１中に、ｎ型不純物の選択的なイオン注入およびその後の熱処理によりｎ型チャネル層１０２を形成する。次に、半絶縁性ＧａＡｓ基板１０１の全面にＳｉ3Ｎ4膜のような絶縁性１０３を形成した後、この絶縁膜１０３の所定部分をエッチング除去して開口１０３ａを形成する。この後、この開口１０３ａを通じてｎ型チャネル層１０２中にｐ型不純物としてＺｎを拡散させることによりｐ+型ゲート領域１０４を形成する。次に、ゲート電極材料として全面に例えばＴｉ／Ｐｔ／Ａｕ膜を形成した後、その上にゲート電極に対応する形状のレジストパターン（図示せず）を形成し、このレジストパターンをマスクとしてＴｉ／Ｐｔ／Ａｕ膜をイオンミリング法によりパターニングする。これによって、第１図Ｂに示すように、ゲート電極１０５が形成される。次に、絶縁膜１０３の所定部分をエッチング除去して開口１０３ｂ、１０３ｃを形成した後、これらの開口１０３ｂ、１０３ｃの部分におけるｎ型チャネル層１０２上に、ＡｕＧｅ／Ｎｉを材料として用いてそれぞれソース電極およびドレイン電極としてのオーミック電極１０６、１０７を形成する。次に、第１図Ｃに示すように、それぞれオーミック電極１０６、１０７と接続された一層目の配線１０８、１０９を形成する。次に、第１図Ｄに示すように、後述の二層目の配線との電気的絶縁のための例えばＳｉ3Ｎ4膜のような層間絶縁膜１１０をＣＶＤ法により全面に形成した後、この層間絶縁膜１１０の所定部分をエッチング除去して開口１１０ａ、１１０ｂを形成する。ここで、この層間絶縁膜１１０をＣＶＤ法により形成する際に４００℃近い高温プロセスを経るため、デバイス特性の劣化が生じるのである。二層目の配線を形成するには、二層目の配線のコンタクト部などを除いた部分の表面に例えばレジスト１１１を形成する。次に、全面に二層目の配線形成用の材料を形成した後、レジスト１１１を除去する。これによって、第１図Ｅに示すように、二層目の配線１１２、１１３がエアーブリッジ配線として形成される。
上述のようにオーミック電極の材料としてＡｕＧｅ／Ｎｉを用いた場合には、上記の問題のほかに、ＧａＡｓとＡｕとの反応によりβ−ＡｕＧａが形成されることにより、オーミック電極の表面の面荒れが生じ、これが後の微細加工を行う上で大きな問題となっている。
これらの問題を解決するため、これまでに種々のオーミック電極材料の研究が行われている。ところで、オーミック接触を考えた場合、最も理想的とされるのは、第２図に示すように、電極金属との界面におけるエネルギー障壁を低下させ、上述のβ−ＡｕＧａのような低融点の化合物を含まない金属でオーミック接触を得ることである。なお、第２図において、ＥcおよびＥvはそれぞれ伝導帯の下端のエネルギーおよび価電子帯の上端のエネルギー、ＥFはフェルミエネルギーを示す。この図２に示す構造のオーミック電極は、有機金属化学気相成長（ＭＯＣＶＤ）法などのエピタキシャル成長法によりＧａＡｓ基板上にＩｎxＧａ1-xＡｓ層を低エネルギー障壁の中間層として形成し、その上に電極金属を形成することにより得られている。しかしながら、このような構造のオーミック電極を得るためにＭＯＣＶＤ装置などのエピタキシャル成長装置を用いることは、プロセスウィンドウを小さくし、また、量産性も悪くする。
このような問題を解決するために、低エネルギー障壁の中間層としてのＩｎＡｓ層をＩｎＡｓをターゲットとして用いたスパッタリング法により形成するとともに、Ｗ薄膜およびＮｉ薄膜は電子ビーム蒸着法を用いて形成して、ＩｎＡｓ／Ｗ構造、ＩｎＡｓ／Ｎｉ／Ｗ構造、Ｎｉ／ＩｎＡｓ／Ｎｉ／Ｗ構造などの積層体をＧａＡｓ基板上に形成し、その後に熱処理を行うことにより、熱安定性が良好なオーミック電極を形成することができることが報告されている（J.Appl.Phys.68,2475(1990)）。第３図はその一例を示し、ｎ型ＧａＡｓ基板２００上にスパッタリング法によりＩｎＡｓ層２０１を形成し、さらにこのＩｎＡｓ層２０１上にＮｉ薄膜２０２およびＷ薄膜２０３を順次形成した後、熱処理を行うことによりオーミック電極を形成する。
この方法は、ＩｎＡｓ層２０１の形成に高速で成膜を行うことができるスパッタリング法を用いているので、非常に量産性に優れている。また、このオーミック電極は、その最上層に高融点金属であるＷ薄膜２０３を用いていることから、このオーミック電極に接続する金属配線の材料としてＡｌ、Ａｕといったあらゆる金属をバリアメタルを用いることなく利用することができるなど、プロセスの自由度も大きい。しかしながら、この方法では、熱処理時に微量のＩｎがＷ薄膜２０３上に拡散することにより、十分に低い接触抵抗を得ることができないという大きな問題を有している。また、熱処理時にＩｎがＷ薄膜２０３上に拡散する結果、オーミック電極の表面が荒れ、モフォロジーが極めて悪くなるという問題もある。
近年、このオーミック電極の表面モフォロジーの問題を解決するために、ＩｎＡｓ／Ｎｉ／ＷＳｉ／Ｗ構造の積層体をＧａＡｓ基板上に形成し、その後熱処理を行うことによりオーミック電極を形成する方法が本出願人により提案されている（特開平７−９４４４４号公報）。しかしながら、この方法により形成されるオーミック電極は、ＡｕＧｅ／Ｎｉを用いて形成される従来のオーミック電極と比べて接触抵抗が高いという問題がある。また、オーミック電極を形成するために必要な熱処理の温度も７００〜８００℃程度と高いことから、この熱処理の際に不純物の拡散が起きやすく、不純物の再分布が引き起こされるという問題がある。これは、例えば、バイポーラトランジスタのように狭い領域に高不純物濃度のベース層を形成するときに問題となる。
上述のように、従来のＧａＡｓ系半導体に対するオーミック電極はいずれも不満足なものであるため、実用上満足しうる特性を有するオーミック電極の実現が望まれていた。
発明の開示
従って、この発明の目的は、ＧａＡｓ系半導体その他のIII-Ｖ族化合物半導体に対する、実用的に満足しうる特性を有するオーミック電極を容易に形成することができるオーミック電極形成用積層体およびそれを用いて得られるオーミック電極を提供することにある。
この発明によるオーミック電極形成用積層体は、
III-Ｖ族化合物半導体基体上に順次形成された、非単結晶半導体層および少なくとも窒化金属薄膜を含む薄膜から成ることを特徴とするものである。
また、この発明によるオーミック電極形成用積層体は、
III-Ｖ族化合物半導体基体上に順次形成された、非単結晶半導体層および少なくとも窒化金属薄膜を含む薄膜であって、非単結晶半導体層と薄膜との間のエネルギー障壁の高さはIII-Ｖ族化合物半導体基体と薄膜との間のエネルギー障壁の高さよりも低いものから成ることを特徴とするものである。
この発明によるオーミック電極は、
III-Ｖ族化合物半導体基体上に順次形成された、非単結晶半導体層および少なくとも窒化金属薄膜を含む薄膜から成るオーミック電極形成用積層体を熱処理することによって得られることを特徴とするものである。
また、この発明によるオーミック電極は、
III-Ｖ族化合物半導体基体上に形成されたオーミック電極であって、
非単結晶半導体層および少なくとも窒化金属薄膜を含む薄膜を有し、上記非単結晶半導体層と上記薄膜との間のエネルギー障壁の高さは上記III-Ｖ族化合物半導体基体と上記薄膜との間のエネルギー障壁の高さよりも低いものから成るオーミック電極形成用積層体を熱処理することによって得られることを特徴とするものである。
この発明において、III-Ｖ族化合物半導体基体には、例えばＧａＡｓ、ＡｌＧａＡｓ、ＩｎＧａＡｓなどから成る基板または層が含まれる。また、このIII-Ｖ族化合物半導体基体がｎ型である場合、このIII-Ｖ族化合物半導体基体中にはドナーとなる不純物として、例えばＳｉ、Ｇｅ、Ｔｅ、Ｓｎなどが含まれる。これらのドナーとなる不純物は、例えばイオン注入、液相エピタキシー（ＬＰＥ）、分子線エピタキシー（ＭＢＥ）、有機金属気相エピタキシー（ＭＯＶＰＥ）などの方法によりIII-Ｖ族化合物半導体基体中に導入される。
非単結晶半導体層には非単結晶ＩｎxＧａ1-xＡｓ層（ただし、０＜ｘ≦１）などが含まれる。ここで、「非単結晶」とは、単結晶ではなく、多結晶または非晶質であることを意味する。この非単結晶半導体層は、好適には、スパッタリング法により形成されるが、他の方法、例えば真空蒸着法、特に電子ビーム蒸着法によって形成してもよい。この非単結晶半導体層をスパッタリング法により形成する場合には、ターゲットとしてこの非単結晶半導体層と同一の半導体材料から成る単一のターゲットを用いた通常のスパッタリング法を用いることができるほか、この非単結晶半導体層の各構成元素から成る複数のターゲットを用いた同時スパッタリング法を用いることもできる。
III-Ｖ族化合物半導体基体と非単結晶半導体層との間には、非単結晶半導体層のIII-Ｖ族化合物半導体基体に対する濡れ性を向上させるためなどの目的で、例えばＮｉ薄膜のような金属薄膜を形成してもよい。
この発明の典型的な一実施形態においては、非単結晶半導体層上の薄膜は、金属薄膜およびこの金属薄膜上に形成された窒化金属薄膜を有する。この場合、金属薄膜は、より低い温度での熱処理により低い接触抵抗のオーミック電極を形成することができるようにするためなどの理由により用いられる。また、窒化金属薄膜は、熱処理時に非単結晶半導体層の構成元素、例えばＩｎが電極表面側に拡散するのを防止するために用いられる。この窒化金属薄膜上には、オーミック電極のシート抵抗の低減を図るためや、バリアメタルを用いることなくオーミック電極に金属配線を接続することができるようにするためなどの理由により、好適には、窒化金属薄膜に比べて低抗率が低く、しかも配線に用いられる材料との反応が起こりにくい高融点金属薄膜が形成される。ここで、金属薄膜としては、Ｎｉ薄膜、Ａｌ薄膜、Ｃｏ薄膜などを用いることができる。また、窒化金属薄膜としては、ＷＮ薄膜、ＷＳｉＮ薄膜、ＴａＮ薄膜、ＴａＳｉＮ薄膜、ＴｉＮ薄膜、ＴｉＳｉＮ薄膜、ＴｉＯＮ薄膜などを用いることができる。これらの窒化金属薄膜は、結晶質（多結晶など）であっても非晶質であってもよい。さらに、高融点金属薄膜としては、Ｗ薄膜、Ｍｏ薄膜、Ｔａ薄膜などを用いることができる。
上記の高融点金属薄膜上には、オーミック電極のシート抵抗の低減を図り、このオーミック電極を配線としても用いることができるようにするために、配線用金属薄膜、例えばＡｌ薄膜、Ａｌ合金（Ａｌ−Ｓｉ、Ａｌ−Ｃｕ、Ａｌ−Ｓｉ−Ｃｕなど）薄膜、Ａｕ薄膜、Ａｕ／Ｔｉ薄膜などを形成してもよい。
非単結晶半導体層上の薄膜、すなわち金属薄膜、窒化金属薄膜、高融点金属薄膜などは、スパッタリング法や、真空蒸着法、特に電子ビーム蒸着法によって形成することができる。これらの金属薄膜、窒化金属薄膜、高融点金属薄膜などをスパッタリング法により形成する場合には、ターゲットとしてこれらと同一の材料から成る単一のターゲットを用いた通常のスパッタリング法を用いることができるほか、これらの各構成元素から成る複数のターゲットを用いた同時スパッタリング法を用いることもできる。また、これらの金属薄膜、窒化金属薄膜、高融点金属薄膜などを真空蒸着法により形成する場合には、これらと同一の材料から成る単一の蒸着源またはこれらの各構成元素から成る複数の蒸着源を用いることができる。さらに、高融点金属薄膜は、場合によってはＣＶＤ法により形成してもよい。
この発明によれば、上述のオーミック電極形成用積層体をIII-Ｖ族化合物半導体基体上に形成した後、例えば５００〜６００℃程度の温度で熱処理を行うことにより、実用上デバイスに要求される特性、すなわち熱安定性、低接触抵抗、表面の平坦性などの特性を満足するオーミック電極を容易に形成することができる。また、この場合、オーミック電極の形成に必要な熱処理の温度は５００〜６００℃程度と低いので、この熱処理の際に不純物の拡散が起きるのを防止することができ、不純物の再分布を防止することができる。
【図面の簡単な説明】
第１図はオーミック電極材料としてＡｕＧｅ／Ｎｉを用いる従来のオーミック電極の形成方法をＧａＡｓ ＪＦＥＴの製造プロセスにおけるオーミック電極の形式に用いた場合の問題点を説明するための断面図、第２図は理想的なオーミック電極のエネルギーバンド図、第３図は従来のオーミック電極の形成方法において用いられるＩｎＡｓ／Ｎｉ／Ｗ構造のオーミック電極形成用積層体を示す断面図、第４図はこの発明の第１の実施形態によるオーミック電極の形成方法を説明するための断面図、第５図はこの発明の第１の実施形態によるオーミック電極の形成方法により形成されたオーミック電極の接触抵抗の熱処理温度依存性の測定結果の一例を示すグラフ、第６図はこの発明の第１の実施形態によるオーミック電極の形成方法においてオーミック電極形成用積層体を形成した後に５５０℃で１秒間熱処理を行うことによりオーミック電極を形成し、さらに４００℃で１０時間熱処理を行った後のオーミック電極の表面を撮影した光学顕微鏡写真、第７図はこの発明の第１の実施形態によるオーミック電極の形成方法により形成されたオーミック電極の熱安定性の測定結果の一例を示すグラフ、第８図はこの発明の第２の実施形態によるオーミック電極の形成方法において用いられるオーミック電極形成用積層体を示す断面図、第９図はこの発明の第３の実施形態によるオーミック電極の形成方法において用いられるオーミック電極形成用積層体を示す断面図、第１０図はこの発明の第４の実施形態によるＧａＡｓ ＭＥＳＦＥＴの製造方法を説明するための断面図である。
発明を実施するための最良の形態
以下、この発明の実施形態について図面を参照しながら説明する。なお、実施形態の全図において、同一または対応する部分には同一の符号を付す。
第４図はこの発明の第１の実施形態によるオーミック電極の形成方法を示す。
この第１の実施形態においては、まず、第４図Ａに示すように、ｎ+型ＧａＡｓ基板１上にフォトレジストを塗布した後、このフォトレジストをフォトソリグラフィー法によりパターニングし、形成すべきオーミック電極に対応する部分に開口を有するレジストパターン２を形成する。このレジストパターン２の厚さは、後述の非単結晶Ｉｎ0.7Ｇａ0.3Ａｓ層３、Ｎｉ薄膜４、ＷＮ薄膜５およびＷ薄膜６の合計の厚さよりも十分に大きくなるように選ばれる。また、このフォトソリグラフィーにおける露光は、例えば縮小投影露光装置（いわゆるステッパー）のような光学式露光装置を用いて行われる。なお、このレジストパターン２の形成は、電子線レジストと電子ビームソリグラフィー法とを用いて行うようにしてもよい。
次に、第４図Ｂに示すように、まず、例えばＩｎ0.7Ｇａ0.3Ａｓをターゲットとして用いたスパッタリング法（例えば、マグネトロンスパッタリング法）により非単結晶Ｉｎ0.7Ｇａ0.3Ａｓ層３を全面に形成し、引き続いて例えばスパッタリング法や電子ビーム蒸着法によりＮｉ薄膜４、ＷＮ薄膜５およびＷ薄膜６を順次全面に形成する。ここで、スパッタリング法、例えばマグネトロンスパッタリング法により非単結晶ＩｎO.7Ｇａ0.3Ａｓ層３を形成する場合には、成膜室内を例えばベース圧力２×１０-5Ｐａに真空排気した後、この成膜室内にＡｒガスを例えば圧力３×１０-1Ｐａまで導入し、このＡｒガスをＤＣ放電させる。この場合の使用電力は、例えば１５０Ｗである。また、成膜は例えば室温で行われる。このとき、成膜速度は例えば７ｎｍ／分である。さらにまた、スパッタリング法、例えばマグネトロンスパッタリング法によりＷＮ薄膜５を形成する場合には、成膜室内を例えばベース圧力２×１０-5Ｐａに真空排気した後、この成膜室内にＮ2ガスを例えば圧力３×１０-1Ｐａまで導入し、このＮ2ガスをＤＣ放電させる。この場合の使用電力は例えば１５０Ｗであり、成膜は例えば室温で行われる。なお、Ｎ2ガスの代わりにＮ2ガスとＡｒガスとの混合ガスを用いてもよい。また、上に挙げたスパッタリング法はいわゆるＤＣスパッタリング法であるが、場合によっては、このＤＣスパッタリング法の代わりにＲＦスパッタリング法を用いてもよい。
次に、上述のようにして非単結晶Ｉｎ0.7Ｇａ0.3Ａｓ層３、Ｎｉ薄膜４、ＷＮ薄膜５およびＷ薄膜６が形成されたｎ+型ＧａＡｓ基板１を例えばアセトンのような有機溶剤に浸けてレジストパターン２を溶解除去することにより、このレジストパターン２上に形成された非単結晶Ｉｎ0.7Ｇａ0.3Ａｓ層３、Ｎｉ薄膜４、ＷＮ薄膜５およびＷ薄膜６を除去する。この結果、第４図Ｃに示すように、レジストパターン２の開口部に対応する部分におけるｎ+型ＧａＡｓ基板１上にのみ非単結晶Ｉｎ0.7Ｇａ0.3Ａｓ層３、Ｎｉ薄膜４、ＷＮ薄膜５およびＷ薄膜６が残される。
次に、これらの非単結晶Ｉｎ0.7Ｇａ0.3Ａｓ層３、Ｎｉ薄膜４、ＷＮ薄膜５およびＷ薄膜６、すなわちオーミック電極形成用積層体が形成されたｎ+型ＧａＡｓ基板１を、例えばＲＴＡ（Rapid Thermal Annealing）法や一般的な電気炉による方法により例えば５００〜６００℃で短時間、例えば１秒〜数分間の熱処理を行う。この熱処理の際の雰囲気としては、例えばＮ2ガスや、微量のＨ2ガスを添加したＮ2ガスから成る雰囲気を用いる。この熱処理の結果、第４図Ｄに示すように、オーミック電極７が形成される。
第５図は、この第１の実施形態による方法により形成されたオーミック電極７の接触抵抗の熱処理温度依存性の測定結果の一例を示す。測定に用いた試料は、非単結晶Ｉｎ0.7Ｇａ0.3Ａｓ層３、ＷＮ薄膜５およびＷ薄膜６の厚さをそれぞれ１４ｎｍ、２５ｎｍおよび５０ｎｍに固定し、Ｎｉ薄膜４の厚さを９ｎｍ、１０ｎｍおよび１１ｎｍの３水準に変え、これらの非単結晶Ｉｎ0.7Ｇａ0.3Ａｓ層３、Ｎｉ薄膜４、ＷＮ薄膜５およびＷ薄膜６をｎ+型ＧａＡｓ基板１上に形成した後、ＲＴＡ法により４５０〜６５５℃の範囲で温度を変えて１秒間熱処理を行うことによりオーミック電極を形成したものである。ただし、これらの熱処理の際の雰囲気としては、５％のＨ2ガスが添加されたＮ2ガス雰囲気を用いた。また、ｎ+型ＧａＡｓ基板１としては、（１００）面方位の半絶縁性ＧａＡｓ基板にＳｉをイオン注入してｎ型化した、不純物濃度が２×１０18ｃｍ-3のものを用いた。接触抵抗の測定はＴＬＭ（Transmission Line Method）法により行った。第５図より、熱処理温度が５５０℃のときに接触抵抗は最も低くなり、約０．２Ωｍｍと極めて低い接触抵抗値が得られていることがわかる。
第６図は、非単結晶Ｉｎ0.7Ｇａ0.3Ａｓ層３、Ｎｉ薄膜４、ＷＮ薄膜５およびＷ薄膜６から成るオーミック電極形成用積層体をｎ+型ＧａＡｓ基板１上に形成した後、ＲＴＡ法により５５０℃で１秒間熱処理を行ってオーミック電極７を形成し、さらに４００℃で１０時間熱処理を行った後のオーミック電極７の表面を撮影した光学顕微鏡写真を示す。ただし、非単結晶Ｉｎ0.7Ｇａ0.3Ａｓ層３、Ｎｉ薄膜４、ＷＮ薄膜５およびＷ薄膜６の厚さはそれぞれ１４ｎｍ、１０ｎｍ、２５ｎｍおよび２５ｎｍである。第６図より、４００℃で１０時間熱処理を行った後の状態におけるオーミック電極７の表面モフォロジーは極めて良好であることのみならず、熱安定性に関しても極めて良好であることがわかる。このように良好な表面モフォロジーが得られる理由は、オーミック電極形成用積層体におけるＷＮ薄膜５の存在により、熱処理時に非単結晶Ｉｎ0.7Ｇａ0.3Ａｓ層３からＩｎが電極表面側に拡散するのが防止されるためである。
また、オーミック電極７を形成した後に試料を４００℃で１０時間熱処理したときのこのオーミック電極７の接触抵抗の経時変化、すなわちオーミック電極７の熱安定性を測定したところ、第７図に示すような結果が得られた。ただし、非単結晶Ｉｎ0.7Ｇａ0.3Ａｓ層３、Ｎｉ薄膜４、ＷＮ薄膜５およびＷ薄膜６の厚さはそれぞれ２５ｎｍ、１０ｎｍ、２５ｎｍおよび５０ｎｍである。第７図においては、比較のために、ＷＮ薄膜を含まないオーミック電極形成用積層体を用いて形成したオーミック電極、具体的には厚さ２５ｎｍの非単結晶Ｉｎ0.7Ｇａ0.3Ａｓ層上に厚さ１５ｎｍのＮｉ薄膜および厚さ５０ｎｍのＷ薄膜を形成したオーミック電極形成用積層体を用いて形成したオーミック電極、および、厚さ２３ｎｍの非単結晶ＩｎＡｓ層上に厚さ１５ｎｍのＮｉ薄膜および厚さ５０ｎｍのＷ薄膜を形成したオーミック電極形成用積層体を用いて形成したオーミック電極の熱安定性の測定結果も示してある。
第７図より、厚さ２５ｎｍの非単結晶Ｉｎ0.7Ｇａ0.3Ａｓ層上に厚さ１５ｎｍのＮｉ薄膜および厚さ５０ｎｍのＷ薄膜を形成したオーミック電極形成用積層体を用いて形成したオーミック電極の接触抵抗は、熱処理開始後１時間程度で増加し始めており、熱安定性が悪いことがわかる。また、厚さ２３ｎｍの非単結晶ＩｎＡｓ層上に厚さ１５ｎｍのＮｉ薄膜および厚さ５０ｎｍのＷ薄膜を形成したオーミック電極形成用積層体を用いて形成したオーミック電極の接触抵抗は、熱処理開始後１０時間経過しても一定値を維持していて熱安定性は良好であるが、接触抵抗は０．４５Ωｍｍ程度とあまり低くはない。これに対し、ＷＮ薄膜を含むオーミック電極形成用積層体を用いて形成したこの第１の実施形態によるオーミック電極７の接触抵抗は、熱処理開始後１０時間経過しても一定値を維持していて熱安定性が良好である上に、接触抵抗も０．２Ωｍｍ程度と極めて低い。ここで、このように良好な熱安定性が得られる理由は、オーミック電極７中には、ＡｕＧｅ／Ｎｉを用いてオーミック電極を形成した場合にこのオーミック電極中に含まれるβ−ＡｕＧａのような低融点の化合物が含まれていないため、および、ＷＮ薄膜５により非単結晶Ｉｎ0.7Ｇａ0.3Ａｓ層３からＩｎが電極表面側に拡散するのが防止されるためである。
以上のように、この第１の実施形態によれば、ｎ+型ＧａＡｓ基板１上に、非単結晶Ｉｎ0.7Ｇａ0.3Ａｓ層３、Ｎｉ薄膜４、ＷＮ薄膜５およびＷ薄膜６から成るオーミック電極形成用積層体を形成した後、例えばＲＴＡ法により５００〜６００℃の熱処理を例えば１秒行うことにより、低接触抵抗かつ低膜抵抗で表面の平坦性あるいは表面モフォロジーも良好でさらに熱安定性も良好なオーミック電極７を容易に形成することができる。このオーミック電極７は、第２図に示す理想的なエネルギーバンド構造に近いエネルギーバンド構造を有する。このオーミック電極７はまた、その最上部が高融点金属であるＷから成るため、バリアメタルを用いることなく、金属配線を直接接続することができる。また、オーミック電極７の形成に用いられる非単結晶Ｉｎ0.7Ｇａ0.3Ａｓ層３は、高速で成膜を行うことができるスパッタリング法により形成しているので、このオーミック電極７を高い生産性で形成することができる。そして、このオーミック電極７の接触抵抗はＡｕＧｅ／Ｎｉを用いて形成される従来のオーミック電極と同等の低い値であることから、このオーミック電極７を用いた半導体素子の特性を損なうこともない。さらに、オーミック電極７の形成に必要な熱処理の温度は５００〜６００℃と低いので、この熱処理の際に不純物の拡散が起き、不純物の再分布が生じるのを有効に防止することができる。
次に、この発明の第２の実施形態について説明する。
この第２の実施形態においては、第１の実施形態において用いた第４図Ｃに示すようなオーミック電極形成用積層体の代わりに、第８図に示すようなオーミック電極形成用積層体を用いる。この第８図に示すオーミック電極形成用積層体が第４図Ｃに示すオーミック電極形成用積層体と異なる点は、Ｗ薄膜６が形成されていないことである。その他のことは、第１の実施形態と同様であるので、説明を省略する。
この第２の実施形態によっても、第１の実施形態とほぼ同様な良好な特性を有するオーミック電極を容易にしかも高い生産性で形成することができる。
次に、この発明の第３の実施形態について説明する。
この第３の実施形態においては、第１の実施形態において用いた第４図Ｃに示すようなオーミック電極形成用積層体の代わりに、第９図に示すようなオーミック電極形成用積層体を用いる。この第９図に示すオーミック電極形成用積層体が第４図Ｃに示すオーミック電極形成用積層体と異なる点は、Ｗ薄膜６上にさらにＡｌ薄膜８が形成されていることである。
この第３の実施形態においては、第４図Ｂに示すと同様にＷ薄膜６まで形成した後、このＷ薄膜６上にＡｌ薄膜８を例えばスパッタリング法や電子ビーム蒸着法により形成する。そして、その後、第１の実施形態で述べたと同様にしてリフトオフを行うことにより、オーミック電極形成部およびｎ+型ＧａＡｓ基板１上に非単結晶Ｉｎ0.7Ｇａ0.3Ａｓ層３、Ｎｉ薄膜４、ＷＮ薄膜５、Ｗ薄膜６およびＡｌ薄膜８から成るオーミック電極形成用積層体を形成する。この場合、リフトオフを行いやすくするために、リフトオフに用いるレジストパターンを２層構造にして厚くし、さらにこのレジストパターンが例えばポジ型レジストからなる場合には、下層のレジストパターンに、より感光しやすいレジストを用いるなどの工夫をしてもよい。
この第３の実施形態によれば、オーミック電極形成用積層体の最上層にＡｌ薄膜８が形成されていることにより、このオーミック電極形成用積層体を用いて形成されるオーミック電極７のシート抵抗の低減を図ることができる。これによって、このオーミック電極７をＩＣの配線やキャパシタの電極として用いることができる。また、このため、配線工程が簡略され、設計の自由度が広がるという利点もある。
次に、この発明の第４の実施形態について説明する。
この第４の実施形態においては、ＧａＡｓ ＭＥＳＦＥＴの製造プロセスにおけるオーミック電極の形成に第２の実施形態によるオーミック電極の形成方法を用い、かつ、オーミック電極の形成と同時にゲート電極をも形成する場合について説明する。
すなわち、この第４の実施形態においては、まず、第１０図Ａに示すように、半絶縁性ＧａＡｓ基板９のｎ型チャネル層形成部にドナーとなる不純物を低濃度に選択的にイオン注入するとともに、半絶縁性ＧａＡｓ基板９のソース領域およびドレイン領域形成部にドナーとなる不純物を高濃度に選択的にイオン注入した後、例えば７００〜８００℃の温度で熱処理を行うことにより注入不純物を電気的に活性化してｎ型チャネル層１０、ｎ+型のソース領域１１およびドレイン領域１２を形成する。
次に、第１０図Ｂに示すように、第１の実施形態で述べたと同様なリフトオフ法により、オーミック電極形成部に非単結晶Ｉｎ0.7Ｇａ0.3Ａｓ層３およびＮｉ薄膜４から成る積層体を形成する。
次に、例えばスパッタリング法により全面にＷＮ薄膜を形成した後、このＷＮ薄膜上に、形成すべきゲート電極およびオーミック電極に対応した形状のレジストパターン（図示せず）をソリグラフィー法により形成し、このレジストパターンをマスクとしてＷＮ薄膜を例えばＣＦ4／Ｏ2系のエッチングガスを用いた反応性イオンエッチング（ＲＩＥ）法によりエッチングする。その後、レジストパターンを除去する。これによって、第１０図Ｃに示すように、オーミック電極形成部に非単結晶Ｉｎ0.7Ｇａ0.3Ａｓ層３、Ｎｉ薄膜４およびＷＮ薄膜５から成るオーミック電極形成用積層体が形成されるとともに、ｎ型チャネル層１０上にＷＮ薄膜から成るゲート電極１３が形成される。なお、上記のＷＮ薄膜を用いて配線を形成することも可能である。
次に、例えばＲＴＡ法により５００〜６００℃の温度で熱処理を行う。これによって、第１０図Ｄに示すように、第１の実施形態で述べたと同様にしてソース電極またはドレイン電極として用いられるオーミック電極１４、１５が形成され、目的とするＧａＡｓ ＭＥＳＦＥＴが完成される。
以上のように、この第４の実施形態によれば、ソース電極またはドレイン電極として用いて好適な良好な特性を有するオーミック電極１４、１５を容易に形成することができ、しかもこれらのオーミック電極１４、１５の形成に用いられるオーミック電極形成用積層体の形成時にゲート電極１３を同時に形成することができる。これによって、ＧａＡｓ ＭＥＳＦＥＴの製造工程の簡略化を図ることができる。
次に、この発明の第５の実施形態について説明する。
この第５の実施形態においては、ｎ型III-Ｖ族化合物半導体に対するオーミック電極とｐ型III-Ｖ族化合物半導体に対するオーミック電極とを両方とも必要とする半導体素子を製造する場合に、これらのオーミック電極をこの発明によるオーミック電極形成用積層体を用いて同時に形成する。
具体的には、例えば、ＧａＡｓ ＪＦＥＴの製造において、半絶縁性ＧａＡｓ基板中にｐ+型のゲート領域、ｎ型のソース領域およびドレイン領域を形成した後、これらのゲート領域、ソース領域およびドレイン領域上にそれぞれ例えば第１の実施形態と同様なオーミック電極形成用積層体を形成し、その後例えば５００〜６００℃の温度で熱処理を行うことにより、これらのゲート領域、ソース領域およびドレイン領域上にそれぞれのオーミック電極を同時に形成することができる。
また、III-Ｖ族化合物半導体を用いたヘテロ接合バイポーラトランジスタ（ＨＢＴ）、例えば、エミッタ層にｎ型ＡｌＧａＡｓ層を用い、ベース層にｐ型ＧａＡｓ層を用い、コレクタ層にｎ型ＧａＡｓ層を用い、これらのエミッタ層、ベース層およびコレクタ層に対するオーミック電極が必要なＨＢＴの製造において、これらのエミッタ層、ベース層およびコレクタ層上のオーミック電極形成部に例えば第１の実施形態と同様なオーミック電極形成用積層体を形成し、その後例えば５００〜６００℃の温度で熱処理を行うことにより、これらのエミッタ層、ベース層およびコレクタ層上にそれぞれのオーミック電極を同時に形成することができる。
以上、この発明の実施形態につき具体的に説明したが、この発明は、上述の実施形態に限定されるものではなく、この発明の技術的思想に基づく各種の変形が可能である。
例えば、上述の第１の実施形態〜第４の実施形態において用いられたＮｉ薄膜４の代わりに、Ｃｏ薄膜またはＡｌ薄膜を用いてもよい。
また、上述の第１の実施形態〜第３の実施形態においては、オーミック電極形成用積層体をリフトオフ法により形成しているが、このオーミック電極形成用積層体は、ｎ+型ＧａＡｓ基板１の全面にこのオーミック電極形成用積層体を構成する層をスパッタリング法などにより順次形成した後にこれらをエッチング法によりオーミック電極の形状にパターニングすることにより形成するようにしてもよい。
さらに、上述の第１の実施形態〜第４の実施形態においては、ＧａＡｓ基板に対するオーミック電極の形成にこの発明を適用した場合について説明したが、例えばエピタキシャル成長などにより形成されたＧａＡｓ層に対するオーミック電極の形成にこの発明を適用することも可能である。
また、この発明は、III-Ｖ族化合物半導体を用いた高電子移動度トランジスタ（ＨＥＭＴ）、例えばＡｌＧａＡｓ／ＧａＡｓＨＥＭＴにおけるソース領域およびドレイン領域に対するオーミック電極の形成に適用することも可能である。
以上述べたように、この発明によれば、III-Ｖ族化合物半導体基体上に順次形成された、非単結晶半導体層および少なくとも窒化金属薄膜を含む薄膜から成るオーミック電極形成用積層体を熱処理することによって、III-Ｖ族化合物半導体に対する、実用的に満足しうる特性を有するオーミック電極を容易に形成することができる。Technical field
The present invention relates to an ohmic electrode forming laminate and an ohmic electrode, and is particularly suitable for application to an ohmic electrode for a III-V group compound semiconductor.
Background art
In order to improve performance and reliability of devices such as FETs using compound semiconductors, reduction of contact resistance of the ohmic electrode and improvement of thermal stability are important issues. However, the present situation is that an ohmic electrode for a compound semiconductor, particularly a III-V group compound semiconductor such as a GaAs-based semiconductor, does not satisfy the above requirements.
Currently, AuGe / Ni is the most commonly used ohmic electrode material for GaAs-based semiconductors. When this AuGe / Ni is used as an ohmic electrode material, an ohmic electrode that is in ohmic contact with the GaAs-based semiconductor can be formed by heat treatment at 400 to 500 ° C.
Thus, the biggest problem when AuGe / Ni is used as the material for the ohmic electrode is that the thermal stability of the ohmic electrode formed using this material is poor. That is, a large amount of Au is contained in AuGe / Ni (normally used AuGe contains 88% of Au), so that GaAs and Au react at a temperature of 400 ° C. or higher. β-AuGa (hexagonal close-packed (HCP) structure with melting point T m = 375 ° C.), the contact resistance of the ohmic electrode is reduced, but the thermal stability is deteriorated. As a result, device characteristics are deteriorated by a high temperature process such as chemical vapor deposition (CVD) performed after the ohmic electrode is formed.
This problem will be specifically described with reference to the manufacturing process of the GaAs JFET shown in FIG. 1 as an example. That is, in this manufacturing process, first, as shown in FIG. 1A, an n-type channel layer 102 is formed in a semi-insulating GaAs substrate 101 by selective ion implantation of n-type impurities and subsequent heat treatment. Next, Si is formed on the entire surface of the semi-insulating GaAs substrate 101. Three N Four After the insulating film 103 is formed, a predetermined portion of the insulating film 103 is removed by etching to form an opening 103a. Thereafter, Zn is diffused as a p-type impurity into the n-type channel layer 102 through the opening 103a, thereby forming p. + A mold gate region 104 is formed. Next, for example, a Ti / Pt / Au film is formed on the entire surface as a gate electrode material, and then a resist pattern (not shown) having a shape corresponding to the gate electrode is formed thereon, and Ti / P The Pt / Au film is patterned by ion milling. As a result, a gate electrode 105 is formed as shown in FIG. 1B. Next, predetermined portions of the insulating film 103 are removed by etching to form openings 103b and 103c, and then the source is respectively formed on the n-type channel layer 102 in the portions of the openings 103b and 103c using AuGe / Ni as a material. Ohmic electrodes 106 and 107 are formed as electrodes and drain electrodes. Next, as shown in FIG. 1C, first-layer wirings 108 and 109 connected to the ohmic electrodes 106 and 107, respectively, are formed. Next, as shown in FIG. 1D, for example, Si for electrical insulation from the second layer wiring described later. Three N Four After an interlayer insulating film 110 such as a film is formed on the entire surface by CVD, predetermined portions of the interlayer insulating film 110 are removed by etching to form openings 110a and 110b. Here, when the interlayer insulating film 110 is formed by the CVD method, a high temperature process close to 400 ° C. is performed, so that the device characteristics are deteriorated. In order to form the second-layer wiring, for example, a resist 111 is formed on the surface of the second-layer wiring except for the contact portion. Next, after forming a second-layer wiring forming material on the entire surface, the resist 111 is removed. As a result, as shown in FIG. 1E, second-layer wirings 112 and 113 are formed as air bridge wirings.
As described above, when AuGe / Ni is used as the material of the ohmic electrode, in addition to the above problems, the surface roughness of the ohmic electrode is caused by the formation of β-AuGa by the reaction of GaAs and Au. This is a big problem in the subsequent fine processing.
In order to solve these problems, various ohmic electrode materials have been studied so far. By the way, when considering ohmic contact, the most ideal is to reduce the energy barrier at the interface with the electrode metal as shown in FIG. 2, and to have a low melting point compound such as β-AuGa. It is to obtain ohmic contact with a metal that does not contain. In FIG. 2, E c And E v Are the energy at the bottom of the conduction band and the energy at the top of the valence band, E F Indicates Fermi energy. The ohmic electrode having the structure shown in FIG. 2 is formed on an GaAs substrate by an epitaxial growth method such as a metal organic chemical vapor deposition (MOCVD) method. x Ga 1-x An As layer is formed as an intermediate layer of a low energy barrier, and an electrode metal is formed thereon. However, using an epitaxial growth apparatus such as an MOCVD apparatus in order to obtain an ohmic electrode having such a structure reduces the process window and decreases the mass productivity.
In order to solve such problems, an InAs layer as an intermediate layer of a low energy barrier is formed by a sputtering method using InAs as a target, and a W thin film and an Ni thin film are formed by using an electron beam evaporation method. A laminated body such as an InAs / W structure, an InAs / Ni / W structure, or a Ni / InAs / Ni / W structure is formed on a GaAs substrate, followed by a heat treatment, whereby an ohmic electrode with good thermal stability is obtained. It can be formed (J. Appl. Phys. 68, 2475 (1990)). FIG. 3 shows an example thereof, in which an InAs layer 201 is formed on an n-type GaAs substrate 200 by sputtering, and a Ni thin film 202 and a W thin film 203 are sequentially formed on the InAs layer 201, and then heat treatment is performed. To form an ohmic electrode.
Since this method uses a sputtering method capable of forming the InAs layer 201 at a high speed, it is very excellent in mass productivity. In addition, since the ohmic electrode uses the W thin film 203 which is a refractory metal as the uppermost layer, any metal such as Al and Au can be used as a material for the metal wiring connected to the ohmic electrode without using a barrier metal. The degree of freedom of the process is large, such as being able to use it. However, this method has a big problem that a sufficiently low contact resistance cannot be obtained because a small amount of In diffuses on the W thin film 203 during the heat treatment. In addition, as a result of In diffusing on the W thin film 203 during the heat treatment, there is a problem that the surface of the ohmic electrode becomes rough and the morphology becomes extremely poor.
In recent years, in order to solve the problem of the surface morphology of the ohmic electrode, a method of forming an ohmic electrode by forming a laminated body of an InAs / Ni / WSi / W structure on a GaAs substrate and then performing a heat treatment is disclosed in the present application. It has been proposed by a person (Japanese Patent Laid-Open No. 7-94444). However, the ohmic electrode formed by this method has a problem that the contact resistance is higher than that of a conventional ohmic electrode formed using AuGe / Ni. In addition, since the temperature of the heat treatment necessary for forming the ohmic electrode is as high as about 700 to 800 ° C., there is a problem that impurities are easily diffused during the heat treatment and the redistribution of impurities is caused. This becomes a problem when a base layer having a high impurity concentration is formed in a narrow region such as a bipolar transistor.
As described above, since all conventional ohmic electrodes for GaAs-based semiconductors are unsatisfactory, it has been desired to realize an ohmic electrode having characteristics that are practically satisfactory.
Disclosure of the invention
Accordingly, an object of the present invention is to provide an ohmic electrode forming laminate capable of easily forming an ohmic electrode having practically satisfactory characteristics for a GaAs-based semiconductor and other III-V group compound semiconductors, and the use of the same. Another object is to provide an ohmic electrode obtained.
The laminate for forming an ohmic electrode according to the present invention is:
It comprises a non-single crystal semiconductor layer and a thin film including at least a metal nitride thin film, which are sequentially formed on a III-V compound semiconductor substrate.
Moreover, the laminate for forming an ohmic electrode according to the present invention is:
A thin film including a non-single crystal semiconductor layer and at least a metal nitride thin film sequentially formed on a group III-V compound semiconductor substrate, wherein the height of the energy barrier between the non-single crystal semiconductor layer and the thin film is III- It is characterized by comprising a material having a lower energy barrier between the group V compound semiconductor substrate and the thin film.
The ohmic electrode according to the present invention is
It is characterized by being obtained by heat-treating a laminated body for forming an ohmic electrode, which is sequentially formed on a group III-V compound semiconductor substrate and comprises a non-single crystal semiconductor layer and a thin film including at least a metal nitride thin film. .
The ohmic electrode according to the present invention is
An ohmic electrode formed on a III-V compound semiconductor substrate,
A non-single crystal semiconductor layer and a thin film including at least a metal nitride thin film, and a height of an energy barrier between the non-single crystal semiconductor layer and the thin film is between the III-V compound semiconductor substrate and the thin film. It is obtained by heat-treating a laminated body for forming an ohmic electrode that is lower than the height of the energy barrier.
In the present invention, the III-V group compound semiconductor substrate includes a substrate or a layer made of, for example, GaAs, AlGaAs, InGaAs or the like. When this III-V compound semiconductor substrate is n-type, the III-V compound semiconductor substrate contains, for example, Si, Ge, Te, Sn, etc. as impurities serving as donors. These donor impurities are introduced into the III-V compound semiconductor substrate by, for example, ion implantation, liquid phase epitaxy (LPE), molecular beam epitaxy (MBE), metal organic vapor phase epitaxy (MOVPE), or the like. .
Non-single-crystal In x Ga 1-x As layers (where 0 <x ≦ 1) and the like are included. Here, “non-single crystal” means not single crystal but polycrystalline or amorphous. The non-single crystal semiconductor layer is preferably formed by a sputtering method, but may be formed by other methods such as a vacuum evaporation method, particularly an electron beam evaporation method. When the non-single crystal semiconductor layer is formed by a sputtering method, a normal sputtering method using a single target made of the same semiconductor material as the non-single crystal semiconductor layer can be used as a target. A co-sputtering method using a plurality of targets made of constituent elements of the non-single-crystal semiconductor layer can also be used.
For the purpose of improving the wettability of the non-single crystal semiconductor layer to the III-V compound semiconductor substrate between the III-V compound semiconductor substrate and the non-single crystal semiconductor layer, for example, a Ni thin film A metal thin film may be formed.
In an exemplary embodiment of the present invention, the thin film on the non-single crystal semiconductor layer includes a metal thin film and a metal nitride thin film formed on the metal thin film. In this case, the metal thin film is used for a reason such that an ohmic electrode having a low contact resistance can be formed by heat treatment at a lower temperature. The metal nitride thin film is used for preventing the constituent elements of the non-single-crystal semiconductor layer, such as In, from diffusing to the electrode surface side during heat treatment. On this metal nitride thin film, for reasons such as to reduce the sheet resistance of the ohmic electrode or to be able to connect metal wiring to the ohmic electrode without using a barrier metal, preferably, A refractory metal thin film is formed that has a low resistivity compared to the metal nitride thin film and that hardly reacts with the material used for the wiring. Here, as the metal thin film, a Ni thin film, an Al thin film, a Co thin film, or the like can be used. Further, as the metal nitride thin film, a WN thin film, a WSiN thin film, a TaN thin film, a TaSiN thin film, a TiN thin film, a TiSiN thin film, a TiON thin film, or the like can be used. These metal nitride thin films may be crystalline (polycrystalline, etc.) or amorphous. Further, as the refractory metal thin film, a W thin film, a Mo thin film, a Ta thin film, or the like can be used.
On the above refractory metal thin film, in order to reduce the sheet resistance of the ohmic electrode and to enable the ohmic electrode to be used as a wiring, a wiring metal thin film such as an Al thin film, an Al alloy (Al alloy (Al -Si, Al-Cu, Al-Si-Cu, etc.) thin films, Au thin films, Au / Ti thin films, etc. may be formed.
A thin film on the non-single-crystal semiconductor layer, that is, a metal thin film, a metal nitride thin film, a refractory metal thin film, or the like can be formed by a sputtering method, a vacuum evaporation method, particularly an electron beam evaporation method. When these metal thin films, metal nitride thin films, refractory metal thin films, etc. are formed by sputtering, ordinary sputtering using a single target made of the same material as the target can be used. A simultaneous sputtering method using a plurality of targets composed of these constituent elements can also be used. When these metal thin films, metal nitride thin films, refractory metal thin films, etc. are formed by vacuum vapor deposition, a single vapor deposition source composed of the same material as these or a plurality of vapor depositions composed of these constituent elements. A source can be used. Furthermore, the refractory metal thin film may be formed by a CVD method in some cases.
According to the present invention, after the above-mentioned laminated body for forming an ohmic electrode is formed on a III-V group compound semiconductor substrate, heat treatment is performed at a temperature of, for example, about 500 to 600 ° C., so that it is practically required for a device. It is possible to easily form an ohmic electrode that satisfies characteristics such as thermal stability, low contact resistance, and surface flatness. Further, in this case, since the temperature of the heat treatment necessary for forming the ohmic electrode is as low as about 500 to 600 ° C., it is possible to prevent the diffusion of impurities during the heat treatment and to prevent the redistribution of impurities. be able to.
[Brief description of the drawings]
FIG. 1 is a cross-sectional view for explaining a problem when a conventional method of forming an ohmic electrode using AuGe / Ni as an ohmic electrode material is used in the form of an ohmic electrode in a GaAs JFET manufacturing process, and FIG. An ideal energy band diagram of an ohmic electrode, FIG. 3 is a cross-sectional view showing a laminated body for forming an ohmic electrode having an InAs / Ni / W structure used in a conventional method of forming an ohmic electrode, and FIG. Sectional drawing for demonstrating the formation method of the ohmic electrode by 1 embodiment, FIG. 5 is the heat processing temperature dependence of the contact resistance of the ohmic electrode formed by the formation method of the ohmic electrode by 1st Embodiment of this invention FIG. 6 is a graph showing an example of measurement results of the ohmic electrode according to the first embodiment of the present invention. An optical micrograph in which an ohmic electrode is formed by performing a heat treatment at 550 ° C. for 1 second after the formation of the ohmic electrode forming laminate, and the surface of the ohmic electrode after further heat treatment at 400 ° C. for 10 hours, FIG. 7 is a graph showing an example of a measurement result of the thermal stability of the ohmic electrode formed by the ohmic electrode forming method according to the first embodiment of the present invention, and FIG. 8 is an ohmic according to the second embodiment of the present invention. Sectional drawing which shows the laminated body for ohmic electrode formation used in the formation method of an electrode, FIG. 9 is sectional drawing which shows the laminated body for ohmic electrode formation used in the formation method of the ohmic electrode by 3rd Embodiment of this invention, FIG. 10 is a cross-sectional view for explaining a GaAs MESFET manufacturing method according to the fourth embodiment of the present invention.
BEST MODE FOR CARRYING OUT THE INVENTION
Hereinafter, embodiments of the present invention will be described with reference to the drawings. In all the drawings of the embodiments, the same or corresponding parts are denoted by the same reference numerals.
FIG. 4 shows a method of forming an ohmic electrode according to the first embodiment of the present invention.
In the first embodiment, first, as shown in FIG. 4A, n + After applying a photoresist on the type GaAs substrate 1, the photoresist is patterned by photolithography to form a resist pattern 2 having an opening in a portion corresponding to the ohmic electrode to be formed. The thickness of the resist pattern 2 is a non-single crystal In described later. 0.7 Ga 0.3 The thickness is selected to be sufficiently larger than the total thickness of the As layer 3, the Ni thin film 4, the WN thin film 5 and the W thin film 6. Further, the exposure in this photolithography is performed using an optical exposure apparatus such as a reduction projection exposure apparatus (so-called stepper). The resist pattern 2 may be formed using an electron beam resist and an electron beam soligraphy method.
Next, as shown in FIG. 4B, first, for example, In 0.7 Ga 0.3 Non-single crystal In by sputtering using As as a target (eg, magnetron sputtering) 0.7 Ga 0.3 The As layer 3 is formed on the entire surface, and subsequently, the Ni thin film 4, the WN thin film 5, and the W thin film 6 are sequentially formed on the entire surface by, for example, sputtering or electron beam evaporation. Here, non-single-crystal In is obtained by sputtering, for example, magnetron sputtering. O.7 Ga 0.3 When forming the As layer 3, for example, the base pressure is 2 × 10 in the film forming chamber. -Five After evacuating to Pa, Ar gas is introduced into the film forming chamber, for example, at a pressure of 3 × 10. -1 Introduced up to Pa, this Ar gas is DC-discharged. The power used in this case is 150 W, for example. The film formation is performed at room temperature, for example. At this time, the film formation rate is, for example, 7 nm / min. Furthermore, when the WN thin film 5 is formed by a sputtering method, for example, a magnetron sputtering method, the base pressure in the film forming chamber is, for example, 2 × 10. -Five After evacuating to Pa, N in this film formation chamber 2 Gas for example pressure 3 × 10 -1 Introduced up to Pa, this N 2 The gas is DC discharged. The power used in this case is 150 W, for example, and film formation is performed at room temperature, for example. N 2 N instead of gas 2 A mixed gas of gas and Ar gas may be used. Moreover, although the sputtering method mentioned above is what is called DC sputtering method, you may use RF sputtering method instead of this DC sputtering method depending on the case.
Next, as described above, non-single crystal In 0.7 Ga 0.3 N formed with As layer 3, Ni thin film 4, WN thin film 5 and W thin film 6 + The non-single crystal In formed on the resist pattern 2 by immersing the type GaAs substrate 1 in an organic solvent such as acetone to dissolve and remove the resist pattern 2 0.7 Ga 0.3 The As layer 3, Ni thin film 4, WN thin film 5 and W thin film 6 are removed. As a result, as shown in FIG. 4C, n in the portion corresponding to the opening of the resist pattern 2 + Non-single crystal In only on type GaAs substrate 1 0.7 Ga 0.3 As layer 3, Ni thin film 4, WN thin film 5 and W thin film 6 are left.
Next, these non-single crystal In 0.7 Ga 0.3 As layer 3, Ni thin film 4, WN thin film 5, and W thin film 6, that is, an ohmic electrode forming laminate is formed + The type GaAs substrate 1 is heat-treated at, for example, 500 to 600 ° C. for a short time, for example, 1 second to several minutes, for example, by an RTA (Rapid Thermal Annealing) method or a method using a general electric furnace. As an atmosphere during this heat treatment, for example, N 2 Gas or trace amount of H 2 N with added gas 2 A gas atmosphere is used. As a result of this heat treatment, an ohmic electrode 7 is formed as shown in FIG. 4D.
FIG. 5 shows an example of the measurement result of the heat treatment temperature dependence of the contact resistance of the ohmic electrode 7 formed by the method according to the first embodiment. The sample used for the measurement was non-single crystal In 0.7 Ga 0.3 The thickness of the As layer 3, the WN thin film 5 and the W thin film 6 is fixed to 14 nm, 25 nm and 50 nm, respectively, and the thickness of the Ni thin film 4 is changed to three levels of 9 nm, 10 nm and 11 nm. 0.7 Ga 0.3 As layer 3, Ni thin film 4, WN thin film 5 and W thin film 6 are n + After forming on the type GaAs substrate 1, the ohmic electrode is formed by performing heat treatment for 1 second by changing the temperature in the range of 450 to 655 ° C. by the RTA method. However, the atmosphere during these heat treatments is 5% H 2 N with added gas 2 A gas atmosphere was used. N + As the type GaAs substrate 1, Si is ion-implanted into a (100) plane-oriented semi-insulating GaAs substrate to form an n-type impurity concentration of 2 × 10 18 cm -3 The thing of was used. The contact resistance was measured by the TLM (Transmission Line Method) method. FIG. 5 shows that the contact resistance is lowest when the heat treatment temperature is 550 ° C., and an extremely low contact resistance value of about 0.2 Ωmm is obtained.
FIG. 6 shows non-single crystal In 0.7 Ga 0.3 A laminated body for forming an ohmic electrode composed of an As layer 3, a Ni thin film 4, a WN thin film 5 and a W thin film 6 + After forming on the type GaAs substrate 1, an ohmic electrode 7 is formed by performing a heat treatment at 550 ° C. for 1 second by an RTA method, and the surface of the ohmic electrode 7 after performing a heat treatment at 400 ° C. for 10 hours is photographed. A micrograph is shown. However, non-single crystal In 0.7 Ga 0.3 The thicknesses of the As layer 3, the Ni thin film 4, the WN thin film 5 and the W thin film 6 are 14 nm, 10 nm, 25 nm and 25 nm, respectively. From FIG. 6, it can be seen that the surface morphology of the ohmic electrode 7 in the state after heat treatment at 400 ° C. for 10 hours is not only very good, but also the heat stability is very good. The reason why such a good surface morphology is obtained is that the presence of the WN thin film 5 in the laminated body for ohmic electrode formation causes non-single crystal In during the heat treatment. 0.7 Ga 0.3 This is because In is prevented from diffusing from the As layer 3 to the electrode surface side.
Further, when the sample was heat-treated at 400 ° C. for 10 hours after the ohmic electrode 7 was formed, the change in contact resistance of the ohmic electrode 7, that is, the thermal stability of the ohmic electrode 7 was measured. As shown in FIG. Results were obtained. However, non-single crystal In 0.7 Ga 0.3 The thicknesses of the As layer 3, the Ni thin film 4, the WN thin film 5 and the W thin film 6 are 25 nm, 10 nm, 25 nm and 50 nm, respectively. In FIG. 7, for comparison, an ohmic electrode formed by using an ohmic electrode forming laminated body that does not include a WN thin film, specifically, a non-single crystal In of 25 nm in thickness. 0.7 Ga 0.3 An ohmic electrode formed by using an ohmic electrode forming laminate in which a Ni thin film having a thickness of 15 nm and a W thin film having a thickness of 50 nm are formed on the As layer, and a non-single-crystal InAs layer having a thickness of 23 nm, a thickness of 15 nm. The measurement results of the thermal stability of the ohmic electrode formed using the laminate for forming an ohmic electrode in which the Ni thin film and the W thin film having a thickness of 50 nm are formed are also shown.
From FIG. 7, a non-single crystal In having a thickness of 25 nm 0.7 Ga 0.3 The contact resistance of the ohmic electrode formed by using the laminate for forming an ohmic electrode in which a Ni thin film having a thickness of 15 nm and a W thin film having a thickness of 50 nm are formed on the As layer starts to increase in about 1 hour after the start of the heat treatment, It can be seen that the thermal stability is poor. In addition, the contact resistance of the ohmic electrode formed using the laminated body for forming an ohmic electrode in which a Ni thin film having a thickness of 15 nm and a W thin film having a thickness of 50 nm are formed on a non-single-crystal InAs layer having a thickness of 23 nm is Although a constant value is maintained even after 10 hours and the thermal stability is good, the contact resistance is not so low as about 0.45 Ωmm. On the other hand, the contact resistance of the ohmic electrode 7 according to the first embodiment formed by using the laminated body for forming an ohmic electrode including the WN thin film maintains a constant value even after 10 hours have elapsed since the start of the heat treatment. In addition to good thermal stability, the contact resistance is as low as about 0.2 Ωmm. Here, the reason why such a good thermal stability can be obtained is that, in the ohmic electrode 7, when an ohmic electrode is formed using AuGe / Ni, such as β-AuGa contained in the ohmic electrode. Non-single crystal In due to the absence of low melting point compound and WN thin film 5 0.7 Ga 0.3 This is because In is prevented from diffusing from the As layer 3 to the electrode surface side.
As described above, according to the first embodiment, n + Non-single crystal In on the type GaAs substrate 1 0.7 Ga 0.3 After forming the ohmic electrode forming laminate composed of the As layer 3, the Ni thin film 4, the WN thin film 5 and the W thin film 6, a heat treatment at 500 to 600 ° C. by, for example, RTA method is performed for 1 second, for example. The ohmic electrode 7 having low film resistance, good surface flatness or surface morphology and good thermal stability can be easily formed. The ohmic electrode 7 has an energy band structure close to the ideal energy band structure shown in FIG. The ohmic electrode 7 is also made of W, which is a refractory metal, so that the metal wiring can be directly connected without using a barrier metal. Also, non-single crystal In used for forming the ohmic electrode 7 0.7 Ga 0.3 Since the As layer 3 is formed by a sputtering method capable of forming a film at a high speed, the ohmic electrode 7 can be formed with high productivity. And since the contact resistance of this ohmic electrode 7 is a low value equivalent to the conventional ohmic electrode formed using AuGe / Ni, the characteristic of the semiconductor element using this ohmic electrode 7 is not impaired. Furthermore, since the temperature of the heat treatment necessary for forming the ohmic electrode 7 is as low as 500 to 600 ° C., it is possible to effectively prevent impurity diffusion and redistribution of impurities during this heat treatment.
Next explained is the second embodiment of the invention.
In the second embodiment, instead of the ohmic electrode forming laminate as shown in FIG. 4C used in the first embodiment, an ohmic electrode forming laminate as shown in FIG. 8 is used. . The ohmic electrode forming laminate shown in FIG. 8 is different from the ohmic electrode forming laminate shown in FIG. 4C in that the W thin film 6 is not formed. Others are the same as those in the first embodiment, and a description thereof will be omitted.
Also according to the second embodiment, it is possible to easily form an ohmic electrode having good characteristics substantially the same as that of the first embodiment with high productivity.
Next explained is the third embodiment of the invention.
In this third embodiment, instead of the ohmic electrode forming laminate as shown in FIG. 4C used in the first embodiment, an ohmic electrode forming laminate as shown in FIG. 9 is used. . The ohmic electrode forming laminate shown in FIG. 9 is different from the ohmic electrode forming laminate shown in FIG. 4C in that an Al thin film 8 is further formed on the W thin film 6.
In the third embodiment, the W thin film 6 is formed as shown in FIG. 4B, and then the Al thin film 8 is formed on the W thin film 6 by, for example, sputtering or electron beam evaporation. Then, by performing lift-off in the same manner as described in the first embodiment, the ohmic electrode forming portion and n + Non-single crystal In on the GaAs substrate 1 0.7 Ga 0.3 An ohmic electrode forming laminate including the As layer 3, the Ni thin film 4, the WN thin film 5, the W thin film 6, and the Al thin film 8 is formed. In this case, in order to facilitate lift-off, the resist pattern used for lift-off is made thick with a two-layer structure, and when this resist pattern is made of, for example, a positive resist, the lower resist pattern is more sensitive. You may devise using a resist.
According to the third embodiment, since the Al thin film 8 is formed on the uppermost layer of the ohmic electrode forming laminate, the sheet resistance of the ohmic electrode 7 formed using the ohmic electrode forming laminate. Can be reduced. Thus, the ohmic electrode 7 can be used as an IC wiring or a capacitor electrode. This also has the advantage that the wiring process is simplified and the degree of design freedom is increased.
Next explained is the fourth embodiment of the invention.
In the fourth embodiment, the ohmic electrode forming method according to the second embodiment is used for forming the ohmic electrode in the GaAs MESFET manufacturing process, and the gate electrode is formed simultaneously with the formation of the ohmic electrode. explain.
That is, in the fourth embodiment, first, as shown in FIG. 10A, impurities serving as donors are selectively ion-implanted into the n-type channel layer forming portion of the semi-insulating GaAs substrate 9 at a low concentration. At the same time, after selectively ion-implanting the impurity serving as a donor into the source region and drain region forming portion of the semi-insulating GaAs substrate 9 at a high concentration, the implanted impurity is electrically charged by performing a heat treatment at a temperature of 700 to 800 ° C., for example. N-type channel layer 10, n + A source region 11 and a drain region 12 of the mold are formed.
Next, as shown in FIG. 10B, the non-single crystal In is formed in the ohmic electrode forming portion by the lift-off method similar to that described in the first embodiment. 0.7 Ga 0.3 A laminate composed of the As layer 3 and the Ni thin film 4 is formed.
Next, after forming a WN thin film on the entire surface by, for example, a sputtering method, a resist pattern (not shown) having a shape corresponding to the gate electrode and the ohmic electrode to be formed is formed on the WN thin film by a soligraphy method, Using this resist pattern as a mask, the WN thin film is made, for example, CF Four / O 2 Etching is performed by a reactive ion etching (RIE) method using a system etching gas. Thereafter, the resist pattern is removed. As a result, as shown in FIG. 10C, the non-single crystal In is formed in the ohmic electrode formation portion. 0.7 Ga 0.3 A laminated body for forming an ohmic electrode composed of the As layer 3, the Ni thin film 4 and the WN thin film 5 is formed, and a gate electrode 13 composed of the WN thin film is formed on the n-type channel layer 10. It is also possible to form wiring using the above WN thin film.
Next, heat treatment is performed at a temperature of 500 to 600 ° C. by, for example, the RTA method. As a result, as shown in FIG. 10D, ohmic electrodes 14 and 15 used as the source electrode or the drain electrode are formed in the same manner as described in the first embodiment, and the target GaAs MESFET is completed.
As described above, according to the fourth embodiment, the ohmic electrodes 14 and 15 having favorable characteristics suitable for use as the source electrode or the drain electrode can be easily formed, and the ohmic electrodes 14 can be easily formed. , 15 can be formed simultaneously with the formation of the ohmic electrode forming laminate. Thereby, the manufacturing process of the GaAs MESFET can be simplified.
Next explained is the fifth embodiment of the invention.
In the fifth embodiment, when manufacturing a semiconductor device that requires both an ohmic electrode for an n-type III-V compound semiconductor and an ohmic electrode for a p-type III-V compound semiconductor, these ohmics are manufactured. The electrodes are simultaneously formed using the ohmic electrode forming laminate according to the present invention.
Specifically, for example, in the manufacture of GaAs JFETs, p + After forming the n-type gate region, the n-type source region and the drain region, for example, the ohmic electrode forming laminate similar to the first embodiment is formed on each of the gate region, the source region and the drain region, Thereafter, for example, by performing heat treatment at a temperature of 500 to 600 ° C., respective ohmic electrodes can be simultaneously formed on the gate region, the source region, and the drain region.
In addition, a heterojunction bipolar transistor (HBT) using a III-V compound semiconductor, for example, an n-type AlGaAs layer is used as an emitter layer, a p-type GaAs layer is used as a base layer, and an n-type GaAs layer is used as a collector layer. In the manufacture of HBTs that require ohmic electrodes for these emitter layers, base layers, and collector layers, ohmic electrodes similar to those in the first embodiment, for example, in the ohmic electrode forming portions on these emitter layers, base layers, and collector layers Each ohmic electrode can be simultaneously formed on the emitter layer, the base layer, and the collector layer by forming a stack for formation and then performing heat treatment at a temperature of 500 to 600 ° C., for example.
Although the embodiments of the present invention have been specifically described above, the present invention is not limited to the above-described embodiments, and various modifications based on the technical idea of the present invention are possible.
For example, a Co thin film or an Al thin film may be used instead of the Ni thin film 4 used in the first to fourth embodiments.
In the first to third embodiments described above, the ohmic electrode forming laminate is formed by the lift-off method. The ohmic electrode forming laminate is n + The layers constituting the ohmic electrode forming laminate may be sequentially formed on the entire surface of the type GaAs substrate 1 by a sputtering method or the like, and then patterned into an ohmic electrode shape by an etching method.
Furthermore, in the first to fourth embodiments described above, the case where the present invention is applied to the formation of an ohmic electrode on a GaAs substrate has been described. However, for example, the ohmic electrode for a GaAs layer formed by epitaxial growth or the like is used. It is also possible to apply this invention to formation.
The present invention can also be applied to the formation of ohmic electrodes for a source region and a drain region in a high electron mobility transistor (HEMT) using a III-V group compound semiconductor, for example, an AlGaAs / GaAs HEMT.
As described above, according to the present invention, the ohmic electrode forming laminate comprising the non-single crystal semiconductor layer and the thin film including at least the metal nitride thin film sequentially formed on the group III-V compound semiconductor substrate is heat-treated. Thus, an ohmic electrode having a practically satisfactory characteristic for the III-V group compound semiconductor can be easily formed.

Claims (17)

III-Ｖ族化合物半導体基体上に順次形成された、Ｉｎを含む非単結晶半導体層および少なくとも窒化金属薄膜を含む薄膜であって、上記非単結晶半導体層と上記薄膜との間のエネルギー障壁の高さは上記III-Ｖ族化合物半導体基体と上記薄膜との間のエネルギー障壁の高さよりも低いものから成ることを特徴とするオーミック電極形成用積層体。 A non-single-crystal semiconductor layer containing In and a thin film containing at least a metal nitride thin film sequentially formed on a group III-V compound semiconductor substrate, wherein an energy barrier between the non-single-crystal semiconductor layer and the thin film is formed. A laminated body for forming an ohmic electrode, characterized in that the height is lower than the height of the energy barrier between the III-V compound semiconductor substrate and the thin film . 上記III-Ｖ族化合物半導体基体はＧａＡｓ、ＡｌＧａＡｓまたはＩｎＧａＡｓから成ることを特徴とする請求項１記載のオーミック電極形成用積層体。2. The ohmic electrode forming laminate according to claim 1, wherein the III-V compound semiconductor substrate is made of GaAs, AlGaAs or InGaAs. 上記非単結晶半導体層は非単結晶ＩｎxＧａ1-xＡｓ層（０＜ｘ≦１）であることを特徴とする請求項１記載のオーミック電極形成用積層体。2. The ohmic electrode forming laminate according to claim 1, wherein the non-single-crystal semiconductor layer is a non-single-crystal In x Ga 1-x As layer (0 <x ≦ 1). 上記薄膜は金属薄膜および上記金属薄膜上に形成された窒化金属薄膜を有することを特徴とする請求項１記載のオーミック電極形成用積層体。2. The ohmic electrode forming laminate according to claim 1, wherein the thin film includes a metal thin film and a metal nitride thin film formed on the metal thin film. 上記窒化金属薄膜上にさらに高融点金属薄膜が形成されていることを特徴とする請求項４記載のオーミック電極形成用積層体。5. The ohmic electrode forming laminate according to claim 4, wherein a refractory metal thin film is further formed on the metal nitride thin film. 上記高融点金属薄膜上にさらに配線用金属薄膜が形成されていることを特徴とする請求項５記載のオーミック電極形成用積層体。6. The ohmic electrode forming laminate according to claim 5, wherein a metal thin film for wiring is further formed on the refractory metal thin film. 上記金属薄膜はＮｉ薄膜、Ｃｏ薄膜またはＡｌ薄膜であり、上記窒化金属薄膜はＷＮ薄膜、ＷＳｉＮ薄膜、ＴａＮ薄膜、ＴａＳｉＮ薄膜、ＴｉＮ薄膜、ＴｉＳｉＮ薄膜またはＴｉＯＮ薄膜であることを特徴とする請求項４記載のオーミック電極形成用積層体。5. The metal thin film is a Ni thin film, a Co thin film, or an Al thin film, and the metal nitride thin film is a WN thin film, a WSiN thin film, a TaN thin film, a TaSiN thin film, a TiN thin film, a TiSiN thin film, or a TiON thin film. The laminated body for ohmic electrode formation of description. 上記高融点金属薄膜はＷ薄膜、Ｔａ薄膜またはＭｏ薄膜であることを特徴とする請求項５記載のオーミック電極形成用積層体。6. The ohmic electrode forming laminate according to claim 5, wherein the refractory metal thin film is a W thin film, a Ta thin film or a Mo thin film. III-Ｖ族化合物半導体基体上に順次形成された、Ｉｎを含む非単結晶半導体層および少なくとも窒化金属薄膜を含む薄膜であって、上記非単結晶半導体層と上記薄膜との間のエネルギー障壁の高さは上記III-Ｖ族化合物半導体基体と上記薄膜との間のエネルギー障壁の高さよりも低いものから成るオーミック電極形成用積層体を熱処理することによって得られることを特徴とするオーミック電極。A non-single-crystal semiconductor layer containing In and a thin film containing at least a metal nitride thin film sequentially formed on a group III-V compound semiconductor substrate, wherein an energy barrier between the non-single-crystal semiconductor layer and the thin film is formed. An ohmic electrode characterized in that the ohmic electrode is obtained by heat-treating a laminated body for forming an ohmic electrode, the height of which is lower than the height of the energy barrier between the III-V compound semiconductor substrate and the thin film. 上記オーミック電極形成用積層体を熱処理する温度は５００〜６００℃であることを特徴とする請求項９記載のオーミック電極。The ohmic electrode according to claim 9, wherein a temperature for heat-treating the ohmic electrode forming laminate is 500 to 600 ° C. 上記III-Ｖ族化合物半導体基体はＧａＡｓ、ＡｌＧａＡｓまたはＩｎＧａＡｓから成る上記オーミック電極形成用積層体を熱処理することによって得られることを特徴とする請求項９記載のオーミック電極。10. The ohmic electrode according to claim 9, wherein the III-V group compound semiconductor substrate is obtained by heat-treating the ohmic electrode forming laminate made of GaAs, AlGaAs or InGaAs. 上記非単結晶半導体層は非単結晶ＩｎThe non-single-crystal semiconductor layer is a non-single-crystal In xx ＧａGa 1-x1-x Ａｓ層（０＜ｘ≦１）である上記オーミック電極形成用積層体を熱処理することによって得られることを特徴とする請求項９記載のオーミック電極。The ohmic electrode according to claim 9, wherein the ohmic electrode is obtained by heat-treating the ohmic electrode forming laminate that is an As layer (0 <x ≦ 1). 上記薄膜は金属薄膜および上記金属薄膜上に形成された窒化金属薄膜を有することを特徴とする請求項９記載のオーミック電極。The ohmic electrode according to claim 9, wherein the thin film includes a metal thin film and a metal nitride thin film formed on the metal thin film. 上記窒化金属薄膜上にさらに高融点金属薄膜が形成されている上記オーミック電極形成用積層体を熱処理することによって得られることを特徴とする請求項１３記載のオーミック電極。14. The ohmic electrode according to claim 13, wherein the ohmic electrode is obtained by heat-treating the ohmic electrode forming laminate in which a refractory metal thin film is further formed on the metal nitride thin film. 上記高融点金属薄膜上にさらに配線用金属薄膜が形成されている上記オーミック電極形成用積層体を熱処理することによって得られることを特徴とする請求項１４記載のオーミック電極。15. The ohmic electrode according to claim 14, wherein the ohmic electrode is obtained by heat-treating the ohmic electrode forming laminate in which a wiring metal thin film is further formed on the refractory metal thin film. 上記金属薄膜はＮｉ薄膜、Ｃｏ薄膜またはＡｌ薄膜であり、上記窒化金属薄膜はＷＮ薄膜、ＷＳｉＮ薄膜、ＴａＮ薄膜、ＴａＳｉＮ薄膜、ＴｉＮ薄膜、ＴｉＳｉＮ薄膜またはＴｉＯＮ薄膜である上記オーミック電極形成用積層体を熱処理することによって得られることを特徴とする請求項１３記載のオーミック電極。The metal thin film is an Ni thin film, a Co thin film, or an Al thin film, and the metal nitride thin film is a WN thin film, a WSiN thin film, a TaN thin film, a TaSiN thin film, a TiN thin film, a TiSiN thin film, or a TiON thin film. The ohmic electrode according to claim 13, wherein the ohmic electrode is obtained by heat treatment. 上記高融点金属薄膜はＷ薄膜、Ｔａ薄膜またはＭｏ薄膜である上記オーミック電極形成用積層体を熱処理することによって得られることを特徴とする請求項１４記載のオーミック電極。15. The ohmic electrode according to claim 14, wherein the refractory metal thin film is obtained by heat-treating the ohmic electrode forming laminate which is a W thin film, a Ta thin film or a Mo thin film.
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