JP3168948B2 - Method of manufacturing ohmic electrode - Google Patents

Description

【発明の詳細な説明】DETAILED DESCRIPTION OF THE INVENTION

【０００１】[0001]

【発明の属する技術分野】本発明は、ＩＩＩ−Ｖ族化合
物半導体に対するオーミック電極の形成方法に関する。The present invention relates to a method for forming an ohmic electrode on a III-V compound semiconductor.

【０００２】[0002]

【従来の技術】ＧａＡｓなどのＩＩＩ−Ｖ族化合物半導
体を用いた金属・半導体電界効果トランジスタ（ＭＥＳ
ＦＥＴ）、ヘテロ接合電界効果トランジスタ（ＨＪＦＥ
Ｔ）、ヘテロ接合バイポーラトランジスタ（ＨＢＴ）な
どのデバイスにおいて、その特性を向上させるために
は、オーミック電極における接触抵抗低減が非常に重要
である。また、長期動作信頼性を向上させるため、およ
び製造工程においてオーミック電極形成後に行われる配
線工程などのプロセスウィンドウを広げるためには、オ
ーミック電極の熱安定性向上が重要である。2. Description of the Related Art Metal-semiconductor field effect transistors (MES) using III-V compound semiconductors such as GaAs.
FET), heterojunction field effect transistor (HJFE)
T) In a device such as a heterojunction bipolar transistor (HBT), it is very important to reduce the contact resistance in the ohmic electrode in order to improve the characteristics. Further, in order to improve long-term operation reliability and to widen a process window such as a wiring step performed after the formation of the ohmic electrode in the manufacturing process, it is important to improve the thermal stability of the ohmic electrode.

【０００３】Ｎ型ＧａＡｓへの高耐熱性オーミック電極
の製造方法が、例えば公開特許公報特開平６−２６７８
８７に提案されている。この方法ではまず、図８（ａ）
に示すように、Ｎ型ＧａＡｓ層２上にＮｉ薄膜５、Ｉｎ
薄膜６、Ｇｅ薄膜７を堆積する。次に熱処理を行うこと
により、図８（ｂ）に示すように、Ｎ型ＧａＡｓ層２上
にＮ⁺型ＧａＡｓ再成長層８およびＮ⁺型ＩｎＧａＡｓ再
成長層９が形成され、その上にＮｉＧｅ合金層１０が形
成されてオーミック電極が形成される。A method of manufacturing a high heat resistant ohmic electrode on N-type GaAs is disclosed in, for example, Japanese Patent Application Laid-Open No. Hei 6-2678.
87 has been proposed. In this method, first, FIG.
As shown in FIG. 5, a Ni thin film 5 and an In thin film 5 are formed on an N-type GaAs layer 2.
A thin film 6 and a Ge thin film 7 are deposited. Next, by performing a heat treatment, an N ⁺ -type GaAs regrowth layer 8 and an N ⁺ -type InGaAs re-growth layer 9 are formed on the N-type GaAs layer 2 as shown in FIG. The ohmic electrode is formed by forming the alloy layer 10.

【０００４】この方法において、Ｎ⁺型ＩｎＧａＡｓ再
成長層９により、Ｎ型ＧａＡｓ層２とＮｉＧｅ合金層１
０との間のエネルギー障壁が低下し、低接触抵抗が得ら
れる。さらにＮｉＧｅ合金は８００℃以上の高い融点を
有するため、良好な耐熱性が得られる。例えば、４００
℃で３時間熱処理を行っても接触抵抗の変化はほとんど
見られない。In this method, the N ⁺ -type InGaAs regrown layer 9 forms the N-type GaAs layer 2 and the NiGe alloy layer 1.
The energy barrier between 0 and 0 is reduced, and a low contact resistance is obtained. Furthermore, since the NiGe alloy has a high melting point of 800 ° C. or more, good heat resistance can be obtained. For example, 400
Even if heat treatment is performed at 3 ° C. for 3 hours, almost no change in contact resistance is observed.

【０００５】また、Ｎ型ＧａＡｓへの低接触抵抗かつ高
耐熱性オーミック電極がＪ．Ｍ．Ｗｏｏｄａｌｌによっ
てＵ．Ｓ．Ｐａｔｅｎｔ ４８０１９８４に提案されて
いる。この方法では、図９のようにＮ型ＧａＡｓ層２上
に、Ｎ型ＩｎＧａＡｓのＩｎＡｓ混晶比を表面に向かっ
て徐々に大きくしたＮ型ＩｎＧａＡｓ傾斜組成層２９お
よびＩｎＡｓ混晶比の大きいＮ型ＩｎＧａＡｓ（例えば
Ｎ型ＩｎＡｓ）層３０を形成し、その上に電極金属３１
を形成している。Ｎ型ＩｎＧａＡｓ傾斜組成層２９によ
りＮ型ＧａＡｓ層２からＮ型ＩｎＡｓ層３０まで伝導帯
のエネルギーバンドが滑らかにつながる。またＮ型Ｉｎ
Ａｓ層３０と電極金属３１との間のショットキー障壁高
さは、電極金属の種類によらずほとんどゼロである。こ
うして、エネルギー障壁がほとんど存在しない理想的な
オーミック電極が得られる。さらに、電極金属にＷＳｉ
のような高融点金属を用いることにより、接触抵抗を増
大させることなく、耐熱性を向上させている。Further, ohmic electrodes having low contact resistance and high heat resistance to N-type GaAs are disclosed in J. Am. M. By Woodall in U.S.A. S. Patent 4801984. In this method, as shown in FIG. 9, an N-type InGaAs gradient composition layer 29 in which the InAs mixed crystal ratio of N-type InGaAs is gradually increased toward the surface on the N-type GaAs layer 2, and an N-type having a large InAs mixed crystal ratio. An InGaAs (for example, N-type InAs) layer 30 is formed, and an electrode metal 31 is formed thereon.
Is formed. The energy band of the conduction band is smoothly connected from the N-type GaAs layer 2 to the N-type InAs layer 30 by the N-type InGaAs gradient composition layer 29. N-type In
The Schottky barrier height between the As layer 30 and the electrode metal 31 is almost zero regardless of the type of the electrode metal. Thus, an ideal ohmic electrode having almost no energy barrier can be obtained. Furthermore, WSi is used for the electrode metal.
The use of such a high melting point metal improves the heat resistance without increasing the contact resistance.

【０００６】[0006]

【発明が解決しようとずる課題】しかし、特開平６−２
６７８８７に示されたオーミック電極の製造方法では、
再成長によって形成されるＮ⁺型ＩｎＧａＡｓ層が薄く
かつ均一に形成されにくいため、接触抵抗が大きくなり
やすく、また、接触抵抗の基板面内均一性やロット間均
一性が低下する問題がある。これは、金属薄膜、特にＩ
ｎの酸化やＧａＡｓ表面の酸化により金属の拡散が妨げ
られ、再成長が十分に起こらないためと考えられる。SUMMARY OF THE INVENTION However, Japanese Patent Application Laid-Open No.
In the method for manufacturing an ohmic electrode shown in US Pat.
Since the N ⁺ -type InGaAs layer formed by the regrowth is difficult to be formed thinly and uniformly, there is a problem that the contact resistance is likely to be increased, and the uniformity of the contact resistance within the substrate surface and the uniformity between lots are reduced. This is because metal thin films, especially I
This is presumably because the oxidation of n and the oxidation of the GaAs surface hinder diffusion of the metal, and regrowth does not sufficiently occur.

【０００７】また、形成されるＮ⁺型ＩｎＧａＡｓ再成
長層は、エネルギー障壁を小さくするため、ＧａＡｓ基
板側から表面側へ徐々にＩｎＡｓ混晶比が増加するよう
な傾斜組成構造が望ましいが、この従来の製造方法では
傾斜組成構造は十分には形成されず、Ｎ⁺型ＩｎＧａＡ
ｓ再成長層とＧａＡｓ基板あるいは金属との間に大きな
エネルギー障壁が生じるため、接触抵抗の低減に限界が
ある。The N ⁺ -type InGaAs regrown layer to be formed preferably has a gradient composition structure in which the InAs mixed crystal ratio gradually increases from the GaAs substrate side to the surface side in order to reduce the energy barrier. In the conventional manufacturing method, the gradient composition structure is not sufficiently formed, and N ⁺ -type InGaAs
Since a large energy barrier is generated between the s-regrown layer and the GaAs substrate or metal, there is a limit in reducing the contact resistance.

【０００８】また、Ｗｏｏｄａｌｌによるオーミック電
極の製造方法では、ＩｎＡｓ混晶比の大きいＩｎＧａＡ
ｓ層を成長すると、ＧａＡｓ基板との格子定数差が大き
いため表面荒れが生じ、リソグラフィー工程が困難にな
るという問題点がある。また、ＩｎＡｓ混晶比の大きい
ＩｎＧａＡｓ層はドライエッチングが困難であり、ゲー
ト電極形成部分などの不要なＩｎＧａＡｓ傾斜組成層を
除去することができないという問題もある。これらの問
題はＩｎＧａＡｓ傾斜組成層のＩｎＡｓ混晶比を低くす
ることにより解決されるが、その場合には接触抵抗が大
きくなる。In the method for manufacturing an ohmic electrode by Woodall, InGaAs having a large InAs mixed crystal ratio is used.
When the s layer is grown, there is a problem that the lithography process becomes difficult due to a large surface roughness due to a large lattice constant difference from the GaAs substrate. In addition, it is difficult to dry-etch an InGaAs layer having a large InAs mixed crystal ratio, and there is a problem that an unnecessary InGaAs gradient composition layer such as a gate electrode forming portion cannot be removed. These problems can be solved by lowering the InAs mixed crystal ratio of the InGaAs gradient composition layer, but in that case, the contact resistance increases.

【０００９】本発明は、これらの問題点に鑑みてなされ
たものであり、低接触抵抗かつ高耐熱性を有するオーミ
ック電極を、基板面内の均一性およびロット間の均一性
良く製造する方法を提供することを目的とする。The present invention has been made in view of these problems, and a method of manufacturing an ohmic electrode having low contact resistance and high heat resistance with good uniformity in a substrate surface and uniformity between lots. The purpose is to provide.

【００１０】また、本発明は、従来のＩｎＡｓ混晶比の
高いＩｎＧａＡｓ層を用いたときの問題点を解決し、表
面荒れの問題を生ずることなく低接触抵抗かつ高耐熱性
であるオーミック電極の製造方法を提供することを目的
とする。Further, the present invention solves the problems when using the conventional InGaAs layer having a high InAs mixed crystal ratio, and provides an ohmic electrode having low contact resistance and high heat resistance without causing the problem of surface roughness. It is intended to provide a manufacturing method.

【００１１】[0011]

【課題を解決するための手段】本発明のオーミック電極
の製造方法は、ＩＩＩ―Ｖ族化合物半導体基板を構成す
る原子と結合しかつ酸素原子と結合しない第１の元素か
らなる薄膜、前記ＩＩＩ−Ｖ族化合物半導体基板に対し
てＮ型不純物となる第２の元素からなる薄膜、前記ＩＩ
Ｉ−Ｖ族化合物半導体と金属との間のエネルギー障壁の
高さを低下させる第３の元素からなる薄膜、および前記
第２の元素との反応により高融点合金を形成する第４の
元素からなる薄膜を、前記ＩＩＩ−Ｖ族化合物半導体基
板上に、第１の元素からなる薄膜、第４の元素からなる
薄膜、第３の元素からなる薄膜、第２の元素からなる薄
膜の順に積層する工程と、これらの薄膜が形成されたＩ
ＩＩ−Ｖ族化合物半導体基板を熱処理する工程とを有す
ることを特徴とする。According to the present invention, there is provided a method of manufacturing an ohmic electrode, comprising the steps of: forming a thin film comprising a first element which is bonded to an atom constituting a III-V compound semiconductor substrate but is not bonded to an oxygen atom; A thin film made of a second element that becomes an N-type impurity with respect to the group V compound semiconductor substrate;
A thin film made of a third element that lowers the height of an energy barrier between the IV group compound semiconductor and the metal; and a fourth element that forms a high melting point alloy by reacting with the second element. Stacking a thin film on the III-V compound semiconductor substrate in the order of a thin film made of the first element, a thin film made of the fourth element, a thin film made of the third element, and a thin film made of the second element And the I
Heat treating the II-V compound semiconductor substrate.

【００１２】また、本発明のオーミック電極の製造方法
は、ＩＩＩ―Ｖ族化合物半導体基板上に、前記第１の元
素からなる薄膜、前記第３の元素と前記第４の元素から
なる薄膜、前記第２の元素からなる薄膜の順に積層する
工程と、これらの薄膜が形成されたＩＩＩ−Ｖ族化合物
半導体基板を熱処理する工程とを有することを特徴とす
る。ここで、第３の元素と第４の元素からなる薄膜は、
この薄膜中において、第３の元素と第４の元素が連続的
に混合されていても良く、また、例えば第４の元素／第
３の元素／第４の元素／第３の元素／第４の元素という
ように薄膜の積層構造であっても良い。Further, the method of manufacturing an ohmic electrode according to the present invention includes the step of forming a thin film comprising the first element, a thin film comprising the third element and the fourth element on a III-V compound semiconductor substrate, The method is characterized by comprising a step of laminating thin films made of the second element in this order and a step of heat-treating the group III-V compound semiconductor substrate on which these thin films are formed. Here, the thin film composed of the third element and the fourth element is
In this thin film, the third element and the fourth element may be continuously mixed. For example, the fourth element / the third element / the fourth element / the third element / the fourth element The element may be a laminated structure of thin films.

【００１３】さらに本発明のオーミック電極の製造方法
は、ＩＩＩ−Ｖ族化合物半導体基板上に、前記第３の元
素を含む半導体層を形成する工程と、この半導体層上
に、前記第１の元素からなる薄膜、前記第２の元素から
なる薄膜、前記第４の元素からなる薄膜を、第１の元素
からなる薄膜、第４の元素からなる薄膜、第２の元素か
らなる薄膜の順に積層する工程と、この半導体層および
薄膜が形成されたＩＩＩ−Ｖ族化合物半導体基板を熱処
理する工程とを有することを特徴とする。この製造方法
では前記第３の元素を含む半導体層を、オーミック電極
形成領域に選択的に形成することが好ましい。Further, in the method of manufacturing an ohmic electrode according to the present invention, a step of forming a semiconductor layer containing the third element on a III-V compound semiconductor substrate, and a step of forming the first element on the semiconductor layer A thin film made of the second element, a thin film made of the fourth element, a thin film made of the first element, a thin film made of the fourth element,
And a step of heat-treating the group III-V compound semiconductor substrate on which the semiconductor layer and the thin film have been formed. In this manufacturing method, it is preferable that the semiconductor layer containing the third element is selectively formed in the ohmic electrode formation region.

【００１４】本発明において、前記ＩＩＩ−Ｖ族化合物
半導体基板としては、例えばＧａＡｓ、ＩｎＧａＡｓ、
ＡｌＧａＡｓ、ＩｎＰなどの基板を挙げることができ
る。これらの基板は、必要に応じてドナー不純物を含ん
でいても良く、また表面にエピタキシャル層等が形成さ
れていても良い。In the present invention, the III-V compound semiconductor substrate may be, for example, GaAs, InGaAs,
Substrates such as AlGaAs and InP can be used. These substrates may contain donor impurities as necessary, and may have an epitaxial layer or the like formed on the surface.

【００１５】ＩＩＩ−Ｖ族化合物半導体基板を構成する
原子と結合しかつ酸素原子と結合しない第１の元素とし
てＳ、Ｓｅ、Ｔｅ等を挙げることができ、特にＳやＳｅ
は、それらが溶解した溶液に半導体基板を浸すことによ
り容易に堆積させることができるので好ましい。S, Se, Te, and the like can be given as the first element that bonds to the atoms constituting the III-V compound semiconductor substrate and does not bond to the oxygen atom.
Are preferred because they can be easily deposited by immersing the semiconductor substrate in a solution in which they are dissolved.

【００１６】ＩＩＩ−Ｖ族化合物半導体基板に対してＮ
型不純物となる第２の元素としては、Ｇｅ、Ｓｉ、Ｓ
ｎ、Ｓ、Ｓｅ、Ｔｅ等が挙げられるが、特にＧｅやＳｉ
は、蒸着等により容易に成膜でき、かつ比較的低い温度
の熱処理によりＮ型不純物となるため好ましい。The group III-V compound semiconductor substrate has N
Ge, Si, S
n, S, Se, Te and the like.
Is preferable since it can be easily formed by vapor deposition or the like and becomes an N-type impurity by heat treatment at a relatively low temperature.

【００１７】ＩＩＩ−Ｖ族化合物半導体基板と金属との
間のエネルギー障壁の高さを低下させる第３の元素とし
ては、基板を構成するＩＩＩ−Ｖ族化合物半導体と混晶
を形成するものが好ましく、例えばＩｎ、Ｓｂ等を挙げ
ることができるが、特にＩｎは、ＩｎＧａＡｓの形成に
よりエネルギー障壁高さをほとんどゼロにすることが可
能であるので好ましい。The third element which lowers the height of the energy barrier between the III-V compound semiconductor substrate and the metal is preferably a compound which forms a mixed crystal with the III-V compound semiconductor constituting the substrate. For example, In, Sb, and the like can be given. In particular, In is preferable because the height of the energy barrier can be made almost zero by forming InGaAs.

【００１８】第２の元素との反応により高融点合金を形
成する第４の元素としては、Ｎｉ、Ｐｄ、Ｃｏ、Ｐｔ等
を挙げることができ、特にＩＩＩ−Ｖ族化合物半導体と
の反応性が大きいＮｉ、Ｐｄが好ましい。Examples of the fourth element which forms a high melting point alloy by reacting with the second element include Ni, Pd, Co, Pt and the like. Particularly, the fourth element has a reactivity with a III-V compound semiconductor. Large Ni and Pd are preferable.

【００１９】本発明の製造方法における熱処理の雰囲気
は、特に限定はなく、通常の空気中、または窒素ガス、
アルゴンガス、ヘリウムガス等の不活性ガス中で行うこ
とができる。The atmosphere of the heat treatment in the production method of the present invention is not particularly limited, and is usually in the air or in a nitrogen gas,
It can be performed in an inert gas such as an argon gas and a helium gas.

【００２０】また、熱処理の雰囲気として還元性ガス雰
囲気中で行うことも可能であり、この場合はさらに低い
接触抵抗が得られる。還元性ガスとしては、例えば
Ｈ₂、ＨＩ、ＣＯ、ＳＯ₂、Ｎ₂Ｈ₄、ＮＨ₃、ＳｉＨ₄、Ｓ
ｉ₂Ｈ₆、ＰＨ₃、Ｈ₂Ｓ、Ａ_sＨ₃、Ｈ₂Ｓｅ等を挙げるこ
とができ、特に本発明で用いる半導体基板等に対して悪
影響がなく、かつ扱いが容易なＨ₂が好ましい。これら
のガスは、必要に応じて不活性ガスで希釈して用いても
良い。It is also possible to carry out the heat treatment in a reducing gas atmosphere, in which case a lower contact resistance can be obtained. Examples of the reducing gas include H ₂ , HI, CO, SO ₂ , N ₂ H ₄ , NH ₃ , SiH ₄ , S
_{i 2 H 6, PH 3,} H 2 S, A s H 3, H 2 Se or the like can be exemplified without particular adverse effect on the semiconductor substrate or the like used in the present invention, and to handle easy H ₂ preferable. These gases may be diluted with an inert gas as needed.

【００２１】本発明におけるＩＩＩ−Ｖ族化合物半導体
基板と金属との間のエネルギー障壁の高さを低下させる
第３の元素を含む半導体層としては、第３の元素を１成
分とする混晶半導体が好ましく、例えばＧａＡｓを含む
基板に対しては、Ｉｎを第３の元素とするＩｎＧａＡｓ
層を挙げることができる。また、半導体層の中で厚さ方
向にＩｎ組成を変化させた傾斜組成層としても良い。In the present invention, the semiconductor layer containing the third element which lowers the height of the energy barrier between the III-V compound semiconductor substrate and the metal is a mixed crystal semiconductor containing the third element as one component. For example, for a substrate containing GaAs, InGaAs using In as a third element is preferred.
Layers can be mentioned. Further, a graded composition layer in which the In composition is changed in the thickness direction in the semiconductor layer may be used.

【００２２】[0022]

【発明の実施の形態】本発明のオーミック電極の製造方
法において、第１の元素として硫黄（Ｓ）を用いて薄膜
を形成するには、例えばＧａＡｓ基板を多硫化アンモニ
ウム（（ＮＨ ₄）₂）Ｓ_X、１＜Ｘ≦３）溶液に浸すだけ
で簡単に硫黄層を堆積できる。多硫化アンモニウム溶液
は、硫化アンモニウム溶液（（ＮＨ₄）₂）Ｓ）に過剰に
硫黄を溶解した溶液である。このような処理によりＧａ
Ａｓ基板表面の自然酸化膜がエッチング除去され、表面
が硫黄で覆われることにより不活性になり、酸素原子と
結合しないためＧａＡｓ表面の酸化が抑制される。BEST MODE FOR CARRYING OUT THE INVENTION Manufacturing method of ohmic electrode of the present invention
Method, using sulfur (S) as the first element
Is formed by, for example, forming a GaAs substrate on an ammonium polysulfide.
Um ((NH _Four)_Two) S_X1 <X ≦ 3) Just immerse in the solution
Can easily deposit a sulfur layer. Ammonium polysulfide solution
Is an ammonium sulfide solution ((NH_Four)_Two) Excessive to S)
It is a solution in which sulfur is dissolved. By such processing, Ga
The natural oxide film on the surface of the As substrate is removed by etching,
Becomes inert by being covered with sulfur, and oxygen atoms and
Oxidation on the GaAs surface is suppressed because it is not bonded.

【００２３】このＧａＡｓ基板を真空装置中に入れるこ
とにより、表面に過剰に堆積した硫黄が除去され、Ｇａ
Ａｓ基板表面は１〜数原子層程度の硫黄で覆われること
になる。この状態でＮｉ、Ｉｎ、Ｇｅなどの金属を蒸着
することにより、残存自然酸化膜のほとんど存在しない
金属／半導体界面を形成することが可能となる。そのた
め、その後アニールすることにより、金属／半導体界面
に均一でかつ厚いＮ⁺型ＩｎＧａＡｓ層の再成長が可能
である。また、硫黄原子の一部がＧａＡｓ基板中に拡散
して活性化してドナーとなり、Ｎ⁺型ＧａＡｓ層が形成
される。したがって従来よりも接触抵抗が低減でき、か
つ接触抵抗の基板面内均一性やロット間均一性も向上す
る。By placing this GaAs substrate in a vacuum apparatus, excessive sulfur deposited on the surface is removed, and
The surface of the As substrate will be covered with about one to several atomic layers of sulfur. By depositing a metal such as Ni, In, or Ge in this state, it becomes possible to form a metal / semiconductor interface in which almost no remaining native oxide film exists. Therefore, by annealing thereafter, a uniform and thick N ⁺ -type InGaAs layer can be regrown at the metal / semiconductor interface. Further, part of the sulfur atoms diffuses into the GaAs substrate and is activated to become a donor, thereby forming an N ⁺ -type GaAs layer. Therefore, the contact resistance can be reduced as compared with the related art, and the uniformity of the contact resistance in the substrate surface and the uniformity between lots can be improved.

【００２４】このときのアニールは窒素ガス雰囲気中で
行っても十分に低い接触抵抗が得られるため、水素ガス
供給設備などの新たな設備投資も不要であり、コストの
増大をもたらすことがない。また水素雰囲気中でのアニ
ールが可能な場合には、さらに残存自然酸化膜の影響を
除去でき、窒素雰囲気中アニールよりもさらに低い接触
抵抗が得られる。Even if annealing is performed in a nitrogen gas atmosphere, a sufficiently low contact resistance can be obtained, so that new capital investment such as hydrogen gas supply equipment is not required, and the cost does not increase. If annealing in a hydrogen atmosphere is possible, the influence of the remaining native oxide film can be further removed, and a lower contact resistance than annealing in a nitrogen atmosphere can be obtained.

【００２５】ここでは多硫化アンモニウム溶液を用いた
場合について述べたが、硫化アンモニウム（（ＮＨ₄）₂
Ｓ）溶液、硫化ナトリウム（Ｎａ₂Ｓ・９Ｈ₂Ｏ）溶液、
二塩化二硫黄（Ｓ₂Ｃｌ₂）溶液、五硫化リン（Ｐ₂Ｓ₅）
溶液、あるいはこれらの混合溶液などを用いることも可
能である。Here, the case where the ammonium polysulfide solution is used has been described, but ammonium sulfide ((NH ₄ ) ₂
S) solution, sodium sulfide (Na ₂ S · 9H ₂ O) solution,
Disulfur dichloride (S ₂ Cl ₂ ) solution, phosphorus pentasulfide (P ₂ S ₅ )
It is also possible to use a solution or a mixed solution thereof.

【００２６】また、硫化セレン（ＳｅＳ₂）溶液やセレ
ン化ナトリウム（Ｎａ₂Ｓｅ）溶液などを用いてＧａＡ
ｓ基板表面をセレンで不活性化した場合においても、硫
黄による処理の場合と同じ効果が得られる。GaAs is prepared using a selenium sulfide (SeS ₂ ) solution or a sodium selenide (Na ₂ Se) solution.
Even when the s-substrate surface is inactivated by selenium, the same effect as in the case of the treatment with sulfur can be obtained.

【００２７】さらには、真空中において、Ｓ、Ｓｅ、Ｔ
ｅ等の分子線の照射、Ｈ₂ＳガスやＨ₂Ｓｅガスの照射、
電気化学セルによるＳの照射などによるドライプロセス
によっても同等の効果が得られる。またＰＨ₃プラズマ
の照射などによりＧａＡｓ表面を不活性化することも可
能である。このように多くの方法が考えられるが、多硫
化アンモニウム溶液や硫化セレン溶液によるウェット処
理が最も簡単で効果が大きい。Further, in a vacuum, S, Se, T
irradiation of molecular beam such as e, irradiation of H ₂ S gas or H ₂ Se gas,
The same effect can be obtained by a dry process such as irradiation of S by an electrochemical cell. It is also possible to inactivate the GaAs surface by irradiation or the like PH ₃ plasma. Although many methods are conceivable, wet treatment with an ammonium polysulfide solution or selenium sulfide solution is the simplest and most effective.

【００２８】このように本発明では、第１の元素からな
る薄膜を形成することにより、ＩＩＩ―Ｖ族化合物半導
体基板表面の酸化の影響が除去でき、均一でかつ厚いＮ
⁺型ＩｎＧａＡｓ層等の再成長層の形成が可能である。
従って接触抵抗が低減でき、かつ接触抵抗の基板面内均
一性やロット間均一性も向上する。As described above, according to the present invention, by forming the thin film made of the first element, the influence of the oxidation on the surface of the group III-V compound semiconductor substrate can be removed, and the uniform and thick N
^A regrown layer such as a ⁺ type InGaAs layer can be formed.
Accordingly, the contact resistance can be reduced, and the uniformity of the contact resistance in the substrate surface and the uniformity between lots can be improved.

【００２９】また、例えばＩｎＧａＡｓ層のような、第
３の元素を含む半導体層を基板上に最初に形成する工程
を含む方法においては、上述した方法よりもさらに低い
接触抵抗が得られる。この方法においては、分子線エピ
タキシー（ＭＢＥ）法や有機金属気相成長（ＭＯＶＰ
Ｅ）法などにより、ＩｎＧａＡｓ層の厚さやＩｎＡｓ混
晶比を自由に設計でき、傾斜組成層の形成も容易であ
る。したがって、熱処理後に形成されるＮ⁺型ＩｎＧａ
Ａｓ再成長層とＧａＡｓ基板あるいは金属との間のエネ
ルギー障壁を小さくするようにＩｎＧａＡｓ層の構造を
最適化し、接触抵抗を低減することが可能である。ま
た、ＩｎＡｓ混晶比の高いＩｎＧａＡｓ層を成長しなく
ても低い接触抵抗が得られるため、ＩｎＡｓ混晶比の高
いＩｎＧａＡｓ層によって生じる問題を回避できる。In a method including a step of first forming a semiconductor layer containing a third element, such as an InGaAs layer, on a substrate, a lower contact resistance can be obtained than in the above-described method. In this method, molecular beam epitaxy (MBE) or metal organic chemical vapor deposition (MOVP) is used.
The thickness of the InGaAs layer and the InAs mixed crystal ratio can be freely designed by the method E), and the formation of the gradient composition layer is easy. Therefore, the N ⁺ -type InGa formed after the heat treatment
It is possible to optimize the structure of the InGaAs layer so as to reduce the energy barrier between the As regrown layer and the GaAs substrate or metal, and to reduce the contact resistance. Further, since a low contact resistance can be obtained without growing an InGaAs layer having a high InAs mixed crystal ratio, a problem caused by an InGaAs layer having a high InAs mixed crystal ratio can be avoided.

【００３０】さらに、第３の元素を含む半導体層として
ＩｎＧａＡｓ層を基板上のオーミック電極形成領域に選
択的に形成する工程を含む方法においては、ゲート電極
形成部分などの不要なＩｎＧａＡｓ層を除去する工程が
不要になる。したがって、ドライエッチングを用いる必
要が無いので、より接触抵抗の小さいＩｎＡｓ混晶比の
大きいＩｎＧａＡｓ層を形成することが許容される。こ
の場合、ＧａＡｓ基板との格子定数差が大きいためにＩ
ｎＧａＡｓ層に表面荒れが生じるが、このＩｎＧａＡｓ
層がＮｉおよびＧｅと合金化し、表面がＮｉＧｅ合金で
覆われて平坦になるため問題とはならない。Further, in a method including a step of selectively forming an InGaAs layer as a semiconductor layer containing a third element in an ohmic electrode formation region on a substrate, an unnecessary InGaAs layer such as a gate electrode formation portion is removed. The process becomes unnecessary. Therefore, since it is not necessary to use dry etching, it is permissible to form an InGaAs layer having a smaller contact resistance and a larger InAs mixed crystal ratio. In this case, since the lattice constant difference from the GaAs substrate is large, I
The surface of the nGaAs layer is roughened.
This is not a problem because the layer is alloyed with Ni and Ge and the surface is covered with the NiGe alloy and becomes flat.

【００３１】[0031]

【実施例】【Example】

［実施例１］本発明の第１の実施例について、図を参照
して説明する。図１（ａ）〜（ｅ）は第１の元素、第２
の元素、第３の元素、第４の元素をそれぞれＳ、Ｇｅ、
Ｉｎ、Ｎｉとした場合の実施例を説明するための、製造
工程順に示したオーミック電極の断面図である。[Embodiment 1] A first embodiment of the present invention will be described with reference to the drawings. 1A to 1E show the first element and the second element.
, The third element, and the fourth element are S, Ge,
FIG. 4 is a cross-sectional view of the ohmic electrodes shown in the order of the manufacturing process, for explaining an example in which In and Ni are used.

【００３２】はじめに図１（ａ）に示すように、半絶縁
性ＧａＡｓ基板１上にＭＢＥ法やＭＯＶＰＥ法などによ
り成長したＮ型ＧａＡｓ層２上に、フォトリソグラフィ
ー法によりオーミック電極形成部分のフォトレジストパ
タン３を形成する。First, as shown in FIG. 1A, a photoresist at an ohmic electrode forming portion is formed on a semi-insulating GaAs substrate 1 by N-type GaAs layer 2 grown by MBE or MOVPE by photolithography. A pattern 3 is formed.

【００３３】次に、半絶縁性ＧａＡｓ基板１を多硫化ア
ンモニウム溶液に浸すことにより、Ｎ型ＧａＡｓ層２上
に硫黄層を形成する。ここでは室温で約６０分間半絶縁
性ＧａＡｓ基板１を浸すことにより、Ｎ型ＧａＡｓ層２
表面の自然酸化膜がエッチング除去され、その上に硫黄
層が形成される。その後水洗して窒素でブローし乾燥さ
せる。この基板を真空装置中に入れることにより過剰に
堆積した硫黄が除去され、図１（ｂ）に示すように１〜
数原子層程度の硫黄が表面を覆う硫黄層４が形成され
る。Next, a sulfur layer is formed on the N-type GaAs layer 2 by immersing the semi-insulating GaAs substrate 1 in an ammonium polysulfide solution. Here, the n-type GaAs layer 2 is immersed in the semi-insulating GaAs substrate 1 for about 60 minutes at room temperature.
The natural oxide film on the surface is removed by etching, and a sulfur layer is formed thereon. Thereafter, it is washed with water, blown with nitrogen and dried. By placing this substrate in a vacuum device, excessively deposited sulfur is removed, and as shown in FIG.
A sulfur layer 4 is formed on the surface of which about several atomic layers of sulfur cover the surface.

【００３４】次に図１（ｃ）に示すように、Ｎ型ＧａＡ
ｓ層２上の硫黄層４上に、真空蒸着法やスパッタ法など
によりＮｉ薄膜５、Ｉｎ薄膜６、Ｇｅ薄膜７の順に堆積
する。各薄膜の厚さはそれぞれ７５ｎｍ、６ｎｍ、１０
０ｎｍとする。Next, as shown in FIG. 1C, N-type GaAs
A Ni thin film 5, an In thin film 6, and a Ge thin film 7 are sequentially deposited on the sulfur layer 4 on the s layer 2 by a vacuum evaporation method, a sputtering method, or the like. The thickness of each thin film is 75 nm, 6 nm, 10
It is set to 0 nm.

【００３５】次に図１（ｄ）に示すように、有機溶剤で
フォトレジスト３を除去することにより不要な金属膜を
リフトオフし、オーミック電極パタンを形成する。Next, as shown in FIG. 1D, the unnecessary metal film is lifted off by removing the photoresist 3 with an organic solvent to form an ohmic electrode pattern.

【００３６】次に図１（ｅ）に示すように、ランプアニ
ール法（Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌｉ
ｎｇ（ＲＴＡ）法ともいう）により熱処理を行う。雰囲
気ガスとして窒素ガスを用いて、６００℃で５秒間行
う。この熱処理は電気炉によって行ってもよい。熱処理
により、Ｎ型ＧａＡｓ層２内にＧｅおよびＳが拡散して
Ｎ⁺型ＧａＡｓ再成長層８が形成され、さらにＩｎとＮ⁺
型ＧａＡｓ層との反応によりＮ⁺型ＩｎＧａＡｓ再成長
層９が形成される。その上にＮｉＧｅ合金層１０が形成
される。このようにしてオーミック電極が形成される。
このオーミック電極においては、低い接触抵抗０．２Ω
ｍｍが得られる。Next, as shown in FIG. 1E, a lamp annealing method (Rapid Thermal Anneal) is used.
ng (RTA) method). This is performed at 600 ° C. for 5 seconds using a nitrogen gas as an atmosphere gas. This heat treatment may be performed in an electric furnace. By the heat treatment, Ge and S diffuse in the N-type GaAs layer 2 to form an N ⁺ -type GaAs regrowth layer 8, and furthermore, In and N ⁺
The N ⁺ -type InGaAs regrowth layer 9 is formed by the reaction with the n-type GaAs layer. A NiGe alloy layer 10 is formed thereon. Thus, an ohmic electrode is formed.
This ohmic electrode has a low contact resistance of 0.2Ω
mm is obtained.

【００３７】本実施例では、窒素雰囲気中でアニールを
行った場合について述べたが、水素ガス雰囲気中でアニ
ールを行った場合には、さらに低い接触抵抗０．１３Ω
ｍｍが得られる。どちらの場合も良好な耐熱性を示し、
例えば４００℃で３時間保管しても接触抵抗や表面モフ
ォロジーに変化は見られない。また、接触抵抗の基板面
内均一性やロット間均一性も良好である。In this embodiment, the case where annealing is performed in a nitrogen atmosphere has been described. However, when annealing is performed in a hydrogen gas atmosphere, a lower contact resistance of 0.13 Ω is used.
mm is obtained. In both cases, it shows good heat resistance,
For example, no change is seen in the contact resistance and the surface morphology even after storage at 400 ° C. for 3 hours. Further, the uniformity of the contact resistance within the substrate surface and the uniformity between lots are also good.

【００３８】本実施例においては、Ｎｉ／Ｉｎ／Ｇｅ積
層膜を用いたが、ＮｉとＩｎを同時に蒸着したＮｉ−Ｉ
ｎ膜／Ｇｅ膜の積層膜や、Ｎｉ／Ｉｎ／Ｎｉ／Ｉｎ／Ｎ
ｉ／Ｇｅ多層膜等を用いてもよい。その場合には、Ｎｉ
／Ｉｎ／Ｇｅ積層膜のようにＩｎが島状に堆積されるこ
とがなく、均一なＩｎ層が形成される。したがって、よ
り均一なＮ⁺型ＩｎＧａＡｓ再成長層９が形成され、さ
らに低い接触抵抗が得られる。In this embodiment, a Ni / In / Ge laminated film is used.
laminated film of n film / Ge film, Ni / In / Ni / In / N
An i / Ge multilayer film or the like may be used. In that case, Ni
Unlike the / In / Ge laminated film, In is not deposited in an island shape, and a uniform In layer is formed. Therefore, a more uniform N ⁺ -type InGaAs regrown layer 9 is formed, and a lower contact resistance can be obtained.

【００３９】［実施例２］本発明の第２の実施例につい
て、図を参照して説明する。図２（ａ）〜（ｇ）は第１
の元素、第２の元素、第３の元素、第４の元素をそれぞ
れＳｅ、Ｇｅ、Ｉｎ、Ｎｉとした場合の実施例を説明す
るための、製造工程順に示したオーミック電極の断面図
である。Embodiment 2 A second embodiment of the present invention will be described with reference to the drawings. FIGS. 2A to 2G show the first example.
FIG. 6 is a cross-sectional view of an ohmic electrode shown in the order of manufacturing steps for describing an example in which the element, the second element, the third element, and the fourth element are Se, Ge, In, and Ni, respectively. .

【００４０】はじめに図２（ａ）に示すように、半絶縁
性ＧａＡｓ基板１上にＭＢＥ法やＭＯＶＰＥ法などによ
りＮ型ＧａＡｓ層２を成長する。その上に化学的気相成
長法（ＣＶＤ）法によりＳｉＯ₂膜１１（厚さ２００ｎ
ｍ）を堆積し、さらにその上にフォトリソグラフィー法
によりオーミック電極形成部分のフォトレジストパタン
３を形成する。First, as shown in FIG. 2A, an N-type GaAs layer 2 is grown on a semi-insulating GaAs substrate 1 by MBE or MOVPE. An SiO ₂ film 11 (200 nm thick) is formed thereon by a chemical vapor deposition (CVD) method.
m) is deposited, and a photoresist pattern 3 of an ohmic electrode forming portion is formed thereon by photolithography.

【００４１】次に図２（ｂ）に示すように、ＣＦ₄を用
いたドライエッチング法により、フォトレジストパタン
３をマスクとしてオーミック電極形成部分のＳｉＯ₂膜
１１を開口する。フォトレジストは有機溶剤により除去
する。Next, as shown in FIG. 2B, an opening is formed in the SiO ₂ film 11 where the ohmic electrode is to be formed by using the photoresist pattern 3 as a mask by a dry etching method using CF ₄ . The photoresist is removed with an organic solvent.

【００４２】次に、半絶縁性ＧａＡｓ基板１を硫化セレ
ン溶液に浸すことにより、Ｎ型ＧａＡｓ層２の開口部上
にセレン層を形成する。硫化セレン溶液は、硫化セレン
（ＳｅＳ₂）を二硫化炭素（ＣＳ₂）に５ｍｇ／ｍｌの割
合で溶解することにより作成する。ここでは室温で約２
０分間半絶縁性ＧａＡｓ基板１を浸すことにより、Ｎ型
ＧａＡｓ層２表面の自然酸化膜がエッチング除去され、
その上にセレン層が形成される。このとき、図２（ｃ）
に示すように１〜数原子層程度の厚さのセレン層１２が
形成されるように硫化セレン溶液に浸漬する時間等を調
整して制御する。その後水洗して窒素でブローし乾燥さ
せ、この基板を真空装置中に入れる。Next, a selenium layer is formed on the opening of the N-type GaAs layer 2 by immersing the semi-insulating GaAs substrate 1 in a selenium sulfide solution. The selenium sulfide solution is prepared by dissolving selenium sulfide (SeS ₂ ) in carbon disulfide (CS ₂ ) at a rate of 5 mg / ml. Here at room temperature about 2
By immersing the semi-insulating GaAs substrate 1 for 0 minutes, the natural oxide film on the surface of the N-type GaAs layer 2 is removed by etching,
A selenium layer is formed thereon. At this time, FIG.
As shown in (1), the immersion time in the selenium sulfide solution is adjusted and controlled so that the selenium layer 12 having a thickness of about one to several atomic layers is formed. Thereafter, the substrate is washed with water, blown with nitrogen and dried, and the substrate is placed in a vacuum device.

【００４３】次に図２（ｄ）に示すように、基板全面
に、真空蒸着法やスパッタ法などによりＮｉ薄膜５、Ｉ
ｎ薄膜６、Ｇｅ薄膜７の順に堆積する。各薄膜の厚さは
それぞれ７５ｎｍ、６ｎｍ、１００ｎｍとする。Next, as shown in FIG. 2D, the Ni thin film 5, I
An n thin film 6 and a Ge thin film 7 are deposited in this order. The thickness of each thin film is 75 nm, 6 nm, and 100 nm, respectively.

【００４４】次に図２（ｅ）に示すように、フォトリソ
グラフィー法によりオーミック電極形成部分のフォトレ
ジストパタン３ｂを形成する。Next, as shown in FIG. 2E, a photoresist pattern 3b is formed on the ohmic electrode forming portion by photolithography.

【００４５】次に図２（ｆ）に示すように、ドライエッ
チング法により、Ｎｉ薄膜５、Ｉｎ薄膜６、Ｇｅ薄膜７
のフォトレジストで覆われていない部分を選択的にエッ
チングして除去する。Ｎｉ薄膜５はＣＯガス、ＣＯ₂ガ
ス、ＣＨ₄／Ｈ₂／Ｏ₂混合ガスなどを用いた反応性プラ
ズマエッチングによりエッチングできる。同様に、Ｉｎ
薄膜６はＣＨ₄／Ｈ₂混合ガスを用いて、Ｇｅ薄膜７はＣ
Ｆ₄を用いてエッチングが可能である。エッチング後に
有機溶剤でフォトレジスト３ｂを除去することにより、
オーミック電極パタンが形成される。Next, as shown in FIG. 2F, a Ni thin film 5, an In thin film 6, and a Ge thin film 7 are formed by dry etching.
The portion not covered with the photoresist is selectively etched and removed. The Ni thin film 5 can be etched by reactive plasma etching using a CO gas, a CO ₂ gas, a CH ₄ / H ₂ / O ₂ mixed gas, or the like. Similarly, In
The thin film 6 uses a CH ₄ / H ₂ mixed gas, and the Ge thin film 7
It can be etched with F _4. By removing the photoresist 3b with an organic solvent after etching,
An ohmic electrode pattern is formed.

【００４６】次に図２（ｇ）に示すように、ランプアニ
ール法により熱処理を行う。雰囲気ガスとして窒素ガス
を用いて、６００℃で５秒間行う。この熱処理は電気炉
によって行ってもよい。熱処理により、Ｎ型ＧａＡｓ層
２内にＧｅおよびＳｅが拡散してＮ⁺型ＧａＡｓ再成長
層８が形成され、さらにＩｎとＮ⁺型ＧａＡｓ層との反
応によりＮ⁺型ＩｎＧａＡｓ再成長層９が形成される。
その上にＮｉＧｅ合金層１０が形成される。このように
してオーミック電極が形成される。このオーミック電極
において得られた接触抵抗は０．２Ωｍｍと低い値であ
り、水素ガス雰囲気中でアニールを行うことによりさら
に接触抵抗を低減できる。本実施例のオーミック電極に
おいても、耐熱性、接触抵抗の基板面内均一性やロット
間均一性は良好である。Next, as shown in FIG. 2G, heat treatment is performed by a lamp annealing method. This is performed at 600 ° C. for 5 seconds using a nitrogen gas as an atmosphere gas. This heat treatment may be performed in an electric furnace. By the heat treatment, Ge and Se diffuse into the N-type GaAs layer 2 to form an N ⁺ -type GaAs regrowth layer 8, and furthermore, a reaction between In and the N ⁺ -type GaAs layer forms an N ⁺ -type InGaAs regrowth layer 9. It is formed.
A NiGe alloy layer 10 is formed thereon. Thus, an ohmic electrode is formed. The contact resistance obtained in this ohmic electrode is a low value of 0.2 Ωmm, and the contact resistance can be further reduced by annealing in a hydrogen gas atmosphere. Also in the ohmic electrode of this embodiment, the heat resistance and the uniformity of the contact resistance in the substrate surface and the uniformity between lots are good.

【００４７】本実施例では、アニール前にドライエッチ
ングによりオーミック電極パタンを形成したが、逆にド
ライエッチング前にアニールを行ってもよい。In this embodiment, the ohmic electrode pattern is formed by dry etching before annealing. However, annealing may be performed before dry etching.

【００４８】［実施例３］次に本発明の第３の実施例に
ついて、図を参照して説明する。図３（ａ）〜（ｇ）
は、第１の元素、第２の元素、第３の元素、第４の元素
をそれぞれＳ、Ｇｅ、Ｉｎ、Ｎｉとし、第３の元素を含
む半導体層をＮ型ＩｎＧａＡｓ層とした場合の実施例を
説明するための、製造工程順に示したオーミック電極の
断面図である。[Embodiment 3] Next, a third embodiment of the present invention will be described with reference to the drawings. FIG. 3 (a) to (g)
Means that the first element, the second element, the third element, and the fourth element are S, Ge, In, and Ni, respectively, and the semiconductor layer including the third element is an N-type InGaAs layer. FIG. 4 is a cross-sectional view of the ohmic electrode shown in the order of the manufacturing process for explaining an example.

【００４９】はじめに図３（ａ）に示すように、半絶縁
性ＧａＡｓ基板１上にＭＢＥ法やＭＯＶＰＥ法などによ
り、Ｎ型ＧａＡｓ層２およびＮ型ＩｎＧａＡｓ層１３を
成長する。Ｎ型ＩｎＧａＡｓ層１３の厚さは１０ｎｍと
し、ＧａＡｓ基板側から表面側へＩｎＡｓ混晶比を０か
ら０．３に増加させた傾斜組成層とする。Ｓｉのドーピ
ング濃度は、３×１０¹⁸ｃｍ^-3とする。First, as shown in FIG. 3A, an N-type GaAs layer 2 and an N-type InGaAs layer 13 are grown on a semi-insulating GaAs substrate 1 by MBE or MOVPE. The thickness of the N-type InGaAs layer 13 is set to 10 nm, and a graded composition layer in which the InAs mixed crystal ratio is increased from 0 to 0.3 from the GaAs substrate side to the surface side. The doping concentration of Si is set to 3 × 10 ¹⁸ cm ⁻³ .

【００５０】次に図３（ｂ）に示すように、フォトリソ
グラフィー法とＢＣｌ₃／ＳＦ₆混合ガスを用いたドライ
エッチング法により、オーミック電極形成部分以外の不
要なＮ型ＩｎＧａＡｓ層を除去する。Next, as shown in FIG. 3B, the unnecessary N-type InGaAs layer other than the ohmic electrode forming portion is removed by photolithography and dry etching using a mixed gas of BCl ₃ / SF ₆ .

【００５１】次に図３（ｃ）に示すように、フォトリソ
グラフィー法によりオーミック電極形成部分のフォトレ
ジストパタン３を形成する。Next, as shown in FIG. 3C, a photoresist pattern 3 is formed on the portion where an ohmic electrode is to be formed by photolithography.

【００５２】次に、半絶縁性ＧａＡｓ基板１を多硫化ア
ンモニウム溶液に浸すことにより、Ｎ型ＩｎＧａＡｓ層
１３上に硫黄層を形成する。室温で約６０分間半絶縁性
ＧａＡｓ基板１を浸すことにより、Ｎ型ＩｎＧａＡｓ層
１３表面の自然酸化膜がエッチング除去され、その上に
硫黄層が形成される。その後水洗して窒素でブローし乾
燥させる。この基板を真空装置中に入れることにより過
剰に堆積した硫黄が除去され、図３（ｄ）に示すように
１〜数原子層程度の硫黄が表面を覆う硫黄層４が形成さ
れる。Next, a sulfur layer is formed on the N-type InGaAs layer 13 by immersing the semi-insulating GaAs substrate 1 in an ammonium polysulfide solution. By immersing the semi-insulating GaAs substrate 1 at room temperature for about 60 minutes, the natural oxide film on the surface of the N-type InGaAs layer 13 is removed by etching, and a sulfur layer is formed thereon. Thereafter, it is washed with water, blown with nitrogen and dried. By placing this substrate in a vacuum apparatus, excessively deposited sulfur is removed, and as shown in FIG. 3 (d), a sulfur layer 4 covering the surface with about one to several atomic layers of sulfur is formed.

【００５３】次に図３（ｅ）に示すように、硫黄層４上
に真空蒸着法やスパッタ法などによりＮｉ薄膜５、Ｉｎ
薄膜６、Ｇｅ薄膜７の順に堆積する。各薄膜の厚さはそ
れぞれ７５ｎｍ、６ｎｍ、１００ｎｍとする。Next, as shown in FIG. 3E, a Ni thin film 5 and an In thin film 5 are formed on the sulfur layer 4 by a vacuum deposition method or a sputtering method.
A thin film 6 and a Ge thin film 7 are deposited in this order. The thickness of each thin film is 75 nm, 6 nm, and 100 nm, respectively.

【００５４】次に図３（ｆ）に示すように、有機溶剤で
フォトレジスト３を除去することにより不要な金属膜を
リフトオフし、オーミック電極パタンを形成する。Next, as shown in FIG. 3F, the unnecessary metal film is lifted off by removing the photoresist 3 with an organic solvent to form an ohmic electrode pattern.

【００５５】次に図３（ｇ）に示すように、雰囲気ガス
として窒素ガスを用いたＲＴＡ法により６００℃で５秒
間熱処理を行う。この熱処理は電気炉によって行っても
よい。熱処理により、Ｎ型ＧａＡｓ層２およびＮ型Ｉｎ
ＧａＡｓ層１１内にＧｅおよびＳが拡散してＮ⁺型Ｇａ
Ａｓ再成長層８およびＮ⁺型ＩｎＧａＡｓ再成長層９が
形成される。その上にＮｉＧｅ合金層１０が形成され
る。このようにしてオーミック電極が形成される。この
オーミック電極において形成されたＮ⁺型ＩｎＧａＡｓ
再成長層９は、傾斜組成構造となるため、Ｎ⁺型ＩｎＧ
ａＡｓ再成長層９とＮ⁺型ＧａＡｓ再成長層８あるいは
ＮｉＧｅ合金層１０との間のエネルギー障壁が小さくな
る。したがって、第１および第２の実施例よりも低い接
触抵抗が得られ、かつ耐熱性が低下することはない。さ
らには、Ｎ型ＩｎＧａＡｓ層１３のＩｎＡｓ混晶比は低
いため、第３の従来例で述べたようなＩｎＡｓ混晶比の
高いＩｎＧａＡｓ層による問題を回避することができ
る。Next, as shown in FIG. 3G, heat treatment is performed at 600 ° C. for 5 seconds by the RTA method using nitrogen gas as an atmosphere gas. This heat treatment may be performed in an electric furnace. By the heat treatment, the N-type GaAs layer 2 and the N-type In
Ge and S are diffused into the GaAs layer 11 to form N ⁺ -type Ga.
As regrown layer 8 and N ⁺ -type InGaAs regrown layer 9 are formed. A NiGe alloy layer 10 is formed thereon. Thus, an ohmic electrode is formed. N ⁺ -type InGaAs formed on this ohmic electrode
Since the regrown layer 9 has a gradient composition structure, the N ⁺ -type InG
The energy barrier between the aAs regrowth layer 9 and the N ⁺ -type GaAs regrowth layer 8 or the NiGe alloy layer 10 becomes smaller. Therefore, a lower contact resistance than in the first and second embodiments can be obtained, and the heat resistance does not decrease. Furthermore, since the InAs mixed crystal ratio of the N-type InGaAs layer 13 is low, the problem caused by the InGaAs layer having a high InAs mixed crystal ratio as described in the third conventional example can be avoided.

【００５６】本実施例においては、Ｎ型ＩｎＧａＡｓ層
１３として、傾斜組成層を用いたが、ＩｎＡｓ混晶比は
一定でもよい。また、Ｉｎ_0.1Ｇａ_0.9Ａｓ／Ｉｎ_0.2Ｇ
ａ_0.8Ａｓ／Ｉｎ_0.3Ｇａ_0.7Ａｓのような多層構造でも
よい。In this embodiment, a graded composition layer is used as the N-type InGaAs layer 13, but the InAs mixed crystal ratio may be constant. In addition, In _0.1 Ga _0.9 As / In _0.2 G
A multilayer structure such as a _0.8 As / In _0.3 Ga _0.7 As may be used.

【００５７】また金属膜としてＮｉ薄膜とＩｎ薄膜とＧ
ｅ薄膜を用いたが、Ｎｉ薄膜とＧｅ薄膜のみでもよい。As a metal film, a Ni thin film, an In thin film and G
Although the e thin film was used, only the Ni thin film and the Ge thin film may be used.

【００５８】［実施例４］次に本発明の第４の実施例に
ついて、図を参照して説明する。図４（ａ）〜（ｇ）
は、第１の元素、第２の元素、第３の元素、第４の元素
をそれぞれＳ，Ｇｅ、Ｉｎ、Ｎｉとし、第３の元素を含
む半導体層をＮ型ＩｎＧａＡｓ選択成長層とした場合の
実施例を説明するための、製造工程順に示したオーミッ
ク電極の断面図である。Fourth Embodiment Next, a fourth embodiment of the present invention will be described with reference to the drawings. FIG. 4 (a) to (g)
Means that the first element, the second element, the third element, and the fourth element are S, Ge, In, and Ni, respectively, and the semiconductor layer containing the third element is an N-type InGaAs selective growth layer. FIG. 6 is a cross-sectional view of the ohmic electrode shown in the order of the manufacturing process for explaining the example of FIG.

【００５９】はじめに図４（ａ）に示すように、半絶縁
性ＧａＡｓ基板１上にＭＢＥ法やＭＯＶＰＥ法などによ
り成長したＮ型ＧａＡｓ層２上に、ＣＶＤによりＳｉＯ
₂膜１１を成長する。フォトリソグラフィー法とＣＦ₄を
用いたドライエッチング法により、オーミック電極形成
部分のＳｉＯ₂膜１１に開口部分を形成する。First, as shown in FIG. 4A, an N-type GaAs layer 2 grown on a semi-insulating GaAs substrate 1 by an MBE method, a MOVPE method, or the like is coated with SiO by CVD.
_{2 A} film 11 is grown. By photolithography and dry etching using CF ₄ , an opening is formed in the SiO ₂ film 11 where the ohmic electrode is to be formed.

【００６０】次に図４（ｂ）に示すように、有機金属分
子線エピタキシー（ＭＯＭＢＥ）法により、ＳｉＯ₂膜
開口部分のＮ型ＧａＡｓ層２上のみにＮ型ＩｎＧａＡｓ
選択成長層１４を形成する。ＭＯＭＢＥ法においては、
Ｇａ原料としてトリエチルガリウム、Ｉｎ原料としてト
リメチルインジウム、Ａｓ原料として金属砒素、Ｎ型ド
ーパントとしてジシランを用いることにより、例えば基
板温度５００℃において、容易にＮ型ＩｎＧａＡｓ選択
成長層１４を形成することができる。Ｎ型ＩｎＧａＡｓ
選択成長層１４の厚さは１０ｎｍとし、ＧａＡｓ基板側
から表面側へＩｎＡｓ混晶比を０から０．３に増加させ
た傾斜組成層とする。Ｓｉのドーピング濃度は、３×１
０¹⁸ｃｍ^-3とする。Next, as shown in FIG. 4B, N-type InGaAs is formed only on the N-type GaAs layer 2 at the opening of the SiO ₂ film by the metal organic molecular beam epitaxy (MOMBE) method.
The selective growth layer 14 is formed. In the MOMBE method,
By using triethylgallium as the Ga source, trimethylindium as the In source, metal arsenic as the As source, and disilane as the N-type dopant, the N-type InGaAs selective growth layer 14 can be easily formed at a substrate temperature of 500 ° C., for example. . N-type InGaAs
The thickness of the selective growth layer 14 is set to 10 nm, and a graded composition layer in which the InAs mixed crystal ratio is increased from 0 to 0.3 from the GaAs substrate side to the surface side. The doping concentration of Si is 3 × 1
0 ¹⁸ cm ^-3 .

【００６１】次に図４（ｃ）に示すように、フォトリソ
グラフィー法により、オーミック電極形成部分のフォト
レジストパタン３を形成する。Next, as shown in FIG. 4C, a photoresist pattern 3 is formed on the ohmic electrode forming portion by photolithography.

【００６２】次に、半絶縁性ＧａＡｓ基板１を多硫化ア
ンモニウム溶液に浸すことにより、Ｎ型ＩｎＧａＡｓ選
択成長層１４上に硫黄層４を形成する。室温で約６０分
間半絶縁性ＧａＡｓ基板１を浸すことにより、Ｎ型Ｉｎ
ＧａＡｓ選択成長層１４表面の自然酸化膜が除去され、
その上に硫黄層４が形成される。その後水洗して窒素で
ブローし乾燥させる。この基板を真空装置中に入れるこ
とにより過剰に堆積した硫黄が除去され、図４（ｄ）に
示すように１〜数原子層程度の硫黄が表面を覆う硫黄層
４が形成される。Next, the sulfur layer 4 is formed on the N-type InGaAs selective growth layer 14 by immersing the semi-insulating GaAs substrate 1 in an ammonium polysulfide solution. By immersing the semi-insulating GaAs substrate 1 at room temperature for about 60 minutes, N-type In
The natural oxide film on the surface of the GaAs selective growth layer 14 is removed,
A sulfur layer 4 is formed thereon. Thereafter, it is washed with water, blown with nitrogen and dried. By placing this substrate in a vacuum apparatus, excessively deposited sulfur is removed, and as shown in FIG. 4 (d), a sulfur layer 4 covering the surface with about one to several atomic layers of sulfur is formed.

【００６３】次に図４（ｅ）に示すように、硫黄層４上
に真空蒸着法やスパッタ法などによりＮｉ薄膜５、Ｉｎ
薄膜６、Ｇｅ薄膜７の順に堆積する。各薄膜の厚さはそ
れぞれ７５ｎｍ、６ｎｍ、１００ｎｍとする。Next, as shown in FIG. 4E, a Ni thin film 5 and an In thin film 5 are formed on the sulfur layer 4 by vacuum evaporation or sputtering.
A thin film 6 and a Ge thin film 7 are deposited in this order. The thickness of each thin film is 75 nm, 6 nm, and 100 nm, respectively.

【００６４】次に図４（ｆ）に示すように、有機溶剤で
フォトレジスト３を除去することにより不要な金属膜を
リフトオフし、オーミック電極パタンを形成する。Next, as shown in FIG. 4F, the unnecessary metal film is lifted off by removing the photoresist 3 with an organic solvent to form an ohmic electrode pattern.

【００６５】次に図４（ｇ）に示すように、雰囲気ガス
として窒素ガスを用いたＲＴＡ法により、６００℃で５
秒間熱処理を行う。この熱処理は電気炉によって行って
もよい。熱処理により、Ｎ型ＧａＡｓ層２およびＮ型Ｉ
ｎＧａＡｓ選択成長層１４内にＧｅおよびＳが拡散して
Ｎ⁺型ＧａＡｓ再成長層８およびＮ⁺型ＩｎＧａＡｓ再成
長層９が形成される。その上にＮｉＧｅ合金層１０が形
成される。このようにしてオーミック電極が形成され
る。ＳｉＯ₂膜１１は不要ならば弗酸などにより除去す
る。Next, as shown in FIG. 4 (g), the RTA method using nitrogen gas
Heat treatment is performed for seconds. This heat treatment may be performed in an electric furnace. By heat treatment, N-type GaAs layer 2 and N-type I
Ge and S diffuse in the nGaAs selective growth layer 14 to form the N ⁺ -type GaAs regrowth layer 8 and the N ⁺ -type InGaAs regrowth layer 9. A NiGe alloy layer 10 is formed thereon. Thus, an ohmic electrode is formed. If unnecessary, the SiO ₂ film 11 is removed by hydrofluoric acid or the like.

【００６６】このオーミック電極において形成されたＮ
⁺型ＩｎＧａＡｓ再成長層９は、傾斜組成構造となるた
め、Ｎ⁺型ＩｎＧａＡｓ再成長層９とＮ⁺型ＧａＡｓ再成
長層８あるいはＮｉＧｅ合金層１０との間のエネルギー
障壁が小さくなる。したがって、第１の実施例よりも低
い接触抵抗が得られ、かつ耐熱性が低下することはな
い。また、ゲート電極形成部分などの不要なＩｎＧａＡ
ｓ層を除去する工程が不要になるため、Ｎ型ＩｎＧａＡ
ｓ選択成長層１４のＩｎＡｓ混晶比をさらに大きくする
ことが可能であり、さらに接触抵抗を下げることが可能
である。この場合、ＧａＡｓ基板との格子定数差が大き
いためにＮ型ＩｎＧａＡｓ選択成長層に表面荒れが生じ
るが、このＩｎＧａＡｓ層がＮｉおよびＧｅと合金化
し、表面がＮｉＧｅ合金で覆われて平坦になるため問題
とはならない。The N formed in the ohmic electrode
^{Since the +} type InGaAs regrowth layer 9 has a gradient composition structure, the energy barrier between the N ⁺ type InGaAs regrowth layer 9 and the N ⁺ type GaAs regrowth layer 8 or the NiGe alloy layer 10 becomes small. Therefore, a lower contact resistance than that of the first embodiment can be obtained, and the heat resistance does not decrease. Unnecessary InGaAs such as a gate electrode forming part is unnecessary.
Since the step of removing the s layer becomes unnecessary, N-type InGaAs
The InAs mixed crystal ratio of the s selective growth layer 14 can be further increased, and the contact resistance can be further reduced. In this case, the surface roughness occurs in the N-type InGaAs selective growth layer due to a large lattice constant difference from the GaAs substrate. However, the InGaAs layer is alloyed with Ni and Ge, and the surface is covered with the NiGe alloy and becomes flat. It doesn't matter.

【００６７】本実施例においては、Ｎ型ＩｎＧａＡｓ選
択成長層１４をＭＯＭＢＥ法により形成したが、ＭＯＶ
ＰＥ法においても容易に形成できる。また、Ｎ型ＩｎＧ
ａＡｓ選択成長層１４として、傾斜組成層を用いたが、
ＩｎＡｓ混晶比は一定でもよい。また、Ｉｎ_0.1Ｇａ_0.9
Ａｓ／Ｉｎ_0.2Ｇａ_0.8Ａｓ／Ｉｎ_0.3Ｇａ_0.7Ａｓのよう
な多層構造でもよい。また金属膜としてＮｉ薄膜とＩｎ
薄膜とＧｅ薄膜を用いたが、Ｎｉ薄膜とＧｅ薄膜のみで
もよい。In this embodiment, the N-type InGaAs selective growth layer 14 is formed by the MOMBE method.
It can be easily formed by the PE method. Also, N-type InG
Although a graded composition layer was used as the aAs selective growth layer 14,
The InAs mixed crystal ratio may be constant. In addition, In _0.1 Ga _0.9
A multilayer structure such as As / In _0.2 Ga _0.8 As / In _0.3 Ga _0.7 As may be used. In addition, a Ni thin film and In
Although the thin film and the Ge thin film are used, only the Ni thin film and the Ge thin film may be used.

【００６８】［実施例５］次に本発明の第５の実施例に
ついて、図を参照して説明する。図５は、本発明の製造
方法で作成したオーミック電極を有する金属・半導体電
界効果トランジスタ（ＭＥＳＦＥＴ）を示す断面図であ
る。半絶縁性ＧａＡｓ基板１上にＮ型ＧａＡｓチャネル
層１５が形成され、その上にソース・ドレイン電極１６
およびゲート電極１７が形成されている。Embodiment 5 Next, a fifth embodiment of the present invention will be described with reference to the drawings. FIG. 5 is a cross-sectional view showing a metal / semiconductor field effect transistor (MESFET) having an ohmic electrode formed by the manufacturing method of the present invention. An N-type GaAs channel layer 15 is formed on a semi-insulating GaAs substrate 1 and a source / drain electrode 16 is formed thereon.
And a gate electrode 17 are formed.

【００６９】Ｎ型ＧａＡｓチャネル層１５は、Ｓｉのイ
オン注入法、ＭＢＥ法、ＭＯＶＰＥ法などにより形成さ
れる。ソース・ドレイン電極１６の形成には、第１、第
２、第３あるいは第４の実施例に示したオーミック電極
の製造方法のどの方法を用いてもよい。ゲート電極１７
はＴｉ／Ｐｔ／Ａｕ多層膜やＷＳｉ膜などを用い、リソ
グラフィー法、蒸着法あるいはスパッタ法、リフトオフ
法あるいはドライエッチング法などを組み合わせること
により形成できる。本実施例において、低接触抵抗かつ
高耐熱性オーミック電極が歩留まり良く製造できるの
で、ＭＥＳＦＥＴの高性能化や高信頼化や歩留まりの向
上が可能になる。The N-type GaAs channel layer 15 is formed by the Si ion implantation method, the MBE method, the MOVPE method, or the like. The source / drain electrodes 16 may be formed by any of the ohmic electrode manufacturing methods shown in the first, second, third and fourth embodiments. Gate electrode 17
Can be formed by using a Ti / Pt / Au multilayer film, a WSi film, or the like, and combining lithography, vapor deposition or sputtering, lift-off, or dry etching. In this embodiment, ohmic electrodes having low contact resistance and high heat resistance can be manufactured with a high yield, so that the performance and reliability of the MESFET and the yield can be improved.

【００７０】［実施例６］次に本発明の第６の実施例に
ついて、図を参照して説明する。図６は、本発明の製造
方法で作成したオーミック電極を有するヘテロ接合電界
効果トランジスタ（ＨＪＦＥＴ）を示す断面図である。
半絶縁性ＧａＡｓ基板１上にノンドープＩｎＧａＡｓチ
ャネル層１８およびＮ型ＡｌＧａＡｓ電子供給層１９が
形成され、その上にゲート電極１７が形成されている。
また、ソース・ドレイン電極領域においては、ソース抵
抗低減のためＮ型ＡｌＧａＡｓ電子供給層１９上にＮ⁺
型ＧａＡｓキャップ層２０が形成され、その上にソース
・ドレイン電極１６が形成されている。[Embodiment 6] Next, a sixth embodiment of the present invention will be described with reference to the drawings. FIG. 6 is a cross-sectional view showing a heterojunction field effect transistor (HJFET) having an ohmic electrode formed by the manufacturing method of the present invention.
A non-doped InGaAs channel layer 18 and an N-type AlGaAs electron supply layer 19 are formed on a semi-insulating GaAs substrate 1, and a gate electrode 17 is formed thereon.
In the source / drain electrode region, N ^{+ is formed} on the N-type AlGaAs electron supply layer 19 to reduce source resistance.
A type GaAs cap layer 20 is formed, and a source / drain electrode 16 is formed thereon.

【００７１】ノンドープＩｎＧａＡｓチャネル層１８お
よびＮ型ＡｌＧａＡｓ電子供給層１９はＭＢＥ法やＭＯ
ＶＰＥ法などにより形成できる。Ｎ⁺型ＧａＡｓキャッ
プ層２０は、ＭＢＥ法やＭＯＶＰＥ法で成長後にゲート
電極形成部分をエッチングする方法や、ＭＯＭＢＥ法や
ＭＯＶＰＥ法によりソース・ドレイン領域のみに選択成
長する方法により形成できる。ソース・ドレイン電極１
６の形成には、第１、第２、第３あるいは第４の実施例
に示したオーミック電極の製造方法のどの方法を用いて
もよい。ゲート電極１７はＴｉ／Ｐｔ／Ａｕ多層膜やＷ
Ｓｉ膜などを用い、リソグラフィー法、蒸着法あるいは
スパッタ法、リフトオフ法あるいはドライエッチング法
などを組み合わせることにより形成できる。本実施例に
おいて、低接触抵抗かつ高耐熱性オーミック電極が歩留
まり良く製造でき、ＨＪＦＥＴの高性能化や高信頼化や
歩留まりの向上が可能になる。The non-doped InGaAs channel layer 18 and the N-type AlGaAs electron supply layer 19 are formed by MBE or MO.
It can be formed by a VPE method or the like. The N ⁺ -type GaAs cap layer 20 can be formed by a method of etching the gate electrode formation portion after growth by the MBE method or the MOVPE method, or a method of selectively growing only the source / drain region by the MOMBE method or the MOVPE method. Source / drain electrode 1
For the formation of 6, any of the ohmic electrode manufacturing methods shown in the first, second, third or fourth embodiment may be used. The gate electrode 17 is made of a Ti / Pt / Au multilayer film or W
It can be formed by using a Si film or the like and combining lithography, vapor deposition or sputtering, lift-off or dry etching. In the present embodiment, ohmic electrodes having low contact resistance and high heat resistance can be manufactured with good yield, and high performance, high reliability and high yield of HJFET can be achieved.

【００７２】［実施例７］次に本発明の第７の実施例に
ついて、図を参照して説明する。図７は、本発明の製造
方法で作成したオーミック電極を有するヘテロ接合バイ
ポーラトランジスタ（ＨＢＴ）を示す断面図である。半
絶縁性ＧａＡｓ基板１上にＮ⁺型ＧａＡｓサブコレクタ
層２１、Ｎ^-型ＧａＡｓコレクタ層２２、Ｐ⁺型ＧａＡｓ
ベース層２３、Ｎ型ＡｌＧａＡｓエミッタ層２４、Ｎ⁺
型ＧａＡｓエミッタキャップ層２５が、ＭＢＥ法やＭＯ
ＶＰＥ法などにより形成されている。コレクタ電極２
６、ベース電極２７、エミッタ電極２８は、それぞれ、
Ｎ⁺型ＧａＡｓサブコレクタ層２１、Ｐ⁺型ＧａＡｓベー
ス層２３、Ｎ⁺型ＧａＡｓエミッタキャップ層２５上に
形成されている。Embodiment 7 Next, a seventh embodiment of the present invention will be described with reference to the drawings. FIG. 7 is a sectional view showing a heterojunction bipolar transistor (HBT) having an ohmic electrode formed by the manufacturing method of the present invention. On a semi-insulating GaAs substrate 1, an N ⁺ -type GaAs sub-collector layer 21, an N ^-- type GaAs collector layer 22, and a P ⁺ -type GaAs
Base layer 23, N-type AlGaAs emitter layer 24, N ⁺
Type GaAs emitter cap layer 25 is formed by MBE or MO
It is formed by a VPE method or the like. Collector electrode 2
6, the base electrode 27 and the emitter electrode 28 are respectively
The N ⁺ -type GaAs sub-collector layer 21, the P ⁺ -type GaAs base layer 23, and the N ⁺ -type GaAs emitter cap layer 25 are formed.

【００７３】コレクタ電極２６、エミッタ電極２８の形
成には、第１、第２、第３あるいは第４の実施例に示し
たオーミック電極の製造方法のどの方法を用いてもよ
い。ベース電極２７は、ＡｕＭｎやＰｔ／Ｔｉ／Ｐｔ／
Ａｕ多層膜などをリソグラフィー法、蒸着法、リフトオ
フ法などの組み合わせにより堆積し、熱処理により合金
化して形成できる。本実施例において、低接触抵抗かつ
高耐熱性オーミック電極が歩留まり良く製造でき、ＨＢ
Ｔの高性能化や高信頼化や歩留まりの向上が可能にな
る。The collector electrode 26 and the emitter electrode 28 may be formed by any of the methods for manufacturing an ohmic electrode shown in the first, second, third or fourth embodiment. The base electrode 27 is made of AuMn or Pt / Ti / Pt /
It can be formed by depositing an Au multilayer film or the like by a combination of a lithography method, an evaporation method, a lift-off method, and the like, and alloying by heat treatment. In this embodiment, an ohmic electrode having a low contact resistance and a high heat resistance can be manufactured with a high yield.
It is possible to improve the performance and reliability of T and improve the yield.

【００７４】[0074]

【発明の効果】本発明によれば、低接触抵抗かつ高耐熱
性を有するオーミック電極を、基板面内の均一性および
ロット間の均一性良く製造できる。According to the present invention, an ohmic electrode having low contact resistance and high heat resistance can be manufactured with good uniformity on the substrate surface and uniformity between lots.

【００７５】また、本発明によれば、従来ＩｎＡｓ混晶
比の高いＩｎＧａＡｓ層を用いたときの問題点を解決
し、表面荒れの問題を生ずることなく低接触抵抗かつ高
耐熱性であるオーミック電極を製造することができる。Further, according to the present invention, it is possible to solve the problem of using the conventional InGaAs layer having a high InAs mixed crystal ratio, and to realize an ohmic electrode having low contact resistance and high heat resistance without causing the problem of surface roughness. Can be manufactured.

【００７６】さらに、本発明のオーミック電極の製造方
法を用いることにより、ＭＥＳＦＥＴ、ＨＪＦＥＴ、Ｈ
ＢＴなどのデバイスの高性能化、高信頼化および歩留ま
りの向上が可能である。Further, by using the method of manufacturing an ohmic electrode of the present invention, MESFET, HJFET, H
It is possible to improve the performance, reliability and yield of devices such as BT.

【図面の簡単な説明】[Brief description of the drawings]

【図１】本発明の第１の実施例によるオーミック電極の
製造方法の工程図である。FIG. 1 is a process diagram of a method for manufacturing an ohmic electrode according to a first embodiment of the present invention.

【図２】本発明の第２の実施例によるオーミック電極の
製造方法の工程図である。FIG. 2 is a process diagram of a method of manufacturing an ohmic electrode according to a second embodiment of the present invention.

【図３】本発明の第３の実施例によるオーミック電極の
製造方法の工程図である。FIG. 3 is a process diagram of a method of manufacturing an ohmic electrode according to a third embodiment of the present invention.

【図４】本発明の第４の実施例によるオーミック電極の
製造方法の工程図である。FIG. 4 is a process chart of a method of manufacturing an ohmic electrode according to a fourth embodiment of the present invention.

【図５】本発明の第５の実施例によるＭＥＳＦＥＴの構
造を説明するための断面図である。FIG. 5 is a cross-sectional view for explaining a structure of a MESFET according to a fifth embodiment of the present invention.

【図６】本発明の第６の実施例によるＨＪＦＥＴの構造
を説明するための断面図である。FIG. 6 is a cross-sectional view for explaining a structure of an HJFET according to a sixth embodiment of the present invention.

【図７】本発明の第７の実施例によるＨＢＴの構造を説
明するための断面図である。FIG. 7 is a sectional view illustrating a structure of an HBT according to a seventh embodiment of the present invention.

【図８】従来のオーミック電極の製造方法の工程図であ
る。FIG. 8 is a process chart of a conventional method for manufacturing an ohmic electrode.

【図９】従来のオーミック電極の構造を説明するための
断面図である。FIG. 9 is a cross-sectional view illustrating a structure of a conventional ohmic electrode.

【符号の説明】[Explanation of symbols]

１ 半絶縁性ＧａＡｓ基板 ２ Ｎ型ＧａＡｓ層 ３、３ｂ フォトレジスト ４ 硫黄層 ５ Ｎｉ薄膜 ６ Ｉｎ薄膜 ７ Ｇｅ薄膜 ８ Ｎ⁺型ＧａＡｓ再成長層 ９ Ｎ⁺型ＩｎＧａＡｓ再成長層 １０ ＮｉＧｅ合金層 １１ ＳｉＯ₂膜 １２ セレン層 １３ Ｎ型ＩｎＧａＡｓ層 １４ Ｎ型ＩｎＧａＡｓ選択成長層 １５ Ｎ型ＧａＡｓチャネル層 １６ ソース・ドレイン電極 １７ ゲート電極 １８ ノンドープＩｎＧａＡｓチャネル層 １９ Ｎ型ＡｌＧａＡｓ電子供給層 ２０ Ｎ⁺型ＧａＡｓキャップ層 ２１ Ｎ⁺型ＧａＡｓサブコレクタ層 ２２ Ｎ^-型ＧａＡｓコレクタ層 ２３ Ｐ⁺型ＧａＡｓベース層 ２４ Ｎ型ＡｌＧａＡｓエミッタ層 ２５ Ｎ⁺型ＧａＡｓエミッタキャップ層 ２６ コレクタ電極 ２７ ベース電極 ２８ エミッタ電極 ２９ Ｎ型ＩｎＧａＡｓ傾斜組成層 ３０ Ｎ型ＩｎＡｓ層 ３１ 電極金属Reference Signs List 1 semi-insulating GaAs substrate 2 N-type GaAs layer 3, 3b photoresist 4 sulfur layer 5 Ni thin film 6 In thin film 7 Ge thin film 8 N ⁺ type GaAs regrowth layer 9 N ⁺ type InGaAs regrowth layer 10 NiGe alloy layer 11 SiO ₂ film 12 selenium layer 13 N-type InGaAs layer 14 N-type InGaAs selective growth layer 15 N-type GaAs channel layer 16 source / drain electrode 17 gate electrode 18 undoped InGaAs channel layer 19 N-type AlGaAs electron supply layer 20 N ⁺ type GaAs cap layer 21 N ⁺ -type GaAs subcollector layer 22 N ⁻ -type GaAs collector layer 23 P ⁺ -type GaAs base layer 24 N-type AlGaAs emitter layer 25 N ⁺ -type GaAs emitter cap layer 26 collector electrode 27 base electrode 28 emitter electrode 29 N-type InGaAs tilt Composition layer 0 N-type InAs layer 31 electrode metal

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁷ 識別記号 ＦＩ Ｈ０１Ｌ 29/812 (58)調査した分野(Int.Cl.⁷，ＤＢ名) H01L 21/28 - 21/288 H01L 21/44 - 21/445 H01L 29/40 - 29/43 H01L 29/47 H01L 29/872 H01L 21/337 H01L 21/338 H01L 27/095 H01L 29/778 H01L 29/80 - 29/812 H01L 29/73 ──────────────────────────────────────────────────続 き Continued on the front page (51) Int.Cl. ⁷ identification code FI H01L 29/812 (58) Investigated field (Int.Cl. ⁷ , DB name) H01L 21/28-21/288 H01L 21/44 -21/445 H01L 29/40-29/43 H01L 29/47 H01L 29/872 H01L 21/337 H01L 21/338 H01L 27/095 H01L 29/778 H01L 29/80-29/812 H01L 29/73

Claims (9)

(57)【特許請求の範囲】(57) [Claims] 【請求項１】 ＩＩＩ―Ｖ族化合物半導体基板を構成す
る原子と結合しかつ酸素原子と結合しない第１の元素か
らなる薄膜、前記ＩＩＩ−Ｖ族化合物半導体基板に対し
てＮ型不純物となる第２の元素からなる薄膜、前記ＩＩ
Ｉ−Ｖ族化合物半導体と金属との間のエネルギー障壁の
高さを低下させる第３の元素と前記第２の元素との反応
により高融点合金を形成する第４の元素からなる薄膜
を、前記ＩＩＩ―Ｖ族化合物半導体基板上に、前記第１
の元素からなる薄膜、前記第３の元素と前記第４の元素
からなる薄膜、前記第２の元素からなる薄膜の順に積層
する工程と、 これらの薄膜が形成されたＩＩＩ−Ｖ族化合物半導体基
板を熱処理する工程とを有することを特徴とするオーミ
ック電極の製造方法。1. A thin film comprising a first element which is bonded to an atom constituting a group III-V compound semiconductor substrate but is not bonded to an oxygen atom, and a thin film which becomes an N-type impurity with respect to the group III-V compound semiconductor substrate. A thin film comprising the two elements, II
Forming a thin film made of a fourth element that forms a high melting point alloy by a reaction between the third element that lowers the height of the energy barrier between the IV compound semiconductor and the metal and the second element; On the III-V compound semiconductor substrate, the first
Laminating a thin film made of the third element, a thin film made of the third element and the fourth element, and a thin film made of the second element in this order; and a III-V compound semiconductor substrate on which these thin films are formed. And a step of heat-treating the ohmic electrode. 【請求項２】 ＩＩＩ−Ｖ族化合物半導体基板上に、前
記ＩＩＩ−Ｖ族化合物半導体と金属との間のエネルギー
障壁の高さを低下させる第３の元素を含む半導体層を形
成する工程と、 この半導体層上に、ＩＩＩ―Ｖ族化合物半導体基板を構
成する原子と結合しかつ酸素原子と結合しない第１の元
素からなる薄膜、前記ＩＩＩ−Ｖ族化合物半導体基板に
対してＮ型不純物となる第２の元素からなる薄膜、前記
第２の元素との反応により高融点合金を形成する第４の
元素からなる薄膜を、前記第１の元素からなる薄膜、前
記第４の元素からなる薄膜、前記第２の元素からなる薄
膜の順に積層する工程と、 この半導体層および薄膜が形成されたＩＩＩ−Ｖ族化合
物半導体基板を熱処理する工程とを有することを特徴と
するオーミック電極の製造方法。Forming a semiconductor layer on a III-V compound semiconductor substrate, the semiconductor layer containing a third element that reduces the height of an energy barrier between the III-V compound semiconductor and a metal; On this semiconductor layer, a thin film made of a first element which is bonded to an atom constituting the group III-V compound semiconductor substrate and not bonded to an oxygen atom, becomes an N-type impurity with respect to the group III-V compound semiconductor substrate. A thin film made of a second element, a thin film made of a fourth element that forms a high melting point alloy by reacting with the second element, a thin film made of the first element, a thin film made of the fourth element, A method of manufacturing an ohmic electrode, comprising: stacking a thin film made of the second element in this order; and heat-treating the III-V compound semiconductor substrate on which the semiconductor layer and the thin film are formed. 【請求項３】 前記第３の元素を含む半導体層を、オー
ミック電極形成領域に選択的に形成することを特徴とす
る請求項２記載のオーミック電極の製造方法。3. The method according to claim 2, wherein the semiconductor layer containing the third element is selectively formed in an ohmic electrode formation region. 【請求項４】 前記第１の元素がＳあるいはＳｅであ
り、かつ前記第２の元素がＧｅあるいはＳｉであり、か
つ前記第３の元素がＩｎであり、かつ前記第４の元素が
ＮｉあるいはＰｄであることを特徴とする請求項１〜３
のいずれかに記載のオーミック電極の製造方法。4. The first element is S or Se, the second element is Ge or Si, the third element is In, and the fourth element is Ni or 4. Pd.
The method for producing an ohmic electrode according to any one of the above. 【請求項５】 前記熱処理の工程を還元性ガス雰囲気中
で行うことを特徴とする請求項１〜４のいずれかに記載
のオーミック電極の製造方法。5. The method for manufacturing an ohmic electrode according to claim 1, wherein the heat treatment is performed in a reducing gas atmosphere. 【請求項６】 前記還元性ガスが水素であることを特徴
とする請求項５記載のオーミック電極の製造方法。6. The method for manufacturing an ohmic electrode according to claim 5, wherein said reducing gas is hydrogen. 【請求項７】 請求項１〜６のいずれかに記載のオーミ
ック電極の製造方法を１工程として含む金属・半導体電
界効果トランジスタの製造方法。7. A method for manufacturing a metal / semiconductor field effect transistor, comprising the method for manufacturing an ohmic electrode according to claim 1 as one step. 【請求項８】 請求項１〜６のいずれかに記載のオーミ
ック電極の製造方法を１工程として含むヘテロ接合電界
効果トランジスタの製造方法。8. A method for manufacturing a heterojunction field effect transistor, comprising the method for manufacturing an ohmic electrode according to claim 1 as one step. 【請求項９】 請求項１〜６のいずれかに記載のオーミ
ック電極の製造方法を１工程として含むヘテロ接合バイ
ポーラトランジスタの製造方法。9. A method for manufacturing a heterojunction bipolar transistor, comprising the method for manufacturing an ohmic electrode according to claim 1 as one step.