JP4047794B2 - Cmp補助のリフトオフ微細パターニング - Google Patents
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Description
必要となる。
除去の工程(620)において、ステンシル40とステンシル40の上に位置する第2の膜55が熱的および化学的剥離プロセスを実施することによって除去される。代わって、除去の工程(620)において、ステンシル40とステンシル40の上に位置する第2の膜55が研磨工程(625)の間に除去される。
3 薄い絶縁層(アルミナ絶縁層)
4 エッチングされた領域
5 磁気シールド
10 (下部)磁気シールド
11 空気ベアリング表面(ウエハ)
13 絶縁層
15 第2の絶縁層
30 研磨耐性層(DLC膜)
31 第2の研磨耐性層(膜)
32 開口領域(キャビテイー)
40 フォトレジスト、ステンシル
41 レジスト・パターン
55 導電リード、第2の膜
56 センサ・エッジ
65 磁気記録ヘッド(読取センサ、GMRセンサ)、第1の膜
95 エッジ
99 フェンス(エッジ)
100、101 センサ・デバイス
105 磁気シールド
110 磁性体層
115 上部絶縁層
130 研磨耐性層(DLC膜)
131 第2の研磨耐性層
132 開口領域
140 フォトレジスト膜
141 レジスト・パターン
155 導電リード
165 (読取)センサ膜(GMR膜)
175 バイアス・マグネット
195 エッジ
199 フェンス
Claims (3)
- マイクロ電子デバイスをパターニングによって製造する方法であって、
(a)磁気シールドを覆う絶縁層にパターン化されてはめ込まれたGMRセンサ膜を備える基板を用意する工程と、
(b)前記基板に第1の研磨耐性層を堆積する工程と、
(c)前記第1の研磨耐性層にフォトレジスト層を堆積し、該フォトレジスト層をパターン化してGMRセンサが2つの導電リードの間に画定するように該2つの導電リードが配置される2つのリード・キャビティを形成する工程と、
(d)前記2つのリード・キャビティの内部をエッチングして前記第1の研磨耐性層をパターン化し前記GMRセンサ膜を露出させる工程と、
(e)露出した前記GMRセンサ膜をエッチングし、前記2つのリード・キャビティ間にGMRセンサを画定する工程と、
(f)前記フォトレジスト層を覆うように、導電層を有する磁気バイアス層を含む導電リード層を堆積して前記2つのリード・キャビティを充填する工程と、
(g)前記導電リード層を覆うように、第2の研磨耐性層を堆積する工程と、
(h)前記フォトレジスト層、ならびに該フォトレジスト層上に位置する前記導電リード層および前記第2の研磨耐性層を除去する工程と、
(i)前記基板の表面をCMPプロセスを用いて研磨する工程と、
(j)前記第1および第2の研磨耐性層を除去する工程と、
(k)前記基板の表面に第2の絶縁層を堆積したのち第2の磁気シールドを堆積する工程と、
を含む方法。 - マイクロ電子デバイスをパターニングによって製造する方法であって、
(a)磁気シールドを覆う絶縁層にパターン化されてはめ込まれた、バイアス層が配置されたGMRセンサ膜を備える基板を用意する工程と、
(b)前記基板に第1の研磨耐性層を堆積する工程と、
(c)前記第1の研磨耐性層にフォトレジスト層を堆積し、該フォトレジスト層をパターン化してGMRセンサが2つの導電リードの間に画定するように該2つの導電リードが配置される2つのリード・キャビティを形成する工程と、
(d)前記2つのリード・キャビティの内部をエッチングして前記第1の研磨耐性層をパターン化し前記バイアス層が配置されたGMRセンサ膜を露出させる工程と、
(e)前記フォトレジスト層を覆うように、導電層を有する磁気バイアス層を含む導電リード層を堆積して前記2つのリード・キャビティを充填する工程と、
(f)前記導電リード層を覆うように、第2の研磨耐性層を堆積する工程と、
(g)前記フォトレジスト層、ならびに該フォトレジスト層上に位置する前記導電リード層および前記第2の研磨耐性層を除去する工程と、
(h)前記基板の表面をCMPプロセスを用いて研磨する工程と、
(i)前記第1および第2の研磨耐性層を除去する工程と、
(j)前記基板の表面に第2の絶縁層を堆積したのち第2の磁気シールドを堆積する工程と、
を含む方法。 - 前記研磨耐性層はダイヤモンド・ライク・カーボンを含む、請求項1または2に記載の方法。
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