JP4047500B2 - 半導体装置及びその製造方法 - Google Patents
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Description
【発明の属する技術分野】
本発明は、半導体基板上に形成されたデバイスに関し、低電圧系と高電圧系の両方の周辺回路を有する半導体装置に関する。低電圧系と高電圧系の両方の周辺回路を有する半導体装置には、例えば電気的書き替え可能な不揮発性半導体記憶装置(EEPROM)や、EEPROMと他メモリやロジックLSIとの混載LSIがある。さらに、本発明は、例えばこのようなEEPROMにおいて、セルゲートコンタクトと周辺ゲートコンタクトを有し、これらを同時に形成するようにしたものにおいて、周辺ゲートコンタクトの面積の縮小に着目した半導体装置に関する。さらに、本発明は、上記EEPROMにおけるセレクトゲート電極におけるコンタクトの面積の縮小に着目した半導体装置に関する。さらに、これらの半導体装置の製造方法に関する。
【0002】
【従来の技術】
半導体装置のうち、例えば電気的書き替え可能な不揮発性半導体記憶装置(EEPROM)は、書き込みや消去のために10〜20V程度の電圧が必要である。またインターフェースやロジック部は、例えば2〜3Vで駆動される。このような装置では10〜20Vの高電圧を扱う回路と、2〜3Vの低電圧を扱う回路とが同一チップ上に混在する。これは、高電圧系用トランジスタと低電圧系トランジスタとでは、一般に耐圧や駆動能力を両立させることができないためである。また、EEPROMと、DRAMあるいはロジックLSIを混載したチップでもこれは同様である。
【0003】
EEPROMのメモリセルは、基板表面の絶縁膜を介して形成されている電荷蓄積層と、さらに絶縁膜を介して形成された制御ゲートとを有する。EEPROMのメモリセル構造の一例を図34に示す。図34のメモリセルは、基板SSの表面に形成された絶縁膜IFを介して、電荷蓄積層として浮遊ゲート電極FGEが設けられている。さらに浮遊ゲート電極FGEの表面に形成された絶縁膜IFを介して、制御ゲート電極CGFが設けられている。
【0004】
データの書き込み・消去は、浮遊ゲート電極FGEへの電子の出し入れにより行われ、トランジスタのしきい値電圧が変動する。
【0005】
選択されたメモリセルのp型ウェルおよびソース・ドレインに0Vを印可し、制御ゲートCGに書き込み電圧Vpp(=20V程度)を印可すると、浮遊ゲート電極FGEと基板SSとの間に高い電圧がかかる。するとトンネル電流によりp型ウェルから浮遊ゲートFGへFNトルンネルにより電子が注入され、しきい値電圧が正の方向に移動する。
【0006】
これに対し、p型ウェルおよびソース・ドレインにVppe (=20V程度)を印可し、制御ゲートを0Vとすると、浮遊ゲートFG中の電子がp型ウェルへ放出され、しきい値電圧が負の方向に移動する。
【0007】
上記では浮遊ゲートFGへの電子の出し入れのためにチャネル全面を使ったFNトンネル電流を利用する方法を説明したが、他にもトランジスタの拡散層とゲートの間のFNトンネル電流を利用する方法や、ホットエレクトロン注入を利用する方法などが知られている。いずれの場合でも、書き込みや消去のために比較的高い電圧(10〜20V程度)が必要となる。
【0008】
このようなEEPROMを動作させる周辺回路は一般にMOS型トランジスタにより構成される。EEPROMの周辺回路は、さらに大きく分けて次の高電圧系トランジスタと、低電圧系トランジスタの2種類のトランジスタにより構成されている。
【0009】
高電圧系トランジスタは、書き込みや消去のために必要な比較的高い電圧(10〜20V程度)の電圧の発生や、それをメモリセルへ印加するための回路に用いられる。ゲート酸化膜は高電圧により破壊されないように例えば40nm程度の膜厚を持つ。またpn接合におけるブレークダウン電圧等の耐圧を高くするため、ソース・ドレインコンタクトから素子分離領域までの距離や、上記コンタクトからゲート電極までの距離は長く、またソース・ドレイン拡散層の不純物濃度は低くなるように設計されている。
【0010】
いっぽう低電圧系トランジスタは、高電圧が印可されない回路に用いられる。低電圧系トランジスタのゲート酸化膜厚は、駆動力を大きくするために高電圧系トランジスタのものよりも薄く設計される。またソース・ドレインコンタクトから素子分離領域までの距離、上記コンタクトからゲート電極までの距離などは、高電圧系トランジスタのそれよりも小さく、ソース・ドレイン拡散層の不純物濃度は高くなるように設計されている。
【0011】
上記のようにメモリセルアレイ、高電圧系トランジスタ、低電圧系トランジスタにより構成される従来のEEPROMの平面図を図37に示す。また図38および図39は、それぞれ図37のA−A’断面、B−B’断面を示す図である。このEEPROMの周辺回路は低電圧系のNMOS、PMOS、および高電圧系のNMOSによって構成されている。
【0012】
次に図37の半導体装置の従来の製造方法を説明する。
【0013】
図40〜図46は製造方法を示す平面図である。また図47〜図53および図54〜図60は、それぞれA−A’線断面およびB−B’線断面における製造方法を示す図である。
【0014】
まず、特に図47からわかるように、シリコン基板(半導体基板)SS上に素子分離領域AIAにより区切られた素子領域EAを形成する。さらに素子領域EA上に、ゲート絶縁膜GIFを介してゲート電極GEを形成する。次にソース・ドレイン拡散層DLとなる不純物拡散層を形成し、MOS型トランジスタを形成する。次に、基板SSの表面を層間絶縁膜IIFで覆う。これにより、図40、図47、図54に示すような構造となる。
【0015】
次に、図41、図48、図55に示すように、メモリセル部のソース・ドレイン拡散層DLにコンタクトをとるためのコンタクトホールCHを形成する。
【0016】
続いて図42、図49、図56に示すように、コンタクトホールCHに、例えばリンをドープした多結晶シリコン膜を埋め込む。
【0017】
次に図43、図50、図57のように、低電圧系トランジスタおよび高電圧系トランジスタのそれぞれのソース・ドレイン拡散層DLにコンタクトをとるためのコンタクトホールCHを開口する。
【0018】
次にコンタクトと基板SSとの接触抵抗をできるだけ小さくするために、コンタクト底部のソース・ドレイン拡散層DLに不純物の追加イオン注入を行う。図44、図51、図58は、n型の追加イオン注入を行う工程を示している。つまり、フォトリソグラフィー法によりPMOSのコンタクトホールはレジストHRで覆い、NMOSのコンタクトホールCHが露出するようにパターニングし、n型不純物をイオン注入する。
【0019】
この後、レジストHRを除去し、図45、図52、図59に示すようにp型不純物pIの追加イオン注入を行う。NMOSのコンタクトホールCHはレジストHRで覆われ、PMOSのコンタクトホールCHが露出するようにレジストHRがパターニングされている。この後レジストHRを除去し、イオン注入した不純物の活性化を行うためにアニールを行う。
【0020】
続いて、図46、図53、図60に示すように、それぞれのコンタクトホールCHをタングステンまたはアルミニウムなどの金属で埋め込む。
【0021】
次に金属配線MWを形成することによって、図37、図38、図39に示すような半導体装置が完成する。
【0022】
上記のような製造方法において、セルアレイ部のビット線コンタクトの埋め込み材には、リンをドープした多結晶シリコン膜あるいはアモルファスシリコン膜が使用される。それは以下に述べる理由による。
【0023】
この例では図37(d)に示すように、ビット線コンタクト13LCは素子領域EAに対してほとんど余裕がないようにレイアウトされている。これは、セルアレイの面積をできるだけ縮小できるようにするためである。図37(d)は位置合わせずれ等がまったくない場合の構造を示すが、実際にはビット線コンタクトBLCのコンタクトホールCHは、フォトリソグラフィーによりパターニングした後に層間絶縁膜IIFをエッチングすることにより形成されるので、このときのプロセスのばらつきに起因してコンタクトの位置合せのずれや、コンタクト径のばらつきが生じる。コンタクトの位置合わせずれの例を図35(a)、(b)に示す。図35(a)は図35(b)のA−A’線断面を示す図である。この例では位置合わせずれによってコンタクトホールCHが形成される位置が素子領域EAから素子分離領域EIAにはみ出ている。この結果コンタクトホールCHをエッチングした際に、素子分離領域EIAに埋め込んである絶縁膜もエッチングされ、ソース・ドレイン拡散層よりも下部の素子領域EAの側壁部分がコンタクトホール底部に露出している。この状態でタングステンやアルミニウムなどの金属をコンタクトホールに埋め込むと、ソース・ドレイン拡散層が形成されていない素子領域の側壁部分で配線とp型ウェルとの間がショートし、誤動作の原因となる。
【0024】
一方コンタクトホールにリンをドープした多結晶シリコン膜あるいはアモルファスシリコン膜を埋め込む場合は、素子領域の側壁が露出しても、埋め込んだ多結晶シリコン膜あるいはアモルファスシリコン膜からリンがpウェルへ拡散することによってpn接合が形成される。そのため配線とpウェルとのショートは発生しないですむ。このときの様子を図5(c)、(d)に示す。図35(c)は図35(d)のA−A’線断面を示す図である。
【0025】
また、周辺トランジスタ部のコンタクトについては、コンタクト部分に寄生抵抗があると電流が低下し、動作速度低下などの原因となるため、なるべくコンタクト部分の抵抗を低くする必要がある。そのため多結晶シリコン膜などよりも抵抗が低いタングステンやアルミニウムなどの金属が埋め込み材として用いられる。
【0026】
コンタクトホールに金属を埋め込む場合、コンタクト底部の不純物濃度がじゅうぶん高くないと、金属と半導体基板との間に形成される接合の抵抗が高くなってしまう。そこで追加イオン注入を行って不純物濃度を高くし、ポテンシャルバリアの影響を減らす必要がある。
【0027】
次に、上記のような製造方法により製造された半導体装置の問題点について説明する。
【0028】
前述のように、コンタクトホールから追加イオン注入を行った後に注入した不純物の活性化のためにアニールを行う。
【0029】
層間絶縁膜は熱を加えることによって流動性が増す材料が一般に用いられる。層間絶縁膜は例えばBPSG膜などが用いられるが、ゲート電極相互の間のような狭いスペースへは堆積するだけでは十分に絶縁膜を埋め込むことができず、その後例えば800〜900℃程度の熱処理を加えることによって膜の流動性を増して、狭いスペースへ層間絶縁膜を埋め込む。
【0030】
図36(a)はコンタクトホールCHを開口した状態を示す。この後、図36(b)に示すように追加イオン注入を行う。この後にイオン注入した不純物の活性化のためにアニールを行う。このアニールにより、コンタクトホール周囲の層間絶縁膜IIFが流動することによって、例えば図36(c)に示すようにコンタクトホールCHが曲がってしまい、これが誤動作の原因となる可能性があった。すなわちコンタクトホールが曲がっていると、これを金属で完全に埋め込むことが困難であり、配線オープンやリークの増加の原因となる。
【0031】
素子の微細化の進行によりゲート電極相互のスペースが狭くなり、これを埋め込むためにより流動性の高い層間絶縁膜が必要となる。すると、コンタクトが曲がる問題がさらに顕在化する。
【0032】
上記の問題を解決するには、あらかじめソース・ドレイン拡散層の不純物濃度をじゅうぶん高くしておく必要がある。すなわち、ソース・ドレイン拡散層への追加イオン注入と不純物活性化のためのアニールをやめても、コンタクト部での埋め込んだ金属と基板との接触抵抗が高くならないようにするためである。
【0033】
しかし、ソース・ドレイン拡散層の不純物濃度を高くするとpn接合のブレークダウン耐圧やトランジスタのソース・ドレイン間耐圧が低下する。特に、高電圧系トランジスタで必要である、例えば20V以上の耐圧を確保することは困難であった。
【0034】
次に、以上とは少し異なる観点で従来技術を説明する。
【0035】
不揮発性半導体メモリの一つとして、例えば図64に示すようなメモリセルアレイ部を有するNAND型フラッシュEEPROMが知られている。NAND型フラッシュEEPROMのメモリセルアレイ部は、複数のNANDセルユニットNCUから構成されている。各NANDセルユニットは、直列接続された複数個(例えば、16個)のメモリセルからなるNAND列と、NAND列の一端とソース線SLの間に接続されるソース側セレクトゲートトランジスタと、NAND列の他端とビット線BLiに接続されるドレイン側セレクトゲートトランジスタとを有している。
【0036】
各メモリセルは、フローティングゲート電極FG、コントロールゲート電極(ワード線)、CG0〜CG15およびn型拡散層から構成されている。セレクトゲートトランジスタは、二層ゲート構造におけるシリコン基板側のゲート電極、すなわち、メモリセルのフローティングゲート電極層と同じ層で形成されるゲート電極にコンタクトが取られ、トランジスタとして機能する。セレクトゲート電極は、抵抗を考慮して、複数箇所(数百本のビット線ごとに1箇所)で、上層の配線とコンタクトが取られている。
【0037】
従来、セレクトゲート電極に対するコンタクトには、周辺回路を構成するトランジスタのゲート電極に対するコンタクトと同様、バリアメタル(例えば、窒化チタンとチタンから構成される)とメタル(例えば、タングステン)が用いられている。一方、NAND列の一端の拡散層とソース線SLを接続するコンタクト、および、NAND列の他端の拡散層とビットセンBLiを接続するコンタクトには、バリアメタルとメタルを用いた場合、合わせずれによってバリアメタルが完全に埋まらず導通不良となる可能性があるため、n型不純物を含むポリシリコンが用いられている。
【0038】
バリアメタルとメタルによるコンタクトは、ポリシリコンによるコンタクトに比べ、抵抗値が小さい利点があるが、コンタクトホールとゲート電極のコンタクト領域が合わせずれを起こした場合、バリアメタルが完全に埋まらなくなる可能性がある。このため、コンタクトホールとゲート電極のコンタクト領域との、フォトリソグラフィーの合わせ余裕を十分にとる必要があった。
【0039】
上記、従来のセレクトゲートゲート電極のコンタクト領域について、図面を用いて説明する。
【0040】
図78に、ソース側セレクトゲート電極のコンタクト領域(図77の領域XS)の平面図を示す。コンタクト領域S1の面積は、セレクトゲート電極の二層ゲートパターンS2とゲート電極へのコンタクトホールSCとの合わせずれを考慮して決定される。図78に示すように、S1とS2の合わせずれをa、SCとS1の合わせずれをb、SCとS2の合わせずれをc(ソース拡散層へのコンタクトホールとS2の合わせずれもcとする)、セレクトゲート電極のゲート長をg、フォトリソグラフィ工程で加工が可能な最小の幅をn(コントロールゲート電極同士の間隔はnに設定されている)、S1とコントロールゲート電極の間隔をm、ゲート電極へのコンタクトホールの直径をR、ソース拡散層へのコンタクトホールの直径をRとする。このとき、S1をコントロールゲート電極から電気的に分離するために、mは(a+n)以上であることが必要である。コンタクト領域S1をはさんで対向するCG15間の距離の最小値は、コンタクト領域S1がなければ、(2n+2g+2c+R)でよいが、コンタクト領域S1を考慮した場合、(2m+2b+R)となる。通常、mおよびbの合わせ余裕の制約から、(2m+2b+R)は(2n+2g+2c+R)よりも大きくなり、セレクトゲート電極SGSとコンタクトゲート電極CG15の間の距離lをnより大きくしなければならず、セルアレイ領域の面積を縮小化する上で問題であった。
【0041】
【発明が解決しようとする課題】
上記したところからわかるように、従来の低電圧系と高電圧系の両方の回路を持つ半導体装置においては、コンタクトが曲がるという難点があった。また、従来の二層ゲート構造を有する不揮発性半導体メモリにおいては、セレクトゲートコンタクト部分に関して、コンタクト領域が大きなものとなってしまうという難点もあった。さらには、このようなメモリ装置においては、周辺ゲートコンタクトに関して、そのコンタクト部分の面積縮小ということも重要な要求である。
【0042】
本発明は、上記の各種難点及び要求に基づいてその解消、解決策の提示を目的としてなされたものである。
【0043】
【課題を解決するための手段】
本発明の半導体装置は、
データを格納可能な複数のメモリセルを有するセルアレイと、前記セルアレイを動作させるための周辺回路と、を有する半導体装置であって、
前記周辺回路は、低電圧系NMOSと、低電圧系PMOSと、高電圧系NMOSと、を有し、
前記低電圧系NMOSにおける拡散層の濃度及び前記低電圧系PMOSにおける拡散層の濃度は、それぞれ前記高電圧系NMOSにおける拡散層の濃度よりも、高く、
前記セルアレイに対して取るコンタクトと、前記周辺回路のうちの不純物濃度の低い拡散層を有する前記高電圧系NMOSの前記拡散層に取るコンタクトと、は半導体埋め込みのものとして構成し、
前記周辺回路のうち不純物濃度の高い拡散層を有する前記低電圧系NMOS及び前記低電圧系PMOSのそれぞれの前記拡散層に取るコンタクトは金属埋め込みのものとして構成したものとして構成される。
【0044】
本発明の半導体装置の製造方法は、
拡散層に対して半導体埋め込みコンタクトと金属埋め込みコンタクトを有する半導体装置の製造方法において、
開口した第1のコンタクトホールに半導体を埋め込むステップと、
熱処理するステップと、
埋め込んだ半導体の一部をエッチバックするステップと、
金属埋め込み用の第2のコンタクトホールを開口するステップと、
この第2のコンタクトホールと前記第1のコンタクトホールのエッチバックした部分とに金属を埋め込むステップと、を有する
ことを特徴とするものとして構成される。
【0048】
【発明の実施の形態】
以下に本発明の各種実施の形態について説明する。
【0049】
実施例1〜4について概略的に述べれば、以下の通りである。
【0050】
低電圧系と高電圧系の両方の回路を持つ半導体装置において、低電圧系回路部分の拡散層にとるコンタクトの埋め込み材としてタングステンやアルミニウム等の金属を用い、高電圧系回路部分は多結晶シリコン等を用いることを特徴とする。これにより、以下のような利点がある。即ち、コンタクトを開口したままの熱工程が不要になるので、熱工程によりコンタクトが曲がり不良の原因となるのを回避することができる。また、コンタクト開口後の不純物イオン注入を省略できるためプロセスのコストを低減できる。さらに、高電圧系回路部分で、耐圧を低下させることなくサイズ縮小できる。
(1)実施例1
図1は本発明の第1の実施例に係わるEEPROMを示す平面図である。また図2、図3は、それぞれ図1のA−A’線断面、B−B’線に沿った断面における断面を示す図である。
【0051】
本実施例のEEPROMは、直列に複数のメモリセルトランジスタが接続されたNAND型EEPROMと呼ばれる不揮発性記憶装置の例である。しかしながら、本発明は、NAND型EEPROMに限らず、NOR型、AND型、DiNOR型など各種のEEPROMに適用することが可能である。さらにEEPROMだけでなく、高電圧系の回路と低電圧系の回路を有する各種半導体装置に適用することができる。
【0052】
本実施例では、半導体基板上に、低電圧系NMOS、低電圧系PMOS、高電圧系NMOS、メモリセルアレイが設けられている。本実施例の特徴の1つは、低電圧系NMOS部、PMOS部のコンタクトには金属を埋め込み、高電圧系NOSのコンタクトおよびメモリセル部のビット線コンタクトには多結晶シリコンを埋め込んだところにある。
【0053】
図1の半導体装置の製造方法を以下に説明する。
【0054】
図4〜図8は製造方法の工程を示す平面図であり、図9〜図13、図14〜図18はそれぞれ図4〜図8のA−A’断面図、B−B’断面図である。
【0055】
まず、図9、14からわかるように、シリコン基板(半導体基板)SS上に素子領域EA、ゲート絶縁膜GIF、ゲート電極GEを形成する。次にソース・ドレイン拡散層DLを形成する。低電圧系NMOS、高電圧系NMOS、メモリセルアレイにはいずれもn型不純物により拡散層DLを形成する。一般に、高電圧系NMOSはpn接合のブレークダウン耐圧を高くする必要がある。このため、低電圧系NMOSよりも低濃度の拡散層が用いられる。
【0056】
その後、図9、図14に示すように、表面を層間絶縁膜ILIFで覆う。
【0057】
続いて図5、図10、図15に示すように高電圧系NMOS部とメモリセル部のコンタクトホールCHを開口する。
【0058】
次に図6、図11、図16に示すように、このコンタクトホールCHにn型不純物をドープした多結晶シリコンPSIを埋め込む。例えば、コンタクトホール開口後に、リンドープ多結晶シリコンをLPCVD法によって堆積した後、CMP(Chemical Mechanical Polishing )法により層間絶縁膜上の余分な多結晶シリコンを除去することによって、コンタクトホール内に選択的に多結晶シリコンを残す。なお埋め込み材は、例えばアモルファスシリコンでも構わない。また不純物をドープしない多結晶あるいはアモルファスシリコンを埋め込んだ後に、例えばイオン注入や拡散により不純物をドープする方法を用いてもかまわない。
【0059】
その後、必要であれば、800〜900℃程度の熱処理を行ってもよい。この熱処理によりコンタクトホールCHに埋め込んだ多結晶シリコン膜からn型不純物が半導体装置SSに拡散し、pn接合を確実に形成することができる。このとき本発明によれば、コンタクトホールCH内に埋め込んだ多結晶シリコン膜が支柱として機能し、熱処理時の層間絶縁膜の流動に起因して、コンタクトホールが曲がることを防止できる。
【0060】
続いて、図7、図12、図17に示すように低電圧系NMOS部と低電圧系PMOS部のコンタクトホールCHをを開口し、図8、図13、図18に示すように金属を埋め込む。埋め込み金属としては、例えばタングステンやアルミニウムを用いる。その後、層間絶縁膜上に金属配線を形成することにより、図1〜図3に示したような半導体装置が完成する。
【0061】
コンタクト埋め込みに用いる金属と、配線を形成する金属とは同じ物でも違うものでもよく、またコンタクト埋め込み用の金属と配線用の金属とを同時に形成してもかまわない。
【0062】
本実施例に示した製造方法によれば、高電圧系トランジスタ部では十分なブレークダウン耐圧を確保しつつ、誤動作の原因となるコンタクトホールの曲がりを防止することができる。
【0063】
また、本実施例の製造方法の利点を従来の製造方法との比較で述べる。先ず、従来の製造方法では、コンタクトホール開口後のイオン注入は、高濃度であるために処理に時間がかかるうえ、n型拡散層用のイオン注入と、p型拡散層用のイオン注入を別々に行う必要があることから、それらを分けるためにフォトリソグラフィー工程が必要であった。これに対し、本発明の製造方法によれば、従来は必要であった再イオン注入工程とフォトリソグラフィー工程も不要となるため、製造に必要なコストを大幅に低減することもできる。
【0064】
また、一般に素子の微細化が進むにつれてゲート間のスペースは狭くなり、ここを埋め込む層間絶縁膜としてはより流動性の高い材料を用いる必要が出てくる。これに伴い従来は流動性を高くするほどコンタクト曲がりが発生しやすくなる問題があったが、本発明によりその問題をも回避できるものである。
(2)実施例2
図19は本発明の第2の実施例に関わるEEPROMを示す平面図である。また図20、図21は、それぞれ図19のA−A’線断面、B−B’線断面における断面を示す図である。
【0065】
これらの図、特に図20(c)、(d)及び図21からわかるように、第1の実施例と異なる点は、高電圧系NMOS部およびセルアレイ部の各コンタクトホールのうち、基板SSに接触する下部を多結晶シリコンPSIで埋め、上部を金属Mによって埋め込んだ点である。多結晶シリコンの代わりに、例えばアモルファスシリコンでもかまわない。また金属Mとしては例えばタングステンやアルミニウムを用いることができる。このようにコンタクト埋め込み材の一部として、多結晶シリコンより抵抗が低い金属を用いることにより、全体を多結晶シリコンで埋め込む場合よりもコンタクトの抵抗を低減することができ、例え動作速度を速くすることが可能である。
【0066】
また低電圧系NMOS部、低電圧系PMOS部の各コンタクトCには、それぞれ金属が埋めこまれている。この金属は、高電圧系NMOS部やセルアレイ部のコンタクトに埋め込まれている金属と同じでも異なっていてもかまわない。
【0067】
図19〜図21に示す半導体装置の製造方法を以下に説明する。
【0068】
コンタクトホール開口までの製造方法は実施例1の場合と同様である。すなわちシリコン基板上に素子領域EA、ゲート絶縁膜GIF、ゲート電極GEを形成後に、ソース・ドレイン拡散層DLを形成し、図22に示すように表面を層間絶縁膜IIFで覆う。
【0069】
この後に図23に示すように高電圧系NMOS部とメモリセル部のコンタクトホールCHを開口する。
【0070】
次に、図24に示すように、このコンタクトホールCHにn型不純物をドープした多結晶シリコンを埋め込む。必要であれば埋め込んだ多結晶シリコン膜PSIFから基板SSへ不純物を拡散させるためにここで熱処理を行ってもよい。
【0071】
次に図25に示すよう、コンタクトに埋め込んだ多結晶シリコン膜PSIFの一部を除去する。
【0072】
続いて図26のように低電圧系NMOS部と低電圧系PMOS部のコンタクトホールCHを開口し、図27に示すように金属を埋め込む。
【0073】
その後、層間絶縁膜IIF上に金属配線MWを形成する。これにより、図19〜図21に示したような半導体装置が完成する。
【0074】
本実施例に示したような製造方法によれば、高電圧系トランジスタ部では十分なブレークダウン耐圧を確保しつつ、コンタクトホールにその開口後に中に何も埋め込まない状態での熱処理が不要なので、層間絶縁膜の流動を防ぎ、コンタクトホールが曲がってしまうのを防止できる。さらにコンタクトの埋め込み材の一部に低抵抗の金属を用いたので、実施例1のように全体を多結晶シリコンで埋め込む場合よりも、コンタクトの抵抗を下げることが可能である。
(3)実施例3
図28は本発明の第3の実施例に関わるEEPROMを示す断面図である。
【0075】
本実施例では、高電圧系NMOS部には低濃度の拡散層DLLが形成され、それよりも高濃度の拡散層DLHがコンタクト底部付近のみに形成されている。
【0076】
一般に、ゲート電極に接する部分あるいは素子領域端のソース・ドレイン拡散層では、電界が集中しやすい。このためこの部分の不純物濃度が高いと、トランジスタのブレークダウン耐圧が低下しやすい。しかし、本実施例では、上記の部分の不純物濃度が低いため、耐圧劣化は生じにくい。さらに、コンタクト底部を高濃度の拡散層にしたことから、第1、第2の実施例の場合よりもコンタクト抵抗を低減できる。
【0077】
図29〜図33は製造方法を示す断面図である。
【0078】
本実施例の製造方法は、高電圧系NMOS部をセルアレイ部のコンタクトホール開口までは、実施例1、2と同様である。すなわち、シリコン基板SS上に素子領域EA、ゲート絶縁膜GIF、ゲート電極GE、ソース・ドレイン拡散層DLを形成し、図29に示すように表面を層間絶縁膜IIFで覆う。
【0079】
コンタクトホールCH開口後に、図30に示すように、コンタクト底部の基板にn型不純物nIをイオン注入し、高濃度のソース・ドレイン拡散層を形成する。イオン注入は、全体に行ってもよいし、例えばフォトリソグラフィーでウェハ表面の一部を覆い、必要な部分のみに行ってもよい。また高電圧系NMOS部とセルアレイ部で異なるイオン注入を行ってもよい。この注入によって、コンタクト底部の不純物濃度が高くなるので、コンタクトに埋め込む多結晶シリコンPSIと基板SSとの間の接触抵抗を小さくすることができる。
【0080】
コンタクト底部へのイオン注入後に、図31に示すようにコンタクトに多結晶シリコンを埋め込む。その後、イオン注入で形成された高濃度のソース・ドレイン拡散層DLの不純物を活性化するため、例えば700〜800℃で熱処理を行う。このときコンタクト内は多結晶シリコンが埋め込まれているため、これが支柱となり層間絶縁膜が流動せず、コンタクトが曲がるのを防止できる。
【0081】
次いで、図32に示すように、低電圧系NMOS部、低電圧系PMOS部の各コンタクトホールCHを開口した後、図33のようにコンタクトホールに金属Mを埋め込む。続いて金属配線MWを形成し、図28に示す半導体装置が完成する。
(4)実施例4
上記のようなEEPROMにおいても、パターン面積の縮小や工程数の削減は重要な事項である。例えば、フラッシュEEPROMについていえば、これは、メモリセルアレイ部分と、この周辺に設けられた周辺回路部分を有する。メモリセルアレイ部分は、複数の不揮発性メモリセルを直列につないだNANDセルユニットの複数を有する。NANDセルユニットの各メモリセルは、アクセス時にワード線によって活性化される。この各ワード線は、ロウデコーダからの出力を受けるものである。ロウデコーダからの出力はコンタクト(セルゲートコンタクト)を介して前記ワード線(制御ゲート)に伝えられる。一方、前記周辺回路部分は、各種の動作のための周辺トランジスタを有する。これらの周辺トランジスタの制御は、制御信号をコンタクト(周辺ゲートコンタクト)を介して伝えることにより行われる。
【0082】
而して、上記セルゲートコンタクトと周辺ゲートコンタクトは、一般に、ほぼ同一のプロセスによって同時作られることが多い。つまり、同一のプロセスで、コンタクト孔を開口し、そこにコンタクト材を埋め込むことにより、セルゲートコンタクトと周辺ゲートコンタクトが実現される。
【0083】
この実施例4は、セルゲートコンタクトと周辺ゲートコンタクトの形成を同時に行う場合にあっても、且つ、不揮発性メモリセルの構成要素としてNON膜を有するものにあっても、工程数が少なく、且つ上記2種類のゲートコンタクトのうちの周辺ケートコンタクトの部分のコンタクト部面積の縮小を可能としたものを示す。
【0084】
図61(a)、(b)、(c)、図62(a)、(b)は周辺ゲートコンタクトを示し、図63(b)はその変形例を示し、図63(a)はセルゲートコンタクトを示す。周辺ゲートコンタクトを示す図62(b)において、制御信号が伝わってくるコンタクトCは、その底面によって浮遊ゲート電極FGEに接続される。図63(b)においては、コンタクトCの側面において浮遊ゲート電極FGEに接続される。図62(b)、図63(b)のいずれにおいても、コンタクトCは制御ゲートCGにもその側面において構造上結果的に接続される。また、セルゲートコンタクトを示す図63(a)において、コンタクトCは、その側面において制御ゲートCGに接続される。このコンタクトC、その底面において構造上結果的に接続される。
【0085】
本実施例は、このような構造を実施しようとするものである。
【0086】
以下には、図61−図63に示すNAND型フラッシュEEPROMを例にとって説明する。このEEPROMは以下のプロセスで製造される。
【0087】
先ず、図61(a)からわかるように、シリコン基板SS上にゲート酸化膜GOF(特に図中左側)及び浮遊ゲート電極FGEを形成する。図中右側に示すように、トレンチ溝を作り、そこに酸化膜SiO2 を埋め込む。次いで、さらに浮遊ゲート電極FGEを形成する。これにより、図示のようなものとして浮遊ゲート電極FGEが形成されるが、これはより詳しくは上記のように2つのステップにより2つのFGEの層が重なったものである。次いで、ONO膜、制御ゲートCG、ゲートマスク材GMMを順次形成する。このマスク材GMMは、この下方の複数の層をエッチングするマスクとして用いるためのものである。
【0088】
次に、図61(b)、(c)からわかるように、このマスク材GMMをパターニングして図61(c)のパターンとする。このマスク材GMMを用いてエッチングし、制御ゲートCG、ONO膜、浮遊ゲート電極IGEを、トレンチ溝中の酸化膜SiO2 の表面まで除去する。
【0089】
次いで、図62(a)からわかるように、これらの上に、さらに、層間絶縁膜IIFを形成し、さらにコンタクトレジストパターンCRPを形成する。このパターンCRPをマスクとしてその開孔に沿ってエッチングし、この開孔を浮遊ゲート電極FGEの表面まで拡張し、コンタクト孔CHを形成する。つまり、この開孔Cに沿って層間絶縁膜IIF、ゲートマスク材GMM、制御ゲートCG、ONO膜をエッチングしてコンタクト孔CHを形成し、浮遊ゲート電極FGEを露呈させる。ここにコンタクトを埋設することにより、このコンタクトと浮遊ゲート電極FGEとが電気的に接続されることになる。
【0090】
上記の図62(b)のコンタクト孔CHの開孔と同時に、制御ゲート上コンタクト(セル部ゲートコンタクト)のコンタクト孔の開孔も行われる。図63(a)がセルゲートコンタクトのコンタクト孔CHの開孔後の状態を示している。このコンタクト孔CHにコンタクトを埋設することにより、このコンタクトはその側壁面部分において制御ゲートCGと電気的に接続されることになる。この後、汎用の工程を経て、フラッシュEEPROMが完成する。
【0091】
なお、図62(b)のコンタクト孔は、図62(b)に示すように、さらにその下のトレンチ溝の酸化膜SiO2 の表面部分までのものとして形成することができる。
【0092】
上記のところからわかるように、周辺ゲートコンタクトの製造においては、NON膜の存在下においても、図61(c)に示すゲートパターンGPを作っておけばよい。つまり、このパターンのコンタクト形成部分をコンタクト形成に足りる大きさとしておくだけでコンタクト孔を容易に形成することができる。つまり、図62(a)に示すように、パターンCRPをマスクとして層間絶縁膜IIF、ゲートマスク材GMM、制御ゲートCG、ONO膜をエッチングするようにして、浮遊ゲートFGを露出することなくエッチングするようにしたので、コンタクトのゲートへの直接合わせがなされ、パターン面積の縮小が可能である。また、図63(a)からわかるように、セルゲートコンタクトにおいては、コンタクトCと浮遊ゲートFGとは、コンタクトCの側面で接触させるようしたので、コンタクト孔のエッチング時にそのエッチングを周辺ゲートコンタクトのエッチングと同じにできる。つまり、周辺ゲートコンタクトのコンタクト孔とセルゲートコンタクトのコンタクト孔は同一の工程で形成でき、工程数の削減が可能である。
(5)実施例5
この実施例は、例えば、フラッショEEPROMにおいて、セレクトゲート電極のコンタクト領域の面積を縮小可能とした例を示すものである。
【0093】
この実施例を概略的にいえば、次の通りである。
【0094】
二層ゲート構造を有する不揮発性半導体メモリにおいて、セレクトゲート電極に対するコンタクトをポリシリコンで形成することにより、コンタクトとセレクトゲート電極のコンタクト領域の合わせずれを考慮する必要を無くしたものである。これによって、セレクトゲート電極のコンタクト領域の面積を縮小することができる。このとき、前記コンタクトを、メモリセルのソースとソース線、ドレインとビット線をそれぞれ接続するコンタクトと同時に形成することにより、工程数が増加することなく、上記効果を得ることができる。また、前記コンタクトをポリシリコンで形成することにより、コンタクトの一部がセレクトゲート電極のコンタクト領域からはみ出た構造が可能となる。このため、コンタクトの面積によらずにセレクトゲート電極のコンタクト領域の面積を縮小することができる。
【0095】
以下、この発明の実施の形態について図面を参照して説明する。
【0096】
図64は、本発明の第5の実施の形態に関わる、NAND型フラッシュEEPROMの、ソース側セレクトゲートトランジスタのゲート電極のコンタクト領域の平面パターンを示している。また、図64中のA−A’線に沿う断面図を図65に、図64中B−B’線に沿う断面図を図66に示す。
【0097】
図65、66において、シリコン基板1上に、STI(Shallow Trench Isolation)構造の素子分離膜7が形成され、素子分離膜7に囲まれた素子領域には、例えば、16個のメモリセル及び2個のセレクトゲートトランジスタからなるNANDセルユニットが配置されている。
【0098】
各メモリセルは、フローティングゲート電極FGE、コントロールゲート電極CGEおよびn型拡散層を有している。フローティングゲート電極FGEはポリシリコン8で構成され、コントロールゲート電極CGEはポリシリコン11及びタングステンシリサイド膜12で構成されている。セレクトゲートトランジスタは、メモリセルのフローティングゲート電極層と同じポリシリコン8で形成されるゲート電極8aにコンタクトが取られ、トランジスタとして機能する。セレクトゲート電極に取られるコンタクトは、拡散層14aに取られるコンタクトと同時に形成され、ポリシリコン18aで構成されている。
【0099】
セレクトゲート電極に取られるコンタクト及び拡散層14aに取られるコンタクトは、例えば、チタンと窒化チタンからなるバリアメタル19と、例えば、タングステン20の積層膜からなる、二重の配線層に接続されている。
【0100】
このように、セレクトゲート電極に取られるコンタクトがポリシリコンで構成されている場合、コンタクトホールのパターンがゲート電極のコンタクト領域からはみ出ても、コンタクトホール内にポリシリコンが完全に埋まり、セレクトゲート電極と上層の配線とを電気的に接続することができる。図67に合わせずれが生じたときの、図64中B−B’線に沿う断面図を示す。このため、セレクトゲート電極のコンタクト領域の面積を、コンタクト領域のPEPとコンタクトのPEPの合わせ余裕に関係なく小さくすることができる。
【0101】
具体的には、図64に示すように、セレクトゲート電極SGSのコンタクト領域S1とセレクトゲート電極の二層ゲートパターンS2の合わせずれをa、コンタクトホールSCとS1の合わせずれをb、SCとS2の合わせずれをc(拡散層へのコンタクトホールとS2の合わせずれもcとなる)、セレクトゲート電極のゲート長をg、フォトリソグラフィ工程で加工が可能な最小の幅をn、S1とコントロールゲート電極の間隔をm、ゲート電極及び拡散層へのコンタクトホールの直径をRとする。このとき、S1をコントロールゲート電極から電気的に分離するために、mは(a+n)以上であることが必要である。コンタクト領域S1をはさんで対向するCG15間の距離の最小値は、セレクトゲート電極のコンタクト領域では、SCとS1の合わせ余裕を考慮しなくても良い(S1の外周とSCの距離dがbより小さくて良い)ため、(2m+R)となる。一方、拡散層へのコンタクト領域では、(2n+2g+2c+R)となる。通常、(2m+R)は(2n+2g+2c+R)よりも小さくなるため、セレクトゲート電極SGSとコンタクトゲート電極CG15の間の距離lをnとすることができる。このため、コンタクト領域S1をはさんで対向するCG15間の距離を、ゲートコンタクト領域の面積による制約に関係なく、小さくすることができ、セルアレイ領域の面積を小さくすることができる。
【0102】
図68は、本発明の第5の実施の形態の変形例に関わるNAND型フラッシュEEPROMの、ソース側セレクトゲートトランジスタのゲート電極のコンタクト領域の平面パターンを示している。また、図68中A−A’線に沿う断面図は図65と同じであり、図65中B−B’線に沿う断面図を図69に示す。
【0103】
素子の微細化がすすむにつれ、メモリセルアレイ中のビット線コンタクト、ソース線コンタクトのように小さいピッチで並んだコンタクトの開孔が困難になってきている。この問題を解決するため、図68に示すように、コンタクトPEPを大形化する方法がある。コンタクトPEPの大形化により、コンタクトの一辺の長さが、セレクトゲート電極のコンタクト領域S1のカラム方向の長さより長くなることがある。このとき、図69に示すように、セレクトゲート電極に取られるコンタクトを構成するポリシリコン18aは、コンタクトホール内に完全に埋まり、セレクトゲート電極8aと、バリアメタル19とタングステン20の積層膜からなる配線層を電気的に接続することができる。すなわち、コンタクト孔が大形化した場合でも、セレクトゲート電極のコンタクト領域の面積が縮小することができる。
【0104】
尚、図68はコンタクトのカラム方向の長さが、セレクトゲート電極間の長さによって決まる、セルフアラインコンタクトの場合を示しているが、本発明の効果は、セルフアラインコンタクトに限定されるものではない。
【0105】
次に、上述したNAND型フラッシュEEPROMのメモリセルアレイ部の製造方法について説明する。
【0106】
まず、図70に示すように、シリコン基板1上に、熱酸化により、ダミー酸化膜(図中には示さず)を形成し、nウェル作成用のマスク及びpウェル形成用のマスクを用いて、イオン注入により、nウェル領域、pウェル領域及びpウェル中にpフィールド領域を形成する。その後、ダミー酸化膜を除去し、シリコン基板1上に、熱酸化により、ゲート絶縁膜となるシリコン酸化膜2を形成し、シリコン酸化膜2上に、n型不純物を含むポリシリコン膜3を形成する。この後、ポリシリコン膜3上にシリコン窒化膜4を形成し、シリコン窒化膜4上にシリコン酸化膜5を形成する。
【0107】
次に、図71からわかるように、PEPによりレジストパターンを形成し、シリコン酸化膜5をRIE法によりエッチングする。さらに、シリコン酸化膜5をマスクとして、RIEにより、シリコン窒化膜4をエッチングした後、シリコン酸化膜5を除去する。その後、シリコン窒化膜4をマスクとして、ポリシリコン膜3、シリコン酸化膜2、シリコン基板1を順次エッチングし、シリコン基板1に底部がpフィールド領域に達するトレンチ6を形成する。その後、シリコン窒化膜4上にトレンチ6を十分に満すようにTEOS膜7を形成し、CMPによりトレンチ6内のみにTEOS7を残存させ、STI構造を完成させる。このとき、TEOS膜7の表面は、シリコン窒化膜4の表面よりも少し低くなる。この後、シリコン窒化膜4を除去する。
【0108】
次に、図72に示すように、n型不純物を含むポリシリコン膜8を形成する。ポリシリコン膜8上にシリコン窒化膜(図示せず)を形成し、シリコン窒化膜をパターニングし、RIEによりエッチングする。このシリコン窒化膜をマスクとして、RIEによりポリシリコン膜8をエッチングしスリット9を形成する。この後、シリコン窒化膜を除去する。
【0109】
次に、図73に示すように、ポリシリコン膜8上に、例えばシリコン酸化膜、シリコン窒化膜、シリコン酸化膜(いわゆるONO膜)から構成される、絶縁膜10を形成し、この絶縁膜10上に、n型不純物を含むポリシリコン膜11を形成する。さらに、ポリシリコン膜11上にタングステンシリサイド(WSi)膜12を形成し、このタングステンシリサイド膜12上に、シリコン酸化膜13を形成する。
【0110】
次に、図74に示すように、PEPによりレジストパターンを形成し、レジストパターンをマスクとして、RIEによりシリコン酸化膜13をエッチングする。さらに、シリコン酸化膜13をマスクとして、タングステンシリサイド膜12、ポリシリコン膜11、絶縁膜10を順次エッチングする。その後、PEPにより、セレクトゲート電極にコンタクトを取る領域(図64中のS1)をパターニングし、レジストパターン及びシリコン酸化膜13をマスクとして、ポリシリコン膜8、3をエッチングする。これにより、図77に示す、セレクトゲート電極SGS、SGD及び、コントロールゲート電極CGとフローティングゲート電極FGからなるメモリセルのゲート電極が完成する。この後、前記レジストパターンは除去される。
【0111】
次に、図75に示すように、シリコン酸化膜13(コントロールゲート電極及びセレクトゲート電極)をマスクとして、セルフアラインにより、pウェル領域にn型不純物をイオン注入し、n型拡散層14、14a、14bを形成する。尚、拡散層14aは、NANDセルユニットのソースとなり、拡散層14bは、NANDセルユニットのドレインとなる。その後、CG0〜CG15、SGS、SGD、FGの側壁にシリコン窒化膜15を形成し、このシリコン窒化膜15上にBPSG膜16を形成し、CMPにより平坦化後、BPSG膜16上にTEOS膜17を形成する。この後、PEPによりレジストパターンを形成し、レジストパターンをマスクとして、RIEにより、TEOS膜17、BPSG膜16、シリコン窒化膜15、シリコン酸化膜2をエッチングし、拡散層14a、14bに達するコンタクトホールCHを形成する。また、同時に、TEOS膜17、BPSG膜16、シリコン値窒化膜15をエッチングし、セレクトゲート電極(図64中のS1)に達するコンタクトホールを形成する。その後、このコンタクトホールCH内にn型不純物を含むポリシリコン18を堆積し、CDEにより、コンタクトホールCH内にのみポリシリコン18が埋め込まれた構造にする。
【0112】
次に、図76に示すように、PEPによりレジストパターンを形成し、レジストパターンをマスクとして、RIEにより、TEOS膜17をエッチングし、配線溝を形成する。その後、配線溝の内面に、例えば、チタンと窒化チタンの積層からなるバリアメタル19を形成し、さらに配線溝を完全に満たすタングステン膜20を形成し、CMPにより研磨し、配線溝内のみに残す。
【0113】
この後、よく知られた方法を用いて上層の配線層を形成し、NAND型フラッシュEEPROMが完成する。
【0114】
【発明の効果】
以上説明したように本発明(第1〜第4の実施例)によれば、コンタクトの曲がりを防止し、それに起因する不良の発生をなくすことができ、さらにコンタクトホール開口後の再イオン注入の工程と、その際に必要なフォトリソグラフィー工程を省略でき、プロセスに要するコストを大幅に低減でき、さらには、高電圧系回路部分で、耐圧を低下させることなくサイズ縮小ができる。
【0115】
さらに、本発明(第5の実施例)によれば、構成要素としてNON膜を有する不揮発性メモリセルを備えるEEPROMにおいて、周辺ゲートコンタクトとセルゲートコンタクトを同時に形成可能としつつも、工程数の削減と、周辺ゲートコンタクトのコンタクト部分の面積を縮小可能である。
【0116】
さらに、本発明(第6の実施例)によれば、二層ゲート構造を有する不揮発性半導体メモリにおいて、セレクトゲート電極に対するコンタクトをポリシリコンで形成するようにしたので、コンタクトとセレクトゲート電極のコンタクト領域との合わせずれを考慮する必要が無くなる。このため、セレクトゲート電極のコンタクト領域の面積を縮小することができる。前記コンタクトは、メモリセルのソースとソース線、ドレインとビット線をそれぞれ接続するコンタクトと同時に形成することができ、それにより、工程数を増加することなく、上記効果を得ることができる。
【0117】
また、前記コンタクトをポリシリコンで形成するようにしたので、コンタクトの一部がセレクトゲート電極のコンタクト領域からはみ出た構造が可能となる。このため、コンタクトの面積に拘らず、セレクトゲート電極のコンタクト領域の面積を縮小することができる。この構造は、フォトリソグラフィーの制約から、前記コンタクトのパターンを大形にしなければならない場合に、特に有効である。
【図面の簡単な説明】
【図1】本発明の第1の実施例を示す図。
【図2】図1のA−A’断面図。
【図3】図1のB−B’断面図。
【図4】第1の実施例にかかわる製造工程を示す平面図。
【図5】第1の実施例にかかわる製造工程を示す平面図。
【図6】第1の実施例にかかわる製造工程を示す平面図。
【図7】第1の実施例にかかわる製造工程を示す平面図。
【図8】第1の実施例にかかわる製造工程を示す平面図。
【図9】第1の実施例にかかわる製造工程を示す、図4のA−A’断面図。
【図10】第1の実施例にかかわる製造工程を示す、図5のA−A’断面図。
【図11】第1の実施例にかかわる製造工程を示す、図6のA−A’断面図。
【図12】第1の実施例にかかわる製造工程を示す、図7のA−A’断面図。
【図13】第1の実施例にかかわる製造工程を示す、図8のA−A’断面図。
【図14】第1の実施例にかかわる製造工程を示す、図4のB−B’断面図。
【図15】第1の実施例にかかわる製造工程を示す、図5のB−B’断面図。
【図16】第1の実施例にかかわる製造工程を示す、図6のB−B’断面図。
【図17】第1の実施例にかかわる製造工程を示す、図7のB−B’断面図。
【図18】第1の実施例にかかわる製造工程を示す、図8のB−B’断面図。
【図19】本発明の第2の実施例を示す図。
【図20】図19のA−A’断面図。
【図21】図19のB−B’断面図。
【図22】第2の実施例にかかわる製造工程を示す、図19のA−A’断面図。
【図23】第2の実施例にかかわる製造工程を示す、図19のA−A’断面図。
【図24】第2の実施例にかかわる製造工程を示す、図19のA−A’断面図。
【図25】第2の実施例にかかわる製造工程を示す、図19のA−A’断面図。
【図26】第2の実施例にかかわる製造工程を示す、図19のA−A’断面図。
【図27】第2の実施例にかかわる製造工程を示す、図19のA−A’断面図。
【図28】本発明の第3の実施例を示す図。
【図29】第3の実施例にかかわる製造工程を示す図。
【図30】第3の実施例にかかわる製造工程を示す図。
【図31】第3の実施例にかかわる製造工程を示す図。
【図32】第3の実施例にかかわる製造工程を示す図。
【図33】第3の実施例にかかわる製造工程を示す図。
【図34】EEPROMを示す図。
【図35】ビット線コンタクトを半導体埋め込みとする理由の説明図。
【図36】従来の半導体装置の問題点を示す図。
【図37】従来の半導体装置を示す図。
【図38】図37のA−A’断面図。
【図39】図37のB−B’断面図。
【図40】従来の半導体装置にかかわる製造工程を示す平面図。
【図41】従来の半導体装置にかかわる製造工程を示す平面図。
【図42】従来の半導体装置にかかわる製造工程を示す平面図。
【図43】従来の半導体装置にかかわる製造工程を示す平面図。
【図44】従来の半導体装置にかかわる製造工程を示す平面図。
【図45】従来の半導体装置にかかわる製造工程を示す平面図。
【図46】従来の半導体装置にかかわる製造工程を示す平面図。
【図47】従来の半導体装置にかかわる製造工程を示す、図40のA−A’断面図。
【図48】従来の半導体装置にかかわる製造工程を示す、図41のA−A’断面図。
【図49】従来の半導体装置にかかわる製造工程を示す、図42のA−A’断面図。
【図50】従来の半導体装置にかかわる製造工程を示す、図43のA−A’断面図。
【図51】従来の半導体装置にかかわる製造工程を示す、図44のA−A’断面図。
【図52】従来の半導体装置にかかわる製造工程を示す、図45のA−A’断面図。
【図53】従来の半導体装置にかかわる製造工程を示す、図46のA−A’断面図。
【図54】従来の半導体装置にかかわる製造工程を示す、図40のB−B’断面図。
【図55】従来の半導体装置にかかわる製造工程を示す、図41のB−B’断面図。
【図56】従来の半導体装置にかかわる製造工程を示す、図42のB−B’断面図。
【図57】従来の半導体装置にかかわる製造工程を示す、図43のB−B’断面図。
【図58】従来の半導体装置にかかわる製造工程を示す、図44のB−B’断面図。
【図59】従来の半導体装置にかかわる製造工程を示す、図45のB−B’断面図。
【図60】従来の半導体装置にかかわる製造工程を示す、図46のB−B’断面図。
【図61】本発明の第4の実施例にかかわる製造工程を示す2つの断面図と1つの平面図。
【図62】本発明の第4の実施例にかかわる製造工程の2つの断面図。
【図63】本発明の第4の実施例にかかわる製造工程の2つの断面図。
【図64】本発明の第1の実施形態に係るNAND型EEPROMの平面図。
【図65】図64のA−A’線に沿う断面図。
【図66】図64のB−B’線に沿う断面図。
【図67】図64のB−B’線に沿う断面図。
【図68】本発明の第2の実施形態に係る半導体集積回路装置の平面図。
【図69】図65のB−B’線に沿う断面図。
【図70】本発明に関わるEEPROMの製造方法の一工程を示す断面図。
【図71】本発明に関わるEEPROMの製造方法の一工程を示す断面図。
【図72】本発明に関わるEEPROMの製造方法の一工程を示す断面図。
【図73】本発明に関わるEEPROMの製造方法の一工程を示す断面図。
【図74】本発明に関わるEEPROMの製造方法の一工程を示す断面図。
【図75】本発明に関わるEEPROMの製造方法の一工程を示す断面図。
【図76】本発明に関わるEEPROMの製造方法の一工程を示す断面図。
【図77】NAND型EEPROMのメモリセルアレイ部の構成を示す回路図。
【図78】従来のNAND型EEPROMの平面図。
Claims (5)
- データを格納可能な複数のメモリセルを有するセルアレイと、前記セルアレイを動作させるための周辺回路と、を有する半導体装置であって、
前記周辺回路は、低電圧系NMOSと、低電圧系PMOSと、高電圧系NMOSと、を有し、
前記低電圧系NMOSにおける拡散層の濃度及び前記低電圧系PMOSにおける拡散層の濃度は、それぞれ前記高電圧系NMOSにおける拡散層の濃度よりも、高く、
前記セルアレイに対して取るコンタクトと、前記周辺回路のうちの不純物濃度の低い拡散層を有する前記高電圧系NMOSの前記拡散層に取るコンタクトと、は半導体埋め込みのものとして構成し、
前記周辺回路のうち不純物濃度の高い拡散層を有する前記低電圧系NMOS及び前記低電圧系PMOSのそれぞれの前記拡散層に取るコンタクトは金属埋め込みのものとして構成した
ことを特徴とする半導体装置。 - 前記半導体埋め込みにより構成したコンタクトは、少なくともコンタクト底部の拡散層に接する部分は半導体埋め込みとし、残りの部分は金属埋め込みにより構成されていることを特徴とする請求項1に記載の半導体装置。
- 前記埋め込みに使用する半導体は多結晶シリコン及びアモルファスシリコンのいずれかであり、前記埋め込みに使用する金属はタングステン及びアルミニウムのいずれかであることを特徴とする請求項1又は2に記載の半導体装置。
- 拡散層に対して半導体埋め込みコンタクトと金属埋め込みコンタクトを有する半導体装置の製造方法において、
開口した第1のコンタクトホールに半導体を埋め込むステップと、
熱処理するステップと、
埋め込んだ半導体の一部をエッチバックするステップと、
金属埋め込み用の第2のコンタクトホールを開口するステップと、
この第2のコンタクトホールと前記第1のコンタクトホールのエッチバックした部分とに金属を埋め込むステップと、を有することを特徴とする半導体装置の製造方法。 - 前記第1のコンタクトホールに半導体を埋め込んだ後に前記熱処理を行うことを特徴とする請求項4記載の半導体装置の製造方法。
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