JP4045446B2 - Transistor array and image processing apparatus - Google Patents
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Description
本発明は、トランジスタアレイ及び画像処理装置に関し、特に、アモルファスシリコン薄膜トランジスタとアモルファスシリコン薄膜トランジスタとを備えて構成されるトランジスタアレイの素子構造、及び、該トランジスタアレイを適用した画像処理装置に関する。 The present invention relates to a transistor array and an image processing apparatus, and more particularly to an element structure of a transistor array including an amorphous silicon thin film transistor and an amorphous silicon thin film transistor , and an image processing apparatus to which the transistor array is applied.
近年、個人認証を必須とする電子決済やクレジット等のサービスの提供や、セキュリティ意識の高まり等により、指紋をはじめとする人間固有の生体データを用いて、個人を特定する個人認証技術（バイオメトリックテクノロジー）を適用するための研究開発が盛んに行われている。
一方、近年、パーソナルコンピュータやテレビジョン等の映像機器のモニタ、ディスプレイとして、液晶表示装置（ＬＣＤ）やプラズマ表示装置等が多用され、さらには、次世代の表示デバイスである有機エレクトロルミネッセンス素子（以下、「有機ＥＬ素子」と略記する）や発光ダイオード等の自己発光素子を適用したディスプレイの、本格的な実用化、普及に向けた研究開発が盛んに行われている。
In recent years, with the provision of services such as electronic payments and credits that require personal authentication, and increased security awareness, personal authentication technology that identifies individuals using biometric data unique to humans including fingerprints (biometrics) Research and development to apply technology) is actively conducted.
On the other hand, in recent years, liquid crystal display devices (LCDs), plasma display devices, etc. are frequently used as monitors and displays for video equipment such as personal computers and televisions, and further, organic electroluminescence elements (hereinafter referred to as “next generation display devices”). And abbreviated as “organic EL element”) and a display using a self-luminous element such as a light-emitting diode is actively researched and developed for full-scale practical use and diffusion.
上述したような個人認証技術（指紋認証技術）に適用される画像読取装置や、液晶表示装置や有機ＥＬディスプレイ等の画像表示装置は、例えば、ガラス基板等の絶縁性の基板上に形成され、二次元配列された表示画素やフォトセンサ等の読取画素からなる画素アレイと、該画素アレイを駆動させるための駆動回路を備えた構成を有している。
ここで、例えば画像表示装置においては、さらに低コスト化や小型化等を図るために、表示画素が形成された基板上に駆動回路を一体的に形成する、駆動回路一体型の画像表示装置の開発が盛んに行われ、実用化されてきている。このような駆動回路一体型の液晶表示装置においては、駆動回路をポリシリコン薄膜トランジスタを用いて形成するとともに、表示画素における駆動素子をアモルファスシリコン薄膜トランジスタにより形成する構成が知られている。この場合、駆動回路にポリシリコン薄膜トランジスタを用いることによって比較的良好な動作特性を得るとともに、表示画素の駆動素子にアモルファスシリコン薄膜トランジスタを用いることによって動作特性の安定した駆動素子を得ることができる。このような構成は、例えば特許文献１等に記載されている。
An image reading device applied to the personal authentication technology (fingerprint authentication technology) as described above, and an image display device such as a liquid crystal display device or an organic EL display are formed on an insulating substrate such as a glass substrate, for example. It has a configuration including a pixel array composed of two-dimensionally arranged display pixels and photosensors such as photosensors, and a drive circuit for driving the pixel array.
Here, for example, in an image display device, a drive circuit integrated image display device in which a drive circuit is integrally formed on a substrate on which display pixels are formed in order to further reduce the cost and size. Development has been actively conducted and put into practical use. In such a drive circuit integrated liquid crystal display device, a configuration is known in which a drive circuit is formed using a polysilicon thin film transistor and a drive element in a display pixel is formed using an amorphous silicon thin film transistor. In this case, a relatively good operating characteristic can be obtained by using a polysilicon thin film transistor for the driving circuit, and a driving element having a stable operating characteristic can be obtained by using an amorphous silicon thin film transistor for the driving element of the display pixel. Such a configuration is described in, for example,
しかしながら、上述したような画像読取装置や画像表示装置においては、以下に示すような課題を有していた。
すなわち、上述したような、駆動回路をポリシリコン薄膜トランジスタを用いて形成し、表示画素等の画素アレイの駆動素子をアモルファスシリコン薄膜トランジスタにより形成する構成においては、ポリシリコン薄膜トランジスタ及びアモルファスシリコン薄膜トランジスタは、共に共通の基板上に形成される。この場合、ポリシリコン薄膜トランジスタは、基板上に形成されたアモルファスシリコン膜を、例えばレーザー照射により結晶化を行うことによりポリシリコン層を形成し、このポリシリコン層を用いて形成されるため、基板上にアモルファスシリコン薄膜トランジスタとポリシリコン薄膜トランジスタとを形成する場合には、基板上にアモルファスシリコン膜を形成した後、ポリシリコン薄膜トランジスタを形成する駆動回路形成領域のみを選択的に結晶化して、ポリシリコン層を部分的に形成する工程が必要となる。
However, the image reading apparatus and the image display apparatus as described above have the following problems.
That is, in the configuration in which the driving circuit is formed using a polysilicon thin film transistor and the driving element of a pixel array such as a display pixel is formed using an amorphous silicon thin film transistor as described above, both the polysilicon thin film transistor and the amorphous silicon thin film transistor are common. Formed on the substrate. In this case, the polysilicon thin film transistor is formed using the polysilicon layer by crystallizing the amorphous silicon film formed on the substrate, for example, by laser irradiation. In the case of forming an amorphous silicon thin film transistor and a polysilicon thin film transistor, after forming an amorphous silicon film on a substrate, only a drive circuit forming region for forming the polysilicon thin film transistor is selectively crystallized to form a polysilicon layer. A partial forming step is required.
このため、アモルファスシリコン膜の結晶化を、例えばレーザー照射により行う場合においては、レーザー照射位置を高精度に制御するとともに、細いレーザービームをスキャンさせてアモルファスシリコン膜を選択的に結晶化することが必要となる。そのため、製造装置の高精度化が必要であるとともに、結晶化工程に比較的長い時間を要して、製造コストの上昇を招くという問題を有していた。 For this reason, when the crystallization of the amorphous silicon film is performed, for example, by laser irradiation, the laser irradiation position can be controlled with high precision and the amorphous silicon film can be selectively crystallized by scanning a thin laser beam. Necessary. For this reason, it is necessary to increase the accuracy of the manufacturing apparatus, and it takes a relatively long time for the crystallization process, resulting in an increase in manufacturing cost.
また、アモルファスシリコン膜の結晶化は、アモルファスシリコン膜を約６００℃程度に加熱処理することによって行われるものであるため、結晶化する領域と結晶化しない領域を明確に分離することが難しく、そのためにアモルファスシリコン薄膜トランジスタからなる画素アレイとポリシリコン薄膜トランジスタからなる駆動回路とを、基板上に十分接近させて配置することが難しいという問題も有していた。 Further, since the crystallization of the amorphous silicon film is performed by heating the amorphous silicon film to about 600 ° C., it is difficult to clearly separate the crystallized region and the non-crystallized region. In addition, there is a problem that it is difficult to dispose a pixel array made of an amorphous silicon thin film transistor and a drive circuit made of a polysilicon thin film transistor sufficiently close to each other on the substrate.
そこで、本発明は、上記問題点に鑑み、アモルファスシリコン薄膜トランジスタとアモルファスシリコン薄膜トランジスタとを備えて構成されるトランジスタアレイ、並びに、該トランジスタアレイを適用した画像処理装置において、小型薄型化を図りつつ、低コストで動作特性に優れた素子構造を提供することを目的とする。 Accordingly, in view of the above problems, the present invention provides a transistor array including an amorphous silicon thin film transistor and an amorphous silicon thin film transistor, and an image processing apparatus to which the transistor array is applied while reducing the size and thickness of the transistor array. The object is to provide an element structure with excellent operating characteristics at low cost.
請求項１記載の発明は、単一の絶縁性の基板上に複数のトランジスタが設けられたトランジスタアレイにおいて、少なくとも、前記基板上に、ポリシリコンからなる第１の半導体層を用いたポリシリコン薄膜トランジスタと、アモルファスシリコンからなる第２の半導体層を用いたアモルファスシリコン薄膜トランジスタ及びアモルファスシリコン薄膜トランジスタ構造を有する機能素子と、が一体的に形成され、かつ、前記第２の半導体層が、前記基板を基準にして前記第１の半導体層よりも上層側に設けられ、前記基板上の所定の領域に、前記機能素子を２次元配列した画素アレイと、前記画素アレイに隣接する周辺領域に形成される、少なくとも、前記ポリシリコン薄膜トランジスタと前記アモルファスシリコン薄膜トランジスタとを所定の回路形態で接続して前記ポリシリコン薄膜トランジスタと前記アモルファスシリコン薄膜トランジスタとを含んで構成されるドライバ回路と、を有していることを特徴とする。 According to a first aspect of the present invention, in a transistor array in which a plurality of transistors are provided on a single insulating substrate, a polysilicon thin film transistor using at least a first semiconductor layer made of polysilicon on the substrate. And an amorphous silicon thin film transistor using a second semiconductor layer made of amorphous silicon and a functional element having an amorphous silicon thin film transistor structure, and the second semiconductor layer is based on the substrate. Provided in a layer above the first semiconductor layer, and formed in a predetermined region on the substrate in a pixel array in which the functional elements are two-dimensionally arranged, and in a peripheral region adjacent to the pixel array, The polysilicon thin film transistor and the amorphous silicon thin film transistor. Characterized in that connected by a constant of the circuit configuration has a driver circuit configured to include a said amorphous silicon thin film transistor and the polysilicon thin film transistors.
請求項２記載の発明は、請求項１記載のトランジスタアレイにおいて、前記ポリシリコン薄膜トランジスタ、及び、前記機能素子は、各々複数の導電層を有し、前記機能素子の少なくとも何れか１つの前記導電層が、前記ポリシリコン薄膜トランジスタの何れか１つの前記導電層と共通の電極形成層に設けられていることを特徴とする。
請求項３記載の発明は、請求項１又は２記載のトランジスタアレイにおいて、前記トランジスタアレイは、前記基板上に、少なくとも、前記ポリシリコン薄膜トランジスタ相互、及び、前記ポリシリコン薄膜トランジスタと前記機能素子を接続するための複数の接続配線を有し、該複数の接続配線のうち、特定の接続配線を共用した構成を有していることを特徴とする。
According to a second aspect of the present invention, in the transistor array according to the first aspect, each of the polysilicon thin film transistor and the functional element includes a plurality of conductive layers, and at least one of the conductive layers of the functional element. Is provided on an electrode formation layer common to the conductive layer of any one of the polysilicon thin film transistors.
According to a third aspect of the present invention, in the transistor array according to the first or second aspect, the transistor array connects at least the polysilicon thin film transistor and the polysilicon thin film transistor and the functional element on the substrate. A plurality of connection wirings, and among the plurality of connection wirings, a specific connection wiring is shared.
請求項４記載の発明は、請求項１乃至３のいずれかに記載のトランジスタアレイにおいて、前記機能素子は、前記第２の半導体層を用いたアモルファスシリコン薄膜トランジスタであることを特徴とする。
請求項５記載の発明は、請求項１乃至４のいずれかに記載のトランジスタアレイにおいて、前記機能素子は、前記第２の半導体層により構成されるチャネル領域を挟んで設けられたソース電極及びドレイン電極と、前記第２の半導体層の上方及び下方に各々絶縁膜を介して設けられた第１のゲート電極及び第２のゲート電極と、を備えたダブルゲート型の薄膜トランジスタ構造を有するフォトセンサであることを特徴とする。
According to a fourth aspect of the present invention, in the transistor array according to any one of the first to third aspects, the functional element is an amorphous silicon thin film transistor using the second semiconductor layer.
According to a fifth aspect of the present invention, in the transistor array according to any one of the first to fourth aspects, the functional element includes a source electrode and a drain provided with a channel region formed by the second semiconductor layer interposed therebetween. A photosensor having a double-gate thin film transistor structure comprising: an electrode; and a first gate electrode and a second gate electrode provided above and below the second semiconductor layer with an insulating film interposed therebetween, respectively. It is characterized by being.
請求項６記載の発明は、複数の読取画素が２次元配列された画素アレイを走査して、該画素アレイ上に載置された被写体の画像を読み取る画像処理装置において、少なくとも、前記画素アレイに配列された任意の行の前記読取画素を選択状態に設定するための走査信号を出力する走査駆動手段と、前記走査駆動手段により選択状態に設定された前記読取画素の各々から、前記被写体の画像に係る電気信号を読み出す信号駆動手段と、を備え、前記信号駆動手段は、少なくともポリシリコンからなる第１の半導体層を用いたポリシリコン薄膜トランジスタを含んで構成され、前記走査駆動手段は、少なくとも前記第１の半導体層を用いたポリシリコン薄膜トランジスタを含んで構成され、かつ、少なくともアモルファスシリコンからなる第２の半導体層を用いたアモルファスシリコン薄膜トランジスタを含んで構成され、前記走査信号を各行の前記読取画素に印加するレベルシフト回路部を備え、前記読取画素の各々は、前記第２の半導体層を用いたアモルファスシリコン薄膜トランジスタ構造を有して構成され、少なくとも前記画素アレイ及び前記走査駆動手段、前記信号駆動手段は、単一の絶縁性の基板上に一体的に形成され、かつ、前記第２の半導体層が、前記基板を基準にして前記第１の半導体層よりも上層側に設けられていることを特徴とする。
The invention according to
請求項７記載の発明は、複数の表示画素が２次元配列された画素アレイを備え、該画素アレイに所望の画像情報を表示する画像処理装置において、少なくとも、前記画素アレイに配列された任意の行の前記表示画素を選択状態に設定するための走査信号を出力する走査駆動手段と、前記走査駆動手段により選択状態に設定された前記表示画素の各々に、前記画像情報に係る階調信号を供給する信号駆動手段と、を備え、前記信号駆動手段は、少なくともポリシリコンからなる第１の半導体層を用いたポリシリコン薄膜トランジスタを含んで構成され、前記走査駆動手段は、少なくとも前記第１の半導体層を用いたポリシリコン薄膜トランジスタを含んで構成され、かつ、少なくともアモルファスシリコンからなる第２の半導体層を用いたアモルファスシリコン薄膜トランジスタを含んで構成され、前記走査信号を各行の前記表示画素に印加するレベルシフト回路部を備え、前記表示画素の各々は、前記第２の半導体層を用いたアモルファスシリコン薄膜トランジスタを含んで構成され、少なくとも前記画素アレイ及び前記走査駆動手段、前記信号駆動手段は、単一の絶縁性の基板上に一体的に形成され、かつ、前記第２の半導体層が、前記基板を基準にして前記第１の半導体層よりも上層側に設けられていることを特徴とする。 According to a seventh aspect of the present invention, in an image processing apparatus that includes a pixel array in which a plurality of display pixels are two-dimensionally arranged and displays desired image information on the pixel array, at least any arbitrary pixel arranged in the pixel array A scanning drive unit that outputs a scanning signal for setting the display pixels in a row to a selected state, and a gradation signal related to the image information to each of the display pixels set to a selected state by the scan driving unit. And a signal driving unit for supplying the signal, wherein the signal driving unit includes a polysilicon thin film transistor using at least a first semiconductor layer made of polysilicon, and the scan driving unit includes at least the first semiconductor. It is configured to include a polysilicon thin film transistor using a layer, and a second semiconductor layer consisting of at least an amorphous silicon Ammo The display pixel includes a level shift circuit unit configured to include a fast silicon thin film transistor and applies the scanning signal to the display pixels in each row, and each of the display pixels includes an amorphous silicon thin film transistor using the second semiconductor layer. And at least the pixel array, the scan driving unit, and the signal driving unit are integrally formed on a single insulating substrate, and the second semiconductor layer is based on the substrate. The first semiconductor layer is provided on an upper layer side than the first semiconductor layer.
請求項８記載の発明は、請求項６又は７記載の画像処理装置において、前記ポリシリコン薄膜トランジスタ、及び、前記読取画素又は前記表示画素は、各々複数の導電層を有し、前記読取画素又は前記表示画素の少なくとも何れか１つの前記導電層が、前記ポリシリコン薄膜トランジスタの何れか１つの前記導電層と共通の電極形成層に設けられていることを特徴とする。
請求項９記載の発明は、請求項６乃至８のいずれかに記載の画像処理装置において、前記画像処理装置は、前記画素アレイと、前記走査駆動手段又は前記信号駆動手段と、の間の前記基板上に配線接続領域を有し、該配線接続領域において、少なくとも、前記画素アレイと、前記走査駆動手段又は前記信号駆動手段と、を接続するための複数の接続配線のうち、特定の接続配線を共用した構成を有していることを特徴とする。
According to an eighth aspect of the present invention, in the image processing apparatus according to the sixth or seventh aspect , each of the polysilicon thin film transistor and the read pixel or the display pixel includes a plurality of conductive layers, and the read pixel or the read pixel At least any one of the conductive layers of the display pixel is provided in an electrode formation layer common to any one of the conductive layers of the polysilicon thin film transistor.
According to a ninth aspect of the present invention, in the image processing apparatus according to any one of the sixth to eighth aspects, the image processing apparatus includes the pixel array and the scan driving unit or the signal driving unit. A wiring connection region is provided on the substrate, and in the wiring connection region, a specific connection wiring among a plurality of connection wirings for connecting at least the pixel array and the scan driving unit or the signal driving unit. It has the structure which shared.
請求項１０記載の発明は、請求項６乃至９のいずれかに記載の画像処理装置において、前記走査駆動手段は、少なくとも、各行ごとの前記読取画素又は前記表示画素を選択状態に設定するためのタイミング信号を生成して順次出力するシフトレジスタ回路部と、前記タイミング信号を所定の信号レベルに増幅して前記走査信号として出力する出力回路部と、を備え、前記シフトレジスタ回路部及び前記出力回路部は、前記ポリシリコン薄膜トランジスタを含んで構成されていることを特徴とする。 According to a tenth aspect of the present invention, in the image processing device according to any one of the sixth to ninth aspects, the scan driving unit sets at least the read pixel or the display pixel for each row to a selected state. A shift register circuit unit that generates and sequentially outputs a timing signal; and an output circuit unit that amplifies the timing signal to a predetermined signal level and outputs the amplified signal as the scanning signal. The shift register circuit unit and the output circuit The portion includes the polysilicon thin film transistor.
請求項１１記載の発明は、請求項６乃至９のいずれかに記載の画像処理装置において、前記走査駆動手段は、少なくとも、各行ごとの前記読取画素又は前記表示画素を選択状態に設定するためのタイミング信号を生成して順次出力するシフトレジスタ回路部と、前記タイミング信号を所定の信号レベルに増幅して前記走査信号として出力する出力回路部と、を備え、前記出力回路部は、少なくとも前記レベルシフト回路部を有して構成されていることを特徴とする。 According to an eleventh aspect of the present invention, in the image processing apparatus according to any one of the sixth to ninth aspects, the scanning driving unit sets at least the read pixel or the display pixel for each row to a selected state. A shift register circuit unit that generates and sequentially outputs a timing signal; and an output circuit unit that amplifies the timing signal to a predetermined signal level and outputs the amplified signal as the scanning signal. The output circuit unit includes at least the level It is characterized by having a shift circuit portion.
請求項１２記載の発明は、請求項６、及び、請求項８乃至１１のいずれかに記載の画像処理装置において、前記信号駆動手段は、少なくとも、各列ごとの前記読取画素から前記電気信号を読み出すためのタイミング信号を生成して順次出力するシフトレジスタ回路部と、前記被写体の画像に対応して前記読取画素の各々に蓄積された電荷を、電圧成分として保持する電圧保持部と、各列ごとに並列的に保持された前記電圧成分を、時系列的に配列して読取データ信号として出力する信号変換部と、を備え、前記シフトレジスタ回路部及び前記電圧保持部、前記信号変換部は、前記ポリシリコン薄膜トランジスタを含んで構成されていることを特徴とする。 According to a twelfth aspect of the present invention, in the image processing device according to any one of the sixth and eighth to eleventh aspects, the signal driving unit outputs the electrical signal from at least the read pixel for each column. A shift register circuit unit that generates and sequentially outputs a timing signal for reading, a voltage holding unit that holds the charge accumulated in each of the read pixels corresponding to the image of the subject as a voltage component, and each column Each of the voltage components held in parallel with each other, and a signal conversion unit that outputs the read data signal by arranging in time series, the shift register circuit unit, the voltage holding unit, the signal conversion unit, The polysilicon thin film transistor is included.
請求項１３記載の発明は、請求項６、及び、請求項８乃至１２のいずれかに記載の画像処理装置において、前記読取画素は、前記アモルファスシリコン半導体層により構成されるチャネル領域を挟んで形成されたソース電極及びドレイン電極と、前記チャネル領域の上方及び下方に各々絶縁膜を介して形成された第１のゲート電極及び第２のゲート電極と、前記第１のゲート電極の上方に形成され、前記被写体が載置される検知面と、を有し、前記第１のゲート電極にリセットパルスを印加して前記読取画素を初期化し、前記ソース電極にプリチャージパルスを印加した後、前記第２のゲート電極に読み出しパルスを印加することにより、前記初期化終了から前記読み出しパルスの印加までの電荷蓄積期間に、前記チャネル領域に入射した光の量に応じて蓄積された電荷の量に対応する電圧信号を出力することを特徴とする。 According to a thirteenth aspect of the present invention, in the image processing apparatus according to any one of the sixth and eighth to twelfth aspects, the read pixel is formed across a channel region constituted by the amorphous silicon semiconductor layer. A source electrode and a drain electrode, and a first gate electrode and a second gate electrode formed above and below the channel region via an insulating film, respectively, and above the first gate electrode. A detection surface on which the subject is placed, and applying a reset pulse to the first gate electrode to initialize the read pixel, applying a precharge pulse to the source electrode, By applying a readout pulse to the gate electrode of 2, the light incident on the channel region during the charge accumulation period from the end of initialization to the application of the readout pulse A voltage signal corresponding to the amount of accumulated charge is output according to the amount of.
請求項１４記載の発明は、請求項１３記載の画像処理装置において、前記走査駆動手段は、前記読取画素の前記第１のゲート電極に、前記走査信号として前記リセットパルスを出力する第１の走査駆動手段と、前記読取画素の前記第２のゲート電極に、前記走査信号として前記読み出しパルスを出力する第２の走査駆動手段と、を備え、前記信号駆動手段は、前記読取画素の前記ソース電極に、前記プリチャージパルスを出力するプリチャージ制御部を備えていることを特徴とする。 According to a fourteenth aspect of the present invention, in the image processing apparatus according to the thirteenth aspect , the scanning driving unit outputs the reset pulse as the scanning signal to the first gate electrode of the reading pixel. Driving means; and second scanning driving means for outputting the readout pulse as the scanning signal to the second gate electrode of the reading pixel, wherein the signal driving means includes the source electrode of the reading pixel. And a precharge control section for outputting the precharge pulse .
請求項１５記載の発明は、請求項１４記載の画像処理装置において、前記第１の走査駆動手段は、少なくとも、各行ごとの前記読取画素の前記第１のゲート電極に前記リセットパルスを出力するためのタイミング信号を生成して順次出力するシフトレジスタ回路部と、前記タイミング信号を所定の信号レベルに増幅して前記リセットパルスとして出力する出力回路部と、を備え、前記第２の走査駆動手段は、少なくとも、各行ごとの前記読取画素の前記第２のゲート電極に前記読み出しパルスを出力するためのタイミング信号を生成して順次出力するシフトレジスタ回路部と、前記タイミング信号を所定の信号レベルに増幅して前記読み出しパルスとして出力する出力回路部と、を備え、前記第１の走査駆動手段における前記出力回路部は、少なくとも前記レベルシフト回路部を有して構成されていることを特徴とする。 According to a fifteenth aspect of the present invention, in the image processing apparatus according to the fourteenth aspect , the first scan driving unit outputs the reset pulse to at least the first gate electrode of the read pixel for each row. The second scan driving unit includes: a shift register circuit unit that generates and sequentially outputs the timing signal; and an output circuit unit that amplifies the timing signal to a predetermined signal level and outputs the signal as the reset pulse. A shift register circuit unit that generates and sequentially outputs a timing signal for outputting the read pulse to the second gate electrode of the read pixel for each row, and amplifies the timing signal to a predetermined signal level And an output circuit unit that outputs the readout pulse, and the output circuit unit in the first scan driving unit includes: Even without, characterized in that it is configured to have the level shift circuit.
請求項１６記載の発明は、請求項１５記載の画像処理装置において、前記第１の走査駆動手段の前記レベルシフト回路部は、少なくとも、前記タイミング信号の反転信号であって、第１の電圧振幅を有する第１の入力信号、及び、前記第１の入力信号の反転信号となる第２の入力信号が個別に入力され、前記第１の入力信号の反転信号となる第３の入力信号を生成する入力段のインバータ回路と、前記第１の入力信号に基づく信号電圧、及び、前記第３の入力信号が個別に入力され、前記第１の電圧振幅よりも大きい第２の電圧振幅を有する出力信号を生成する出力段のインバータ回路と、前記第１の入力信号及び前記出力信号の電位差を電圧成分として保持し、前記出力段のインバータ回路に入力される前記信号電圧を昇圧するブートストラップ回路部と、を有し、前記入力段及び前記出力段のインバータ回路、並びに、前記ブートストラップ回路部は、少なくとも、単一のチャネル極性を有する前記アモルファスシリコン薄膜トランジスタを含んで構成されていることを特徴とする。 According to a sixteenth aspect of the present invention, in the image processing apparatus according to the fifteenth aspect , the level shift circuit section of the first scan driving unit is at least an inverted signal of the timing signal, and has a first voltage amplitude. And a second input signal that is an inverted signal of the first input signal are individually input to generate a third input signal that is an inverted signal of the first input signal. An input stage inverter circuit, a signal voltage based on the first input signal, and an output having a second voltage amplitude greater than the first voltage amplitude, and the third input signal are individually input. An output stage inverter circuit that generates a signal, and a bootstrap that holds the potential difference between the first input signal and the output signal as a voltage component and boosts the signal voltage input to the output stage inverter circuit. The inverter circuit of the input stage and the output stage, and the bootstrap circuit part include at least the amorphous silicon thin film transistor having a single channel polarity. It is characterized by that.
すなわち、本発明に係るトランジスタアレイは、ガラス基板等の絶縁性の基板の一面側に、薄膜構造を有する複数のトランジスタが設けられたトランジスタアレイにおいて、少なくとも、該単一の基板上にポリシリコン薄膜トランジスタとアモルファスシリコン薄膜トランジスタ構造を有する機能素子（具体的には、アモルファスシリコン薄膜トランジスタ、又は、アモルファスシリコン薄膜トランジスタ構造を有するフォトセンサ等）とが、混在して一体的に形成され、かつ、アモルファスシリコン薄膜トランジスタ構造を有する機能素子に用いられる第２の半導体層（アモルファスシリコン半導体層）が、上記基板を基準にして、ポリシリコン薄膜トランジスタに用いられる第１の半導体層（ポリシリコン半導体層）よりも上層側に設けられた素子構造を有している。 That is, the transistor array according to the present invention is a transistor array in which a plurality of transistors having a thin film structure are provided on one side of an insulating substrate such as a glass substrate, and at least a polysilicon thin film transistor on the single substrate. And a functional element having an amorphous silicon thin film transistor structure (specifically, an amorphous silicon thin film transistor or a photosensor having an amorphous silicon thin film transistor structure) are integrally formed, and the amorphous silicon thin film transistor structure A second semiconductor layer (amorphous silicon semiconductor layer) used for the functional element is provided on an upper layer side than the first semiconductor layer (polysilicon semiconductor layer) used for the polysilicon thin film transistor with reference to the substrate. It has an element structure.
ここで、上記トランジスタアレイにおいては、ポリシリコン薄膜トランジスタ、及び、機能素子（アモルファスシリコン薄膜トランジスタ）が、各々複数の導電層を有し、これらの導電層のうち、少なくとも何れか１つの導電層（例えば、ゲート電極）が、ポリシリコン薄膜トランジスタと機能素子の双方において、共通の電極形成層に設けられた素子構造を適用できる。また、上記基板上の所定の領域に、接続配線領域を設けて、少なくとも、ポリシリコン薄膜トランジスタ相互、及び、ポリシリコン薄膜トランジスタと機能素子を接続するための複数の接続配線（層間配線）のうち、特定の接続配線を共用した構成を適用することができる。 Here, in the transistor array, each of the polysilicon thin film transistor and the functional element (amorphous silicon thin film transistor) has a plurality of conductive layers, and at least one of the conductive layers (for example, for example, A device structure in which a gate electrode is provided in a common electrode formation layer can be applied to both the polysilicon thin film transistor and the functional device. Further, a connection wiring region is provided in a predetermined region on the substrate, and at least a plurality of connection wirings (interlayer wirings) for connecting the polysilicon thin film transistors and the polysilicon thin film transistors and the functional elements are specified. It is possible to apply a configuration in which the connection wiring is shared.
このような構成によれば、少なくとも、ポリシリコン薄膜トランジスタに用いられる第１の半導体層（ポリシリコン半導体層）を、アモルファスシリコン薄膜トランジスタ構造を有する機能素子に用いられる第２の半導体層（アモルファスシリコン半導体層）よりも下層側（基板側）に配置しているので、比較的高温の成膜条件（第１の温度条件）を必要とするポリシリコン半導体層を形成する工程の後に、比較的低温の成膜条件（第２の温度条件）を必要とするアモルファスシリコン半導体層を形成する工程を施すように、製造プロセスを設定することができる。 According to such a configuration, at least a first semiconductor layer (polysilicon semiconductor layer) used for a polysilicon thin film transistor is used as a second semiconductor layer (amorphous silicon semiconductor layer) used for a functional element having an amorphous silicon thin film transistor structure. ) On the lower layer side (substrate side) than the step), after the step of forming a polysilicon semiconductor layer that requires a relatively high temperature film formation condition (first temperature condition), a relatively low temperature formation is performed. The manufacturing process can be set so as to perform a step of forming an amorphous silicon semiconductor layer that requires film conditions (second temperature conditions).
したがって、アモルファスシリコン半導体層の成膜後に、比較的高い温度環境に晒されることにより、アモルファスシリコン半導体層が脱水素化する現象を防止して、十分な素子特性（電子移動度）を良好に維持することができるので、下層側に形成されるポリシリコン薄膜トランジスタ、及び、上層側に形成される機能素子（アモルファスシリコン薄膜トランジスタ構造）の双方の素子特性を良好に保持することができる。 Therefore, after the amorphous silicon semiconductor layer is deposited, it is exposed to a relatively high temperature environment, thereby preventing the amorphous silicon semiconductor layer from dehydrogenating and maintaining sufficient element characteristics (electron mobility). Therefore, the element characteristics of both the polysilicon thin film transistor formed on the lower layer side and the functional element (amorphous silicon thin film transistor structure) formed on the upper layer side can be satisfactorily maintained.
また、ポリシリコン半導体層の形成工程後に、その上層にアモルファスシリコン半導体層を形成するため、基板上に形成されたアモルファスシリコン膜の全面を結晶化させて、ポリシリコン半導体層を形成するようにしてよく、従来技術にあるように、特定の領域を選択的に結晶化するような工程が不要となり、製造工程を簡易化して、製造コストを低減させることができる。 In addition, after forming the polysilicon semiconductor layer, in order to form an amorphous silicon semiconductor layer thereon, the entire surface of the amorphous silicon film formed on the substrate is crystallized to form the polysilicon semiconductor layer. Well, as in the prior art, a process for selectively crystallizing a specific region is not necessary, and the manufacturing process can be simplified and the manufacturing cost can be reduced.
さらに、ポリシリコン半導体層の上層側にアモルファスシリコン半導体層が設けられ、ポリシリコン薄膜トランジスタとアモルファスシリコン薄膜トランジスタとが、異なる層に分離して形成されるため、ポリシリコン薄膜トランジスタとアモルファスシリコン薄膜トランジスタとを十分接近させて配置することができ、画素アレイに近接してドライバ回路を配置することができるので、トランジスタアレイの面積を小さくすることができて、装置規模を小型化することができる。 Furthermore, an amorphous silicon semiconductor layer is provided on the upper side of the polysilicon semiconductor layer, and the polysilicon thin film transistor and the amorphous silicon thin film transistor are separately formed in different layers, so that the polysilicon thin film transistor and the amorphous silicon thin film transistor are sufficiently close to each other. Since the driver circuit can be arranged close to the pixel array, the area of the transistor array can be reduced and the device scale can be reduced.
また、少なくとも、ポリシリコン薄膜トランジスタと機能素子の一部の導電層（例えば、ポリシリコン薄膜トランジスタのゲート電極と、アモルファスシリコン薄膜トランジスタのゲート電極又はフォトセンサのボトムゲート電極）を、同一の電極形成層（共有するレイヤ）とする構成を適用することができるので、これらの導電層を同一の工程で同時に形成することができ、製造プロセスの短縮及び製造コストの削減を図ることもできる。 Further, at least a polysilicon thin film transistor and a part of a conductive layer of a functional element (for example, a gate electrode of a polysilicon thin film transistor and a gate electrode of an amorphous silicon thin film transistor or a bottom gate electrode of a photosensor) are formed on the same electrode formation layer (shared The conductive layer can be formed at the same time in the same process, and the manufacturing process can be shortened and the manufacturing cost can be reduced.
なお、本発明に係るトランジスタアレイに設けられる、アモルファスシリコン薄膜トランジスタ構造を有する機能素子としては、例えば、アモルファスシリコン薄膜トランジスタであってもよいし、アモルファスシリコン半導体層（チャネル領域）の上方及び下方に第１のゲート電極（トップゲート電極）及び第２のゲート電極（ボトムゲート電極）を備えたダブルゲート型の薄膜トランジスタ構造を有するフォトセンサ（ダブルゲート型フォトセンサ）であってもよい。 The functional element having an amorphous silicon thin film transistor structure provided in the transistor array according to the present invention may be, for example, an amorphous silicon thin film transistor, or the first above and below the amorphous silicon semiconductor layer (channel region). It may be a photosensor having a double gate type thin film transistor structure (double gate type photosensor) having a gate electrode (top gate electrode) and a second gate electrode (bottom gate electrode).
ここで、前者においては、ポリシリコン薄膜トランジスタとアモルファスシリコン薄膜トランジスタとが混在する機能回路（例えば、ドライバ回路）を構成することができるので、例えば、内部回路にポリシリコン薄膜トランジスタを適用し、出力部にアモルファスシリコン薄膜トランジスタを適用することにより、内部回路における信号処理を比較的迅速に実行することができるとともに、出力部における耐圧特性を比較的高くした回路を実現することができる。 Here, in the former, since a functional circuit (for example, a driver circuit) in which a polysilicon thin film transistor and an amorphous silicon thin film transistor are mixed can be configured, for example, a polysilicon thin film transistor is applied to an internal circuit and an output portion is amorphous. By applying the silicon thin film transistor, signal processing in the internal circuit can be executed relatively quickly, and a circuit with relatively high breakdown voltage characteristics in the output section can be realized.
また、後者においては、該フォトセンサを２次元配列した画素アレイと、該画素アレイに隣接する周辺領域に、ポリシリコン薄膜トランジスタのみ、もしくは、ポリシリコン薄膜トランジスタ及びアモルファスシリコン薄膜トランジスタからなるドライバ回路と、を単一の基板上に一体的に形成することができるので、装置（トランジスタアレイ）を薄型化することができるとともに、画素アレイに近接してドライバ回路を配置することができるので、装置規模を小型化することができる。 In the latter case, a pixel array in which the photosensors are two-dimensionally arranged and a driver circuit composed of only a polysilicon thin film transistor or a polysilicon thin film transistor and an amorphous silicon thin film transistor are provided in a peripheral region adjacent to the pixel array. Since it can be formed integrally on a single substrate, the device (transistor array) can be made thin, and the driver circuit can be arranged close to the pixel array, thus reducing the size of the device. can do.
そして、本発明に係る画像処理装置においては、上述したような素子構造を有するトランジスタアレイを、画素アレイを備えた画像読取装置又は画像表示装置等に適用することにより、画素アレイ及び周辺回路（各ドライバ回路）を単一の基板上に一体的に形成することができるとともに、画素アレイに近接して周辺回路を配置することができるので、装置規模を小型薄型化することができ、例えば、指紋読取装置のように、フォトセンサアレイ（画素アレイ）上の検知面に直接被写体が載置される場合に、被写体を検知面に密着させることを容易として、当該画像を良好に読み取ることができる。 In the image processing apparatus according to the present invention, a transistor array having an element structure as described above, by applying to the image reading apparatus or an image display device or the like having a pixel array, the pixel array and the peripheral circuit (the Driver circuit) can be integrally formed on a single substrate, and peripheral circuits can be arranged close to the pixel array, so that the device scale can be reduced in size and thickness. When a subject is placed directly on a detection surface on a photosensor array (pixel array) like a reading device, the subject can be easily brought into close contact with the detection surface, and the image can be read satisfactorily.
ここで、画像処理装置として画像読取装置に着目した場合、画素アレイを構成する読取画素として、いわゆる、ダブルゲート型の薄膜トランジスタ構造を有するフォトセンサ（ダブルゲート型フォトセンサ）のように、アモルファスシリコン薄膜トランジスタ構造を有するフォトセンサを適用することができ、また、該画素アレイ（フォトセンサアレイ）の周辺回路として、少なくともポリシリコン薄膜トランジスタを含んで構成されるドライバ回路（走査駆動手段、信号駆動手段）を適用することができる。そして、これらのフォトセンサ及びドライバ回路に用いられるアモルファスシリコン薄膜トランジスタ及びポリシリコン薄膜トランジスタは、上述したトランジスタアレイと同様に、ガラス基板等の単一の基板上に一体的に形成され、かつ、アモルファスシリコン半導体層（第２の半導体層）が、ポリシリコン半導体層（第１の半導体層）よりも上層側に設けられた構成を有している。 Here, when attention is paid to an image reading apparatus as an image processing apparatus, amorphous silicon thin film transistors such as a photosensor having a so-called double gate type thin film transistor structure (double gate type photosensor) are used as reading pixels constituting a pixel array. A photosensor having a structure can be applied, and a driver circuit (scanning drive means, signal drive means) including at least a polysilicon thin film transistor is applied as a peripheral circuit of the pixel array (photosensor array). can do. The amorphous silicon thin film transistor and the polysilicon thin film transistor used in these photosensors and driver circuits are formed integrally on a single substrate such as a glass substrate, as in the above-described transistor array, and the amorphous silicon semiconductor. The layer (second semiconductor layer) has a configuration provided on the upper layer side than the polysilicon semiconductor layer (first semiconductor layer).
特に、フォトセンサとして、上述したダブルゲート型フォトセンサを適用した場合においては、ドライバ回路として、チャネル領域を形成するアモルファスシリコン半導体層の上方に設けられた第１のゲート電極（トップゲート電極）に走査信号（リセットパルス）を印加するための第１の走査駆動手段（トップゲートドライバ）と、上記アモルファスシリコン半導体層の下方に設けられた第２のゲート電極（ボトムゲート電極）に走査信号（少なくとも、読み出しパルス）を印加するための第２の走査駆動手段（ボトムゲートドライバ）と、を個別に備えた構成を有し、さらに、各走査駆動手段は、各々シフトレジスタ回路部と出力回路部とを備えて、これらがいずれも、ポリシリコン薄膜トランジスタを含む構成、あるいは、上記シフトレジスタ回路部と出力回路部に加えて、第１の走査駆動手段が、少なくとも、走査信号（リセットパルス）を第１のゲート電極（トップゲート電極）に印加するアモルファスシリコン薄膜トランジスタを含んで構成されるレベルシフト回路部を備えた構成を適用することができる。 In particular, when the above-described double-gate photosensor is applied as a photosensor, a driver circuit is applied to a first gate electrode (top gate electrode) provided above an amorphous silicon semiconductor layer that forms a channel region. A first scanning drive means (top gate driver) for applying a scanning signal (reset pulse) and a scanning signal (at least at a second gate electrode (bottom gate electrode)) provided below the amorphous silicon semiconductor layer. And a second scan driving means (bottom gate driver) for applying the read pulse), and each scan driving means includes a shift register circuit portion, an output circuit portion, Each of which includes a polysilicon thin film transistor, or the above shift In addition to the jitter circuit portion and the output circuit portion, the first scanning drive means includes at least an amorphous silicon thin film transistor that applies a scanning signal (reset pulse) to the first gate electrode (top gate electrode). A configuration including a level shift circuit portion can be applied.
ここで、第１の走査駆動手段がアモルファスシリコン薄膜トランジスタを含んで構成されたレベルシフト回路部を備えた構成を有する場合においては、アモルファスシリコン薄膜トランジスタが比較的高い耐圧特性を有していることにより、ポリシリコン薄膜トランジスタを用いたシフトレジスタ回路部及び出力回路部（出力バッファ部）において、信号生成動作を比較的迅速に実行することができるとともに、比較的大きな電圧振幅を有する走査信号を、上記レベルシフト回路部により素子の耐圧破壊等を生じることなく良好に生成することができ、フォトセンサ（読取画素）を良好に駆動させることができる。 Here, in the case where the first scanning driving means has a configuration including a level shift circuit unit configured to include an amorphous silicon thin film transistor, the amorphous silicon thin film transistor has a relatively high breakdown voltage characteristic. In the shift register circuit portion and the output circuit portion (output buffer portion) using the polysilicon thin film transistor, the signal generation operation can be executed relatively quickly, and the scanning signal having a relatively large voltage amplitude is level-shifted. The circuit portion can be generated satisfactorily without causing breakdown of the breakdown voltage of the element, and the photosensor (reading pixel) can be driven well.
以下、本発明に係るトランジスタアレイ及び画像処理装置について、実施の形態を示して詳しく説明する。
＜第１の実施形態＞
まず、本発明に係るトランジスタアレイについて説明する。
（素子構造）
図１は、本発明に係るトランジスタアレイの素子構造の第１の実施形態を示す概略断面図である。ここで、図１では、説明の簡略化のため、ポリシリコン半導体層及びアモルファスシリコン半導体層を用いた電界効果型トランジスタ（薄膜トランジスタ）を各々１乃至数個のみ図示し、また、これら相互を接続する配線層や、装置外部と接続するための引き出し配線等については図示を省略した。
Hereinafter, a transistor array and an image processing apparatus according to the present invention will be described in detail with reference to embodiments.
<First Embodiment>
First, a description will be given to a transistor array according to the present invention.
(Element structure)
FIG. 1 is a schematic cross-sectional view showing a first embodiment of an element structure of a transistor array according to the present invention. Here, in FIG. 1, for simplification of description, only one to several field effect transistors (thin film transistors) each using a polysilicon semiconductor layer and an amorphous silicon semiconductor layer are shown and connected to each other. The wiring layer and lead wiring for connecting to the outside of the device are not shown.
本実施形態に係るトランジスタアレイの素子構造は、図１に示すように、例えば、単一の絶縁性の基板ＳＵＢの一面側の所定の領域に、アモルファスシリコンからなる半導体層（アモルファスシリコン半導体層；第２の半導体層）を用いたｎチャネル型の電界効果型トランジスタ（アモルファスシリコン薄膜トランジスタ；機能素子）ＦＥＴｘと、低温ポリシリコンからなる半導体層（ポリシリコン半導体層；第１の半導体層）を用いたｐチャネル型及びｎチャネル型の電界効果型トランジスタ（低温ポリシリコン薄膜トランジスタ）ＦＥＴｐ及びＦＥＴｎと、を混在させて一体的に形成した構成を有している。 As shown in FIG. 1, the element structure of the transistor array according to the present embodiment is, for example, a semiconductor layer (amorphous silicon semiconductor layer; made of amorphous silicon) in a predetermined region on one surface side of a single insulating substrate SUB. An n-channel field effect transistor (amorphous silicon thin film transistor; functional element) FETx using a second semiconductor layer) and a semiconductor layer (polysilicon semiconductor layer; first semiconductor layer) made of low-temperature polysilicon were used. The p-channel and n-channel field effect transistors (low-temperature polysilicon thin film transistors) FETp and FETn are mixed and integrally formed.
具体的には、ｐチャネル型の電界効果型トランジスタＦＥＴｐは、図１に示すように、例えば、基板ＳＵＢの一面側の表面に形成された窒化シリコン膜（ＳｉＮ）等の絶縁膜３１及び酸化シリコン膜（ＳｉＯ２）等の絶縁膜３２上に、低温ポリシリコンからなり、チャネル領域を形成するｐ型の半導体層２１ｐと、該半導体層２１ｐの両端に形成されたｐ＋シリコンからなる不純物層（オーミックコンタクト層）２２ｐと、半導体層２１ｐの上方（図面上方）に絶縁膜（ゲート絶縁膜）３３を介して形成され、例えば、クロム、クロム合金、アルミ、アルミ合金等から選択された導電性材料からなるゲート電極Ｇｐと、該ゲート電極Ｇｐ上に積層された絶縁層３４及び上記絶縁膜３３に形成されたコンタクトホールを介して、各不純物層２２ｐに接続され、例えば、クロム、クロム合金、アルミ、アルミ合金等から選択された導電性材料からなる電極層（ソース電極及びドレイン電極）２４ｐと、を有して構成されている。
Specifically, as shown in FIG. 1, the p-channel type field effect transistor FETp includes, for example, an insulating film 31 such as a silicon nitride film (SiN) formed on one surface side of the substrate SUB, and silicon oxide. On an insulating
また、ｎチャネル型の電界効果型トランジスタＦＥＴｎは、図１に示すように、例えば、基板ＳＵＢの一面側の表面に形成された上記絶縁膜３１及び３２上に、低温ポリシリコンからなり、ｎ型のチャネル領域を形成する半導体層２１ｎと、該半導体層２１ｎの両端に形成されたｎ−シリコンからなる不純物層２３ｎ、さらにその両端（外側）に形成されたｎ＋シリコンからなる不純物層（オーミックコンタクト層）２２ｎと、半導体層２１ｎの上方に上記と同一の絶縁膜（ゲート絶縁膜）３３を介して形成され、例えば、クロム、クロム合金、アルミ、アルミ合金等から選択された導電性材料からなるゲート電極Ｇｎと、該ゲート電極Ｇｎ上に積層された上記と同一の絶縁層３４及び絶縁膜３３に形成されたコンタクトホールを介して、各不純物層２２ｎに接続され、例えば、クロム、クロム合金、アルミ、アルミ合金等から選択された導電性材料からなる電極層（ソース電極及びドレイン電極）２４ｎと、を有して構成されている。
In addition, as shown in FIG. 1, the n-channel field effect transistor FETn is made of low-temperature polysilicon on the insulating
一方、電界効果型トランジスタＦＥＴｘは、図１に示すように、例えば、上記基板ＳＵＢの一面側に積層形成された上記電界効果型トランジスタＦＥＴｐ及びＦＥＴｎに設けられた電極層（ソース電極、ドレイン電極）２４ｐ、２４ｎを被覆するように形成された絶縁膜（窒化シリコン膜）３５上に形成され、例えば、クロム、クロム合金、アルミ、アルミ合金等から選択された導電性材料からなるゲート電極Ｇｘと、該ゲート電極Ｇｘの上方に絶縁膜３６を介して形成され、アモルファスシリコンからなり、チャネル領域を形成する半導体層（アモルファスシリコン半導体層）１１と、該半導体層１１の上方に、例えば、窒化シリコン膜により形成されたブロック絶縁膜（ストッパ膜）１４と、半導体層１１上のブロック絶縁膜１４の両端に形成されたｎ＋シリコンからなる不純物層（オーミックコンタクト層）１７、１８と、該不純物層１７、１８上に形成され、例えば、クロム、クロム合金、アルミ、アルミ合金等から選択された導電性材料からなるソース電極１２及びドレイン電極１３と、該半導体層１１及びブロック絶縁膜１４、ソース電極１２、ドレイン電極１３を含む絶縁膜３６上に積層された絶縁層（保護絶縁層）３７と、を有して構成されている。
On the other hand, as shown in FIG. 1, the field effect transistor FETx has, for example, electrode layers (source electrode, drain electrode) provided on the field effect transistors FETp and FETn stacked on one side of the substrate SUB. A gate electrode Gx formed on an insulating film (silicon nitride film) 35 formed so as to cover 24p and 24n, and made of a conductive material selected from, for example, chromium, chromium alloy, aluminum, aluminum alloy, and the like; A semiconductor layer (amorphous silicon semiconductor layer) 11 made of amorphous silicon and forming a channel region is formed above the gate electrode Gx via an insulating
すなわち、本素子構造においては、図１に示すように、電界効果型トランジスタＦＥＴｘは、電界効果型トランジスタＦＥＴｐ、ＦＥＴｎに対して、相互に電極形成層（レイヤ）を共有することなく、各々独立して形成され、かつ、電界効果型トランジスタＦＥＴｘが、基板ＳＵＢを基準にして、電界効果型トランジスタＦＥＴｐ、ＦＥＴｎよりも上層側に形成された構成を有している。これは、換言すると、少なくとも、ｐチャネル型及びｎチャネル型の電界効果型トランジスタＦＥＴｐ、ＦＥＴｎに適用される、低温ポリシリコンからなる半導体層（チャネル領域）２１ｐ、２１ｎが、電界効果型トランジスタＦＥＴｘに適用される、アモルファスシリコンからなる半導体層（チャネル領域）１１に対して、下層側（基板ＳＵＢ側）に設けられた構成を有していることを意味している。 That is, in this element structure, as shown in FIG. 1, the field effect transistor FETx is independent of the field effect transistors FETp and FETn without sharing an electrode formation layer (layer) with each other. The field effect transistor FETx is formed on the upper layer side of the field effect transistors FETp and FETn with reference to the substrate SUB. In other words, at least semiconductor layers (channel regions) 21p and 21n made of low-temperature polysilicon applied to the p-channel and n-channel field effect transistors FETp and FETn are formed into the field effect transistor FETx. This means that the semiconductor layer (channel region) 11 made of amorphous silicon to be applied has a configuration provided on the lower layer side (substrate SUB side).
（製造方法）
次いで、上述したような素子構造を有するトランジスタアレイの製造方法について、図面を参照して説明する。
図２、図３、図４は、本実施形態に係る素子構造を有するトランジスタアレイの製造方法を示すプロセス断面図である。なお、以下の説明において、「第１の工程」乃至「第１１の工程」の表記は、説明の都合上、便宜的に用いたものであって、その間に任意の付加工程があってもよく、また、置換可能な他の工程に変更してもよいものであって、実際の製造プロセスに直接関連付けられたものではない。
(Production method)
Next, a method for manufacturing a transistor array having the element structure as described above will be described with reference to the drawings.
2, 3, and 4 are process cross-sectional views illustrating a method for manufacturing a transistor array having an element structure according to the present embodiment. In the following description, the notations “first step” to “11th step” are used for convenience of description, and any additional steps may be provided between them. In addition, it may be changed to another process that can be replaced, and is not directly related to an actual manufacturing process.
まず、第１の工程においては、図２（ａ）に示すように、ガラス基板等の透明な絶縁性の基板ＳＵＢの一面側全域に、例えば、プラズマＣＶＤ法等の成膜法を用いて、窒化シリコンからなる絶縁膜（窒化シリコン膜）３１、酸化シリコンからなる絶縁膜（酸化シリコン膜）３２、アモルファスシリコン膜２１ａを順次積層形成する。ここで、アモルファスシリコン膜２１ａ（第２の半導体層）を形成する工程は、概ね３００℃程度を最高温度とする温度条件（第２の温度条件）で実行される。 First, in the first step, as shown in FIG. 2A, for example, a film forming method such as a plasma CVD method is used on the entire surface of one surface of a transparent insulating substrate SUB such as a glass substrate. An insulating film (silicon nitride film) 31 made of silicon nitride, an insulating film (silicon oxide film) 32 made of silicon oxide, and an amorphous silicon film 21a are sequentially stacked. Here, the step of forming the amorphous silicon film 21a (second semiconductor layer) is performed under a temperature condition (second temperature condition) having a maximum temperature of approximately 300 ° C.
次いで、第２の工程においては、図２（ｂ）に示すように、アモルファスシリコン膜２１ａに対してアニール処理を施して脱水素化処理を行い、その後、エキシマレーザー等を用いた結晶化処理により、脱水素化アモルファスシリコン膜をポリシリコン化（多結晶化）してポリシリコン膜（第１の半導体層）２１ｂを形成する。ここで、アモルファスシリコンをポリシリコン化してポリシリコン膜を形成する工程は、概ね６００℃程度を最高温度とする温度条件（第１の温度条件）で実行される。 Next, in the second step, as shown in FIG. 2B, the amorphous silicon film 21a is subjected to an annealing process to perform a dehydrogenation process, and thereafter, by a crystallization process using an excimer laser or the like. Then, the dehydrogenated amorphous silicon film is polysiliconized (polycrystallized) to form a polysilicon film (first semiconductor layer) 21b. Here, the step of forming the polysilicon film by converting amorphous silicon into polysilicon is performed under a temperature condition (first temperature condition) having a maximum temperature of approximately 600 ° C.
次いで、第３の工程においては、図２（ｃ）に示すように、図示を省略したフォトリソマスク（フォトリソグラフィ技術を用いて、所定のパターンに対応してエッチング形成されたレジストマスク）を介して、例えば、ホウ素（Ｂ）イオン等のｐ型不純物イオンをポリシリコン膜２１ｂにドーピングし、電界効果型トランジスタＦＥＴｐのチャネル領域となる半導体層（ポリシリコン膜２１ｂ）の両端に隣接する領域にｐ＋シリコン層２２ｐａを形成する。 Next, in the third step, as shown in FIG. 2C, a photolithographic mask (resist mask formed by etching corresponding to a predetermined pattern using photolithography technology) is omitted. For example, the polysilicon film 21b is doped with p-type impurity ions such as boron (B) ions, and p + is applied to regions adjacent to both ends of the semiconductor layer (polysilicon film 21b) to be the channel region of the field effect transistor FETp. A silicon layer 22pa is formed.
同様に、図示を省略したフォトリソマスクを介して、例えば、リン（Ｐ）イオン等のｎ型不純物イオンをポリシリコン膜２１ｂにドーピングし、電界効果型トランジスタＦＥＴｎのチャネル領域となる半導体層（ポリシリコン膜２１ｂ）の両端に隣接する領域にｎ−シリコン層２３ｎａを、また、該ｎ−シリコン層２３ｎａの両端に隣接する領域にｎ＋シリコン層２２ｎａを形成する。
ここで、この第３の工程において形成されるｐ＋シリコン層２２ｐａ、ｎ−シリコン層２３ｎａ及びｎ＋シリコン層２２ｎａの形成順序は特に制約されるものではなく、任意の順序を設定して形成するものであってもよい。
Similarly, a polysilicon layer 21b is doped with, for example, n-type impurity ions such as phosphorus (P) ions through a photolithographic mask (not shown) to form a semiconductor layer (polysilicon) that becomes a channel region of the field effect transistor FETn. An n − silicon layer 23na is formed in a region adjacent to both ends of the film 21b), and an n + silicon layer 22na is formed in a region adjacent to both ends of the n − silicon layer 23na.
Here, the formation order of the p + silicon layer 22pa, the n − silicon layer 23na, and the n + silicon layer 22na formed in the third step is not particularly limited, and is formed by setting an arbitrary order. It may be a thing.
次いで、第４の工程においては、図２（ｄ）に示すように、図示を省略したフォトリソマスクを用いて、電界効果型トランジスタＦＥＴｐの形成領域、すなわち、上記第３の工程において形成された半導体層２１ｐ及びｐ＋シリコン層２２ｐａ（ｐ＋シリコンからなる不純物層２２ｐ；オーミックコンタクト層）、並びに、電界効果型トランジスタＦＥＴｎの形成領域、すなわち、半導体層２１ｎ及びｎ−シリコン層２３ｎａ（ｎ−シリコンからなる不純物層２３ｎ）、ｎ＋シリコン層２２ｎａ（ｎ＋シリコンからなる不純物層２２ｎ；オーミックコンタクト層）のみを残すようにポリシリコン膜２１ｂをパターニング（エッチング）する。
Next, in the fourth step, as shown in FIG. 2D, a field effect transistor FETp formation region, that is, the semiconductor formed in the third step, using a photolithographic mask not shown.
次いで、第５の工程においては、図３（ａ）に示すように、少なくとも上記半導体層２１ｐ及び不純物層２２ｐ、並びに、半導体層２１ｎ及び不純物層２３ｎ、不純物層２２ｎを含む領域上に、例えば、プラズマＣＶＤ法等を用いて、酸化シリコンからなる絶縁膜（ゲート絶縁膜）３３を形成した後、さらに、スパッタリング法や蒸着法等の成膜法を用いて、例えば、アルミニウム合金やクロム合金等の金属膜を積層形成し、その後、図示を省略したフォトリソマスクを用いて、該金属膜を所定の電極形状にパターニングすることにより、電界効果型トランジスタＦＥＴｐ、ＦＥＴｎのゲート電極Ｇｐ、Ｇｎを同一工程で同時に形成する。
Next, in the fifth step, as shown in FIG. 3A, for example, on the region including at least the
次いで、第６の工程においては、図３（ｂ）に示すように、少なくとも上記ゲート電極Ｇｐ、Ｇｎを含む領域上に、例えば、プラズマＣＶＤ法等を用いて、窒化シリコンからなる絶縁膜３４を形成した後、図示を省略したフォトリソマスクを用いて、少なくとも、該絶縁膜３４の上面から絶縁層３４、３３を貫通して、電界効果型トランジスタＦＥＴｐのｐ＋シリコンからなる不純物層２２ｐ及び電界効果型トランジスタＦＥＴｎのｎ＋シリコンからなる不純物層２２ｎに至るコンタクトホール（ソースコンタクトホール及びドレインコンタクトホール）ＣＨＬｐ、ＣＨＬｎを形成する。
Next, in a sixth step, as shown in FIG. 3B, an insulating
次いで、第７の工程においては、図３（ｃ）に示すように、例えば、スパッタリング法等を用いて、アルミニウム合金やクロム合金等の金属膜を、上記コンタクトホールＣＨＬｐ、ＣＨＬｎの内部に埋め込むとともに、絶縁膜３４上に積層形成した後、図示を省略したフォトリソマスクを用いて、該金属膜を所定の電極形状にパターニングすることにより、電界効果型トランジスタＦＥＴｐ、ＦＥＴｎのソース電極及びドレイン電極となる電極配線２４ｐ、２４ｎを形成する。
これにより、少なくとも図面左方の領域に、複数の電界効果型トランジスタ（低温ポリシリコン薄膜トランジスタ）ＦＥＴｐ、ＦＥＴｎからなる機能回路が形成される。
Next, in the seventh step, as shown in FIG. 3C, a metal film such as an aluminum alloy or a chromium alloy is embedded in the contact holes CHLp and CHLn by using, for example, a sputtering method. Then, after laminating on the insulating
As a result, a functional circuit composed of a plurality of field effect transistors (low-temperature polysilicon thin film transistors) FETp and FETn is formed at least in the region on the left side of the drawing.
次いで、第８の工程においては、図３（ｄ）に示すように、例えば、プラズマＣＶＤ法等を用いて、基板ＳＵＢの一面側全域に上記電極配線２４ｐ、２４ｎを被覆するように、窒化シリコンからなる絶縁膜３５を形成した後、さらに、スパッタリング法又は蒸着法等を用いて、例えば、アルミニウム合金やクロム合金等の金属膜を積層形成し、その後、図示を省略したフォトリソマスクを用いて、該金属膜を所定の電極形状にパターニングすることにより、電界効果型トランジスタＦＥＴｘの形成領域にゲート電極Ｇｘを形成する。
Next, in the eighth step, as shown in FIG. 3D, for example, by using a plasma CVD method or the like, silicon nitride is applied so as to cover the electrode wirings 24p and 24n over the entire area of one surface of the substrate SUB. After forming the insulating
次いで、第９の工程においては、図４（ａ）に示すように、例えば、プラズマＣＶＤ法等を用いて、少なくとも上記ゲート電極Ｇｘを含む領域上に、窒化シリコンからなる絶縁膜（ゲート絶縁膜）３６を形成した後、さらに、アモルファスシリコン膜（第２の半導体層）１１ａ、窒化シリコンからなる絶縁膜を順次積層形成し、その後、図示を省略したフォトリソマスクを用いて、該窒化シリコンからなる絶縁膜をパターニングして、ボトムゲート電極ＢＧｘ及びゲート電極Ｇｘの形成領域に対応するアモルファスシリコン膜１１ａ上にブロック絶縁膜（ストッパ膜）１４を形成する。なお、アモルファスシリコン膜１１ａは、上述した第１の工程と同様に、概ね３００℃程度の温度条件（第２の温度条件）で形成される。 Next, in the ninth step, as shown in FIG. 4A, for example, an insulating film (gate insulating film) made of silicon nitride is formed on at least the region including the gate electrode Gx by using a plasma CVD method or the like. ) 36 is formed, and then an amorphous silicon film (second semiconductor layer) 11a and an insulating film made of silicon nitride are sequentially stacked, and thereafter made of the silicon nitride using a photolithography mask not shown. The insulating film is patterned to form a block insulating film (stopper film) 14 on the amorphous silicon film 11a corresponding to the formation region of the bottom gate electrode BGx and the gate electrode Gx. Note that the amorphous silicon film 11a is formed under a temperature condition of about 300 ° C. (second temperature condition) as in the first step described above.
ここで、ブロック絶縁膜１４は、アモルファスシリコン膜１１ａからなるチャネル領域（後述する半導体層１１）を後工程におけるダメージから保護するためのものであり、このブロック絶縁膜１４とアモルファスシリコン膜１１ａ（半導体層１１）との界面状態が、電界効果型トランジスタＦＥＴｘの素子特性に大きな影響を与えるため、アモルファスシリコン膜１１ａとブロック層１４は、真空中で連続的に成膜することにより、界面が汚染されないようにすることが望ましい。
Here, the
次いで、第１０の工程においては、図４（ｂ）に示すように、アモルファスシリコン膜１１ａ及びブロック絶縁膜１４を含む領域上に、例えば、プラズマＣＶＤ法等を用いて、アモルファスシリコン膜を形成し、例えば、リンイオン（Ｐ）等のｎ型不純物イオンを該アモルファスシリコン膜にドーピングして、ｎ＋シリコンからなる不純物層を形成した後、電界効果型トランジスタＦＥＴｘの形成領域（概ね、上述したゲート電極Ｇｘの形成領域）に対応するように、図示を省略したフォトリソマスクを用いて、不純物層及びアモルファスシリコン膜１１ａをパターニングして、電界効果型トランジスタＦＥＴｘの形成領域に半導体層１１、及び、該半導体層１１上のブロック絶縁膜１４の両端に、オーミックコンタクト層としてのｎ＋シリコンからなる不純物層１７、１８を形成する。
Next, in the tenth step, as shown in FIG. 4B, an amorphous silicon film is formed on the region including the amorphous silicon film 11a and the
この不純物層１７、１８は、各々、後述するソース電極１２及びドレイン電極１３と、半導体層１１との電気的接続（オーミック接続）を良好にし、逆電界におけるリーク電流を防止する目的で形成される。なお、不純物層１７、１８を形成するためのアモルファスシリコン膜も、上述した第１の工程と同様に、概ね３００℃程度の温度条件で形成される。
The impurity layers 17 and 18 are formed for the purpose of improving the electrical connection (ohmic connection) between the
次いで、第１１の工程においては、図４（ｃ）に示すように、スパッタリング法又は蒸着法等を用いて、少なくとも上記不純物層１７、１８を含む領域上に、例えば、アルミニウム合金やクロム合金等の金属膜を積層形成し、その後、図示を省略したフォトリソマスクを用いて、該金属膜を所定の電極形状にパターニングすることにより、少なくとも上記不純物層１７、１８上に積層して延在するソース電極１２及びドレイン電極１３を形成する。
Next, in the eleventh step, as shown in FIG. 4C, for example, an aluminum alloy or a chromium alloy is formed on the region including at least the impurity layers 17 and 18 by using a sputtering method or a vapor deposition method. Then, the metal film is patterned into a predetermined electrode shape by using a photolithographic mask (not shown), and then the source is stacked and extended on at least the impurity layers 17 and 18.
これにより、少なくとも図面右方の領域に、電界効果型トランジスタ（アモルファスシリコン薄膜トランジスタ）ＦＥＴｘからなる機能回路が形成される。
その後、基板ＳＵＢの一面側全域に、少なくとも、プラズマＣＶＤ法等を用いて、窒化シリコンからなる絶縁膜３７を積層形成することにより、図１に示したような素子構造を有するトランジスタアレイが完成する。
As a result, a functional circuit composed of a field effect transistor (amorphous silicon thin film transistor) FETx is formed at least in the region on the right side of the drawing.
Thereafter, an insulating
このような素子構造及び製造方法を有するトランジスタアレイによれば、単一の絶縁性基板ＳＵＢ上に、低温ポリシリコン半導体層を用いた電界効果型トランジスタＦＥＴｐ、ＦＥＴｎと、アモルファスシリコン半導体層を用いた電界効果型トランジスタＦＥＴｘを混在させて、薄膜構造で一体的に形成することができるので、小型で薄型化が可能なトランジスタアレイを実現することができる。 According to the transistor array having such an element structure and manufacturing method, field effect transistors FETp and FETn using a low-temperature polysilicon semiconductor layer and an amorphous silicon semiconductor layer are used on a single insulating substrate SUB. Since field effect transistors FETx can be mixed and formed integrally with a thin film structure, it is possible to realize a small and thin transistor array.
また、本実施形態に係るトランジスタアレイの素子構造及び製造方法によれば、少なくとも、電界効果型トランジスタＦＥＴｐ、ＦＥＴｎに用いられる低温ポリシリコン半導体層（半導体層２１ｐ及びｐ＋シリコンからなる不純物層２２ｐ、並びに、半導体層２１ｎ及びｎ−シリコンからなる不純物層２３ｎ、ｎ＋シリコンからなる不純物層２２ｎ）を、電界効果型トランジスタＦＥＴｘを構成するアモルファスシリコン半導体層（半導体層１１）よりも下層に配置し、上述した一連の製造プロセスにおいて、低温ポリシリコン半導体層を形成する工程（上記第２及び第３の工程）の後に、アモルファスシリコン半導体層を形成する工程（上記第９及び第１０の工程）を適用しているので、電界効果型トランジスタＦＥＴｐ、ＦＥＴｎ及び電界効果型トランジスタＦＥＴｘの各素子特性を良好に維持することができる。
Further, according to the element structure and the manufacturing method of the transistor array according to the present embodiment, at least the low-temperature polysilicon semiconductor layer (
すなわち、例えば、第９及び第１０の工程に示したような成膜時の温度条件が比較的低い（概ね３００℃程度）アモルファスシリコン半導体層を形成する工程の後に、第２及び第３の工程に示したような成膜時の温度条件が比較的高い（概ね６００℃程度）低温ポリシリコン半導体層を形成する工程を実行した場合には、既に形成されたアモルファスシリコン半導体層において脱水素化が進行するため、電界効果型トランジスタＦＥＴｘにおいて充分な電子移動度を実現することができなくなり、素子特性が劣化する現象が生じる可能性がある。 That is, for example, after the step of forming an amorphous silicon semiconductor layer having a relatively low temperature condition (about 300 ° C.) as shown in the ninth and tenth steps, the second and third steps are performed. When the step of forming a low-temperature polysilicon semiconductor layer having a relatively high temperature condition (about 600 ° C.) as shown in FIG. 5 is performed, dehydrogenation is already caused in the already formed amorphous silicon semiconductor layer. Therefore, there is a possibility that a sufficient electron mobility cannot be realized in the field effect transistor FETx, and a phenomenon in which element characteristics are deteriorated may occur.
そこで、本実施形態においては、比較的高温の温度条件を必要とする低温ポリシリコン半導体層を先の工程で形成した後に、比較的低温で成膜が可能なアモルファスシリコン半導体層を後の工程で形成することにより、低温ポリシリコン半導体層を用いた電界効果型トランジスタの素子特性を良好に保持しつつ、アモルファスシリコン半導体層を用いた電界効果型トランジスタの素子特性も良好に保持することができるので、動作特性に優れたトランジスタアレイを実現することができる。 Therefore, in this embodiment, after forming a low-temperature polysilicon semiconductor layer that requires a relatively high temperature condition in the previous step, an amorphous silicon semiconductor layer that can be formed at a relatively low temperature is formed in the subsequent step. By forming, it is possible to maintain the element characteristics of the field effect transistor using the amorphous silicon semiconductor layer while maintaining the element characteristics of the field effect transistor using the low-temperature polysilicon semiconductor layer. Thus, a transistor array having excellent operating characteristics can be realized.
また、本実施形態における製造方法においては、第２の工程におけるポリシリコン半導体層の形成工程において、基板上に形成されたアモルファスシリコン膜の全面を結晶化させて、ポリシリコン半導体層を形成するようにしてよく、従来技術にあるような特定の領域のみを選択的に結晶化するような工程が不要であるため、製造工程を簡易化することができ、製造装置を簡易化することができて、製造コストを低減させることができる。 Further, in the manufacturing method according to the present embodiment, the polysilicon semiconductor layer is formed by crystallizing the entire surface of the amorphous silicon film formed on the substrate in the polysilicon semiconductor layer forming step in the second step. The process for selectively crystallizing only a specific region as in the prior art is unnecessary, so that the manufacturing process can be simplified and the manufacturing apparatus can be simplified. Manufacturing cost can be reduced.
また、ポリシリコン半導体層の上層側にアモルファスシリコン半導体層が形成され、ポリシリコン薄膜トランジスタとアモルファスシリコン薄膜トランジスタとが異なる層に分離して形成されるため、ポリシリコン薄膜トランジスタとアモルファスシリコン薄膜トランジスタとを十分接近させて配置することができ、それ故、画素アレイに近接してドライバ回路を配置することができるため、トランジスタアレイの面積を小さくすることができて、装置規模を小型化することができる。 In addition, an amorphous silicon semiconductor layer is formed on the upper side of the polysilicon semiconductor layer, and the polysilicon thin film transistor and the amorphous silicon thin film transistor are separately formed in different layers. Therefore, the driver circuit can be arranged close to the pixel array, so that the area of the transistor array can be reduced and the device scale can be reduced.
さらに、本実施形態に係るトランジスタアレイを、後述するようにドライバ回路に適用して、該ドライバ回路の出力回路部（レベルシフト回路部）をアモルファスシリコン半導体層を用いた電界効果型トランジスタ（電界効果型トランジスタＦＥＴｘ）により構成し、また、該ドライバ回路の他の内部回路部をポリシリコン半導体層を用いた電界効果型トランジスタ（電界効果型トランジスタＦＥＴｐ、ＦＥＴｎ）により構成することにより、内部回路部においては、電界効果型トランジスタ（ポリシリコン薄膜トランジスタ）のオン電流が比較的大きく、電子移動度が比較的大きいので、信号生成等の回路動作を比較的迅速に実行することができ、一方、出力回路部においては、比較的高い耐圧特性を有するアモルファスシリコン薄膜トランジスタを有して構成されているので、比較的大きな電圧振幅を有する信号を良好に生成することができる。 Further, the transistor array according to the present embodiment is applied to a driver circuit as described later, and the output circuit portion (level shift circuit portion) of the driver circuit is a field effect transistor (field effect transistor) using an amorphous silicon semiconductor layer. In the internal circuit section, the other internal circuit section of the driver circuit is formed of a field effect transistor (field effect transistor FETp, FETn) using a polysilicon semiconductor layer. In the field effect transistor (polysilicon thin film transistor), the on-current is relatively large and the electron mobility is relatively large, so that circuit operations such as signal generation can be performed relatively quickly, while the output circuit section In amorphous silicon thin film transistors with relatively high breakdown voltage characteristics Which is configured with a register, it is possible to satisfactorily generate a signal having a relatively large voltage swings.
＜第２の実施形態＞
次いで、本発明に係るトランジスタアレイの第２の実施形態について、図面を参照して説明する。
（素子構造）
図５は、本発明に係るトランジスタアレイの素子構造の第２の実施形態を示す概略断面図である。ここで、上述した第１の実施形態（図１参照）と同等の構成については、同一又は同等の符号を付してその説明を簡略化又は省略する。なお、図５においても、説明の簡略化のため、ポリシリコン半導体層及びアモルファスシリコン半導体層を用いた電界効果型トランジスタを各々１乃至数個のみ図示し、また、これら相互を接続する配線層や、装置外部と接続するための引き出し配線等については図示を省略した。
<Second Embodiment>
Next, a second embodiment of a transistor array according to the present invention will be described with reference to the drawings.
(Element structure)
FIG. 5 is a schematic sectional view showing a second embodiment of the element structure of the transistor array according to the present invention. Here, about the structure equivalent to 1st Embodiment mentioned above (refer FIG. 1), the same or equivalent code | symbol is attached | subjected and the description is simplified or abbreviate | omitted. In FIG. 5, for simplification of explanation, only one or several field effect transistors each using a polysilicon semiconductor layer and an amorphous silicon semiconductor layer are shown. The drawing wirings for connection with the outside of the apparatus are not shown.
上述した第１の実施形態に係る素子構造及びその製造方法においては、電界効果型トランジスタＦＥＴｐ、ＦＥＴｎと電界効果型トランジスタＦＥＴｘが、電極形成層（レイヤ）を共有することなく、下層側（基板側）に電界効果型トランジスタＦＥＴｐ、ＦＥＴｎが、その上層側に電界効果型トランジスタＦＥＴｘが、各々独立して形成された構成について説明したが、本実施形態においては、電界効果型トランジスタＦＥＴｐ、ＦＥＴｎ及び電界効果型トランジスタＦＥＴｘの一部の導電層（ゲート電極）を同一の電極形成層（共有するレイヤ）に設けた構成を有している。 In the element structure and the manufacturing method thereof according to the first embodiment described above, the field effect transistors FETp, FETn and the field effect transistor FETx do not share the electrode formation layer (layer), and the lower layer side (substrate side) ), The field effect transistors FETp and FETn and the field effect transistor FETx are independently formed on the upper layer side. In the present embodiment, the field effect transistors FETp and FETn and the electric field A part of the conductive layer (gate electrode) of the effect transistor FETx is provided in the same electrode forming layer (shared layer).
具体的には、電界効果型トランジスタＦＥＴｐ、ＦＥＴｎは、図５に示すように、各々、基板ＳＵＢの一面側の表面に形成された窒化シリコン膜４１及び酸化シリコン膜４２（各々、上述した絶縁膜３１及び３２に相当する）上に、低温ポリシリコンからなる半導体層（チャネル領域）２１ｐ、２１ｎと、該半導体層２１ｐの両端に形成されたｐ＋シリコンからなる不純物層２２ｐと、半導体層２１ｎの両端に形成されたｎ−シリコンからなる不純物層２３ｎ、ｎ＋シリコンからなる不純物層２２ｎと、各半導体層２１ｐ、２１ｎの上方に絶縁膜４３（ゲート絶縁膜；上述した絶縁膜３３に相当する）を介して形成されたゲート電極Ｇｐ、Ｇｎと、該ゲート電極Ｇｐ、Ｇｎ上に積層された絶縁層４４、４５及び上記絶縁膜４３を貫通して形成されたコンタクトホールを介して、各不純物層２２ｐ、２２ｎに接続された電極層（ソース電極及びドレイン電極）２４ｐ、２４ｎと、該電極層２４ｐ、２４ｎ上に積層された絶縁層（保護絶縁膜）４６と、を有して構成されている。
Specifically, as shown in FIG. 5, each of the field effect transistors FETp and FETn includes a silicon nitride film 41 and a silicon oxide film 42 (each of the insulating films described above) formed on the surface on the one surface side of the substrate SUB. 31 and 32), semiconductor layers (channel regions) 21p and 21n made of low-temperature polysilicon, impurity layers 22p made of p + silicon formed at both ends of the
また、電界効果型トランジスタＦＥＴｘは、図５に示すように、基板ＳＵＢの一面側の表面に積層形成された上記窒化シリコン膜４１及び酸化シリコン膜４２、絶縁膜４３上に形成されたゲート電極Ｇｘと、該ゲート電極Ｇｘの上方に上記と同一の絶縁膜（ゲート絶縁膜）４４を介して形成され、アモルファスシリコンからなる半導体層（チャネル領域）１１と、該半導体層１１上に形成されたブロック絶縁膜（ストッパ膜）１４と、半導体層１１上のブロック絶縁膜１４の両端に形成された不純物層１７、１８と、該不純物層１７、１８上に形成されたソース電極１２及びドレイン電極１３と、半導体層１１及びブロック絶縁膜１４、ソース電極１２、ドレイン電極１３の上方に積層された上記と同一の絶縁層４５、４６と、を有して構成されている。
In addition, as shown in FIG. 5, the field effect transistor FETx includes a gate electrode Gx formed on the silicon nitride film 41, the
すなわち、本素子構造においては、図５に示すように、上述した第１の実施形態と同様に、少なくとも、電界効果型トランジスタＦＥＴｘに適用される、アモルファスシリコンからなる半導体層（チャネル領域）１１が、ｐチャネル型及びｎチャネル型の電界効果型トランジスタＦＥＴｐ、ＦＥＴｎに適用される、低温ポリシリコンからなる半導体層（チャネル領域）２１ｐ、２１ｎよりも上層側に形成された構成を有し、かつ、電界効果型トランジスタＦＥＴｘを構成するゲート電極Ｇｘが、電界効果型トランジスタＦＥＴｐ、ＦＥＴｎを構成するゲート電極Ｇｐ、Ｇｎと電極形成層（レイヤ）を共有して形成された構成を有している。 That is, in this element structure, as shown in FIG. 5, at least the semiconductor layer (channel region) 11 made of amorphous silicon, which is applied to the field effect transistor FETx, is applied as in the first embodiment. A semiconductor layer (channel region) 21p, 21n made of low-temperature polysilicon, which is applied to the p-channel and n-channel field effect transistors FETp, FETn, and The gate electrode Gx constituting the field effect transistor FETx has a configuration in which the gate electrodes Gp and Gn constituting the field effect transistors FETp and FETn and the electrode forming layer (layer) are shared.
（製造方法）
次いで、上述したような素子構造を有するトランジスタアレイの製造方法について、図面を参照して説明する。
図６、図７は、本実施形態に係る素子構造を有するトランジスタアレイの製造方法を示すプロセス断面図である。なお、上述した第１の製造方法と同等の工程については、その説明を簡略化又は省略する。また、以下の説明において、「第１の工程」乃至「第１０の工程」の表記は、説明の都合上、便宜的に用いたものであって、その間に任意の付加工程があってもよく、また、置換可能な他の工程と変更してもよいものであって、実際の製造プロセスに関連付けられたものではない。
(Production method)
Next, a method for manufacturing a transistor array having the element structure as described above will be described with reference to the drawings.
6 and 7 are process cross-sectional views illustrating a method for manufacturing a transistor array having an element structure according to this embodiment. In addition, about the process equivalent to the 1st manufacturing method mentioned above, the description is simplified or abbreviate | omitted. In the following description, the notations “first step” to “tenth step” are used for convenience of explanation, and any additional steps may be provided between them. In addition, it may be changed with other steps that can be replaced, and is not related to an actual manufacturing process.
まず、上述した第１の実施形態において、第１乃至第４の工程（図２（ａ）〜（ｄ））に示したように、透明な絶縁性の基板ＳＵＢの一面側全域に、絶縁膜（窒化シリコン膜）４１、絶縁膜（酸化シリコン膜）４２、アモルファスシリコン膜２１ａを順次積層形成し、その後、アモルファスシリコン膜２１ａをポリシリコン化したポリシリコン膜２１ｂの所定の領域に不純物イオンをドーピングして、電界効果型トランジスタＦＥＴｐ及びＦＥＴｎを構成する半導体層２１ｐ、２１ｎの各両端領域にｐ＋シリコン層２２ｐａ、ｎ−シリコン層２３ｎａ及びｎ＋シリコン層２２ｎａを形成する。
そして、電界効果型トランジスタＦＥＴｐ、ＦＥＴｎの各々の形成領域に対応する半導体層２１ｐ及びｐ＋シリコンからなる不純物層２２ｐ、並びに、半導体層２１ｎ及びｎ−シリコンからなる不純物層２３ｎ、ｎ＋シリコンからなる不純物層２２ｎのみを残すようにパターニング（エッチング）する。
First, in the first embodiment described above, as shown in the first to fourth steps (FIGS. 2A to 2D), an insulating film is formed over the entire area of one surface of the transparent insulating substrate SUB. A (silicon nitride film) 41, an insulating film (silicon oxide film) 42, and an amorphous silicon film 21a are sequentially stacked, and then impurity ions are doped into a predetermined region of the polysilicon film 21b obtained by polysiliconizing the amorphous silicon film 21a. Then, the p + silicon layer 22pa, the n − silicon layer 23na, and the n + silicon layer 22na are formed in both end regions of the semiconductor layers 21p and 21n constituting the field effect transistors FETp and FETn.
Then, the
次いで、第５の工程においては、図６（ａ）に示すように、少なくとも上記半導体層２１ｐ及び不純物層２２ｐ、並びに、半導体層２１ｎ及び不純物層２３ｎ、２２ｎを含む領域上に、例えば、プラズマＣＶＤ法等を用いて、酸化シリコンからなる絶縁膜（ゲート絶縁膜）４３を形成した後、さらに、スパッタリング法又は蒸着法等を用いて、例えば、アルミニウム合金やクロム合金等の金属膜を積層形成し、その後、図示を省略したフォトリソマスクを用いて、該金属膜を所定の電極形状にパターニングすることにより、電界効果型トランジスタＦＥＴｐ、ＦＥＴｎのゲート電極Ｇｐ、Ｇｎ、及び、電界効果型トランジスタＦＥＴｘのゲート電極Ｇｘを同一工程で同時に形成する。
Next, in the fifth step, as shown in FIG. 6A, for example, plasma CVD is performed on the region including at least the
次いで、第６の工程においては、図６（ｂ）に示すように、少なくとも上記ゲート電極Ｇｐ、Ｇｎ、Ｇｘを含む領域上に、例えば、プラズマＣＶＤ法等を用いて、窒化シリコンからなる絶縁膜（ゲート絶縁膜）４４、アモルファスシリコン膜１１ａを順次積層形成した後、ゲート電極Ｇｘの形成領域に対応するアモルファスシリコン膜１１ａ上にブロック絶縁膜（ストッパ膜）１４を形成する。 Next, in the sixth step, as shown in FIG. 6B, an insulating film made of silicon nitride is formed on at least the region including the gate electrodes Gp, Gn, Gx by using, for example, a plasma CVD method or the like. (Gate insulating film) 44 and amorphous silicon film 11a are sequentially stacked, and then a block insulating film (stopper film) 14 is formed on the amorphous silicon film 11a corresponding to the formation region of the gate electrode Gx.
次いで、第７の工程においては、図６（ｃ）に示すように、少なくともアモルファスシリコン膜１１ａ及びブロック絶縁膜１４を含む領域上に、例えば、プラズマＣＶＤ法等を用いて、アモルファスシリコン膜を形成し、該アモルファスシリコン膜にｎ型不純物イオンをドーピングして、ｎ＋シリコンからなる不純物層を形成した後、電界効果型トランジスタＦＥＴｘの形成領域（概ね、上述したゲート電極Ｇｘの形成領域）に対応するように、不純物層及びアモルファスシリコン膜１１ａをパターニングして、半導体層１１及びｎ＋シリコンからなる不純物層１７、１８を形成する。
Next, in the seventh step, as shown in FIG. 6C, an amorphous silicon film is formed on the region including at least the amorphous silicon film 11a and the
次いで、第８の工程においては、図６（ｄ）に示すように、少なくとも不純物層１７、１８上に金属膜を積層形成した後、該金属膜を所定の電極形状にパターニングして、電界効果型トランジスタＦＥＴｘのソース電極５２及びドレイン電極５３を形成し、基板ＳＵＢの一面側全域に絶縁膜４５を積層形成する。
これにより、少なくとも図面右方の領域に、電界効果型トランジスタ（アモルファスシリコン薄膜トランジスタ）ＦＥＴｘからなる機能回路が形成される。
Next, in the eighth step, as shown in FIG. 6 (d), after a metal film is stacked on at least the impurity layers 17 and 18, the metal film is patterned into a predetermined electrode shape to obtain a field effect. A
As a result, a functional circuit composed of a field effect transistor (amorphous silicon thin film transistor) FETx is formed at least in the region on the right side of the drawing.
次いで、第９の工程においては、図７（ａ）に示すように、少なくとも、該絶縁膜４５の上面から各絶縁層４５、４４、４３を貫通して、電界効果型トランジスタＦＥＴｐ及びＦＥＴｎの不純物層２２ｐ及び２２ｎに至るコンタクトホール（ソースコンタクトホール及びドレインコンタクトホール）ＣＨＬｐ、ＣＨＬｎを形成する。
次いで、第１０の工程においては、図７（ｂ）に示すように、スパッタリング法等を用いて、例えば、アルミニウム合金やクロム合金等の金属膜をコンタクトホールＣＨＬｐ、ＣＨＬｎの内部に埋め込むとともに、絶縁膜４５上に積層形成した後、該金属膜を所定の電極形状にパターニングすることにより、電界効果型トランジスタＦＥＴｐ、ＦＥＴｎのソース電極及びドレイン電極となる電極配線２４ｐ、２４ｎを形成する。
Next, in the ninth step, as shown in FIG. 7A, the impurities of the field effect transistors FETp and FETn penetrate at least the insulating
Next, in the tenth step, as shown in FIG. 7B, by using a sputtering method or the like, for example, a metal film such as an aluminum alloy or a chromium alloy is embedded in the contact holes CHLp and CHLn and insulated. After being stacked on the
これにより、少なくとも図面左方の領域に、複数の電界効果型トランジスタ（低温ポリシリコン薄膜トランジスタ）ＦＥＴｐ、ＦＥＴｎからなる機能回路が形成される。
その後、基板ＳＵＢの一面側全域に、少なくとも絶縁膜（保護絶縁膜）４６を積層形成することにより、図５に示したような素子構造を有するトランジスタアレイが完成する。
したがって、このような素子構造及び製造方法を有する画像読取装置によれば、上述した第１の実施形態と同様に、単一の絶縁性基板ＳＵＢ上に、低温ポリシリコン半導体層を用いた電界効果型トランジスタＦＥＴｐ、ＦＥＴｎと、アモルファスシリコン半導体層を用いた電界効果型トランジスタＦＥＴｘを混在させて、薄膜構造で一体的に形成することができるので、小型で薄型化が可能なトランジスタアレイを実現することができる。
As a result, a functional circuit composed of a plurality of field effect transistors (low-temperature polysilicon thin film transistors) FETp and FETn is formed at least in the region on the left side of the drawing.
Thereafter, at least an insulating film (protective insulating film) 46 is laminated over the entire area of one surface of the substrate SUB, thereby completing a transistor array having an element structure as shown in FIG.
Therefore, according to the image reading apparatus having such an element structure and manufacturing method, the field effect using the low-temperature polysilicon semiconductor layer on the single insulating substrate SUB as in the first embodiment described above. Type transistor FETp, FETn and field effect transistor FETx using an amorphous silicon semiconductor layer can be mixed and formed integrally with a thin film structure, so that a small and thin transistor array can be realized. Can do.
また、電界効果型トランジスタＦＥＴｐ、ＦＥＴｎに用いられる低温ポリシリコン半導体層を、電界効果型トランジスタＦＥＴｘを構成するアモルファスシリコン半導体層よりも下層に配置し、上述した一連の製造プロセスにおいて、低温ポリシリコン半導体層を形成した後に、アモルファスシリコン半導体層を形成する工程を適用しているので、電界効果型トランジスタＦＥＴｐ、ＦＥＴｎ及び電界効果型トランジスタＦＥＴｘの各素子特性を良好に維持することができる。 Further, the low-temperature polysilicon semiconductor layer used for the field effect transistors FETp and FETn is disposed below the amorphous silicon semiconductor layer constituting the field effect transistor FETx, and the low-temperature polysilicon semiconductor in the above-described series of manufacturing processes. Since the step of forming the amorphous silicon semiconductor layer is applied after forming the layer, each element characteristic of the field effect transistors FETp and FETn and the field effect transistor FETx can be maintained well.
さらに、本実施形態特有の効果として、少なくとも、電界効果型トランジスタＦＥＴｐ、ＦＥＴｎと、電界効果型トランジスタＦＥＴｘの一部の導電層（ゲート電極Ｇｐ、Ｇｎとゲート電極Ｇｘ）を、同一の電極形成層（共有するレイヤ）に設けた構成を適用しているので、これらの導電層を同一の工程で（工程を共有して）同時に形成することができ、製造プロセスの短縮と製造コストの削減を図ることもできる。 Further, as an effect peculiar to the present embodiment, at least the field effect transistors FETp and FETn and a part of the conductive layers (gate electrodes Gp and Gn and the gate electrode Gx) of the field effect transistor FETx are arranged in the same electrode formation layer. Since the configuration provided in the (shared layer) is applied, these conductive layers can be simultaneously formed in the same process (shared process), thereby shortening the manufacturing process and the manufacturing cost. You can also
＜第３の実施形態＞
次いで、本発明に係るトランジスタアレイの第３の実施形態について、図面を参照して簡単に説明する。
（素子構造）
図８は、本発明に係るトランジスタアレイの素子構造の第３の実施形態を示す概略断面図である。ここで、上述した第１の実施形態（図１参照）と同等の構成については、同一又は同等の符号を付してその説明を簡略化又は省略する。なお、図８においても、説明の簡略化のため、ポリシリコン半導体層を用いた電界効果型トランジスタ及びフォトセンサを各々１乃至数個のみ図示し、また、これら相互を接続する配線層や、装置外部と接続するための引き出し配線等については図示を省略した。
<Third Embodiment>
Next, a third embodiment of the transistor array according to the present invention will be briefly described with reference to the drawings.
(Element structure)
FIG. 8 is a schematic sectional view showing a third embodiment of the element structure of the transistor array according to the present invention. Here, about the structure equivalent to 1st Embodiment mentioned above (refer FIG. 1), the same or equivalent code | symbol is attached | subjected and the description is simplified or abbreviate | omitted. In FIG. 8, for simplification of explanation, only one or several field effect transistors and photosensors each using a polysilicon semiconductor layer are shown, and a wiring layer and a device for connecting them are also shown. The drawing wiring for connecting to the outside is not shown.
上述した第１の実施形態に係る素子構造及びその製造方法においては、電界効果型トランジスタＦＥＴｐ、ＦＥＴｎと電界効果型トランジスタＦＥＴｘが、電極形成層（レイヤ）を共有することなく、単一の基板ＳＵＢ上に混在して形成された構成について説明したが、本実施形態においては、上記電界効果型トランジスタＦＥＴｘに替えて、アモルファスシリコン半導体層を用いた複数のフォトセンサ（機能素子、読取画素）が、電界効果型トランジスタＦＥＴｐ、ＦＥＴｎと電極形成層（レイヤ）を共有することなく、単一の基板ＳＵＢ上に一体的に形成された構成を有している。
ここで、本実施形態に適用可能な界効果型トランジスタＦＥＴｐ、ＦＥＴｎは、図８に示すように、上述した第１の実施形態に示したトランジスタアレイ（図１参照）と同等の素子構造を有しているので、具体的な説明を省略する。
In the element structure and the manufacturing method thereof according to the first embodiment described above, the field effect transistors FETp and FETn and the field effect transistor FETx do not share an electrode formation layer (layer), but a single substrate SUB. In the present embodiment, a plurality of photosensors (functional elements, read pixels) using an amorphous silicon semiconductor layer are used instead of the field effect transistor FETx. The field effect transistors FETp and FETn are configured to be integrally formed on a single substrate SUB without sharing an electrode formation layer (layer).
Here, field effect transistors FETp and FETn applicable to this embodiment have an element structure equivalent to that of the transistor array (see FIG. 1) shown in the first embodiment described above, as shown in FIG. Therefore, a specific description is omitted.
本実施形態に係るトランジスタアレイに適用可能なフォトセンサＰＳは、図８に示すように、例えば、基板ＳＵＢの一面側の表面に積層形成された、上記ｐチャネル型電界効果型トランジスタＦＥＴｐ及びｎチャネル型電界効果型トランジスタＦＥＴｎに設けられた電極層２４ｐ、２４ｎを被覆するように形成された窒化シリコン膜３５上に形成され、例えば、クロム、クロム合金、アルミ、アルミ合金等から選択された導電性材料からなり、可視光に対して不透明なボトムゲート電極（第２のゲート電極）ＢＧｘと、該ボトムゲート電極ＢＧｘの上方に上記と同一の絶縁膜（下部ゲート絶縁膜）３６を介して形成され、アモルファスシリコンからなり、チャネル領域を形成する半導体層５１と、該半導体層５１の上方（図面上方）に、例えば、窒化シリコン膜により形成されたブロック絶縁膜（ストッパ膜）５４と、半導体層５１上のブロック絶縁膜１４の両端に形成されたｎ＋シリコンからなる不純物層（オーミックコンタクト層）５７、５８と、該不純物層５７、５８上に形成され、例えば、クロム、クロム合金、アルミ、アルミ合金等から選択された導電性材料からなり、可視光に対して不透明なソース電極５２及びドレイン電極５３と、半導体層５１及びブロック絶縁膜５４の上方に上記と同一の絶縁膜（上部ゲート絶縁膜）３７を介して形成され、例えば、酸化スズ膜やＩＴＯ膜（インジウム−スズ酸化膜）等の透明電極層からなり、可視光に対して透過性を示すトップゲート電極（第１のゲート電極）ＴＧｘと、該トップゲート電極ＴＧｘを含む絶縁膜３７上に積層された絶縁層（絶縁保護膜）３８と、を有して構成されている。
ここで、本実施形態においては、上述した絶縁膜（絶縁層）３１〜３８が、各々窒化シリコン膜や酸化シリコン膜等の透光性を有する透明な絶縁膜により形成されている。
As shown in FIG. 8, the photosensor PS applicable to the transistor array according to the present embodiment includes, for example, the p-channel field effect transistor FETp and the n-channel that are stacked on the surface on the one surface side of the substrate SUB. Formed on the
Here, in the present embodiment, the above-described insulating films (insulating layers) 31 to 38 are each formed of a transparent insulating film having translucency such as a silicon nitride film or a silicon oxide film.
このように、本実施形態に係るフォトセンサＰＳは、概略、上述した第１の実施形態に示した、アモルファスシリコン半導体層を用いた電界効果型トランジスタＦＥＴｘの素子構造に対して、アモルファスシリコン半導体層の上方に、絶縁膜（トップゲート絶縁膜）を介してトップゲート電極ＴＧｘを付加した構成を有している。すなわち、本実施形態に係るフォトセンサＰＳは、励起光（ここでは、可視光）の入射により電子−正孔対が生成される、共通のアモルファスシリコンからなる半導体層（チャネル領域）５１に対して、上方及び下方に、個別のゲート電極（トップゲート電極ＴＧｘ、ボトムゲート電極ＢＧｘ）が設けられた、いわゆる、ダブルゲート型の薄膜トランジスタ構造を有している。 As described above, the photosensor PS according to the present embodiment generally includes an amorphous silicon semiconductor layer compared to the element structure of the field effect transistor FETx using the amorphous silicon semiconductor layer described in the first embodiment. The top gate electrode TGx is added via an insulating film (top gate insulating film). That is, the photosensor PS according to the present embodiment is used for a semiconductor layer (channel region) 51 made of common amorphous silicon, in which electron-hole pairs are generated by the incidence of excitation light (here, visible light). , A so-called double gate type thin film transistor structure in which individual gate electrodes (top gate electrode TGx, bottom gate electrode BGx) are provided above and below.
ここで、フォトセンサＰＳは、上述した第１の実施形態と同様に、少なくとも、フォトセンサＰＳに適用される、アモルファスシリコンからなる半導体層５１が、ｐチャネル型及びｎチャネル型の電界効果型トランジスタＦＥＴｐ、ＦＥＴｎに適用される、低温ポリシリコンからなる半導体層２１ｐ、２１ｎよりも上層側に形成された構成を有し、かつ、フォトセンサＰＳと、電界効果型トランジスタＦＥＴｐ、ＦＥＴｎが、相互に電極形成層（レイヤ）を共有することなく、各々独立して形成された構成を有している。
Here, in the photosensor PS, at least the semiconductor layer 51 made of amorphous silicon, which is applied to the photosensor PS, is a p-channel type and an n-channel type field effect transistor as in the first embodiment. The
（製造方法）
次いで、上述したような素子構造を有するトランジスタアレイの製造方法について、図面を参照して説明する。
図９は、本実施形態に係る素子構造を有するトランジスタアレイの製造方法を示すプロセス断面図である。なお、上述したように、本素子構造に係るフォトセンサＰＳは、上述した第１の実施形態に示した電界効果型トランジスタＦＥＴｘの素子構造と略同等であるので、該電界効果型トランジスタＦＥＴｘにおけるゲート電極Ｇｘからソース電極１２及びドライバ電極１３の形成までの各工程と同等の工程を適用した製造方法を示し、その説明を簡略化又は省略する。また、以下の説明においても、「第１の工程」乃至「第１０の工程」の表記は、説明の都合上、便宜的に用いたものであって、実際の製造プロセスに関連付けられたものではない。
(Production method)
Next, a method for manufacturing a transistor array having the element structure as described above will be described with reference to the drawings.
FIG. 9 is a process cross-sectional view illustrating a method for manufacturing a transistor array having an element structure according to the present embodiment. Note that, as described above, the photosensor PS according to this element structure is substantially the same as the element structure of the field effect transistor FETx described in the first embodiment, and therefore the gate of the field effect transistor FETx. A manufacturing method to which processes equivalent to the processes from the electrode Gx to the formation of the
まず、上述した第１の実施形態において、第１乃至第７の工程（図２（ａ）〜（ｄ）及び図３（ａ）〜（ｃ））に示した製造方法と同様に、基板ＳＵＢの一面側全域に積層形成された絶縁膜３１、３２上であって、図面左方の領域に、ポリシリコン半導体層を用いた複数の電界効果型トランジスタ（低温ポリシリコン薄膜トランジスタ）ＦＥＴｐ、ＦＥＴｎを形成する。
First, in the first embodiment described above, the substrate SUB is similar to the manufacturing method shown in the first to seventh steps (FIGS. 2A to 2D and FIGS. 3A to 3C). A plurality of field effect transistors (low-temperature polysilicon thin film transistors) FETp and FETn using a polysilicon semiconductor layer are formed on the insulating
次いで、第８の工程においては、図９（ａ）に示すように、基板ＳＵＢの一面側全域に電極配線２４ｐ、２４ｎを被覆するように絶縁膜３５を形成した後、アルミニウム合金やクロム合金等の、遮光性を有する金属膜を積層形成し、該金属膜を所定の電極形状にパターニングすることにより、各フォトセンサＰＳの形成領域にボトムゲート電極ＢＧｘを形成する。
Next, in the eighth step, as shown in FIG. 9A, after forming the insulating
次いで、第９の工程においては、図９（ｂ）に示すように、上述した第１の実施形態に示した第９乃至第１０の工程と同様に、ボトムゲート電極ＢＧｘ上に、絶縁膜（下部ゲート絶縁膜）３６を介して半導体層５１（上述した半導体層１１に相当する）及びブロック絶縁膜５４（上述したブロック絶縁膜１４に相当する）、オーミックコンタクト層としての不純物層５７、５８（上述した不純物層１７、１８に相当する）を所定の形状で形成し、さらに、該不純物層５７、５８上に延在するようにソース電極５２及びドレイン電極５３（上述したソース電極１２及びドレイン電極１３に相当する）を積層形成する。ここで、半導体層５１を形成するためのアモルファスシリコン膜５１ａの成膜工程は、上述した第１の製造方法と同様に、概ね３００℃程度の温度条件で形成される。
Next, in the ninth step, as shown in FIG. 9B, as in the ninth to tenth steps shown in the first embodiment, an insulating film (on the bottom gate electrode BGx is formed). The semiconductor layer 51 (corresponding to the semiconductor layer 11 described above) and the block insulating film 54 (corresponding to the
次いで、第１０の工程においては、図９（ｃ）に示すように、基板ＳＵＢの一面側全域に、絶縁膜（上部ゲート絶縁膜）３７を積層形成し、さらに、蒸着法等を用いて、酸化スズ膜やＩＴＯ膜等の透明電極層を形成した後、図示を省略したフォトリソマスクを用いて、上記半導体層（チャネル領域）５１に対応するようにパターニングして、トップゲート電極ＴＧｘを形成する。 Next, in the tenth step, as shown in FIG. 9C, an insulating film (upper gate insulating film) 37 is laminated over the entire area of one surface of the substrate SUB, and further, using an evaporation method or the like, After forming a transparent electrode layer such as a tin oxide film or an ITO film, a top gate electrode TGx is formed by patterning so as to correspond to the semiconductor layer (channel region) 51 using a photolithographic mask (not shown). .
これにより、少なくとも図面右方の領域に、いわゆる、ダブルゲート型の薄膜トランジスタ（アモルファスシリコン薄膜トランジスタ）構造を有する複数のフォトセンサＰＳが形成される。
その後、基板ＳＵＢの一面側全域に、プラズマＣＶＤ法等を用いて、窒化シリコンからなる絶縁膜（保護絶縁膜）３８を積層形成することにより、図８に示したような素子構造を有するトランジスタアレイが完成する。
As a result, a plurality of photosensors PS having a so-called double gate type thin film transistor (amorphous silicon thin film transistor) structure is formed at least in the region on the right side of the drawing.
Thereafter, an insulating film (protective insulating film) 38 made of silicon nitride is laminated over the entire surface of the one surface side of the substrate SUB by using a plasma CVD method or the like, so that the transistor array having the element structure as shown in FIG. Is completed.
したがって、このような素子構造及び製造方法を有するトランジスタアレイによれば、上述した第１の実施形態と同様に、単一の絶縁性基板ＳＵＢ上に、低温ポリシリコン半導体層を用いた電界効果型トランジスタＦＥＴｐ、ＦＥＴｎと、アモルファスシリコン半導体層を用いたフォトセンサＰＳを混在させて、薄膜構造で一体的に形成することができるので、小型で薄型化が可能なトランジスタアレイを実現することができる。 Therefore, according to the transistor array having such an element structure and manufacturing method, a field effect type using a low-temperature polysilicon semiconductor layer on a single insulating substrate SUB, as in the first embodiment described above. Since the transistors FETp and FETn and the photosensor PS using an amorphous silicon semiconductor layer can be mixed and formed integrally with a thin film structure, a small and thin transistor array can be realized.
また、電界効果型トランジスタＦＥＴｐ、ＦＥＴｎに用いられる低温ポリシリコン半導体層を、フォトセンサＰＳを構成するアモルファスシリコン半導体層よりも下層に配置し、上述した一連の製造プロセスにおいて、低温ポリシリコン半導体層を形成した後に、アモルファスシリコン半導体層を形成する工程を適用しているので、電界効果型トランジスタＦＥＴｐ、ＦＥＴｎ及び電界効果型トランジスタＦＥＴｘの各素子特性を良好に維持することができる。 Further, the low-temperature polysilicon semiconductor layer used for the field effect transistors FETp and FETn is disposed below the amorphous silicon semiconductor layer constituting the photosensor PS, and the low-temperature polysilicon semiconductor layer is formed in the series of manufacturing processes described above. Since the step of forming the amorphous silicon semiconductor layer is applied after the formation, the element characteristics of the field effect transistors FETp and FETn and the field effect transistor FETx can be maintained well.
さらに、本実施形態特有の効果として、フォトセンサＰＳがダブルゲート型の薄膜トランジスタ構造を有しているので、後述するように、各フォトセンサＰＳによりフォトセンス機能と選択トランジスタ機能の双方を実現することができる。したがって、該フォトセンサを２次元配列してフォトセンサアレイを構成した場合、各読取画素を構成するトランジスタ数を少なくして、フォトセンサアレイの一層の小型化又は画素数の増加を図りつつ、薄型化を実現することができる。 Further, as an effect peculiar to the present embodiment, since the photo sensor PS has a double gate type thin film transistor structure, each photo sensor PS realizes both a photo sense function and a select transistor function as will be described later. Can do. Therefore, when the photosensor array is configured by two-dimensionally arranging the photosensors, the number of transistors constituting each reading pixel is reduced, and the photosensor array is further reduced in size or increased in number of pixels while being thinned. Can be realized.
＜第４の実施形態＞
次いで、本発明に係るトランジスタアレイの第４の実施形態について、図面を参照して説明する。
（素子構造）
図１０は、本発明に係るトランジスタアレイの素子構造の第４の実施形態を示す概略断面図である。ここで、上述した第２の実施形態（図５参照）と同等の構成については、同一又は同等の符号を付してその説明を簡略化又は省略する。なお、図１０においても、説明の簡略化のため、ポリシリコン半導体層を用いた電界効果型トランジスタ及びフォトセンサを各々１乃至数個のみ図示し、また、これら相互を接続する配線層や、装置外部と接続するための引き出し配線等については図示を省略した。
<Fourth Embodiment>
Next, a fourth embodiment of the transistor array according to the present invention will be described with reference to the drawings.
(Element structure)
FIG. 10 is a schematic sectional view showing a fourth embodiment of the element structure of the transistor array according to the present invention. Here, about the structure equivalent to 2nd Embodiment (refer FIG. 5) mentioned above, the same or equivalent code | symbol is attached | subjected and the description is simplified or abbreviate | omitted. In FIG. 10, for simplification of explanation, only one to several field effect transistors and photosensors each using a polysilicon semiconductor layer are shown, and a wiring layer and a device for connecting them are also shown. The drawing wiring for connecting to the outside is not shown.
上述した第２の実施形態に係る素子構造及びその製造方法においては、電界効果型トランジスタＦＥＴｐ、ＦＥＴｎと電界効果型トランジスタＦＥＴｘの各ゲート電極Ｇｐ、Ｇｎ、Ｇｘが、電極形成層（レイヤ）を共有して、単一の基板ＳＵＢ上に混在して形成された構成について説明したが、本実施形態においては、上記電界効果型トランジスタＦＥＴｘに替えて、第３の実施形態に示した素子構造を有するフォトセンサのボトムゲートＢＧｘが、電界効果型トランジスタＦＥＴｐ、ＦＥＴｎの各ゲート電極Ｇｐ、Ｇｎと電極形成層（レイヤ）を共有して、単一の基板ＳＵＢ上に一体的に形成された構成を有している。 In the element structure and the manufacturing method thereof according to the second embodiment described above, the gate electrodes Gp, Gn, Gx of the field effect transistors FETp, FETn and the field effect transistor FETx share an electrode formation layer (layer). In the present embodiment, the configuration formed in a mixed manner on the single substrate SUB has been described. However, the present embodiment has the element structure shown in the third embodiment instead of the field effect transistor FETx. The bottom gate BGx of the photosensor has a configuration in which each gate electrode Gp, Gn of the field effect transistor FETp, FETn is shared with an electrode formation layer (layer) and is integrally formed on a single substrate SUB. is doing.
ここで、本実施形態に適用可能な電界効果型トランジスタＦＥＴｐ、ＦＥＴｎは、図１０に示すように、上述した第２の実施形態に示したトランジスタアレイ（図５参照）と同等の素子構造を有しているので、具体的な説明を省略する。また、フォトセンサＰＳについても、上述した第３の実施形態に示したトランジスタアレイ（図８参照）と略同等の素子構造を有しているので、説明を簡略化する。 Here, the field effect transistors FETp and FETn applicable to this embodiment have an element structure equivalent to that of the transistor array (see FIG. 5) shown in the second embodiment described above, as shown in FIG. Therefore, a specific description is omitted. The photosensor PS also has an element structure substantially equivalent to that of the transistor array (see FIG. 8) shown in the third embodiment described above, so the description will be simplified.
本実施形態に係るトランジスタアレイに適用可能なフォトセンサＰＳは、図１０に示すように、基板ＳＵＢの一面側の表面に積層形成された、上記ｐチャネル型電界効果型トランジスタＦＥＴｐ及びｎチャネル型電界効果型トランジスタＦＥＴｎに設けられたゲート電極Ｇｐ、Ｇｎと同一の電極形成層（レイヤ）に形成されたボトムゲート電極（第２のゲート電極）ＢＧｘと、該ボトムゲート電極ＢＧｘの上方に上記と同一の絶縁膜（下部ゲート絶縁膜）４４を介して形成された、アモルファスシリコンからなる半導体層（チャネル領域）５１と、該半導体層５１の上に形成されたブロック絶縁膜（ストッパ膜）５４、該ブロック絶縁膜１４の両端に形成されたｎ＋シリコンからなる不純物層（オーミックコンタクト層）５７、５８、該不純物層５７、５８上に形成されたソース電極５２及びドレイン電極５３と、半導体層５１及びブロック絶縁膜５４、ソース電極５２、ドレイン電極５３の上方に上記と同一の絶縁膜（上部ゲート絶縁膜）４５を介して形成されたトップゲート電極（第１のゲート電極）ＴＧｘと、該トップゲート電極ＴＧｘ上に積層された絶縁層４６と、を有して構成されている。
As shown in FIG. 10, a photosensor PS applicable to the transistor array according to this embodiment includes the p-channel field effect transistor FETp and the n-channel electric field that are stacked on the surface on the one surface side of the substrate SUB. The bottom gate electrode (second gate electrode) BGx formed in the same electrode formation layer (layer) as the gate electrodes Gp and Gn provided in the effect transistor FETn, and the same as above above the bottom gate electrode BGx A semiconductor layer (channel region) 51 made of amorphous silicon formed via an insulating film (lower gate insulating film) 44, a block insulating film (stopper film) 54 formed on the semiconductor layer 51, Impurity layers (ohmic contact layers) 57 and 58 made of n + silicon formed at both ends of the
なお、本実施形態においては、電界効果型トランジスタＦＥＴｐ、ＦＥＴｎに設けられる電極層２４ｐ、２４ｎは、例えば、上記フォトセンサＰＳのトップゲートＴＧｘ上に積層された絶縁層４６の上面から絶縁層４３〜４５を貫通して形成されたコンタクトホールを介して、各不純物層２２ｐ、２２ｎに接続される。ここで、該電極層２４ｐ、２４ｎを含む絶縁膜４６上には、絶縁層（絶縁保護膜）４７が積層形成された構成を有している。
In the present embodiment, the electrode layers 24p, 24n provided in the field effect transistors FETp, FETn are, for example, from the upper surface of the insulating
（製造方法）
次いで、上述したような素子構造を有するトランジスタアレイの製造方法について、図面を参照して簡単に説明する。
図１１は、本実施形態に係る素子構造を有するトランジスタアレイの製造方法を示すプロセス断面図である。なお、上述した電界効果型トランジスタＦＥＴｐ、ＦＥＴｎ及びフォトセンサＰＳと同等の工程については、その説明を簡略化又は省略する。また、以下の説明においても、「第１の工程」乃至「第８の工程」の表記は、説明の都合上、便宜的に用いたものであって、実際の製造プロセスに関連付けられたものではない。
(Production method)
Next, a method for manufacturing a transistor array having the element structure as described above will be briefly described with reference to the drawings.
FIG. 11 is a process cross-sectional view illustrating a method for manufacturing a transistor array having an element structure according to the present embodiment. Note that description of steps equivalent to those of the above-described field effect transistors FETp, FETn, and photosensor PS is simplified or omitted. Also, in the following description, the notations “first step” to “eighth step” are used for convenience of description and are not related to the actual manufacturing process. Absent.
まず、上述した第１の実施形態において、第１乃至第４の工程（図２（ａ）〜（ｄ））に示した製造方法と同様に、基板ＳＵＢの一面側全域に積層形成された絶縁膜４１、４２上であって、図面左方の電界効果型トランジスタＦＥＴｐ、ＦＥＴｎの各々の形成領域に、アモルファスシリコンからなる半導体層２１ｐ及びｐ＋シリコンからなる不純物層２２ｐ、並びに、アモルファスシリコンからなる半導体層２１ｎ及びｎ−シリコンからなる不純物層２３ｎ、ｎ＋シリコンからなる不純物層２２ｎを形成する。
First, in the first embodiment described above, as in the manufacturing method shown in the first to fourth steps (FIGS. 2A to 2D), the insulating layer formed over the entire area of the one surface side of the substrate SUB. A
次いで、第５の工程においては、図１１（ａ）に示すように、基板ＳＵＢの一面側全域に絶縁膜４３を形成した後、アルミニウム合金やクロム合金等の遮光性を有する金属膜により、電界効果型トランジスタＦＥＴｐ、ＦＥＴｎの形成領域（概ね、上述した半導体層２１ｐ、２１ｎ上）にゲート電極Ｇｐ、Ｇｎを、また、各フォトセンサＰＳの形成領域にボトムゲート電極ＢＧｘを同一工程により同時に形成する。
Next, in the fifth step, as shown in FIG. 11A, after an insulating
次いで、第６の工程においては、図１１（ｂ）に示すように、上述した第２の実施形態に示した第６乃至第８の工程と同様に、ゲート電極Ｇｐ、Ｇｎ及びボトムゲート電極ＢＧｘ上に、絶縁膜（下部ゲート絶縁膜）４４を介して半導体層５１及びブロック絶縁膜５４、オーミックコンタクト層としての不純物層５７、５８を所定の形状で形成し、さらに、該不純物層５７、５８上に延在するようにソース電極５２及びドレイン電極５３（上述したソース電極１２及びドレイン電極１３に相当する）を積層形成する。
Next, in the sixth step, as shown in FIG. 11B, the gate electrodes Gp, Gn and the bottom gate electrode BGx, as in the sixth to eighth steps described in the second embodiment. A semiconductor layer 51, a
次いで、第７の工程においては、図１１（ｃ）に示すように、基板ＳＵＢの一面側全域に、絶縁膜（上部ゲート絶縁膜）４５を積層形成し、さらに、上記半導体層（チャネル領域）５１に対応するように、透明電極層からなるトップゲート電極ＴＧｘを形成する。
次いで、第８の工程においては、図１１（ｄ）に示すように、少なくとも、トップゲート電極ＴＧｘを含む基板ＳＵＢの一面側に絶縁膜４６を積層形成した後、該絶縁膜４６の上面から各絶縁層４３〜４５を貫通して電界効果型トランジスタＦＥＴｐ及びＦＥＴｎの各不純物層２２ｐ及び２２ｎに至る電極配線２４ｐ、２４ｎ（ソース電極及びドレイン電極）を形成する。
Next, in the seventh step, as shown in FIG. 11C, an insulating film (upper gate insulating film) 45 is laminated over the entire area of one surface of the substrate SUB, and further, the semiconductor layer (channel region) is formed. A top gate electrode TGx made of a transparent electrode layer is formed so as to correspond to 51.
Next, in the eighth step, as shown in FIG. 11D, after the insulating
これにより、少なくとも図面左方の領域に、複数の電界効果型トランジスタ（低温ポリシリコン薄膜トランジスタ）ＦＥＴｐ、ＦＥＴｎからなる機能回路が形成され、図面右方の領域に、いわゆる、ダブルゲート型の薄膜トランジスタ（アモルファスシリコン薄膜トランジスタ）構造を有する複数のフォトセンサＰＳが形成される。
その後、基板ＳＵＢの一面側全域に、絶縁膜（保護絶縁膜）４７を積層形成することにより、図１０に示したような素子構造を有するトランジスタアレイが完成する。
As a result, a functional circuit composed of a plurality of field effect transistors (low-temperature polysilicon thin film transistors) FETp and FETn is formed at least in the left region of the drawing, and a so-called double gate type thin film transistor (amorphous) is formed in the right region of the drawing. A plurality of photosensors PS having a (silicon thin film transistor) structure are formed.
Thereafter, an insulating film (protective insulating film) 47 is laminated over the entire area of one surface of the substrate SUB, thereby completing a transistor array having an element structure as shown in FIG.
したがって、このような素子構造及び製造方法を有するトランジスタアレイによれば、上述した第２の実施形態と同様に、少なくとも、電界効果型トランジスタＦＥＴｐ、ＦＥＴｎと、フォトセンサＰＳの一部の導電層（ゲート電極Ｇｐ、Ｇｎとボトムゲート電極ＢＧｘ）を、同一の電極形成層（共有するレイヤ）に設けた構成を適用しているので、これらの導電層を同一の工程で（工程を共有して）同時に形成することができ、製造プロセスの短縮と製造コストの削減を図ることができる、という特有の効果を有している。 Therefore, according to the transistor array having such an element structure and manufacturing method, as in the second embodiment described above, at least the field effect transistors FETp and FETn and a part of the conductive layer of the photosensor PS ( Since the configuration in which the gate electrodes Gp and Gn and the bottom gate electrode BGx) are provided in the same electrode formation layer (shared layer) is applied, these conductive layers are used in the same process (the process is shared). They can be formed at the same time, and have a unique effect that the manufacturing process can be shortened and the manufacturing cost can be reduced.
なお、上述した第１乃至第４の実施形態に係るトランジスタアレイの素子構造においては、単一の基板上に、ポリシリコン半導体層を用いた電界効果型トランジスタと、アモルファスシリコン半導体層を用いた電界効果型トランジスタ又はフォトセンサのいずれか一方のみが、一体的に形成された例について示したが、本発明はこれに限定されるものではなく、例えば、以下に示すように、単一の基板上に、ポリシリコン半導体層を用いた電界効果型トランジスタとともに、アモルファスシリコン半導体層を用いた電界効果型トランジスタ及びフォトセンサの双方が、混在して形成された構成を有しているものであってもよい。 In the element structures of the transistor arrays according to the first to fourth embodiments described above, a field effect transistor using a polysilicon semiconductor layer and an electric field using an amorphous silicon semiconductor layer on a single substrate. Although an example in which only one of the effect transistor or the photosensor is integrally formed is shown, the present invention is not limited to this, and for example, as shown below, on a single substrate In addition to the field effect transistor using the polysilicon semiconductor layer, both the field effect transistor using the amorphous silicon semiconductor layer and the photosensor may have a mixed configuration. Good.
＜第５の実施形態＞
次いで、本発明に係るトランジスタアレイの第５の実施形態について、図面を参照して説明する。
図１２は、本発明に係るトランジスタアレイの素子構造の第５の実施形態を示す概略断面図である。ここで、上述した第１乃至第４の実施形態と同等の構成については、その説明を簡略化又は省略する。
<Fifth Embodiment>
Next, a fifth embodiment of the transistor array according to the present invention will be described with reference to the drawings.
FIG. 12 is a schematic sectional view showing a fifth embodiment of the element structure of the transistor array according to the present invention. Here, the description of the configuration equivalent to that of the first to fourth embodiments described above is simplified or omitted.
本発明に係るトランジスタアレイの第５の実施形態は、例えば、図１２（ａ）、（ｂ）に示すように、単一の基板ＳＵＢ上に、ポリシリコン半導体層２１ｐ、２１ｎを用いた電界効果型トランジスタＦＥＴｐ、ＦＥＴｎとともに、アモルファスシリコン半導体層１１を用いた電界効果型トランジスタＦＥＴｘ及びアモルファスシリコン半導体層５１を用いたフォトセンサＰＳの双方が、一体的に形成された構成を有している。 In the fifth embodiment of the transistor array according to the present invention, for example, as shown in FIGS. 12A and 12B, a field effect using polysilicon semiconductor layers 21p and 21n on a single substrate SUB. Both the field effect transistor FETx using the amorphous silicon semiconductor layer 11 and the photosensor PS using the amorphous silicon semiconductor layer 51 are integrally formed with the type transistors FETp and FETn.
ここで、図１２（ａ）に示した素子構造においては、上述した第１及び第３の実施形態と同様に、電界効果型トランジスタＦＥＴｐ及びＦＥＴｎと、電界効果型トランジスタＦＥＴｘ及びフォトセンサＰＳが、相互に電極形成層（レイヤ）を共有することなく、単一の基板ＳＵＢ上に混在して形成された構成を有し、一方、図１２（ｂ）に示した素子構造においては、上述した第２及び第４の実施形態と同様に、電界効果型トランジスタＦＥＴｐ及びＦＥＴｎと、電界効果型トランジスタＦＥＴｘ及びフォトセンサＰＳが、一部の導電層（ゲート電極及びボトムゲート電極）を電極形成層（レイヤ）を相互に共有して、単一の基板ＳＵＢ上に混在して形成された構成を有している。 Here, in the element structure shown in FIG. 12A, as in the first and third embodiments described above, the field effect transistors FETp and FETn, the field effect transistor FETx, and the photosensor PS are The element structure shown in FIG. 12B has a configuration in which the electrode formation layers (layers) are not shared with each other and are formed on a single substrate SUB. Similarly to the second and fourth embodiments, the field effect transistors FETp and FETn, the field effect transistor FETx, and the photosensor PS have a part of conductive layers (gate electrode and bottom gate electrode) as electrode formation layers (layers). ) Are shared and formed on a single substrate SUB.
このような構成を有するトランジスタアレイによれば、後述する適用例に示すような画素アレイ（フォトセンサアレイ等）と、その周辺回路であるドライバ回路（トップゲートドライバ、ボトムゲートドライバ、ソースドライバ等）と、を構成する各トランジスタ及びトランジスタ構造を有する画素の素子特性を良好に維持しながら、単一の基板上に一体的に形成することができるので、画素アレイを備えた画像処理装置等の製造プロセスの簡略化や部品点数の削減による製品歩留まりの向上、コストの削減を図りつつ、装置の小型薄型化を実現することができる。 According to the transistor array having such a configuration, a pixel array (photo sensor array or the like) as shown in an application example to be described later and a driver circuit (a top gate driver, a bottom gate driver, a source driver, or the like) that is a peripheral circuit thereof. In addition, it is possible to integrally form on a single substrate while maintaining the element characteristics of each of the transistors and transistors having a transistor structure in good condition. It is possible to reduce the size and thickness of the apparatus while improving the product yield and reducing the cost by simplifying the process and reducing the number of parts.
また、図示を省略したが、上述した第１乃至第４の実施形態、並びに、上記他の実施形態に係るトランジスタアレイの素子構造において、基板ＳＵＢ上に一体的に形成される電界効果型トランジスタＦＥＴｐ、ＦＥＴｎと、電界効果型トランジスタＦＥＴｘ及びフォトセンサＰＳの少なくともいずれか一方とは、例えば、以下に示すように、層間配線層により相互に接続された構成を有しているものであってもよい。 Although not shown, the field effect transistor FETp integrally formed on the substrate SUB in the element structures of the transistor arrays according to the first to fourth embodiments described above and the other embodiments described above. , FETn, and at least one of the field effect transistor FETx and the photosensor PS may have, for example, a configuration in which they are connected to each other by an interlayer wiring layer as shown below. .
図１３は、本発明に係るトランジスタアレイの各実施形態に適用可能な電界効果型トランジスタ及びフォトセンサ相互を接続する配線層の一例を示す概略断面図である。
各実施形態に係るトランジスタアレイに適用可能な配線層は、例えば、図１３に示すように、基板ＳＵＢ上の電界効果型トランジスタＦＥＴｐ、ＦＥＴｎ及びＦＥＴｘにより機能回路が形成される領域と、複数のフォトセンサＰＳが形成されるアレイ領域（フォトセンサアレイ）との間に、任意の層間を相互に接続するためのコンタクト領域（配線接続領域）ＣＮＴを設け、上記電界効果型トランジスタからなる機能回路とフォトセンサアレイとを接続するコンタクト配線（接続配線）ＬＣａや、機能回路内部の電界効果型トランジスタＦＥＴｐ、ＦＥＴｎ及びＦＥＴｘ相互を接続する配線（内部配線）ＬＣｂとして形成される。
FIG. 13 is a schematic cross-sectional view showing an example of a wiring layer that connects a field effect transistor and a photosensor applicable to each embodiment of the transistor array according to the present invention.
As shown in FIG. 13, for example, as shown in FIG. 13, a wiring layer applicable to the transistor array according to each embodiment includes a region in which a functional circuit is formed by field effect transistors FETp, FETn, and FETx, and a plurality of photo layers. A contact region (wiring connection region) CNT for connecting arbitrary layers to each other is provided between the array region (photosensor array) where the sensor PS is formed, and the functional circuit including the field effect transistor and the photo It is formed as a contact wiring (connection wiring) LCa for connecting to the sensor array and a wiring (internal wiring) LCb for connecting the field effect transistors FETp, FETn and FETx inside the functional circuit.
この場合、コンタクト配線ＬＣａ相互や内部配線ＬＣｂ相互、もしくは、コンタクト配線ＬＣａと内部配線ＬＣｂ相互を共有化して、層間配線数を削減するようにした構成を有するものであってもよい。また、コンタクト配線ＬＣａや内部配線ＬＣｂを、例えば、電界効果型トランジスタＦＥＴｐ、ＦＥＴｎに設けられる電極層（ソース電極及びドレイン電極）２４ｐ、２４ｎと同一の工程により同時に形成するようにしてもよい。 In this case, the contact wirings LCa, the internal wiring LCb, or the contact wiring LCa and the internal wiring LCb may be shared to reduce the number of interlayer wirings. Further, the contact wiring LCa and the internal wiring LCb may be formed at the same time by the same process as the electrode layers (source electrode and drain electrode) 24p, 24n provided in the field effect transistors FETp, FETn, for example.
なお、図１３においては、図１２（ｂ）に示したトランジスタアレイの素子構造に、コンタクト領域ＣＮＴを設定して、層間配線層（コンタクト配線ＬＣａや内部配線ＬＣｂ）を設けた例を示したが、本発明はこれに限定されるものではなく、図１２（ａ）や図１、図５、図８、又は、図１０に示したトランジスタアレイの素子構造の任意の領域にコンタクト領域ＣＮＴを設定して層間配線層を設けるものであってもよいことはいうまでもない。 FIG. 13 shows an example in which the contact region CNT is set and the interlayer wiring layer (contact wiring LCa and internal wiring LCb) is provided in the element structure of the transistor array shown in FIG. However, the present invention is not limited to this, and a contact region CNT is set in an arbitrary region of the element structure of the transistor array shown in FIG. 12A, FIG. 1, FIG. 5, FIG. 8, or FIG. Needless to say, an interlayer wiring layer may be provided.
＜第１の適用例＞
次に、上述した本発明に係るトランジスタアレイの適用例について、図面を参照して具体的に説明する。ここでは、上述した実施形態に係るトランジスタアレイを、画像読取装置に適用した場合について説明する。
まず、本発明に係るトランジスタアレイを適用可能な画像読取装置の全体構成について説明する。
<First application example>
Next, application examples of the above-described transistor array according to the present invention will be specifically described with reference to the drawings. Here, a case where the transistor array according to the above-described embodiment is applied to an image reading apparatus will be described.
First, the overall configuration of an image reading apparatus to which the transistor array according to the present invention can be applied will be described.
図１４は、本発明に係るトランジスタアレイを画像読取装置に適用した場合の第１の例を示す概略全体構成図である。
図１４に示すように、本適用例に係る画像読取装置１００Ａは、概略、多数のフォトセンサＰＳ（読取画素：上述した第３及び第４の実施形態に示したフォトセンサＰＳと同等）を、例えば、二次元配列（例えば、ｎ行×ｍ列のマトリクス状に配列）したフォトセンサアレイ（画素アレイ）１１０と、各フォトセンサＰＳのトップゲート端子ＴＧ（上述したトップゲート電極ＴＧｘと同等）を行方向に接続して伸延するトップゲートライン１１１に接続され、各トップゲートライン（走査ライン）１１１に順次走査信号φＴｉ（後述するリセットパルス：ｉは、任意の自然数；ｉ＝１、２、・・・ｎ）を印加するトップゲートドライバ（ドライバ回路、第１の走査駆動装置）１２０Ａと、各フォトセンサＰＳのボトムゲート端子ＢＧ（上述したボトムゲート電極ＢＧｘと同等）を行方向に接続して伸延するボトムゲートライン１１２に接続され、各ボトムゲートライン１１２に順次走査信号φＢｉ（後述する読み出しパルス）を印加するボトムゲートドライバ（ドライバ回路、第２の走査駆動装置）１３０と、各フォトセンサＰＳのソース端子Ｓ（上述したソース電極５２と同等）を列方向に接続して伸延するソースライン（データライン）１１３に接続され、各ソースライン１１３を介して各フォトセンサＰＳにプリチャージ電圧Ｖpgを印加するとともに、各フォトセンサＰＳに蓄積されたキャリヤに応じたソースライン電圧ＶＤｊ（＝データ電圧Ｖrd：ｊは、任意の自然数；ｊ＝１、２、・・・ｍ）を読み出すソースドライバ（ドライバ回路、信号駆動装置）１４０と、少なくとも、フォトセンサアレイ１１０による被写体画像の読み取り動作を制御するための各種制御信号φtg、φbg、φpgを、各々上記トップゲートドライバ１２０Ａ、ボトムゲートドライバ１３０、ソースドライバ１４０に供給するとともに、ソースドライバ１４０を介して取得した画像データ（読取データ信号Ｖdata）を、図示を省略した記憶部や、画像データの加工や照合等の所定の処理を実行する外部機能部との間でやり取りする機能を備えたシステムコントローラ１５０と、を有して構成されている。
なお、フォトセンサアレイ１１０において、１１４は、各フォトセンサＰＳのドレイン端子Ｄ（上述したドレイン電極５３と同等）を所定の低電位電圧（例えば、接地電位）Ｖssに共通に接続するドレインライン（コモンライン）である。
FIG. 14 is a schematic overall configuration diagram showing a first example when the transistor array according to the present invention is applied to an image reading apparatus.
As shown in FIG. 14, the image reading apparatus 100 </ b> A according to this application example roughly includes a large number of photosensors PS (reading pixels: equivalent to the photosensors PS shown in the third and fourth embodiments described above). For example, a photosensor array (pixel array) 110 that is two-dimensionally arranged (for example, arranged in a matrix of n rows × m columns) and a top gate terminal TG (equivalent to the above-described top gate electrode TGx) of each photosensor PS. Connected to the top gate line 111 connected in the row direction and extended to each top gate line (scan line) 111 is sequentially scanned signal φTi (reset pulse to be described later: i is an arbitrary natural number; i = 1, 2,. ... N) is applied to the top gate driver (driver circuit, first scanning drive device) 120A and the bottom gate terminal BG of each photosensor PS (described above) A bottom gate driver (driver circuit, which is connected to a
In the
以下、各構成について具体的に説明する。
（フォトセンサ）
フォトセンサアレイ１１０に配列されたフォトセンサＰＳは、具体的には、上述した第３又は第４の各実施形態（図８、図１０参照）に示した素子構造と同様に、アモルファスシリコン半導体層を用いたダブルゲート型の薄膜トランジスタ構造を有している。ここで、図８、図１０に示した素子構造において、最上層に積層形成される絶縁膜３８、４７は、フォトセンサＰＳを保護するための保護膜であり、その上面は被写体が直接載置される検知面となる。
Each configuration will be specifically described below.
(Photo sensor)
Specifically, the photosensors PS arranged in the
次いで、上述したフォトセンサアレイの駆動制御方法について、図面を参照して簡単に説明する。
図１５は、上述したフォトセンサアレイにおける基本的な駆動制御方法を示すタイミングチャートである。ここでは、フォトセンサアレイの駆動制御方法として、指紋を読み取る場合について説明する。また、図１６は、本適用例に係る画像読取装置を指紋読取装置に適用した場合の要部断面図である。ここで、図１６においては、図示の都合上、フォトセンサアレイの断面部分を表すハッチングの一部を省略する。
Next, the above-described drive control method for the photosensor array will be briefly described with reference to the drawings.
FIG. 15 is a timing chart showing a basic drive control method in the photosensor array described above. Here, a case where a fingerprint is read will be described as a drive control method of the photosensor array. FIG. 16 is a cross-sectional view of the main part when the image reading apparatus according to this application example is applied to a fingerprint reading apparatus. Here, in FIG. 16, for the convenience of illustration, a part of hatching representing a cross-sectional portion of the photosensor array is omitted.
上述したフォトセンサアレイの基本的な駆動制御方法は、図１５に示すように、所定の処理動作期間（処理サイクル）に、リセット期間Ｔrst、電荷蓄積期間Ｔａ、プリチャージ期間Ｔprch及び読み出し期間Ｔreadを設定することにより実現される。
図１５に示すように、まず、リセット期間Ｔrstにおいては、トップゲートドライバ１２０Ａによりトップゲートライン１１１を介して、ｉ行目のフォトセンサＰＳのトップゲート端子ＴＧにリセットパルス（例えば、トップゲート電圧（＝リセットパルス電圧）Ｖtg＝＋１５Ｖのハイレベル）φＴｉを印加して、半導体層５１に蓄積されているキャリヤ（ここでは、正孔）を放出するリセット動作（初期化動作）を実行する。
As shown in FIG. 15, the basic drive control method of the photosensor array described above includes a reset period Trst, a charge accumulation period Ta, a precharge period Tprch, and a readout period Tread in a predetermined processing operation period (processing cycle). This is realized by setting.
As shown in FIG. 15, first, in the reset period Trst, a reset pulse (for example, a top gate voltage (for example, top gate voltage ()) is applied to the top gate terminal TG of the i-th photosensor PS by the
次いで、電荷蓄積期間Ｔａにおいては、トップゲートドライバ１２０Ａによりトップゲート端子ＴＧにローレベル（例えば、トップゲート電圧Ｖtg＝−１５Ｖ）のバイアス電圧φＴｉを印加することにより、上記リセット動作を終了し、電荷蓄積動作（キャリヤ蓄積動作）をスタートする。
ここで、電荷蓄積期間Ｔａにおいては、図１６に示すように、フォトセンサＰＳが形成された透明な基板ＳＵＢの下方に設けられたバックライト（光源）ＢＬから、検知面（フォトセンサアレイ１１０の上面）ＤＴＣに密着して載置された被写体（例えば、指）ＦＧに対して照射光Ｌａが照射され、その反射光Ｌｂが透明電極層からなるトップゲート電極ＴＧｘを通過して半導体層５１に入射する。これにより、電荷蓄積期間Ｔａ中に半導体層５１に入射した光量に応じて、半導体層５１の入射有効領域（キャリヤ発生領域）で電子−正孔対が生成され、半導体層５１とブロック絶縁膜５４との界面近傍（チャネル領域周辺）に正孔が蓄積される。
Next, in the charge accumulation period Ta, the
Here, in the charge accumulation period Ta, as shown in FIG. 16, from the backlight (light source) BL provided below the transparent substrate SUB on which the photosensor PS is formed, the detection surface (of the photosensor array 110) is detected. The upper surface) The object (for example, finger) FG placed in close contact with the DTC is irradiated with the irradiation light La, and the reflected light Lb passes through the top gate electrode TGx made of a transparent electrode layer to the semiconductor layer 51. Incident. Thereby, electron-hole pairs are generated in the incident effective region (carrier generation region) of the semiconductor layer 51 in accordance with the amount of light incident on the semiconductor layer 51 during the charge accumulation period Ta, and the semiconductor layer 51 and the
そして、プリチャージ期間Ｔprchにおいては、上記電荷蓄積期間Ｔａに並行して、ソースドライバ１４０によりプリチャージ信号φpgに基づいてソースライン１１３を介して、ソース端子Ｓにプリチャージパルス（例えば、プリチャージ電圧Ｖpg＝＋５Ｖ）を印加し、ソース電極１２に電荷を保持させるプリチャージ動作を実行する。
次いで、読み出し期間Ｔreadにおいては、上記プリチャージ期間Ｔprchを経過した後、ボトムゲートドライバ１３０によりボトムゲートライン１１２を介して、ボトムゲート端子ＢＧに読み出しパルス（例えば、ボトムゲート電圧（＝読み出しパルス電圧）Ｖbg＝＋１０Ｖのハイレベル）φＢｉを印加することにより、電荷蓄積期間Ｔａにチャネル領域に蓄積されたキャリヤ（正孔）に応じたソースライン電圧ＶＤ（データ電圧Ｖrd；電圧信号）をソースドライバ１４０により読み出す読み出し動作が実行される。
In the precharge period Tprch, in parallel with the charge accumulation period Ta, the
Next, in the read period Tread, after the precharge period Tprch has elapsed, a read pulse (for example, bottom gate voltage (= read pulse voltage)) is applied to the bottom gate terminal BG via the
ここで、読み出しパルスφＢｉの印加期間（読み出し期間）におけるソースライン電圧ＶＤ（データ電圧Ｖrd）の変化傾向は、電荷蓄積期間Ｔａに蓄積されたキャリヤが多い場合（明状態）には、データ電圧Ｖrdが急峻に低下する傾向を示し、一方、蓄積されたキャリヤが少ない場合（暗状態）には緩やかに低下する傾向を示すので、例えば、読み出し期間Ｔreadの開始から所定の時間経過後のデータ電圧Ｖrdを検出することにより、フォトセンサＰＳに入射した光の量、すなわち、被写体の明暗パターンに対応した明度データ（明暗情報）を検出することができる。 Here, the change tendency of the source line voltage VD (data voltage Vrd) during the application period (readout period) of the read pulse φBi indicates that the data voltage Vrd when the carrier accumulated in the charge accumulation period Ta is large (bright state). However, when the accumulated carriers are small (dark state), the data voltage Vrd after a predetermined time elapses from the start of the read period Tread. By detecting the light amount, it is possible to detect the amount of light incident on the photosensor PS, that is, lightness data (light / dark information) corresponding to the light / dark pattern of the subject.
そして、このような特定の行（ｉ行目）に対する一連の明度データ検出動作を１サイクルとして、上述したフォトセンサアレイ１１０の各行（ｉ、ｉ+１、・・・）に対して、同等の動作処理を繰り返すことにより、フォトセンサＰＳを用いたフォトセンサシステムを、被写体の２次元画像（例えば、指紋パターン）を明度データとして読み取るモノクローム型の画像読取装置として動作させることができる。
なお、本適用例においては、フォトセンサアレイとして、ダブルゲート型の薄膜トランジスタ構造を有するフォトセンサを備えた構成を示したが、本発明はこれに限定されるものではなく、周知のフォトトランジスタやフォトダイオード等を２次元配列したフォトセンサアレイを適用するものであってもよい。
A series of brightness data detection operations for such a specific row (i-th row) is regarded as one cycle, and each row (i, i + 1,...) Of the
Note that in this application example, the photosensor array includes a photosensor having a double-gate thin film transistor structure, but the present invention is not limited to this, and a well-known phototransistor or phototransistor is used. A photo sensor array in which diodes and the like are two-dimensionally arranged may be applied.
（トップゲートドライバ／ボトムゲートドライバ）
図１７は、本適用例に係る画像読取装置に適用可能なトップゲートドライバ又はボトムゲートドライバの一構成例を示す概略ブロック図であり、図１８は、本構成例に係るトップゲートドライバ又はボトムゲートドライバに適用可能なシフトレジスタ回路部の一例を示す回路構成図であり、図１９は、本構成例に係るシフトレジスタ回路部及び出力バッファ部に適用される論理素子の回路構成を示す図である。
(Top gate driver / Bottom gate driver)
FIG. 17 is a schematic block diagram illustrating a configuration example of a top gate driver or a bottom gate driver applicable to the image reading apparatus according to the application example. FIG. 18 illustrates a top gate driver or a bottom gate according to the configuration example. FIG. 19 is a circuit configuration diagram illustrating an example of a shift register circuit unit applicable to a driver, and FIG. 19 is a diagram illustrating a circuit configuration of logic elements applied to the shift register circuit unit and the output buffer unit according to this configuration example. .
図１７に示すように、トップゲートドライバ１２０Ａ及びボトムゲートドライバ１３０は、少なくとも、上述したシステムコントローラ１５０から供給される制御信号φtg又はφbgからなるスタート信号ＳＴtb、及び、２相の基準クロック信号ＣＫ、ＣＫｂ、出力イネーブル信号ＯＥtb等に基づいて、スタート信号を順次シフトしつつ、各トップゲートライン１１１又はボトムゲートライン１１２に対応するシフト信号（論理信号；タイミング信号）Ｓout1、Ｓout2、・・・Ｓoutn、Ｓoutdを出力するシフトレジスタ回路部１２１と、該シフトレジスタ回路部１２１から順次出力されるシフト信号Ｓout1、Ｓout2、・・・Ｓoutn、Ｓoutdを、所定の信号レベルに増幅して走査信号（上述したリセットパルスφＴｉ又は読出パルスφＢｉ）として、各トップゲートライン１１１又はボトムゲートライン１１２に印加する出力バッファ部（出力回路部）１２２と、を有して構成されている。
As shown in FIG. 17, the
シフトレジスタ回路部１２１は、例えば、図１８に示すように、トップゲートライン１１１又はボトムゲートライン１１２の本数に対応（該ライン本数＋１）して設けられ、基準クロックＣＫ、ＣＫｂに基づく所定のタイミングで入力されたスタート信号ＳＴtbを順次、次段にシフトする複数段のラッチ回路群（ラッチ回路ＬＣ１、ＬＣ２、・・・ＬＣｄ、ＬＣｒ）と、システムコントローラ１５０から供給されるシフト方向設定信号ＳＣ、ＳＣｂに基づいて、ラッチ回路群へのスタート信号ＳＴtbの入力とシフト方向を切り換えるアナログスイッチ群（アナログスイッチＳＷ１１、ＳＷ１２、・・・ＳＷ１ｄ、ＳＷ１ｒ、ＳＷ１ｓ、及び、ＳＷ２１、ＳＷ２２、・・・ＳＷ２ｄ、ＳＷ２ｒ、ＳＷ２ｓ）と、出力イネーブル信号ＯＥtbに基づいて各ラッチ回路ＬＣ１、ＬＣ２、・・・ＬＣｄからのシフト信号の取り出し、出力バッファ部１２２への出力を制御する出力論理回路群（３入力ＮＡＮＤ回路ＮＡＮＤ１、ＮＡＮＤ２、・・・ＮＡＮＤｎ、ＮＡＮＤｄ）とを備えた構成を有している。
For example, as shown in FIG. 18, the shift register circuit unit 121 is provided corresponding to the number of the top gate lines 111 or the bottom gate lines 112 (the number of the lines + 1), and has a predetermined timing based on the reference clocks CK and CKb. , A plurality of latch circuit groups (latch circuits LC1, LC2,... LCd, LCr) for sequentially shifting the start signal STtb input to the next stage, and a shift direction setting signal SC supplied from the
ここで、システムコントローラ１５０からシフトレジスタ回路部１２１に供給される基準クロックＣＫ、ＣＫｂは、相互に逆相となるクロック信号であり、また、シフト方向設定信号ＳＣ、ＳＣｂも、相互に逆相となる制御信号である。
また、図１８に示したシフトレジスタ回路部１２１に適用されるラッチ回路ＬＣ（ＬＣ１〜ＬＣｒ）は、例えば、図１９（ａ）に示すような、周知のインバータＩＮＶ及びクロックドインバータＣＩＶ１、ＣＩＶ２を用いた論理回路を適用することができ、アナログスイッチＳＷ（ＳＷ１１〜ＳＷ１ｓ、ＳＷ２１〜ＳＷ２ｓ）は、例えば、図１９（ｂ）に示すように、上述した各実施形態に示した電界効果型トランジスタＦＥＴｐ及びＦＥＴｎを並列に接続した回路構成を適用することができる。
Here, the reference clocks CK and CKb supplied from the
Further, the latch circuit LC (LC1 to LCr) applied to the shift register circuit unit 121 illustrated in FIG. 18 includes, for example, a known inverter INV and clocked inverters CIV1 and CIV2 as illustrated in FIG. The used logic circuit can be applied, and the analog switches SW (SW11 to SW1s, SW21 to SW2s) are, for example, as shown in FIG. 19B, the field effect transistor FETp shown in each of the above embodiments. A circuit configuration in which FETn is connected in parallel can be applied.
なお、図１９（ａ）に示したインバータＩＮＶ及びクロックドインバータＣＩＶ（ＣＩＶ１、ＣＩＶ２）についても、各々、図１９（ｃ）、（ｄ）に示すように、上述した電界効果型トランジスタＦＥＴｐ及びＦＥＴｎを直列に接続した回路構成を適用することができる。さらに、出力論理回路群を構成する各３入力ＮＡＮＤ回路ＮＡＮＤ（ＮＡＮＤ１、ＮＡＮＤ２、・・・ＮＡＮＤｎ、ＮＡＮＤｄ）についても、上述した電界効果型トランジスタＦＥＴｐ及びＦＥＴｎを周知の回路形態で接続した構成を適用することができる。 Note that the inverter INV and the clocked inverters CIV (CIV1, CIV2) shown in FIG. 19A also have the above-described field effect transistors FETp and FETn as shown in FIGS. 19C and 19D, respectively. A circuit configuration in which these are connected in series can be applied. Furthermore, the configuration in which the above-described field effect transistors FETp and FETn are connected in a well-known circuit form is applied to each of the three-input NAND circuits NAND (NAND1, NAND2,... NANDn, NANDd) constituting the output logic circuit group. can do.
また、図示を省略するが、シフトレジスタ回路部１２１の出力側に設けられる出力バッファ部１２２は、例えば、図１９（ｃ）に示したようなインバータＩＮＶを奇数段、直列に接続した回路構成を適用することができ、後述するようにシフトレジスタ回路部１２１から個別に出力される論理信号を、反転処理するとともに、所定の信号レベルを有するように増幅処理して、各トップゲートライン１１１又はボトムゲートライン１１２に印加する。
Although not shown, the
このような構成を有するトップゲートドライバ１２０Ａ又はボトムゲートドライバ１３０においては、まず、システムコントローラ１５０からハイレベルのシフト方向設定信号ＳＣ及びローレベルのシフト方向設定信号ＳＣｂがシフトレジスタ回路部１２１に供給されると、アナログスイッチ群のうち、アナログスイッチＳＷ１１、ＳＷ２２、ＳＷ１３・・・ＳＷ１ｄ、ＳＷ２ｒ、ＳＷ１ｓがオン動作することにより、各ラッチ回路ＬＣ１、ＬＣ２、・・・ＬＣｄ、ＬＣｒが順方向に接続される。すなわち、ラッチ回路ＬＣ１の入力接点ｉｎにスタート信号ＳＴtbが入力されるとともに、ｉ段目のラッチ回路ＬＣｉ（ＬＣ１、ＬＣ２、・・・ＬＣｄ）の出力接点ｏｕｔが次段のラッチ回路ＬＣ(i+1)（ＬＣ２、ＬＣ３、・・・ＬＣｄ、ＬＣｒ）の入力接点ｉｎに接続されるように、各ラッチ回路ＬＣ１、ＬＣ２、・・・ＬＣｄ、ＬＣｒが順次直列に接続された状態に設定される。
In the
これにより、システムコントローラ１５０から制御信号φtg又はφbgとして供給されたスタート信号ＳＴtbは、基準クロックＣＫ、ＣＫｂに基づく所定のタイミングで、各ラッチ回路ＬＣ１、ＬＣ２、・・・ＬＣｄ、ＬＣｒの順に、順次シフトされるとともに、ｉ段目のラッチ回路ＬＣｉ（ＬＣ１、ＬＣ２、・・・ＬＣｎ、ＬＣｄ）から出力されるシフト信号Ｓoutiが、ｉ段目の３入力ＮＡＮＤ回路ＮＡＮＤｉ（ＮＡＮＤ１、ＮＡＮＤ２、・・・ＮＡＮＤｎ、ＮＡＮＤｄ：ＮＡＮＤｄはダミー）の第１の入力接点に入力される。また、(i+1)段目のラッチ回路ＬＣ(i+1)（ＬＣ２、ＬＣ３、・・・ＬＣｄ、ＬＣｒ）から出力されるシフト信号Ｓout(i+1)が、ｉ段目の３入力ＮＡＮＤ回路ＮＡＮＤｉ（ＮＡＮＤ１、ＮＡＮＤ２、・・・ＮＡＮＤｎ、ＮＡＮＤｄ）の第３の入力接点に入力される。
As a result, the start signal STtb supplied as the control signal φtg or φbg from the
ここで、ｉ段目及び(i+1)段目のラッチ回路ＬＣｉ、ＬＣ(i+1)から出力される各シフト信号Ｓouti、Ｓout(i+1)がハイレベルであって、かつ、システムコントローラ１５０からハイレベルの出力イネーブル信号ＯＥtbが供給され、ｉ段目の３入力ＮＡＮＤ回路ＮＡＮＤｉ（ＮＡＮＤ１、ＮＡＮＤ２、・・・ＮＡＮＤｎ、ＮＡＮＤｄ）の第２の入力接点に入力されると、当該３入力ＮＡＮＤ回路ＮＡＮＤｉからローレベルの論理信号Ｓouti（Ｓout1、Ｓout2、・・・Ｓoutn、Ｓoutd）が出力バッファ部１２２に出力され、該出力バッファを介して、ｉ行目のトップゲートライン１１１又はボトムゲートライン１１２に所定の信号レベルを有するハイレベルの走査信号（上述したリセットパルスφＴｉ又は読出パルスφＢｉ）が出力される。これにより、トップゲートライン１１１又はボトムゲートライン１１２の１行目から最終行まで、順方向に順次走査信号が印加されることになる。
Here, the shift signals Souti and Sout (i + 1) output from the i-th and (i + 1) -th latch circuits LCi and LC (i + 1) are at a high level, and the system When a high-level output enable signal OEtb is supplied from the
一方、システムコントローラ１５０からローレベルのシフト方向設定信号ＳＣ及びハイレベルのシフト方向設定信号ＳＣｂがシフトレジスタ回路部１２１に供給されると、アナログスイッチ群のうち、アナログスイッチＳＷ２１、ＳＷ１２、ＳＷ２３・・・ＳＷ２ｄ、ＳＷ１ｒ、ＳＷ２ｓがオン動作することにより、各ラッチ回路ＬＣ１、ＬＣ２、・・・ＬＣｄ、ＬＣｒが逆方向に接続される。すなわち、ラッチ回路ＬＣｒの入力接点ｉｎにスタート信号ＳＴtbが入力されるとともに、(i+1)段目のラッチ回路ＬＣ(i+1)（ＬＣ２、ＬＣ３、・・・ＬＣｄ、ＬＣｒ）の出力接点ｏｕｔが次段のラッチ回路ＬＣｉ（ＬＣ１、ＬＣ２、・・・ＬＣｎ、ＬＣｄ）の入力接点ｉｎに接続されるように、各ラッチ回路ＬＣｒ、ＬＣｄ、・・・ＬＣ２、ＬＣ１が順次直列に接続された状態に設定される。
On the other hand, when the low-level shift direction setting signal SC and the high-level shift direction setting signal SCb are supplied from the
これにより、システムコントローラ１５０から供給されたスタート信号ＳＴtbは、基準クロックＣＫ、ＣＫｂに基づく所定のタイミングで、各ラッチ回路ＬＣｒ、ＬＣｄ、・・・ＬＣ２、ＬＣ１の順に、順次シフトされるとともに、(i+1)段目のラッチ回路ＬＣ(i+1)（ＬＣｒ、ＬＣｄ、・・・ＬＣ３、ＬＣ２）から出力されるシフト信号Ｓout(i+1)が、ｉ段目の３入力ＮＡＮＤ回路ＮＡＮＤｉ（ＮＡＮＤｄ、ＮＡＮＤｎ、・・・ＮＡＮＤ２、ＮＡＮＤ１）の第３の入力接点に入力される。また、ｉ段目のラッチ回路ＬＣｉ（ＬＣｄ、・・・ＬＣ２、ＬＣ１）から出力されるシフト信号Ｓoutiが、ｉ段目の３入力ＮＡＮＤ回路ＮＡＮＤｉ（ＮＡＮＤｄ、ＮＡＮＤｎ、・・・ＮＡＮＤ２、ＮＡＮＤ１）の第１の入力接点に入力される。
Thereby, the start signal STtb supplied from the
ここで、(i+1)段目及びｉ段目のラッチ回路ＬＣ(i+1)、ＬＣｉから出力される各シフト信号Ｓouti、Ｓout(i+1)がハイレベルであって、かつ、ハイレベルの出力イネーブル信号ＯＥtbがｉ段目の３入力ＮＡＮＤ回路ＮＡＮＤｉ（ＮＡＮＤ１、ＮＡＮＤ２、・・・ＮＡＮＤｎ、ＮＡＮＤｄ）の第２の入力接点に入力されると、当該３入力ＮＡＮＤ回路ＮＡＮＤｉからローレベルの論理信号Ｓouti（Ｓout1、Ｓout2、・・・Ｓoutn、Ｓoutd）が出力バッファ部１２２に出力され、ｉ行目のトップゲートライン１１１又はボトムゲートライン１１２に所定の信号レベルを有するハイレベルの走査信号（リセットパルスφＴｉ又は読出パルスφＢｉ）が出力される。これにより、トップゲートライン１１１又はボトムゲートライン１１２の最終行から１行目まで、逆方向に順次走査信号が印加されることになる。
Here, the shift signals Souti and Sout (i + 1) output from the (i + 1) -th and i-th latch circuits LC (i + 1) and LCi are at a high level, and When the level output enable signal OEtb is input to the second input contact of the i-th three-input NAND circuit NANDi (NAND1, NAND2,... NANDn, NANDd), the three-input NAND circuit NANDi outputs a low level. A logic signal Souti (Sout1, Sout2,... Soutn, Soutd) is output to the
したがって、図１８に示したようなシフトレジスタ回路部１２１を備えたトップゲートドライバ１２０Ａ及びボトムゲートドライバ１３０を適用した画像読取装置１００Ａによれば、システムコントローラ１５０から出力するシフト方向設定信号ＳＣの信号レベルを切り換える簡易な制御方法により、フォトセンサアレイ１１０（検知面ＤＴＣ）上に載置された被写体の画像読取方向（画像読取動作を行う行の走査方向）を任意に反転設定することができるので、使い勝手や設計自由度の高いシステムを提供することができる。
Therefore, according to the
なお、本実施形態に示したシフトレジスタ回路部１２１においては、システムコントローラ１５０から出力するシフト方向設定信号に基づいて、ラッチ回路群におけるシフト方向を切り換え可能（反転可能）なように制御することができる回路構成を示したが、本発明はこれに限定されるものではなく、周知の一方向にのみシフト動作を行うシフトレジスタ回路（例えば、後述するソースドライバに適用されるシフトレジスタ回路部１４１；図２１参照）を適用するものであってもよいことは言うまでもない。
In the shift register circuit unit 121 shown in the present embodiment, the shift direction in the latch circuit group can be controlled to be switchable (invertible) based on the shift direction setting signal output from the
（ソースドライバ）
図２０は、本適用例に係る画像読取装置に適用可能なソースドライバの一構成例を示す概略ブロック図であり、図２１は、本構成例に係るソースドライバに適用可能なシフトレジスタ回路部の一例を示す回路構成図であり、図２２は、本構成例に係るソースドライバに適用可能なプリチャージ回路部、サンプリング回路部、ソースフォロワ回路部及びパラレル−シリアル変換回路部の一例を示す回路構成図である。
(Source driver)
FIG. 20 is a schematic block diagram illustrating a configuration example of a source driver applicable to the image reading apparatus according to the application example. FIG. 21 illustrates a shift register circuit unit applicable to the source driver according to the configuration example. FIG. 22 is a circuit configuration diagram illustrating an example, and FIG. 22 is a circuit configuration illustrating an example of a precharge circuit unit, a sampling circuit unit, a source follower circuit unit, and a parallel-serial conversion circuit unit applicable to the source driver according to the present configuration example. FIG.
図２０に示すように、ソースドライバ１４０は、少なくとも、システムコントローラ１５０から供給される制御信号（後述するスタート信号ＳＴｓ及び２相の基準クロック信号ＡＣＫ、ＡＣＫｂ、出力イネーブル信号ＯＥｓ等）に基づいて、スタート信号を順次シフトしつつ、各ソースライン１１３に対応するシフト信号（論理信号；タイミング信号）ＡＳout1、ＡＳout2、・・・ＡＳoutmを出力するシフトレジスタ回路部１４１と、上述したプリチャージ期間に、プリチャージ信号φpgに基づくタイミングで、各ソースライン１１３に所定のプリチャージパルス（プリチャージ電圧Ｖpg）を一斉に印加するスイッチ群を備えたプリチャージ回路部（プリチャージ制御部）１４５と、上述した読み出し期間に、サンプリング信号φsrに基づくタイミングで、各ソースライン１１３を介して各フォトセンサ（読取画素）ＰＳに蓄積されたキャリヤに対応するソースライン電圧ＶＤ（データ電圧Ｖrd）を並列的に読み出すスイッチ群、及び、該ソースライン電圧ＶＤを保持する容量素子群を備えたサンプリング回路部（電圧保持部）１４４と、上記容量素子群に保持されたソースライン電圧ＶＤを所定の信号レベルに増幅するアンプ群を備えたソースフォロワ回路部１４３と、上記シフトレジスタ回路部１４１から順次出力されるシフト信号ＡＳout1、ＡＳout2、・・・ＡＳoutmに基づくタイミングで、ソースフォロワ回路部１４３から出力されるデータ電圧を時系列的に取り出してシリアル信号に変換して読取データ信号Ｖdataとして出力するスイッチ群を備えたパラレル−シリアル変換回路部（信号変換部）１４２と、を有して構成されている。
As shown in FIG. 20, the
シフトレジスタ回路部１４１は、例えば、図２１に示すように、ソースライン１１３の本数に対応（該ライン本数＋２）して設けられ、基準クロックＡＣＫ、ＡＣＫｂに基づく所定のタイミングで入力されたスタート信号ＳＴｓを順次、次段にシフトする複数段のラッチ回路群（ラッチ回路ＬＣＡ１、ＬＣＡ２、・・・ＬＣＡａ、ＬＣＡｂ）と、出力イネーブル信号ＯＥｓに基づいて各ラッチ回路ＬＣＡ１、ＬＣＡ２、・・・ＬＣＡａ、ＬＣＡｂからのシフト信号の取り出し、パラレル−シリアル変換回路部１４２への出力を制御する出力論理回路群（３入力ＮＡＮＤ回路ＮＡＮＤＡ１、ＮＡＮＤＡ２、・・・ＮＡＮＤＡｍ）と、を備えた構成を有している。
ここで、ラッチ回路群及び出力論理回路群は、各々、上述したトップゲートドライバ１２０Ａ又はボトムゲートドライバ１３０に適用可能なシフトレジスタ回路部１２１を構成するラッチ回路群及び出力論理回路群と同等の構成（図１８、図１９参照）を有しているので、具体的な回路構成についての説明を省略する。
For example, as shown in FIG. 21, the shift register circuit unit 141 is provided corresponding to the number of source lines 113 (the number of lines +2), and is input at a predetermined timing based on the reference clocks ACK and ACKb. A plurality of latch circuit groups (latch circuits LCA1, LCA2,... LCAa, LCAb) that sequentially shift STs to the next stage, and the latch circuits LCA1, LCA2,... LCAa based on the output enable signal OEs An output logic circuit group (3-input NAND circuits NANDA1, NANDA2,... NANDAm) that controls the output of the shift signal from the LCAb and the output to the parallel-serial
Here, the latch circuit group and the output logic circuit group have the same configuration as the latch circuit group and the output logic circuit group that constitute the shift register circuit unit 121 applicable to the
このような構成を有するシフトレジスタ回路部１４１においては、システムコントローラ１５０からラッチ回路ＬＣＡ１の入力接点ｉｎにスタート信号ＳＴｓが入力されると、基準クロックＡＣＫ、ＡＣＫｂに基づく所定のタイミングで、スタート信号ＳＴｓがラッチ回路ＬＣＡ１、ＬＣＡ２、・・・ＬＣＡａ、ＬＣＡｂの順にシフトされるとともに、ｊ段目のラッチ回路ＬＣＡｊ（ＬＣＡ１、ＬＣＡ２、・・・ＬＣＡｍ）から出力されるシフト信号が、ｊ段目の３入力ＮＡＮＤ回路ＮＡＮＤＡｉ（ＮＡＮＤＡ１、ＮＡＮＤＡ２、・・・ＮＡＮＤＡｍ）の第１の入力接点に入力される。また、(j+1)段目のラッチ回路ＬＣＡ(j+1)（ＬＣＡ２、ＬＣＡ３、・・・ＬＣＡａ）から出力されるシフト信号が、ｊ段目の３入力ＮＡＮＤ回路ＮＡＮＤＡｊ（ＮＡＮＤＡ１、ＮＡＮＤＡ２、・・・ＮＡＮＤＡｍ）の第３の入力接点に入力される。
In the shift register circuit unit 141 having such a configuration, when the start signal STs is input from the
ここで、ｊ段目及び(j+1)段目のラッチ回路ＬＣＡｊ、ＬＣＡ(j+1)から出力される各シフト信号がハイレベルであって、かつ、システムコントローラ１５０からハイレベルの出力イネーブル信号ＯＥｓが供給され、ｊ段目の３入力ＮＡＮＤ回路ＮＡＮＤＡｊ（ＮＡＮＤＡ１、ＮＡＮＤＡ２、・・・ＮＡＮＤＡｍ）の第２の入力接点に入力されると、当該３入力ＮＡＮＤ回路ＮＡＮＤＡｊからローレベルの論理信号ＡＳoutj（ＡＳout1、ＡＳout2、・・・ＡＳoutm）がパラレル−シリアル変換回路部１４２に出力される。これにより、ソースライン１１３の１列目から最終列まで順次ソースライン電圧ＶＤ（データ電圧Ｖrd）が時分割的に取り出されてシリアル信号に変換され、読取データ信号Ｖdataとして出力されることになる。
Here, each shift signal output from the latch circuits LCAj and LCA (j + 1) at the j-th stage and the (j + 1) -th stage is at a high level, and the
また、プリチャージ回路部１４５、サンプリング回路部１４４、ソースフォロワ回路部１４３及びパラレル−シリアル変換回路部１４２は、例えば、各ソースライン１１３に対応して、図２２に示すような回路構成を有している。
すなわち、ｊ列目のソースライン１１３に設けられるプリチャージ回路部１４５（１４５ｊ）は、システムコントローラ１５０から供給されるプリチャージ信号φpg（非反転信号ＰＣＧ及び反転信号ＰＣＧｂ）に基づいて、オン、オフ動作するアナログスイッチＳＷ５ｊを備え、ハイレベルのプリチャージ信号φpgが供給されるタイミングで、ソースライン１１３に対してプリチャージ電圧Ｖpgをプリチャージパルスとして出力する。
In addition, the
That is, the precharge circuit unit 145 (145j) provided in the j-th source line 113 is turned on / off based on the precharge signal φpg (the non-inverted signal PCG and the inverted signal PCGb) supplied from the
また、サンプリング回路部１４４（１４４ｊ）は、図２２に示すように、システムコントローラ１５０から供給されるサンプリング信号φsr（非反転信号ＳＲ及び反転信号ＳＲｂ）に基づいて、オン、オフ動作するアナログスイッチＳＷ４ｊと、一端がアナログスイッチＳＷ４ｊの出力接点に、他端が接地電位に接続されたコンデンサ（容量素子）Ｃsrと、を備え、ハイレベルのサンプリング信号φsrが供給されるタイミングで、ソースライン１１３を介して、フォトセンサＰＳに蓄積されたキャリヤに対応するソースライン電圧ＶＤを取り込んで、コンデンサＣsrに電圧成分として保持する。
Further, as shown in FIG. 22, the sampling circuit unit 144 (144j) is an analog switch SW4j that is turned on and off based on the sampling signal φsr (the non-inverted signal SR and the inverted signal SRb) supplied from the
また、ソースフォロワ回路部１４３（１４３ｊ）は、図２２に示すように、高電位電圧Ｖapdと低電位電圧Ｖaps間に電界効果型トランジスタＦＥＴａ及びＦＥＴｂを直列接続した回路構成を有し、上記サンプリング回路部１４４ｊに設けられたコンデンサＣsrに保持された電圧成分（ソースライン電圧ＶＤ）に応じて、所定の増幅率で増幅された信号レベルが生成される。 The source follower circuit unit 143 (143j) has a circuit configuration in which field effect transistors FETa and FETb are connected in series between a high potential voltage Vapd and a low potential voltage Vaps as shown in FIG. A signal level amplified with a predetermined amplification factor is generated according to the voltage component (source line voltage VD) held in the capacitor Csr provided in the unit 144j.
パラレル−シリアル変換回路部１４２（１４２ｊ）は、図２２に示すように、上述したシフトレジスタ回路部１４１から出力される論理信号（シフト信号）ＡＳoutjを反転処理するインバータ群ＩＮＶ１〜ＩＮＶ３と、該論理信号ＡＳoutjを非反転処理するインバータ群ＩＮＶ１、ＩＮＶ４〜ＩＮＶ６と、論理信号ＡＳoutj（非反転信号及び反転信号）に基づいて、オン、オフ動作するアナログスイッチＳＷ２ｊと、を備え、ローレベルの論理信号ＡＳoutjが供給されるタイミングで、上記ソースフォロワ回路部１４３ｊから出力されるデータ電圧が読取データ信号Ｖdataとして出力される。 As shown in FIG. 22, the parallel-serial conversion circuit unit 142 (142j) includes inverter groups INV1 to INV3 for inverting the logic signal (shift signal) ASoutj output from the shift register circuit unit 141, and the logic The inverter group INV1, INV4 to INV6 that performs non-inversion processing of the signal ASoutj, and an analog switch SW2j that operates on and off based on the logic signal ASoutj (non-inverted signal and inverted signal), and a low-level logic signal ASoutj The data voltage output from the source follower circuit unit 143j is output as the read data signal Vdata at the timing at which is supplied.
このような構成を有するソースドライバ１４０によれば、システムコントローラ１５０から供給されるサンプリング信号φsrに基づいて、１列目から最終列までの各ソースライン１１３を介して、ソースライン電圧ＶＤが一括して取り出されて一旦保持され、シフトレジスタ回路部１４１から順次出力される論理信号ＡＳoutjに基づいて、シリアル信号に変換されて読取データ信号Ｖdataとして出力される。
According to the
次いで、本適用例に係る画像読取装置の素子構造について、上述した各実施形態に示したトランジスタアレイを参照しながら説明する。
上述したような本適用例に係る画像読取装置を構成するフォトセンサアレイ１１０及び各ドライバ回路（トップゲートドライバ１２０Ａ、ボトムゲートドライバ１３０、ソースドライバ１４０）については、例えば、上述した第３又は第４の実施形態（図８、図１０参照）に示したような素子構造及び製造方法を良好に適用することができる。
Next, the element structure of the image reading apparatus according to this application example will be described with reference to the transistor arrays described in the above embodiments.
As for the
すなわち、単一の絶縁性の基板ＳＵＢの一面側であって、該基板ＳＵＢの略中央領域に、アモルファスシリコン半導体層を用いたダブルゲート型の薄膜トランジスタ構造を有するフォトセンサＰＳを、図１４に示したようにマトリクス状に複数配列することによりフォトセンサアレイ１１０が構成され、該フォトセンサアレイ１１０（フォトセンサＰＳ）の形成領域に隣接する周辺領域に、低温ポリシリコン半導体層を用いた薄膜トランジスタ（上述した電界効果型トランジスタＦＥＴｐ及びＦＥＴｎ）を、図１７乃至図２２に示したように所定の回路形態を有するように接続することによりトップゲートドライバ１２０Ａ、ボトムゲートドライバ１３０、又は、ソースドライバ１４０が、上記フォトセンサアレイ１１０とともに一体的に構成される。
また、このようなフォトセンサＰＳ及びドライバ回路においては、少なくとも、上記ドライバ回路を構成する電界効果型トランジスタＦＥＴｐ及びＦＥＴｎに用いられるポリシリコン半導体層が、フォトセンサＰＳに用いられるアモルファスシリコン半導体層に対して、下層側（基板ＳＵＢ側）に設けられた構成を有している。
That is, FIG. 14 shows a photosensor PS having a double-gate thin film transistor structure using an amorphous silicon semiconductor layer on one surface side of a single insulating substrate SUB and in a substantially central region of the substrate SUB. As described above, a plurality of
In such a photosensor PS and driver circuit, at least the polysilicon semiconductor layer used in the field effect transistors FETp and FETn constituting the driver circuit is different from the amorphous silicon semiconductor layer used in the photosensor PS. The structure is provided on the lower layer side (substrate SUB side).
ここで、フォトセンサ（ダブルゲート型フォトセンサ）ＰＳと、各ドライバ回路を構成する薄膜トランジスタは、上述した第３の実施形態（図８参照）に示したように、相互に電極形成層を共有することなく、独立した製造プロセスにより形成するものであってもよいし、第４の実施形態（図１０参照）に示したように、少なくとも一部の導電層（例えば、ボトムゲート電極とゲート電極）を同一の電極形成層に設けて、同一の製造プロセスで同時に形成するものであってもよい。 Here, as shown in the third embodiment (see FIG. 8), the photosensor (double-gate photosensor) PS and the thin film transistors constituting each driver circuit share an electrode formation layer with each other. Alternatively, it may be formed by an independent manufacturing process, or as shown in the fourth embodiment (see FIG. 10), at least a part of the conductive layers (for example, the bottom gate electrode and the gate electrode) May be provided on the same electrode forming layer and formed simultaneously in the same manufacturing process.
このように、本適用例に係る画像読取装置に、上述したような本発明に係るトランジスタアレイの素子構造を適用することにより、単一の絶縁性基板ＳＵＢ上に、フォトセンサアレイ１１０を構成するフォトセンサ（ダブルゲート型フォトセンサ）ＰＳと各ドライバ回路を構成する電界効果型トランジスタを、単一の基板ＳＵＢ上に一体的に形成することができる。
As described above, by applying the element structure of the transistor array according to the present invention as described above to the image reading apparatus according to the application example, the
したがって、本適用例に係る画像読取装置を、フォトセンサアレイ上の検知面に直接被写体が載置される指紋読取装置等に適用した場合であっても、フォトセンサアレイ及びその周辺のドライバ回路の最上面は略平坦に形成されていることにより、被写体を検知面に密着させて当該画像を良好に読み取り、認識することができるとともに、フォトセンサアレイに近接して周辺回路を一体的に配置することができる。これにより、装置規模を小型化しつつ、被写体画像を良好に読み取ることができる画像読取装置を実現することができる。 Therefore, even when the image reading apparatus according to this application example is applied to a fingerprint reading apparatus or the like in which a subject is directly placed on the detection surface on the photosensor array, the photosensor array and the peripheral driver circuits thereof Since the uppermost surface is formed to be substantially flat, the image can be read and recognized well by bringing the subject into close contact with the detection surface, and peripheral circuits are integrally arranged close to the photosensor array. be able to. Thereby, it is possible to realize an image reading apparatus that can read the subject image satisfactorily while reducing the apparatus scale.
さらに、本適用例に係る画像読取装置においては、少なくとも、各ドライバ回路を構成する電界効果型トランジスタＦＥＴｐ、ＦＥＴｎに用いられる低温ポリシリコン半導体層を、フォトセンサＰＳを構成するアモルファスシリコン半導体層よりも下層に配置し、上述した各実施形態に示した一連の製造プロセスにおいて、低温ポリシリコン半導体層を形成する工程の後に、アモルファスシリコン半導体層を形成する工程を適用しているので、電界効果型トランジスタＦＥＴｐ、ＦＥＴｎ及びフォトセンサ（ダブルゲート型フォトセンサ）ＰＳの各素子特性を良好に維持することができ、動作特性に優れた画像読取装置を実現することができる。 Furthermore, in the image reading apparatus according to this application example , at least the low-temperature polysilicon semiconductor layer used for the field effect transistors FETp and FETn constituting each driver circuit is set to be higher than the amorphous silicon semiconductor layer constituting the photosensor PS. Since the step of forming the amorphous silicon semiconductor layer is applied after the step of forming the low-temperature polysilicon semiconductor layer in the series of manufacturing processes arranged in the lower layer and shown in the above-described embodiments, the field effect transistor Each element characteristic of FETp, FETn, and photosensor (double gate type photosensor) PS can be maintained satisfactorily, and an image reading apparatus having excellent operating characteristics can be realized.
加えて、第４の実施形態に示した素子構造を適用した場合にあっては、少なくとも、各ドライバ回路を構成する電界効果型トランジスタＦＥＴｐ、ＦＥＴｎとフォトセンサＰＳの一部の導電層（ゲート電極とボトムゲート電極）を、同一の電極形成層（共有するレイヤ）に設けた構成を適用しているので、これらの導電層を同一の工程で同時に形成することができ、製造プロセスの短縮と製造コストの削減を図ることもできる。 In addition, when the element structure shown in the fourth embodiment is applied, at least a part of the conductive layers (gate electrodes) of the field effect transistors FETp and FETn and the photosensor PS constituting each driver circuit. And bottom gate electrode) are applied to the same electrode formation layer (shared layer), so these conductive layers can be formed simultaneously in the same process, shortening the manufacturing process and manufacturing Cost can also be reduced.
なお、本適用例に係る画像読取装置においては、ドライバ回路が低温ポリシリコン半導体層を用いた電界効果型トランジスタにより構成され、また、フォトセンサアレイ（フォトセンサ）がアモルファスシリコン半導体層を用いたダブルゲート型の薄膜トランジスタ構造を有しているので、各ドライバ回路を構成する電界効果型トランジスタにおいて、動作速度は比較的高速であるものの絶縁耐圧が低いという低温ポリシリコン半導体層特有の性質を有しているので、上述したフォトセンサアレイの駆動制御方法（図３参照）をそのまま適用すると、特にリセットパルスの電圧振幅が３０Ｖと比較的大きいため、耐圧破壊に至る可能性がある。 In the image reading apparatus according to this application example, the driver circuit is configured by a field effect transistor using a low-temperature polysilicon semiconductor layer, and the photosensor array (photosensor) is a double using an amorphous silicon semiconductor layer. Since it has a gate type thin film transistor structure, the field effect transistor that constitutes each driver circuit has a characteristic characteristic of a low-temperature polysilicon semiconductor layer that has a relatively high operating speed but low withstand voltage. Therefore, if the above-described drive control method for the photosensor array (see FIG. 3) is applied as it is, the voltage amplitude of the reset pulse is particularly large at 30 V, which may lead to breakdown voltage.
そこで、図１５に示した画像読取装置（フォトセンサアレイ）の駆動制御方法において、例えば、リセット期間にトップゲートドライバ１２０ＡからリセットパルスφＴｉを印加するタイミングに同期して、ボトムゲートドライバ１３０から読み出しパルスφＢｉとは別個の、所定の電圧パルス（正のバイアス電圧；例えば、１０Ｖ）を印加することにより、上記リセットパルスの電圧値を、例えば、０Ｖに設定した場合（すなわち、リセットパルスの電圧振幅を、−１５〜０Ｖの１５Ｖに設定した場合）であっても、図１５に示した場合と同等の良好な画像読取動作を実現することができる。
Therefore, in the drive control method of the image reading apparatus (photosensor array) shown in FIG. 15, for example, the read pulse from the
これは、リセット期間Ｔrstに、トップゲート電極ＴＧｘ及びボトムゲート電極ＢＧｘに対して、各々リセットパルス及び電圧パルスを同期して印加することにより、フォトセンサＰＳの半導体層（チャネル領域）に電位差が誘起され、これによって、通常のキャリヤの掃き出し動作（すなわち、図１５に示したリセット動作）と同等の作用が働いて、リセット動作が実現されることに基づくものである。 This is because a potential difference is induced in the semiconductor layer (channel region) of the photosensor PS by applying a reset pulse and a voltage pulse to the top gate electrode TGx and the bottom gate electrode BGx in synchronization during the reset period Trst. This is based on the fact that the reset operation is realized by the action equivalent to the normal carrier sweeping operation (that is, the reset operation shown in FIG. 15).
したがって、このような駆動制御方法によれば、トップゲート端子ＴＧに印加するリセットパルスの信号レベルを低減（例えば、＋１５Ｖ→０Ｖ）して電圧振幅を、上述した基本的な駆動制御方法（図１５参照）に比較して縮小（例えば、３０Ｖ→１５Ｖ）しつつ、良好なリセット動作を実現することができるので、フォトセンサアレイ１１０の周辺回路（特に、トップゲートドライバ１２０Ａ）を、上述したような絶縁耐圧が比較的低い低温ポリシリコン半導体層を用いた電界効果型トランジスタ（ポリシリコン薄膜トランジスタ）を適用して構成した場合であっても、素子の耐圧破壊等を生じることなく、比較的良好な動作速度で画像読取動作を実行することができる。また、ドライバ回路の駆動電源（電源電圧）を低電圧化することもできる。さらに、高電圧パルスがフォトセンサに直接印加されることがなくなるので、フォトセンサの素子特性の劣化や配線間での絶縁不良の発生等を抑制することができ、より信頼性の高い画像読取装置を提供することができる。
Therefore, according to such a drive control method, the signal level of the reset pulse applied to the top gate terminal TG is reduced (for example, +15 V → 0 V), and the voltage amplitude is set to the above-described basic drive control method (FIG. 15). (See, for example,
＜第２の適用例＞
次に、本発明に係るトランジスタアレイの第２の適用例について、図面を参照して具体的に説明する。
図２３は、本発明に係るトランジスタアレイを画像読取装置に適用した場合の第２の例を示す概略全体構成図である。ここで、上述した第１の適用例と同等の構成については、同一又は同等の符号を付してその説明を簡略化又は省略する。
<Second application example>
Next, a second application example of the transistor array according to the present invention will be specifically described with reference to the drawings.
FIG. 23 is a schematic overall configuration diagram showing a second example in which the transistor array according to the present invention is applied to an image reading apparatus. Here, about the structure equivalent to the 1st application example mentioned above, the same or equivalent code | symbol is attached | subjected and the description is simplified or abbreviate | omitted.
上述した第１の適用例においては、ダブルゲート型の薄膜トランジスタ構造を有するフォトセンサを２次元配列したフォトセンサアレイの周辺領域に形成されるドライバ回路（トップゲートドライバ、ボトムゲートドライバ、ソースドライバ）が、低温ポリシリコン薄膜トランジスタにより構成され、かつ、該構成を有する画像読取装置に適用可能な特有の駆動制御方法を用いる場合について説明したが、第２の適用例においては、フォトセンサアレイの周辺領域に形成されるトップゲートドライバが、少なくとも、アモルファスシリコンからなる半導体層を用いた電界効果型トランジスタ（アモルファスシリコン薄膜トランジスタ）を適用して構成された出力部（後述するレベルシフト回路部）を備えていることを特徴とする。これにより、本適用例に係る画像読取装置においては、上述した基本的な駆動制御方法（図１５参照）をそのまま用いて画像読取動作を実行させることができる。 In the first application example described above, a driver circuit (top gate driver, bottom gate driver, source driver) formed in the peripheral region of a photosensor array in which photosensors having a double gate type thin film transistor structure are two-dimensionally arranged is provided. In the second application example, in the second application example, the peripheral region of the photosensor array is described, which is configured using a low-temperature polysilicon thin film transistor and using a specific drive control method applicable to an image reading apparatus having the configuration. The formed top gate driver has at least an output section (a level shift circuit section to be described later) configured by applying a field effect transistor (amorphous silicon thin film transistor) using a semiconductor layer made of amorphous silicon. It is characterized by. Thereby, in the image reading apparatus according to the application example, it is possible to execute the image reading operation using the above-described basic drive control method (see FIG. 15) as it is.
すなわち、図２３に示すように、本適用例に係る画像読取装置１００Ｂは、上述した第１の適用例と同様の構成（図１参照）を有するフォトセンサアレイ１１０と、ボトムゲートドライバ（第２の走査駆動手段）１３０と、ソースドライバ（信号駆動手段）１４０と、システムコントローラ１５０に加え、トップゲートライン１１１に直接接続され、アモルファスシリコン薄膜トランジスタにより構成されたレベルシフト回路部１２３を備えたトップゲートドライバ（第１の走査駆動手段）１２０Ｂを有して構成されている。
That is, as shown in FIG. 23, an
そして、本適用例においても、第１の適用例と同様に、単一のガラス基板等の絶縁性の基板ＳＵＢの一面側に、上記フォトセンサアレイ１１０及びトップゲートドライバ１２０Ｂ、ボトムゲートドライバ１３０、ソースドライバ１４０が、上述したような実施形態に示した素子構造を有して、一体的に形成されている。すなわち、フォトセンサアレイ１１０に配列されたフォトセンサＰＳは、アモルファスシリコン半導体層を用いた、ダブルゲート型の薄膜トランジスタ構造を有し、一方、ボトムゲートドライバ１３０、ソースドライバ１４０の各ドライバ回路は、低温ポリシリコン薄膜トランジスタにより構成され、さらに、トップゲートドライバ１２０Ｂは、少なくともアモルファスシリコン薄膜トランジスタにより構成されたレベルシフト回路部１２３を備えた構造を有している。なお、トップゲートドライバ１２０Ｂのレベルシフト回路部１２３以外の回路部は、低温ポリシリコン薄膜トランジスタによって構成されるものであってもよいし、また、低温ポリシリコン薄膜トランジスタとアモルファスシリコン薄膜トランジスタとを含んで構成されるものであってもよい。
Also in this application example, as in the first application example, the
以下、本適用例特有の構成であるトップゲートドライバについて具体的に説明する。
図２４は、本適用例に係る画像読取装置に適用可能なトップゲートドライバの一構成例を示す概略ブロック図であり、図２５は、本構成例に係るトップゲートドライバに適用可能な出力バッファ部及びレベルシフト回路部の一例を示す回路構成図である。ここで、上述した第１の適用例と同等の構成については、同一又は同等の符号を付してその説明を簡略化又は省略する。
Hereinafter, a top gate driver having a configuration unique to this application example will be described in detail.
FIG. 24 is a schematic block diagram illustrating a configuration example of a top gate driver applicable to the image reading apparatus according to the application example. FIG. 25 illustrates an output buffer unit applicable to the top gate driver according to the configuration example. FIG. 3 is a circuit configuration diagram illustrating an example of a level shift circuit unit. Here, about the structure equivalent to the 1st application example mentioned above, the same or equivalent code | symbol is attached | subjected and the description is simplified or abbreviate | omitted.
図２４に示すように、トップゲートドライバ１２０Ｂは、上述した第１の適用例と同等の回路構成（図１８参照）を有するシフトレジスタ回路部１２１と、該シフトレジスタ回路部１２１から順次出力されるシフト信号（論理信号；タイミング信号）を、所定の信号レベルに増幅する前段の増幅手段としての出力バッファ部（出力回路部）１２２と、該出力バッファ部１２２から出力される増幅信号を、所定の電圧振幅を有する信号に変換（信号増幅、レベルシフト）して、各トップゲートライン１１１に走査信号（リセットパルス）φＴ１、φＴ２、・・・φＴｎとして印加する、後段の増幅手段としてのレベルシフト回路部（出力回路部）１２３と、を有して構成されている。
As shown in FIG. 24, the
ここで、シフトレジスタ回路部１２１は、第１の適用例に示した回路構成と同等であるので、その説明を省略する。また、出力バッファ部１２２（１２２ｉ）は、図２５に示すように、各行のトップゲートライン１１１に対応して、上記シフトレジスタ回路部１２１から出力される論理信号（シフト信号）Ｓoutiを非反転処理するインバータ群ＩＮＶ２１、ＩＮＶ２２と、該論理信号Ｓoutiを反転処理するインバータ群ＩＮＶ２１〜ＩＮＶ２３と、を備え、ローレベルの論理信号Ｓoutiが供給されるタイミングで、該論理信号Ｓoutiの非反転信号となる増幅信号ＡＭＳと論理信号Ｓoutiの反転信号となる増幅信号ＡＭＳｂを生成してレベルシフト回路部１２３に出力する。
Here, since the shift register circuit unit 121 is equivalent to the circuit configuration shown in the first application example, the description thereof is omitted. Further, as shown in FIG. 25, the output buffer unit 122 (122i) performs non-inversion processing on the logic signal (shift signal) Souti output from the shift register circuit unit 121 corresponding to the top gate line 111 of each row. Inverter groups INV21 and INV22 that perform the logic signal Souti and inverter groups INV21 to INV23 that invert the logic signal Souti, and the amplification that becomes the non-inverted signal of the logic signal Souti at the timing when the low level logic signal Souti is supplied An amplified signal AMSb that is an inverted signal of the signal AMS and the logic signal Souti is generated and output to the level
また、レベルシフト回路部１２３（１２３ｉ）は、例えば、図２５に示すように、各行のトップゲートライン（走査ライン）１１１に対応して、高電位電圧（第１の電源電圧）Ｖapdと接点Ｎ３１との間に電流路（ソース−ドレイン端子）が接続され、制御端子（ゲート端子）に論理信号Ｓoutiの非反転信号となる増幅信号ＡＭＳ（第２の入力信号）が印加されるｎチャネル型の電界効果型トランジスタ（薄膜トランジスタ）Ｔｒ３１と、接点Ｎ３１と低電位電圧（第２の電源電圧）Ｖapsとの間に電流路が接続され、制御端子に論理信号Ｓoutiの反転信号となる増幅信号ＡＭＳｂ（第１の入力信号）が印加されるｎチャネル型の電界効果型トランジスタＴｒ３２と、増幅信号ＡＭＳｂが印加される接点（電界効果型トランジスタＴｒ３２の制御端子）と接点Ｎ３２との間に電流路が接続され、制御端子に高電位電圧Ｖapdが印加されたｎチャネル型の電界効果型トランジスタＴｒ３５と、高電位電圧Ｖapdと接点Ｎ３３（出力接点）との間に電流路が接続され、制御端子が接点Ｎ３２に接続されたｎチャネル型の電界効果型トランジスタＴｒ３３と、接点Ｎ３３と低電位電圧Ｖapsとの間に電流路が接続され、制御端子が接点Ｎ３１に接続されたｎチャネル型の電界効果型トランジスタＴｒ３４と、を備えた構成を有している。ここで、接点Ｎ３２と接点Ｎ３３との間には、電界効果型トランジスタＴｒ３３のゲート−ソース間に、図示を省略した寄生容量（容量素子）が形成されている。
Further, for example, as shown in FIG. 25, the level shift circuit unit 123 (123i) corresponds to the top gate line (scanning line) 111 of each row, and a high potential voltage (first power supply voltage) Vapd and a contact N31. Is connected to a current path (source-drain terminal), and an amplified signal AMS (second input signal) that is a non-inverted signal of the logic signal Souti is applied to a control terminal (gate terminal). A current path is connected between the field effect transistor (thin film transistor) Tr31, the contact N31, and the low potential voltage (second power supply voltage) Vaps, and the amplified signal AMSb (the first signal that is an inverted signal of the logic signal Souti is connected to the control terminal). N-channel field effect transistor Tr32 to which the
すなわち、本実施形態に係るレベルシフト回路部１２３ｉにおいて、電界効果型トランジスタＴｒ３１及びＴｒ３２は、高電位電圧Ｖapdと低電位電圧Ｖapsとの間に直列に接続され、かつ、電界効果型トランジスタＴｒ３１に出力バッファ部１２２ｉから増幅信号ＡＭＳが、また、電界効果型トランジスタＴｒ３２に増幅信号ＡＭＳの反転信号となる増幅信号ＡＭＳｂが同時に印加されるように構成された、入力段のインバータ回路を構成し、電界効果型トランジスタＴｒ３３及びＴｒ３４は、高電位電圧Ｖapdと低電位電圧Ｖapsとの間に直列に接続され、かつ、電界効果型トランジスタＴｒ３３に接点Ｎ３２の電位が、また、電界効果型トランジスタＴｒ３４に接点３１の電位（入力段のインバータ回路の出力電位であって増幅信号ＡＭＳｂの反転信号となる第３の入力信号；後述するように、接点Ｎ３２の電位の略逆相となる）が同時に印加されるように構成された、出力段のインバータ回路を構成している。
ここで、各電界効果型トランジスタＴｒ３１〜Ｔｒ３５は、いずれもアモルファスシリコン薄膜トランジスタである。
That is, in the level shift circuit unit 123i according to the present embodiment, the field effect transistors Tr31 and Tr32 are connected in series between the high potential voltage Vapd and the low potential voltage Vaps and output to the field effect transistor Tr31. An input stage inverter circuit is configured so that the amplified signal AMS from the buffer unit 122i and the amplified signal AMSb that is an inverted signal of the amplified signal AMS are simultaneously applied to the field effect transistor Tr32. The type transistors Tr33 and Tr34 are connected in series between the high potential voltage Vapd and the low potential voltage Vaps, the potential of the contact N32 is connected to the field effect transistor Tr33, and the contact 31 is connected to the field effect transistor Tr34. Potential (the output potential of the inverter circuit in the input stage and the amplified signal AMSb) A third input signal which is a rolling signal; As described below, a substantially opposite phase of the potential of the contact N32) constitute an inverter circuit of the configured output stage as simultaneously applied.
Here, each of the field effect transistors Tr31 to Tr35 is an amorphous silicon thin film transistor.
次いで、上述した回路構成を有するトップゲートドライバのレベルシフト回路部の動作について説明する。
図２６は、本構成例に係るレベルシフト回路部の各端子及び接点における信号電圧の変化を示すシミュレーション結果である。ここでは、上述したトップゲートドライバ１２０Ｂにおいて、少なくとも、レベルシフト回路部１２３に供給される電源電圧として、高電位電圧Ｖapdが＋１５Ｖ、低電位電圧Ｖapsが−１８Ｖに設定され、出力バッファ部１２２（１２２ｉ）から入力される０〜１５Ｖの電圧振幅（第１の電圧振幅）を有する増幅信号ＡＭＳ、ＡＭＳｂを、上記レベルシフト回路部１２３（１２３ｉ）により、−１５〜＋１５Ｖの電圧振幅（第２の電圧振幅）を有する信号に変換して走査信号（リセットパルス）φＴｉとしてｉ行目のトップゲートライン１１１に印加する場合について説明する。
Next, the operation of the level shift circuit portion of the top gate driver having the circuit configuration described above will be described.
FIG. 26 is a simulation result showing changes in signal voltage at each terminal and contact of the level shift circuit unit according to this configuration example. Here, in the above-described
まず、図２４、図２５に示したトップゲートドライバ１２０Ｂにおいて、シフトレジスタ回路部１２１から出力バッファ部１２２ｉに、シフト信号としてローレベルの論理信号Ｓoutiが供給されると、レベルシフト回路部１２３ｉの入力段のインバータ回路に、ローレベル（＝０Ｖ）の増幅信号ＡＭＳ及びハイレベル（＝＋１５Ｖ）の増幅信号ＡＭＳｂが入力されて、電界効果型トランジスタＴｒ３２がオン動作するとともに、電界効果型トランジスタＴｒ３１がオフ動作する。これにより、図２６に示すように、接点Ｎ３１の電位Ｖn31は、電界効果型トランジスタＴｒ３２の導通抵抗（オン抵抗）分だけ、低電位電圧Ｖaps（＝−１８Ｖ）よりも高い電圧になるものの、充分低い信号電圧（概ね−１３Ｖ）を有するローレベルに設定される。
First, in the
一方、シフトレジスタ回路部１２１から、シフト信号としてハイレベルの論理信号Ｓoutiが供給されると、レベルシフト回路部１２３ｉの入力段のインバータ回路に、ハイレベル（＝＋１５Ｖ）の増幅信号ＡＭＳ及びローレベル（＝０Ｖ）の増幅信号ＡＭＳｂが入力されて、電界効果型トランジスタＴｒ３１がオン動作するとともに、電界効果型トランジスタＴｒ３２がオフ動作する。これにより、接点Ｎ３１の電位Ｖn31は、電界効果型トランジスタＴｒ３１の導通抵抗分だけ、高電位電圧Ｖapd（＝＋１５Ｖ）よりも低い電圧を有するハイレベルに設定される。ここで、電界効果型トランジスタに適用されるアモルファスシリコン薄膜トランジスタの回路特性上、高電位電圧Ｖapd側に接続された電界効果型トランジスタＴｒ３１の導通抵抗は比較的大きく、小さく設定することが困難であるため、接点Ｎ３１電位Ｖn31は、ハイレベルでありながら、図２６に示すように、概ね＋３〜＋４Ｖ程度の極めて低い電圧しか得られない。 On the other hand, when a high level logic signal Souti is supplied as a shift signal from the shift register circuit unit 121, a high level (= + 15V) amplified signal AMS and a low level are supplied to the inverter circuit of the input stage of the level shift circuit unit 123i. When the amplified signal AMSb of (= 0V) is input, the field effect transistor Tr31 is turned on, and the field effect transistor Tr32 is turned off. Thereby, the potential Vn31 of the contact N31 is set to a high level having a voltage lower than the high potential voltage Vapd (= + 15V) by the conduction resistance of the field effect transistor Tr31. Here, because of the circuit characteristics of the amorphous silicon thin film transistor applied to the field effect transistor, the conduction resistance of the field effect transistor Tr31 connected to the high potential voltage Vapd side is relatively large and it is difficult to set it small. As shown in FIG. 26, the contact N31 potential Vn31 is at a high level, and only a very low voltage of about +3 to +4 V can be obtained.
次いで、出力段のインバータ回路において、上記入力段のインバータ回路の出力電圧（接点Ｎ３１の電位Ｖn31）がハイレベル（概ね＋３〜＋４Ｖ）のときには、電界効果型トランジスタＴｒ３４がオン動作して、接点Ｎ３３（トップゲートライン１１１）の電位は、電界効果型トランジスタＴｒ３４の導通抵抗分だけ、低電位電圧Ｖaps（＝−１８Ｖ）よりも高い電圧である、所望の信号レベル（所望の電圧振幅−１５〜＋１５Ｖの、下限側の電圧である−１５Ｖ；ローレベル）に設定される。 Next, in the output stage inverter circuit, when the output voltage of the input stage inverter circuit (the potential Vn31 of the contact N31) is at a high level (approximately +3 to +4 V), the field effect transistor Tr34 is turned on, and the contact N33 The potential of the (top gate line 111) is higher than the low potential voltage Vaps (= −18V) by the conduction resistance of the field effect transistor Tr34, and a desired signal level (desired voltage amplitude of −15 to + 15V). -15V, which is the lower limit side voltage; low level).
ここで、出力段のインバータ回路において、電界効果型トランジスタＴｒ３３のゲート端子（接点Ｎ３２）には、高電位電圧Ｖapd（＝＋１５Ｖ）により常時オン状態にある電界効果型トランジスタＴｒ３５を介して、増幅信号ＡＭＳｂが印加されるので、接点Ｎ３１の電位Ｖn31がハイレベルとなるタイミング（増幅信号ＡＭＳｂがローレベルベルとなるタイミング）で、図２６に示すように、接点Ｎ３２の電位Ｖn32は、概ね０Ｖのローレベルに設定される。これにより、接点Ｎ３２とＮ３３間に生じた電位差が、電界効果型トランジスタＴｒ３３のゲート−ソース間の寄生容量に電圧成分として保持される。なお、寄生容量に保持された電荷は、電界効果型トランジスタＴｒ３５の導通抵抗により移動が妨げられるため、上記電位差に応じた電圧成分が寄生容量に良好に保持される。 Here, in the inverter circuit of the output stage, the amplified signal is applied to the gate terminal (contact N32) of the field effect transistor Tr33 via the field effect transistor Tr35 which is always on by the high potential voltage Vapd (= + 15V). Since AMSb is applied, as shown in FIG. 26, the potential Vn32 of the contact N32 is at a low level of about 0V at the timing when the potential Vn31 of the contact N31 becomes high level (timing when the amplified signal AMSb becomes low level bell). Set to Thereby, the potential difference generated between the contacts N32 and N33 is held as a voltage component in the parasitic capacitance between the gate and the source of the field effect transistor Tr33. Note that the electric charge held in the parasitic capacitance is prevented from moving by the conduction resistance of the field effect transistor Tr35, so that the voltage component corresponding to the potential difference is well held in the parasitic capacitance.
一方、上記入力段のインバータ回路の出力電圧（接点Ｎ３１の電位Ｖn31）がローレベル（概ね−１３Ｖ）のときには、電界効果型トランジスタＴｒ３４がオフ動作するとともに、電界効果型トランジスタＴｒ３３のゲート端子（接点Ｎ３２）に、ハイレベル（＋１５Ｖ）の増幅信号ＡＭＳｂが印加されることにより、電界効果型トランジスタＴｒ３３がオン動作して、接点Ｎ３３（トップゲートライン１１１）の電位は、電界効果型トランジスタＴｒ３３の導通抵抗分だけ、高電位電圧Ｖapd（＝＋１５Ｖ）よりも低い電圧が印加される。 On the other hand, when the output voltage of the inverter circuit in the input stage (the potential Vn31 of the contact N31) is at a low level (approximately -13V), the field effect transistor Tr34 is turned off and the gate terminal (contact of the field effect transistor Tr33) N32) is applied with the high level (+ 15V) amplified signal AMSb, so that the field effect transistor Tr33 is turned on, and the potential of the contact N33 (top gate line 111) is set to the conduction of the field effect transistor Tr33. A voltage lower than the high potential voltage Vapd (= + 15 V) is applied by the resistance.
ここで、電界効果型トランジスタＴｒ３３のゲート端子（接点Ｎ３２）には、接点Ｎ３３の電位の上昇に伴って、図２６に示すように、該接点Ｎ３３の電位に上記寄生容量に保持された電圧成分に相当する電位差が上乗せされた電圧（概ね２５〜２７Ｖ）が生じて（ブートストラップ現象）、電界効果型トランジスタＴｒ３３が略飽和状態でオン動作するので、接点Ｎ３３（トップゲートライン１１１）の電位は、高電位電圧Ｖapd（＝＋１５Ｖ）に略近似する充分に高い信号レベル（すなわち、所望の電圧振幅−１５〜＋１５Ｖの、上限側の電圧に近似する＋１３〜＋１４Ｖ；ハイレベル）が得られる。 Here, at the gate terminal (contact N32) of the field effect transistor Tr33, as the potential of the contact N33 increases, the voltage component held in the parasitic capacitance at the potential of the contact N33 as shown in FIG. Is generated (bootstrap phenomenon), and the field effect transistor Tr33 is turned on in a substantially saturated state, so that the potential of the contact N33 (top gate line 111) is A sufficiently high signal level approximately approximating the high potential voltage Vapd (= + 15 V) (that is, +13 V to +14 V approximating the upper limit side voltage of the desired voltage amplitude of −15 to +15 V; high level) is obtained.
このように、本構成例に係るトップゲートドライバ１２０Ｂに適用されるレベルシフト回路部１２３においては、２段のインバータ回路を構成し、出力段のインバータ回路に印加される一方の信号レベル（ハイレベル）をブートストラップ回路部（電界効果型トランジスタＴｒ３５、電界効果型トランジスタＴｒ３３のゲート−ソース間に形成される寄生容量）を用いて昇圧することにより、入力段のインバータ回路から出力されるハイレベル側の信号レベルが低い場合であっても、出力段のインバータ回路から出力されるハイレベル側の信号レベルを十分高くすることができる。
Thus, in the level
なお、本構成例においては、トップゲートドライバ１２０Ｂに設けられるレベルシフト回路部１２３のブートストラップ回路部の構成として、電界効果型トランジスタＴｒ３３のゲート−ソース間に形成される寄生容量を適用する場合（図２５参照）について説明したが、本発明はこれに限定されるものではなく、上記ゲート−ソース間（接点Ｎ３２と接点Ｎ３３との間）に、上記寄生容量に加えて、さらに任意の容量素子（コンデンサ）を接続した構成を適用するものであってもよい。また、レベルシフト回路部１２３として、ｎチャネル型の電界効果型トランジスタを適用した場合についてのみ説明したが、本発明はこれに限定されるものではなく、ｐチャネル型の電界効果型トランジスタを適用して構成するものであってもよい。
In this configuration example, a parasitic capacitance formed between the gate and source of the field effect transistor Tr33 is applied as the configuration of the bootstrap circuit unit of the level
次いで、本適用例に係る画像読取装置の素子構造について、上述した各実施形態に示したトランジスタアレイを参照しながら説明する。
上述したような本適用例に係る画像読取装置を構成するフォトセンサアレイ１１０及び各ドライバ回路（トップゲートドライバ１２０Ｂ、ボトムゲートドライバ１３０、ソースドライバ１４０）については、例えば、上述した第５の実施形態（図１２参照）に示したような素子構造及び製造方法を良好に適用することができる。
Next, the element structure of the image reading apparatus according to this application example will be described with reference to the transistor arrays described in the above embodiments.
As for the
すなわち、上述した第１の適用例と同様に、単一の絶縁性の基板ＳＵＢの一面側であって、該基板ＳＵＢの略中央領域に、アモルファスシリコン半導体層を用いたダブルゲート型の薄膜トランジスタ構造を有するフォトセンサＰＳを、マトリクス状に複数配列することによりフォトセンサアレイ１１０が構成され、該フォトセンサアレイ１１０（フォトセンサＰＳ）に隣接する周辺領域に、低温ポリシリコン半導体層を用いた薄膜トランジスタ（上述した電界効果型トランジスタＦＥＴｐ及びＦＥＴｎ）を、図１７乃至図２２に示したように所定の回路形態を有するように接続することによりボトムゲートドライバ１３０、又は、ソースドライバ１４０が構成される。
That is, as in the first application example described above, a double-gate thin film transistor structure using an amorphous silicon semiconductor layer on one surface side of a single insulating substrate SUB and in a substantially central region of the substrate SUB. The
また、本適用例においては、特に、上記フォトセンサアレイ１１０に隣接する周辺領域に、アモルファスシリコン半導体層を用いた薄膜トランジスタ（上述した電界効果型トランジスタＦＥＴｘ）を、図２４乃至図２５に示したように所定の回路形態を有するように接続することによりトップゲートドライバ１２０Ｂのレベルシフト回路部１２３が構成され、さらに、該レベルシフト回路部１２３に隣接する領域に、低温ポリシリコン半導体層を用いた薄膜トランジスタ（上述した電界効果型トランジスタＦＥＴｐ及びＦＥＴｎ）を、図１８、図２４乃至図２５に示したように所定の回路形態を有するように接続することによりトップゲートドライバ１２０Ｂのシフトレジスタ回路部１２１及び出力バッファ部１２２が構成される。そして、これらのフォトセンサアレイ１１０及び各ドライバ回路が上記基板ＳＵＢ上に一体的に形成されている。
In this application example, in particular, a thin film transistor (a field-effect transistor FETx described above) using an amorphous silicon semiconductor layer in a peripheral region adjacent to the
また、このようなフォトセンサＰＳ及びドライバ回路においては、少なくとも、上記ドライバ回路（トップゲートドライバ１２０Ｂのレベルシフト回路部１２３を除く）を構成する電界効果型トランジスタＦＥＴｐ及びＦＥＴｎに用いられるポリシリコン半導体層が、フォトセンサＰＳ及びトップゲートドライバ１２０Ｂのレベルシフト回路部１２３に用いられるアモルファスシリコン半導体層に対して、下層側（基板ＳＵＢ側）に設けられた構成を有している。
In such a photosensor PS and driver circuit, at least a polysilicon semiconductor layer used for the field effect transistors FETp and FETn constituting the driver circuit (excluding the level
ここで、フォトセンサＰＳ及びトップゲートドライバ１２０Ｂのレベルシフト回路部１２３と、各ドライバ回路（トップゲートドライバ１２０Ｂのレベルシフト回路部１２３を除く）を構成する薄膜トランジスタは、上述した第５の実施形態（図１２（ａ）参照）に示したように、相互に電極形成層を共有することなく、独立した製造プロセスにより形成するものであってもよいし、第５の実施形態（図１２（ｂ）参照）に示したように、少なくとも一部の導電層（フォトセンサＰＳのボトムゲート電極ＢＧｘ及びレベルシフト回路部１２３に適用される電界効果型トランジスタＦＥＴｘのゲート電極Ｇｘと、レベルシフト回路部１２３を除く各ドライバ回路に適用される電界効果型トランジスタＦＥＴｐ、ＦＥＴｎのゲート電極Ｇｐ、Ｇｎ）を同一の電極形成層に設けて、同一の製造プロセスで同時に形成するものであってもよい。
Here, the level
このように、本適用例に係る画像読取装置に、上述したような本発明に係るトランジスタアレイの素子構造を適用することにより、第１の適用例と同様に、フォトセンサアレイ及びドライバ回路の動作特性を良好に維持して、被写体画像を良好に読み取ることができるとともに、装置規模の小型化、部品点数や製造プロセスの削減を図ることができる画像読取装置を実現することができる。 As described above, by applying the element structure of the transistor array according to the present invention as described above to the image reading apparatus according to the application example, the operations of the photosensor array and the driver circuit are performed as in the first application example. It is possible to realize an image reading apparatus that can maintain good characteristics and can read a subject image well, and can reduce the scale of the apparatus and the number of parts and the manufacturing process.
また、トップゲートドライバ１２０Ｂの出力部が、少なくとも、アモルファスシリコン半導体層を用いた電界効果型トランジスタ（アモルファスシリコン薄膜トランジスタ）を適用して構成されたレベルシフト回路部１２３を有していることにより、ポリシリコン半導体層を用いた電界効果型トランジスタ（ポリシリコン薄膜トランジスタ）を適用して構成されたシフトレジスタ回路部１２１や出力バッファ部１２２において、ポリシリコン薄膜トランジスタのオン電流が比較的大きく、電子移動度が比較的大きいことにより、信号生成動作を比較的迅速に実行することができ、一方、出力部のレベルシフト回路部１２３において、比較的高い耐圧特性を有するアモルファスシリコン薄膜トランジスタを適用しているので、比較的大きな電圧振幅を有する走査信号（上述したような数十Ｖの電圧振幅を有するリセットパルスφＴｉ）を良好に生成することができる。これにより、トップゲートドライバ１２０Ｂ全体として適度な動作速度を実現しつつ、適切な電圧範囲を有する走査信号を、素子破壊を生じることなく良好に生成して、トップゲートライン１１１に印加することができるので、上述した基本的な駆動制御方法（図１５参照）をそのまま適用して、動作特性が良好で信頼性の高い画像読取装置を提供することができる。
Further, the output portion of the
以上のように、上述した各適用例においては、アモルファスシリコン半導体層を用いたダブルゲート型フォトセンサを二次元配列したフォトセンサアレイと、低温ポリシリコン半導体層を用いた電界効果型トランジスタのみからなるドライバ回路、もしくは、出力部のみをアモルファスシリコン半導体層を用いた電界効果型トランジスタを適用したドライバ回路と、を備え、これらが単一の基板上に一体的に形成された画像読取装置について説明したが、本発明に係るトランジスタアレイは、このような画像読取装置への適用に限定されるものではない。 As described above, each application example described above includes only a photosensor array in which a double gate type photosensor using an amorphous silicon semiconductor layer is two-dimensionally arranged and a field effect transistor using a low-temperature polysilicon semiconductor layer. A driver circuit or a driver circuit to which a field effect transistor using an amorphous silicon semiconductor layer is applied only as an output portion, and an image reading device in which these are integrally formed on a single substrate has been described. However, the transistor array according to the present invention is not limited to application to such an image reading apparatus.
要するに、上述した各実施形態に示したようなアモルファスシリコン半導体層と低温ポリシリコン半導体層が混在した素子構造を有し、アモルファスシリコン半導体層を用いた画素が配列された画素アレイ（特定の負荷であってもよい）と、該画素アレイに対して、所定の駆動信号を生成、出力（印加）するドライバ回路と、が単一の基板上に一体的に形成されているものであれば、本発明を良好に適用することができ、例えば、液晶容量や有機ＥＬ素子等の発光素子を含む周知の表示画素（具体的には、液晶容量と画素トランジスタからなる液晶画素や、有機ＥＬ素子と画素駆動回路からなる表示画素等）を２次元配列した画素アレイ、及び、該画素アレイの各表示画素を選択状態に設定して、該表示画素に対して所定の階調信号を供給して所望の画像情報を表示するように制御するドライバ回路（走査ドライバやデータドライバ、電源ドライバ等）を備えた周知の画像表示装置（画像処理装置）に、本発明に係るトランジスタアレイを適用するものであってもよい。 In short, it has an element structure in which an amorphous silicon semiconductor layer and a low-temperature polysilicon semiconductor layer are mixed as shown in each of the above-described embodiments, and a pixel array in which pixels using the amorphous silicon semiconductor layer are arranged (at a specific load). And a driver circuit that generates and outputs (applies) a predetermined drive signal to the pixel array is integrally formed on a single substrate. The invention can be applied satisfactorily. For example, a well-known display pixel including a light emitting element such as a liquid crystal capacitor or an organic EL element (specifically, a liquid crystal pixel including a liquid crystal capacitor and a pixel transistor, or an organic EL element and a pixel) A pixel array in which display pixels including a driving circuit are arranged two-dimensionally, and each display pixel of the pixel array is set to a selected state, and a predetermined gradation signal is supplied to the display pixel The transistor array according to the present invention is applied to a well-known image display device (image processing device) having a driver circuit (scanning driver, data driver, power supply driver, etc.) that controls to display desired image information. There may be.
ＰＳ フォトセンサ
ＦＥＴｐ、ＦＥＴｎ、ＦＥＴｘ 電界効果型トランジスタ
Ｇｐ、Ｇｎ、Ｇｘ ゲート電極
ＢＧｘ ボトムゲート電極
ＴＧｘ トップゲート電極
ＳＵＢ 基板
１１、５１ 半導体層（アモルファスシリコン半導体層）
２１ｐ、２１ｎ 半導体層（ポリシリコン半導体層）
１００Ａ、１００Ｂ 画像読取装置
１１０ フォトセンサアレイ
１２０Ａ、１２０Ｂ トップゲートドライバ
１２３ レベルシフト回路部
PS Photosensor FETp, FETn, FETx Field effect transistor Gp, Gn, Gx Gate electrode BGx Bottom gate electrode TGx Top gate electrode SUB Substrate 11, 51 Semiconductor layer (amorphous silicon semiconductor layer)
21p, 21n semiconductor layer (polysilicon semiconductor layer)
100A, 100B
Claims (16)
少なくとも、
前記基板上に、ポリシリコンからなる第１の半導体層を用いたポリシリコン薄膜トランジスタと、アモルファスシリコンからなる第２の半導体層を用いたアモルファスシリコン薄膜トランジスタ及びアモルファスシリコン薄膜トランジスタ構造を有する機能素子と、が一体的に形成され、かつ、前記第２の半導体層が、前記基板を基準にして前記第１の半導体層よりも上層側に設けられ、
前記基板上の所定の領域に、前記機能素子を２次元配列した画素アレイと、前記画素アレイに隣接する周辺領域に形成される、少なくとも、前記ポリシリコン薄膜トランジスタと前記アモルファスシリコン薄膜トランジスタとを所定の回路形態で接続して前記ポリシリコン薄膜トランジスタと前記アモルファスシリコン薄膜トランジスタとを含んで構成されるドライバ回路と、を有していることを特徴とするトランジスタアレイ。 In a transistor array in which a plurality of transistors are provided on a single insulating substrate,
at least,
A polysilicon thin film transistor using a first semiconductor layer made of polysilicon and an amorphous silicon thin film transistor using a second semiconductor layer made of amorphous silicon and a functional element having an amorphous silicon thin film transistor structure are integrated on the substrate. And the second semiconductor layer is provided on the upper layer side of the first semiconductor layer with respect to the substrate,
A pixel array in which the functional elements are two-dimensionally arranged in a predetermined region on the substrate and at least the polysilicon thin film transistor and the amorphous silicon thin film transistor formed in a peripheral region adjacent to the pixel array are provided in a predetermined circuit. A transistor array comprising: a driver circuit configured to include the polysilicon thin film transistor and the amorphous silicon thin film transistor connected in a form.
前記機能素子の少なくとも何れか１つの前記導電層が、前記ポリシリコン薄膜トランジスタの何れか１つの前記導電層と共通の電極形成層に設けられていることを特徴とする請求項１記載のトランジスタアレイ。 The polysilicon thin film transistor and the functional element each have a plurality of conductive layers,
2. The transistor array according to claim 1, wherein the conductive layer of at least one of the functional elements is provided in an electrode formation layer common to any one of the conductive layers of the polysilicon thin film transistor.
該複数の接続配線のうち、特定の接続配線を共用した構成を有していることを特徴とする請求項１又は２記載のトランジスタアレイ。 The transistor array has a plurality of connection wirings for connecting at least the polysilicon thin film transistors and the polysilicon thin film transistors and the functional elements on the substrate,
3. The transistor array according to claim 1, wherein a specific connection wiring is shared among the plurality of connection wirings.
少なくとも、
前記画素アレイに配列された任意の行の前記読取画素を選択状態に設定するための走査信号を出力する走査駆動手段と、
前記走査駆動手段により選択状態に設定された前記読取画素の各々から、前記被写体の画像に係る電気信号を読み出す信号駆動手段と、
を備え、
前記信号駆動手段は、少なくともポリシリコンからなる第１の半導体層を用いたポリシリコン薄膜トランジスタを含んで構成され、
前記走査駆動手段は、少なくとも前記第１の半導体層を用いたポリシリコン薄膜トランジスタを含んで構成され、
かつ、少なくともアモルファスシリコンからなる第２の半導体層を用いたアモルファスシリコン薄膜トランジスタを含んで構成され、前記走査信号を各行の前記読取画素に印加するレベルシフト回路部を備え、
前記読取画素の各々は、前記第２の半導体層を用いたアモルファスシリコン薄膜トランジスタ構造を有して構成され、
少なくとも前記画素アレイ及び前記走査駆動手段、前記信号駆動手段は、単一の絶縁性の基板上に一体的に形成され、かつ、前記第２の半導体層が、前記基板を基準にして前記第１の半導体層よりも上層側に設けられていることを特徴とする画像処理装置。 In an image processing apparatus that scans a pixel array in which a plurality of read pixels are two-dimensionally arranged and reads an image of a subject placed on the pixel array,
at least,
Scanning drive means for outputting a scanning signal for setting the read pixels in an arbitrary row arranged in the pixel array to a selected state;
Signal driving means for reading out an electrical signal relating to the image of the subject from each of the reading pixels set in a selected state by the scanning driving means;
With
The signal driving means includes a polysilicon thin film transistor using at least a first semiconductor layer made of polysilicon,
The scanning driving means includes at least a polysilicon thin film transistor using the first semiconductor layer,
And a level shift circuit unit configured to include an amorphous silicon thin film transistor using at least a second semiconductor layer made of amorphous silicon, and applying the scanning signal to the read pixels of each row,
Each of the reading pixels is configured to have an amorphous silicon thin film transistor structure using the second semiconductor layer,
At least the pixel array, the scan driving unit, and the signal driving unit are integrally formed on a single insulating substrate, and the second semiconductor layer is based on the substrate. An image processing apparatus provided on an upper layer side than the semiconductor layer.
少なくとも、
前記画素アレイに配列された任意の行の前記表示画素を選択状態に設定するための走査信号を出力する走査駆動手段と、
前記走査駆動手段により選択状態に設定された前記表示画素の各々に、前記画像情報に係る階調信号を供給する信号駆動手段と、
を備え、
前記信号駆動手段は、少なくともポリシリコンからなる第１の半導体層を用いたポリシリコン薄膜トランジスタを含んで構成され、
前記走査駆動手段は、少なくとも前記第１の半導体層を用いたポリシリコン薄膜トランジスタを含んで構成され、
かつ、少なくともアモルファスシリコンからなる第２の半導体層を用いたアモルファスシリコン薄膜トランジスタを含んで構成され、前記走査信号を各行の前記表示画素に印加するレベルシフト回路部を備え、
前記表示画素の各々は、前記第２の半導体層を用いたアモルファスシリコン薄膜トランジスタを含んで構成され、
少なくとも前記画素アレイ及び前記走査駆動手段、前記信号駆動手段は、単一の絶縁性の基板上に一体的に形成され、かつ、前記第２の半導体層が、前記基板を基準にして前記第１の半導体層よりも上層側に設けられていることを特徴とする画像処理装置。 In an image processing apparatus including a pixel array in which a plurality of display pixels are two-dimensionally arranged and displaying desired image information on the pixel array,
at least,
Scanning drive means for outputting a scanning signal for setting the display pixels in an arbitrary row arranged in the pixel array to a selected state;
Signal driving means for supplying a gradation signal related to the image information to each of the display pixels set in the selected state by the scanning driving means;
With
The signal driving means includes a polysilicon thin film transistor using at least a first semiconductor layer made of polysilicon,
The scanning driving means includes at least a polysilicon thin film transistor using the first semiconductor layer,
And it comprises an amorphous silicon thin film transistor using a second semiconductor layer made of at least amorphous silicon, and comprises a level shift circuit section for applying the scanning signal to the display pixels in each row,
Each of the display pixels includes an amorphous silicon thin film transistor using the second semiconductor layer,
At least the pixel array, the scan driving unit, and the signal driving unit are integrally formed on a single insulating substrate, and the second semiconductor layer is based on the substrate. An image processing apparatus provided on an upper layer side than the semiconductor layer.
前記読取画素又は前記表示画素の少なくとも何れか１つの前記導電層が、前記ポリシリコン薄膜トランジスタの何れか１つの前記導電層と共通の電極形成層に設けられていることを特徴とする請求項６又は７記載の画像処理装置。 Each of the polysilicon thin film transistor and the reading pixel or the display pixel has a plurality of conductive layers,
The at least one conductive layer of the reading pixel or the display pixel is provided in an electrode formation layer common to any one of the conductive layers of the polysilicon thin film transistor. 8. The image processing apparatus according to 7.
該配線接続領域において、少なくとも、前記画素アレイと、前記走査駆動手段又は前記信号駆動手段と、を接続するための複数の接続配線のうち、特定の接続配線を共用した構成を有していることを特徴とする請求項６乃至８のいずれかに記載の画像処理装置。 The image processing apparatus has a wiring connection region on the substrate between the pixel array and the scan driving unit or the signal driving unit,
The wiring connection region has a configuration in which a specific connection wiring is shared among a plurality of connection wirings for connecting at least the pixel array and the scan driving means or the signal driving means. The image processing apparatus according to claim 6, wherein:
各行ごとの前記読取画素又は前記表示画素を選択状態に設定するためのタイミング信号を生成して順次出力するシフトレジスタ回路部と、
前記タイミング信号を所定の信号レベルに増幅して前記走査信号として出力する出力回路部と、
を備え、
前記シフトレジスタ回路部及び前記出力回路部は、前記ポリシリコン薄膜トランジスタを含んで構成されていることを特徴とする請求項６乃至９のいずれかに記載の画像処理装置。 The scanning drive means is at least
A shift register circuit unit that generates and sequentially outputs a timing signal for setting the read pixel or the display pixel for each row to a selected state;
An output circuit unit that amplifies the timing signal to a predetermined signal level and outputs the amplified signal as the scanning signal;
With
The image processing apparatus according to claim 6, wherein the shift register circuit unit and the output circuit unit include the polysilicon thin film transistor.
各行ごとの前記読取画素又は前記表示画素を選択状態に設定するためのタイミング信号を生成して順次出力するシフトレジスタ回路部と、
前記タイミング信号を所定の信号レベルに増幅して前記走査信号として出力する出力回路部と、
を備え、
前記出力回路部は、少なくとも前記レベルシフト回路部を有して構成されていることを特徴とする請求項６乃至９のいずれかに記載の画像処理装置。 The scanning drive means is at least
A shift register circuit unit that generates and sequentially outputs a timing signal for setting the read pixel or the display pixel for each row to a selected state;
An output circuit unit that amplifies the timing signal to a predetermined signal level and outputs the amplified signal as the scanning signal;
With
The image processing apparatus according to claim 6, wherein the output circuit unit includes at least the level shift circuit unit.
各列ごとの前記読取画素から前記電気信号を読み出すためのタイミング信号を生成して順次出力するシフトレジスタ回路部と、
前記被写体の画像に対応して前記読取画素の各々に蓄積された電荷を、電圧成分として保持する電圧保持部と、
各列ごとに並列的に保持された前記電圧成分を、時系列的に配列して読取データ信号として出力する信号変換部と、
を備え、
前記シフトレジスタ回路部及び前記電圧保持部、前記信号変換部は、前記ポリシリコン薄膜トランジスタを含んで構成されていることを特徴とする請求項６、及び、請求項８乃至１１のいずれかに記載の画像処理装置。 The signal driving means is at least
A shift register circuit section that generates and sequentially outputs a timing signal for reading out the electrical signal from the read pixel for each column;
A voltage holding unit that holds, as a voltage component, charges accumulated in each of the reading pixels corresponding to the image of the subject;
A signal converter that outputs the read data signal by arranging the voltage components held in parallel for each column in time series; and
With
12. The shift register circuit section, the voltage holding section, and the signal conversion section are configured to include the polysilicon thin film transistor, and any one of claims 6 to 11 Image processing device.
前記第１のゲート電極にリセットパルスを印加して前記読取画素を初期化し、前記ソース電極にプリチャージパルスを印加した後、前記第２のゲート電極に読み出しパルスを印加することにより、前記初期化終了から前記読み出しパルスの印加までの電荷蓄積期間に、前記チャネル領域に入射した光の量に応じて蓄積された電荷の量に対応する電圧信号を出力することを特徴とする請求項６、及び、請求項８乃至１２のいずれかに記載の画像処理装置。 The read pixel includes a source electrode and a drain electrode formed with a channel region formed of the amorphous silicon semiconductor layer interposed therebetween, and a first gate formed above and below the channel region via an insulating film, respectively. An electrode and a second gate electrode, and a detection surface formed above the first gate electrode, on which the subject is placed,
Applying a reset pulse to the first gate electrode to initialize the read pixel, applying a precharge pulse to the source electrode and then applying a read pulse to the second gate electrode The voltage signal corresponding to the amount of charge accumulated according to the amount of light incident on the channel region is output during a charge accumulation period from the end to the application of the readout pulse, and The image processing apparatus according to claim 8.
前記信号駆動手段は、前記読取画素の前記ソース電極に、前記プリチャージパルスを出力するプリチャージ制御部を備えていることを特徴とする請求項１３記載の画像処理装置。 The scan driving unit outputs a reset pulse as the scan signal to the first gate electrode of the read pixel, and the scan to the second gate electrode of the read pixel. Second scanning drive means for outputting the readout pulse as a signal,
The image processing apparatus according to claim 13, wherein the signal driving unit includes a precharge control unit that outputs the precharge pulse to the source electrode of the reading pixel.
前記第２の走査駆動手段は、少なくとも、各行ごとの前記読取画素の前記第２のゲート電極に前記読み出しパルスを出力するためのタイミング信号を生成して順次出力するシフトレジスタ回路部と、前記タイミング信号を所定の信号レベルに増幅して前記読み出しパルスとして出力する出力回路部と、を備え、
前記第１の走査駆動手段における前記出力回路部は、少なくとも前記レベルシフト回路部を有して構成されていることを特徴とする請求項１４記載の画像処理装置。 The first scan driving means generates at least a timing signal for outputting the reset pulse to the first gate electrode of the read pixel for each row, and sequentially outputs the timing signal, and the timing An output circuit unit that amplifies a signal to a predetermined signal level and outputs the signal as the reset pulse,
The second scan driving means generates at least a timing signal for outputting the readout pulse to the second gate electrode of the readout pixel for each row and sequentially outputs the timing signal, and the timing An output circuit unit that amplifies a signal to a predetermined signal level and outputs the read pulse,
The image processing apparatus according to claim 14, wherein the output circuit unit in the first scan driving unit includes at least the level shift circuit unit.
前記タイミング信号の反転信号であって、第１の電圧振幅を有する第１の入力信号、及び、前記第１の入力信号の反転信号となる第２の入力信号が個別に入力され、前記第１の入力信号の反転信号となる第３の入力信号を生成する入力段のインバータ回路と、
前記第１の入力信号に基づく信号電圧、及び、前記第３の入力信号が個別に入力され、前記第１の電圧振幅よりも大きい第２の電圧振幅を有する出力信号を生成する出力段のインバータ回路と、
前記第１の入力信号及び前記出力信号の電位差を電圧成分として保持し、前記出力段のインバータ回路に入力される前記信号電圧を昇圧するブートストラップ回路部と、
を有し、
前記入力段及び前記出力段のインバータ回路、並びに、前記ブートストラップ回路部は、少なくとも、単一のチャネル極性を有する前記アモルファスシリコン薄膜トランジスタを含んで構成されていることを特徴とする請求項１５記載の画像処理装置。 The level shift circuit section of the first scan driving means is at least
A first input signal having a first voltage amplitude and a second input signal which is an inverted signal of the first input signal, which are inverted signals of the timing signal, are individually input. An input-stage inverter circuit that generates a third input signal that is an inverted signal of the input signal;
An output stage inverter that receives the signal voltage based on the first input signal and the third input signal individually and generates an output signal having a second voltage amplitude larger than the first voltage amplitude. Circuit,
A bootstrap circuit section that holds a potential difference between the first input signal and the output signal as a voltage component and boosts the signal voltage input to the inverter circuit of the output stage;
Have
16. The inverter circuit of the input stage and the output stage, and the bootstrap circuit unit are configured to include at least the amorphous silicon thin film transistor having a single channel polarity. Image processing device.
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