JP4044306B2 - 半導体装置及びその製造方法 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、半導体装置及びその製造方法、特にｎ型ＭＩＳトランジスタとｐ型ＭＩＳトランジスタとで異なるゲート材料を用いた半導体装置及びその製造方法に関する。
【０００２】
【従来の技術】
ＭＯＳＦＥＴの微細化に伴って、ゲート酸化膜の薄膜化が進み、ゲート長50ｎｍ以下では1ｎｍ程度の極めて薄いゲート酸化膜厚が求められている。その要因の一つとして、ゲート電極に用いているポリシリコンの空乏化がある。このポリシリコンの空乏化がなくなると、ゲート酸化膜を0.5ｎｍ程度厚くすることができる。従って、ゲート空乏化のない金属をゲート電極に用いた、いわゆるメタルゲート電極のＭＯＳＦＥＴ（ＭＩＳＦＥＴ）が注目されている。
【０００３】
しかし、ゲート電極として１種類の金属を用いた場合には、以下のような問題がある。ゲート電極の仕事関数がｎ型及びｐ型ＭＩＳＦＥＴで同一になるため、ポリシリコンゲートのように仕事関数が異なるゲート電極をｎ型ＭＩＳＦＥＴとｐ型ＭＩＳＦＥＴとで作り分けることができず、しきい値電圧を適正化することが非常に難しくなる。特に、0.5Ｖ以下の低いしきい値を実現するためには、ｎ型ＭＩＳＦＥＴのゲート電極には仕事関数が4.6ｅＶ以下、望ましくは4.3ｅＶ以下の材料、ｐ型ＭＩＳＦＥＴのゲート電極には仕事関数が4.6ｅＶ以上、望ましくは4.9ｅＶ以上の材料が必要とされる。そのため、ゲート電極としてｎ型ＭＩＳＦＥＴとｐ型ＭＩＳＦＥＴとで異なる金属材料を用いた、いわゆるデュアルメタルゲートプロセスが必要とされる。
【０００４】
デュアルメタルゲートプロセスでは、ｎ型とｐ型ＭＩＳＦＥＴとでゲート電極を作り分ける必要から、ｎ型及びｐ型ＭＩＳＦＥＴの形成領域を含む全面に一方のＭＩＳＦＥＴ（例えばｎ型）用のゲート電極材料を形成した後、他方のＭＩＳＦＥＴ（例えばｐ型）の形成領域に形成されたゲート電極材料のみを除去し、その後で他方のＭＩＳＦＥＴ（例えばｐ型）用のゲート電極材料を形成する。
【０００５】
例えば、ｎ型ＭＩＳＦＥＴのゲート電極材料としてハフニウム窒化物、ｐ型ＭＩＳＦＥＴのゲート電極材料としてタングステンを用いた場合、ｐ型ＭＩＳＦＥＴ形成領域のハフニウム窒化物は、レジストをマスクとして、例えば過酸化水素水を用いてウエットエッチングによって除去する。
【０００６】
しかしながら、ハフニウム窒化物等のゲート電極材料をウエットエッチングで除去する際に、ｐ型ＭＩＳＦＥＴ形成領域のゲート絶縁膜がエッチング液に晒されてしまう。また、マスクとして用いたレジストを剥離する際に、剥離液として用いる有機溶剤などにもｐ型ＭＩＳＦＥＴ形成領域のゲート絶縁膜が晒されることになる。したがって、上述したデュアルメタルゲートプロセスでは、ｐ型ＭＩＳＦＥＴのゲート絶縁膜の信頼性が大幅に低下してしまう問題があった。
【０００７】
【発明が解決しようとする課題】
このように、ｎ型ＭＩＳＦＥＴとｐ型ＭＩＳＦＥＴとで仕事関数等が異なるゲート電極材料を用いたデュアルメタルゲートプロセスが提案されているが、ゲート電極材料を除去する際のエッチング液やレジストを剥離する際の剥離液にゲート絶縁膜が晒されるため、ゲート絶縁膜の信頼性が大幅に低下するという問題があった。
【０００８】
本発明は、上記従来の課題に対してなされたものであり、上述したデュアルメタルゲートプロセスの問題を改善し、素子の特性や信頼性を向上させることが可能な半導体装置及びその製造方法を提供することを目的としている。
【０００９】
【課題を解決するための手段】
本発明は、ｎ型ＭＩＳトランジスタ及びｐ型ＭＩＳトランジスタを有する半導体装置であって、ｎ型及びｐ型ＭＩＳトランジスタの一方のトランジスタのゲート電極は、ゲート絶縁膜上に形成された第１のゲート材料膜、第１のゲート材料膜上に形成された第２のゲート材料膜及び第２のゲート材料膜上に形成された第３のゲート材料膜を含み、ｎ型及びｐ型ＭＩＳトランジスタの他方のトランジスタのゲート電極は、ゲート絶縁膜上に形成された第３のゲート材料膜を含み、前記第１のゲート材料膜は、アンチモン、ビスマス、インジウム、鉛、スズ又はテルルからなる金属膜、又はそれらの金属元素を含む金属化合物膜であることを特徴とする。
【００１０】
また、本発明は、ｎ型ＭＩＳトランジスタ及びｐ型ＭＩＳトランジスタを有する半導体装置の製造方法であって、半導体基板上にゲート絶縁膜を形成する工程と、前記ゲート絶縁膜上に第１のゲート材料膜を形成する工程と、第１のゲート材料膜上に第２のゲート材料膜を形成する工程と、ｎ型及びｐ型ＭＩＳトランジスタの一方のトランジスタが形成される第１の領域の第２のゲート材料膜を選択的に除去して、第１の領域の第１のゲート材料膜を露出させる工程と、露出した第１の領域の第１のゲート材料膜を熱処理により選択的に昇華させて、第１の領域のゲート絶縁膜を露出させる工程と、露出した第１の領域のゲート絶縁膜上と、ｎ型及びｐ型ＭＩＳトランジスタの他方のトランジスタが形成される第２の領域の第２のゲート材料膜上とに、第３のゲート材料膜を形成する工程と、を備えたことを特徴とする。
【００１１】
【作用】
本発明によれば、熱処理により第１のゲート材料膜を第２のゲート材料膜に対して選択的に昇華させることでゲート絶縁膜を露出させるので、従来のように、ゲート材料膜を除去する際のエッチング液やレジストを剥離する際の剥離液にゲート絶縁膜が晒されることがない。したがって、ゲート絶縁膜の信頼性の低下を防止することができる。特に、第１のゲート材料膜として、アンチモン、ビスマス、インジウム、鉛、スズ又はテルル、或いはそれらの化合物を用いた場合、それらの材料は一般に比較的低温で昇華するため、ｎ型ＭＩＳトランジスタとｐ型ＭＩＳトランジスタとで異なるゲート材料を用いた半導体装置を容易に得ることができ、素子特性や信頼性に優れた半導体装置を得ることが可能となる。
【００１２】
【発明の実施の形態】
以下、本発明の実施形態を図面を参照して説明する。
【００１３】
（実施形態１）
図１（ａ）〜図６（ｌ）は、本発明の第１の実施形態に係るＭＩＳＦＥＴ（ＭＩＳトランジスタ）の製造工程を示した断面図である。本実施形態は、いわゆるダマシンゲート技術を用いてＭＩＳＦＥＴを作製する例である。
【００１４】
まず、図１（ａ）に示すように、シリコン基板１０の表面領域にＳＴＩ技術等を用いて素子分離領域１１を形成する。続いて、将来除去されるダミーゲート構造として、例えば厚さ6ｎｍ程度のゲート酸化膜１２、厚さ150ｎｍ程度のポリシリコン膜１３、厚さ50ｎｍ程度のシリコン窒化膜１４の積層構造を、酸化技術、ＣＶＤ技術、リソグラフィー技術及びＲＩＥ技術を用いて形成する。続いて、イオン注入技術を用いて、エクステンション拡散層領域１５を形成する。さらに、シリコン窒化膜からなる幅40ｎｍ程度のゲート側壁１６をＣＶＤ技術とＲＩＥ技術を用いて形成する。
【００１５】
次に、図１（ｂ）に示すように、イオン注入技術によりソース・ドレイン拡散層１７を形成する。その後、サリサイドプロセス技術を用いて、ダミーゲート構造及びゲート側壁１６をマスクにして、ソース・ドレイン領域のみに厚さ40ｎｍ程度のシリサイド膜（例えばコバルトシリサイド膜）１８を形成する。この時、ソース・ドレイン領域のドーパントとして、ｎ型領域にはヒ素、ｐ型領域にはガリウムを、いずれも１×１０15／ｃｍ2以上のドーズ量でイオン注入しておく。これらのドーパントは、シリサイドの凝集を抑制し、熱耐性を大幅に向上させることが可能なものである。
【００１６】
次に、図２（ｃ）に示すように、層間膜１９として例えばシリコン酸化膜をＣＶＤ法によって堆積する。さらに、このシリコン酸化膜をＣＭＰ技術によって平坦化することで、シリコン窒化膜１４及びシリコン窒化膜１６の上面を露出させる。
【００１７】
次に、図２（ｄ）に示すように、例えば燐酸を用いて、シリコン窒化膜１４を層間膜１９に対して選択的に除去する。この時に、ゲート側壁のシリコン窒化膜１６もポリシリコン膜１３の高さ程度までエッチングされる。続いて、例えばラジカル原子エッチング技術を用いて、ダミーゲートであるポリシリコン膜１３を、層間膜１９及びゲート側壁１６に対して選択的に除去する。
【００１８】
次に、図３（ｅ）に示すように、弗酸等のウエット処理によってダミーゲート酸化膜１２を除去することで、シリコン基板１０の表面を露出させる。続いて、このようにして得られたゲート用溝部の少なくとも底部に、ゲート絶縁膜２０を形成する。ゲート絶縁膜２０には、例えばシリコン基板１０を熱酸化したシリコン酸化膜を用いることができる。また、このシリコン酸化膜の表面を窒素プラズマでさらに窒化したものを用いてもよい。さらに、以下に述べるように、高誘電体膜をゲート絶縁膜２０に用いてもよい。
【００１９】
ゲート絶縁膜２０に用いる高誘電体膜には、例えばハフニウム酸化膜があげられる。このハフニウム酸化膜は、例えば、ＨｆＣｌ4とＮＨ3を用いたＣＶＤ法、有機系のＨｆガス等を用いたＣＶＤ法、或いはハフニウム窒化物のターゲットやハフニウムのターゲットを用いたスパッタリング法等を用いてハフニウム窒化膜を形成した後、ハフニウム窒化膜の酸化を行うことで形成することができる。酸化されるハフニウム窒化膜の厚さは、数ｎｍ程度の極薄であることが望ましい。ハフニウム窒化膜の膜厚が厚くなるにつれて、結晶化が起こりやすくなるためである。また、ハフニウム窒化物をスパッタリング法で形成する場合は、スパッタされたハフニウムやハフニウム窒化物の粒子のエネルギーを100ｅＶ以下、望ましくは50ｅＶ以下にすることが望ましい。スパッタ粒子のエネルギーが高くなるにつれて、シリコン基板へスパッタ粒子が食い込むようになり、チャネル表面のモフォロジーが劣化するためである。
【００２０】
次に、図３（ｆ）に示すように、仕事関数が4.6ｅＶ以下の電極材料として、アンチモン膜（第１のゲート材料膜）２１を、10ｎｍ程度、望ましくはそれ以下の膜厚で、少なくともゲート用溝の底部に成膜する。成膜には、スパッタリング法、ＣＶＤ法或いは蒸着法を用いればよい。アンチモンは融点が630℃と低いため、熱蒸着による成膜を簡単に行うことができる。
【００２１】
スパッタリング法を用いる場合は、スパッタされたアンチモン粒子のエネルギーを100ｅＶ以下、望ましくは50ｅＶ以下に制御することが望ましい。アンチモン粒子のエネルギーをこのような低エネルギーにすることで、下地のゲート絶縁膜２０へアンチモン粒子が食い込むことがなくなり、ゲート絶縁膜の信頼性が著しく向上する。
【００２２】
なお、図４（ｇ）に示すように、アンチモンを溶かした塗布液をウエハ全面に塗布し、ベーキングを行った後、ドライエッチング技術でアンチモンをエッチバックし、ゲート用溝の底部のみにアンチモン膜２１を残すようにしてもよい。この場合にも、アンチモン膜２１の膜厚は10ｎｍ以下にすることが望ましい。
【００２３】
次に、図４（ｈ）に示すように、タングステン膜（第２のゲート材料膜）２２を全面に成膜する。成膜法には、スパッタリング法、ＣＶＤ法或いは塗布法等を用いればよい。タングステン２２の膜厚は特に限定されないが、望ましくは20ｎｍ以下程度がよく、その理由は後述する。
【００２４】
次に、図５（ｉ）の工程に移行する。なお、図５（ｉ）からは、図の向かって左側はｎ型ＭＩＳＦＥＴ形成領域、右側はｐ型ＭＩＳＦＥＴ形成領域とする（以後の図も同様）。本工程では、リソグラフィー技術を用いて、ｐ型ＭＩＳＦＥＴ領域のみを開口したレジスト２３のパターンを形成する。
【００２５】
次に、図５（ｊ）に示すように、レジスト２３をマスクとして、過酸化水素水によるウエットエッチングを行うことで、ｐ型ＭＩＳＦＥＴ領域のみタングステン膜２２を選択的に除去する。アンチモン膜２１は過酸化水素水に不溶なため、タングステン膜２２のみを選択的に除去することが可能である。また、ゲート絶縁膜２０はアンチモン膜２１に覆われているため、過酸化水素水に晒されないですむ。また、タングステン膜２２の膜厚を20ｎｍ以下程度と薄くしておくことで、エッチング量が少なくてすむ。
【００２６】
次に、図６（ｋ）に示すように、レジスト２３を有機溶剤などで除去するが、この時もゲート絶縁膜２０はアンチモン膜２１に覆われているため、有機溶剤などに晒されないですむ。その後、例えば窒素雰囲気中において500℃程度の温度で熱処理を行う。この熱処理により、ｐ型ＭＩＳＦＥＴ領域の表面に露出していたアンチモン膜２１が昇華してなくなり、ｐ型ＭＩＳＦＥＴ領域のゲート絶縁膜２０が露出する。一方、ｎ型ＭＩＳＦＥＴ領域のアンチモン膜２１はタングステン膜２２に覆われているので昇華しない。熱処理時の雰囲気の圧力は、大気圧程度(１×１０5Ｐａ程度)でもよいが、より効率的にアンチモンを昇華させたい場合は、大気圧以下の圧力で熱処理を行う。
【００２７】
次に、図６（ｌ）に示すように、タングステン膜（第３のゲート材料膜）２４を、スパッタリング法或いはＣＶＤ法など用いて全面に堆積する。続いて、アンチモン膜２１、タングステン膜２２及びタングステン膜２４のＣＭＰを行うことで、ｎ型ＭＩＳＦＥＴ領域のゲート用溝内にはアンチモン膜２１、タングステン膜２２及びタングステン膜２４が、ｐ型ＭＩＳＦＥＴ領域にはタングステン膜２４が、それぞれ埋め込まれたゲート電極構造が得られる。
【００２８】
なお、タングステン膜２４の成膜にスパッタリング法を用いる場合は、スパッタされたタングステン粒子のエネルギーを100ｅＶ以下、望ましくは50ｅＶ以下に制御することが望ましい。タングステン粒子のエネルギーをこのような低エネルギーにすることで、下地のゲート絶縁膜２０へタングステン粒子が食い込むことがなくなり、ゲート絶縁膜の信頼性が著しく向上する。
【００２９】
以上のようにして、ｎ型ＭＩＳＦＥＴはアンチモン膜２１、タングステン膜２２及びタングステン膜２４の積層膜からなるゲート電極構造、ｐ型ＭＩＳＦＥＴはタングステン膜２４の単層膜からゲート電極構造のＣＭＩＳＦＥＴが作製される。
【００３０】
このように、本実施形態では、ｎ型ＭＩＳＦＥＴのゲート電極の最下層にアンチモン膜（仕事関数4.2ｅＶ程度）、ｐ型ＭＩＳＦＥＴのゲート電極にタングステン膜（仕事関数4.9ｅＶ程度）を用いることで、ｎ型ＭＩＳＦＥＴ及びｐ型ＭＩＳＦＥＴいずれもゲート電極の仕事関数を最適化することができる。したがって、ｎ型ＭＩＳＦＥＴとｐ型ＭＩＳＦＥＴそれぞれのしきい値電圧を適正化することが可能となる。
【００３１】
また、ｐ型ＭＩＳＦＥＴのゲート絶縁膜を露出させる際に、熱処理によってアンチモン膜を選択的に昇華させることから、ゲート絶縁膜の表面が従来のようにウエットエッチング溶液や有機溶剤などに晒されることがない。従って、ゲート絶縁膜の信頼性に優れたＭＩＳＦＥＴを作製することが可能となる。
【００３２】
なお、ゲート絶縁膜の信頼性を高めるために、以下のような方法を適用することが望ましい。
【００３３】
まず、ゲート絶縁膜２０を成膜する工程からアンチモン膜２１を成膜する工程までは、大気に晒すことなく行うことが望ましい。つまり、ゲート絶縁膜２０の成膜装置とアンチモン膜２１の成膜装置との間のウエハ搬送は、窒素を充満させて大気を追い出した空間、或いは真空の空間で行うことが望ましい。また、アンチモン膜２１を昇華させるための熱処理装置とタングステン膜２４の成膜装置との間のウエハ搬送についても、同様に行うことが望ましい。
【００３４】
また、アンチモン膜２１を昇華させるための熱処理装置とタングステン膜２４の成膜装置を同じ装置としてもよい。具体的には、ウエハ１枚単位で成膜する、いわゆる枚葉式の成膜装置を用いればよい。この場合、まず、タングステン膜２４の成膜を行うチャンバー内において、タングステン膜２４を成膜する前に、シリコンウエハを例えば500℃程度に加熱してｐ型ＭＩＳＦＥＴ領域のアンチモン膜２１を昇華させる。シリコンウエハの加熱は、例えば、光を照射して行う、或いはシリコンウエハの載置台であるウエハチャックを加熱することで行えばよい。その後、同一チャンバー内でウエハを大気に晒すことなくタングステン膜２４を成膜する。
【００３５】
以上のような方法を適用することにより、ｐ型ＭＩＳＦＥＴ領域のゲート絶縁膜２０が全く大気に晒されることなく、タングステン膜２４を成膜することが可能となる。
【００３６】
（実施形態２）
図７（ａ）〜図１０（ｈ）は、本発明の第２の実施形態に係るＭＩＳＦＥＴ（ＭＩＳトランジスタ）の製造工程を示した断面図である。
【００３７】
まず、図７（ａ）に示すように、シリコン基板３０の表面領域に素子分離領域３１を形成し、続いてゲート絶縁膜３２を成膜する。ゲート絶縁膜３２の成膜方法等は第１の実施形態と同様であり、例えばハフニウム酸化膜からなるゲート絶縁膜３２を全面に成膜する。さらに、第１の実施形態と同様に、ゲート絶縁膜３２上にアンチモン膜（第１のゲート材料膜）３３を10ｎｍ程度、望ましくはそれ以下の厚さで全面に成膜し、続いて厚さ20ｎｍ程度のタングステン膜（第２のゲート材料膜）３４を全面に成膜する。
【００３８】
次に、図７（ｂ）の工程に移行する。なお、図７（ｂ）からは、図の向かって左側はｎ型ＭＩＳＦＥＴ形成領域、右側はｐ型ＭＩＳＦＥＴ形成領域とする（以後の図も同様）。本工程では、リソグラフィー技術を用いて、ｐ型ＭＩＳＦＥＴ領域のみを開口したレジスト３５のパターンを形成する。
【００３９】
次に、図８（ｃ）に示すように、過酸化水素水によるウエットエッチングを行うことで、ｐ型ＭＩＳＦＥＴ領域に形成されたタングステン膜３４のみを選択的に除去する。ゲート絶縁膜３２はアンチモン膜３３に覆われているため、過酸化水素水に晒されないですむ。
【００４０】
次に、図８（ｄ）に示すように、レジスト３５を有機溶剤などで除去するが、この時もゲート絶縁膜３２はアンチモン膜３３に覆われているため、有機溶剤などに晒されないですむ。その後、第１の実施形態と同様、例えば窒素雰囲気中において500℃程度の温度で熱処理を行う。この熱処理により、ｐ型ＭＩＳＦＥＴ領域の表面に露出していたアンチモン膜３３が昇華してなくなり、ｐ型ＭＩＳＦＥＴ領域のゲート絶縁膜３２が露出する。一方、ｎ型ＭＩＳＦＥＴ領域のアンチモン膜３３はタングステン膜３４に覆われているので昇華しない。
【００４１】
次に、図９（ｅ）に示すように、タングステン膜（第３のゲート材料膜）３６を、スパッタリング法或いはＣＶＤ法など用いて、全面に厚さ50ｎｍ程度堆積する。さらに、シリコン窒化膜３７をＣＶＤ技術など用いて、全面に厚さ50ｎｍ程度堆積する。
【００４２】
次に、図９（ｆ）に示すように、リソグラフィー技術とＲＩＥ技術を用いて、シリコン窒化膜３７、タングステン膜３６、タングステン膜３４及びアンチモン膜３３のエッチングを行い、ｎ型及びｐ型ＭＩＳＦＥＴ領域にゲート電極を形成する。ソース・ドレインが形成される領域のゲート絶縁膜３２もＲＩＥ技術を用いて除去してもよい。ここでは除去した場合について図示している。
【００４３】
次に、図１０（ｇ）に示すように、上記のようにして形成されたゲート電極をマスクにして、イオン注入技術によりエクステンション拡散層領域３８を形成する。その後、シリコン窒化膜からなる幅が40ｎｍ程度のゲート側壁３９を形成する。さらに、イオン注入技術によりソース・ドレイン拡散層４０を形成した後、不純物活性化の熱処理を行う。なお、図９（ｆ）の工程においてソース・ドレイン領域のゲート絶縁膜３２を除去しなかった場合は、ゲート側壁３９を形成するためのＲＩＥ技術を用いたエッチバック処理において、ソース・ドレイン領域のゲート絶縁膜３２もエッチングする。
【００４４】
次に、図１０（ｈ）に示すように、サリサイドプロセス技術を用いて、ソース・ドレイン領域のみに厚さ40ｎｍ程度のシリサイド膜（例えばコバルトシリサイド膜）４１を形成する。
【００４５】
以上のようにして、ｎ型ＭＩＳＦＥＴはアンチモン膜３３、タングステン膜３４及びタングステン膜３６の積層膜からなるゲート電極構造、ｐ型ＭＩＳＦＥＴはタングステン膜３６の単層膜からゲート電極構造のＣＭＩＳＦＥＴが作製される。
【００４６】
本実施形態においても、第１の実施形態と同様、ｎ型及びｐ型ＭＩＳＦＥＴのゲート電極の仕事関数の最適化、ゲート絶縁膜の信頼性の向上といった、素子特性及びに信頼性に優れたＭＩＳＦＥＴを得ることが可能となる。
【００４７】
なお、以上説明した第１及び第２の実施形態では、第１のゲート材料膜としてアンチモン（Ｓｂ）、第２及び第３のゲート材料膜としてタングステン（Ｗ）を用いたが、以下に述べるように、これらの材料以外の導電性を有する材料を用いることも可能である。
【００４８】
また、第１及び第２の実施形態では、ｎ型ＭＩＳＦＥＴのゲート電極を第１、第２及び第３のゲート材料膜で、ｐ型ＭＩＳＦＥＴのゲート電極を第３のゲート材料膜で構成したが、第１、第２及び第３のゲート材料膜の組み合わせを適当に選択することで、ｐ型ＭＩＳＦＥＴのゲート電極を第１、第２及び第３のゲート材料膜で、ｎ型ＭＩＳＦＥＴのゲート電極を第３のゲート材料膜で構成することも可能である。
【００４９】
第１のゲート材料膜としては、ｎ型ＭＩＳＦＥＴのゲート電極に適用する場合には、仕事関数が4.6ｅＶ以下、望ましくは4.3ｅＶ以下の材料、ｐ型ＭＩＳＦＥＴのゲート電極に適用する場合には、仕事関数が4.6ｅＶ以上、望ましくは4.9ｅＶ以上の材料を用いることが望ましい。また、ゲート絶縁膜にダメージを与えない程度の温度、例えば800℃以下程度の温度で昇華が可能な材料であることが望ましい。
【００５０】
具体的には、上述したアンチモンの他、ビスマス（Ｂｉ）、インジウム（Ｉｎ）、鉛（Ｐｂ）、スズ（Ｓｎ）及びテルル（Ｔｅ）などの金属を用いることが可能である。アンチモン、ビスマス、インジウム、鉛及びスズは主としてｎ型ＭＩＳＦＥＴのゲート電極に用いることが可能であり、テルルは主としてｐ型ＭＩＳＦＥＴのゲート電極に用いることが可能である。
【００５１】
ビスマス、インジウム、鉛、スズ及びテルルは、アンチモンよりも昇華しにくいが、蒸気圧を考慮して熱処理時の雰囲気の圧力を適当な値に下げれば、昇華するようになる。例えばビスマスでは、真空度を1×10-1Ｐａ以下程度にして500℃程度で熱処理すれば、昇華させることが可能である。インジウムでは1×10-4Ｐａ以下で600℃程度、鉛では1×10-2Ｐａ以下で600℃程度で熱処理することで、昇華させることが可能である。
【００５２】
また、アンチモン、ビスマス、インジウム、鉛、スズ及びテルルのなかから選択された１又は２以上の金属元素を含む金属化合物を、第１のゲート材料膜として用いることも可能である。これらの２以上の金属元素どうしの化合物でもよいし、これらの１以上の金属元素とその他の金属元素との化合物でもよい。
【００５３】
具体的には、主としてｎ型ＭＩＳＦＥＴのゲート電極に適した化合物として、インジウム・スズ酸化物があげられる。また、主としてｐ型ＭＩＳＦＥＴのゲート電極に適した化合物として、砒素化インジウム、アンチモン化インジウム、テルル化ビスマス、砒素化インジウムとアンチモン化インジウムの化合物、テルル化鉛、テルル化スズ、テルル化鉛とテルル化スズの化合物、セレン化鉛とセレン化スズの化合物があげられる。
【００５４】
上述した金属化合物のうち、アンチモン化インジウムや砒素化インジウムは半導体であるが、バンドギャップがそれぞれ0.17ｅＶ、0.35ｅＶ程度であり、シリコンのバンドギャップ（1.1ｅＶ）よりはるかに小さい値である。このような小さなバンドギャップの材料は、室温で多数の電子とホールが発生しているので、金属に近い電気伝導性を示す。従って、このような化合物を第１のゲート材料として用いることも可能である。
【００５５】
また、バンドギャップを小さくすることも可能である。例えば、テルル化鉛とテルル化スズのバンドギャップは、それぞれ0.22ｅＶと0.25ｅＶであるが、テルル化鉛とテルル化スズを３：２程度のモル比で混ぜ合わせることで、バンドギャップをゼロにすることも可能である。これは、上述した他の半導体でも同様である。
【００５６】
第２のゲート材料膜としては、所定の温度及び圧力下において、第１のゲート材料膜よりも昇華温度が高い材料を用いる。具体的には、第１のゲート材料を昇華させる工程の温度及び圧力において昇華しない材料であって、その工程の温度より融点が十分に高い材料を用いることが望ましい。例えば、第１のゲート材料膜としてアンチモンを用いた場合には、アンチモンを昇華させる工程での熱処理温度が800℃以下程度であることから、融点が1000℃程度以上であることが望ましい。具体的には、第２のゲート材料膜として、タングステン（Ｗ）或いはモリブデン（Ｍｏ）などの金属や、タングステン窒化物、モリブデン窒化物或いはチタン窒化物（ＴｉＮ）などの金属窒化物を用いることが望ましい。これらはアンチモンと反応しにくいので、望ましい材料といえる。
【００５７】
第３のゲート材料膜としては、ｎ型ＭＩＳＦＥＴに適用する場合（ｎ型ＭＩＳＦＥＴのゲート絶縁膜に接するゲート材料膜に適用する場合）には、仕事関数が4.6ｅＶ以下、望ましくは4.3ｅＶ以下の材料、ｐ型ＭＩＳＦＥＴのゲート電極に適用する場合（ｐ型ＭＩＳＦＥＴのゲート絶縁膜に接するゲート材料膜に適用する場合）には、仕事関数が4.6ｅＶ以上、望ましくは4.9ｅＶ以上の材料を用いることが望ましい。
【００５８】
具体的には、第３のゲート材料膜として、タングステン（Ｗ）、モリブデン（Ｍｏ）、白金（Ｐｔ）、イリジウム（Ｉｒ）或いはルテニウム（Ｒｕ）などの金属や、イリジウム酸化物或いはルテニウム酸化物などの導電性金属酸化物を用いることが望ましい。タングステン、モリブデン及び白金は、シリコン酸化膜中に拡散しにくいので、ゲート絶縁膜にシリコン酸化膜を用いた場合には、特に望ましい材料であるといえる。
【００５９】
以上、本発明の実施形態を説明したが、本発明は上記実施形態に限定されるものではなく、その趣旨を逸脱しない範囲内において種々変形して実施することが可能である。さらに、上記実施形態には種々の段階の発明が含まれており、開示された構成要件を適宜組み合わせることによって種々の発明が抽出され得る。例えば、開示された構成要件からいくつかの構成要件が削除されても、所定の効果が得られるものであれば発明として抽出され得る。
【００６０】
【発明の効果】
本発明によれば、従来のデュアルメタルゲートプロセスを用いた半導体装置の問題点が改善され、素子特性や信頼性に優れた半導体装置を得ることが可能となる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態に係るＭＩＳトランジスタの製造工程の一部を示した断面図。
【図２】本発明の第１の実施形態に係るＭＩＳトランジスタの製造工程の一部を示した断面図。
【図３】本発明の第１の実施形態に係るＭＩＳトランジスタの製造工程の一部を示した断面図。
【図４】本発明の第１の実施形態に係るＭＩＳトランジスタの製造工程の一部を示した断面図。
【図５】本発明の第１の実施形態に係るＭＩＳトランジスタの製造工程の一部を示した断面図。
【図６】本発明の第１の実施形態に係るＭＩＳトランジスタの製造工程の一部を示した断面図。
【図７】本発明の第２の実施形態に係るＭＩＳトランジスタの製造工程の一部を示した断面図。
【図８】本発明の第２の実施形態に係るＭＩＳトランジスタの製造工程の一部を示した断面図。
【図９】本発明の第２の実施形態に係るＭＩＳトランジスタの製造工程の一部を示した断面図。
【図１０】本発明の第２の実施形態に係るＭＩＳトランジスタの製造工程の一部を示した断面図。
【符号の説明】
１０、３０…シリコン基板
１１、３１…素子分離領域
１２…ゲート酸化膜
１３…ポリシリコン膜
１４…シリコン窒化膜
１５、３８…エクステンション拡散層領域
１６、３９…ゲート側壁
１７、４０…ソース・ドレイン拡散層
１８、４１…シリサイド膜
１９…層間膜
２０、３２…ゲート絶縁膜
２１、３３…アンチモン膜（第１のゲート材料膜）
２２、３４…タングステン膜（第２のゲート材料膜）
２３、３５…レジスト
２４、３６…タングステン膜（第３のゲート材料膜）
３７…シリコン窒化膜
【発明の属する技術分野】
本発明は、半導体装置及びその製造方法、特にｎ型ＭＩＳトランジスタとｐ型ＭＩＳトランジスタとで異なるゲート材料を用いた半導体装置及びその製造方法に関する。
【０００２】
【従来の技術】
ＭＯＳＦＥＴの微細化に伴って、ゲート酸化膜の薄膜化が進み、ゲート長50ｎｍ以下では1ｎｍ程度の極めて薄いゲート酸化膜厚が求められている。その要因の一つとして、ゲート電極に用いているポリシリコンの空乏化がある。このポリシリコンの空乏化がなくなると、ゲート酸化膜を0.5ｎｍ程度厚くすることができる。従って、ゲート空乏化のない金属をゲート電極に用いた、いわゆるメタルゲート電極のＭＯＳＦＥＴ（ＭＩＳＦＥＴ）が注目されている。
【０００３】
しかし、ゲート電極として１種類の金属を用いた場合には、以下のような問題がある。ゲート電極の仕事関数がｎ型及びｐ型ＭＩＳＦＥＴで同一になるため、ポリシリコンゲートのように仕事関数が異なるゲート電極をｎ型ＭＩＳＦＥＴとｐ型ＭＩＳＦＥＴとで作り分けることができず、しきい値電圧を適正化することが非常に難しくなる。特に、0.5Ｖ以下の低いしきい値を実現するためには、ｎ型ＭＩＳＦＥＴのゲート電極には仕事関数が4.6ｅＶ以下、望ましくは4.3ｅＶ以下の材料、ｐ型ＭＩＳＦＥＴのゲート電極には仕事関数が4.6ｅＶ以上、望ましくは4.9ｅＶ以上の材料が必要とされる。そのため、ゲート電極としてｎ型ＭＩＳＦＥＴとｐ型ＭＩＳＦＥＴとで異なる金属材料を用いた、いわゆるデュアルメタルゲートプロセスが必要とされる。
【０００４】
デュアルメタルゲートプロセスでは、ｎ型とｐ型ＭＩＳＦＥＴとでゲート電極を作り分ける必要から、ｎ型及びｐ型ＭＩＳＦＥＴの形成領域を含む全面に一方のＭＩＳＦＥＴ（例えばｎ型）用のゲート電極材料を形成した後、他方のＭＩＳＦＥＴ（例えばｐ型）の形成領域に形成されたゲート電極材料のみを除去し、その後で他方のＭＩＳＦＥＴ（例えばｐ型）用のゲート電極材料を形成する。
【０００５】
例えば、ｎ型ＭＩＳＦＥＴのゲート電極材料としてハフニウム窒化物、ｐ型ＭＩＳＦＥＴのゲート電極材料としてタングステンを用いた場合、ｐ型ＭＩＳＦＥＴ形成領域のハフニウム窒化物は、レジストをマスクとして、例えば過酸化水素水を用いてウエットエッチングによって除去する。
【０００６】
しかしながら、ハフニウム窒化物等のゲート電極材料をウエットエッチングで除去する際に、ｐ型ＭＩＳＦＥＴ形成領域のゲート絶縁膜がエッチング液に晒されてしまう。また、マスクとして用いたレジストを剥離する際に、剥離液として用いる有機溶剤などにもｐ型ＭＩＳＦＥＴ形成領域のゲート絶縁膜が晒されることになる。したがって、上述したデュアルメタルゲートプロセスでは、ｐ型ＭＩＳＦＥＴのゲート絶縁膜の信頼性が大幅に低下してしまう問題があった。
【０００７】
【発明が解決しようとする課題】
このように、ｎ型ＭＩＳＦＥＴとｐ型ＭＩＳＦＥＴとで仕事関数等が異なるゲート電極材料を用いたデュアルメタルゲートプロセスが提案されているが、ゲート電極材料を除去する際のエッチング液やレジストを剥離する際の剥離液にゲート絶縁膜が晒されるため、ゲート絶縁膜の信頼性が大幅に低下するという問題があった。
【０００８】
本発明は、上記従来の課題に対してなされたものであり、上述したデュアルメタルゲートプロセスの問題を改善し、素子の特性や信頼性を向上させることが可能な半導体装置及びその製造方法を提供することを目的としている。
【０００９】
【課題を解決するための手段】
本発明は、ｎ型ＭＩＳトランジスタ及びｐ型ＭＩＳトランジスタを有する半導体装置であって、ｎ型及びｐ型ＭＩＳトランジスタの一方のトランジスタのゲート電極は、ゲート絶縁膜上に形成された第１のゲート材料膜、第１のゲート材料膜上に形成された第２のゲート材料膜及び第２のゲート材料膜上に形成された第３のゲート材料膜を含み、ｎ型及びｐ型ＭＩＳトランジスタの他方のトランジスタのゲート電極は、ゲート絶縁膜上に形成された第３のゲート材料膜を含み、前記第１のゲート材料膜は、アンチモン、ビスマス、インジウム、鉛、スズ又はテルルからなる金属膜、又はそれらの金属元素を含む金属化合物膜であることを特徴とする。
【００１０】
また、本発明は、ｎ型ＭＩＳトランジスタ及びｐ型ＭＩＳトランジスタを有する半導体装置の製造方法であって、半導体基板上にゲート絶縁膜を形成する工程と、前記ゲート絶縁膜上に第１のゲート材料膜を形成する工程と、第１のゲート材料膜上に第２のゲート材料膜を形成する工程と、ｎ型及びｐ型ＭＩＳトランジスタの一方のトランジスタが形成される第１の領域の第２のゲート材料膜を選択的に除去して、第１の領域の第１のゲート材料膜を露出させる工程と、露出した第１の領域の第１のゲート材料膜を熱処理により選択的に昇華させて、第１の領域のゲート絶縁膜を露出させる工程と、露出した第１の領域のゲート絶縁膜上と、ｎ型及びｐ型ＭＩＳトランジスタの他方のトランジスタが形成される第２の領域の第２のゲート材料膜上とに、第３のゲート材料膜を形成する工程と、を備えたことを特徴とする。
【００１１】
【作用】
本発明によれば、熱処理により第１のゲート材料膜を第２のゲート材料膜に対して選択的に昇華させることでゲート絶縁膜を露出させるので、従来のように、ゲート材料膜を除去する際のエッチング液やレジストを剥離する際の剥離液にゲート絶縁膜が晒されることがない。したがって、ゲート絶縁膜の信頼性の低下を防止することができる。特に、第１のゲート材料膜として、アンチモン、ビスマス、インジウム、鉛、スズ又はテルル、或いはそれらの化合物を用いた場合、それらの材料は一般に比較的低温で昇華するため、ｎ型ＭＩＳトランジスタとｐ型ＭＩＳトランジスタとで異なるゲート材料を用いた半導体装置を容易に得ることができ、素子特性や信頼性に優れた半導体装置を得ることが可能となる。
【００１２】
【発明の実施の形態】
以下、本発明の実施形態を図面を参照して説明する。
【００１３】
（実施形態１）
図１（ａ）〜図６（ｌ）は、本発明の第１の実施形態に係るＭＩＳＦＥＴ（ＭＩＳトランジスタ）の製造工程を示した断面図である。本実施形態は、いわゆるダマシンゲート技術を用いてＭＩＳＦＥＴを作製する例である。
【００１４】
まず、図１（ａ）に示すように、シリコン基板１０の表面領域にＳＴＩ技術等を用いて素子分離領域１１を形成する。続いて、将来除去されるダミーゲート構造として、例えば厚さ6ｎｍ程度のゲート酸化膜１２、厚さ150ｎｍ程度のポリシリコン膜１３、厚さ50ｎｍ程度のシリコン窒化膜１４の積層構造を、酸化技術、ＣＶＤ技術、リソグラフィー技術及びＲＩＥ技術を用いて形成する。続いて、イオン注入技術を用いて、エクステンション拡散層領域１５を形成する。さらに、シリコン窒化膜からなる幅40ｎｍ程度のゲート側壁１６をＣＶＤ技術とＲＩＥ技術を用いて形成する。
【００１５】
次に、図１（ｂ）に示すように、イオン注入技術によりソース・ドレイン拡散層１７を形成する。その後、サリサイドプロセス技術を用いて、ダミーゲート構造及びゲート側壁１６をマスクにして、ソース・ドレイン領域のみに厚さ40ｎｍ程度のシリサイド膜（例えばコバルトシリサイド膜）１８を形成する。この時、ソース・ドレイン領域のドーパントとして、ｎ型領域にはヒ素、ｐ型領域にはガリウムを、いずれも１×１０15／ｃｍ2以上のドーズ量でイオン注入しておく。これらのドーパントは、シリサイドの凝集を抑制し、熱耐性を大幅に向上させることが可能なものである。
【００１６】
次に、図２（ｃ）に示すように、層間膜１９として例えばシリコン酸化膜をＣＶＤ法によって堆積する。さらに、このシリコン酸化膜をＣＭＰ技術によって平坦化することで、シリコン窒化膜１４及びシリコン窒化膜１６の上面を露出させる。
【００１７】
次に、図２（ｄ）に示すように、例えば燐酸を用いて、シリコン窒化膜１４を層間膜１９に対して選択的に除去する。この時に、ゲート側壁のシリコン窒化膜１６もポリシリコン膜１３の高さ程度までエッチングされる。続いて、例えばラジカル原子エッチング技術を用いて、ダミーゲートであるポリシリコン膜１３を、層間膜１９及びゲート側壁１６に対して選択的に除去する。
【００１８】
次に、図３（ｅ）に示すように、弗酸等のウエット処理によってダミーゲート酸化膜１２を除去することで、シリコン基板１０の表面を露出させる。続いて、このようにして得られたゲート用溝部の少なくとも底部に、ゲート絶縁膜２０を形成する。ゲート絶縁膜２０には、例えばシリコン基板１０を熱酸化したシリコン酸化膜を用いることができる。また、このシリコン酸化膜の表面を窒素プラズマでさらに窒化したものを用いてもよい。さらに、以下に述べるように、高誘電体膜をゲート絶縁膜２０に用いてもよい。
【００１９】
ゲート絶縁膜２０に用いる高誘電体膜には、例えばハフニウム酸化膜があげられる。このハフニウム酸化膜は、例えば、ＨｆＣｌ4とＮＨ3を用いたＣＶＤ法、有機系のＨｆガス等を用いたＣＶＤ法、或いはハフニウム窒化物のターゲットやハフニウムのターゲットを用いたスパッタリング法等を用いてハフニウム窒化膜を形成した後、ハフニウム窒化膜の酸化を行うことで形成することができる。酸化されるハフニウム窒化膜の厚さは、数ｎｍ程度の極薄であることが望ましい。ハフニウム窒化膜の膜厚が厚くなるにつれて、結晶化が起こりやすくなるためである。また、ハフニウム窒化物をスパッタリング法で形成する場合は、スパッタされたハフニウムやハフニウム窒化物の粒子のエネルギーを100ｅＶ以下、望ましくは50ｅＶ以下にすることが望ましい。スパッタ粒子のエネルギーが高くなるにつれて、シリコン基板へスパッタ粒子が食い込むようになり、チャネル表面のモフォロジーが劣化するためである。
【００２０】
次に、図３（ｆ）に示すように、仕事関数が4.6ｅＶ以下の電極材料として、アンチモン膜（第１のゲート材料膜）２１を、10ｎｍ程度、望ましくはそれ以下の膜厚で、少なくともゲート用溝の底部に成膜する。成膜には、スパッタリング法、ＣＶＤ法或いは蒸着法を用いればよい。アンチモンは融点が630℃と低いため、熱蒸着による成膜を簡単に行うことができる。
【００２１】
スパッタリング法を用いる場合は、スパッタされたアンチモン粒子のエネルギーを100ｅＶ以下、望ましくは50ｅＶ以下に制御することが望ましい。アンチモン粒子のエネルギーをこのような低エネルギーにすることで、下地のゲート絶縁膜２０へアンチモン粒子が食い込むことがなくなり、ゲート絶縁膜の信頼性が著しく向上する。
【００２２】
なお、図４（ｇ）に示すように、アンチモンを溶かした塗布液をウエハ全面に塗布し、ベーキングを行った後、ドライエッチング技術でアンチモンをエッチバックし、ゲート用溝の底部のみにアンチモン膜２１を残すようにしてもよい。この場合にも、アンチモン膜２１の膜厚は10ｎｍ以下にすることが望ましい。
【００２３】
次に、図４（ｈ）に示すように、タングステン膜（第２のゲート材料膜）２２を全面に成膜する。成膜法には、スパッタリング法、ＣＶＤ法或いは塗布法等を用いればよい。タングステン２２の膜厚は特に限定されないが、望ましくは20ｎｍ以下程度がよく、その理由は後述する。
【００２４】
次に、図５（ｉ）の工程に移行する。なお、図５（ｉ）からは、図の向かって左側はｎ型ＭＩＳＦＥＴ形成領域、右側はｐ型ＭＩＳＦＥＴ形成領域とする（以後の図も同様）。本工程では、リソグラフィー技術を用いて、ｐ型ＭＩＳＦＥＴ領域のみを開口したレジスト２３のパターンを形成する。
【００２５】
次に、図５（ｊ）に示すように、レジスト２３をマスクとして、過酸化水素水によるウエットエッチングを行うことで、ｐ型ＭＩＳＦＥＴ領域のみタングステン膜２２を選択的に除去する。アンチモン膜２１は過酸化水素水に不溶なため、タングステン膜２２のみを選択的に除去することが可能である。また、ゲート絶縁膜２０はアンチモン膜２１に覆われているため、過酸化水素水に晒されないですむ。また、タングステン膜２２の膜厚を20ｎｍ以下程度と薄くしておくことで、エッチング量が少なくてすむ。
【００２６】
次に、図６（ｋ）に示すように、レジスト２３を有機溶剤などで除去するが、この時もゲート絶縁膜２０はアンチモン膜２１に覆われているため、有機溶剤などに晒されないですむ。その後、例えば窒素雰囲気中において500℃程度の温度で熱処理を行う。この熱処理により、ｐ型ＭＩＳＦＥＴ領域の表面に露出していたアンチモン膜２１が昇華してなくなり、ｐ型ＭＩＳＦＥＴ領域のゲート絶縁膜２０が露出する。一方、ｎ型ＭＩＳＦＥＴ領域のアンチモン膜２１はタングステン膜２２に覆われているので昇華しない。熱処理時の雰囲気の圧力は、大気圧程度(１×１０5Ｐａ程度)でもよいが、より効率的にアンチモンを昇華させたい場合は、大気圧以下の圧力で熱処理を行う。
【００２７】
次に、図６（ｌ）に示すように、タングステン膜（第３のゲート材料膜）２４を、スパッタリング法或いはＣＶＤ法など用いて全面に堆積する。続いて、アンチモン膜２１、タングステン膜２２及びタングステン膜２４のＣＭＰを行うことで、ｎ型ＭＩＳＦＥＴ領域のゲート用溝内にはアンチモン膜２１、タングステン膜２２及びタングステン膜２４が、ｐ型ＭＩＳＦＥＴ領域にはタングステン膜２４が、それぞれ埋め込まれたゲート電極構造が得られる。
【００２８】
なお、タングステン膜２４の成膜にスパッタリング法を用いる場合は、スパッタされたタングステン粒子のエネルギーを100ｅＶ以下、望ましくは50ｅＶ以下に制御することが望ましい。タングステン粒子のエネルギーをこのような低エネルギーにすることで、下地のゲート絶縁膜２０へタングステン粒子が食い込むことがなくなり、ゲート絶縁膜の信頼性が著しく向上する。
【００２９】
以上のようにして、ｎ型ＭＩＳＦＥＴはアンチモン膜２１、タングステン膜２２及びタングステン膜２４の積層膜からなるゲート電極構造、ｐ型ＭＩＳＦＥＴはタングステン膜２４の単層膜からゲート電極構造のＣＭＩＳＦＥＴが作製される。
【００３０】
このように、本実施形態では、ｎ型ＭＩＳＦＥＴのゲート電極の最下層にアンチモン膜（仕事関数4.2ｅＶ程度）、ｐ型ＭＩＳＦＥＴのゲート電極にタングステン膜（仕事関数4.9ｅＶ程度）を用いることで、ｎ型ＭＩＳＦＥＴ及びｐ型ＭＩＳＦＥＴいずれもゲート電極の仕事関数を最適化することができる。したがって、ｎ型ＭＩＳＦＥＴとｐ型ＭＩＳＦＥＴそれぞれのしきい値電圧を適正化することが可能となる。
【００３１】
また、ｐ型ＭＩＳＦＥＴのゲート絶縁膜を露出させる際に、熱処理によってアンチモン膜を選択的に昇華させることから、ゲート絶縁膜の表面が従来のようにウエットエッチング溶液や有機溶剤などに晒されることがない。従って、ゲート絶縁膜の信頼性に優れたＭＩＳＦＥＴを作製することが可能となる。
【００３２】
なお、ゲート絶縁膜の信頼性を高めるために、以下のような方法を適用することが望ましい。
【００３３】
まず、ゲート絶縁膜２０を成膜する工程からアンチモン膜２１を成膜する工程までは、大気に晒すことなく行うことが望ましい。つまり、ゲート絶縁膜２０の成膜装置とアンチモン膜２１の成膜装置との間のウエハ搬送は、窒素を充満させて大気を追い出した空間、或いは真空の空間で行うことが望ましい。また、アンチモン膜２１を昇華させるための熱処理装置とタングステン膜２４の成膜装置との間のウエハ搬送についても、同様に行うことが望ましい。
【００３４】
また、アンチモン膜２１を昇華させるための熱処理装置とタングステン膜２４の成膜装置を同じ装置としてもよい。具体的には、ウエハ１枚単位で成膜する、いわゆる枚葉式の成膜装置を用いればよい。この場合、まず、タングステン膜２４の成膜を行うチャンバー内において、タングステン膜２４を成膜する前に、シリコンウエハを例えば500℃程度に加熱してｐ型ＭＩＳＦＥＴ領域のアンチモン膜２１を昇華させる。シリコンウエハの加熱は、例えば、光を照射して行う、或いはシリコンウエハの載置台であるウエハチャックを加熱することで行えばよい。その後、同一チャンバー内でウエハを大気に晒すことなくタングステン膜２４を成膜する。
【００３５】
以上のような方法を適用することにより、ｐ型ＭＩＳＦＥＴ領域のゲート絶縁膜２０が全く大気に晒されることなく、タングステン膜２４を成膜することが可能となる。
【００３６】
（実施形態２）
図７（ａ）〜図１０（ｈ）は、本発明の第２の実施形態に係るＭＩＳＦＥＴ（ＭＩＳトランジスタ）の製造工程を示した断面図である。
【００３７】
まず、図７（ａ）に示すように、シリコン基板３０の表面領域に素子分離領域３１を形成し、続いてゲート絶縁膜３２を成膜する。ゲート絶縁膜３２の成膜方法等は第１の実施形態と同様であり、例えばハフニウム酸化膜からなるゲート絶縁膜３２を全面に成膜する。さらに、第１の実施形態と同様に、ゲート絶縁膜３２上にアンチモン膜（第１のゲート材料膜）３３を10ｎｍ程度、望ましくはそれ以下の厚さで全面に成膜し、続いて厚さ20ｎｍ程度のタングステン膜（第２のゲート材料膜）３４を全面に成膜する。
【００３８】
次に、図７（ｂ）の工程に移行する。なお、図７（ｂ）からは、図の向かって左側はｎ型ＭＩＳＦＥＴ形成領域、右側はｐ型ＭＩＳＦＥＴ形成領域とする（以後の図も同様）。本工程では、リソグラフィー技術を用いて、ｐ型ＭＩＳＦＥＴ領域のみを開口したレジスト３５のパターンを形成する。
【００３９】
次に、図８（ｃ）に示すように、過酸化水素水によるウエットエッチングを行うことで、ｐ型ＭＩＳＦＥＴ領域に形成されたタングステン膜３４のみを選択的に除去する。ゲート絶縁膜３２はアンチモン膜３３に覆われているため、過酸化水素水に晒されないですむ。
【００４０】
次に、図８（ｄ）に示すように、レジスト３５を有機溶剤などで除去するが、この時もゲート絶縁膜３２はアンチモン膜３３に覆われているため、有機溶剤などに晒されないですむ。その後、第１の実施形態と同様、例えば窒素雰囲気中において500℃程度の温度で熱処理を行う。この熱処理により、ｐ型ＭＩＳＦＥＴ領域の表面に露出していたアンチモン膜３３が昇華してなくなり、ｐ型ＭＩＳＦＥＴ領域のゲート絶縁膜３２が露出する。一方、ｎ型ＭＩＳＦＥＴ領域のアンチモン膜３３はタングステン膜３４に覆われているので昇華しない。
【００４１】
次に、図９（ｅ）に示すように、タングステン膜（第３のゲート材料膜）３６を、スパッタリング法或いはＣＶＤ法など用いて、全面に厚さ50ｎｍ程度堆積する。さらに、シリコン窒化膜３７をＣＶＤ技術など用いて、全面に厚さ50ｎｍ程度堆積する。
【００４２】
次に、図９（ｆ）に示すように、リソグラフィー技術とＲＩＥ技術を用いて、シリコン窒化膜３７、タングステン膜３６、タングステン膜３４及びアンチモン膜３３のエッチングを行い、ｎ型及びｐ型ＭＩＳＦＥＴ領域にゲート電極を形成する。ソース・ドレインが形成される領域のゲート絶縁膜３２もＲＩＥ技術を用いて除去してもよい。ここでは除去した場合について図示している。
【００４３】
次に、図１０（ｇ）に示すように、上記のようにして形成されたゲート電極をマスクにして、イオン注入技術によりエクステンション拡散層領域３８を形成する。その後、シリコン窒化膜からなる幅が40ｎｍ程度のゲート側壁３９を形成する。さらに、イオン注入技術によりソース・ドレイン拡散層４０を形成した後、不純物活性化の熱処理を行う。なお、図９（ｆ）の工程においてソース・ドレイン領域のゲート絶縁膜３２を除去しなかった場合は、ゲート側壁３９を形成するためのＲＩＥ技術を用いたエッチバック処理において、ソース・ドレイン領域のゲート絶縁膜３２もエッチングする。
【００４４】
次に、図１０（ｈ）に示すように、サリサイドプロセス技術を用いて、ソース・ドレイン領域のみに厚さ40ｎｍ程度のシリサイド膜（例えばコバルトシリサイド膜）４１を形成する。
【００４５】
以上のようにして、ｎ型ＭＩＳＦＥＴはアンチモン膜３３、タングステン膜３４及びタングステン膜３６の積層膜からなるゲート電極構造、ｐ型ＭＩＳＦＥＴはタングステン膜３６の単層膜からゲート電極構造のＣＭＩＳＦＥＴが作製される。
【００４６】
本実施形態においても、第１の実施形態と同様、ｎ型及びｐ型ＭＩＳＦＥＴのゲート電極の仕事関数の最適化、ゲート絶縁膜の信頼性の向上といった、素子特性及びに信頼性に優れたＭＩＳＦＥＴを得ることが可能となる。
【００４７】
なお、以上説明した第１及び第２の実施形態では、第１のゲート材料膜としてアンチモン（Ｓｂ）、第２及び第３のゲート材料膜としてタングステン（Ｗ）を用いたが、以下に述べるように、これらの材料以外の導電性を有する材料を用いることも可能である。
【００４８】
また、第１及び第２の実施形態では、ｎ型ＭＩＳＦＥＴのゲート電極を第１、第２及び第３のゲート材料膜で、ｐ型ＭＩＳＦＥＴのゲート電極を第３のゲート材料膜で構成したが、第１、第２及び第３のゲート材料膜の組み合わせを適当に選択することで、ｐ型ＭＩＳＦＥＴのゲート電極を第１、第２及び第３のゲート材料膜で、ｎ型ＭＩＳＦＥＴのゲート電極を第３のゲート材料膜で構成することも可能である。
【００４９】
第１のゲート材料膜としては、ｎ型ＭＩＳＦＥＴのゲート電極に適用する場合には、仕事関数が4.6ｅＶ以下、望ましくは4.3ｅＶ以下の材料、ｐ型ＭＩＳＦＥＴのゲート電極に適用する場合には、仕事関数が4.6ｅＶ以上、望ましくは4.9ｅＶ以上の材料を用いることが望ましい。また、ゲート絶縁膜にダメージを与えない程度の温度、例えば800℃以下程度の温度で昇華が可能な材料であることが望ましい。
【００５０】
具体的には、上述したアンチモンの他、ビスマス（Ｂｉ）、インジウム（Ｉｎ）、鉛（Ｐｂ）、スズ（Ｓｎ）及びテルル（Ｔｅ）などの金属を用いることが可能である。アンチモン、ビスマス、インジウム、鉛及びスズは主としてｎ型ＭＩＳＦＥＴのゲート電極に用いることが可能であり、テルルは主としてｐ型ＭＩＳＦＥＴのゲート電極に用いることが可能である。
【００５１】
ビスマス、インジウム、鉛、スズ及びテルルは、アンチモンよりも昇華しにくいが、蒸気圧を考慮して熱処理時の雰囲気の圧力を適当な値に下げれば、昇華するようになる。例えばビスマスでは、真空度を1×10-1Ｐａ以下程度にして500℃程度で熱処理すれば、昇華させることが可能である。インジウムでは1×10-4Ｐａ以下で600℃程度、鉛では1×10-2Ｐａ以下で600℃程度で熱処理することで、昇華させることが可能である。
【００５２】
また、アンチモン、ビスマス、インジウム、鉛、スズ及びテルルのなかから選択された１又は２以上の金属元素を含む金属化合物を、第１のゲート材料膜として用いることも可能である。これらの２以上の金属元素どうしの化合物でもよいし、これらの１以上の金属元素とその他の金属元素との化合物でもよい。
【００５３】
具体的には、主としてｎ型ＭＩＳＦＥＴのゲート電極に適した化合物として、インジウム・スズ酸化物があげられる。また、主としてｐ型ＭＩＳＦＥＴのゲート電極に適した化合物として、砒素化インジウム、アンチモン化インジウム、テルル化ビスマス、砒素化インジウムとアンチモン化インジウムの化合物、テルル化鉛、テルル化スズ、テルル化鉛とテルル化スズの化合物、セレン化鉛とセレン化スズの化合物があげられる。
【００５４】
上述した金属化合物のうち、アンチモン化インジウムや砒素化インジウムは半導体であるが、バンドギャップがそれぞれ0.17ｅＶ、0.35ｅＶ程度であり、シリコンのバンドギャップ（1.1ｅＶ）よりはるかに小さい値である。このような小さなバンドギャップの材料は、室温で多数の電子とホールが発生しているので、金属に近い電気伝導性を示す。従って、このような化合物を第１のゲート材料として用いることも可能である。
【００５５】
また、バンドギャップを小さくすることも可能である。例えば、テルル化鉛とテルル化スズのバンドギャップは、それぞれ0.22ｅＶと0.25ｅＶであるが、テルル化鉛とテルル化スズを３：２程度のモル比で混ぜ合わせることで、バンドギャップをゼロにすることも可能である。これは、上述した他の半導体でも同様である。
【００５６】
第２のゲート材料膜としては、所定の温度及び圧力下において、第１のゲート材料膜よりも昇華温度が高い材料を用いる。具体的には、第１のゲート材料を昇華させる工程の温度及び圧力において昇華しない材料であって、その工程の温度より融点が十分に高い材料を用いることが望ましい。例えば、第１のゲート材料膜としてアンチモンを用いた場合には、アンチモンを昇華させる工程での熱処理温度が800℃以下程度であることから、融点が1000℃程度以上であることが望ましい。具体的には、第２のゲート材料膜として、タングステン（Ｗ）或いはモリブデン（Ｍｏ）などの金属や、タングステン窒化物、モリブデン窒化物或いはチタン窒化物（ＴｉＮ）などの金属窒化物を用いることが望ましい。これらはアンチモンと反応しにくいので、望ましい材料といえる。
【００５７】
第３のゲート材料膜としては、ｎ型ＭＩＳＦＥＴに適用する場合（ｎ型ＭＩＳＦＥＴのゲート絶縁膜に接するゲート材料膜に適用する場合）には、仕事関数が4.6ｅＶ以下、望ましくは4.3ｅＶ以下の材料、ｐ型ＭＩＳＦＥＴのゲート電極に適用する場合（ｐ型ＭＩＳＦＥＴのゲート絶縁膜に接するゲート材料膜に適用する場合）には、仕事関数が4.6ｅＶ以上、望ましくは4.9ｅＶ以上の材料を用いることが望ましい。
【００５８】
具体的には、第３のゲート材料膜として、タングステン（Ｗ）、モリブデン（Ｍｏ）、白金（Ｐｔ）、イリジウム（Ｉｒ）或いはルテニウム（Ｒｕ）などの金属や、イリジウム酸化物或いはルテニウム酸化物などの導電性金属酸化物を用いることが望ましい。タングステン、モリブデン及び白金は、シリコン酸化膜中に拡散しにくいので、ゲート絶縁膜にシリコン酸化膜を用いた場合には、特に望ましい材料であるといえる。
【００５９】
以上、本発明の実施形態を説明したが、本発明は上記実施形態に限定されるものではなく、その趣旨を逸脱しない範囲内において種々変形して実施することが可能である。さらに、上記実施形態には種々の段階の発明が含まれており、開示された構成要件を適宜組み合わせることによって種々の発明が抽出され得る。例えば、開示された構成要件からいくつかの構成要件が削除されても、所定の効果が得られるものであれば発明として抽出され得る。
【００６０】
【発明の効果】
本発明によれば、従来のデュアルメタルゲートプロセスを用いた半導体装置の問題点が改善され、素子特性や信頼性に優れた半導体装置を得ることが可能となる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態に係るＭＩＳトランジスタの製造工程の一部を示した断面図。
【図２】本発明の第１の実施形態に係るＭＩＳトランジスタの製造工程の一部を示した断面図。
【図３】本発明の第１の実施形態に係るＭＩＳトランジスタの製造工程の一部を示した断面図。
【図４】本発明の第１の実施形態に係るＭＩＳトランジスタの製造工程の一部を示した断面図。
【図５】本発明の第１の実施形態に係るＭＩＳトランジスタの製造工程の一部を示した断面図。
【図６】本発明の第１の実施形態に係るＭＩＳトランジスタの製造工程の一部を示した断面図。
【図７】本発明の第２の実施形態に係るＭＩＳトランジスタの製造工程の一部を示した断面図。
【図８】本発明の第２の実施形態に係るＭＩＳトランジスタの製造工程の一部を示した断面図。
【図９】本発明の第２の実施形態に係るＭＩＳトランジスタの製造工程の一部を示した断面図。
【図１０】本発明の第２の実施形態に係るＭＩＳトランジスタの製造工程の一部を示した断面図。
【符号の説明】
１０、３０…シリコン基板
１１、３１…素子分離領域
１２…ゲート酸化膜
１３…ポリシリコン膜
１４…シリコン窒化膜
１５、３８…エクステンション拡散層領域
１６、３９…ゲート側壁
１７、４０…ソース・ドレイン拡散層
１８、４１…シリサイド膜
１９…層間膜
２０、３２…ゲート絶縁膜
２１、３３…アンチモン膜（第１のゲート材料膜）
２２、３４…タングステン膜（第２のゲート材料膜）
２３、３５…レジスト
２４、３６…タングステン膜（第３のゲート材料膜）
３７…シリコン窒化膜
Claims (11)
- ｎ型ＭＩＳトランジスタ及びｐ型ＭＩＳトランジスタを有する半導体装置であって、
ｎ型及びｐ型ＭＩＳトランジスタの一方のトランジスタのゲート電極は、ゲート絶縁膜上に形成された第１のゲート材料膜、第１のゲート材料膜上に形成された第２のゲート材料膜及び第２のゲート材料膜上に形成された第３のゲート材料膜からなり、
ｎ型及びｐ型ＭＩＳトランジスタの他方のトランジスタのゲート電極は、ゲート絶縁膜上に形成された第３のゲート材料膜からなり、
前記第１のゲート材料膜は、アンチモン、ビスマス、インジウム、鉛、スズ又はテルルからなる金属膜、又はそれらの金属元素を含む金属化合物膜であり、
前記第２のゲート材料膜は、前記第１のゲート材料膜が昇華する条件において昇華しない材料からなり、
前記第３のゲート材料膜は、前記第１のゲート材料膜と仕事関数が異なる材料からなる
ことを特徴とする半導体装置。 - 前記第２のゲート材料膜は、タングステン膜、モリブデン膜、タングステン窒化膜、モリブデン窒化膜又はチタン窒化膜である
ことを特徴とする請求項１に記載の半導体装置。 - 前記第３のゲート材料膜は、タングステン膜、モリブデン膜、白金膜、イリジウム膜、ルテニウム膜、イリジウム酸化膜又はルテニウム酸化膜である
ことを特徴とする請求項１又は２に記載の半導体装置。 - 前記第２のゲート材料膜と前記第３のゲート材料膜の構成材料は同一である
ことを特徴とする請求項１乃至３のいずれかに記載の半導体装置。 - ｎ型ＭＩＳトランジスタ及びｐ型ＭＩＳトランジスタを有する半導体装置の製造方法であって、
半導体基板上にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上に第１のゲート材料膜を形成する工程と、
第１のゲート材料膜上に第２のゲート材料膜を形成する工程と、
ｎ型及びｐ型ＭＩＳトランジスタの一方のトランジスタが形成される第１の領域の第２のゲート材料膜を選択的に除去して、第１の領域の第１のゲート材料膜を露出させる工程と、
露出した第１の領域の第１のゲート材料膜を熱処理により選択的に昇華させて、第１の領域のゲート絶縁膜を露出させる工程と、
露出した第１の領域のゲート絶縁膜上と、ｎ型及びｐ型ＭＩＳトランジスタの他方のトランジスタが形成される第２の領域の第２のゲート材料膜上とに、第３のゲート材料膜を形成する工程と、
を備え、
前記第１のゲート材料膜は、アンチモン、ビスマス、インジウム、鉛、スズ又はテルルからなる金属膜、又はそれらの金属元素を含む金属化合物膜であり、
前記第２のゲート材料膜は、前記第１のゲート材料膜が昇華する条件において昇華しない材料からなり、
前記第３のゲート材料膜は、前記第１のゲート材料膜と仕事関数が異なる材料からなる
ことを特徴とする半導体装置の製造方法。 - 前記第２のゲート材料膜は、タングステン膜、モリブデン膜、タングステン窒化膜、モリブデン窒化膜又はチタン窒化膜である
ことを特徴とする請求項５に記載の半導体装置の製造方法。 - 前記第３のゲート材料膜は、タングステン膜、モリブデン膜、白金膜、イリジウム膜、ルテニウム膜、イリジウム酸化膜又はルテニウム酸化膜である
ことを特徴とする請求項５又は６に記載の半導体装置の製造方法。 - 前記第２のゲート材料膜と前記第３のゲート材料膜の構成材料は同一である
ことを特徴とする請求項５乃至７のいずれかに記載の半導体装置の製造方法。 - 前記第１、第２及び第３のゲート材料膜を加工して、ｎ型及びｐ型ＭＩＳトランジスタのゲート電極を形成する工程をさらに備えた
ことを特徴とする請求項５乃至８のいずれかに記載の半導体装置の製造方法。 - 前記第１のゲート材料膜を昇華させる工程から前記第３のゲート材料膜を形成する工程までを大気に晒さずに行う
ことを特徴とする請求項５乃至９のいずれかに記載の半導体装置の製造方法。 - 前記第１のゲート材料膜を昇華させる工程において、熱処理温度を８００℃以下とし、且つ熱処理雰囲気を１×１０5 Ｐａ以下とする
ことを特徴とする請求項５乃至１０のいずれかに記載の半導体装置の製造方法。
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