JP4038641B2 - 強誘電体メモリ素子の製造方法 - Google Patents
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Description
【発明の属する技術分野】
本発明は、強誘電体メモリ素子の製造方法に関する。
【0002】
【背景技術】
強誘電体メモリ(FeRAM)は、キャパシタ部分に強誘電体層を用い、その自発分極によりデータを保持するものである。従来の強誘電体メモリの製造方法におけるキャパシタ部分の形成は、エッチングによって電極や強誘電体層を加工していたので、特に微細なパターンを形成する際にいくつかの欠点があった。
【0003】
例えば、強誘電体層の形成で高温焼成が必要なときに、アルミニウムの電極では高温に耐えられないため、プラチナやイリジウムなどが使用される。これらの材料は反応性が低いため、化学的作用を強くしてエッチングを行う必要があるが、その場合、耐エッチングマスクとして有機物質のレジスト膜を用いることが困難である。一方、物理的作用を強くしてエッチングを行うことも考えられるが、エッチング除去された電極材料が再び電極部分に付着することがあり、微細パターンの形成が難しかった。また、強誘電体層をドライエッチングすると、その特性が劣化するという問題もあった。
【0004】
本発明は、この問題点を解決するものであり、その目的は、精密な加工が可能であり、強誘電体層の劣化も生じない強誘電体メモリ素子の製造方法を提供することにある。
【0005】
【課題を解決するための手段】
(A)本発明の第1の強誘電体メモリ素子の製造方法は、
基材に第1電極、強誘電体層及び第2電極の積層構造を有するキャパシタ部分を備えた強誘電体メモリ素子の製造方法であって、以下の工程(a)および(b)を含む。
【0006】
(a)基材の表面または基材の上の層に、前記第1電極を形成するための材料が優先的に堆積される表面特性を有する第1の領域と、前記第1の領域に比較して前記第1電極を形成するための材料が堆積され難い表面特性を有する第2の領域と、を形成する工程であって、
前記第1の領域は、基材の表面または基材の上の層に電荷を帯びさせることによって形成され、および
(b)前記基材に対して、前記第1電極を形成するための材料を付与し、前記第1の領域に該部材を選択的に形成する工程であって、前記第1の領域に対して反対の電荷を帯びた材料を付与し、前記第1の領域において第1電極が形成される。
【0007】
本発明においては、第1の領域は、基材の表面または基材の上の層に電荷を帯びさせることによって形成され、かつ、第1の領域に対して反対の電荷を帯びた材料を付与することにより、第1の領域において第1電極が形成されている。このため、クーロン力により、第1電極が第1の領域に選択的に形成される。したがって、第1電極をエッチングするための工程が不要となる。つまり、本発明は、微細加工に適している。
【0008】
本発明は次のいずれかの態様をとることができる。
【0009】
(1)前記工程(a)は、基材の上に第1の前駆体層を形成する工程(a−1)、前記第1の前駆体層に放射エネルギー線を照射することにより、少なくとも第1の前駆体層の一部に電荷を帯びさせる工程(a−2)を含む態様。
【0010】
(2)前記工程(a)は、基材の表面に、電子またはイオンを注入して、前記第1の領域を形成する工程を含む態様。
【0011】
(3)前記工程(a)は、基材の上に、電荷を保持することができる絶縁層を形成する工程(a−3)、前記絶縁層に、電子またはイオンを注入して、前記第1の領域を形成する工程(a−4)を含む態様。
【0012】
また、本発明は、次のいずれかの態様をとることができる。
(1)前記工程(b)は、ミストデポジション法により行われる態様。
(2)前記工程(b)は、プローブ探針を利用して行われる態様。
【0013】
(B)本発明の第2の強誘電体メモリ素子の製造方法は、
基材に第1電極、強誘電体層及び第2電極の積層構造を有するキャパシタ部分を備えた強誘電体メモリ素子の製造方法であって、以下の工程(c)および(d)を含む。
【0014】
(c)前記強誘電体層の表面または前記強誘電体層の上の層に、前記第2電極を形成するための材料が優先的に堆積される表面特性を有する第3の領域と、前記第3の領域に比較して前記第2電極を形成するための材料が堆積され難い表面特性を有する第4の領域と、を形成する工程であって、
前記第3の領域は、前記強誘電体層の表面または前記強誘電体層の上の層に電荷を帯びさせることによって形成され、
(d)前記第2電極を形成するための材料を付与し、前記第3の領域に該部材を選択的に形成する工程であって、前記第3の領域に対して反対の電荷を帯びた材料を付与し、前記第3の領域において前記第2電極が形成される。
【0015】
本発明においては、第3の領域は、強誘電体層の表面または前記強誘電体層の上の層に電荷を帯びさせることによって形成され、かつ、第3の領域に対して反対の電荷を帯びた材料を付与することにより、第3の領域において第2電極が形成されている。このため、クーロン力により、第2電極が第3の領域に選択的に形成される。したがって、第2電極をエッチングするための工程が不要となる。つまり、本発明は、微細加工に適している。
【0016】
本発明は次のいずれかの態様をとることができる。
【0017】
(1)前記工程(c)は、前記強誘電体層の上に第2の前駆体層を形成する工程(c−1)、前記第2の前駆体層に放射エネルギー線を照射することにより、少なくとも第2の前駆体層の一部に電荷を帯びさせる工程(c−2)を含む態様。
【0018】
(2)前記工程(c)は、前記強誘電体層の表面に、電子またはイオンを注入して、前記第3の領域を形成する工程を含む態様。
【0019】
(3)前記工程(c)は、前記強誘電体層の上に、電荷を保持することができる絶縁層を形成する工程(c−3)、前記絶縁層に、電子またはイオンを注入して、前記第3の領域を形成する工程(c−4)を含む態様。
【0020】
また、本発明は、次のいずれかの態様をとることができる。
(1)前記工程(d)は、ミストデポジション法により行われる態様。
(2)前記工程(d)は、プローブ探針を利用して行われる態様。
【0021】
(C)本発明の第3の強誘電体メモリ素子の製造方法は、
基材に第1電極、強誘電体層及び第2電極の積層構造を有するキャパシタ部分を備えた強誘電体メモリ素子の製造方法であって、以下の工程(e)および(f)を含む。
【0022】
(e)前記第1電極の表面または前記第1電極の上の層に、前記強誘電体層を形成するための材料が優先的に堆積される表面特性を有する第5の領域と、前記第5の領域に比較して前記強誘電体層を形成するための材料が堆積され難い表面特性を有する第6の領域と、を形成する工程であって、
前記第5の領域は、前記第1の電極の表面または前記第1電極の上の層に電荷を帯びさせることによって形成され、および
(f)前記強誘電体層を形成するための材料を付与し、前記第5の領域に該部材を選択的に形成する工程であって、
前記第5の領域に対して反対の電荷を帯びた材料を付与し、前記第5の領域において強誘電体層が形成される。
【0023】
本発明においては、第5の領域は、第1電極の表面または前記第1電極の上の層に電荷を帯びさせることによって形成され、かつ、第5の領域に対して反対の電荷を帯びた材料を付与することにより、第5の領域において強誘電体層が形成されている。このため、クーロン力により、強誘電体層が第5の領域に選択的に形成される。したがって、強誘電体層をエッチングするための工程が不要となる。つまり、本発明は、微細加工に適している。
【0024】
本発明は次のいずれかの態様をとることができる。
【0025】
(1)前記工程(e)は、前記第1電極の上に第3の前駆体層を形成する工程(e−1)、前記第3の前駆体層に放射エネルギー線を照射することにより、少なくとも第3の前駆体層の一部に電荷を帯びさせる工程(e−2)を含む態様。
【0026】
(2)前記工程(e)は、前記第1電極の上に、電荷を保持することができる絶縁層を形成する工程(e−3)、前記絶縁層に、電子またはイオンを注入して、前記第5の領域を形成する工程(e−4)を含む態様。
【0027】
本発明は次のいずれかの態様をとることができる。
(1)前記工程(f)は、ミストデポジション法により行われる態様。
(2)前記工程(f)は、プローブ探針を利用して行われる態様。
【0028】
(D)本発明の第4の強誘電体メモリ素子の製造方法は、
基材に第1電極、強誘電体層及び第2電極の積層構造を有するキャパシタ部分を備えた強誘電体メモリ素子の製造方法であって、以下の工程(g)を含む。
【0029】
(g)前記キャパシタ部分を構成する少なくとも一つの部材が優先的に堆積される表面特性を有する第7の領域と、前記第7の領域に比較して前記キャパシタ部分を構成する少なくとも一つの部材が堆積され難い表面特性を有する第8の領域と、を形成する工程であって、
前記第8の領域となる部材の表面に電荷を帯びさせる工程(g−1)、
前記第8の領域における電荷に対して反対の電荷を帯びた、表面修飾層を形成するための材料を付与して、該第8の領域において、表面修飾層を形成する工程であって、前記表面修飾層は、前記第7の領域に比べて、前記キャパシタ部分を構成する少なくとも一つの部材を形成するための材料との親和性が低い(g−2)。
【0030】
本発明においては、第8の領域に電荷を帯びさせ、第8の領域に対して反対の電荷を帯びた、表面修飾層を形成するための材料を付与していることから、表面修飾層を選択的に形成することができる。
【0031】
また、表面修飾層は、キャパシタ部分を構成する少なくとも一つの部材を形成するための材料との親和性が低いことから、第7の領域に該部材を選択的に形成することができる。
【0032】
前記表面修飾層は、次のいずれかの態様をとることができる。
【0033】
(1)前記第1の電極を形成する前に形成される態様。
【0034】
(2)前記表面修飾層は、前記第1の電極を形成した後、前記強誘電体層を形成する前に形成される態様。
【0035】
(3)前記表面修飾層は、前記強誘電体層を形成した後、前記第2電極を形成する前に形成される態様。
【0036】
本発明は、前記工程(g−2)は、プローブ探針を利用して行われることができる。
【0037】
(E)本発明の第5の強誘電体メモリ素子の製造方法は、
基材に第1電極、強誘電体層及び第2電極の積層構造を有するキャパシタ部分を備えた強誘電体メモリ素子の製造方法であって、以下の工程(h)を含む。
【0038】
(h)基材の表面または基材の上の層に、前記第1電極を形成するための材料が優先的に堆積される表面特性を有する第9の領域と、前記第9の領域に比較して前記第1電極を形成するための材料が堆積され難い表面特性を有する第10の領域と、を形成する工程であって、
前記第9の領域となる基材の表面または基材の上の層に電荷を帯びさせる工程(h−1)、
前記第9の領域に対して反対の電荷を帯びた、表面修飾層を形成するための材料を付与して、該第9の領域において、表面修飾層を形成する工程であって、前記表面修飾層は、前記第10の領域に比べて、前記第1電極を形成するための材料との親和性が高い(h−2)。
【0039】
本発明は、第9の領域に電荷を帯びさせ、かつ、第9の領域に対して反対の電荷を有する表面修飾層を形成するための材料を付与して、表面修飾層を形成している。このため、表面修飾層を選択的に形成することができる。また、表面修飾層は、前記第10の領域に比べて、前記第1電極を形成するための材料との親和性が高いことから、第1電極を選択的に形成することができる。
【0040】
本発明において、前記工程(h−2)は、プローブ探針を利用して行われることができる。
【0041】
(F)本発明の第6の強誘電体メモリ素子の製造方法は、
基材に第1電極、強誘電体層及び第2電極の積層構造を有するキャパシタ部分を備えた強誘電体メモリ素子の製造方法であって、以下の工程(i)を含む。
【0042】
(i)前記第1電極の表面または前記第1電極の上の層に、前記強誘電体層を形成するための材料が優先的に堆積される表面特性を有する第11の領域と、前記第11の領域に比較して前記強誘電体層を形成するための材料が堆積され難い表面特性を有する第12の領域と、を形成する工程であって、
前記第11の領域となる前記第1電極の表面または前記第1電極の上の層に電荷を帯びさせる工程(i−1)、
前記第11の領域に対して反対の電荷を帯びた、表面修飾層を形成するための材料を付与して、該第11の領域において、表面修飾層を形成する工程であって、前記表面修飾層は、前記第11の領域に比べて、前記強誘電体層を形成するための材料との親和性が高い(i−2)。
【0043】
本発明は、第11の領域に電荷を帯びさせ、かつ、第11の領域に対して反対の電荷を有する表面修飾層を形成するための材料を付与して、表面修飾層を形成している。このため、表面修飾層を選択的に形成することができる。また、表面修飾層は、前記第12の領域に比べて、前記強誘電体層を形成するための材料との親和性が高いことから、強誘電体層を選択的に形成することができる。
【0044】
本発明において、前記工程(i−2)は、プローブ探針を利用して行われることができる。
【0045】
(G)本発明の第7の強誘電体メモリ素子の製造方法は、
基材に第1電極、強誘電体層及び第2電極の積層構造を有するキャパシタ部分を備えた強誘電体メモリ素子の製造方法であって、以下の工程(j)を含む。
【0046】
(j)前記強誘電体層の表面または前記強誘電体層の上の層に、前記第2電極を形成するための材料が優先的に堆積される表面特性を有する第13の領域と、前記第13の領域に比較して前記第2電極を形成するための材料が堆積され難い表面特性を有する第14の領域と、を形成する工程であって、 前記第13の領域となる前記強誘電体層の表面または前記強誘電体層の上の層に電荷を帯びさせる工程(j−1)、前記第13の領域に対して反対の電荷を帯びた、表面修飾層を形成するための材料を付与して、該第13の領域において、表面修飾層を形成する工程であって、前記表面修飾層は、前記第14の領域に比べて、前記第2電極を形成するための材料との親和性が高い(j−2)。
【0047】
本発明は、第13領域に電荷を帯びさせ、かつ、第13の領域に対して反対の電荷を有する表面修飾層を形成するための材料を付与して、表面修飾層を形成している。このため、表面修飾層を選択的に形成することができる。また、表面修飾層は、前記第14の領域に比べて、前記第2電極を形成するための材料との親和性が高いことから、第2電極を選択的に形成することができる。
【0048】
本発明において、前記工程(j−2)は、プローブ探針を利用して行われることができる。
【0049】
【発明の実施の形態】
[第1の実施の形態]
以下、本発明の好適な実施の形態について図面を参照して説明する。図1(A)〜図4(C)は、本発明を適用した実施の形態に係る強誘電体メモリ素子の製造方法を示す図である。強誘電体メモリ素子は、不揮発性半導体記憶装置である。情報の記憶の最小単位は、メモリセルであり、例えば一つのトランジスタと一つのキャパシタ部分が組み合わされてメモリセルが構成されている。このような複数のメモリセルが並べられてメモリアレイを構成することができる。この場合、複数のメモリセルは規則正しく、複数行複数列で並べることができる。
【0050】
(トランジスタ形成工程)
図1(A)に示すように、半導体ウエーハなどからなる基板10に、強誘電体メモリ素子の制御を行うトランジスタ12を形成する。この基板10に、必要に応じてトランジスタのような機能デバイスを設けた構造物が基材に相当する。トランジスタ12は、公知の構成を適用すればよく、薄膜トランジスタ(TFT)であってもよい。MOSFETであれば、トランジスタ12は、ドレイン及びソース14、16と、ゲート電極18とを含む。ゲート電極18は、ワード線544(図15参照)に接続されることとなる。ドレイン及びソースの一方は、ビット線542(図15参照)に接続されることとなる。なお、各メモリセルは、LOCOS(Local Oxidation of Silicon)17で分離され、トランジスタ12上にはSiO2等からなる層間絶縁層19が形成されている。
【0051】
(第1および第2の領域形成)
まず、図1(B)に示すように、第1の層間絶縁層19の上に、第1の前駆体層50を形成する。第1の前駆体層50は、所定の処理を施すことにより帯電するような材質からなることができ、たとえば、光(レーザ光を含む)などの放射エネルギー線を照射させることにより、帯電するような材質からなることができる。より具体的には、カルボン酸基−COOH、水酸基−OH、スルホン酸基−SO3H、ホスホン酸基−PO3H、アミン基−NH2などの官能基が、放射エネルギー線を照射することにより形成される材質を挙げることができる。カルボン酸基−COOH、水酸基−OH、スルホン酸基−SO3H、ホスホン酸基−PO3Hを有する材質は、負に帯電した帯電層を形成することができる。アミン基−NH2を有する材質は、正に帯電した帯電層を形成することができる。第1の前駆体層50は、100〜400nmの波長を有する光により、帯電するような材質からなることが好ましい。この領域の光源としては、KrF(248nm)、ArF(193nm)を挙げることができる。第1の前駆体層が100nm未満の波長を有する光により帯電するような材質からなると、透過性が高くなり、かつ、エネルギー的に大きいため、基板内部のトランジスタへ悪影響を及ぼす。
【0052】
具体的な第1の前駆体層50の材質としては、光分解性物質、光により発生した酸により分解する物質、光により構造が変化する物質を挙げることができる。光分解性物質としては、o−ナフトキノンジアジド−5−スルフォン酸エステル、o−ナフトキノンジアジド−4−スルフォン酸エステルを挙げることができる。光により発生した酸により分解する物質としては、t−BOC−ポリヒドロキシスチレンを挙げることができる。光により発生した酸としては、光酸発生剤により発生した酸を挙げることができる。光酸発生剤としては、ジアゾニウム塩、ジアゾキノンスルホン酸アミド、ジアゾキノンスルホン酸エステル、ジアゾキノンスルホン酸塩、ニトロベンジルエステル、オニウム塩、ハロゲン化物、ハロゲン化イソシアネート、ハロゲン化トリアジン、ビスアリールスルホニルジアゾメタン、ジスルホンなどの光照射により分解し酸を発生する化合物を挙げることができる。また、光酸発生剤として、光分解性物質において挙げたo−ナフトキノンジアジド−5−スルフォン酸エステル、o−ナフトキノンジアジド−4−スルフォン酸エステルを適用することもできる。
【0053】
光により構造が変化する物質としては、o−ニトロベンジル誘導体エステルを挙げることができる。o−ニトロベンジル誘導体エステルは、紫外線照射により、分子内で加水分解反応を行いカルボン酸化合物を遊離する。
【0054】
第1の前駆体層50は、上記の材質を溶剤に溶かして、塗布することにより形成することができる。塗布法としては、たとえばスピンコート法、ロールコート法、スプレーコート法、ディッピング法を挙げることができる。第1の前駆体層50の厚さは、たとえば1〜100nmである。
【0055】
次に、図1(C)に示すように、第1の前駆体層50を、リソグラフィ技術を利用して、選択的にエッチングする。第1の前駆体層50は、第1電極32を形成しようとする領域において残るようにエッチングされる。
【0056】
次に、図2(A)に示すように、第1の前駆体層50に光を照射する。そして、光の照射によって生じた官能基が電荷を帯びるような処理(たとえばpH処理)を施す。これにより、光が照射された領域において帯電した第1帯電層52が形成される。ここで、第1帯電層52が形成された領域は第1の領域54となり、第1帯電層52が形成されていない領域は第2の領域56となる。第1帯電層52は、正に帯電させてもよく、または、負に帯電させてもよい。第1帯電層52が正または負のいずれかに帯電されるかは、第1の前駆体層50の材質によって決まる。第1の前駆体層50がo−ナフトキノンジアジド−5−スルフォン酸エステルまたはo−ナフトキノンジアジド−4−スルフォン酸エステルからなる場合には、400nm程度の近紫外線を照射することにより、スルホン酸基が生じ、このスルホン酸基のプロトン(H+)が脱離するような条件にすることにより、負に帯電した第1帯電層52を形成することができる。
【0057】
(第1電極の形成)
次に、図2(B)に示すように、第1帯電層52に対して反対の電荷を帯びた、第1電極32のための材料を付与し、クーロン力を利用して第1帯電層52の上に第1電極32を選択的に形成する。具体的には、第1帯電層52が正に帯電していた場合には、負に帯電した第1電極32のための材料を付与し、逆に、第1帯電層52が負に帯電していた場合には正に帯電した第1電極32のための材料を付与する。第1電極32の形成方法としては、ミストデポジション法、CVD法(特にMOCVD法)、電気メッキ法、無電解メッキ法を挙げることができる。第1電極32のための原材料は、カチオン性白金錯体、イリジウム錯体、ニッケル錯体、ルテニウム錯体などを挙げることができる。カチオン性白金錯体としては、[PtII(en)]2+、[PtIV(en)2Cl2](en:エチレンジアミン)を挙げることができる。
【0058】
帯電した第1電極のための材料の付与する方法を、ミストデポジション法を例にとり説明する。図5に示すように、材料は、材料供給源210からミスト発生器220を経ることにより、ミストが発生する。ミストの発生の際、摩擦により、正に帯電したミストと、負に帯電したミストとが生じる。電荷を帯びたミストをフィルタ230に導入して電場をかけてふるい分けることにより、正または負のいずれかに帯電したミストのみが選択される。その選択されたミストはチャンバ240内に導入されてシャワーヘッド250を介して基板10上に供給される。そして、第1帯電層52の上に付着しなかったミストは、排気口260を介して、排気される。なお、必要に応じて、基板10は回転される。
【0059】
なお、第1電極32のための材料を帯電させる方法としては、ミストデポジション法を例にとると、図6に示すように、主管にキャリアガスを流し、枝管224から第1電極32のための材料を主管222に導入することにより、ミストが発生し、それと同時に摩擦によりその材料が帯電する。
【0060】
(強誘電体層の形成)
次に、図2(C)に示すように、全面に、強誘電体層34を形成する。強誘電体層34の形成方法としては、例えば気相法を挙げることができ、気相法としてCVD、特にMOCVDを適用することができる。
【0061】
強誘電体層34の材料としては、強誘電性を示してキャパシタ絶縁膜として使用できれば、その組成は任意のものを適用することができる。例えば、PZT系圧電材料の他、ニオブやニッケル、マグネシウム等の金属元素を添加したもの等が適用できる。具体的には、チタン酸鉛(PbTiO3)、ジルコン酸チタン酸鉛(Pb(Zr,Ti)O3)、ジルコン酸鉛(PbZrO3)、チタン酸鉛ランタン((Pb,La),TiO3)、ジルコン酸チタン酸鉛ランタン((Pb,La)(Zr,Ti)O3)又はマグネシウムニオブ酸ジルコニウムチタン酸鉛(Pb(Zr,Ti)(Mg,Nb)O3)等を使用することができる。あるいは、あるいは、Sr、Bi、Taを構成元素として有するSBTを使用することもできる。
【0062】
(第3の領域および第4の領域の形成)
次に、図3(A)に示すように、強誘電体層34の上に、第2の前駆体層60を形成する。第2の前駆体層60は、第1の前駆体層50と同様の構成(たとえば材質、厚さ)を適用することができる。第2の前駆体層60の構成は、具体的には、第2の前駆体層60は、第1の前駆体層60と同様に、所定の処理を施すことにより帯電するような材質からなることができる。また、第2の前駆体層60は、強誘電体層34の特性に悪影響を及ぼさないような材質であれば特に限定されない。第2の前駆体層60の厚さは、たとえば1〜100nmである。また、第2の前駆体層60は、第1の前駆体層50と同様の方法により形成されることができる。
【0063】
次に、図3(B)に示すように、第2の前駆体層60を、リソグラフィ技術を利用して、選択的にエッチングする。第2の前駆体層60は、第2電極36を形成しようとする領域において残るようにエッチングされる。
【0064】
次に、図3(C)に示すように、第2の前駆体層60に光を照射する。そして、光の照射によって生じた官能基が電荷を帯びるような処理(たとえばpH処理)を施す。これにより、光が照射された領域において帯電した第2帯電層62が形成される。ここで、第2帯電層62が形成された領域は第3の領域64となり、第2帯電層62が形成されていない領域は第4の領域66となる。第2帯電層62は、正に帯電させてもよく、または、負に帯電させてもよい。つまり、第2帯電層62が正または負のどちらに帯電するかは、第2の前駆体層60の材質により、決定される。
【0065】
(第2電極の形成)
次に、図4(A)に示すように、第2帯電層62に対して反対の電荷を帯びた、第2電極36のための材料を付与し、クーロン力を利用して第2帯電層62の上に第2電極36を選択的に形成する。具体的には、第2帯電層62が正に帯電していた場合には、負に帯電した第2電極36のための材料を付与し、逆に、第2帯電層62が負に帯電していた場合には正に帯電した第2電極36のための材料を付与する。第2電極36の形成方法は、第1電極32の形成方法と同様の方法を適用することができる。
【0066】
次に、図4(B)に示すように、第2電極36をマスクとして、強誘電体層34を選択的にエッチングする。その後、図4(C)に示すように、全面に、第2の層間絶縁層70を形成する。その後、第1〜第3のスルーホール70a,70b,70cを形成した後、第1〜第3のスルーホール70a,70b,70c内において、第1〜第3のコンタクト層72a,72b,72cを形成する。次に、第2のコンタクト層72bと第3のコンタクト層72cとを電気的に接続するための配線層80を形成する。
【0067】
(変形例)
上記の実施の形態は、次の変形が可能である。
【0068】
(1)上記の実施の形態においては、第1の前駆体層50をパターニングした後、第1の前駆体層50に光を照射して、第1帯電層52を形成した。しかし、前駆体層をパターニングする前に、図7(A)に示すように第1の前駆体層のすべてに光を照射して第1帯電層を形成し、図7(B)に示すように第1帯電層をパターニングしてもよい。この変形例は、第2帯電層62にも適用可能である。また、この変形例は、以降の実施の形態においても適用可能である。
【0069】
(2)上記の実施の形態においては、強誘電体層34は、全面に堆積させ、その後強誘電体層34をパターニングした。しかし、上記実施の形態における下部電極および上部電極の形成方法と同様にして、強誘電体層34を選択的に形成してもよい。すなわち、図8(A)に示すように、第1電極32の上に第3帯電層92を設け、第5の領域94を設ける。なお、第3帯電層92以外の領域は第6の領域96となる。第3帯電層92は、第1帯電層62と同様に形成することができる。第3帯電層92と反対の電荷をもった強誘電体層34の材料を付与することにより、図8(B)に示すように、クーロン力利用して強誘電体層34を選択的に形成してもよい。強誘電体層34の材料を付与する方法としては、ミストデポジション法を挙げることができ、具体的には第1電極32で説明した方法を挙げることができる。強誘電体層34の材料に電荷を帯びさせる方法としては、上記の実施の形態における第1電極32のための材料に電荷を帯びさせる方法と同様の方法を挙げることができる。
【0070】
なお、強誘電体層34の形成には、その材料の溶液を液相の状態で第1電極32上にインクジェット法等で選択的に供給する方法を採用することもできる。
【0071】
(3)上記の実施の形態においては、第1の前駆体層50に光を照射することにより、第1帯電層52を形成した。しかし、電子ビームやイオンビームを照射することにより第1帯電層52を形成してもよい。この変形例は、第2帯電層62にも適用可能である。また、この変形例は、以降の実施の形態においても適用可能である。
【0072】
(4)第1帯電層52は、必要に応じて、除去してもよい。また、同様に、第2帯電層62も必要に応じて除去してもよい。また、この変形例は、以降の実施の形態においても適用可能である。
【0073】
(5)図9(A)に示すように、走査型のプローブ探針300の先端と第1帯電層52との間に、第1帯電層52と反対の電荷を帯びた、第1電極32のための材料32aを毛管凝集させて、その材料32aを第1帯電層52上に輸送してもよい。走査型のプローブ探針としては、原子間力顕微鏡または走査型トンネル顕微鏡の探針などを挙げることができる。
【0074】
また、プローブ探針を利用した場合、図9(B)に示すように、プローブ探針300内に形成された導波路310を介して、光を第1前駆体層50に照射させて、第1帯電層52を形成してもよい。これら走査型のプローブ探針を用いた場合、第1帯電層52の形成と、第1電極32との形成とを同時に行うことができる。
【0075】
この変形例は、第2電極36を選択的に形成する場合にも適用することができる。また、この変形例は、以降の実施の形態においても適用可能である。
【0076】
(6)第1帯電層52は、自己組織化膜により構成してもよい。つまり、自己組織化膜を構成する分子の末端基において、アニオン性の官能基またはカチオン性の官能基を導入することにより、第1帯電層52を形成してもよい。アニオン性の官能基としては、カルボン酸基−COOH、水酸基−OH、スルホン酸基−SO3H、ホスホン酸基−PO3H等を挙げることができる。カチオン性の官能基としては、アミン基−NH2、ピリジウム基−C5H4N等を挙げることができる。また、自己組織化膜を形成する段階では、上記の官能基を保護するための保護基をつけておき、自己組織化膜を形成した後、光を照射して、上記の官能基を脱保護して形成してもよい。この変形例は、第2帯電層62にも適用することができる。また、この変形例は、以降の実施の形態においても適用可能である。
【0077】
(7)第1帯電層52は、絶縁性を有し、電荷を保持できる膜において形成してもよい。具体的には、電荷を保持できる膜を形成し、その膜に電子ビームにより電子を注入し、負に帯電した帯電層を形成してもよい。また、電荷を保持できる膜に、正イオンまたは負イオンをイオン注入して、正または負に帯電した帯電層を形成してもよい。電荷を保持できる層としては、絶縁層や半導体層を挙げることができる。電荷を保持できる絶縁層の材質としては、たとえば、酸化シリコン、窒化シリコン、酸化アルミニウム、ポリイミド、酸化タンタルを挙げることができる。電荷を保持できる半導体層の材質としては、無機半導体(たとえばシリコン半導体)、化合物半導体、有機半導体(フタロシアニン、ポルフィリン、またはそれらの誘導体)を挙げることができる。
【0078】
(8)図10に示すように、第1の層間絶縁層19にイオンまたは電子を注入することにより、第1の層間絶縁層19において、第1帯電層52を形成してもよい。また、この変形例は、以降の実施の形態においても適用可能である。
【0079】
(9)上記の実施の形態は、第1の前駆体層50はパターニングされてから帯電されている。しかし、これに限定されず、第1の前駆体層50をパターニングせずに、局所的に帯電させてもよい。具体的には、マスクなどを用いて、第1の前駆体層50に局所的に放射エネルギー線を照射させて帯電させてもよい。
【0080】
また、第2の前駆体層60についても、この変形例を適用することができる。また、この変形例は、以降の実施の形態においても適用可能である。
【0081】
(10)前駆体層50,60の帯電は、プラズマ処理を利用した方法により行うこともできる。また、この変形例は、以降の実施の形態においても適用可能である。
【0082】
(11)上記の変形例は、可能な範囲で組み合わせが可能である。
【0083】
[第2の実施の形態]
以下、第2の実施の形態に係る強誘電体メモリ素子の製造方法について説明する。図11(A)〜図12(C)は、第2の実施の形態に係る強誘電体メモリ素子の製造方法を示す図である。
【0084】
まず、第1の実施の形態と同様にして、第1の層間絶縁層19まで形成する。次に、図11(A)に示すように、第1の層間絶縁層19において、スルーホール172aを形成した後、スルーホール172a内にコンタクト層172を形成する。
【0085】
次に、図11(B)に示すように、第1の層間絶縁層19の上に、前駆体層150を形成する。前駆体層は、第1の実施の形態と同様の方法で形成することができ、第1の実施の形態と同様の構成(たとえば材質、厚さ)をとることができる。
【0086】
次に、図11(C)に示すように、前駆体層150を、リソグラフィ技術を利用して選択的にエッチングする。前駆体層150は、後の工程で形成される表面修飾層160を形成しようとする領域において残るようにエッチングされる。
【0087】
次に、図12(A)に示すように、前駆体層150に光を照射し、帯電層152を形成する。帯電層152は、正に帯電させてもよく、または、負に帯電させてもよい。つまり、帯電層152が正または負のどちらに帯電されるかは、前駆体層150の材料によって異なる。
【0088】
次に、図12(B)に示すように、帯電層152と反対の電荷を帯びた、表面修飾層160のための材料を付与し、帯電層152の上に、クーロン力を利用して表面修飾層160を選択的に形成する。具体的には、帯電層152が正に帯電していた場合には、負に帯電した表面修飾層160のための材料を付与し、逆に、帯電層152が負に帯電していた場合には正に帯電した表面修飾層160のための材料を付与する。
【0089】
表面修飾層160は、後に形成される第1電極32、強誘電体層34および第2電極36の材質に対して、表面修飾層160が形成されていない領域に比べて、親和性を有するような材質からなる。表面修飾層160は、スパッタリング法やCVD法等の気相成長法によって形成してもよいし、インクジェット法、スピンコート法、ディップ法およびミストデポジション法等の液相を用いた方法によって形成してもよく、その場合には液体又は溶媒に溶かした物質を使用する。例えば、シランカップリング剤(有機ケイ素化合物)やチオール化合物を使用することができる。ここで、チオール化合物とは、メルカブト基(−SH)を持つ有機化合物(R1−SH;R1はアルキル基等の置換可能な炭化水素基)の総称をいう。このようなチオール化合物を、例えば、ジクロロメタン、トリクロロメタン等の有機溶剤に溶かして0.1〜10mM程度の溶液とする。
【0090】
また、シランカップリング剤とは、R2 nSiX4-n(nは自然数、R2はH、アルキル基等の置換可能な炭化水素基)で表される化合物であり、Xは−OR3、−COOH、−OOCR3、−NH3-nR3n、−OCN、ハロゲン等である(R3はアルキル基等の置換可能な炭化水素基)。これらシランカップリング剤及びチオール化合物の中で、特にR1やR3がCnF2n+1CmH2m(n、mは自然数)であるようなフッ素原子を有する化合物は表面自由エネルギーが低くなり他材料との親和性が小さくなるため、好適に用いられる。
【0091】
また、シランカップリング剤やチオール化合物に電荷を持たせるためには、炭化水素基の末端を帯電可能な構造にすればよく、アニオン性の末端基を持った末端基は負に帯電し、カチオン性の末端基は正に帯電する。アニオン性の末端基を発生する末端基としてはカルボン酸基−COOH、水酸基−OH、スルホン酸基−SO3H、ホスホン酸基−PO3H等が挙げられ、このような末端基を有する分子は負の電荷を帯びやすく、好適に用いられる。カチオン性の末端基としてはアミン基−NH2、ピリジウム基−C5H4N等が挙げられ、このような末端基を有する分子は正の電荷を帯びやすく、好適に用いられる。
【0092】
また、表面修飾層160の成膜を制御するために、基板10に対して垂直に電場をかけることにより、成膜速度の安定化と高速化を図ることができる。また、表面修飾層160をミストデポジション法による行う際は、ミストの粒径は、0.1μm以上で有ることが好ましい。ミストの粒径が0.1μm未満であると、帯電量が小さくなるため、成膜速度が遅くなる傾向がある。以下では、表面修飾層160が形成されていない領域を第7の領域164といい、表面修飾層160が形成されている領域を第8の領域166という。第7の領域164には表面修飾層160が形成されていないため、第7の領域164は、表面修飾層160が形成されている第8の領域166に比べて、キャパシタを構成する第1電極32、強誘電体層34および第2電極36に対して親和性を有する。
【0093】
次に、図12(C)に示すように、強誘電体メモリ素子のキャパシタ部分の下部電極となる第1電極32を、第7の領域164に対応して形成する。ここで、第7の領域164に対応してとは、第1電極32の平面形状とコンタクト層(プラグ)172の平面形状が完全に一致しなくてもよいという意味である。例えば、基板10にトランジスタが形成された基材の表面の全体に対して、例えば気相法による成膜工程を行う。こうすることで、選択堆積プロセスが行われる。すなわち、第7の領域164では成膜がされ、第8の領域166では成膜がされにくいので、第7の領域164のみに第1電極32が形成される。ここで、気相法としてCVD、特にMOCVD(Metal Organic Chemical Vapor Deposition)を適用することが好ましい。第8の領域166では、全く成膜されないことが好ましいが、第8の領域166での成膜よりも、成膜スピードにおいて2桁以上遅ければよい。
【0094】
また、第1電極32の形成には、その材料の溶液を液相の状態で第7の領域164に選択的に供給する方法、又はその材料の溶液を超音波等によりミスト化して第7の領域164に選択的に供給するミストデポジション法を採用することも好ましい。
【0095】
第1電極32を構成する材料としては、例えばPt、Ir等を用いることができる。基材上に第7の領域166と、前述したような材料を含む表面修飾膜160(第8の領域166)とを形成し、表面特性の選択性を形成した場合、Ptについては、例えば(C5H7O2)2Pt、(C5HFO2)2Pt、(C3H5)(C5H5)Ptを電極を形成するための材料として、Irについては、例えば(C3H5)3Irを電極を形成するための材料として用いて、選択的に堆積させることができる。
【0096】
(強誘電体層形成工程)
次に、第1電極32上に強誘電体層34を形成する。詳しくは、全面に対して、例えば気相法による成膜工程を行う。こうすることで、第1電極32上では成膜がされ、表面修飾層160上では成膜がされにくいので、第1電極32上のみに強誘電体層34が形成される。ここで、気相法としてCVD、特にMOCVDを適用することができる。
【0097】
強誘電体層34の形成には、その材料の溶液を液相の状態で第1電極32上にインクジェット法等で選択的に供給する方法、又はその材料の溶液を超音波によりミスト化して第2の領域26以外の部分に選択的に供給するミストデポジション法を採用することも好ましい。
【0098】
強誘電体層34の材料としては、強誘電性を示してキャパシタ絶縁膜として使用でき、CVDによる成膜が可能であれば、その組成は任意のものを適用することができる。例えば、PZT系圧電材料の他、ニオブやニッケル、マグネシウム等の金属元素を添加したもの等が適用できる。具体的には、チタン酸鉛(PbTiO3)、ジルコン酸チタン酸鉛(Pb(Zr,Ti)O3)、ジルコン酸鉛(PbZrO3)、チタン酸鉛ランタン((Pb,La),TiO3)、ジルコン酸チタン酸鉛ランタン((Pb,La)(Zr,Ti)O3)又はマグネシウムニオブ酸ジルコニウムチタン酸鉛(Pb(Zr,Ti)(Mg,Nb)O3)等を使用することができる。あるいは、あるいは、Sr、Bi、Taを構成元素として有するSBTを使用することもできる。
【0099】
上述した強誘電体層34の材料は、前述したような材料を含む表面修飾膜160(第8の領域166)を形成し、表面特性の選択性を形成した際に、例えばPZTの場合、PbについてはPb(C2H5)4、(C2H5)3PbOCH2C(CH3)3、Pb(C11H19O2)2等を、Zrについては、Zr(n−OC4H9)4、Zr(t−OC4H9)4、Zr(C11H19O2)4、Zr(C11H19O2)4等を、TiについてはTi(i−OC3H7)4等を夫々強誘電体層34を形成するための材料として用い、STBの場合、SrについてはSr(C11H10O2)2等を、BiについてはBi(C6H5)3等を、TaについてはTa(OC2H5)5等を夫々強誘電体層34を形成するための材料として用い、選択的に堆積させることができる。
【0100】
(第2電極形成工程)
次に、強誘電体層34上に上部電極となる第2電極36を形成する。詳しくは、全面に対して、例えば気相法による成膜工程を行うことが好ましい。こうすることで、選択堆積プロセスが行われる。すなわち、強誘電対膜34上では成膜がされ、表面修飾層160上では成膜がされにくいので、強誘電対膜34上のみに第2電極36が形成される。ここで、気相法としてCVD、特にMOCVDを適用することが好ましい。
【0101】
次に、図13に示すように、必要に応じて、表面修飾層160および帯電層152を除去する。
【0102】
(変形例)
第2の実施の形態は、次の変形が可能である。
【0103】
(1)表面修飾層160の形成法は、プローブを利用した方法であってもよい。すなわち、第1の実施の形態の変形例(5)で示した方法を適用することもできる。
【0104】
(2)上記の実施の形態においては、表面修飾層160は、第1電極32を形成する前に形成した。しかし、表面修飾層160は、第1電極32を形成した後、強誘電体層34を形成する前に形成してもよい。すなわち、表面修飾層160は、強誘電体層34および第2電極36を選択的に形成するためのものとして機能させることができる。この場合は、第1電極32は、公知の方法により形成されることができる。
【0105】
また、表面修飾層160は、強誘電体34を形成した後、第2電極36を形成する前に形成してもよい。すなわち、表面修飾層160は、第2電極36を選択的に形成するためのものとして機能させることができる。この場合は、第1電極32および強誘電体層34は、公知の方法により形成されることができる。
【0106】
[第3の実施の形態]
第3の実施の形態に係る強誘電体メモリ素子の製造方法について説明する。図16(A)〜図20は、第3の実施の形態に係る強誘電体メモリ素子の製造方法を示す図である。
【0107】
まず、図16(A)に示すように、第1の実施の形態と同様にして、第1の層間絶縁層19まで形成する。
【0108】
次に、第1の層間絶縁層19の上に、第1の前駆体層450を形成する。第1の前駆体層450は、第1の実施の形態の前駆体層と同様の方法で形成することができ、第1の実施の形態と同様の構成(たとえば材質、厚さ)をとることができる。
【0109】
次に、図16(B)に示すように、第1の前駆体層450を、リソグラフィ技術を利用して選択的にエッチングする。第1の前駆体層450は、第1の表面修飾層458を形成しようとする領域において残るようにエッチングされる。
【0110】
次に、第1の前駆体層450に光を照射し、第1の帯電層452を形成する。第1の帯電層452は、正に帯電させてもよく、または、負に帯電させてもよい。つまり、第1の帯電層252が正または負のどちらに帯電されるかは、第1の前駆体層450の材料によって異なる。
【0111】
次に、図16(C)に示すように、第1の帯電層452と反対の電荷を帯びた、第1の表面修飾層458のための材料を付与し、第1の帯電層452の上に、クーロン力を利用して第1の表面修飾層458を選択的に形成する。具体的には、第1の帯電層452が正に帯電していた場合には、負に帯電した第1の表面修飾層458のための材料を付与し、逆に、第1の帯電層452が負に帯電していた場合には正に帯電した第1の表面修飾層458のための材料を付与する。第1の表面修飾層458は、第1の表面修飾層458が形成されていない領域に比べて、第1の電極32を形成するための材料と親和性がある材質からなる。第1の表面修飾層458の材質は、たとえば、ホスホン酸チオール誘導体、カルボン酸チオール誘導体、ビスホスホン酸を挙げることができる。ホスホン酸チオール誘導体の分子構造は、一般式SH−(CH2)i−PO3H2で表される。iは負を含まない整数であって、18以下が好ましい。カルボン酸チオール誘導体の分子構造の一般式は、SH−(CH2)x−COOHで表される。xは負を含まない整数であって、18以下が好ましい。ビスホン酸誘導体の分子構造は一般式PO3H2−(CH2)y−PO3H2で表される。yは負を含まない整数であって、18以下が好ましい。第1の表面修飾層458の厚さは、たとえば1〜50nm、好ましくは1〜10nmである。
【0112】
第1の表面修飾層458は、スパッタリング法やCVD法等の気相成長法によって形成してもよいし、インクジェット法、スピンコート法、ディップ法およびミストデポジション法等の液相を用いた方法によって形成してもよく、その場合には液体又は溶媒に溶かした物質を使用する。第1の表面修飾層458の形成においては、可能な範囲で、第2の実施の形態における表面修飾層160の形成方法を適用することができる。以下、第1の表面修飾層458が形成されている領域を「第9の領域454」といい、第1の表面修飾層458が形成されていない領域を「第10の領域456」という。第9の領域454は、第1の表面修飾層458が形成されているため、第10の領域456に比べて第1電極32を形成するための材料に対して親和性を有する。
【0113】
次に、図17(A)に示すように、第1の電極層32のための材料を付与する。第9の領域454は、第10の領域456に比べて、第1電極32の材料に対して親和性を有する。このため、第9の領域454において、第1電極32が選択的に形成される。たとえば、第1の表面修飾層458の末端基(チオール基やホスホン酸基)に対して、金属微粒子を反応させることにより、第1の表面修飾層458の上に、第1電極32を選択的に形成することができる。第1電極32の形成方法としては、インクジェット法、スピンコート法、ディップ法およびミストデポジション法、CVD法などを挙げることができる。
【0114】
次に、図17(B)に示すように、全面に、第2の前駆体層460を形成する。第2の前駆体層460は、第1の実施の形態の前駆体層と同様の方法で形成することができ、第1の実施の形態と同様の構成(たとえば材質、厚さ)をとることができる。
【0115】
次に、図17(C)に示すように、第2の前駆体層460を、リソグラフィ技術を利用して選択的にエッチングする。第2の前駆体層460は、第2の表面修飾層468を形成しようとする領域において残るようにエッチングされる。
【0116】
次に、第2の前駆体層460に光を照射し、第2の帯電層462を形成する。第2の帯電層462は、正に帯電させてもよく、または、負に帯電させてもよい。つまり、第2の帯電層462が正または負のどちらに帯電されるかは、第2の前駆体層460の材料によって異なる。
【0117】
次に、図18(A)に示すように、第2の帯電層462と反対の電荷を帯びた、第2の表面修飾層468のための材料を付与し、第2の帯電層462の上に、クーロン力を利用して第2の表面修飾層468を選択的に形成する。具体的には、第2の帯電層462が正に帯電していた場合には、負に帯電した第2の表面修飾層468のための材料を付与し、逆に、第2の帯電層462が負に帯電していた場合には正に帯電した第2の表面修飾層468のための材料を付与する。第2の表面修飾層468は、第2の表面修飾層458が形成されていない領域に比べて、強誘電体層34を形成するための材料と親和性がある材質からなる。第2の表面修飾層468の材質および厚さは、第1の表面修飾層468と同様の材質および厚さを適用することができる。
【0118】
第2の表面修飾層468は、第1の表面修飾層458と同様の形成方法をとることができる。以下、第2の表面修飾層468が形成されている領域を「第11の領域464」といい、第2の表面修飾層468が形成されていない領域を「第12の領域466」という。第11の領域464は、第2の表面修飾層468が形成されているため、第12の領域466に比べて強誘電体層34を形成するための材料に対して親和性を有する。
【0119】
次に、図18(B)に示すように、強誘電体層34のための材料を付与する。第11の領域464は、第12の領域466に比べて、強誘電体層34の材料に対して親和性を有する。このため、第11の領域464において、強誘電体層34が選択的に形成される。強誘電体層34の形成方法としては、インクジェット法、スピンコート法、ディップ法およびミストデポジション法、CVD法を挙げることができる。
【0120】
次に、図18(C)に示すように、全面に、第3の前駆体層470を形成する。第3の前駆体層470は、第1の実施の形態の前駆体層と同様の方法で形成することができ、第1の実施の形態と同様の構成(たとえば材質、厚さ)をとることができる。
【0121】
次に、図19(A)に示すように、第3の前駆体層470を、リソグラフィ技術を利用して選択的にエッチングする。第3の前駆体層470は、第3の表面修飾層478を形成しようとする領域において残るようにエッチングされる。
【0122】
次に、第3の前駆体層470に光を照射し、第3の帯電層472を形成する。第3の帯電層472は、正に帯電させてもよく、または、負に帯電させてもよい。つまり、第3の帯電層472が正または負のどちらに帯電されるかは、第3の前駆体層470の材料によって異なる。
【0123】
次に、図19(B)に示すように、第3の帯電層472と反対の電荷を帯びた、第3の表面修飾層478のための材料を付与し、第3の帯電層472の上に、クーロン力を利用して第3の表面修飾層478を選択的に形成する。具体的には、第3の帯電層472が正に帯電していた場合には、負に帯電した第3の表面修飾層478のための材料を付与し、逆に、第3の帯電層472が負に帯電していた場合には正に帯電した第3の表面修飾層478のための材料を付与する。第3の表面修飾層478は、第3の表面修飾層478が形成されていない領域に比べて、第2電極36を形成するための材料と親和性がある材質からなる。第3の表面修飾層478の材質および厚さは、第1の表面修飾層458と同様の材質および厚さをとることができる。
【0124】
第3の表面修飾層478は、第1の表面修飾層458と同様の形成方法をとることができる。以下、第3の表面修飾層478が形成されている領域を「第13の領域474」といい、第3の表面修飾層478が形成されていない領域を「第14の領域476」という。第13の領域474は、第3の表面修飾層478が形成されているため、第14の領域476に比べて第2電極36を形成するための材料に対して親和性を有する。
【0125】
次に、図19(C)に示すように、第2電極36のための材料を付与する。第13の領域474は、第14の領域476に比べて、第2電極36を形成するための材料に対して親和性を有する。このため、第13の領域474において、第2電極36が選択的に形成される。第2電極36の形成方法としては、たとえば第1電極32と同様の方法を挙げることができる。
【0126】
次に、図20に示すように、第1の層間絶縁層19の上に、第2の層間絶縁層480を形成する。次に、第2の層間絶縁層480において、第1のスルーホール480aと第2のスルーホール480bとを形成する。次に、第1および第2のスルーホール480a,480bにおいて、第1および第2のコンタクト層482a,482bを形成する。次に、第1のコンタクト層482aと第2のコンタクト層482とを電気的に接続するための配線層490を形成する。
【0127】
(変形例)
第3の実施の形態は、次の変形が可能である。
【0128】
(1)表面修飾層458,468,478の形成法は、プローブを利用した方法であってもよい。すなわち、第1の実施の形態の変形例(5)で示した方法を適用することもできる。
【0129】
(2)第1の表面修飾層458の末端基(チオール基やホスホン酸基)に第1電極32のための金属を結合させて、第1の表面修飾層458を形成してもよい。この変形例は、第2の表面修飾層478においても適用することができる。
【0130】
[強誘電体メモリ素子の構成]
図14には、強誘電体メモリ素子の一例を示す平面図である。同図に示す強誘電体メモリ素子のセル構造は、2T・2C(2トランジスタ・2キャパシタ)型である。
【0131】
トランジスタ12は、領域40に形成されている。ドレイン及びソースの一方14に接続された電極は、図14に示すビット線42に接続されている。ゲート電極18は、図14に示すワード線44に接続されている。ドレイン及びソースの他方16に接続された電極は、図14に示すドライブ線46に接続されている。電極の上に、第1電極32を介して強誘電体層34が形成されている。
【0132】
図15は、本実施の形態に係る強誘電体メモリ素子の回路を示す図である。同図を参照して、強誘電体メモリ素子の作用を説明する。
【0133】
強誘電体メモリ素子にデータを書き込む場合は、アドレス端子551からアドレス信号が供給され、チップセレクト端子552からは選択信号が供給され、書込制御端子553から書込制御信号が供給される。複数(2つ)のビット線542の一方をオンにし、他方のビット線542をオフにした状態で、ワード線デコーダ及びドライバ550は指定されたワード線544をオンにする。ドライブ線デコーダ及びドライバ560は、指定されたドライブ線546に正のパルスを印加する。すると、強誘電体キャパシタには強誘電体層534のヒステリシス特性による残留分極が残るため、電源を切っても情報は保持される。
【0134】
強誘電体メモリ素子からデータを読み出す場合は、ビット線542をフローティング状態とした後、ワード線544をオンしてメモリセルを選択する。次に、ドライブ線546に正電圧を印加し、強誘電体キャパシタの分極反転による変位電流をセンスアンプ570で増幅する。センス・タイミング制御部80は、センスタイミングを制御し、データをデータI/O590に供給する。データI/O590はCPUや他のメモリ素子等の各種デバイス592に接続されており、データのやり取りを制御する。
【0135】
本発明は、上記の実施の形態に限定されず、本発明の要旨の範囲で種々の変更が可能である。
【図面の簡単な説明】
【図1】図1(A)〜図1(C)は、本発明の実施の形態に係る強誘電体メモリ素子の製造方法を示す図である。
【図2】図2(A)〜図2(C)は、本発明の実施の形態に係る強誘電体メモリ素子の製造方法を示す図である。
【図3】図3(A)〜図3(C)は、本発明の実施の形態に係る強誘電体メモリ素子の製造方法を示す図である。
【図4】図4(A)〜図4(C)は、本発明の実施の形態に係る強誘電体メモリ素子の製造方法を示す図である。
【図5】ミストデポジション法により第1電極を形成するための装置を模式的に示す図である。
【図6】ミスト発生装置の原理図を模式的に示す図である。
【図7】第1の実施の形態に係る変形例を示す製造工程図である。
【図8】第1の実施の形態に係る変形例を示す製造工程図である。
【図9】プローブ探針を利用した、第1電極の形成方法を模式的に示す図である。
【図10】第1の実施の形態に係る変形例を示す製造工程図である。
【図11】図11(A)〜図11(C)は、本発明の実施の形態に係る強誘電体メモリ素子の製造方法を示す図である。
【図12】図12(A)〜図12(C)は、本発明の実施の形態に係る強誘電体メモリ素子の製造方法を示す図である。
【図13】図13(A)は、本発明の実施の形態に係る強誘電体メモリ素子の製造方法を示す図である。
【図14】図14は、本発明の実施の形態に係る強誘電体メモリ素子を示す平面図である。
【図15】図15は、本発明の実施の形態に係る強誘電体メモリ素子の回路を示す図である。
【図16】図16(A)〜図16(C)は、本発明の実施の形態に係る強誘電体メモリ素子の製造方法を示す図である。
【図17】図17(A)〜図17(C)は、本発明の実施の形態に係る強誘電体メモリ素子の製造方法を示す図である。
【図18】図18(A)〜図18(C)は、本発明の実施の形態に係る強誘電体メモリ素子の製造方法を示す図である。
【図19】図19(A)〜図19(C)は、本発明の実施の形態に係る強誘電体メモリ素子の製造方法を示す図である。
【図20】図20は、本発明の実施の形態に係る強誘電体メモリ素子の製造方法を示す図である。
【符号の説明】
10 基板
32 第1電極
34 強誘電体層
36 第2電極
50 第1の前駆体層
52 第1帯電層
54 第1の領域
56 第2の領域
60 第2の前駆体層
62 第2帯電層
64 第3の領域
66 第4の領域
92 第3帯電層
94 第5の領域
96 第6の領域
160 表面修飾層
164 第7の領域
166 第8の領域
300 プローブ
450 第1の前駆体層
452 第1の帯電層
454 第9の領域
456 第10の領域
460 第2の前駆体層
462 第2の帯電層
464 第11の領域
466 第12の領域
470 第3の前駆体層
472 第3の帯電層
474 第13の領域
476 第14の領域
Claims (27)
- 基材に第1電極、強誘電体層及び第2電極の積層構造を有するキャパシタ部分を備えた強誘電体メモリ素子の製造方法であって、以下の工程(a)および(b)を含む、強誘電体メモリ素子の製造方法。
(a)基材の表面または基材の上の層に、前記第1電極を形成するための材料が優先的に堆積される表面特性を有する第1の領域と、前記第1の領域に比較して前記第1電極を形成するための材料が堆積され難い表面特性を有する第2の領域と、を形成する工程であって、
前記第1の領域は、基材の表面または基材の上の層に電荷を帯びさせることによって形成され、および
(b)前記基材に対して、前記第1電極を形成するための材料を付与し、前記第1の領域に該部材を選択的に形成する工程であって、
前記第1の領域に対して反対の電荷を帯びた材料を付与し、前記第1の領域において第1電極が形成される。 - 請求項1において、
前記工程(a)は、基材の上に第1の前駆体層を形成する工程(a−1)、
前記第1の前駆体層に放射エネルギー線を照射することにより、少なくとも第1の前駆体層の一部に電荷を帯びさせる工程(a−2)を含む、強誘電体メモリ素子の製造方法。 - 請求項1において、
前記工程(a)は、基材の表面に、電子またはイオンを注入して、前記第1の領域を形成する工程を含む、強誘電体メモリ素子の製造方法。 - 請求項1において、
前記工程(a)は、基材の上に、電荷を保持することができる絶縁層を形成する工程(a−3)、
前記絶縁層に、電子またはイオンを注入して、前記第1の領域を形成する工程(a−4)を含む、強誘電体メモリ素子の製造方法。 - 請求項1〜4のいずれかにおいて、
前記工程(b)は、ミストデポジション法により行われる、強誘電体メモリ素子の製造方法。 - 請求項1〜4のいずれかにおいて、
前記工程(b)は、プローブ探針を利用して行われる、強誘電体メモリ素子の製造方法。 - 基材に第1電極、強誘電体層及び第2電極の積層構造を有するキャパシタ部分を備えた強誘電体メモリ素子の製造方法であって、以下の工程(c)および(d)を含む、強誘電体メモリ素子の製造方法。
(c)前記強誘電体層の表面または前記強誘電体層の上の層に、前記第2電極を形成するための材料が優先的に堆積される表面特性を有する第3の領域と、前記第3の領域に比較して前記第2電極を形成するための材料が堆積され難い表面特性を有する第4の領域と、を形成する工程であって、
前記第3の領域は、前記強誘電体層の表面または前記強誘電体層の上の層に電荷を帯びさせることによって形成され、
(d)前記第2電極を形成するための材料を付与し、前記第3の領域に該部材を選択的に形成する工程であって、
前記第3の領域に対して反対の電荷を帯びた材料を付与し、前記第3の領域において前記第2電極が形成される。 - 請求項7において、
前記工程(c)は、前記強誘電体層の上に第2の前駆体層を形成する工程(c−1)、
前記第2の前駆体層に放射エネルギー線を照射することにより、少なくとも第2の前駆体層の一部に電荷を帯びさせる工程(c−2)を含む、強誘電体メモリ素子の製造方法。 - 請求項7において、
前記工程(c)は、前記強誘電体層の表面に、電子またはイオンを注入して、前記第3の領域を形成する工程を含む、強誘電体メモリ素子の製造方法。 - 請求項7において、
前記工程(c)は、前記強誘電体層の上に、電荷を保持することができる絶縁層を形成する工程(c−3)、
前記絶縁層に、電子またはイオンを注入して、前記第3の領域を形成する工程(c−4)を含む、強誘電体メモリ素子の製造方法。 - 請求項7〜10のいずれかにおいて、
前記工程(d)は、ミストデポジション法により行われる、強誘電体メモリ素子の製造方法。 - 請求項7〜10のいずれかにおいて、
前記工程(d)は、プローブ探針を利用して行われる、強誘電体メモリ素子の製造方法。 - 基材に第1電極、強誘電体層及び第2電極の積層構造を有するキャパシタ部分を備えた強誘電体メモリ素子の製造方法であって、以下の工程(e)および(f)を含む、強誘電体メモリ素子の製造方法。
(e)前記第1電極の上の層に、前記強誘電体層を形成するための材料が優先的に堆積される表面特性を有する第5の領域と、前記第5の領域に比較して前記強誘電体層を形成するための材料が堆積され難い表面特性を有する第6の領域と、を形成する工程であって、
該工程(e)は、前記第1電極の上に第3の前駆体層を形成する工程(e−1)と、
前記第3の前駆体層に放射エネルギー線を照射して、少なくとも第3の前駆体層の一部に電荷を帯びさせることにより、前記第5の領域を形成する工程(e−2)とを含み、および
(f)前記強誘電体層を形成するための材料を付与し、前記第5の領域に該部材を選択的に形成する工程であって、
前記第5の領域に対して反対の電荷を帯びた材料を付与し、前記第5の領域において強誘電体層が形成される。 - 基材に第1電極、強誘電体層及び第2電極の積層構造を有するキャパシタ部分を備えた強誘電体メモリ素子の製造方法であって、以下の工程(e)および(f)を含む、強誘電体メモリ素子の製造方法。
(e)前記第1電極の上の層に、前記強誘電体層を形成するための材料が優先的に堆積される表面特性を有する第5の領域と、前記第5の領域に比較して前記強誘電体層を形成するための材料が堆積され難い表面特性を有する第6の領域と、を形成する工程であって、
該工程(e)は、前記第1電極の上に、電荷を保持することができる絶縁層を形成する工程(e−3)と、
前記絶縁層に、電子またはイオンを注入して電荷を帯びさせることにより、前記第5の領域を形成する工程(e−4)とを含み、および
(f)前記強誘電体層を形成するための材料を付与し、前記第5の領域に該部材を選択的に形成する工程であって、
前記第5の領域に対して反対の電荷を帯びた材料を付与し、前記第5の領域において強誘電体層が形成される。 - 請求項13または14において、
前記工程(f)は、ミストデポジション法により行われる、強誘電体メモリ素子の製造方法。 - 請求項13または14において、
前記工程(f)は、プローブ探針を利用して行われる、強誘電体メモリ素子の製造方法。 - 基材に第1電極、強誘電体層及び第2電極の積層構造を有するキャパシタ部分を備えた強誘電体メモリ素子の製造方法であって、以下の工程(g)を含む、強誘電体メモリ素子の製造方法。
(g)前記キャパシタ部分を構成する少なくとも一つの部材が優先的に堆積される表面特性を有する第7の領域と、前記第7の領域に比較して前記キャパシタ部分を構成する少なくとも一つの部材が堆積され難い表面特性を有する第8の領域と、を形成する工程であって、
前記第8の領域となる部材の表面または該部材の上の層に電荷を帯びさせる工程(g−1)、
前記第8の領域における電荷に対して反対の電荷を帯びた、表面修飾層を形成するための材料を付与して、該第8の領域において、表面修飾層を形成する工程であって、前記表面修飾層は、前記第7の領域に比べて、前記キャパシタ部分を構成する少なくとも一つの部材を形成するための材料との親和性が低い(g−2)。 - 請求項17において、
前記表面修飾層は、前記第1の電極を形成する前に形成される、強誘電体メモリ素子の製造方法。 - 請求項17において、
前記表面修飾層は、前記第1の電極を形成した後、前記強誘電体層を形成する前に形成される、強誘電体メモリ素子の製造方法。 - 請求項17において、
前記表面修飾層は、前記強誘電体層を形成した後、前記第2電極を形成する前に形成される、強誘電体メモリ素子の製造方法。 - 請求項17〜20のいずれかにおいて、
前記工程(g−2)は、プローブ探針を利用して行われる、強誘電体メモリ素子の製造方法。 - 基材に第1電極、強誘電体層及び第2電極の積層構造を有するキャパシタ部分を備えた強誘電体メモリ素子の製造方法であって、以下の工程(h)を含む、強誘電体メモリ素子の製造方法。
(h)基材の表面または基材の上の層に、前記第1電極を形成するための材料が優先的に堆積される表面特性を有する第9の領域と、前記第9の領域に比較して前記第1電極を形成するための材料が堆積され難い表面特性を有する第10の領域と、を形成する工程であって、
前記第9の領域となる基材の表面または基材の上の層に電荷を帯びさせる工程(h−1)、
前記第9の領域に対して反対の電荷を帯びた、表面修飾層を形成するための材料を付与して、該第9の領域において、表面修飾層を形成する工程であって、前記表面修飾層は、前記第10の領域に比べて、前記第1電極を形成するための材料との親和性が高い(h−2)。 - 請求項22において、
前記工程(h−2)は、プローブ探針を利用して行われる、強誘電体メモリ素子の製造方法。 - 基材に第1電極、強誘電体層及び第2電極の積層構造を有するキャパシタ部分を備えた強誘電体メモリ素子の製造方法であって、以下の工程(i)を含む、強誘電体メモリ素子の製造方法。
(i)前記第1電極の表面または前記第1電極の上の層に、前記強誘電体層を形成するための材料が優先的に堆積される表面特性を有する第11の領域と、前記第11の領域に比較して前記強誘電体層を形成するための材料が堆積され難い表面特性を有する第12の領域と、を形成する工程であって、
前記第11の領域となる前記第1電極の表面または前記第1電極の上の層に電荷を帯びさせる工程(i−1)、
前記第11の領域に対して反対の電荷を帯びた、表面修飾層を形成するための材料を付与して、該第11の領域において、表面修飾層を形成する工程であって、前記表面修飾層は、前記第11の領域に比べて、前記強誘電体層を形成するための材料との親和性が高い(i−2)。 - 請求項24において、
前記工程(i−2)は、プローブ探針を利用して行われる、強誘電体メモリ素子の製造方法。 - 基材に第1電極、強誘電体層及び第2電極の積層構造を有するキャパシタ部分を備えた強誘電体メモリ素子の製造方法であって、以下の工程(j)を含む、強誘電体メモリ素子の製造方法。
(j)前記強誘電体層の表面または前記強誘電体層の上の層に、前記第2電極を形成するための材料が優先的に堆積される表面特性を有する第13の領域と、前記第13の領域に比較して前記第2電極を形成するための材料が堆積され難い表面特性を有する第14の領域と、を形成する工程であって、
前記第13の領域となる前記強誘電体層の表面または前記強誘電体層の上の層に電荷を帯びさせる工程(j−1)、
前記第13の領域に対して反対の電荷を帯びた、表面修飾層を形成するための材料を付与して、該第13の領域において、表面修飾層を形成する工程であって、前記表面修飾層は、前記第14の領域に比べて、前記第2電極を形成するための材料との親和性が高い(j−2)。 - 請求項26において、
前記工程(j−2)は、プローブ探針を利用して行われる、強誘電体メモリ素子の製造方法。
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