JP4036001B2

JP4036001B2 - Liquid crystal display element

Info

Publication number: JP4036001B2
Application number: JP2002024172A
Authority: JP
Inventors: 崇宮下
Original assignee: Casio Computer Co Ltd
Current assignee: Casio Computer Co Ltd
Priority date: 2002-01-31
Filing date: 2002-01-31
Publication date: 2008-01-23
Anticipated expiration: 2022-01-31
Also published as: JP2003222899A

Description

【０００１】
【発明の属する技術分野】
この発明は、薄膜トランジスタ（以下、ＴＦＴと記す）を能動素子とするアクティブマトリックス型の液晶表示素子に関する。
【０００２】
【従来の技術】
ＴＦＴを能動素子とするアクティブマトリックス型の液晶表示素子は、表示エリアを囲む枠状のシール材を介して接合され、前記シール材により囲まれた領域に設けられた液晶層を挟んで互いに対向する一対の基板を備え、その一方の基板の内面に、前記表示エリア内にマトリックス状に配列形成された複数の画素電極と、前記複数の画素電極にそれぞれ接続された複数のＴＦＴと、前記複数のＴＦＴにゲート信号を供給する複数のゲート配線と、前記複数のＴＦＴにデータ信号を供給する複数のドレイン配線が設けられ、他方の基板の内面に、前記複数の画素電極と対向する対向電極が設けられている。
【０００３】
図１２にはこの種の液晶表示素子の構成を示してあり、この液晶表示素子は一対の透明基板１，２を備え、これら透明基板１，２は表示エリアＡを囲む枠状のシール材３を介して互いに接合され、シール材３により囲まれた領域内に設けられた液晶層（図示せず）を挟んで互いに対向している。
【０００４】
そして一対の透明基板１，２のうちの一方の基板１の内面に、前記表示エリアＡ内にマトリックス状に配列形成された複数の画素電極（図示せず）と、その各画素電極にそれぞれ接続された複数のＴＦＴ（図示せず）と、その各ＴＦＴにゲート信号を供給する複数のゲート配線４と、前記各ＴＦＴにデータ信号を供給する複数のドレイン配線５が設けられ、他方の基板２の内面に、前記各画素電極と対向する対向電極（図示せず）が設けられている。
【０００５】
一方の透明基板１は、左右側の一方の縁部と上下側の一方の縁部にそれぞれ他方の透明基板２の外側に張出すドライバ搭載部１ａ，１ｂを有しており、その一方のドライバ搭載部１ａにゲート信号供給用のゲートドライバ６が搭載され、他方のドライバ搭載部１ｂにデータ信号供給用のドレインドライバ７が搭載されている。
【０００６】
そして前記各ゲート配線４の一端側の端部がドライバ搭載部１ａに導出されてゲートドライバ６の各端子に接続され、前記各ドレイン配線５の一端側の端部がドライバ搭載部１ｂに導出されてデータドライバ７の各端子に接続されている。
【０００７】
各ゲート配線４の配列ピッチは、表示エリアＡ内では画素ピッチと同じ大きな幅となっているが、ゲートドライバ６の端子ピッチが画素ピッチより小さいからゲート配線４の端部はその配列ピッチがゲートドライバ６の端子ピッチの幅まで狭まるように斜めに折り曲げられた状態でシール材３の内側から外側に導出されている。
【０００８】
また、各ドレイン配線５の配列ピッチも、表示エリアＡ内では画素ピッチと同じ大きな幅となっているが、ドレインドライバ７の端子ピッチが画素ピッチより小さいから、ドレイン配線５の端部はその配列ピッチがドレインドライバ７の端子ピッチの幅まで狭まるように斜めに折り曲げられた状態でシール材３の内側から外側に導出されている。
【０００９】
ところで、ＴＮ（ツイステッドネマティック）型の液晶表示素子の液晶層厚（画素電極と対向電極とが互いに対向する画素部の液晶層厚）は４〜５μｍに設定されているが、最近では、液晶表示素子の応答速度を高めるために、液晶層厚を例えば１．５μｍ程度に小さくすることが望まれている。
【００１０】
そして液晶層厚を小さくするときには、シール材３の厚さを小さくして基板１，２間のギャップを狭めることになる。一対の透明基板１，２をシール材３で接合するときには、一方の透明基板１のシール領域の上にスクリーン印刷等によりシール材３を枠状に塗布し、このシール材３の上に他方の透明基板２を重ね合わせ、かつ加圧し、この状態でシール材３を硬化させる方法が採られる。
【００１１】
図１３には、図１２中のI部を拡大した詳細図を示してあり、この部分におけるゲート配線４のシール材３を通り抜ける区間は、ゲートドライバ６の端子ピッチに対応する狭いピッチに配列するように絞られているとともに、シール材３の長手方向と直角の方向に延びてシール材３と直交する直交配線部４ａを有する状態となっている。
【００１２】
また、図１４には、図１２中のII部を拡大した詳細図を示してあり、この部分におけるドレイン配線５のシール材３を通り抜ける区間は、ドレインドライバ７の端子ピッチに対応する狭いピッチに配列するように絞られているとともに、シール材３の長手方向と直角の方向に延びてシール材３と直交する直交配線部５ａを有する状態となっている。
【００１３】
図１５（Ａ）には図１３中のIII―III線に沿う部分の断面構造を、図１５（Ｂ）には図１４中のIV―IV線に沿う部分の断面構造をそれぞれ示してある。図１５（Ａ）に示すように、ゲート配線４は基板１の上に形成され、このゲート配線４がゲート絶縁膜１０で覆われて、このゲート絶縁膜１０がオーバーコート絶縁膜１１で覆われている。また、図１５（Ｂ）に示すように、ドレイン配線５は前記ゲート絶縁膜１０の上に形成され、このドレイン配線５が前記オーバーコート絶縁膜１１で覆われている。
【００１４】
そしてドレイン配線５の膜厚ｔ_２はゲート配線４の膜厚ｔ_１よりも２倍程度厚くなっている。すなわち、ドレイン配線５の膜厚ｔ_２はゲート配線４の膜厚ｔ_１より厚く、その分、ドレイン配線５の上のシールギャップ幅Ｓ_２がゲート配線４の上のシールギャップ幅Ｓ_１より小さくなっている。
【００１５】
【発明が解決しようとする課題】
ところで、従来の液晶表示素子においては、一方の基板１のシール領域にシール材３を塗布し、そのシール材３の上に他方の基板２を重ね合わせ、かつ加圧して両基板１，２を接合する際に、図１２に示すＩ部およびII部の部分においては、ゲート配線４およびドレイン配線５がシール材３と直交する直交配線部４ａ，５ａを有しているため、その直交配線部４ａ，５ａの配線間隙間を通してシール材３の一部が毛細管現象により基板１，２のシール領域からその側方に漏れ出るという現象が生じている。
【００１６】
シール材３の厚さが大きくその総量が充分である場合には、シール材３の一部が漏れ出しても特に問題はないが、応答速度を高めるためにシール材３の厚さを抑えて液晶層厚を小さくするときには、シール材３の総量が少ないためその漏れ出しによりシール材３の途中の一部が途切れるシール切れが生じ、シール材３の内側の領域に封入される液晶の漏れの原因を招き、製造上の歩留りが低下してしまう。
【００１７】
特に、図１２に示すII部の部分においては、ドレイン配線５の上のシールギャップ幅Ｓ_２が小さく、かつそのドレイン配線５の配列離間幅が狭く、このため直交配線部５ａにおいて毛細管現象がより顕著に生じてシール材３の漏れ出しがより増大してより歩留りが低下してしまう。
【００１８】
この発明はこのような点に着目してなされたもので、その目的とするところは、一対の基板をシール材で接合するときのそのシール材の漏れ出しによるシール切れを的確に防止し、これにより液晶層厚を小さくて応答速度を高めることが可能な液晶表示素子を歩留りよく製造することができるようにすることにある。
【００１９】
【課題を解決するための手段】
請求項１に記載の発明による液晶表示素子は、表示エリアを囲む枠状のシール材を介して接合され、前記シール材により囲まれた領域に設けられた液晶層を挟んで互いに対向する一対の基板を備え、その一方の基板の内面に、前記表示エリア内にマトリックス状に配列形成された複数の画素電極と、前記複数の画素電極にそれぞれ接続された複数の薄膜トランジスタと、前記複数の薄膜トランジスタにゲート信号を供給する複数のゲート配線と、前記複数の薄膜トランジスタにデータ信号を供給する複数のドレイン配線とが設けられ、前記各ゲート配線および前記各ドレイン配線のそれぞれの端部が前記シール材を通り抜けてシール材の内側から外部に導出されている液晶表示素子において、前記ゲート配線および前記ドレイン配線のうちの少なくとも一方の配線の端部は、表示エリアの画素ピッチより狭いピッチで配列するとともに、そのすべてがシール材の長手方向に対して同じ傾きで傾斜する状態でシール材を通り抜けてシール材の外側に導出されていることを特徴としている。
【００２１】
請求項１に記載の発明による液晶表示素子は、表示エリアを囲む枠状のシール材を介して接合され、前記シール材により囲まれた領域に設けられた液晶層を挟んで互いに対向する一対の基板を備え、その一方の基板の内面に、前記表示エリア内にマトリックス状に配列形成された複数の画素電極と、前記複数の画素電極にそれぞれ接続された複数の薄膜トランジスタと、前記複数の薄膜トランジスタにゲート信号を供給する複数のゲート配線と、前記複数の薄膜トランジスタにデータ信号を供給する複数のドレイン配線とが設けられ、前記各ゲート配線および前記各ドレイン配線のそれぞれの端部が前記シール材を通り抜けてシール材の内側から外部に導出されている液晶表示素子において、前記ゲート配線および前記ドレイン配線のうちの少なくとも一方の配線の端部は、表示エリアの画素ピッチより狭いピッチで配列するとともに、そのすべてがシール材の長手方向に対して同じ傾きで傾斜する状態でシール材を通り抜けてシール材の外側に導出されていることを特徴としている。
この液晶表示素子によれば、シール材を通り抜ける部分の配線がシール材に対して斜めに傾斜して通り抜ける区間の長さが長くなっており、このため両基板をシール材で接合する際の配線間隙間での毛細管現象が抑えられ、シール材の一部が毛細管現象で基板のシール領域からその側方に漏れ出るような不都合が防止され、したがって液晶層厚を小さくして応答速度を高めるべくシール材の厚さを小さく設定しても、シール切れの発生を防止して応答速度の速い液晶表示素子を歩留まりよく製造することができる。
【００２２】
この発明による液晶表示素子において、複数のゲート配線とドレイン配線が設けられた一方の基板の内面には、表示エリアを囲む枠状のシール材の外側のドライバ搭載部に、前記複数のゲート配線とドレイン配線のうちの少なくとも一方を接続するドライバが、ドライバ搭載部の一端寄りに偏位して設けられ、前記複数のゲート配線とドレイン配線のうちの少なくとも一方の配線が前記ドライバの端子に接続されていることが好ましい。
【００２４】
【発明の実施の形態】
以下、この発明の実施の形態について図１〜図１１を参照して説明する。
【００２５】
図１はこの発明の第１の実施例による液晶表示素子の平面構造図、図２はその液晶表示素子の一方の基板１の一部分の配向膜とオーバーコート絶縁膜とを省略した拡大平面図、図３および図４は図２中のV―V線およびVI―VI線に沿う拡大断面図、図５は図１中のVII部を拡大した詳細図、図６は図１中のVIII部を拡大した詳細図である。
【００２６】
この液晶表示素子は一対の透明基板１，２を備え、これら透明基板１，２は表示エリアＡを囲む枠状のシール材３を介して互いに接合されている。そして一方の基板１の内面には、表示エリアＡ内に図２に示すようにマトリックス状に配列形成された複数の画素電極１３と、前記複数の画素電極１３にそれぞれ接続された複数のＴＦＴ１４と、前記複数のＴＦＴ１４にゲート信号を供給する複数のゲート配線４と、前記複数のＴＦＴ１４にデータ信号を供給する複数のドレイン配線５とが設けられ、他方の基板２の内面には、図３および図４に示すように前記複数の画素電極１３と対向する対向電極１８が設けられている。
【００２７】
基板１の内面に設けられた複数のＴＦＴ１４は、図２および図３に示すように、基板１の基板面に形成されたゲート電極１５と、このゲート電極１５を覆って基板全体に形成されたゲート絶縁膜１０と、前記ゲート絶縁膜１０の上に前記ゲート電極１５と対向させて形成されたｉ型半導体膜１７と、このｉ型半導体膜１７のチャンネル領域となる中央部の上に設けられたブロッキング絶縁膜１９と、前記ｉ型半導体膜１７の両側部の上にｎ型半導体膜２０を介して形成されたソース電極２１およびドレイン電極２２とからなっている。
【００２８】
なお、図２では前記ソース電極２１とドレイン電極２２を単層膜として示してあるが、このソース電極２１とドレイン電極２２は、前記ｎ型半導体膜２０とのコンタクト層であるクロム膜と、その上に形成されたアルミニウム系合金膜とからなっている。
【００２９】
また、前記複数のゲート配線４は、基板１の基板面に、各画素電極行の一側にそれぞれ沿うように形成されている。そして、これらゲート配線４は、基板面との段差を小さくするために、低抵抗のアルミニウム系合金膜により極く薄い膜厚に形成されており、前記ＴＦＴ１４のゲート電極１５は、前記ゲート配線４に一体に形成されている。
【００３０】
なお、この実施例では、図２に示すように、前記ゲート配線４の各画素電極１３に対応する部分を前記ＴＦＴ１４のゲート電極１５とするとともに、前記ｉ型半導体膜１７とｎ型半導体膜２０およびソース，ドレイン電極２１，２２を前記ゲート配線４の長さ方向に沿って横長に形成することにより、チャンネル幅の大きいＴＦＴ１４を形成している。
【００３１】
一方、前記複数のドレイン配線５はそれぞれ前記基板１の内面全体に形成された前記ゲート絶縁膜１０の上に、各画素電極列の一側にそれぞれ沿うように形成されている。
【００３２】
前記ドレイン配線５は、前記ＴＦＴ１４のソース，ドレイン電極２１，２２と同じ金属膜（クロム膜とその上に形成されたアルミニウム系合金膜との積層膜）により形成されており、前記ＴＦＴ１４のドレイン電極２２は、前記ドレイン配線５に一体に形成されている。
【００３３】
前記ＴＦＴ１４のソース，ドレイン電極２１，２２と前記ドレイン配線５は、その抵抗によるデータ信号の電位降下をできるだけ小さくするために、前記ゲート配線４の膜厚よりも充分に厚い膜厚に形成されている。
【００３４】
そして、前記複数の画素電極１３は、前記ゲート絶縁膜１０の上にＩＴＯ膜等の透明導電膜により形成されており、この画素電極１３の縁部に前記ＴＦＴ１４のソース電極２１が接続されている。
【００３５】
さらに、前記基板１の内面には、前記複数の画素電極１３にそれぞれ対応する部分に開口が形成されたオーバーコート絶縁膜２５が基板全体にわたって設けられており、前記複数のＴＦＴ１４と複数のドレイン配線５は、前記オーバーコート絶縁膜２５により覆われている。
【００３６】
なお、前記複数のドレイン配線５の基板１のドライバ搭載部１ｂに導出された端部は、前記オーバーコート絶縁膜２５に開口を設けることにより露出されており、前記複数のゲート配線４の基板１のドライバ搭載部１ａに導出された端部は、前記オーバーコート絶縁膜２５と前記ゲート絶縁膜１０とに開口を設けることにより露出されている。
【００３７】
そして、前記基板１の内面の前記シール材３により囲まれた領域には、前記表示エリアＡの全域にわたって、ポリイミド等からなる配向膜２６が設けられている。
【００３８】
一方、基板２の内面には、図３および図４に示すように、前記複数の画素電極１３の間の領域に対応する遮光膜２７が設けられており、この遮光膜２７の上に、前記複数の画素電極１３と対向する対向電極１８が設けられている。
【００３９】
前記遮光膜２７は、前記複数の画素電極１３と対応する領域にそれぞれ開口が設けられた格子状膜であり、図では単層膜として示してあるが、この遮光膜２７は、基板２の基板面に形成された酸化クロム膜と、その上に形成されたクロム膜とからなっている。
【００４０】
前記対向電極１８は、ＩＴＯ膜等の透明導電膜からなる一枚膜状の電極であり、この対向電極１８と前記遮光膜２７は、その周縁部が前記シール材３に対応する外形に形成されている。
【００４１】
そして、前記基板２の内面の前記シール材３により囲まれた領域には、前記表示エリアＡの全域にわたって、ポリイミド等からなる配向膜３０が設けられている。
【００４２】
この液晶表示素子は、例えば一方の基板１の内面に、スクリーン印刷法によりシール材３を塗布し、一対の基板１，２を重ね合わせ、かつ加圧し、この状態で前記シール材３を硬化させることにより前記一対の基板１，２を前記シール材３を介して接合し、その後、前記一対の基板１，２間の前記シール材３により囲まれた領域に図１に示す液晶注入口３１から真空注入法により液晶を注入して液晶層３２を形成し、前記液晶注入口３１を封止樹脂３３により封止することにより製造される。
【００４３】
前記各ゲート配線４の一端側の端部は、図１および図５に示すように、シール材３の内側の領域では画素ピッチ（ＴＦＴ１４の配列ピッチ）と同じ大きな配列ピッチを保って平行に配列するとともに、その配列ピッチのままシール材３を通り抜け、そのシール材３の外側に通り抜けた導出部分において、配列ピッチがゲートドライバ６の端子ピッチの幅まで狭まるようにシール材３の長手方向に対して傾斜するように屈曲して絞られ、かつその先端側が端子部４ｂとしてシール材３と直交する方向に平行に延び、これら端子部４ｂがドライバ搭載部１ａの上のゲートドライバ６の端子に接続されている。
【００４４】
また、前記各ドレイン配線５の一端側の端部は、図１および図６に示すように、シール材３の内側の領域では画素ピッチ（ＴＦＴ１４の配列ピッチ）と同じ大きな配列ピッチを保って平行に配列するとともに、その配列ピッチのままシール材３を通り抜け、シール材３からその外側に通り抜けた導出部分において、配列ピッチがドレインドライバ７の端子ピッチの幅まで狭まるようにシール材３の長手方向に対して傾斜するように屈曲して絞られ、かつその先端側が端子部５ｂとしてシール材３と直交する方向に平行に延び、これら端子部５ｂがドライバ搭載部１ｂの上のドレインドライバ７の端子に接続されている。
【００４５】
このような液晶表示素子においては、ゲート配線４およびドレイン配線５が画素ピッチと同じ大きな配列ピッチを保ってシール材３を通り抜けており、つまりシール材３を通り抜ける部分の配線離間幅が大きく、このため一方の基板１のシール領域にシール材３を塗布し、そのシール材３の上に他方の基板２を重ね合わせ、かつ加圧して両基板１，２を接合する際に、そのゲート配線４およびドレイン配線５の配線間隙間での毛細管現象が抑えられ、シール材３の一部が毛細管現象で基板１，２のシール領域からその側方に漏れ出るような不都合が防止され、したがってシール切れが生じるようなことがない。
【００４６】
特に、膜厚の厚いドレイン配線５の上ではその厚さの分でシールギャップ幅が小さく、このためシール切れがより生じやすくなるが、ドレイン配線５が大きな離間幅でシール材３を通り抜けているから毛細管現象によるシール材３の漏れ出しを抑え、シール切れを的確に防止することができる。
【００４７】
このように、シール材３の毛細管現象による漏れ出しを抑えることができ、したがって液晶層厚を小さくして応答速度を高めるべくシール材３の厚さを小さく設定しても、シール切れの発生を防止して応答速度の速い液晶表示素子を歩留まりよく製造することができる。
【００４８】
なお、この第１の実施例においては、ゲート配線４およびドレイン配線５のいずれの配線においても、シール材３を通り抜ける部分の配列ピッチが画素ピッチと同じ大きさとなるようにしたが、膜厚が厚く、シール切れが特に生じやすい一方のドレイン配線５のみを対象にして、シール材３を通り抜ける部分の配列ピッチを画素ピッチと同じ大きさにするような場合であってもよい。
【００４９】
図７にはこの発明の第２の実施例による液晶表示素子の平面構造図を示してあり、この実施例においては、表示エリアＡから導出した複数のゲート配線４からなるゲート配線群は、それぞれのゲート配線４の間隔が画素ピッチより狭いピッチに絞られつつ図における上下方向に二股に分岐するように斜めに延出するとともに、その途中がＶ字状に屈曲され、そのすべてのゲート配線４がシール材３の長手方向に対して傾斜するようにシール材３を通り抜け、その通り抜け後の端末がゲートドライバ６の端子に接続されている。
【００５０】
また、表示エリアＡから導出したドレイン配線５からなるドレイン配線群は、それぞれのドレイン配線５の間隔が画素ピッチより狭いピッチに絞られつつ図における左右方向に二股に分岐するように斜めに延出するとともに、その途中がＶ字状に屈曲され、そのすべてのドレイン配線５がシール材３の長手方向に対して傾斜するようにシール材３を通り抜け、その通り抜け後の端末がドレインドライバ７の端子に接続されている。
【００５１】
このような構成においては、ゲート配線４およびドレイン配線５はそれぞれ画素ピッチより狭いピッチで配列しているが、そのゲート配線４およびドレイン配線５のすべてがシール材３の長手方向に対して斜めに傾斜して通り抜けており、このため一方の基板１のシール領域にシール材３を塗布し、そのシール材３の上に他方の基板２を重ね合わせ、かつ加圧して両基板１，２を接合する際におけるそのシール材３の毛細管現象によるシール領域からの流出が抑えられる。
【００５２】
すなわち、ゲート配線４およびドレイン配線５がシール材３を斜めに通り抜けることによりその通り抜けの区間の長さが長くなり、これによりシール材３がシール領域の範囲内にとどまり、シール材３のシール領域からの漏れ出しが抑えられ、シール切れが防止される。
【００５３】
特に、膜厚の厚いドレイン配線５の上ではその厚さの分でシールギャップ幅が小さく、このためシール切れがより生じやすくなるが、ドレイン配線５のすべてがシール材３を斜めに通り抜けてその区間の長さが長くなっているから、毛細管現象によるシール材３の漏れ出しを抑え、シール切れを的確に防止することができる。
【００５４】
このように、シール材３の毛細管現象による漏れ出しを抑えることができ、したがって液晶層厚を小さくして応答速度を高めるべくシール材３の厚さを小さく設定しても、シール切れの発生を防止して応答速度の速い液晶表示素子を歩留りよく製造することができる。
【００５５】
なお、この第２の実施例においては、ゲート配線４のすべておよびドレイン配線５のすべてがシール材３を斜めに通り抜けるようにしたが、膜厚が厚く、シール切れが特に生じやすい一方のドレイン配線５のみを対象にして、そのドレイン配線５のすべてのみがシール材３を斜めに通り抜けるように構成する場合であってもよい。
【００５６】
図８にはこの発明の第３の実施例による液晶表示素子の平面構造図を示してあり、この実施例においては、ゲートドライバ６が基板１のドライバ搭載部１ａの一端寄りの位置に偏位して設けられ、ドレインドライバ７が基板１のドライバ搭載部１ｂの一端寄りの位置に偏位して設けられている。
【００５７】
そして各ゲート配線４の一端側の端部が前記ゲートドライバ６に向かって斜めに延び出てシール材３を通り抜け、その各端末がゲートドライバ６の端子に接続されている。また、各ドレイン配線５の一端側の端部が前記ドレインドライバ７に向かって斜めに延び出てシール材３を通り抜け、その各端末がドレインドライバ７の端子に接続されている。
【００５８】
このような配線形態により、ゲート配線４のすべておよびドレイン配線５のすべてが前記第２の実施例の場合と同様に、シール材３の長手方向に対して傾斜して横切り、したがってゲート配線４およびドレイン配線５のシール材３を通り抜ける区間の長さが長くなり、シール材３がシール領域の範囲内にとどまり、シール材３の毛細管現象による漏れ出しが抑えられ、シール切れが防止される。
【００５９】
特に、膜厚の厚いドレイン配線５の上ではその厚さの分でシールギャップ幅が小さく、このためシール切れがより生じやすくなるが、ドレイン配線５のすべてがシール材３を斜めに通り抜けてその区間の長さが長くなっているから、毛細管現象によるシール材３の漏れ出しを抑え、シール切れを防止することができる。
【００６０】
このように、シール材３の毛細管現象による漏れ出しを抑えることができ、したがって液晶層厚を小さくして応答速度を高めるべくシール材３の厚さを小さく設定しても、シール切れの発生を防止して応答速度の速い液晶表示素子を歩留りよく製造することができる。
【００６１】
なお、この第３の実施例においては、ゲート配線４のすべておよびドレイン配線５のすべてがシール材３を斜めに通り抜けるようにしたが、膜厚が厚く、シール切れが特に生じやすい一方のドレイン配線５のみを対象にして、そのドレイン配線５のすべてのみがシール材３を斜めに通り抜けるように構成する場合であってもよい。
【００６２】
図９にはこの発明の第４の実施例による液晶表示素子の平面構造図を示してあり、図１０には図９中のIX部を拡大した詳細図を、図１１には図９中のX部を拡大した詳細図を示してある。
この実施例における液晶表示素子の各ゲート配線４および各ドレイン配線５の配線形態は図１２に示す従来の配線形態と同じとなっている。そして従来と異なる点は、各ゲート配線４の端部が通り抜ける部分のシール材３の両側および各ドレイン配線５の端部が通り抜ける部分のシール材３の両側にそれぞれ基板１の上に盛り上がるライン状の堰止め部８，９が設けられている点である。
【００６３】
一方の堰止め部８は、基板1の図３および図４に示すゲート絶縁膜１０の上にドレイン配線５と同じ材料からなるダミー配線８ａをシール材３の両側に沿って形成することにより構成されている。そして各ゲート配線４の端部は前記各ダミー配線８ａの下を前記ゲート絶縁膜１０を間に挟んでくぐり抜けるように表示エリアＡからドライバ搭載部１ａに導出され、その端末がゲートドライバ６の端子に接続されている。
【００６４】
また、他方の堰止め部９は、基板１の基板面にゲート配線４と同じ材料からなるダミー配線９ａをシール材３の両側に沿って形成することにより構成されている。そして各ドレイン配線５は前記各ダミー配線９ａの上をゲート絶縁膜１０を間に挟んで乗り越えるように表示エリアＡからドライバ搭載部１ｂに導出され、その端末がドレインドライバ７の端子に接続されている。
【００６５】
前記ダミー配線８ａはゲート配線４を形成する工程と同じ工程で形成され、前記ダミー配線９ａはドレイン配線５を形成する工程と同じ工程で形成される。
【００６６】
このような液晶表示素子においては、各ゲート配線４および各ドレイン配線５が通り抜ける部分のシール材３の両側に上方に盛り上がる堰き止め部８，９が形成されているから、基板１のシール領域にシール材３を塗布して両基板１，２を接合する際に、各ゲート配線４および各ドレイン配線５が通り抜ける部分で毛細管現象によりシール材３が漏れ出ようとしても、それが堰止め部８，９により阻まれ、したがってシール材３の漏れ出しが抑えられ、シール切れが防止される。
【００６７】
特に、膜厚の厚いドレイン配線５の上ではその厚さの分でシールギャップ幅が小さく、このためシール切れがより生じやすくなるが、ドレイン配線５が通り抜けるシール材３の両側の部分の堰止め部９によりシール材３の漏れ出しを抑えてシール切れを防止することができる。
【００６８】
このように、シール材３の漏れ出しを抑えることができ、したがって液晶層厚を小さくして応答速度を高めるべくシール材３の厚さを小さく設定しても、シール切れの発生を防止して応答速度の速い液晶表示素子を歩留りよく製造することができる。
【００６９】
なお、この第４の実施例においては、ゲート配線４およびドレイン配線５が通り抜ける部分のシール材３の両側にそれぞれ堰止め部８，９を設けるようにしたが、膜厚が厚く、シール切れが特に生じやすい一方のドレイン配線５を対象にし、そのドレイン配線５が通り抜ける部分のシール材３の両側にのみ堰止め部を設ける場合であってもよい。
【００７０】
【発明の効果】
請求項１に記載の発明による液晶表示素子は、表示エリアを囲む枠状のシール材を介して接合され、前記シール材により囲まれた領域に設けられた液晶層を挟んで互いに対向する一対の基板を備え、その一方の基板の内面に、前記表示エリア内にマトリックス状に配列形成された複数の画素電極と、前記複数の画素電極にそれぞれ接続された複数の薄膜トランジスタと、前記複数の薄膜トランジスタにゲート信号を供給する複数のゲート配線と、前記複数の薄膜トランジスタにデータ信号を供給する複数のドレイン配線とが設けられ、前記各ゲート配線および前記各ドレイン配線のそれぞれの端部が前記シール材を通り抜けてシール材の内側から外部に導出されている液晶表示素子において、
前記ゲート配線および前記ドレイン配線のうちの少なくとも一方の配線の端部は、表示エリアの画素ピッチより狭いピッチで配列するとともに、そのすべてがシール材の長手方向に対して傾斜する状態でシール材を通り抜けてシール材の外側に導出されていることを特徴とし、したがってシール材を通り抜ける部分の配線がシール材に対して斜めに傾斜してその通り抜ける区間の長さが長くなっており、このため両基板をシール材で接合する際の配線間隙間での毛細管現象が抑えられ、シール材の一部が毛細管現象で基板のシール領域からその側方に漏れ出るような不都合が防止され、液晶層厚を小さくして応答速度を高めるべくシール材の厚さを小さく設定しても、シール切れの発生をなくして応答速度の速い液晶表示素子を歩留まりよく製造することができる。
【図面の簡単な説明】
【図１】この発明の第１の実施例による液晶表示素子を示す平面構造図。
【図２】その液晶表示素子の一方の基板の一部分の配向膜とオーバーコート絶縁膜とを省略した拡大平面図。
【図３】図２中のV―V線に沿う拡大断面図。
【図４】図２中のVI―VI線に沿う拡大断面図。
【図５】図１中のVII部の拡大詳細図。
【図６】図１中のVIII部の拡大詳細図。
【図７】この発明の第２の実施例による液晶表示素子を示す平面構造図。
【図８】この発明の第３の実施例による液晶表示素子を示す平面構造図。
【図９】この発明の第４の実施例による液晶表示素子を示す平面構造図。
【図１０】図９中のIX部の拡大詳細図。
【図１１】図９中のX部の拡大詳細図。
【図１２】従来の液晶表示素子の平面構造図。
【図１３】図１２中のI部の拡大詳細図。
【図１４】図１２中のII部の拡大詳細図。
【図１５】図１５（Ａ）は図１３中のIII―III線に沿う拡大断面図、図１５（Ｂ）は図１４中のIV―IV線に沿う拡大断面図。
【符号の説明】
Ａ…表示エリア
１，２…基板
３…シール材
４…ゲート配線
５…ドレイン配線
６…ゲートドライバ
７…ドレインドライバ
８，９…堰止め部
８ａ，９ａ…ダミー配線
１３…画素電極
１４…ＴＦＴ[0001]
BACKGROUND OF THE INVENTION
The present invention relates to an active matrix type liquid crystal display element having a thin film transistor (hereinafter referred to as TFT) as an active element.
[0002]
[Prior art]
An active matrix type liquid crystal display element using a TFT as an active element is bonded via a frame-shaped sealing material surrounding a display area, and is opposed to each other with a liquid crystal layer provided in a region surrounded by the sealing material interposed therebetween. A plurality of pixel electrodes arranged in a matrix in the display area, a plurality of TFTs respectively connected to the plurality of pixel electrodes, and a plurality of TFTs connected to the inner surface of the one substrate; A plurality of gate wirings for supplying gate signals to the TFTs and a plurality of drain wirings for supplying data signals to the plurality of TFTs are provided, and a counter electrode facing the plurality of pixel electrodes is provided on the inner surface of the other substrate. It has been.
[0003]
FIG. 12 shows a configuration of this type of liquid crystal display element. This liquid crystal display element includes a pair of transparent substrates 1 and 2, and these transparent substrates 1 and 2 are frame-shaped sealing materials 3 surrounding the display area A. Are opposed to each other with a liquid crystal layer (not shown) provided in a region surrounded by the sealing material 3 interposed therebetween.
[0004]
A plurality of pixel electrodes (not shown) arranged in a matrix in the display area A and connected to the respective pixel electrodes on the inner surface of one of the pair of transparent substrates 1 and 2. A plurality of TFTs (not shown), a plurality of gate wirings 4 for supplying gate signals to the TFTs, and a plurality of drain wirings 5 for supplying data signals to the TFTs. Is provided with a counter electrode (not shown) opposed to the pixel electrodes.
[0005]
One transparent substrate 1 has driver mounting portions 1a and 1b that extend to the outside of the other transparent substrate 2 at one edge on the left and right sides and one edge on the upper and lower sides, respectively. A gate driver 6 for supplying a gate signal is mounted on the mounting portion 1a, and a drain driver 7 for supplying a data signal is mounted on the other driver mounting portion 1b.
[0006]
One end of each gate wiring 4 is led out to the driver mounting portion 1a and connected to each terminal of the gate driver 6, and one end of each drain wiring 5 is led to the driver mounting portion 1b. Are connected to respective terminals of the data driver 7.
[0007]
The arrangement pitch of the gate lines 4 is as large as the pixel pitch in the display area A, but the terminal pitch of the gate driver 6 is smaller than the pixel pitch. The sealing material 3 is led out from the inside to the outside in a state of being bent obliquely so as to narrow down to the terminal pitch width of the driver 6.
[0008]
The arrangement pitch of the drain wirings 5 is also as large as the pixel pitch in the display area A. However, since the terminal pitch of the drain driver 7 is smaller than the pixel pitch, the end of the drain wiring 5 is arranged in the arrangement pitch. It is led out from the inner side to the outer side of the sealing material 3 in a state where the pitch is obliquely bent so as to be narrowed to the width of the terminal pitch of the drain driver 7.
[0009]
By the way, the liquid crystal layer thickness of the TN (twisted nematic) type liquid crystal display element (the liquid crystal layer thickness of the pixel portion where the pixel electrode and the counter electrode face each other) is set to 4 to 5 μm. In order to increase the response speed of the element, it is desired to reduce the thickness of the liquid crystal layer to, for example, about 1.5 μm.
[0010]
When the liquid crystal layer thickness is reduced, the gap between the substrates 1 and 2 is narrowed by reducing the thickness of the sealing material 3. When the pair of transparent substrates 1 and 2 are joined with the sealing material 3, the sealing material 3 is applied in a frame shape on the sealing region of one transparent substrate 1 by screen printing or the like, and the other sealing material 3 is placed on the sealing material 3. A method is adopted in which the transparent substrate 2 is superposed and pressed, and the sealing material 3 is cured in this state.
[0011]
FIG. 13 shows an enlarged detailed view of the portion I in FIG. 12, and the section passing through the sealing material 3 of the gate wiring 4 in this portion is arranged at a narrow pitch corresponding to the terminal pitch of the gate driver 6. In this state, the wiring member 4 has an orthogonal wiring portion 4 a that extends in a direction perpendicular to the longitudinal direction of the sealing material 3 and is orthogonal to the sealing material 3.
[0012]
FIG. 14 is an enlarged detailed view of a portion II in FIG. 12, and a section passing through the sealing material 3 of the drain wiring 5 in this portion has a narrow pitch corresponding to the terminal pitch of the drain driver 7. In addition to being squeezed so as to be arranged, it has an orthogonal wiring portion 5 a that extends in a direction perpendicular to the longitudinal direction of the sealing material 3 and is orthogonal to the sealing material 3.
[0013]
FIG. 15A shows a cross-sectional structure of a portion along line III-III in FIG. 13, and FIG. 15B shows a cross-sectional structure of a portion along line IV-IV in FIG. As shown in FIG. 15A, the gate wiring 4 is formed on the substrate 1, the gate wiring 4 is covered with a gate insulating film 10, and the gate insulating film 10 is covered with an overcoat insulating film 11. ing. As shown in FIG. 15B, the drain wiring 5 is formed on the gate insulating film 10, and the drain wiring 5 is covered with the overcoat insulating film 11.
[0014]
The film thickness t of the drain wiring 5₂Is the film thickness t of the gate wiring 4₁It is about twice as thick. That is, the film thickness t of the drain wiring 5₂Is the film thickness t of the gate wiring 4₁The seal gap width S on the drain wiring 5 is increased accordingly.₂Is the seal gap width S above the gate wiring 4₁It is getting smaller.
[0015]
[Problems to be solved by the invention]
By the way, in the conventional liquid crystal display element, the sealing material 3 is applied to the sealing region of one substrate 1, the other substrate 2 is overlaid on the sealing material 3, and the substrates 1 and 2 are bonded to each other. At the time of joining, since the gate wiring 4 and the drain wiring 5 have orthogonal wiring portions 4a and 5a orthogonal to the sealing material 3 in the portions I and II shown in FIG. A phenomenon occurs in which a part of the sealing material 3 leaks to the side of the sealing region of the substrates 1 and 2 through a gap between the wirings 4a and 5a by a capillary phenomenon.
[0016]
When the thickness of the sealing material 3 is large and the total amount is sufficient, there is no particular problem even if a part of the sealing material 3 leaks out, but the thickness of the sealing material 3 is suppressed to increase the response speed. When the liquid crystal layer thickness is reduced, since the total amount of the sealing material 3 is small, the leakage of the liquid crystal layer causes a part of the sealing material 3 to be interrupted, resulting in leakage of the liquid crystal sealed in the region inside the sealing material 3. Causes and manufacturing yields are reduced.
[0017]
In particular, in the portion II shown in FIG. 12, the seal gap width S above the drain wiring 5.₂And the width of the arrangement and separation of the drain wirings 5 is narrow, so that the capillary phenomenon is more prominent in the orthogonal wiring part 5a, the leakage of the sealing material 3 is further increased, and the yield is further reduced.
[0018]
The present invention has been made paying attention to such points, and the object of the present invention is to accurately prevent seal breakage due to leakage of the sealing material when joining a pair of substrates with the sealing material. Thus, a liquid crystal display element capable of reducing the thickness of the liquid crystal layer and increasing the response speed can be manufactured with high yield.
[0019]
[Means for Solving the Problems]
  The liquid crystal display element according to the first aspect of the present invention is bonded to each other via a frame-shaped sealing material surrounding the display area, and a pair of opposed liquid crystal layers provided in a region surrounded by the sealing material. A plurality of pixel electrodes arranged in a matrix within the display area, a plurality of thin film transistors respectively connected to the plurality of pixel electrodes, and a plurality of thin film transistors A plurality of gate wirings for supplying gate signals and a plurality of drain wirings for supplying data signals to the plurality of thin film transistors are provided, and each end of each of the gate wirings and each of the drain wirings passes through the sealing material. In the liquid crystal display element led out from the inside of the sealing material, of the gate wiring and the drain wiring Even withoutThe ends of one wiring are arranged with a pitch narrower than the pixel pitch of the display area, and all of them are passed through the sealing material with the same inclination with respect to the longitudinal direction of the sealing material, and are led out to the outside of the sealing material. Has beenIt is characterized by that.
[0021]
  Claim 1The liquid crystal display element according to the invention described above includes a pair of substrates that are bonded to each other via a frame-shaped sealing material that surrounds the display area and that face each other with a liquid crystal layer provided in a region surrounded by the sealing material. A plurality of pixel electrodes arranged in a matrix in the display area, a plurality of thin film transistors respectively connected to the plurality of pixel electrodes, and a gate signal to the plurality of thin film transistors. A plurality of gate wirings to be supplied and a plurality of drain wirings to supply data signals to the plurality of thin film transistors are provided, and each end of each of the gate wirings and each of the drain wirings passes through the sealing material to seal the sealing material In the liquid crystal display element led out from the inside to the outside, at least one of the gate wiring and the drain wiring End of one of the wires, as well as arranged at a narrower pitch than the pixel pitch of the display area, all of the longitudinal direction of the sealing memberWith the same inclinationIt is characterized by passing through the sealing material in an inclined state and being led out of the sealing material.
  According to this liquid crystal display element, the length of the section through which the wiring that passes through the sealing material passes obliquely with respect to the sealing material is long, and therefore the wiring when the two substrates are joined with the sealing material Capillary phenomenon in the gap is suppressed, and inconvenience that a part of the sealing material leaks to the side from the sealing area of the substrate due to capillary phenomenon is prevented, so the liquid crystal layer thickness is reduced to increase the response speed Even if the thickness of the sealing material is set small, it is possible to manufacture a liquid crystal display element having a high response speed with a high response speed by preventing the occurrence of seal breakage.
[0022]
  In the liquid crystal display element according to the present invention,On the inner surface of one substrate on which a plurality of gate wirings and drain wirings are provided, at least one of the plurality of gate wirings and drain wirings is attached to the driver mounting portion outside the frame-shaped sealing material surrounding the display area. It is preferable that a driver to be connected is provided near the one end of the driver mounting portion, and at least one of the plurality of gate wirings and drain wirings is connected to a terminal of the driver.
[0024]
DETAILED DESCRIPTION OF THE INVENTION
Hereinafter, embodiments of the present invention will be described with reference to FIGS.
[0025]
FIG. 1 is a plan view of a liquid crystal display device according to a first embodiment of the present invention, and FIG. 2 is an enlarged plan view in which an alignment film and an overcoat insulating film are partially omitted from one substrate 1 of the liquid crystal display device. 3 and 4 are enlarged cross-sectional views taken along lines VV and VI-VI in FIG. 2, FIG. 5 is a detailed view of a portion VII in FIG. 1, and FIG. 6 is a portion VIII in FIG. FIG.
[0026]
The liquid crystal display element includes a pair of transparent substrates 1 and 2, and the transparent substrates 1 and 2 are bonded to each other via a frame-shaped sealing material 3 surrounding the display area A. On the inner surface of one substrate 1, a plurality of pixel electrodes 13 arranged in a matrix as shown in FIG. 2 in the display area A, and a plurality of TFTs 14 connected to the plurality of pixel electrodes 13, respectively. A plurality of gate lines 4 for supplying gate signals to the plurality of TFTs 14 and a plurality of drain lines 5 for supplying data signals to the plurality of TFTs 14 are provided. As shown in FIG. 4, a counter electrode 18 facing the plurality of pixel electrodes 13 is provided.
[0027]
As shown in FIGS. 2 and 3, the plurality of TFTs 14 provided on the inner surface of the substrate 1 are formed on the entire surface of the substrate covering the gate electrode 15 and the gate electrode 15 formed on the substrate surface of the substrate 1. A gate insulating film 10, an i-type semiconductor film 17 formed on the gate insulating film 10 so as to face the gate electrode 15, and a central portion serving as a channel region of the i-type semiconductor film 17 are provided. And a source electrode 21 and a drain electrode 22 formed on both side portions of the i-type semiconductor film 17 via an n-type semiconductor film 20.
[0028]
In FIG. 2, the source electrode 21 and the drain electrode 22 are shown as a single layer film. However, the source electrode 21 and the drain electrode 22 include a chromium film that is a contact layer with the n-type semiconductor film 20, It consists of an aluminum-based alloy film formed on the top.
[0029]
The plurality of gate wirings 4 are formed on the substrate surface of the substrate 1 so as to be along one side of each pixel electrode row. These gate wirings 4 are formed in a very thin film thickness by a low-resistance aluminum alloy film in order to reduce the level difference from the substrate surface, and the gate electrode 15 of the TFT 14 is formed by the gate wiring 4. Are integrally formed.
[0030]
In this embodiment, as shown in FIG. 2, the portion corresponding to each pixel electrode 13 of the gate wiring 4 is used as the gate electrode 15 of the TFT 14, and the i-type semiconductor film 17 and the n-type semiconductor film 20 are used. In addition, by forming the source and drain electrodes 21 and 22 horizontally in the length direction of the gate wiring 4, the TFT 14 having a large channel width is formed.
[0031]
On the other hand, the plurality of drain wirings 5 are respectively formed on the gate insulating film 10 formed on the entire inner surface of the substrate 1 so as to be along one side of each pixel electrode row.
[0032]
The drain wiring 5 is formed of the same metal film as the source and drain electrodes 21 and 22 of the TFT 14 (a laminated film of a chromium film and an aluminum-based alloy film formed thereon), and the drain electrode of the TFT 14 22 is formed integrally with the drain wiring 5.
[0033]
The source and drain electrodes 21 and 22 of the TFT 14 and the drain wiring 5 are formed to a thickness sufficiently thicker than that of the gate wiring 4 in order to minimize the potential drop of the data signal due to the resistance. Yes.
[0034]
The plurality of pixel electrodes 13 are formed of a transparent conductive film such as an ITO film on the gate insulating film 10, and the source electrode 21 of the TFT 14 is connected to the edge of the pixel electrode 13. .
[0035]
Furthermore, an overcoat insulating film 25 having openings formed in portions corresponding to the plurality of pixel electrodes 13 is provided on the entire inner surface of the substrate 1, and the plurality of TFTs 14 and the plurality of drain wirings are provided. 5 is covered with the overcoat insulating film 25.
[0036]
The ends of the plurality of drain wirings 5 led out to the driver mounting portion 1b of the substrate 1 are exposed by providing openings in the overcoat insulating film 25, and the substrates 1 of the plurality of gate wirings 4 are exposed. The end portion led out to the driver mounting portion 1a is exposed by providing openings in the overcoat insulating film 25 and the gate insulating film 10.
[0037]
An alignment film 26 made of polyimide or the like is provided over the entire area of the display area A in a region surrounded by the sealing material 3 on the inner surface of the substrate 1.
[0038]
On the other hand, as shown in FIGS. 3 and 4, a light shielding film 27 corresponding to a region between the plurality of pixel electrodes 13 is provided on the inner surface of the substrate 2. A counter electrode 18 facing the plurality of pixel electrodes 13 is provided.
[0039]
The light-shielding film 27 is a lattice-like film in which openings are provided in regions corresponding to the plurality of pixel electrodes 13, and is shown as a single-layer film in the figure. It consists of a chromium oxide film formed on the surface and a chromium film formed thereon.
[0040]
The counter electrode 18 is a single-film electrode made of a transparent conductive film such as an ITO film. The counter electrode 18 and the light shielding film 27 are formed in an outer shape corresponding to the sealing material 3 at the peripheral edge thereof. ing.
[0041]
An alignment film 30 made of polyimide or the like is provided over the entire display area A in a region surrounded by the sealing material 3 on the inner surface of the substrate 2.
[0042]
In this liquid crystal display element, for example, the sealing material 3 is applied to the inner surface of one substrate 1 by a screen printing method, the pair of substrates 1 and 2 are overlapped and pressed, and the sealing material 3 is cured in this state. Thus, the pair of substrates 1 and 2 are joined through the sealing material 3, and then the liquid crystal injection port 31 shown in FIG. 1 is inserted into a region surrounded by the sealing material 3 between the pair of substrates 1 and 2. The liquid crystal layer 32 is formed by injecting liquid crystal by a vacuum injection method, and the liquid crystal injection port 31 is sealed with a sealing resin 33.
[0043]
As shown in FIGS. 1 and 5, the end portions on the one end side of the gate wirings 4 are arranged in parallel while maintaining the same arrangement pitch as the pixel pitch (the arrangement pitch of the TFTs 14) in the region inside the sealing material 3. At the same time, the arrangement pitch passes through the sealing material 3 with the arrangement pitch, and the arrangement pitch is narrowed to the width of the terminal pitch of the gate driver 6 in the lead-out portion passing through the outside of the sealing material 3 with respect to the longitudinal direction of the sealing material 3. The tip end side of the terminal portion 4b extends in parallel to the direction orthogonal to the sealing material 3, and the terminal portion 4b is connected to the terminal of the gate driver 6 on the driver mounting portion 1a. Has been.
[0044]
Further, as shown in FIGS. 1 and 6, the end portion on one end side of each drain wiring 5 is parallel to the region inside the sealing material 3 while maintaining the same large arrangement pitch as the pixel pitch (the arrangement pitch of the TFTs 14). In the longitudinal direction of the sealing material 3 so that the arrangement pitch narrows to the width of the terminal pitch of the drain driver 7 in the lead-out portion that passes through the sealing material 3 with the arrangement pitch and passes outward from the sealing material 3. Are bent so as to be inclined with respect to each other, and the tip side thereof extends as a terminal portion 5b in a direction perpendicular to the sealing material 3, and these terminal portions 5b are terminals of the drain driver 7 on the driver mounting portion 1b. It is connected to the.
[0045]
In such a liquid crystal display element, the gate wiring 4 and the drain wiring 5 pass through the sealing material 3 while maintaining the same arrangement pitch as the pixel pitch, that is, the wiring separation width of the portion passing through the sealing material 3 is large. Therefore, when the sealing material 3 is applied to the sealing region of one substrate 1 and the other substrate 2 is superimposed on the sealing material 3 and pressed to join the two substrates 1 and 2, the gate wiring 4 In addition, the capillary phenomenon in the gaps between the wirings of the drain wiring 5 and the drain wiring 5 is suppressed, and the inconvenience that a part of the sealing material 3 leaks to the side from the sealing region of the substrates 1 and 2 due to the capillary phenomenon is prevented. Does not occur.
[0046]
In particular, on the drain wiring 5 having a large film thickness, the seal gap width is small corresponding to the thickness, so that the seal breakage is more likely to occur. However, the drain wiring 5 passes through the sealing material 3 with a large separation width. Therefore, leakage of the sealing material 3 due to capillary action can be suppressed, and seal breakage can be prevented accurately.
[0047]
Thus, leakage due to the capillary phenomenon of the sealing material 3 can be suppressed. Therefore, even if the thickness of the sealing material 3 is set small so as to increase the response speed by reducing the liquid crystal layer thickness, the occurrence of seal breakage is prevented. Accordingly, a liquid crystal display element having a high response speed can be manufactured with a high yield.
[0048]
In the first embodiment, in both the gate wiring 4 and the drain wiring 5, the arrangement pitch of the portion passing through the sealing material 3 is set to the same size as the pixel pitch. Only one drain wiring 5 that is thick and particularly susceptible to seal breakage may be targeted, and the arrangement pitch of the portion that passes through the sealing material 3 may be the same as the pixel pitch.
[0049]
FIG. 7 is a plan view showing the structure of a liquid crystal display device according to the second embodiment of the present invention. In this embodiment, a group of gate wirings composed of a plurality of gate wirings 4 derived from the display area A is shown in FIG. The gate wiring 4 is obliquely extended so as to be bifurcated in the vertical direction in the figure while the interval between the gate wirings 4 is narrowed to a pitch narrower than the pixel pitch. Passes through the sealing material 3 so as to be inclined with respect to the longitudinal direction of the sealing material 3, and the terminal after passing through the sealing material 3 is connected to a terminal of the gate driver 6.
[0050]
Further, the drain wiring group composed of the drain wirings 5 derived from the display area A extends obliquely so as to be bifurcated in the horizontal direction in the figure while the interval between the drain wirings 5 is narrowed to a pitch narrower than the pixel pitch. At the same time, the middle of the drain wiring 5 is bent in a V shape, and all the drain wirings 5 pass through the sealing material 3 so as to be inclined with respect to the longitudinal direction of the sealing material 3, and the terminal after passing through the terminal is the terminal of the drain driver 7. It is connected to the.
[0051]
In such a configuration, the gate wiring 4 and the drain wiring 5 are arranged at a pitch narrower than the pixel pitch, but all of the gate wiring 4 and the drain wiring 5 are inclined with respect to the longitudinal direction of the sealing material 3. Therefore, the sealing material 3 is applied to the sealing region of one substrate 1, the other substrate 2 is superimposed on the sealing material 3, and the two substrates 1 and 2 are joined by pressing. In this case, the outflow from the sealing region due to the capillary phenomenon of the sealing material 3 is suppressed.
[0052]
That is, when the gate wiring 4 and the drain wiring 5 pass through the sealing material 3 obliquely, the length of the through-passage section is increased, so that the sealing material 3 stays within the range of the sealing region. Leakage from the air is suppressed and seal breakage is prevented.
[0053]
In particular, on the thick drain wiring 5, the seal gap width is small corresponding to the thickness, so that the seal breakage is more likely to occur. However, all of the drain wiring 5 passes through the sealing material 3 obliquely, Since the length of the section is long, the leakage of the sealing material 3 due to the capillary phenomenon can be suppressed, and the seal breakage can be accurately prevented.
[0054]
Thus, leakage due to the capillary phenomenon of the sealing material 3 can be suppressed. Therefore, even if the thickness of the sealing material 3 is set small so as to increase the response speed by reducing the liquid crystal layer thickness, the occurrence of seal breakage is prevented. Accordingly, a liquid crystal display element having a high response speed can be manufactured with a high yield.
[0055]
In the second embodiment, all of the gate wiring 4 and all of the drain wiring 5 pass through the sealing material 3 obliquely. However, one of the drain wirings has a large film thickness and is particularly susceptible to seal breakage. The configuration may be such that only the drain wiring 5 is passed through the sealing material 3 diagonally with respect to only the drain wiring 5.
[0056]
FIG. 8 is a plan view of a liquid crystal display device according to a third embodiment of the present invention. In this embodiment, the gate driver 6 is displaced to a position near one end of the driver mounting portion 1a of the substrate 1. In FIG. The drain driver 7 is offset and provided at a position near one end of the driver mounting portion 1b of the substrate 1.
[0057]
The end of one end of each gate wiring 4 extends obliquely toward the gate driver 6 and passes through the sealing material 3, and each terminal thereof is connected to the terminal of the gate driver 6. Further, the end of one end side of each drain wiring 5 extends obliquely toward the drain driver 7 and passes through the sealing material 3, and each terminal thereof is connected to a terminal of the drain driver 7.
[0058]
With such a wiring configuration, all of the gate wiring 4 and all of the drain wiring 5 are inclined with respect to the longitudinal direction of the sealing material 3 as in the case of the second embodiment, and therefore the gate wiring 4 and The length of the section of the drain wiring 5 that passes through the sealing material 3 becomes longer, the sealing material 3 stays within the range of the sealing region, leakage of the sealing material 3 due to capillary action is suppressed, and seal breakage is prevented.
[0059]
In particular, on the thick drain wiring 5, the seal gap width is small corresponding to the thickness, so that the seal breakage is more likely to occur. However, all of the drain wiring 5 passes through the sealing material 3 obliquely, Since the length of the section is long, the leakage of the sealing material 3 due to the capillary phenomenon can be suppressed, and the seal breakage can be prevented.
[0060]
Thus, leakage due to the capillary phenomenon of the sealing material 3 can be suppressed. Therefore, even if the thickness of the sealing material 3 is set small so as to increase the response speed by reducing the liquid crystal layer thickness, the occurrence of seal breakage is prevented. Accordingly, a liquid crystal display element having a high response speed can be manufactured with a high yield.
[0061]
In the third embodiment, all of the gate wiring 4 and all of the drain wiring 5 are made to pass through the sealing material 3 at an angle. The configuration may be such that only the drain wiring 5 is passed through the sealing material 3 diagonally with respect to only the drain wiring 5.
[0062]
FIG. 9 is a plan view showing the structure of a liquid crystal display device according to the fourth embodiment of the present invention. FIG. 10 is a detailed enlarged view of the portion IX in FIG. 9, and FIG. A detailed view in which the portion X is enlarged is shown.
The wiring form of each gate wiring 4 and each drain wiring 5 of the liquid crystal display element in this embodiment is the same as the conventional wiring form shown in FIG. The difference from the prior art is that the line shape rises on the substrate 1 on both sides of the seal material 3 where the end of each gate wiring 4 passes and on both sides of the seal material 3 where the end of each drain wiring 5 passes. The damming portions 8 and 9 are provided.
[0063]
One damming portion 8 is configured by forming dummy wirings 8 a made of the same material as the drain wiring 5 on both sides of the sealing material 3 on the gate insulating film 10 shown in FIGS. 3 and 4 of the substrate 1. Has been. The end of each gate wiring 4 is led out from the display area A to the driver mounting portion 1a so as to pass through the dummy wiring 8a with the gate insulating film 10 therebetween, and the terminal thereof is a terminal of the gate driver 6. It is connected to the.
[0064]
The other damming portion 9 is configured by forming dummy wirings 9 a made of the same material as the gate wiring 4 on the substrate surface of the substrate 1 along both sides of the sealing material 3. Each drain wiring 5 is led from the display area A to the driver mounting portion 1b so as to get over the dummy wiring 9a with the gate insulating film 10 interposed therebetween, and the terminal thereof is connected to the terminal of the drain driver 7. Yes.
[0065]
The dummy wiring 8a is formed in the same process as the process of forming the gate wiring 4, and the dummy wiring 9a is formed in the same process as the process of forming the drain wiring 5.
[0066]
In such a liquid crystal display element, damming portions 8 and 9 are formed on both sides of the seal material 3 where the gate lines 4 and the drain lines 5 pass. When the sealing material 3 is applied and the two substrates 1 and 2 are joined, even if the sealing material 3 leaks by capillary action at the portion where each gate wiring 4 and each drain wiring 5 passes, , 9, so that leakage of the sealing material 3 is suppressed, and seal breakage is prevented.
[0067]
In particular, on the drain wiring 5 having a large film thickness, the seal gap width is small corresponding to the thickness, so that the seal breakage is more likely to occur. The portion 9 can prevent leakage of the sealing material 3 and prevent the seal from being cut.
[0068]
In this way, leakage of the sealing material 3 can be suppressed. Therefore, even if the thickness of the sealing material 3 is set small so as to increase the response speed by reducing the liquid crystal layer thickness, the occurrence of seal breakage is prevented. A liquid crystal display element having a high response speed can be manufactured with high yield.
[0069]
In the fourth embodiment, the damming portions 8 and 9 are provided on both sides of the sealing material 3 where the gate wiring 4 and the drain wiring 5 pass, respectively. In particular, one drain wiring 5 that is likely to be generated may be targeted, and a damming portion may be provided only on both sides of the sealing material 3 where the drain wiring 5 passes.
[0070]
【The invention's effect】
  The liquid crystal display element according to the first aspect of the present invention is bonded to each other via a frame-shaped sealing material surrounding the display area, and a pair of opposed liquid crystal layers provided in a region surrounded by the sealing material. A plurality of pixel electrodes arranged in a matrix within the display area, a plurality of thin film transistors respectively connected to the plurality of pixel electrodes, and a plurality of thin film transistors A plurality of gate wirings for supplying gate signals and a plurality of drain wirings for supplying data signals to the plurality of thin film transistors are provided, and each end of each of the gate wirings and each of the drain wirings passes through the sealing material. In the liquid crystal display element led out from the inside of the sealing material,
  At least of the gate wiring and the drain wiringThe ends of one of the wirings are arranged at a pitch narrower than the pixel pitch of the display area, and all of them are passed through the sealing material in a state inclined with respect to the longitudinal direction of the sealing material and led out to the outside of the sealing material. Therefore, the part of the wiring that passes through the sealing material is inclined obliquely with respect to the sealing material, and the length of the section that passes through the wiring is long.For this reason, the capillary phenomenon in the gap between the wirings when joining both substrates with a sealing material is suppressed, and the inconvenience that a part of the sealing material leaks to the side from the sealing region of the substrate due to the capillary phenomenon is prevented. Even if the thickness of the sealing material is set to be small so as to increase the response speed by reducing the liquid crystal layer thickness, it is possible to manufacture a liquid crystal display element having a high response speed with no yield of seal breakage and high yield.
[Brief description of the drawings]
FIG. 1 is a plan view showing a liquid crystal display device according to a first embodiment of the present invention.
FIG. 2 is an enlarged plan view in which a portion of an alignment film and an overcoat insulating film on one substrate of the liquid crystal display element are omitted.
FIG. 3 is an enlarged cross-sectional view taken along line VV in FIG.
4 is an enlarged sectional view taken along line VI-VI in FIG.
FIG. 5 is an enlarged detailed view of a portion VII in FIG.
6 is an enlarged detailed view of a portion VIII in FIG.
FIG. 7 is a plan view showing a liquid crystal display device according to a second embodiment of the present invention.
FIG. 8 is a plan structural view showing a liquid crystal display element according to a third embodiment of the present invention.
FIG. 9 is a plan view showing a liquid crystal display device according to a fourth embodiment of the present invention.
10 is an enlarged detailed view of a part IX in FIG. 9;
11 is an enlarged detail view of a portion X in FIG. 9;
FIG. 12 is a plan view of a conventional liquid crystal display element.
13 is an enlarged detailed view of a portion I in FIG.
FIG. 14 is an enlarged detailed view of a portion II in FIG.
15A is an enlarged sectional view taken along line III-III in FIG. 13, and FIG. 15B is an enlarged sectional view taken along line IV-IV in FIG.
[Explanation of symbols]
A ... Display area
1, 2, ... Board
3. Seal material
4 ... Gate wiring
5 ... Drain wiring
6 ... Gate driver
7 ... Drain driver
8, 9 ... Damping section
8a, 9a ... dummy wiring
13: Pixel electrode
14 ... TFT

Claims

表示エリアを囲む枠状のシール材を介して接合され、前記シール材により囲まれた領域に設けられた液晶層を挟んで互いに対向する一対の基板を備え、その一方の基板の内面に、前記表示エリア内にマトリックス状に配列形成された複数の画素電極と、前記複数の画素電極にそれぞれ接続された複数の薄膜トランジスタと、前記複数の薄膜トランジスタにゲート信号を供給する複数のゲート配線と、前記複数の薄膜トランジスタにデータ信号を供給する複数のドレイン配線とが設けられ、前記各ゲート配線および前記各ドレイン配線のそれぞれの端部が前記シール材を通り抜けてシール材の内側から外部に導出されている液晶表示素子において、
前記ゲート配線および前記ドレイン配線のうちの少なくとも一方の配線の端部は、表示エリアの画素ピッチより狭いピッチで配列するとともに、そのすべてがシール材の長手方向に対して同じ傾きで傾斜する状態でシール材を通り抜けてシール材の外側に導出されていることを特徴とする液晶表示素子。A pair of substrates that are bonded together via a frame-shaped sealing material surrounding the display area and that face each other with a liquid crystal layer provided in a region surrounded by the sealing material, on the inner surface of one of the substrates, A plurality of pixel electrodes arranged in a matrix in a display area; a plurality of thin film transistors respectively connected to the plurality of pixel electrodes; a plurality of gate wirings supplying gate signals to the plurality of thin film transistors; A plurality of drain wirings for supplying a data signal to the thin film transistor, and each end of each gate wiring and each drain wiring passes through the sealing material and is led out from the inside of the sealing material to the outside In the display element,
Ends of at least one of the gate wiring and the drain wiring are arranged at a pitch narrower than the pixel pitch of the display area, and all of them are inclined at the same inclination with respect to the longitudinal direction of the sealing material. A liquid crystal display element, wherein the liquid crystal display element passes through the sealing material and is led out of the sealing material .

複数のゲート配線とドレイン配線が設けられた一方の基板の内面には、表示エリアを囲む枠状のシール材の外側のドライバ搭載部に、前記複数のゲート配線とドレイン配線のうちの少なくとも一方を接続するドライバが、ドライバ搭載部の一端寄りに偏位して設けられ、前記複数のゲート配線とドレイン配線のうちの少なくとも一方の配線が前記ドライバの端子に接続されていることを特徴とする請求項１に記載の液晶表示素子。On the inner surface of one substrate on which a plurality of gate wirings and drain wirings are provided, at least one of the plurality of gate wirings and drain wirings is attached to the driver mounting portion outside the frame-shaped sealing material surrounding the display area. The driver to be connected is provided to be deviated near one end of the driver mounting portion, and at least one of the plurality of gate wirings and drain wirings is connected to a terminal of the driver. Item 2. A liquid crystal display device according to item 1.