JP3474104B2 - スキャンコンバータ - Google Patents

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、任意の入力側画
像表示方式の画像データが入力されて所定の出力側画像
表示方式の表示装置に出力する際に使用されるスキャン
コンバータに関する。

【０００２】

【従来の技術】一般的なコンピューティングシステムの
ディスプレー機器においては、用途や設置スペースの問
題から、様々なサイズ及び様々な解像度のものが要求さ
れる。例えば、大きな画像でマルチメディアソフトを楽
しみたいような場合には６４０×４８０ドットの解像度
を使用する一方、仕事のためにできるだけたくさんの情
報を１画面で見通しよく表示したい場合や、肉眼での視
認による疲れを軽減するためには、できるだけ高い解像
度で表示を行うことが望ましい。また、近年のコンピュ
ーティングシステムにおけるマルチメディア技術の発展
や、デジタルテレビジョン放送サービスの開始に関連し
て、近い将来には家庭等でのコンピューティングシステ
ムとテレビジョン放送との棲み分けがなくなる事態も予
想されており、異なった複数種類の同期周波数の画像信
号を相互に変換して、コンピューティングシステムとテ
レビジョン放送受像機との間など、異なる同期周波数の
画像表示の整合を図ることが益々重要になりつつある。

【０００３】このように、異なった複数種類の同期周波
数の画像信号を相互に変換する際のインターフェースと
しては、通常はスキャンコンバータが使用される。

【０００４】一般に、スキャンコンバータは、図８の如
く、入力元の機器から入力された画像データＳｉｎに応
じて、水平同期周波数を変換した後に液晶表示ディスプ
レーまたはプラズマディスプレーといったフラットパネ
ルディスプレー等の表示装置１に出力するようになって
いる。この際、例えば入力元の信号の表示方式として
は、図９の如く、ＸＧＡ、ＳＶＧＡ、ＶＧＡ及びＶＴＸ
Ｔなど様々なものがあり、これらの方式における水平同
期周波数（Ｈ）及び垂直同期周波数（Ｖ）は、これらの
方式が開発された時点の技術水準等の要因によって図９
のようにまちまちに設定されている。したがって、この
様々な周波数の信号をディプレイ装置に同期させるべく
調整するのがスキャンコンバータの主な機能である。

【０００５】このスキャンコンバータにおいては、図８
の如く、ＲＧＢ（赤、緑、青）信号、ＹＵＶ（輝度成
分、Ｒ−Ｙ色差成分、Ｂ−Ｙ色差成分）信号、またはＹ
ＣｒＣｂ（ガンマ変換された輝度／色差分離表色系）信
号といった所定の画像データが入力元の機器から入力さ
れると、必要に応じて第１の画素処理部１１で画素の間
引き処理を行い、メモリコントローラ１２を通じて１画
面（フレーム）分の画像データをフレームメモリ１３に
蓄える。そして、再びメモリコントローラ１２で画像デ
ータを読み出した後、必要に応じて第２の画素処理部１
４で画素の水増しを行い、ＹＵＶ信号またはＹＣｒＣｂ
信号として色形式変換部１５に入力してＲＧＢ信号に変
換する。そして、輝度及びコントラストを輝度・コント
ラスト調整部１６で調整した後、表示装置毎に異なる色
の調整変化の直線性をガンマ補正部１７により補正し、
表示色が少ない場合に色の近似補正をディザリング部１
８で行う。そして、所定のディスプレー調整表示をオン
スクリーンディスプレー合成部１９で画像合成して制御
する。しかる後、出力調整部２０により、表示装置１の
表示デバイスのポート形式に対応して奇数番目の画素に
対応する奇数ポートと偶数番目の画素に対応する偶数ポ
ートのそれぞれに、２４ビットのＲＧＢ信号を交互に出
力する。これらの画像処理動作は、全てＣＰＵ２１が所
定のソフトウェアプログラム（ドライバデバイス）に従
って実行される。

【０００６】ここで、スキャンコンバータには、少なく
とも２個のＰＬＬ回路２２，２３が組み込まれている。
一方のＰＬＬ回路２２は、第１の画素処理部１１で画像
データを読み込んだ後メモリコントローラ１２でフレー
ムメモリ１３に画像データを書き込むまでの同期をとる
ことに使用される。また、他方のＰＬＬ回路２３は、フ
レームメモリ１３から画像データを読み出して表示装置
１に出力するまでの動作同期をとることに使用される。
即ち、メモリコントローラ１２によりフレームメモリ１
３への画像データの書き込み動作は、一方のＰＬＬ回路
２２の発信周波数に対応して、入力元の機器からの信号
に同期して行われる。一方、メモリコントローラ１２が
フレームメモリ１３内の画像データを読み出す動作は、
他方のＰＬＬ回路２３の発信周波数に対応して、出力先
の表示装置１の動作クロックに対応するように実行され
る。このように、ＣＰＵ２１での制御に基づいて別々の
２個のＰＬＬ回路２２，２３が互いに異なる周波数の動
作クロックを発信し、これに基づいてフレームメモリ１
３に対する画像データの読み書きを別々のクロック周波
数で実行することで、入出力画像信号の水平同期周波数
を容易に変更できるようになっている。

【０００７】

【発明が解決しようとする課題】上記したスキャンコン
バータにおいて使用されるフレームメモリ１３の容量
は、最低でも、出力デバイス（即ち出力側の表示装置
１）のサイズ以上のものが要求され、例えば１０２４×
７６８ドットの画面の場合であれば、１０２４×７６８
×２４＝１８，８７４，３６８ビットの容量が必要とな
る。

【０００８】かかるフレームメモリ１３は一般に高価で
あり、また、回路構成上の省スペース化の阻害原因とも
なっていた。

【０００９】そこで、この発明の課題は、フレームメモ
リを省略し、安価に構成できるスキャンコンバータを提
供することにある。

【００１０】

【課題を解決するための手段】上記課題を解決すべく、
請求項１に記載の発明は、任意の入力側画像表示方式の
画像データが入力されて所定の出力側画像表示方式の表
示装置に出力する際に使用されるスキャンコンバータで
あって、前記入力側画像表示方式の水平同期周波数を計
測する計測部と、前記計測部での計測結果に応じた所定
の整数倍率に前記水平同期周波数を変換するタイミング
制御部と、入力に係る画像データを１本の水平走査ライ
ンごとに一時的に格納するバンクが内蔵され、当該バン
クに格納された水平走査ラインを前記計測部での計測結
果に応じた前記所定の整数倍率に対応する所定回数だけ
繰り返し読み出して画像データの解像度を変換する解像
度変換部と、前記タイミング制御部で前記所定の整数倍
率に変換された前記水平同期周波数で、前記解像度変換
部から出力された画像データを前記表示装置に出力する
出力制御部とを備えるものである。

【００１１】請求項２に記載の発明は、前記タイミング
制御部は、入力元の機器から入力される垂直同期信号を
基準として前記水平同期周波数の水平同期信号をカウン
トし、このときのカウント結果と、前記計測部での計測
結果とに応じて、前記表示装置側で表示不要な水平走査
ラインを決定する機能を有し、前記出力制御部は、前記
タイミング制御部で決定された表示不要な水平走査ライ
ンに係る画像データの出力を停止するマスキング機能を
有せしめられたものである。

【００１２】請求項３に記載の発明は、前記解像度変換
部の前記バンクは、前記各水平走査ライン中の奇数番目
の画素の全てを一時的に格納する奇数バッファと、前記
各水平走査ライン中の偶数番目の画素の全てを一時的に
格納する偶数バッファとを備え、前記出力制御部は、前
記奇数バッファから出力された１ライン中の奇数番目の
画素と、前記偶数バッファから出力された１ライン中の
偶数番目の画素とを並行して出力するようにされたもの
である。

【００１３】

【００１４】

【発明の実施の形態】図１はこの発明の一の実施の形態
のスキャンコンバータ３０を示す図である。このスキャ
ンコンバータは、例えばコンピューティングシステムや
テレビジョン受像機等からの画像情報を表示するための
マルチディスプレイ等に予め組み込まれて設置されるも
のであって、図１の如く、入力元の機器から与えられた
画像データの水平同期周波数を、出力先の表示装置３１
に整合するように変換するものである。

【００１５】ここで、この実施の形態では、表示装置３
１の例として、１０２４×７６８ドットの液晶表示パネ
ル（ＬＣＤ）３１ａが内蔵され、このＬＣＤ３１ａをＸ
ドライバ３１ｂ及びＹドライバ３１ｃで駆動する一般的
な液晶ディスプレーが適用される。ここで、この表示装
置３１は、１本の水平走査ライン中における奇数番目の
画素（奇数ピクセル）が入力される奇数ポートと、偶数
番目の画素（偶数ピクセル）が入力される偶数ポートの
２ポート形式のものであって、これら奇数ポート及び偶
数ポートが、それぞれ２４ビットのＲＧＢ信号が速やか
に入力されるものである。このように、奇数ポートと偶
数ポートのそれぞれに２４ビットの画像データ（奇数ピ
クセル及び偶数ピクセル）が並行して入力されて、合計
４８（＝２４×２）ビットの入力が行われることにな
り、故に表示装置３１内の表示周波数の半分の周波数で
画像データを入力しても十分に同期整合がとれるように
なっている。

【００１６】そして、このスキャンコンバータ３０は、
画素データを奇数バッファ（１／２ｌｉｎｅ）４１ａ，
４２ａと偶数バッファ（１／２ｌｉｎｅ）４１ｂ，４２
ｂに交互に書き込み、これをそれぞれ読み出してパラレ
ルに出力するようにしているので、それぞれと入力され
た画像データに係る水平同期周波数（ＨＳｉ）を一律に
２倍に変換することができるとともに、画面表示上不要
となる末端ラインを間引き処理することで、図８に示し
た従来例のようなフレームメモリ（１３）及び２個のＰ
ＬＬ回路（２２，２３）を省略しても同期整合が問題な
くとれるようにするものである。

【００１７】即ち、このスキャンコンバータ３０は、外
部からの２４ビットのＲＧＢ信号（ＲＧＢ２４）につい
てその解像度を変換する解像度変換部３２と、この解像
度変換部３２からの画素単位の属性情報を隣接画素との
間で調整するフィルタ３３と、画像調整部３４と、外部
のＰＬＬ３５からの同期信号を分周する分周器３６と、
入力元から与えられた同期信号に基づいて解像度変換部
３２及び画像調整部３４の動作タイミングを制御するタ
イミング制御部３７と、入力元の機器内の発振器３８か
らの水平同期信号Ｈｓｙｎｃ及び垂直同期信号Ｖｓｙｎ
ｃを計測するＳｙｎｃ計測部３９（計測部）と、これら
スキャンコンバータ３０内の全ての要素３２，３４，３
６，３７，３９を制御するＣＰＵ４０とを備える。

【００１８】解像度変換部３２は、図２の如く、書き込
み用と読み出し用とに交互に切り替わって動作する２つ
のバンク４１，４２を有しており、各バンク４１，４２
は、１本の水平走査ライン中における奇数番目の画素
（奇数ピクセル）が一時的に格納される奇数バッファ
（１／２ｌｉｎｅ）４１ａ，４２ａと、偶数番目の画素
（偶数ピクセル）が一時的に格納される偶数バッファ
（１／２ｌｉｎｅ）４１ｂ，４２ｂとをそれぞれ備えて
いる。各バッファ４１ａ，４１ｂ，４２ａ，４２ｂは、
１本の水平走査ラインの半分のビット長に設定されてい
る。両バンク４１，４２の交互の切替は例えば水平同期
信号Ｈｓｙｎｃの立ち下がりに対応して実行され、いず
れか一方のバンク４１／４２がスイッチ４３ａを通じて
入力端子４３に接続されて画像データの書き込み用に動
作しているときには、他方のバンク４２／４１がスイッ
チ４５ａ，４５ｂを通じてフィルタ３３側の接続端子４
４ａ，４４ｂに接続されて画像データの読み出し用に動
作する。また、スイッチ４３ａは、いずれかのバンク４
１，４２に接続されている状態において、１クロックご
とに、即ち、１本の水平走査ライン中の各画素（ピクセ
ル）が入力されるごとに、奇数バッファ４１ａ，４２ａ
と偶数バッファ４１ｂ，４２ｂとに交互に切り替わる。
これにより、各バンク４１，４２の各奇数バッファ４１
ａ，４２ａには奇数ピクセルのみが格納され、各偶数バ
ッファ４１ｂ，４２ｂには偶数ピクセルのみが格納され
る。これらスイッチ４３ａ，４５ａ，４５ｂの切替動作
は、タイミング制御部３７からの動作制御信号に従って
実行される。

【００１９】尚、入力元の機器からは元々はアナログ式
ＲＧＢ信号（Ａ−ＲＧＢ）が出力されるが、このアナロ
グ式ＲＧＢ信号（Ａ−ＲＧＢ）は、アナログ／ディジタ
ル変換器（ＡＤＣ）４６によって２４ビット長のディジ
タル式ＲＧＢ信号（ＲＧＢ２４）に変換された後に解像
度変換部３２に入力される。ここで、図１及び図２で
は、単一のＡＤＣを使用した例を示しているが、このＡ
ＤＣ４６の処理速度がスキャンコンバータ３０内部の処
理に比べて遅い場合には、２個のアナログ／ディジタル
変換器を並列的に使用して２４ビット長のディジタル式
ＲＧＢ信号（ＲＧＢ２４）を並行的に解像度変換部３２
に入力するようにしてもよい。この場合は、一対のアナ
ログ／ディジタル変換器（ＡＤＣ）のそれぞれを各バン
ク４１，４２の各奇数バッファ４１ａ，４２ａと偶数バ
ッファ４１ｂ，４２ｂとにスイッチを介して接続すれば
よい。

【００２０】フィルタ３３は、各画素について、これに
先駆けて入力された近傍の他の画素との間で重み付け演
算処理を行って画素平滑化処理等の画素調整を行うため
の回路であって、奇数ピクセルについての処理を行う奇
数ピクセル演算部５１と、偶数ピクセルについての処理
を行う偶数ピクセル演算部５２とを備える。各ピクセル
演算部５１，５２とも、１画素分の画素データをそれぞ
れ一時的に格納する５個のドットバッファ（１ｄｏｔ）
５３〜５８と、１ライン分のドット数の格納容量を持つ
２個のラインバッファ（１ｌｉｎｅ）５９，６０と、こ
れらの各バッファ５５〜６０からの画素データ及び解像
度変換部３２からの最新に入力された画素データとの９
個のデータの重み付けを行う乗算器６１〜６９と、この
全乗算器６１〜６９からの出力を加算する加算器７１〜
７４と、この加算器７１〜７４から出力されたデータを
画像調整部３４に出力する出力制御部７５とを備える。

【００２１】第１のドットバッファ５３及び第２のドッ
トバッファ５３は直列に接続されてスイッチ４５ａ，４
５ｂを介して解像度変換部３２に接続される。これによ
り、第１のドットバッファ５３は、解像度変換部３２か
らの最新に入力される画素データより１クロックだけ先
駆けて入力された画素データが格納され、また、第２の
ドットバッファ５４は、解像度変換部３２からの最新に
入力される画素データより２クロックだけ先駆けて入力
された画素データが格納される。

【００２２】各ラインバッファ５９，６０は、上述の通
り、それぞれ１ライン分のドット数の格納容量を持つも
のであるが、解像度変換部３２から入力されてくるデー
タは、奇数ピクセル演算部５１については奇数ピクセル
だけ、偶数ピクセル演算部５２については偶数ピクセル
だけであるため、それぞれ１本の水平走査ライン当たり
の半分の画素データのみが格納されることになる。した
がって、１ライン分のドット数の格納容量を持つ第１の
ラインバッファ５９には、２本分の水平走査ライン中の
奇数ピクセルが格納された後に順次これを出力し、ま
た、第２のラインバッファ６０には２本分の水平走査ラ
イン中の偶数ピクセルが格納された後に順次これを出力
する。これにより、第１のラインバッファ５９及び第２
のラインバッファ６０には、それぞれ１つ飛ばしの水平
走査ラインについて奇数ピクセルまたは偶数ピクセルの
一方が格納された後に出力されることになる。

【００２３】そして、第３のドットバッファ５５及び第
４のドットバッファ５６は直列に接続されて第１のライ
ンバッファ５９に接続される。これにより、第３のドッ
トバッファ５５は、第１のラインバッファ５９から最新
に出力される画素データより１クロックだけ先駆けて出
力された画素データが格納され、また、第４のドットバ
ッファ５６は、第１のラインバッファ５９から最新に出
力される画素データより２クロックだけ先駆けて出力さ
れた画素データが格納される。

【００２４】さらに、第５のドットバッファ５７及び第
６のドットバッファ５８は直列に接続されて第２のライ
ンバッファ６０に接続される。これにより、第５のドッ
トバッファ５７は、第２のラインバッファ６０から最新
に出力される画素データより１クロックだけ先駆けて出
力された画素データが格納され、また、第６のドットバ
ッファ５８は、第２のラインバッファ６０から最新に出
力される画素データより２クロックだけ先駆けて出力さ
れた画素データが格納される。

【００２５】乗算器６１〜６９は、解像度変換部３２か
ら入力される最新の画素データ及び各バッファ５３〜６
０から出力される各画素データについてそれぞれ計数ｋ
１〜ｋ９を積算して重み付けを行うものである。また、
加算器７１〜７４は、乗算器６１〜６９で重み付けられ
たデータを加算することで、隣接画素との間で調整され
た画素データを決定するものである。即ち、乗算器６１
〜６９での重み付け及び加算器７１〜７４での加算によ
り、解像度変換部３２から入力される最新の画素データ
は、その水平方向に直前に既入力された２つの画素及び
これらの画素に対して２ライン分だけ先に入力された画
素を用いて、重み付けによる画素平滑化処理等の調整が
行われる。

【００２６】出力制御部７５は、タイミング制御部３７
からの指示制御にしたがって画素データを画像調整部３
４に出力するもので、特に後述する走査ライン単位での
「間引き処理」について、タイミング制御部３７からの
指示にしたがって画像調整部３４に対する画素データの
出力を停止するマスキング機能を有せしめられている。

【００２７】尚、フィルタ３３内の各ピクセル演算部５
１，５２内の全ての動作は、タイミング制御部３７から
のタイミング制御信号に基づいて実行される。

【００２８】画像調整部３４は、図８に示した従来例中
の色形式変換部（１５）、輝度・コントラスト調整部
（１６）、ガンマ補正部（１７）、ディザリング部（１
８）及びオンスクリーンディスプレー合成部（１９）に
相当する回路が内蔵されたものである。

【００２９】分周器３６は、図１の如く、入力元の機器
内のＰＬＬ３５からの信号を受けて、これを例えば１／
２倍の周波数の信号に変換してＰＬＬ３５に入力するも
のである。ＰＬＬ３５からの信号はタイミング制御部３
７内に取り込まれて各種タイミング制御の動作ベースク
ロックとして使用される。

【００３０】Ｓｙｎｃ計測部３９は、スキャンコンバー
タ３０が搭載される回路ボード上の発振器３８からベー
スクロックを得て、このベースクロックと水平同期信号
Ｈｓｙｎｃ及び垂直同期信号Ｖｓｙｎｃとを比較して、
入力元の機器の同期周波数属性を判断し、その結果をタ
イミング制御部３７に送信する。尚、ここで判断される
入力元の機器の同期周波数属性とは、例えばＶＧＡやＳ
ＶＧＡ等の所定の画像表示方式ごとに予め設定された周
波数特性値についての属性であり、不揮発性ＲＯＭ等に
記憶された所定のテーブル中のデータにしたがって判断
を行うものである。

【００３１】タイミング制御部３７は、ＰＬＬ３５から
与えられた信号を動作クロックとし、Ｓｙｎｃ計測部３
９から与えられた入力元の機器の同期周波数属性に応じ
て、解像度変換部３２及びフィルタ３３のタイミングを
制御する。例えば、入力元の機器からの画像信号の画像
表示方式がＸＧＡであるような場合で、出力先の表示装
置３１に対してはじめから同期周波数の整合がとれてい
る場合には、解像度変換部３２及びフィルタ３３に対し
て、入力元の機器からの水平同期信号Ｈｓｙｎｃと同一
周期の同期信号を与え、入出力の同期周波数の変更は行
わないようにする一方、入力元の機器からの画像信号の
画像表示方式がＶＧＡやＳＶＧＡであるような場合で、
出力先の表示装置３１に対して同期周波数を変更するよ
うな場合は、解像度変換部３２及びフィルタ３３に対し
て、入出力の同期周波数の変更を行うようにする。

【００３２】ここで、タイミング制御部３７内には、図
３の如く、スキャンコンバータ３０から表示装置３１へ
出力する際に出力が不要な水平走査ラインを間引くため
の間引きタイミング制御回路７７が内蔵されている。こ
の間引きタイミング制御回路７７は、入力元の機器から
与えられた水平同期信号Ｈｓｙｎｃ及びＳｙｎｃ計測部
３９での判断結果についての情報から、画像データの出
力をライン単位で間引くかどうかを判断する間引きライ
ン判断部７８と、間引きライン判断部７８からの出力に
応じて間引き信号を出力する間引き信号出力部７９と、
間引き信号出力部７９から間引き信号が出力されたとき
にフィルタ３３の出力制御部７５及び表示装置３１に対
する水平同期信号Ｈｓｙｎｃの出力を停止する同期信号
出力停止部８０とを備える。

【００３３】間引きライン判断部７８は、入力元の機器
から与えられた垂直同期信号Ｖｓｙｎｃの入力を基点と
して水平同期信号Ｈｓｙｎｃをカウントし、現在入力さ
れている画像が何番目の水平走査ラインであるかを認識
するカウンタである。尚、間引きライン判断部７８での
カウント値が「０」値になった時点でこれを複数ライン
の全ての信号として「０」値を間引き信号出力部７９に
送信する。

【００３４】間引き信号出力部７９は、Ｓｙｎｃ計測部
３９での判断結果に応じて、パターン比較部２８カウン
トした水平走査ラインが間引き予定のラインであるかど
うかを判断する機能と、判断の結果、間引く必要がある
場合は、同期信号出力停止部８０に間引き信号としてロ
ー信号を出力し、それ以外の場合は同期信号出力停止部
８０３にハイ信号を送信する機能とを有している。

【００３５】尚、具体的には、例えば間引きライン判断
部７８における全てのラインについてのカウント値のう
ち１個のラインのみを間引くような単純な動作の場合に
は、間引きライン判断部７８から入力されるカウント値
が「０」値になり、ここから与えられる複数ラインの全
てが「０」値になった時点で、これを認識するＯＲ回路
が適用される。

【００３６】一方、例えば間引きライン判断部７８にお
ける全てのラインについてのカウント値のうち複数個の
ラインを間引くような複雑な動作の場合には、間引き信
号出力部７９として単純なＯＲ回路のみを使用するだけ
では、間引きに係る適正なタイミングを判断することは
困難である。この場合は、入力される画像データの１ラ
インのデータ長と出力に係る画像データの１ラインのデ
ータ長は、画像表示方式の種類に対応して数種類の組み
合わせに限定されるため、これらの限定された数種類の
組み合わせをデータテーブルとして用意しておけば、効
率良く間引きラインを判断できる。この場合、間引き信
号出力部７９の内部または外部に不揮発性記憶装置を設
け、この不揮発性記憶装置に、入力元の機器の同期周波
数属性に応じた間引きラインの情報をデータテーブルと
して予め格納しておき、このデータテーブルを参照し
て、カウント結果に応じて間引く必要があるか否かを判
断すればよい。

【００３７】同期信号出力停止部８０は、間引き信号出
力部７９からの出力信号と水平同期信号Ｈｓｙｎｃとの
論理積を演算する論理積回路であり、間引き信号出力部
７９からの信号がハイ信号であったときには、水平同期
信号Ｈｓｙｎｃを出力制御部７５及び表示装置３１に出
力する一方、間引き信号出力部７９からの信号がロー信
号（間引き信号）であったときには、水平同期信号Ｈｓ
ｙｎｃのハイ／ロー状態に拘わらずロー信号を出力す
る。

【００３８】上記構成のスキャンコンバータの動作を説
明する。まず、入力元の機器からの画像信号の画像表示
方式がＸＧＡであるような場合で、出力先の表示装置３
１に対してはじめから同期周波数の整合がとれている場
合には、タイミング制御部３７は、解像度変換部３２及
びフィルタ３３に対して、入力元の機器からの水平同期
信号Ｈｓｙｎｃと同一周期の同期信号を与え、入出力の
同期周波数の変更は行わないようにする。このとき、入
力された水平同期信号Ｈｓｙｎｃ（入力Ｈｓｙｎｃ）８
１と出力に際しての水平同期信号Ｈｓｙｎｃ（出力Ｈｓ
ｙｎｃ）８２は図４のようになる。尚、図４では、説明
の簡便のため、入出力に係る水平走査ラインの総数を７
本としているが、実際にはこれより遥かに多い本数とな
る。

【００３９】一方、入力元の機器からの画像信号の画像
表示方式がＶＧＡやＳＶＧＡであるような場合で、出力
先の表示装置３１に対して同期周波数を変更するような
場合は、タイミング制御部３７は、解像度変換部３２及
びフィルタ３３に対して入出力の同期周波数の変更を行
うようにする。入力される水平走査ラインの総数に対し
て出力に係る水平走査ラインの総数を１．８倍にする場
合の例を図５に示す。図５中においては、入力Ｈｓｙｎ
ｃに従って入力される画像データを符号８３で、出力Ｈ
ｓｙｎｃに従って出力される画像データを符号８４でそ
れぞれ示す。また、符号８５は、従来例における出力画
像データの出力タイミングを示すものである。これらの
画像データ中におけるブロック区切りは、それぞれの画
像データ中の水平走査ラインを示している。尚、図５で
は、説明の簡便のため、入力に係る水平走査ラインの総
数を５本とし、出力に係る水平走査ラインの総数を９本
として説明しているが、実際にはこれより遥かに多い本
数であることは言うまでもない。

【００４０】従来においては、図５のように、入力画像
データ８３に係る最終ライン（５番目のライン）Ｌｉ５
の終端のタイミングと、出力画像データ８５の最終ライ
ン（９番目のライン）Ｌｐｏ９の終端のタイミングとは
一致するようにしていた。このことと関連して、各ライ
ン周期についても、出力画像データ８５は入力画像デー
タ８３の丁度２倍の周波数とはなっておらず、図５の例
では、これらのライン周期の比が５：９になっている。
このため、従来の出力画像データ８５の各ライン
（「１」〜「９」）中の各画素にどのようなデータを割
り振るかについては、複雑な制御を必要とせざるを得な
かった。

【００４１】これに対し、この実施の形態においては、
入力Ｈｓｙｎｃの周波数をＨＳｉ、出力Ｈｓｙｎｃの周
波数をＨＳｏとすると、「ＨＳｏ＝２×ＨＳｉ」の関係
が成立しており、その結果、出力画像データ８４は入力
画像データ８３の丁度２倍の周波数で出力され、故にそ
れぞれのライン周期の比は１：２となっている。そし
て、出力画像データ８４の最終ライン（９番目のライ
ン）Ｌｓｏ９の終端のタイミングとは一致しておらず、
この最終ライン（９番目のライン）Ｌｓｏ９の後に間引
き処理された時間が存在する。即ち、この間引き処理さ
れた時間帯では、タイミング制御部３７での制御により
出力制御部７５から画像調整部３４への画素データの出
力は行われず、したがって表示装置３１においては、間
引き処理の時間帯に相当する水平走査ラインには何も表
示が行われないことになる。

【００４２】また、出力画像データ８４と入力画像デー
タ８３のライン周期の比が、１：２と従来に比べて単純
化していることから、出力画像データ８４中の奇数番目
のライン（「１」「３」「５」「７」）とこれにそれぞ
れ後続する偶数番目のライン（「２」「４」「６」
「８」）とを単純に同じ画素配列にすれば、複雑な画素
再配置を行わずして画素整合をとることが容易に可能と
なる。

【００４３】このときのスキャンコンバータ３０内の動
作を詳述する。なお、以下のスキャンコンバータ３０内
の動作は、全てＣＰＵ４０が所定のドライバプログラム
に従って各要素３２，３３，３４，３５，３７，３９を
制御することによって達成されるものである。

【００４４】まず、Ｓｙｎｃ計測部３９は、入力元の機
器から与えられた水平同期信号Ｈｓｙｎｃ及び垂直同期
信号Ｖｓｙｎｃを、発振器３８からのベースクロック信
号と比較し、入力元の機器の同期周波数属性を判断し、
その結果をタイミング制御部３７に送信する。この際、
例えば入力元の機器の画像表示方式がＸＧＡ方式であっ
てその水平同期信号Ｈｓｙｎｃの同期周波数ＨＳｉが５
８ＫＨｚである場合、タイミング制御部３７では、図６
のように入力同期周波数ＨＳｉと同じ周波数ＨＳｉでフ
ィルタ３３及び画像調整部３４を動作させて、画像デー
タを表示装置３１に出力するようにする。一方、例えば
入力元の機器の画像表示方式がＶＧＡ方式であってその
水平同期信号Ｈｓｙｎｃの同期周波数ＨＳｉが３２ＫＨ
ｚである場合、タイミング制御部３７では、図６のよう
に入力同期周波数ＨＳｉの２倍の周波数ＨＳｉ（６４Ｋ
Ｈｚ）で、また入力元の機器の画像表示方式がＳＶＧＡ
方式であってその水平同期信号Ｈｓｙｎｃの同期周波数
ＨＳｉが４８ＫＨｚである場合、タイミング制御部３７
では、図６のように入力同期周波数ＨＳｉの２倍の周波
数ＨＳｉ（９６ＫＨｚ）で、フィルタ３３及び画像調整
部３４を動作させて、画像データを表示装置３１に出力
するようにする。

【００４５】解像度変換部３２においては、図２の如
く、１ラインごとに各バンク４１，４２をスイッチ４３
ａ，４５ａ，４５ｂで交互に切り替えながら、入力元の
機器からの画像データを各一時的に書き込み、且つフィ
ルタ３３へ読み出し出力を行う。この際、１画素ごとに
奇数バッファ４１ａ，４２ａと偶数バッファ４１ｂ，４
２ｂとを切替え、図７中の「（３）Write Line buf」の
ように１ライン中の奇数ピクセルを奇数バッファ４１
ａ，４２ａに書き込み、また図７中の「（４）Write Li
ne buf」のように偶数ピクセルを偶数バッファ４１ｂ，
４２ｂに書き込んだ後に、それぞれの読み出しを行う
（図７中の「（５）（６）Read Line buf」）。

【００４６】尚、図７では、同図（２）のように「Ａ」
〜「Ｆ」の６個のラインについて、入力水平同期信号Ｈ
ｓｙｎｃ（図７中の（１））に従って動作する様子を示
している。ただし、同図中の（３）〜（１１）において
「０」〜「５」の６個の画素を奇数ピクセル「０」
「２」「４」と偶数ピクセル「１」「３」「５」に分け
て処理する例を示しているが、実際には６個より遙かに
多い画素数で１水平走査ラインが構成されることは勿論
である。

【００４７】このときの「（５）（６）Read Line bu
f」においては、１つ飛びに構成された奇数ピクセル列
（（３）Write Line buf＝「０」「＊（空白データ）」
「２」「＊」「４」「＊」）と偶数ピクセル列（（４）
Write Line buf＝「＊」「１」「＊」「３」「＊」
「５」）のそれぞれに対して、「＊」を除いた部分だけ
を抽出し、それぞれ２回ずつ読み出すようにする。即
ち、空白データ「＊」が詰められて、その結果それぞれ
半分の周期のデータに圧縮されてなる１／２周期ライン
データが２回ずつ読み出されて、それぞれ（５）Read L
ine buf＝「０」「２」「４」「０」「２」「４」と
（６）Read Line buf＝「１」「３」「５」「１」
「３」「５」というデータに変換される。

【００４８】フィルタ３３の各ピクセル演算部５１，５
２においては、各バッファ５３〜６０に画素データを一
時的に格納した後、それぞれのタイミングで乗算器６１
〜６９に出力されて所定の計数ｋ１〜ｋ９で重み付けが
行われた後、加算器７１〜７４での加算により加算され
る。これにより、水平方向及び垂直方向の両方向に対し
てなめらかな画像が得られ、画質の向上を図る。フィル
タ３３の出力結果は、図７中の「（７）（８）Filter o
ut」に示した通りである。

【００４９】上記の動作に並行して、タイミング制御部
３７内においては、入力元の機器から水平同期信号Ｈｓ
ｙｎｃが入力されるたびにこれを間引きライン判断部７
８でカウントし、これに基づいて、間引き信号出力部７
９により間引き処理を行う必要のある水平走査ラインを
判別し、必要な場合にはデータテーブルを参照などし
て、同期信号出力停止部８０を通じて出力制御部７５及
び表示装置３１へ出力する。

【００５０】ここで、タイミング制御部３７での判断の
結果、間引き処理を行わない場合には、間引き信号出力
部７９は同期信号出力停止部８０に対して「１（ハイ信
号）」を出力する。同期信号出力停止部８０において
は、間引き信号出力部７９から「１（ハイ信号）」が与
えられている間は水平同期信号Ｈｓｙｎｃを出力制御部
７５及び表示装置３１へそのまま出力することになる。

【００５１】このように、間引き処理を行わない場合、
図７中の「Ａ」〜「Ｄ」及び「Ｆ」の水平走査ラインに
ついての処理は、タイミング制御部３７からの指示信号
に従って各画像データが画像調整部３４に出力され、こ
の画像調整部３４で所定の処理が行われた後、図７中の
「（９）（１０）出力画像データ」のように表示装置３
１に出力される。これと並行して、スキャンコンバータ
３０からは出力に係る水平同期信号Ｈｓｙｎｃ（図７中
の「（１１）Output Hsync」）が出力される。ここで
は、入力元の機器の画像表示方式がＶＧＡ方式やＳＶＧ
Ａ方式の場合を示しており、入力に係る水平同期信号Ｈ
ｓｙｎｃの同期周波数に対して、出力に係る水平同期信
号Ｈｓｙｎｃの同期周波数は、２本のラインでパラレル
に出力処理が行われることから２倍に変換されているこ
とになる。表示装置３１においては、ここで出力された
水平同期信号Ｈｓｙｎｃ（図７中の「（１１）Output H
sync」）に基づいて、図７中の「（９）（１０）出力画
像データ」を１ラインずつ表示処理する。

【００５２】一方、タイミング制御部３７内での判断の
結果、間引き処理を行う必要がある場合には、間引き信
号出力部７９（論理和回路）は同期信号出力停止部８０
に対して「０（ロー信号）」を出力する。同期信号出力
停止部８０においては、間引き信号出力部７９からの入
力信号が「０（ロー信号）」である場合は、出力制御部
７５及び表示装置３１に対する水平同期信号Ｈｓｙｎｃ
の出力を停止する（図７中の（１１）における符号Ｔ
１）。そうすると、図７中の「（９）（１０）出力画像
データ」の符号Ｔ２のように、出力制御部７５から画像
調整部３４への画像データの出力は停止され、故に画像
調整部３４での処理及び表示装置３１への画像データの
出力は行われない。また、間引き処理時には、タイミン
グ制御部３７から表示装置３１への水平同期信号Ｈｓｙ
ｎｃの送信も行われない。このため、表示装置３１で
は、間引き処理された部分に相当する水平走査ラインの
表示は行われることはない。

【００５３】以上のように、解像度変換部３２におい
て、１ラインの画像データを奇数ピクセルと偶数ピクセ
ルに分けてそれぞれ奇数バッファ４１ａ，４２ａ及び偶
数バッファ４１ｂ，４２ｂに書き込み、これらを２回ず
つ読み出すことにより、水平周波数を２倍にしているの
で、従来のように高価な大容量のフレームメモリ（１
３）を使用せずに、容易に同期周波数の変換を行うこと
ができる。したがって、スキャンコンバータ全体を小面
積且つ低価格で提供できる。

【００５４】また、この際、フィルタ３３によって、水
平走査方向と垂直走査方向の両方に隣接した画素同士の
重み付けを行って画素調整処理を行っているので、画質
の向上を図ることができる。

【００５５】尚、上記実施の形態では、画素データを奇
数バッファ（１／２ｌｉｎｅ）４１ａ，４２ａと偶数バ
ッファ（１／２ｌｉｎｅ）４１ｂ，４２ｂに交互に書き
込み、これをそれぞれ読み出してパラレルに出力するよ
うにすることで、タイミング制御部３７によって水平同
期信号Ｈｓｙｎｃの周波数を２倍に変換し、これに対応
して解像度変換部３２内の各バッファ４１ａ，４１ｂ，
４２ａ，４２ｂ内の画像データを２回ずつ読み出してい
たが、これに限られるものではなく、例えば、３個以上
のＮ個のバッファを使用して画素データをこれらに交互
に書き込み、これらをそれぞれ読み出してＮ個のライン
で出力先の表示装置３１にパラレルに出力するようにし
てもよい。この場合、各バッファの容量は１／Ｎｌｉｎ
ｅでよいことになる。

【００５６】また、上記実施の形態では、表示装置３１
の例として、１０２４×７６８ドットの液晶表示パネル
（ＬＣＤ）を適用していたが、ディジタル入力式のもの
であれば、他に例えばプラズマディスプレーパネル（Ｐ
ＤＰ）のようなものを適用しても差し支えない。また、
画面のサイズについても、１０２４×７６８ドットのも
のに限られず、他に１２８０×１０２４ドットのような
大画面ディスプレーを適用してもよい。

【００５７】

【発明の効果】請求項１に記載の発明によれば、解像度
変換部において、１本の水平走査ラインごとの画像デー
タを一旦バンクに書き込み、これらを整数回（例えばＶ
ＧＡまたはＳＶＧＡであれば２回）ずつ読み出すととも
に、出力に係る水平同期周波数を入力にかかる水平同期
周波数の整数倍（例えばＶＧＡまたはＳＶＧＡであれば
２倍）に変換し、このタイミングにしたがって表示装置
で走査表示できるようにしているので、従来のように高
価な大容量のフレームメモリを使用しなくても、容易に
同期周波数の整合変換を行うことができる。したがっ
て、スキャンコンバータ全体を小面積且つ低価格で提供
できる。

【００５８】請求項２に記載の発明によれば、タイミン
グ制御部において、入力元の機器から入力される垂直同
期信号を基準として水平同期周波数の水平同期信号をカ
ウントし、このときのカウント結果と、計測部での計測
結果とに応じて、表示装置側で表示不要な水平走査ライ
ンを決定し、出力制御部において、タイミング制御部で
決定された表示不要な水平走査ラインに係る画像データ
の出力を停止するようにしているので、画面表示上不要
となる末端ラインを容易に間引いて、表示装置の画面サ
イズとの整合を容易にとることが可能となる。

【００５９】請求項３に記載の発明によれば、１ライン
中の奇数番目の画素と偶数番目の画素とを並行して出力
するようにしているので、出力後の種々の画素調整処理
を奇数番目の画素と偶数番目の画素とで別々に処理する
ことで処理の迅速化を図ることができ、また表示装置に
対するデータ送信を奇数番目の画素と偶数番目の画素と
で別々に送信して送信処理を効率化できる。

【００６０】

【図面の簡単な説明】

【図１】この発明の一の実施の形態のスキャンコンバー
タ及び表示装置を示すブロック図である。

【図２】この発明の一の実施の形態のスキャンコンバー
タにおける解像度変換部及びフィルタ等を示すブロック
図である。

【図３】この発明の一の実施の形態のスキャンコンバー
タにおけるタイミング制御部の内部構成を示すブロック
図である。

【図４】この発明の一の実施の形態においてＸＧＡ方式
の画像データが入力された場合の入力画像データ及び出
力画像データの関係を示す図である。

【図５】この発明の一の実施の形態においてＶＧＡ方式
またはＳＶＧＡ方式の画像データが入力された場合の入
力画像データ並びに出力画像データの関係、入力Ｈｓｙ
ｎｃ及び出力Ｈｓｙｎｃを示す図である。

【図６】この発明の一の実施の形態における各画面表示
方式の入力に係る水平同期周波数と出力に係る水平同期
周波数との対応関係を示す図である。

【図７】この発明の一の実施の形態のスキャンコンバー
タにおける各画像データの処理動作を示すタイミングチ
ャートである。

【図８】従来のスキャンコンバータを示すブロック図で
ある。

【図９】一般的な各画面表示方式の水平同期周波数と垂
直同期周波数との対応関係を示す図である。

【符号の説明】 ３０ スキャンコンバータ ３１ 表示装置 ３１ａ ＬＣＤ ３２ 解像度変換部 ３３ フィルタ ３４ 画像調整部 ３５ ＰＬＬ ３６ 分周器 ３７ タイミング制御部 ３８ 発振器 ３９ Ｓｙｎｃ計測部 ４０ ＣＰＵ ４１，４２ バンク ４１ｂ，４２ｂ 偶数バッファ ４１ａ，４２ａ 奇数バッファ ４３ 入力端子 ４３ａ，４５ａ，４５ｂ スイッチ ５１ 奇数ピクセル演算部 ５２ 偶数ピクセル演算部 ５３ 第１のドットバッファ ５４ 第２のドットバッファ ５５ 第３のドットバッファ ５６ 第４のドットバッファ ５７ 第５のドットバッファ ５８ 第６のドットバッファ ５９ 第１のラインバッファ ５９，６０ ラインバッファ ６０ 第２のラインバッファ ６１〜６９ 乗算器 ７１〜７４ 加算器 ７５ 出力制御部 ７７ 間引きタイミング制御回路 ７８ 間引きライン判断部 ７９ 間引き信号出力部 ８０ 同期信号出力停止部 ８３ 入力画像データ ８４ 出力画像データ ８５ 従来の出力画像データ Ｈｓｙｎｃ 水平同期信号 Ｖｓｙｎｃ 垂直同期信号

Claims (3)

(57)【特許請求の範囲】
1. 【請求項１】 任意の入力側画像表示方式の画像データ
   が入力されて所定の出力側画像表示方式の表示装置に出
   力する際に使用されるスキャンコンバータであって、 前記入力側画像表示方式の水平同期周波数を計測する計
   測部と、 前記計測部での計測結果に応じた所定の整数倍率に前記
   水平同期周波数を変換するタイミング制御部と、 入力に係る画像データを１本の水平走査ラインごとに一
   時的に格納するバンクが内蔵され、当該バンクに格納さ
   れた水平走査ラインを前記計測部での計測結果に応じた
   前記所定の整数倍率に対応する所定回数だけ繰り返し読
   み出して画像データの解像度を変換する解像度変換部
   と、 前記タイミング制御部で前記所定の整数倍率に変換され
   た前記水平同期周波数で、前記解像度変換部から出力さ
   れた画像データを前記表示装置に出力する出力制御部と
   を備えるスキャンコンバータ。
2. 【請求項２】 請求項１に記載のスキャンコンバータで
   あって、 前記タイミング制御部は、入力元の機器から入力される
   垂直同期信号を基準として前記水平同期周波数の水平同
   期信号をカウントし、このときのカウント結果と、前記
   計測部での計測結果とに応じて、前記表示装置側で表示
   不要な水平走査ラインを決定する機能を有し、 前記出力制御部は、前記タイミング制御部で決定された
   表示不要な水平走査ラインに係る画像データの出力を停
   止するマスキング機能を有せしめられたことを特徴とす
   るスキャンコンバータ。
3. 【請求項３】 請求項１または請求項２に記載のスキャ
   ンコンバータであって、 前記解像度変換部の前記バンクは、前記各水平走査ライ
   ン中の奇数番目の画素の全てを一時的に格納する奇数バ
   ッファと、前記各水平走査ライン中の偶数番目の画素の
   全てを一時的に格納する偶数バッファとを備え、 前記出力制御部は、前記奇数バッファから出力された１
   ライン中の奇数番目の画素と、前記偶数バッファから出
   力された１ライン中の偶数番目の画素とを並行して出力
   するようにされたことを特徴とするスキャンコンバー
   タ。