CN1230987C - 码生成电路 - Google Patents

Abstract

本发明的码生成电路包括：除法电路，配置为移位寄存器，其中，触发器F1-F8、选择器130-137和异或电路110，111，112，113串联在一起；以及除法余式判定电路101，其中包括余式移位电路，用于比较移位寄存器值的起始0位数与随后输入数据的起始0位数，并且采用较小的数字位数为跳过数字位数，然后输出偏移跳过数字位数之后的移位寄存器值，其特征在于，当跳过数字位数为1或更大时，选择电路选择余式移位电路的输出，并且当跳过数字位数为0时，选择紧连在各个选择电路之前的触发器的输出。

Description

码生成电路

技术领域

本发明涉及一种使用生成多项式来生成循环码的码生成电路。

背景技术

通过使用生成多项式而生成的循环码已经经过大量的研究和技术开发。各种码用于广泛的应用如电信和数字媒体记录中。

通过使用伽罗瓦域(Galois field)GF(2)的多项式，设b次生成多项式为G(X)，使用a位编码目标数据作为系数的多项式为I(X)，I(X)除以G(X)而获得的商为Q(X)，并且余式为R(X)，则运算表示为I(X)X^b＝Q(X)G(X)+R(X)，其中，省略乘号且设^为乘幂符号。

I(X)X^b+R(X)是从编码目标数据生成的循环码的码字，并且由编码目标数据的a位结合R(x)各系数的b位组成。因此，为了生成码字，需要执行除法运算，其中，乘以X^b之后的使用编码目标数据作为系数的多项式P(X)除以生成多项式G(X)，以获得余式R(X)。

关于获取余式的除法电路，下面过程例如在“Coding Theory(编码理论)”，Hideki Imai(Society of Electronics，Information and Communications(电子学协会，信息与通信))中有描述。

步骤1：设S(X)＝0为初始值。

步骤2：依次输入P(X)的一个系数，并且将它乘以X^b。

步骤3：将S(X)X加到所获得的值。

步骤4：将该值除以G(X)。

步骤5：设在步骤(4)的操作中获得的余式为S(X)。

步骤6：重复步骤2到5，并且当没有P(X)的系数输入时，设所获得的S(X)为R(X)。

图7是示出用于执行上述过程的相关技术除法电路例子的电路图。在图7中，F1到F8表示配置为移位寄存器的触发器，并且700-703表示异或电路。本实施例的生成多项式为G(X)＝X^8+X^6+X^5+X^3+1。

当1位数据z依次从所要编码的a位输入数据中输入到除法电路时，数据z在异或电路703中乘以X^8，然后加到通过使触发器偏移1位而获得的值。结果值用作商输出。然后，由异或电路700到702使用G(X)执行除法。当输入完最后数据时，设留在移位寄存器中的值为余式R(X)。

在相关技术除法电路中，获取余式所需的时间是所要输入的所有a位输入数据所需的时间且是移位时钟周期的a倍。在生成各种码字中，各自的编码目标数据经常具有特定的特性。因此，通过利用输入到除法电路的编码目标数据特性来减小除法时间是可能的。

虽然为减小码生成电路中的除法时间已作出过努力，如通过并行操作来减小总操作时间，但是尚不存在一般方法来通过利用所要输入的编码目标数据特性来减小除法时间。

作为具有特定特性的编码目标数据的一个例子，将描述图4所示的数据。在图4中，a位编码目标数据由c位随机信息数据400和包括d位0的附加部分401组成。具有这种结构的数据在各种编码目标数据中。包括连续多个0的附加部分401可能达到数百位。

将使用图5所示的特定值研究使用用于对具有这种特性的数据执行除法以生成码字的相关技术除法电路的除法方法。在图5中，为简单起见，编码目标数据包括8位信息数据和10位0，并且生成多项式为G(X)＝X^3+X+1。

假定对用标号500表示的信息数据“11011011”生成码字。这意味着将其中加有501所示的10位0的被除数“110110110000000000”除以G(X)或用502表示的除数“1011”，并且获取余式。

通过除用500表示的8位信息数据部分而获得的余式为用503表示的“010”。在随后的除法中，如标号504到509所示，除通过将10位0添到前一步骤的余式而获得的值。在504、505和508中，当仅添加1位0时，除法的商为0，并且余式位值保持不变。因此，添加2位或更多位0，直到商达到1。

在图7的除法电路的环境下考虑这一过程，当已输入c位信息数据并且剩余输入数据为d位0时，在余式计算中间结果S(X)的第一位为0或者F8为0的情况下，商为0并且除法操作仅执行简单的移位操作，并且在最低有效位输入0。在这个状态继续的情况下，除法重复移位寄存器的简单移位操作。应该理解，当输入数据z为0时，只有在商变为1，即F8变为1的情况下，余式n位值才发生改变。

采用这种方式，即使在根据操作状态仅需作简单的移位操作而不是对输入数据作基于步骤的除法的情况下，相关技术方法也需要d位移位操作来计算生成码字所需的余式。在相关技术方法中，将图4所示的数据除以生成多项式来计算余式需要编码目标数据位数a位的移位操作所对应的操作时间。

发明内容

本发明是针对上述问题提出的，并且它的目的是提供一种用于生成循环码的码生成电路，能够考虑输入数据特性，从而减小除法时间。

根据本发明第一方面的码生成电路是一种将输入到位序列的输入数据除以预定生成多项式以生成除法余式的码生成电路，包括：除法单元，配置为移位寄存器，其中，多个触发器(F1-F8)、分别紧邻地加到各个触发器之后的选择电路(选择器130-137)和根据生成多项式***的异或电路(110，111，112，113)串联在一起；以及单元(除法余式判定电路101)，其中包括余式移位电路，用于比较移位寄存器值的起始0位数(从数据头部开始的连续0位数)与随后输入数据的起始0位数，采用较小的数字位数为跳过数字位数，然后输出偏移跳过数字位数之后的移位寄存器值，其中，当跳过数字位数为1或更大时，选择电路选择余式移位电路的输出，并且当跳过数字位数为0时，选择紧连在各个选择电路之前的触发器的输出。

使用根据第一方面的码生成电路，通过根据除法中间余式的起始0位数和随后输入数据的起始0位数获得跳过数字位数，并且通过在除法操作中跳过数字位数为1或更大的情况下使用对移位寄存器值偏移跳过数字位数而获得的值，除法电路的商输出为0。因此可以根据输入数据和除法中间余式跳过不需要除法时间的简单移位处理，从而减小除法时间。

根据本发明的第二方面，码生成电路还包括：计数单元(计数器201)，用于对移位寄存器的移位数进行计数；以及判定单元(除法余式生成结束判定电路212)，用于检测在选择电路选择了余式移位电路的输出的情况下计数单元对跳过数字位数进行了额外计数，并且检测计数单元的计数到达等于输入数据总数字位数的值以结束除法余式生成过程。

使用根据本发明第二方面的码生成电路，可以通过使用跳过数字位数对移位计数器的移位数进行计数，并且纠正输入数据的输入数字位数的计数值。因此可以不断检查输入数据的正确输入数字位数，从而正确地判定除法余式生成过程的结束。

根据本发明第三方面的码生成电路包括存储单元(FF310-FF318)，用于存储通过将输入数据除以生成多项式而获得的商，其中，在选择电路没有选择余式移位电路的输出的情况下，码生成电路将除法电路的商输出设到输入数据的数字位置所对应的存储单元的数字位置，并且，在选择电路选择了余式移位电路的输出的情况下，***位数为跳过数字位数的0，然后将除法电路的商输出设到输入数据的数字位置所对应的存储单元的数字位置。

使用根据第三方面的码生成电路，可以将商输出设到输入数据的数字位置所对应的存储单元中，并且即使在跳过不需要除法的简单移位处理时，也可以***位数为跳过数字位数的0。这就获得正确的除法商。

附图说明

图1是示出根据本发明第一实施例的码生成电路的电路图；

图2是示出根据本发明第一实施例的码生成电路的除法余式判定电路的电路图；

图3是示出根据第二实施例的码生成电路的电路图；

图4是具有信息数据和额外多个0特性的编码目标数据的结构示例；

图5说明具有信息数据和额外多个0特性的编码目标数据的除法过程；

图6说明本发明的码生成电路中的余式移位电路的操作；以及

图7是示出相关技术除法电路实施例的电路图。

具体实施方式

将参照附图对本发明的实施例进行描述。

图1是示出根据本发明第一实施例的码生成电路的电路图。在图1中，F1到F8表示配置为移位寄存器的触发器，101表示除法余式判定电路，101到113表示异或电路，130到137表示用于选择触发器输出或除法余式判定电路101输出的选择电路，140表示来自除法余式判定电路101的控制信号，150表示从外部对输入数据结构信息进行输入的信号。该电路中的生成多项式为G(X)＝X^8+X^6+X^5+X^3+1。

在如图1所示配置的码生成电路中，除法余式判定电路101检测移位寄存器或触发器F8到F1值的起始0位数，并且检测随后输入数据的起始0位数，然后比较随后输入数据的起始0位数与移位寄存器的起始0位数，并且采用较小的数字位数为跳过数字位数，然后根据跳过数字位数是否为1或更大，通过使用控制信号140对选择电路130到137的选择进行切换。

在跳过数字位数为0的情况下，选择电路130到137选择每个触发器的输出。在这种情况下，图1电路的连接方式如同图7的除法电路，并且如同图7的除法电路一样工作。也就是，来自输入数据的1位数据z在异或电路113中乘以X^8，并且加到通过对触发器F8到F1偏移1位而获得的值。结果值用作商输出，它由异或电路110到112使用G(X)进行相除。

在跳过数字位数为1或更大的情况下，选择电路130到137选择除法余式判定电路101的输出。除法余式判定电路101输出由余式移位电路偏移跳过数字位数之后的移位寄存器值。可以保证，直到该值被偏移跳过数字位数为止，除法商输出均为0。在跳过数字位数为8的情况下，移位寄存器的数字全为0，并且随后输入数据为连续8个或更多0。因此，选择电路130到137可以选择每个触发器的输出。

在该实施中，输入数据被跳过的位数为跳过数字位数。随后输入数据z在异或电路113中乘以X^8。然后结果值加到通过对由除法余式判定电路101输出的触发器F8到F1偏移跳过数字位数而获得的值。所获得的值用作商输出，然后它由异或电路110到112除以G(X)。通过这种方式，当输入数据z为0时，跳过因商为0而不需要除法操作的简单移位处理，从而可以进入计算商1的处理。

将说明在输入数据如图4所示的情况下使用的移位操作的例子。在这种情况下，一旦输入c位信息数据，随后输入数据就全为0。此时，随后输入数据的起始0位数等于输入数据的剩余数字位数。例如，在提供一种电路用来从其中设有输入数据的全部数字位数的计数器减小输入数据中已输入到除法电路的数字位数从而判定除法余式生成过程结束的情况下，可以根据计数器值获取输入数据的剩余数字位数或随后输入数据的起始0位数。

例如，在输入c位信息数据之后的任意时间，移位寄存器内容为“00011010”的情况下，触发器的值如下所示。

F8＝0，F7＝0，F6＝0，F5＝1，F4＝1，F3＝0，F2＝1，F1＝0

除法余式判定电路101检测起始0为三位数字，F8到F6。假定输入数据的剩余数字位数为3或更大，由除法余式判定电路101输出的值是如下所示通过对触发器F8到F1偏移三位数字而获得的值。

输出[8]＝F5＝1，输出[7]＝F4＝0，输出[6]＝F3＝1，输出[5]＝F2＝1，输出[4]＝F1＝1，输出[3]＝0，输出[2]＝0，输出[1]＝0

这给出经过商为0的三个除法之后所获得的S(X)。将在异或电路113中乘以X^8之后的输入数据z加到通过对S(X)偏移一位而获得的S(X)X。在此，z为0，从而商输出为1，并且由异或电路110到112使用G(X)作除法操作。这是以一个移位时钟来处理的，因此减小相当于三个移位时钟的时间。

在输入数据如图4所示的情况下，一旦输入c位信息数据，就可以在输入d位0时根据触发器F8到F1值的起始0位数减小除法时间。

虽然在前述实施例中输入数据如图4所示，但是根据本发明，可以在对任意数据作任意除法的中间检测相同的状态，并且执行相同的处理，从而减小除法时间。

要在除法中间应用本发明，需要一种电路用来在任意时间点检测随后输入数据的起始0位数。该电路可以与用于检测移位寄存器值的起始0位数的电路相同。超过移位寄存器数字位数的值是不必要的。所需的是从随后输入数据的头部开始的移位寄存器数字位数范围内的数据。起始0位数不超过输入数据的剩余数字位数。一种简单方法是将用于检测起始0位数的电路输出与输入数据的剩余数字位数进行比较，并且输出较小者作为所检测的起始0位数。

增加一个电路用来检测随后输入数据的起始0位数，并且将该输出与移位寄存器值的起始0位数进行比较，并且将较小者确定为跳过数字位数。当跳过数字位数为1或更大时，选择电路130到137选择余式移位电路101的输出，并且当跳过数字位数为0时，选择紧连在各个选择电路之前的触发器的输出。

通过这种方式，根据本发明，即使在任意数据的除法中间，当输入数据z为0时，也可以根据本实施例跳过因商为0而不需要除法操作的简单移位处理。这就在根据输入数据特性中途频繁出现连续多个0的情况下也可以提供优异的效果，从而最小化除法时间。

图2是示出除法余式判定电路101的电路图。在图2中，标号201表示用作计数器的寄存器，202表示用于计数器的加法器，203表示用于检测组成移位寄存器的触发器F8到F1的起始0位数的电路，204表示用于对移位寄存器值偏移跳过数字位数的余式移位电路，205表示用于检测随后输入数据的起始0位数的电路，206表示比较电路，用于比较计数器201的值与用于检测起始0位数的电路的输出，207表示选择电路，用于根据比较电路206的输出，选择计数器201的值与用于检测起始0位数的电路205的输出之间的较小值，208表示比较电路，用于比较选择电路207的输出与用于检测起始0位数的电路203的输出，209表示选择电路，用于选择用于检测起始0位数的电路203的输出与选择电路207的输出之间的较小值，310表示用于检测选择电路209的输出不为0的电路，211表示用于选择电路209输出的反码电路，并且212表示用于检测计数器201的值为0的电路。

选择电路209的输出给出跳过数字位数，并且控制余式移位电路204中的移位数。选择电路210的输出表示跳过数字位数为1或更大，并且作为控制信号140提供给选择电路130到137。

通过在反码电路211中获得跳过数字位数的反码，并且将结果值输入到加法器202，可以从计数器201的值中减小跳过数字位数加1。因此，通过在除法开始之前从输入数据结构信息150获取输入数据的全部数字位数值，并且将所获得的值设到计数器201，可以正确减小输入到除法电路的输入数据数字位数，除法电路不断地获取计数器201的输入数据剩余数字位数。另外，除法余式生成结束判定电路212可以用来判定除法余式生成过程的结束。

如图6所示，余式移位电路根据跳过数字位数，选择通过对触发器F8到F1值偏移一到七位而获得的七个值的其中之一。本例示出移位寄存器的起始0位数用作跳过数字位数。如果跳过数字位数等于移位寄存器的数字位数，则对于右边数字，移位寄存器值全为0，这意味着随后输入数据是连续8个或更多0。因此，可以从余式移位电路输出8位0，或者选择电路130到137可以选择每个触发器的输出。

用于检测起始0位数的电路将检测值转换为二进制码，以比较检测数据与另一值。例如，在使用如下表示法的情况下，其中，触发器F8的输出用F8表示而其非值用F8’表示等，并且逻辑与符号用+表示且省略逻辑异或符号，则表示触发器F8到F1的起始0位数的4位二进制码S3到S0的逻辑表达式如下所示。

S3＝F8’F7’F6’F5’F4’F3’F2’F1’

S2＝F8’F7’F6’F5’(F4+F3+F2+F1)

S1＝F8’F7’(F6+F5+F4’F3’(F2+F1))

S0＝F8’(F7+F6’(F5+F4’(F3+F2’F1)))

在输入数据如图4所示的情况下，为简化图2的电路，从图2中删除用于检测起始0位数的电路205。然后，代替用于检测起始0位数的电路205的输出，将值d输入到比较电路206，并且将0输入到选择电路207中。在计数器201的值大于d的情况下，选择0。当计数器201的值降到d或更小时，选择计数器值。通过这种方式，跳过数字位数为0，直到c位信息数据的输入结束。在结束输入c位信息数据之后，获取必要的跳过数字位数。

虽然前述实施例是用于在各种编码过程中生成除法余式的有效方式，但是在特定编码中可能使用除法结果的商作为码字。在这种情况下，前述除法的商漏掉位数为跳过数字位数的0。因此，将描述一种用于获取正确除法商的方法。

图3是示出根据第二实施例的码生成电路的电路图。该结构给出根据第一实施例的码生成电路中的除法商。在图3中，标号301表示根据第一实施例的码生成电路，302表示来自码生成电路301的商输出信号，303表示来自计数器201的输出，304表示用于对计数器201的值进行解码的解码电路，310到318表示包括用于存储除法商的寄存器的多个触发器，320到328表示分别控制对触发器301到308的输入的激活信号。

生成循环码时的除法商位数等于输入位的位数。因此，表示输入数据剩余数字位数的计数器201的输出表示存储商输出的位(bit)位置。首先，触发器310到318复位为0。然后，在解码电路304中对计数器201的输出进行解码。结果输出320到328用来分别控制对触发器310到318的输入，以输入商输出303。这一过程将商输出和位数为跳过数字位数的0输入到正确的位(bit)位置，并且在触发器310到318获取正确的除法商。

在实际电路结构中，电路规模依赖于输入数据位数而太大。当生成多项式的次数为b时，提供2^(n+1)位的触发器，其中，n为满足2^n≥b的自然数。首先，触发器复位为0，并且解码电路304对计数器201的输出的低n+1位进行解码，并且将商输出存储到用于解码部分的触发器中。解码器每次获得高2^n位的商时将它存储到存储器中，将n位触发器复位为0，并且以用于低2^n位的触发器位置替换用于高2^n位的触发器位置，从而交替它们的角色。这将以小电路规模配置在存储器中获取正确商的电路。

通过这种方式，可以容易地实现一种尤其是在输入数据具有包含大量连续0的特性的情况下可能可以减小除法时间的码生成电路。虽然在前面描述中作为实施例示出特定电路结构，但是组成实施例的各个电路是典型的逻辑电路，并且不限定于前面描述中的那些电路，而是在不脱离本发明范围和精神的情况下可以采用各种电路设计。

如前所述，根据本发明，在通过使用生成多项式执行除法的码生成电路中，通过根据除法中间余式的起始0位数和随后输入数据的起始0位数获取跳过数字位数，并且跳过不需要除法操作的简单移位处理，尤其是对具有大量连续0特性的输入数据，可以减小除法时间。

根据本发明，即使当跳过不需要除法操作的简单移位处理时，也可以通过根据剩余数字位数知道码生成电路商输出所对应的位(bit)位置，并且正确地将位数为跳过数字位数的0***到所跳过的位(bit)位置中，获取正确的除法商。

Claims (2)

1.一种码生成电路，用于将输入到位序列的输入数据除以预定生成多项式以生成除法余式，包括：

除法单元，配置为移位寄存器，其中，多个触发器、多个选择电路、以及至少一个异或电路串联在一起，其中，紧邻每个触发器之后连接一个所述选择电路，并且紧邻根据所述生成多项式而决定的至少一个选择电路中的每一个之后连接一个所述异或电路；

余式移位电路，用于比较所述移位寄存器值的起始0位数与随后输入数据的起始0位数，采用较小的数字位数为跳过数字位数，然后输出偏移所述跳过数字位数之后的所述移位寄存器值，

计数单元，用于对所述移位寄存器的移位数进行计数；以及

判定单元，用于检测在所述选择电路选择了所述余式移位电路的输出的情况下所述计数单元对所述跳过数字位数进行了额外计数，并且检测所述计数单元的计数到达等于所述输入数据的总数字位数的值以结束除法余式生成过程，

其中，当所述跳过数字位数为1或更大时，所述选择电路选择所述余式移位电路的输出，并且当所述跳过数字位数为0时，选择紧连在各个选择电路之前的触发器的输出。

2.如权利要求1所述的码生成电路，包括存储单元，用于存储通过将所述输入数据除以所述生成多项式而获得的商，

其中，在所述选择电路没有选择所述余式移位电路的输出的情况下，所述码生成电路将所述除法电路的商输出设到所述输入数据的数字位置所对应的所述存储单元的数字位置，并且，在所述选择电路选择了所述余式移位电路的输出的情况下，***位数为所述跳过数字位数的0，然后将所述除法电路的商输出设到所述输入数据的数字位置所对应的所述存储单元的数字位置。

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