JP4032608B2 - Reference voltage circuit - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は基準電圧を発生する基準電圧回路に関わり、特に、このチップに加わる応力の影響を補償する基準電圧回路に関する。
【０００２】
【従来の技術】
近年、携帯情報端末機器などの発展・発達に伴い、電子回路の高度化が進み、回路全体の高い精度がより一段と要求される様になってきている。この中で、基準電圧回路は情報端末機器などの回路全体の電圧標準となるため、特に高い絶対精度が要求されている。
【０００３】
図７の(A) にエンハンスメントｎチャネル電界効果型トランジスタ（以下、E-nMOS-FETと略称する）を利用して基準電圧を得る回路原理を示す。図７の(A) において、従来技術による基準電圧回路は、定電流回路１と、この定電流回路１から定電流Igの供給を受け、E-nMOS-FETのドレイン(D)-ゲート(G) 間を短絡し、E-nMOS-FETのドレイン(D)-ソース(S) 間電圧(V2-V1) をゲート(G) にフィードバックして、この電界効果型トランジスタE-nMOS-FETを利用して基準電圧Vr1 を発生する基準電圧回路を構成する。
【０００４】
かかる構成により、E-nMOS-FETのドレイン(D)-ソース(S) 間に定電流回路１からの定電流Igを流すと、E-nMOS-FETのゲート電圧Vge(＝Vr1)とドレイン電流Igとの間に(1) 式の関係がある。即ち、
【０００５】
【数１】
この基準電圧回路では、E-nMOS-FETのドレイン(D)-ソース(S) 間電圧を直接ゲート(G) にフィードバックしているので、E-nMOS-FETのゲート電圧Vge は基準電圧回路Vr1 と等しい。従って、基準電圧回路Vr1 は(2) 式となる。
【０００６】
【数２】
【数３】
【０００８】
【数４】
【０００９】
従って、(2) 式と(4) 式とより、(5) 式を得ることができる。
【００１０】
【数５】
【００１１】
【発明が解決しようとする課題】
しかしながら、従来技術による基準電圧回路などでは、樹脂モールド前後で温度特性が変化することが判っている。この特性変化の主な原因は、シリコンチップを樹脂モールドしたときに発生する応力τによって、例えば、(3) 式に示されるｎチャネル電界効果型トランジスタE-nMOS-FETのコンダクタンスGeが変化することにある。この事柄は、樹脂モールドなどの形状や成形条件が異なれば発生する応力τも変化するので、同じ回路設計条件の基準電圧回路を用いても、製造方法など変更によって温度特性が異なるものができてしまう、と言うことを意味する。従って、高精度の基準電圧を得るためには、製品に適用する樹脂モールド形状による応力を考慮して、半導体チップのデザインを調節する必要があり、回路設計の一般化ができない、と言う問題がある。
【００１２】
本発明は上記の点にかんがみてなされたものであり、その目的は前記した課題を解決して、半導体基板（チップ）が受ける応力に対して基準電圧回路の基準出力電圧の変化量が原理的にゼロにすることができる基準電圧回路を提供することにある。
【００１３】
【課題を解決するための手段】
上記課題は本発明によれば、定電流回路と、この定電流回路から直流電流の供給を受け基準電圧を発生する基準回路とを個別にあるいは一体に半導体基板（以下、チップと略称する）上に構成してなる基準電圧回路において、チップが受ける応力に対して基準回路の基準電圧が増加方向に変動する第１基準回路と、基準電圧が減少方向に変動する第２基準回路と、この両基準回路が発生する各基準電圧に予め定められた第１重み係数を乗算して応力に対する基準電圧の変動を補正し、この乗算補正された基準電圧の和を基準出力電圧とする第１重み演算手段とを備えて構成するものとする。
【００１４】
かかる構成により、第１重み演算手段は、この補正された基準出力電圧が応力の変動に対して相殺方向に補償することができる。
また、第１基準回路と第２基準回路がそれぞれ定電流回路を有し、かつ第１基準回路と第２基準回路とは並列に接続することができる。
また、定電流回路と、この定電流回路から直流電流の供給を受け基準電圧を発生する基準回路とを個別にあるいは一体にチップ上に構成してなる基準電圧回路において、チップが受ける応力に対して基準回路の基準電圧が増加方向に変動する第１基準回路と、基準電圧が減少方向に変動する第２基準回路とが直列接続され、一方は、第１基準回路と第２基準回路の基準電圧の和の電圧を入力としこの電圧に予め定められた第２重み係数を乗算して応力に対する基準電圧の変動を補正し、他方は、信号ゼロに接続される第１基準回路または第２基準回路の基準電圧を入力としこの電圧に予め定められた第３重み係数を乗算して応力に対する基準電圧の変動を補正し、第２重み係数で補正された基準電圧に第３重み係数で補正された基準電圧を加算あるいは減算して基準出力電圧として出力する第２重み演算手段を有するものとする。
【００１５】
かかる構成により、第２重み演算手段は、この補正された基準出力電圧が応力の変動に対して相殺方向に補償することができる。
また、定電流回路と、この定電流回路から直流電流の供給を受け基準電圧を発生する基準回路とを個別にあるいは一体にチップ上に構成してなる基準電圧回路において、チップが受ける応力に対して基準回路の基準電圧が増加方向に変動する第１基準回路と、基準電圧が減少方向に変動する第２基準回路とが直列接続され、第１基準回路と第２基準回路は定電流回路によって発生される電圧を分圧し、第１基準回路と第２基準回路が出力する基準電圧の和を基準出力電圧として出力し、一方の基準回路の基準電圧に予め定められた第４重み係数を乗算して当該基準回路に入力し基準回路の応力に対する基準電圧の変動を補正する第３重み演算手段と、他方の基準回路の基準電圧に予め定められた第５重み係数を乗算して当該基準回路に入力し基準回路の応力に対する基準電圧の変動を補正する第４重み演算手段と、のいずれか一方あるいは両方を備えるものとする。
【００１６】
かかる構成により、入力される基準電圧に予め定められた倍率を乗算することにより、基準回路が出力する基準回路出力を予め定められた重み係数で補正することができる。
また、第１基準回路が、ドレイン・ゲート間を短絡されたｎチャネル電界効果型トランジスタから構成することができる。
【００１７】
また、第２基準回路が、ドレイン・ゲート間を短絡されたｐチャネル電界効果型トランジスタから構成することができる。
第１基準回路は、ｎチャネル電界効果型トランジスタからなり、第３または第４重み演算手段はトランジスタのドレイン・ゲート間電圧を増幅または減衰することにより第４または第５重み係数による補正をして、この補正された電圧をトランジスタのゲートに入力することができる。
【００１８】
第２基準回路は、ｐチャネル電界効果型トランジスタからなり、第３または第４重み演算手段はトランジスタのドレイン・ゲート間電圧を増幅または減衰することにより第４または第５重み係数による補正をして、この補正された電圧をトランジスタのゲートに入力することができる。
また、定電流回路と、この定電流回路から直流電流の供給を受け基準電圧を発生する基準回路とを個別にあるいは一体にチップ上に構成してなる基準電圧回路において、チップが受ける応力に対して基準回路の基準電圧が増加方向に変動する第１基準回路と、基準電圧が減少方向に変動する第２基準回路とが直列接続され、第１基準回路と第２基準回路は定電流回路によって発生される電圧を分圧し、第１基準回路と第２基準回路が出力する基準電圧の和を基準出力電圧として出力し、一方の基準回路の基準電圧に予め定められた第６重み係数を乗算し、他方の基準回路に入力し、他方の基準回路の応力に対する基準電圧の変動を補正する第５重み演算手段を備えるものとする。
【００１９】
かかる構成により、入力される基準電圧に予め定められた倍率を乗算することにより、基準回路が出力する基準回路出力を予め定められた重み係数で補正することができる。また、第２基準回路が定電流回路に接続されたｐチャネル電界効果型トランジスタからなり、第１基準回路が信号ゼロに接続されたｎチャネル電界効果型トランジスタからなり、第５重み演算手段として上記のものに替えて信号ゼロとｐチャネル電界効果型トランジスタのゲートとの間に接続される予め定められた一定電圧で前記第２基準回路を制御する制御入力電圧を備えるものとする。
【００２０】
また、第１基準回路および第２基準回路へ定電流を供給する定電流回路は、デプレッション型電界効果型トランジスタのソース・ゲート間を短絡して構成することができる。
また、第１基準回路は、２個のp-wellの npnトランジスタと、このトランジスタのエミッタ電流を予め定められた比率に配分する抵抗と、トランジスタの動作点を安定化する演算増幅器と、を備え、トランジスタのバンド・ギャップ電圧を利用して基準電圧を形成するバイポーラ・バンド・ギャップ基準回路を用いることができる。
【００２１】
また、第２基準回路は、２個のn-wellの pnpトランジスタと、このトランジスタのエミッタ電流を予め定められた比率に配分する抵抗と、トランジスタの動作点を安定化する演算増幅器と、を備え、トランジスタのバンド・ギャップ電圧を利用して基準電圧を形成するバイポーラ・バンド・ギャップ基準回路を用いることができる。
【００２２】
また、重み演算手段は、３個の演算増幅器と第１〜５の抵抗とを備え、第１、第２演算増幅器の (+)入力端子に各入力信号を入力し、 (-)入力端子に出力を負帰還してバッファ回路を構成し、このバッファ回路のそれぞれの出力を前記第１および第３の抵抗並びに前記第２および第３の抵抗で分圧し加算して第３演算増幅器の(+) 入力端子に入力し、該第３演算増幅器の (-)入力端子に該第３演算増幅器の出力を前記第４および第５の抵抗で分圧して負帰還することができる。
【００２３】
また，重み演算手段は、３個の演算増幅器と第１〜５の抵抗とを備え、第１、第２演算増幅器の (+)入力端子に各入力信号を入力し、 (-)入力端子に出力を負帰還してバッファ回路を構成し、加算器として構成するときは、このバッファ回路のそれぞれの出力を前記第１および第３の抵抗並びに前記第２および第３の抵抗で分圧し、該分圧出力を前記第３の抵抗で加算して第３演算増幅器の(+) 入力端子に入力し、該第３演算増幅器の (-)入力端子に出力を前記第４および第５の抵抗で分圧して負帰還し、また、減算器として構成するときは、第１演算増幅器の前記第１および第３の抵抗による分圧出力を第３演算増幅器の(+) 入力端子に入力し、第２演算増幅器の前記第２および第５の抵抗による分圧出力と第３演算増幅器の出力の前記第４および第５の抵抗による分圧出力とを加算して第３演算増幅器の (-)入力端子に負帰還することができる。
【００２４】
また、重み演算手段は、演算増幅器と、この演算増幅器出力を分圧する２個の抵抗とを備え、演算増幅器の (+)入力端子に入力信号を入力し，演算増幅器の (-)入力端子に出力を負帰還してバッフア回路を構成し、このバッフア回路出力を分圧した電圧を出力とすることができる。
また、重み演算手段は、演算増幅器と、この演算増幅器出力を分圧する２個の抵抗とを備え、演算増幅器の (+)入力端子に入力信号を入力し，演算増幅器の分圧出力を (-)入力端子に負帰還してバッフア回路を構成し、このバッフア回路出力電圧を出力とすることができる。
【００２５】
また、重み演算手段は、２個の演算増幅器と、この演算増幅器出力間を分圧する２個の抵抗とを備え、第１、第２演算増幅器の (+)入力端子に入力信号を入力し、 (-)入力端子にそれぞれの出力を負帰還してバッファ回路を構成し、この第１，第２演算増幅器の出力間を分圧した電圧を出力とすることができる。
また、重み演算手段は、２個の演算増幅器と、この演算増幅器出力間を分圧する２個の抵抗とを備え、第１、第２演算増幅器の (+)入力端子に入力信号を入力し、第１演算増幅器の (-)入力端子に第１、第２演算増幅器の出力間が分圧された電圧を負帰還し、第２演算増幅器の (-)入力端子に出力を負帰還してバッファ回路を構成し、第１演算増幅器の出力電圧を出力とすることができる。
【００２６】
また、第１基準回路は、２個のp-wellの npnトランジスタと、この第１トランジスタのエミッタ回路に接続される抵抗と、第２トランジスタのエミッタ回路に接続される第２、第３抵抗と、第１トランジスタのエミッタ回路に (+)入力端子を接続し、第２、第３抵抗の共通点に (-)入力端子を接続する演算増幅器と、を備え、第１、第３抵抗の他方の端子を信号ゼロに接続し、両トランジスタのベース回路に演算増幅器出力を接続して負帰還回路を形成し、両トランジスタのエミッタ電流を予め定められた比率に配分して動作点を安定化し、トランジスタのバンド・ギャップ電圧を利用して基準電圧を形成することができる。
【００２７】
また、第２基準回路は、２個のn-wellの pnpトランジスタと、この第１トランジスタのエミッタ回路に接続される抵抗と、第２トランジスタのエミッタ回路に接続される第２、第３抵抗と、第１トランジスタのエミッタ回路に (+)入力端子を接続し、第２、第３抵抗の共通点に (-)入力端子を接続する演算増幅器と、を備え、第１、第３抵抗の他方の端子を演算増幅器の出力に接続して負帰還回路を形成し、両トランジスタのベース回路を信号ゼロに接続して、両トランジスタのエミッタ電流を予め定められた比率に配分して動作点を安定化し、トランジスタのバンド・ギャップ電圧を利用して基準電圧を形成することができる。
【００２８】
【発明の実施の形態】
図１は本発明の一実施例による第１重み演算手段を有する基準電圧回路のブロック回路図、図２は第２重み演算手段を有する基準電圧回路のブロック回路図、図３は第３・第４重み演算手段を有する基準電圧回路のブロック回路図、図４は図３の回路図の他応用回路図、図５は図３の回路図の他応用回路図、図６は定電流回路にデプレッションnMOS-FETを用いた第１基準電圧回路図および第２基準電圧回路図、図７はnMOS-FETを用いた原理基準回路および負帰還量により重み付けを可能とする第１基準回路図、図８はpMOS-FETを用いた原理基準回路および負帰還量により重み付けを可能とする第２基準回路図、図９はnMOS-FETの基準回路のモールド前後による温度依存性の説明図、図10はnMOS-FETおよびpMOS-FETの基準回路のモールド前後差の温度特性図、図11は重み演算手段で補正した基準回路のモールド前後による温度依存性の説明図、図12は第１および第２重み演算回路図、図13は第３重み演算回路図、図14は第４重み演算回路図、図15の(A) はn-wellの pnpトランジスタを用いたバイポーラ・バンド・ギャップ基準回路図、図15の(B) はp-wellの npnトランジスタを用いたバイポーラ・バンド・ギャップ基準回路図、図16は一実施例によるモールドされた基準電圧回路の外形図である。
（実施形態１）
図１において、本発明による基準電圧回路は、定電流回路１と、この定電流回路１から直流電流Igの供給を受け基準電圧Vr1,Vr2 を発生する基準回路２、３と、を個別にあるいは一体に半導体基板（以下、チップと略称する）上に構成してなり、チップが受ける応力τに対して基準回路の基準電圧Vr1 が増加方向に変動する第１基準回路２と、基準電圧Vr2 が減少方向に変動する第２基準回路３と、この両基準回路２、３が発生する各基準電圧Vr1,Vr2 に予め定められた重み係数K1,K2 を乗算しこの乗算補正された基準電圧K1Vr1,K2Vr2 の和(K1Vr1＋K2Vr2)を基準出力電圧Vrefとする第１重み演算手段４と、を備えて構成される。
【００２９】
かかる構成により、第１重み演算手段４は、この補正(K1Vr1＋K2Vr2)された基準出力電圧Vrefは応力τの変動に対して相殺方向に補償するものである。即ち、
【００３０】
【数６】
【００３１】
【数７】
【００３２】
【数８】
【００３３】
【数９】
（実施形態２）
図１において、第１の基準電圧回路の構成は、第１基準回路２および第２基準回路３がそれぞれ定電流回路１を有し、この定電流回路１からの定電流Igの供給を受けてなる第１基準電圧回路(1,2) と、第２基準電圧回路(1,3) と、を並列に接続し、第１重み演算手段４は、第１基準回路２の基準電圧Vr1 を入力端子Vr1 に、第２基準回路３の基準電圧Vr2 を入力端子Vr2 に入力し、予め定められた重み係数K1,K2 を乗算し、この乗算補正された基準電圧K1Vr1,K2Vr2 を加算して基準出力電圧Vrefとして出力する第１重み演算回路41を備えて構成される。
【００３４】
かかる構成により、第１重み演算手段４は、この補正(K1Vr1＋K2Vr2)された基準出力電圧Vrefが応力τの変動に対して相殺方向に補償するものである。また、第１重み演算回路42を負帰還増幅器回路で構成することにより基準電圧回路の負荷変動の影響を受けない基準電圧回路を構成することができる。
（実施形態３）
図２において、第２の基準電圧回路の構成は、第１基準回路２と第２基準回路３の両基準回路を直列に接続して定電流回路１からの定電流Igの供給を受けて構成し、第２重み演算手段４は、一方は, 第１基準回路２と第２基準回路３の基準電圧Vr1,Vr2 の和の電圧(Vr1+Vr2) を端子Vr1 に入力し、この電圧に予め定められた第２重み係数K1を乗算し、他方は, 信号ゼロVss に接続される図示例は第１基準回路２で図示されているが（または第２基準回路３）の基準電圧Vr2 を端子Vr2 に入力し、この電圧Vr2 に予め定められた第３重み係数K2' を乗算し、第２重み係数K1で補正された基準電圧K1(Vr1+Vr2) に第３重み係数K2' で補正された基準電圧K2'Vr2を加算あるいは減算して基準出力電圧(K1(Vr1+Vr2)±K2'Vr2) として出力する第２重み演算回路42を備えて構成される。即ち、
【００３５】
【数１０】
【数１１】
【数１２】
（実施形態４）
図３において、第３の基準電圧回路の構成は、第１基準回路２と第２基準回路３の両基準回路を直列に接続して定電流回路１からの定電流Igの供給を受け、この第１基準回路２と第２基準回路３が出力する基準電圧Vr1',Vr2' の和の電圧(Vr1'+Vr2') を基準出力電圧Vrefとして出力し、第１基準回路２または第２基準回路３あるいは第１基準回路２および第２基準回路３は、当該基準電圧出力Vr1'またはVr2'を重み係数(K3,K4) により補正する第３・第４重み演算手段４を有する。この第３・第４重み演算手段４は、信号ゼロVss に接続される図示例では第１基準回路２（または第２基準回路３のいずれか一方の基準回路）の基準電圧Vr1'を増幅または減衰して当該基準回路２の素子を負帰還制御する第３重み演算回路43からなり、直列に接続される他方の基準回路３（または基準回路２）の基準電圧Vr2'を増幅または減衰して当該基準回路３の素子を負帰還制御する第４重み演算回路44と、のいずれか一方あるいは両者を備えて構成することができる。
【００３８】
かかる構成により、第３重み演算回路43および第４重み演算回路44に入力される基準電圧Vr1',Vr2' に予め定められた重み係数K3,K4 を乗算することにより、当該基準回路が出力する基準回路出力は、
【００３９】
【数１３】
従って、第２基準回路３の基準電圧Vr2 が受ける重み係数K4は、第１基準回路２の基準電圧Vr1 が受ける重み係数K3に対して(14)式の関係を得る。
【００４０】
【数１４】
【実施例】
（実施例１）
本発明に係わる一実施例としての第１基準回路２は、例えば、図７の(A) に記載のエンハンスメントｎチャネル電界効果型トランジスタE-nMOS-FET(21)のドレイン(D) ・ゲート(G) 間を短絡し、このE-nMOS-FET(21)の閾値電圧Vtheを利用して基準電圧を形成するものを用いることができる。この基準電圧回路の原理は、先に従来技術の (5)式で説明済であるので省略する。
【００４２】
また、第２基準回路３としては、図８の(A) に示すエンハンスメントｐチャネル電界効果型トランジスタ（以下、E-pMOS-FETと略称する）の閾値電圧を利用して基準電圧を得るものを用いることができる。図８の(A) において、図７の(A) と同様に、第２基準回路３は、例えば、エンハンスメントｐチャネル電界効果型トランジスタE-pMOS-FET(31)の閾値電圧Vthpを利用して基準電圧を形成することができる。即ち、基準電圧回路は、定電流回路１と、この定電流回路１から定電流Igの供給を受け、E-pMOS-FETのドレイン(D)-ゲート(G) 間を短絡し、E-pMOS-FETのドレイン(D)-ソース(S) 間電圧(V3-V4) をゲート(G) にフィードバックして、この電界効果型トランジスタE-pMOS-FETの閾値Vthpを利用して基準電圧Vr2 を発生する基準電圧回路を構成する。
【００４３】
かかる構成により、E-pMOS-FETのドレイン(D)-ソース(S) 間に定電流回路１からの定電流Igを流すと、E-pMOS-FETのゲート電圧Vgp(＝Vr2)とドレイン電流Igとの間に(15)式の関係がある。即ち、
【００４４】
【数１５】
この基準電圧回路では、E-pMOS-FETのドレイン(D)-ソース(S) 間電圧を直接ゲート(G) にフィードバックしているので、E-pMOS-FETのゲート電圧Vgp は基準電圧回路Vr2 と等しい。従って、基準電圧回路Vr2 は(16)式となる。
【００４５】
【数１６】
【数１７】
【００４７】
【数１８】
（実施例２）
また、図７の(B) において、第３重み演算手段４を備える第１基準回路２は、図示例ではエンハンスメントｎチャネル電界効果型トランジスタE-nMOS-FETのドレイン(D)-ゲート(G) 間の負帰還回路に第３重み演算回路43（または第４重み演算回路44）を挿入し、このE-nMOS-FETの閾値電圧Vtheを利用して基準回路出力に予め定められた重み係数(K3)を演算することができる。
即ち、(1) 式のゲート電圧 Vge＝K3Vr1'を代入して整理すると、
【００４８】
【数１９】
【００４９】
【数２０】
【００５０】
即ち、(15)式のゲート電圧 Vgp＝K4Vr2'を代入して整理することにより、(20)式に相当する第２基準回路３の基準出力電圧は(21)式を得る。
【００５１】
【数２１】
実施形態４で述べた第３の基準電圧回路の構成は、種々の応用変形がある。即ち、図３に図示する一般的な回路は、第３重み演算回路43および第４重み演算回路44の利得K3,K4 を適正に選択することにより、基準出力電圧Vref(=Vr1'+Vr2')を所望の値に選択しながら、応力の変動に対して (Vr1/K3＋Vr2/K4) で補正された基準出力電圧Vrefの変動を抑制補償することができる。
【００５２】
図４の(A) において、第１基準回路２は第３重み演算回路43を用いていないので、基準出力電圧Vrefは第１基準回路２の基準電圧Vr1 と、第２基準回路３の基準電圧Vr2/K5とから定まる値となるが、第３重み演算回路43を不要とすることができるので、部品点数を減らして経済的な回路構成を行うことができる。
かかる構成において、基準出力電圧Vrefは(22)式となり、
【００５３】
【数２２】
【００５４】
【数２３】
かかる構成において、基準出力電圧Vrefは(24)式となり、
【００５５】
【数２４】
【００５６】
【数２５】
【００５７】
かかる構成において、第５重み演算回路45は、第１基準回路２の基準電圧(V2-V1) を増幅して第２基準回路３の素子のゲート回路(G) を制御する。この基準電圧回路の出力Vrefは、第２基準回路３のソースフォロワ回路を構成する。従って、第２基準回路３のドレイン(D)-ソース(S) 間電圧が図４の(A) で求められる基準電圧Vr2'になる値に第５重み演算回路45の出力を選定すればよい。第２基準回路３の素子の制御はこの素子の閾値電圧Vthpに近い値で制御されるので、利得K7は、ほぼ(26)式を満たす値に選定することにより、応力τの変動に対して補正された基準出力電圧Vrefの変動を抑制補償することができる。
【００５８】
【数２６】
【００５９】
かかる構成において、図５の(A) と同様に、第２基準回路３の素子がソースフォロワ回路を構成する。従って、このソースフォロワ回路のゲート電圧は、ほぼ(27)式を満たす値に選定することにより、応力τの変動に対して補正された基準出力電圧Vrefの変動を抑制補償することができる。
【００６０】
【数２７】
また、図15の(A) において、第２基準回路３は、２個のn-wellの pnpトランジスタQ5,Q6 と、このトランジスタQ5,Q6 のエミッタ電流を予め定められた比率に配分する抵抗 R11〜R13 と、トランジスタQ5,Q6 の動作点を安定化する演算増幅器Q4と、を備え、トランジスタQ5,Q6 のバンド・ギャップ電圧を利用して基準電圧を形成するバイポーラ・バンド・ギャップ基準回路を用いることができる。
【００６１】
具体的には、第２基準回路３は、２個のn-wellの pnpトランジスタQ5,Q6 と、この第１トランジスタQ5のエミッタ回路に接続される抵抗R11 と、第２トランジスタQ6のエミッタ回路に接続される第２、第３抵抗R12,R13 と、第１トランジスタのQ5エミッタ回路に (+)入力端子が接続され、第２、第３抵抗R12,R13 の共通点に (-)入力端子が接続される演算増幅器Q4と、を備え、第１、第３抵抗R11,R13 の他方の端子を演算増幅器Q4の出力に接続して負帰還回路を形成し、両トランジスタのベース回路を信号ゼロVss に接続して、両トランジスタQ5,Q6 のエミッタ電流を予め定められた比率に配分して動作点を安定化し、トランジスタQ5,Q6 のバンド・ギャップ電圧を利用して基準電圧を形成することができる。
【００６２】
また、図15の(B) において、第１基準回路２は、２個のp-wellの npnトランジスタQ7,Q8 と、このトランジスタQ7,Q8 のエミッタ電流を予め定められた比率に配分する抵抗 R11〜R13 と、トランジスタQ7,Q8 の動作点を安定化する演算増幅器Q4と、を備え、トランジスタQ7,Q8 のバンド・ギャップ電圧を利用して基準電圧を形成するバイポーラ・バンド・ギャップ基準回路を用いることができる。
【００６３】
具体的には、第１基準回路２は、２個のp-wellの npnトランジスタQ7,Q8 と、この第１トランジスタQ7のエミッタ回路に接続される抵抗R11 と、第２トランジスタQ8のエミッタ回路に接続される第２、第３抵抗R12,R13 と、第１トランジスタQ7のエミッタ回路に (+)入力端子が接続され、第２、第３抵抗R12,R13 の共通点に (-)入力端子が接続される演算増幅器Q4と、を備え、第１、第３抵抗R11,R13 の他方の端子を信号ゼロVss に接続し、両トランジスタQ7,Q8 のベース回路に演算増幅器Q4の出力を接続して負帰還回路を形成し、両トランジスタQ7,Q8 のエミッタ電流を予め定められた比率に配分して動作点を安定化し、トランジスタQ7,Q8 のバンド・ギャップ電圧を利用して基準電圧を形成することができる。
【００６４】
この第１基準回路２および第２基準回路３を用いてチップに作用する応力の影響を除去する基準電圧回路の構成は、第１基準回路２および第２基準回路３の基準電圧が固定値（例えば、1.24V)であるので、実施形態１で述べた回路構成を準用するのが適切である。即ち、図１において、このバンド・ギャップ電圧を利用した第１基準回路２および第２基準回路３は、内部回路で必要とする電流回路を構成しているので、外部から定電流Igを供給する必要はなく、従って、定電流回路１は不要となる。この第１基準回路２および第２基準回路３で発生する基準電圧を第１重み演算回路41に入力し、必要な重み係数K1,K2 を乗算して、これを加算することにより、応力に対する第１基準回路２および第２基準回路３の基準電圧の変動方向が逆であるので、相殺補正を行うことができる。
（実施例５）
図12の(A) において、第１重み演算回路41は、３個の演算増幅器Q1〜Q3と, 重み抵抗回路を形成する５個の抵抗R3〜R7と, を備え、第１、第２演算増幅器Q1,Q2 の (+)入力端子に各入力信号Vr1,Vr2 を入力し、 (-)入力端子にそれぞれの演算増幅器Q1,Q2 の出力を負帰還してバッファ回路を構成し、このバッファ回路出力を重み抵抗回路(R3,R5),(R4,R5) を介して分圧加算して第３演算増幅器Q3の (+)入力端子に入力し、 (-)入力端子に演算増幅器Q3の出力を抵抗回路(R6,R7) で分圧して負帰還して構成することができる。この第１重み演算回路41の重みは抵抗R3と抵抗R4との比率で定めることができる。また、全体のゲインは抵抗R6と抵抗R7との比率で定めることができる。
【００６５】
また、図12の(B) において、第２重み演算回路42は、３個の演算増幅器Q1〜Q3と, 重み抵抗回路を形成する５個の抵抗R3〜R7と, を備え、第１、第２演算増幅器Q1,Q2 の (+)入力端子に各入力信号Vr1,Vr2 を入力し、 (-)入力端子にそれぞれの演算増幅器Q1,Q2 の出力を負帰還してバッファ回路を構成し、このバッファ回路出力を重み抵抗回路(R3,R5),(R4,R5) あるいは点線で図示される重み抵抗回路(R4',R7)を介して分圧し、加算器（実線）として構成するときは、第１、第２演算増幅器Q1,Q2 の分圧出力を抵抗R5で加算して第３演算増幅器Q3の (+)入力端子に入力し、第３演算増幅器の (-)入力端子に出力を抵抗回路(R6,R7) で分圧して負帰還し、また、減算器（点線）として構成するときは、第１演算増幅器Q1の分圧出力を第３演算増幅器の(+) 入力端子に入力し、第２演算増幅器Q2出力を重み抵抗回路(R4',R7)の分圧と, 第３演算増幅器出力の抵抗回路(R6,R7) で分圧とを加算して第３演算増幅器Q3の (-)入力端子に負帰還して構成することができる。この第２重み演算回路42の加算の重みは、抵抗R3と抵抗R4との比率で定めることができ、また、減算の重みは、やや複雑な関係式となるが抵抗R3、抵抗R4',抵抗R5〜R7で定めることができる。
（実施例６）
図13の(A) において、第３重み演算回路43A は、演算増幅器Q1と、この演算増幅器Q1の出力を分圧する２個の抵抗R1,R2 とを備え、演算増幅器Q1の (+)入力端子(V2)に入力信号を入力し，演算増幅器Q1の (-)入力端子に出力(Vg1) を負帰還してバッフア回路を構成し、このバッフア回路出力を一般的には信号ゼロVss に接続される入力端子(V1)との間で抵抗R1,R2 で分圧した電圧を出力Vg1 とすることができる。この第３重み演算回路43A の重み(K<1) は抵抗R1と抵抗R2との比率で定めることができる。
【００６６】
また、図13の(B) において、第３重み演算回路43B は、演算増幅器Q1と、この演算増幅器Q1の出力を分圧する２個の抵抗R1,R2 とを備え、演算増幅器Q1の (+)入力端子(V2)に入力信号を入力し，演算増幅器Q1の分圧出力を演算増幅器Q1の (-)入力端子に負帰還してバッフア回路を構成し、このバッフア回路出力(Vg1) を出力とすることができる。この第３重み演算回路43B の重み(K>1) は抵抗R1と抵抗R2との比率で定めることができる。
【００６７】
また、図14の(A) において、第４重み演算回路44A は、２個の演算増幅器Q1,Q2 と、この演算増幅器Q1,Q2 の出力間を分圧する２個の抵抗R1,R2 とを備え、第１、第２演算増幅器Q1,Q2 の (+)入力端子(V3),(V4) に入力信号を入力し、演算増幅器Q1,Q2 の (-)入力端子にそれぞれの出力を負帰還してバッファ回路を構成し、この第１，第２演算増幅器Q1,Q2 の出力間を抵抗R1,R2 で 分圧した電圧を出力Vg2 とすることができる。この第４重み演算回路44A の重み(K<1) は抵抗R1と抵抗R2との比率で定めることができる。
【００６８】
また、図14の(B) において、第４重み演算回路44B は、２個の演算増幅器Q1,Q2 と、この演算増幅器Q1,Q2 の出力間を分圧する２個の抵抗R1,R2 とを備え、第１、第２演算増幅器Q1,Q2 の (+)入力端子(V3),(V4) に入力信号を入力し、第１演算増幅器のQ1の (-)入力端子に第１、第２演算増幅器の出力間が分圧された電圧を負帰還し、第２演算増幅器Q2の (-)入力端子にこの演算増幅器Q2の出力を負帰還してバッファ回路を構成し、第１演算増幅器Q1の出力電圧(Vg2) を出力とすることができる。この第４重み演算回路44B の重み(K>1) は抵抗R1と抵抗R2との比率で定めることができる。
（実施例７）
本発明の検証テストで用いた実施例を以下説明する。
図６において、第１基準回路２および第２基準回路３へ定電流Igを供給する定電流回路１は、デプレッション型電界効果型トランジスタD-nMOS-FETのソース(S) ・ゲート(G) 間を短絡して構成することができる。
【００６９】
図６の(A) に、今回用いたエンハンスメントｎチャネル電界効果型トランジスタE-nMOS-FETを利用して基準電圧Vr1 を得る回路を図示し、定電流回路１として上述のゲートに電圧ゼロを印加したデプレッション型電界効果型トランジスタD-nMOS-FETを用いた第１基準電圧回路を図示する。この２つの MOS-FETのサイズを最適化することにより、温度特性の変化を最小化した基準電圧回路を、樹脂モールド前の温度特性と、図16に図示する樹脂仕上がり寸法で 7mm角、厚さ1.4mm のLQFP48のパッケージに樹脂モールド後の温度特性と、を図９に図示する。図９において、縦軸に基準電圧を、横軸に周囲温度をとる。シリコンチップと樹脂の膨張係数が異なるので、シリコンチップ上に形成された基準電圧回路を樹脂モールドで封止すると、樹脂が硬化しかかる約 140度位から応力がシリコンチップに加わり、周囲温度が常温に近づくほどこの応力が増加する。
【００７０】
一実施例では、室温にて基準電圧が 3mV程度増加する傾向が見られる。この変化量は基準電圧の 0.4％程度であるが、使用温度範囲で 0.5％の精度を保証する場合、この値は無視できない大きさとなる。また、この変化量はモールドの樹脂の種類やパッケージの形状の形態の違いで様々に変化することが判っている。例えば、LQFP48のパッケージからデュアル・インラインDIP のパッケージに収納した場合、DIP のパッケージの方が厚みが多い分、シリコンチップが受ける応力が増加し、樹脂モールド成形前後での特性変化が大きくなる。
【００７１】
本発明では、図６の(B) に図示する様に、上述のデプレッション型電界効果型トランジスタD-nMOS-FETを用いた定電流回路１の特性と調和する様に、エンハンスメントｐチャネル電界効果型トランジスタE-pMOS-FETのサイズを最適化し、温度特性の変化を最小化した第２基準電圧回路を作製した。図10は、E-nMOS-FETとE-pMOS-FETの基準電圧回路のモールド樹脂成形前後による基準電圧特性変動を周囲温度を変えて調べたものである。図10において、縦軸にモールド成形前後による基準電圧の変動値を、横軸に周囲温度（応力の逆方向）をとる。この両電界効果型トランジスタの温度特性は、例えば、図９のE-nMOS-FETのモールド後の温度特性からモールド前の温度特性を差し引いた特性を丸印で示し、E-pMOS-FETの同温度特性を角印で図示した。この図10で図示される両電界効果型トランジスタの温度特性は、(8) 式で示されるδV1, δV2のの温度特性に相当する。そしてこの温度特性は、応力の変動（周囲温度の変動方向とは逆の方向）に対して、E-nMOS-FETで構成した第１基準電圧回路の応力変動特性は正の方向に変動し、E-pMOS-FETで構成した第２基準電圧回路の応力変動特性は負の方向に変動し、その変動量の絶対値は、概略 3.5倍であることが判る。
【００７２】
ここで、E-nMOS-FETで構成した第１基準電圧回路の基準電圧を Vr1、第２基準電圧回路の基準電圧を Vr2とし、図１に図示される回路構成で、(6) 式で示される重み係数をK1＝1 、K2＝1/3.5 とする第１重み演算回路41を同一チップ上に構成し、この応力変動特性を周囲温度の変更で等価的に調べた結果を図11に図示する。この結果から、モールド成形による特性変化は、特性測定誤差程度に低減できることを検証することができた。
【００７３】
また、この検証テストでは、モールド成形する樹脂の種類や、パッケージの形態, 例えば, LQFP48のパッケージからデュアル・インラインDIP のパッケージに変更しても、モールド成形による特性変化をほぼゼロに抑えることができる。
さらに、この基準電圧回路をプリント配線基板に搭載した特性試験でも、従来技術のnMOS-FET回路単独で構成した基準電圧回路をIC（集積回路）化しこのICをプリント配線基板に搭載し、プリント配線基板などに加える撓みによって発生する応力に対して基準電圧値が変化するが、E-nMOS-FETとE-pMOS-FETの両基準電圧回路を同一チップ上に構成する本発明による基準電圧回路では、このプリント配線基板から受ける応力に対しても同様に相殺効果を得ることができる。
【００７４】
図２、図３、図４の図示例では、第１基準回路２を信号ゼロVss に接続し、第２基準回路３を定電流回路１に接続しているが、この接続位置を逆にし、第２基準回路３を信号ゼロVss に接続し、第１基準回路２を定電流回路１に接続しても本発明には何ら支障なく、チップが受ける応力変動の影響を第１基準回路２と第２基準回路３の基準電圧で補償することができる。但し、図５の図示例では、第１基準回路２と第２基準回路３との接続位置を逆にすると、基準電圧回路の出力Vref回路がソースフォロワ回路にならなくなるので、基準電圧回路の出力Vrefの安定化が困難となる。
【００７５】
また、信号ゼロVss に接続される基準回路素子を負帰還制御する図13に図示される第３重み演算回路は図14に図示される第４重み演算回路を用いてもよい。
また、本発明において、基準電圧回路を構成する各素子は、個別素子を基板上に回路構成してもよいし、あるいは、半導体基板上に各回路素子を集積して構成してもよい。特に、後者の集積回路では、素子間のバランスが取り易いので、相互の補正精度を向上させることができる。
【００７６】
【発明の効果】
以上述べたように本発明による基準電圧回路を用いることにより、基準電圧回路を構成するIC製作上（樹脂モールド）、回路基板への実装上あるいは膨張係数の差異などにより周囲温度などの環境条件の変動により、チップが受ける応力に対して、基準電圧が増加方向および減少方向に変動する基準回路を用い、この両基準回路が発生する基準電圧に予め定められた重み係数を乗算しこの乗算補正された電圧の和を基準出力電圧とすることにより、チップが受ける応力に対して基準出力電圧の変化量が原理的にゼロにできる基準電圧回路が提供できる。
【００７７】
特に、ｎチャネル電界効果型トランジスタとｐチャネルの電界効果型トランジスタを用いることにより、応力に対して基準電圧回路の基準出力電圧の変化量を容易に補償することができる。
【図面の簡単な説明】
【図１】本発明の一実施例としての第１重み演算手段を有する基準電圧回路のブロック回路図
【図２】第２重み演算手段を有する基準電圧回路のブロック回路図
【図３】第３・第４重み演算手段を有する基準電圧回路のブロック回路図
【図４】図３の回路図の他応用回路図であり、(A) は第４重み演算回路を用いたブロック回路図、(B) は第３重み演算回路を用いたブロック回路図
【図５】図３の回路図の他応用回路図であり、(A) は第５重み演算回路を用いたブロック回路図、(B) は制御入力電圧を用いたブロック回路図
【図６】基準電圧回路図であり、(A) は定電流回路にデプレッションnMOS-FETを用いた第１基準電圧回路図、(B) は第２基準電圧回路図
【図７】原理基準回路であり、(A) はnMOS-FETを用いた基準回路、(B) は負帰還量により重み付けを可能とする第１基準回路図
【図８】原理基準回路であり、(A) はpMOS-FETを用いた基準回路、(B) は負帰還量により重み付けを可能とする第２基準回路図
【図９】 nMOS-FETの基準回路のモールド前後による温度依存性の説明図
【図１０】 nMOS-FETおよびpMOS-FETの基準回路のモールド前後差の温度特性図
【図１１】重み演算手段で補正した基準回路のモールド前後による温度依存性の説明図
【図１２】重み演算回路図であり、(A) は第１重み演算回路図、(B) は第２重み演算回路図
【図１３】第３重み演算回路図であり、(A) は利得Ｋ＜１、(B) は利得Ｋ＞１の回路図
【図１４】第４重み演算回路図であり、(A) は利得Ｋ＜１、(B) は利得Ｋ＞１の回路図
【図１５】バイポーラ・バンド・ギャップ基準回路図であり、(A) はn-wellの pnpトランジスタを用いた基準回路図、(B) はp-wellの npnトランジスタを用いた回路図
【図１６】一実施例によるモールドされた基準電圧回路の外形図であり、(A) は正面図、(B) は側面図
【符号の説明】
１ 定電流回路
２ 第１基準回路
３ 第２基準回路
４ 重み演算手段
41 第１重み演算回路
42 第２重み演算回路
43 第３重み演算回路
44 第４重み演算回路
45 第５重み演算回路
46 制御入力電圧
E-nMOS ｎチャネル電界効果型トランジスタ
E-pMOS ｐチャネル電界効果型トランジスタ
D-nMOS デプレッション型電界効果型トランジスタ
Vref 基準出力電圧
Vr1,Vr1' 第１基準電圧
Vr2,Vr2' 第２基準電圧
K1,K2 重み係数
K3〜K7 倍率
Q1〜Q4 演算増幅器
Q5,Q6 トランジスタ
R1〜R7,R4',R11〜R13 抵抗
V0,Vg1,Vg2 出力
D ドレイン
S ソース
G ゲート
Ig 定電流
Vcc 電源
Vss 信号ゼロ
τ 応力[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a reference voltage circuit that generates a reference voltage, and more particularly to a reference voltage circuit that compensates for the effect of stress applied to the chip.
[0002]
[Prior art]
In recent years, with the development and development of portable information terminal devices and the like, the advancement of electronic circuits has progressed, and higher accuracy of the entire circuit has been increasingly required. Among them, the reference voltage circuit is a voltage standard for the entire circuit of information terminal equipment and the like, and therefore, particularly high absolute accuracy is required.
[0003]
FIG. 7A shows a circuit principle for obtaining a reference voltage using an enhancement n-channel field effect transistor (hereinafter abbreviated as E-nMOS-FET). In FIG. 7A, the reference voltage circuit according to the prior art is supplied with a constant
[0004]
With this configuration, when the constant current Ig from the constant
[0005]
[Expression 1]
In this reference voltage circuit, the drain (D) -source (S) voltage of the E-nMOS-FET is fed back directly to the gate (G), so the gate voltage Vge of the E-nMOS-FET is the reference voltage circuit Vr1 Is equal to Therefore, the reference voltage circuit Vr1 is expressed by the equation (2).
[0006]
[Expression 2]
[Equation 3]
[0008]
[Expression 4]
[0009]
Therefore, Equation (5) can be obtained from Equation (2) and Equation (4).
[0010]
[Equation 5]
[0011]
[Problems to be solved by the invention]
However, it has been found that the temperature characteristics change before and after the resin molding in a reference voltage circuit according to the prior art. The main cause of this characteristic change is that, for example, the conductance Ge of the n-channel field effect transistor E-nMOS-FET shown in the equation (3) changes due to the stress τ generated when the silicon chip is resin-molded. It is in. This is because the stress τ that is generated varies depending on the shape and molding conditions of the resin mold, etc., so even if a reference voltage circuit with the same circuit design conditions is used, the temperature characteristics can be changed by changing the manufacturing method. It means to end. Therefore, in order to obtain a highly accurate reference voltage, it is necessary to adjust the design of the semiconductor chip in consideration of the stress due to the resin mold shape applied to the product, and there is a problem that the circuit design cannot be generalized. is there.
[0012]
The present invention has been made in view of the above points. The object of the present invention is to solve the above-described problem, and in principle, the amount of change in the reference output voltage of the reference voltage circuit with respect to the stress applied to the semiconductor substrate (chip). It is to provide a reference voltage circuit that can be zero.
[0013]
[Means for Solving the Problems]
According to the present invention, the above-described problem is that a constant current circuit and a reference circuit for generating a reference voltage that is supplied with a direct current from the constant current circuit are individually or integrally formed on a semiconductor substrate (hereinafter abbreviated as a chip). In the reference voltage circuit configured as described above, the first reference circuit in which the reference voltage of the reference circuit varies in the increasing direction with respect to the stress applied to the chip, the second reference circuit in which the reference voltage varies in the decreasing direction, and both A first weight calculation is performed by multiplying each reference voltage generated by the reference circuit by a predetermined first weighting factor to correct a variation in the reference voltage with respect to the stress, and using the sum of the multiplication corrected reference voltages as a reference output voltage. Means.
[0014]
With this configuration, the first weight calculating means can compensate the corrected reference output voltage in a canceling direction with respect to the stress fluctuation.
The first reference circuit and the second reference circuit each have a constant current circuit, and the first reference circuit and the second reference circuit can be connected in parallel.
Further, in a reference voltage circuit in which a constant current circuit and a reference circuit that generates a reference voltage by receiving a direct current from the constant current circuit are individually or integrally configured on a chip, the stress applied to the chip is reduced. The first reference circuit in which the reference voltage of the reference circuit fluctuates in the increasing direction and the second reference circuit in which the reference voltage fluctuates in the decreasing direction are connected in series, one of which is the reference of the first reference circuit and the second reference circuit The voltage of the sum of the voltages is input, and this voltage is multiplied by a predetermined second weighting factor to correct the fluctuation of the reference voltage with respect to the stress, and the other is the first reference circuit or the second reference connected to the signal zero. The reference voltage of the circuit is inputted and this voltage is multiplied by a predetermined third weighting factor to correct the fluctuation of the reference voltage with respect to the stress, and the reference voltage corrected by the second weighting factor is corrected by the third weighting factor. Applied reference voltage Or subtracted to and having a second weight calculating means for outputting as a reference output voltage.
[0015]
With such a configuration, the second weight calculation means can compensate the corrected reference output voltage in a canceling direction with respect to the stress fluctuation.
Further, in a reference voltage circuit in which a constant current circuit and a reference circuit that generates a reference voltage by receiving a direct current from the constant current circuit are individually or integrally configured on a chip, the stress applied to the chip is reduced. The first reference circuit in which the reference voltage of the reference circuit fluctuates in the increasing direction and the second reference circuit in which the reference voltage fluctuates in the decreasing direction are connected in series, and the first reference circuit and the second reference circuit are connected by a constant current circuit. Divides the generated voltage, outputs the sum of the reference voltages output from the first reference circuit and the second reference circuit as a reference output voltage, and multiplies the reference voltage of one reference circuit by a predetermined fourth weighting factor The third weight calculating means for correcting the fluctuation of the reference voltage with respect to the stress of the reference circuit that is input to the reference circuit, and the reference voltage of the other reference circuit is multiplied by a predetermined fifth weighting coefficient. Enter in It shall comprise a fourth weight calculating means for correcting the variation of the reference voltage for the stress of the semi-circuit, either or both.
[0016]
With this configuration, the reference circuit output output from the reference circuit can be corrected with a predetermined weighting factor by multiplying the input reference voltage by a predetermined magnification.
Further, the first reference circuit can be constituted by an n-channel field effect transistor in which the drain and gate are short-circuited.
[0017]
Further, the second reference circuit can be constituted by a p-channel field effect transistor in which the drain and gate are short-circuited.
The first reference circuit is composed of an n-channel field effect transistor, and the third or fourth weight calculating means performs correction by the fourth or fifth weighting coefficient by amplifying or attenuating the drain-gate voltage of the transistor. The corrected voltage can be input to the gate of the transistor.
[0018]
The second reference circuit is composed of a p-channel field effect transistor, and the third or fourth weight calculating means performs correction by the fourth or fifth weighting coefficient by amplifying or attenuating the drain-gate voltage of the transistor. The corrected voltage can be input to the gate of the transistor.
Further, in a reference voltage circuit in which a constant current circuit and a reference circuit that generates a reference voltage by receiving a direct current from the constant current circuit are individually or integrally configured on a chip, the stress applied to the chip is reduced. The first reference circuit in which the reference voltage of the reference circuit fluctuates in the increasing direction and the second reference circuit in which the reference voltage fluctuates in the decreasing direction are connected in series, and the first reference circuit and the second reference circuit are connected by a constant current circuit. Divides the generated voltage, outputs the sum of the reference voltages output from the first reference circuit and the second reference circuit as a reference output voltage, and multiplies the reference voltage of one reference circuit by a predetermined sixth weighting factor And a fifth weight calculation means for correcting the fluctuation of the reference voltage with respect to the stress of the other reference circuit.
[0019]
With this configuration, the reference circuit output output from the reference circuit can be corrected with a predetermined weighting factor by multiplying the input reference voltage by a predetermined magnification. The second reference circuit comprises a p-channel field effect transistor connected to the constant current circuit, and the first reference circuit comprises an n-channel field effect transistor connected to the signal zero, Instead of the above A predetermined constant voltage connected between signal zero and the gate of a p-channel field effect transistor With a control input voltage for controlling the second reference circuit And
[0020]
Further, the constant current circuit for supplying a constant current to the first reference circuit and the second reference circuit can be configured by short-circuiting the source and gate of the depletion type field effect transistor.
The first reference circuit also includes two p-well npn transistors, a resistor that distributes the emitter current of the transistors in a predetermined ratio, and an operational amplifier that stabilizes the operating point of the transistor. A bipolar band gap reference circuit that uses the band gap voltage of the transistor to form a reference voltage can be used.
[0021]
The second reference circuit also includes two n-well pnp transistors, a resistor that distributes the emitter current of the transistor in a predetermined ratio, and an operational amplifier that stabilizes the operating point of the transistor. A bipolar band gap reference circuit that uses the band gap voltage of the transistor to form a reference voltage can be used.
[0022]
Also, the weight calculation means includes three operational amplifiers and 1st to 5th Each of the input signals is input to the (+) input terminal of the first and second operational amplifiers, and the output is negatively fed back to the (−) input terminal to form a buffer circuit. Each Output The voltage is divided by the first and third resistors and the second and third resistors. Add to the (+) input terminal of the third operational amplifier, Of the third operational amplifier (-) Input terminal Of the third operational amplifier Output With the fourth and fifth resistors It can be divided and negatively fed back.
[0023]
Also, the weight calculation means includes three operational amplifiers and 1st to 5th A resistor, and each input signal is input to the (+) input terminal of the first and second operational amplifiers, and the output is negatively fed back to the (−) input terminal to form a buffer circuit. When configuring as an adder, This buffer circuit Each Output Dividing by the first and third resistors and the second and third resistors, Partial pressure output With the third resistor Add to the (+) input terminal of the third operational amplifier, The Output to the (-) input terminal of the third operational amplifier With the fourth and fifth resistors When the voltage is divided and negatively fed back, and when configured as a subtractor, 1 performance Operational amplifier By the first and third resistors The divided voltage output is input to the (+) input terminal of the third operational amplifier. By the second and fifth resistors Voltage divider output and third operational amplifier Due to the fourth and fifth resistors of the output The divided voltage output can be added and negatively fed back to the (−) input terminal of the third operational amplifier.
[0024]
The weight calculation means includes an operational amplifier and two resistors that divide the output of the operational amplifier. An input signal is input to the (+) input terminal of the operational amplifier, and the (−) input terminal of the operational amplifier is input. A negative feedback of the output constitutes a buffer circuit, and a voltage obtained by dividing the buffer circuit output can be used as an output.
The weight calculation means includes an operational amplifier and two resistors that divide the output of the operational amplifier. An input signal is input to the (+) input terminal of the operational amplifier, and the divided output of the operational amplifier is (- ) A negative feedback is provided to the input terminal to form a buffer circuit, and this buffer circuit output voltage can be used as an output.
[0025]
The weight calculation means includes two operational amplifiers and two resistors that divide the output between the operational amplifiers, and inputs an input signal to the (+) input terminals of the first and second operational amplifiers. The negative output is fed back to the (−) input terminal to form a buffer circuit, and a voltage obtained by dividing the output between the first and second operational amplifiers can be used as the output.
The weight calculation means includes two operational amplifiers and two resistors that divide the output between the operational amplifiers, and inputs an input signal to the (+) input terminals of the first and second operational amplifiers. Negative feedback of the voltage divided between the outputs of the first and second operational amplifiers at the (−) input terminal of the first operational amplifier, and negative feedback of the output at the (−) input terminal of the second operational amplifier A circuit can be configured and the output voltage of the first operational amplifier can be used as an output.
[0026]
The first reference circuit includes two p-well npn transistors, a resistor connected to the emitter circuit of the first transistor, and second and third resistors connected to the emitter circuit of the second transistor. An operational amplifier that connects the (+) input terminal to the emitter circuit of the first transistor and connects the (−) input terminal to the common point of the second and third resistors, and the other of the first and third resistors. Is connected to the signal zero, the operational amplifier output is connected to the base circuit of both transistors to form a negative feedback circuit, the emitter current of both transistors is distributed in a predetermined ratio, and the operating point is stabilized. The reference voltage can be formed by using the band gap voltage of the transistor.
[0027]
The second reference circuit includes two n-well pnp transistors, a resistor connected to the emitter circuit of the first transistor, and second and third resistors connected to the emitter circuit of the second transistor. An operational amplifier that connects the (+) input terminal to the emitter circuit of the first transistor and connects the (−) input terminal to the common point of the second and third resistors, and the other of the first and third resistors. Is connected to the output of the operational amplifier to form a negative feedback circuit, the base circuit of both transistors is connected to the signal zero, and the emitter current of both transistors is distributed in a predetermined ratio to stabilize the operating point The reference voltage can be formed by using the band gap voltage of the transistor.
[0028]
DETAILED DESCRIPTION OF THE INVENTION
FIG. 1 is a block circuit diagram of a reference voltage circuit having first weight calculation means according to an embodiment of the present invention, FIG. 2 is a block circuit diagram of a reference voltage circuit having second weight calculation means, and FIG. FIG. 4 is another application circuit diagram of the circuit diagram of FIG. 3, FIG. 5 is another application circuit diagram of the circuit diagram of FIG. 3, and FIG. 6 is a depletion circuit for the constant current circuit. First reference voltage circuit diagram and second reference voltage circuit diagram using nMOS-FET, FIG. 7 is a basic reference circuit using nMOS-FET, and a first reference circuit diagram enabling weighting by a negative feedback amount, FIG. Is a principle reference circuit using a pMOS-FET and a second reference circuit diagram enabling weighting by a negative feedback amount, FIG. 9 is an explanatory diagram of temperature dependence before and after molding of a reference circuit of an nMOS-FET, and FIG. 10 is an nMOS -FET and pMOS-FET reference circuit temperature difference diagram before and after molding, Fig. 11 Is an explanatory diagram of temperature dependence before and after molding of the reference circuit corrected by the weight calculation means, FIG. 12 is a first weight calculation circuit diagram, FIG. 13 is a third weight calculation circuit diagram, and FIG. 14 is a fourth weight calculation. Circuit diagram, Fig. 15 (A) is a bipolar band gap reference circuit using n-well pnp transistors, and Fig. 15 (B) is a bipolar band gap reference using p-well npn transistors. FIG. 16 is an external view of a molded reference voltage circuit according to an embodiment.
(Embodiment 1)
In FIG. 1, a reference voltage circuit according to the present invention includes a constant
[0029]
With this configuration, the first
[0030]
[Formula 6]
[0031]
[Expression 7]
[0032]
[Equation 8]
[0033]
[Equation 9]
(Embodiment 2)
In FIG. 1, the first reference voltage circuit is configured such that each of the
[0034]
With this configuration, the first weight calculation means 4 compensates the corrected (K1Vr1 + K2Vr2) reference output voltage Vref in the canceling direction against the fluctuation of the stress τ. Further, by configuring the first weight calculation circuit 42 with a negative feedback amplifier circuit, it is possible to configure a reference voltage circuit that is not affected by the load fluctuation of the reference voltage circuit.
(Embodiment 3)
In FIG. 2, the configuration of the second reference voltage circuit is such that both the
[0035]
[Expression 10]
## EQU11 ##
[Expression 12]
(Embodiment 4)
In FIG. 3, the configuration of the third reference voltage circuit is such that both the
[0038]
With this configuration, the reference voltage is output by multiplying the reference voltages Vr1 ′ and Vr2 ′ input to the third weight calculation circuit 43 and the fourth weight calculation circuit 44 by predetermined weight coefficients K3 and K4. The reference circuit output is
[0039]
[Formula 13]
Accordingly, the weighting coefficient K4 received by the reference voltage Vr2 of the
[0040]
[Expression 14]
【Example】
Example 1
The
[0042]
The
[0043]
With this configuration, when the constant current Ig from the constant
[0044]
[Expression 15]
In this reference voltage circuit, the drain (D) -source (S) voltage of the E-pMOS-FET is fed back directly to the gate (G), so the gate voltage Vgp of the E-pMOS-FET is the reference voltage circuit Vr2 Is equal to Therefore, the reference voltage circuit Vr2 is expressed by equation (16).
[0045]
[Expression 16]
[Expression 17]
[0047]
[Formula 18]
(Example 2)
Further, in FIG. 7B, the
That is, substituting the gate voltage Vge = K3Vr1 'in equation (1)
[0048]
[Equation 19]
[0049]
[Expression 20]
[0050]
That is, by substituting and organizing the gate voltage Vgp = K4Vr2 ′ in the equation (15), the reference output voltage of the
[0051]
[Expression 21]
The configuration of the third reference voltage circuit described in the fourth embodiment has various application variations. That is, in the general circuit shown in FIG. 3, the reference output voltage Vref (= Vr1 ′ + Vr2 ′) is selected by appropriately selecting the gains K3 and K4 of the third weight calculation circuit 43 and the fourth weight calculation circuit 44. ) Is selected as a desired value, and the fluctuation of the reference output voltage Vref corrected by (Vr1 / K3 + Vr2 / K4) can be suppressed and compensated for the fluctuation of the stress.
[0052]
In FIG. 4A, since the
In such a configuration, the reference output voltage Vref is expressed by equation (22),
[0053]
[Expression 22]
[0054]
[Expression 23]
In such a configuration, the reference output voltage Vref is expressed by equation (24),
[0055]
[Expression 24]
[0056]
[Expression 25]
[0057]
In such a configuration, the fifth weight calculation circuit 45 amplifies the reference voltage (V2-V1) of the
[0058]
[Equation 26]
[0059]
In such a configuration, the elements of the
[0060]
[Expression 27]
In FIG. 15A, the
[0061]
Specifically, the
[0062]
In FIG. 15B, the
[0063]
Specifically, the
[0064]
The configuration of the reference voltage circuit for removing the influence of the stress acting on the chip using the
(Example 5)
In FIG. 12A, the first weight calculation circuit 41 includes three operational amplifiers Q1 to Q3 and five resistors R3 to R7 forming a weight resistance circuit, and includes first and second calculations. The input signals Vr1 and Vr2 are input to the (+) input terminals of the amplifiers Q1 and Q2, and the outputs of the operational amplifiers Q1 and Q2 are negatively fed back to the (-) input terminals to form a buffer circuit. The output is divided and added via the weight resistor circuits (R3, R5), (R4, R5) and input to the (+) input terminal of the third operational amplifier Q3, and the output of the operational amplifier Q3 to the (-) input terminal Can be divided by a resistance circuit (R6, R7) and negatively fed back. The weight of the first weight calculation circuit 41 can be determined by the ratio of the resistor R3 and the resistor R4. The overall gain can be determined by the ratio of the resistor R6 and the resistor R7.
[0065]
In FIG. 12B, the second weight calculation circuit 42 includes three operational amplifiers Q1 to Q3 and five resistors R3 to R7 forming a weight resistance circuit. 2 Input the input signals Vr1 and Vr2 to the (+) input terminals of the operational amplifiers Q1 and Q2, and configure the buffer circuit by negatively feeding back the outputs of the operational amplifiers Q1 and Q2 to the (-) input terminal. When dividing the buffer circuit output via the weight resistor circuit (R3, R5), (R4, R5) or the weight resistor circuit (R4 ', R7) shown by the dotted line, and configuring as an adder (solid line), The voltage-divided outputs of the first and second operational amplifiers Q1 and Q2 are added by a resistor R5 and input to the (+) input terminal of the third operational amplifier Q3, and the output is connected to the (−) input terminal of the third operational amplifier. When the circuit (R6, R7) divides the voltage and feeds back negatively, or when it is configured as a subtracter (dotted line), the divided output of the first operational amplifier Q1 is input to the (+) input terminal of the third operational amplifier. , 2nd performance The amplifier Q2 output is added to the divided voltage of the weight resistor circuit (R4 ', R7) and the voltage divided by the resistor circuit (R6, R7) of the third operational amplifier output, and the (-) input terminal of the third operational amplifier Q3 Can be configured with negative feedback. The addition weight of the second weight calculation circuit 42 can be determined by the ratio of the resistance R3 and the resistance R4, and the weight of the subtraction is a somewhat complicated relational expression, but the resistance R3, the resistance R4 ′, the resistance It can be determined by R5 to R7.
(Example 6)
In FIG. 13A, the third weight calculation circuit 43A includes an operational amplifier Q1 and two resistors R1 and R2 that divide the output of the operational amplifier Q1, and the (+) input terminal of the operational amplifier Q1. An input signal is input to (V2), and the output (Vg1) is negatively fed back to the (-) input terminal of the operational amplifier Q1 to form a buffer circuit. This buffer circuit output is generally connected to the signal zero Vss. The voltage divided by the resistors R1 and R2 with the input terminal (V1) to be output can be used as the output Vg1. The weight (K <1) can be determined by the ratio of the resistance R1 and the resistance R2.
[0066]
13B, the third weight calculation circuit 43B includes an operational amplifier Q1 and two resistors R1 and R2 that divide the output of the operational amplifier Q1, and the (+) of the operational amplifier Q1. An input signal is input to the input terminal (V2), and the divided output of the operational amplifier Q1 is negatively fed back to the (-) input terminal of the operational amplifier Q1 to form a buffer circuit. This buffer circuit output (Vg1) is output as can do. The weight (K> 1) of the third weight calculation circuit 43B can be determined by the ratio of the resistor R1 and the resistor R2.
[0067]
In FIG. 14A, the fourth
[0068]
In FIG. 14B, the fourth weight calculation circuit 44B includes two operational amplifiers Q1 and Q2 and two resistors R1 and R2 for dividing the output between the operational amplifiers Q1 and Q2. The input signal is input to the (+) input terminals (V3) and (V4) of the first and second operational amplifiers Q1 and Q2, and the first and second operations are applied to the (−) input terminal of the first operational amplifier Q1. The voltage divided between the outputs of the amplifier is negatively fed back, and the output of this operational amplifier Q2 is fed back negatively to the (−) input terminal of the second operational amplifier Q2 to form a buffer circuit. The output voltage (Vg2) can be output. The weight (K> 1) of the fourth weight calculation circuit 44B can be determined by the ratio of the resistor R1 and the resistor R2.
(Example 7)
Examples used in the verification test of the present invention will be described below.
In FIG. 6, the constant
[0069]
6A shows a circuit for obtaining the reference voltage Vr1 using the enhancement n-channel field-effect transistor E-nMOS-FET used this time, and the voltage zero is applied to the above-mentioned gate as the constant
[0070]
In one embodiment, the reference voltage tends to increase by about 3 mV at room temperature. This amount of change is about 0.4% of the reference voltage, but this value cannot be ignored when guaranteeing an accuracy of 0.5% in the operating temperature range. Further, it has been found that the amount of change varies depending on the type of mold resin and the shape of the package. For example, when the LQFP48 package is housed in a dual in-line DIP package, the stress applied to the silicon chip increases because the DIP package is thicker, and the characteristic change before and after resin molding is increased.
[0071]
In the present invention, as shown in FIG. 6B, an enhancement p-channel field effect type is harmonized with the characteristics of the constant
[0072]
Here, the reference voltage of the first reference voltage circuit composed of E-nMOS-FETs is Vr1, the reference voltage of the second reference voltage circuit is Vr2, and the circuit configuration shown in FIG. The first weight calculation circuit 41 with K1 = 1 and K2 = 1 / 3.5 is configured on the same chip, and the result of equivalent examination of the stress fluctuation characteristics by changing the ambient temperature is shown in FIG. To do. From this result, it was verified that the characteristic change due to molding can be reduced to the characteristic measurement error level.
[0073]
In this verification test, even if the type of resin to be molded and the form of the package, for example, the LQFP48 package is changed to the dual in-line DIP package, the characteristic change due to molding can be suppressed to almost zero. .
Furthermore, even in a characteristic test where this reference voltage circuit is mounted on a printed circuit board, the reference voltage circuit composed of a conventional nMOS-FET circuit alone is integrated into an IC (integrated circuit) and this IC is mounted on the printed circuit board. In the reference voltage circuit according to the present invention in which both the E-nMOS-FET and E-pMOS-FET reference voltage circuits are configured on the same chip, the reference voltage value changes with respect to the stress generated by the bending applied to the substrate. The canceling effect can be similarly obtained with respect to the stress received from the printed wiring board.
[0074]
2, 3, and 4, the
[0075]
Further, the fourth weight calculation circuit shown in FIG. 14 may be used as the third weight calculation circuit shown in FIG. 13 for performing negative feedback control on the reference circuit element connected to the signal zero Vss.
Further, in the present invention, each element constituting the reference voltage circuit may be constituted by forming individual elements on a substrate or by integrating each circuit element on a semiconductor substrate. In particular, in the latter integrated circuit, it is easy to balance the elements, so that mutual correction accuracy can be improved.
[0076]
【The invention's effect】
As described above, by using the reference voltage circuit according to the present invention, environmental conditions such as ambient temperature due to differences in expansion coefficient or the like on the manufacture of IC (resin mold) constituting the reference voltage circuit or on the circuit board. Using a reference circuit in which the reference voltage fluctuates in the increasing and decreasing directions with respect to the stress applied to the chip due to the fluctuation, the reference voltage generated by both the reference circuits is multiplied by a predetermined weighting factor, and this multiplication is corrected. By using the sum of the obtained voltages as the reference output voltage, it is possible to provide a reference voltage circuit that can theoretically make the change amount of the reference output voltage zero with respect to the stress applied to the chip.
[0077]
In particular, by using an n-channel field effect transistor and a p-channel field effect transistor, the amount of change in the reference output voltage of the reference voltage circuit can be easily compensated for stress.
[Brief description of the drawings]
FIG. 1 is a block circuit diagram of a reference voltage circuit having first weight calculation means as an embodiment of the present invention.
FIG. 2 is a block circuit diagram of a reference voltage circuit having second weight calculation means.
FIG. 3 is a block circuit diagram of a reference voltage circuit having third and fourth weight calculation means.
4 is another application circuit diagram of the circuit diagram of FIG. 3. FIG. 4A is a block circuit diagram using a fourth weight calculation circuit, and FIG. 4B is a block circuit diagram using a third weight calculation circuit.
5 is another application circuit diagram of the circuit diagram of FIG. 3, in which (A) is a block circuit diagram using a fifth weight calculation circuit, and (B) is a block circuit diagram using a control input voltage.
6A is a reference voltage circuit diagram, FIG. 6A is a first reference voltage circuit diagram using a depletion nMOS-FET as a constant current circuit, and FIG. 6B is a second reference voltage circuit diagram.
FIG. 7 is a principle reference circuit, (A) is a reference circuit using an nMOS-FET, and (B) is a first reference circuit diagram that enables weighting by a negative feedback amount.
FIG. 8 is a principle reference circuit, (A) is a reference circuit using a pMOS-FET, and (B) is a second reference circuit diagram that enables weighting by a negative feedback amount.
FIG. 9 is an explanatory diagram of the temperature dependence of the nMOS-FET reference circuit before and after molding.
Fig. 10 Temperature characteristics of difference between before and after mold of nMOS-FET and pMOS-FET reference circuit
FIG. 11 is an explanatory diagram of temperature dependence before and after molding of a reference circuit corrected by weight calculation means.
FIG. 12 is a weight calculation circuit diagram, where (A) is a first weight calculation circuit diagram and (B) is a second weight calculation circuit diagram.
FIG. 13 is a third weight calculation circuit diagram, where (A) is a gain K <1 and (B) is a circuit diagram with a gain K> 1.
FIG. 14 is a fourth weight calculation circuit diagram, where (A) is a gain K <1 and (B) is a circuit diagram with a gain K> 1.
FIG. 15 is a bipolar band gap reference circuit diagram, where (A) is a reference circuit diagram using n-well pnp transistors, and (B) is a circuit diagram using p-well npn transistors.
16A and 16B are external views of a molded reference voltage circuit according to an embodiment, where FIG. 16A is a front view and FIG. 16B is a side view.
[Explanation of symbols]
1 Constant current circuit
2 First reference circuit
3 Second reference circuit
4 Weight calculation means
41 First weight calculation circuit
42 Second weight calculation circuit
43 Third weight calculation circuit
44 Fourth weight calculation circuit
45 Fifth weight calculation circuit
46 Control input voltage
E-nMOS n-channel field effect transistor
E-pMOS p-channel field effect transistor
D-nMOS Depletion type field effect transistor
Vref reference output voltage
Vr1, Vr1 '1st reference voltage
Vr2, Vr2 'Second reference voltage
K1, K2 weighting factor
K3 to K7 magnification
Q1-Q4 operational amplifier
Q5, Q6 transistor
R1-R7, R4 ', R11-R13 resistors
V0, Vg1, Vg2 output
D drain
S source
G gate
Ig constant current
Vcc power supply
Vss signal zero
τ stress
Claims (21)
チップが受ける応力に対して基準回路の基準電圧が増加方向に変動する第１基準回路と、基準電圧が減少方向に変動する第２基準回路と、この両基準回路が発生する各基準電圧に予め定められた第１重み係数を乗算して応力に対する基準電圧の変動を補正し、この乗算補正された基準電圧の和を基準出力電圧とする第１重み演算手段とを備えた、
ことを特徴とする基準電圧回路。In a reference voltage circuit comprising a constant current circuit and a reference circuit for generating a reference voltage that is supplied with a direct current from the constant current circuit individually or integrally on a semiconductor substrate (hereinafter abbreviated as a chip). ,
A first reference circuit in which the reference voltage of the reference circuit fluctuates in an increasing direction with respect to a stress applied to the chip, a second reference circuit in which the reference voltage fluctuates in a decreasing direction, and each reference voltage generated by both the reference circuits A first weight calculating means for correcting the fluctuation of the reference voltage with respect to the stress by multiplying the determined first weight coefficient, and using the sum of the corrected reference voltages as a reference output voltage;
A reference voltage circuit characterized by that.
ことを特徴とする基準電圧回路。The reference voltage circuit according to claim 1, wherein each of the first reference circuit and the second reference circuit has a constant current circuit, and the first reference circuit and the second reference circuit are connected in parallel.
A reference voltage circuit characterized by that.
チップが受ける応力に対して基準回路の基準電圧が増加方向に変動する第１基準回路と、基準電圧が減少方向に変動する第２基準回路とが直列接続され、
一方は、第１基準回路と第２基準回路の基準電圧の和の電圧を入力としこの電圧に予め定められた第２重み係数を乗算して応力に対する基準電圧の変動を補正し、他方は、信号ゼロに接続される第１基準回路または第２基準回路の基準電圧を入力としこの電圧に予め定められた第３重み係数を乗算して応力に対する基準電圧の変動を補正し、第２重み係数で補正された基準電圧に第３重み係数で補正された基準電圧を加算あるいは減算して基準出力電圧として出力する第２重み演算手段を有する、ことを特徴とする基準電圧回路。In a reference voltage circuit comprising a constant current circuit and a reference circuit for generating a reference voltage supplied with a direct current from the constant current circuit individually or integrally on a chip,
A first reference circuit in which the reference voltage of the reference circuit varies in an increasing direction with respect to a stress applied to the chip and a second reference circuit in which the reference voltage varies in a decreasing direction are connected in series.
One of the inputs is a sum of the reference voltages of the first reference circuit and the second reference circuit, and the voltage is multiplied by a predetermined second weighting factor to correct the fluctuation of the reference voltage with respect to the stress. The reference voltage of the first reference circuit or the second reference circuit connected to the signal zero is input, and the voltage is multiplied by a predetermined third weighting factor to correct the fluctuation of the reference voltage with respect to the stress, and the second weighting factor A reference voltage circuit comprising second weight calculating means for adding or subtracting the reference voltage corrected with the third weighting coefficient to the reference voltage corrected in step (b) and outputting the result as a reference output voltage.
チップが受ける応力に対して基準回路の基準電圧が増加方向に変動する第１基準回路と、基準電圧が減少方向に変動する第２基準回路とが直列接続され、第１基準回路と第２基準回路は定電流回路によって発生される電圧を分圧し、第１基準回路と第２基準回路が出力する基準電圧の和を基準出力電圧として出力し、一方の基準回路の基準電圧に予め定められた第４重み係数を乗算して当該基準回路に入力し当該基準回路の応力に対する基準電圧の変動を補正する第３重み演算手段と、他方の基準回路の基準電圧に予め定められた第５重み係数を乗算して当該基準回路に入力し当該基準回路の応力に対する基準電圧の変動を補正する第４重み演算手段と、のいずれか一方あるいは両方を備える、ことを特徴とする基準電圧回路。In a reference voltage circuit comprising a constant current circuit and a reference circuit for generating a reference voltage supplied with a direct current from the constant current circuit individually or integrally on a chip,
A first reference circuit in which the reference voltage of the reference circuit varies in an increasing direction with respect to a stress applied to the chip and a second reference circuit in which the reference voltage varies in a decreasing direction are connected in series, and the first reference circuit and the second reference circuit The circuit divides the voltage generated by the constant current circuit, outputs the sum of the reference voltages output from the first reference circuit and the second reference circuit as a reference output voltage, and is predetermined as the reference voltage of one of the reference circuits. Third weight calculating means for multiplying the fourth weighting coefficient and inputting the result to the reference circuit to correct the fluctuation of the reference voltage with respect to the stress of the reference circuit; and a fifth weighting coefficient predetermined for the reference voltage of the other reference circuit And a fourth weight calculation means for correcting the fluctuation of the reference voltage with respect to the stress of the reference circuit after being multiplied by the reference voltage circuit and the reference voltage circuit.
ことを特徴とする基準電圧回路。In reference voltage circuit according to any one of claims 1 to 3, the second reference circuit is comprised of p-channel field effect transistor are short-circuited between the drain and gate,
A reference voltage circuit characterized by that.
第１基準回路は、ｎチャネル電界効果型トランジスタからなり、第３または第４重み演算手段は該トランジスタのドレイン・ゲート間電圧を増幅または減衰することにより第４または第５重み係数による補正をして、この補正された電圧を該トランジスタのゲートに入力する、ことを特徴とする基準電圧回路。The reference voltage circuit according to claim 4, wherein
The first reference circuit is composed of an n-channel field effect transistor, and the third or fourth weight calculation means corrects the fourth or fifth weight coefficient by amplifying or attenuating the drain-gate voltage of the transistor. A reference voltage circuit, wherein the corrected voltage is input to the gate of the transistor.
第２基準回路は、ｐチャネル電界効果型トランジスタからなり、第３または第４重み演算手段は該トランジスタのドレイン・ゲート間電圧を増幅または減衰することにより第４または第５重み係数による補正をして、この補正された電圧を該トランジスタのゲートに入力する、ことを特徴とする基準電圧回路。The reference voltage circuit according to claim 4, wherein
The second reference circuit comprises a p-channel field effect transistor, and the third or fourth weight calculating means corrects the fourth or fifth weighting coefficient by amplifying or attenuating the drain-gate voltage of the transistor. A reference voltage circuit, wherein the corrected voltage is input to the gate of the transistor.
チップが受ける応力に対して基準回路の基準電圧が増加方向に変動する第１基準回路と、基準電圧が減少方向に変動する第２基準回路とが直列接続され、第１基準回路と第２基準回路は定電流回路によって発生される電圧を分圧し、第１基準回路と第２基準回路が出力する基準電圧の和を基準出力電圧として出力し、一方の基準回路の基準電圧に予め定められた第６重み係数を乗算し、他方の基準回路に入力し、他方の基準回路の応力に対する基準電圧の変動を補正する第５重み演算手段を備える、ことを特徴とする基準電圧回路。In a reference voltage circuit comprising a constant current circuit and a reference circuit for generating a reference voltage supplied with a direct current from the constant current circuit individually or integrally on a chip,
A first reference circuit in which the reference voltage of the reference circuit varies in an increasing direction with respect to a stress applied to the chip and a second reference circuit in which the reference voltage varies in a decreasing direction are connected in series, and the first reference circuit and the second reference circuit The circuit divides the voltage generated by the constant current circuit, outputs the sum of the reference voltages output from the first reference circuit and the second reference circuit as a reference output voltage, and is predetermined as the reference voltage of one of the reference circuits. A reference voltage circuit comprising fifth weight calculation means for multiplying a sixth weighting factor, inputting the result to the other reference circuit, and correcting a variation in the reference voltage with respect to the stress of the other reference circuit.
第２基準回路が定電流回路に接続されたｐチャネル電界効果型トランジスタからなり、第１基準回路が信号ゼロに接続されたｎチャネル電界効果型トランジスタからなり、第５重み演算手段として請求項９に記載のものに替えて信号ゼロとｐチャネル電界効果型トランジスタのゲートとの間に接続される予め定められた一定電圧で前記第２基準回路を制御する制御入力電圧を備える，ことを特徴とする基準電圧回路。The reference voltage circuit according to claim 9, wherein
The second reference circuit is composed of a p-channel field effect transistor connected to a constant current circuit, and the first reference circuit is composed of an n-channel field effect transistor connected to a signal zero, and is used as fifth weight calculation means. And a control input voltage for controlling the second reference circuit with a predetermined constant voltage connected between the signal zero and the gate of the p-channel field effect transistor instead of the signal zero described above. A reference voltage circuit.
第１基準回路および第２基準回路へ定電流を供給する定電流回路は、デプレッション型電界効果型トランジスタのソース・ゲート間を短絡して構成する、
ことを特徴とする基準電圧回路。The reference voltage circuit according to any one of claims 1 to 10,
The constant current circuit for supplying a constant current to the first reference circuit and the second reference circuit is configured by short-circuiting the source and gate of the depletion type field effect transistor.
A reference voltage circuit characterized by that.
第１基準回路は、２個のp-wellの npnトランジスタと、このトランジスタのエミッタ電流を予め定められた比率に配分する抵抗と、トランジスタの動作点を安定化する演算増幅器と、を備え、トランジスタのバンド・ギャップ電圧を利用して基準電圧を形成するバイポーラ・バンド・ギャップ基準回路を用いる、
ことを特徴とする基準電圧回路。The reference voltage circuit according to claim 1 or 2,
The first reference circuit includes two p-well npn transistors, a resistor that distributes the emitter current of the transistors in a predetermined ratio, and an operational amplifier that stabilizes the operating point of the transistor. Using a bipolar band gap reference circuit that forms a reference voltage using the band gap voltage of
A reference voltage circuit characterized by that.
第２基準回路は、２個のn-wellの pnpトランジスタと、このトランジスタのエミッタ電流を予め定められた比率に配分する抵抗と、トランジスタの動作点を安定化する演算増幅器と、を備え、トランジスタのバンド・ギャップ電圧を利用して基準電圧を形成するバイポーラ・バンド・ギャップ基準回路を用いる、
ことを特徴とする基準電圧回路。The reference voltage circuit according to claim 1 or 2,
The second reference circuit includes two n-well pnp transistors, a resistor that distributes the emitter current of the transistor in a predetermined ratio, and an operational amplifier that stabilizes the operating point of the transistor. Using a bipolar band gap reference circuit that forms a reference voltage using the band gap voltage of
A reference voltage circuit characterized by that.
ことを特徴とする基準電圧回路。3. The reference voltage circuit according to claim 1 or 2, wherein the weight calculation means includes three operational amplifiers and first to fifth resistors, and is connected to (+) input terminals of the first and second operational amplifiers. Each input signal is input, and the output is negatively fed back to the (−) input terminal to form a buffer circuit . The outputs of the buffer circuit are supplied to the first and third resistors and the second and third resistors, respectively. Is divided and added to the (+) input terminal of the third operational amplifier, and the output of the third operational amplifier is divided by the fourth and fifth resistors at the (−) input terminal of the third operational amplifier. Negative feedback
A reference voltage circuit characterized by that.
加算器として構成するときは、このバッファ回路のそれぞれの出力を前記第１および第３の抵抗並びに前記第２および第３の抵抗で分圧し、該分圧出力を前記第３の抵抗で加算して第３演算増幅器の(+) 入力端子に入力し、該第３演算増幅器の (-)入力端子に出力を前記第４および第５の抵抗で分圧して負帰還し、
また、減算器として構成するときは、第１演算増幅器の前記第１および第３の抵抗による分圧出力を第３演算増幅器の(+) 入力端子に入力し、第２演算増幅器の出力の前記第２および第５の抵抗による分圧出力と第３演算増幅器の出力の前記第４および第５の抵抗による分圧出力とを加算して第３演算増幅器の (-)入力端子に負帰還する、
ことを特徴とする基準電圧回路。4. The reference voltage circuit according to claim 1, wherein the weight calculation means includes three operational amplifiers and first to fifth resistors, and is connected to (+) input terminals of the first and second operational amplifiers. Input each input signal, negative feedback the output to the (-) input terminal to configure the buffer circuit,
When configured as adders, divided by each of the outputs of the first and third resistor and said second and third resistor of the buffer circuit, it adds the divided output with the third resistor third operational amplifier (+) input to the input terminal, said third operational amplifier Te (-) to divide the negative feedback the output to the input terminal by the resistance of the fourth and fifth,
Further, when configuring the subtractor, the divided output by the first and third resistance of the first arithmetic amplifier input to (+) input terminal of the third operational amplifier, the output of the second operational amplifier The voltage- divided output by the second and fifth resistors and the voltage- divided output by the fourth and fifth resistors of the output of the third operational amplifier are added and negative feedback is provided to the (−) input terminal of the third operational amplifier To
A reference voltage circuit characterized by that.
重み演算手段は、演算増幅器と、この演算増幅器出力を分圧する２個の抵抗とを備え、演算増幅器の (+)入力端子に入力信号を入力し，演算増幅器の (-)入力端子に出力を負帰還してバッフア回路を構成し、このバッフア回路出力を分圧した電圧を出力とする、ことを特徴とする基準電圧回路。The reference voltage circuit according to claim 4 or 9, wherein
The weight calculation means includes an operational amplifier and two resistors that divide the operational amplifier output, inputs an input signal to the (+) input terminal of the operational amplifier, and outputs an output to the (−) input terminal of the operational amplifier. A reference voltage circuit characterized in that a buffer circuit is configured by negative feedback, and a voltage obtained by dividing the buffer circuit output is output.
重み演算手段は、演算増幅器と、この演算増幅器出力を分圧する２個の抵抗とを備え、演算増幅器の (+)入力端子に入力信号を入力し，演算増幅器の分圧出力を (-)入力端子に負帰還してバッフア回路を構成し、このバッフア回路出力電圧を出力とする、ことを特徴とする基準電圧回路。The reference voltage circuit according to claim 4 or 9, wherein
The weight calculation means includes an operational amplifier and two resistors that divide the output of the operational amplifier. The input signal is input to the (+) input terminal of the operational amplifier, and the divided output of the operational amplifier is (-) input. A reference voltage circuit characterized in that a buffer circuit is configured by negative feedback to a terminal and the output voltage of the buffer circuit is used as an output.
ことを特徴とする基準電圧回路。3. The reference voltage circuit according to claim 1, wherein the first reference circuit includes two p-well npn transistors, a resistor connected to the emitter circuit of the first transistor, and a second transistor. An operational amplifier in which the (+) input terminal is connected to the second and third resistors connected to the emitter circuit and the emitter circuit of the first transistor, and the (−) input terminal is connected to the common point of the second and third resistors. And connecting the other terminal of the first and third resistors to signal zero, connecting the output of the operational amplifier to the base circuit of both transistors to form a negative feedback circuit, and predetermining the emitter current of both transistors The operating point is stabilized by allocating to the specified ratio, and the reference voltage is formed using the band gap voltage of the transistor.
A reference voltage circuit characterized by that.
ことを特徴とする基準電圧回路。3. The reference voltage circuit according to claim 1, wherein the second reference circuit includes two n-well pnp transistors, a resistor connected to the emitter circuit of the first transistor, and a second transistor. An operational amplifier in which the (+) input terminal is connected to the second and third resistors connected to the emitter circuit and the emitter circuit of the first transistor, and the (−) input terminal is connected to the common point of the second and third resistors. And connecting the other terminal of the first and third resistors to the output of the operational amplifier to form a negative feedback circuit, connecting the base circuit of both transistors to signal zero, and The operating point is stabilized by allocating to a predetermined ratio, and the reference voltage is formed using the band gap voltage of the transistor.
A reference voltage circuit characterized by that.
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