JP4025614B2

JP4025614B2 - Ｓｔｔｄデコード機能を有するｌｓｉ

Info

Publication number: JP4025614B2
Application number: JP2002292909A
Authority: JP
Inventors: 拓也有村
Original assignee: Panasonic Corp; Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Corp; Panasonic Holdings Corp
Priority date: 2002-10-04
Filing date: 2002-10-04
Publication date: 2007-12-26
Anticipated expiration: 2022-10-04
Also published as: JP2004129075A

Description

【０００１】
【発明の属する技術分野】
本発明は、STTDデコード機能を有するLSIに関する。
【０００２】
【従来の技術】
ITU（国際電気通信連合）で策定された、移動体通信の世界統一の標準規格であるIMT2000の対応規格の１つに、W-CDMA(Wideband Code Division Multiple Access)方式がある。
【０００３】
W-CDMA方式では、端末における受信特性を向上させる技術の１つとして、送信ダイバシティ技術が採用されている。W-CDMAにおける送信ダイバシティには、いくつかのモードが存在する。その中の１つがSTTD(Space Time Block Coded Transmit Antenna Diversity)である。
【０００４】
図８は、STTDのエンコードおよび伝搬モデルを示す図である。
【０００５】
図中、Tは、シンボル時間を示し、S1はI,Q成分を含んだ送信シンボル1、S2は送信シンボル2を示す。
【０００６】
送信局では、送信ダイバシティのモードにSTTDが適用されている場合、２つの時間的に連続したシンボルと２つ送信アンテナを用いて情報シンボルのエンコードおよび送信を行う。
【０００７】
すなわち、時間Tにおいて、送信シンボルS1と送信シンボルS2の共役複素数に−１を掛け合わせたものをそれぞれ、送信アンテナ１、送信アンテナ２より同時に送信する。
【０００８】
次に、時刻２Tでは、送信シンボルS2と送信シンボルS1の共役複素数をそれぞれ送信アンテナ１、送信アンテナ２より同時に送信する。時刻３T以降は、次の連続する２シンボルを用いて同様の動作を繰り返し行う。
【０００９】
このようにSTTDエンコードは、２つの送信シンボルを組み合わせて時間的なエンコードを行い、空間的に異なる２つの送信アンテナよりそれぞれ同時に送信することで成立する。
【００１０】
次に、送信された情報シンボルは、移動体通信環境下においてレイリーフェージングの影響により振幅変動および位相変動され、受信される。
【００１１】
すなわち、送信アンテナ１から送信されたシンボルは、振幅変動および位相変動の伝達関数(チャネル推定値)α１が掛け合わされて受信される。
【００１２】
同様に、送信アンテナ２から送信されたシンボルは、振幅変動および位相変動の伝達関数(チャネル推定値)α２が掛け合わされて受信される。
【００１３】
このとき、受信端における２つのアンテナ間の伝搬遅延は、チップレートよりも充分短いことが報告されている。したがって、受信シンボルR1もしくはR2は、２つのアンテナから同時に送信された情報シンボルが足し合わされた状態となって受信される。
【００１４】
よって、受信シンボルR1,R2は、白色雑音を無視したとすると、以下の式(1)で表される。
R1＝S1・α１―S2*・α２ (S2*はS2の共役複素数を示す)
R2＝S2・α１＋S1*・α2 （S1*はS1の共役複素数を示す） …式（１）
受信機では、式(1)で表される受信シンボルR1,R2と、各送信アンテナの伝搬路における伝達関数の推定値α1、α２を用いて同期検波およびSTTDデコードを行い、S1,S2を復調する。
【００１５】
すなわち、式(1)を用いて送信シンボルS1,S2を復調すると式(2)のように表される。
【００１６】
2・S1＝R1・α1*＋R2*・α２
2・S2＝−R1・α２＋R2・α１* …式（２）
ところで、伝達関数の推定および同期検波には、内挿補間同期検波方式が知られている。
【００１７】
内挿同期検波とは、複数の受信シンボルに基づき伝搬路の伝達関数を推定し、その推定された伝達関数に基づき位相補償のための係数を生成し、この係数を情報シンボルに乗算することにより位相補償を行う技術であり、例えば、下記の特許文献１に記載されている。
【００１８】
また、STTDエンコードならびにデコードについては、例えば、下記の特許文献２に記載されている。
【００１９】
【特許文献１】
特開２０００−７８１０７号公報（図３など）
【特許文献２】
特開２０００-１３８６２３号公報（図５など）
【００２０】
【発明が解決しようとする課題】
しかしながら、STTDデコードを行う場合は、STTD非適用時と比較して次のような問題が発生する。
【００２１】
STTDによる送信ダイバシティが適用されない場合は、エンコードされない同一シンボルが２つのアンテナから同時に送信される。従って、白色雑音を無視した場合、受信シンボルR1,R2は式（３）のように表される。
【００２２】
S1＝R1・α* （α＝α１＋α２）
S2＝R2・α* …式（３）
ここで、送信信号の変調方式としてQPSK（４相位相変調）が採用されているとし、式（２）および式（３）をI成分、Q成分を考慮して展開すると、それぞれ、下記の式（４）、式（５）のようになる。
【００２３】
式（２）の展開
S1i= α1i・R1i＋α1q・R1q＋α2i・R2i＋α2q・R2q
S1q=−α1q・R1i＋α1i・R1q＋α2q・R2I−α2i・R2q
S2i= α1i・R2i＋α1q・R2q−α2i・R1I−α2q・R1q
S2q=−α1q・R2i＋α1i・R2q−α2q・R1i＋α2i・R1q …式（４）
式（３）の展開
S1i= α1i・R1i＋α1q・R1q
S1q=−α1q・R1i＋α1i・R1q
S2i= α1i・R2i＋α1q・R2q
S2q=−α1q・R2i＋α1i・R2q …式（５）
式(４)、式(５)を比較したものが図７（ａ），（ｂ）である。
【００２４】
図７（ａ）がSTTDエンコードが適用される場合の、送信シンボル復調用演算の内容（式４と同じ）を示し、図７（ｂ）がSTTDエンコードが非適用の場合の送信シンボル復調用演算の内容(式５と同じ)を示している。図７（ａ），（ｂ）では、演算式を複数の項に分け、それぞれに▲１▼〜▲４▼の番号を付して区別できるようにしている。
【００２５】
STTDエンコードを用いない場合(図７（ｂ）の場合)は、情報シンボルS1についての位相補償を行うためには、▲１▼の処理のみが必要である。
【００２６】
これに対し、STTDデコードを実現しようとした場合（図７（ａ）の場合）、情報シンボルS1を復調するのに、「▲１▼および▲２▼の処理」と、「▲１▼、▲２▼のそれぞれの演算結果の加算処理」を行う必要がある。
【００２７】
同様に情報シンボルS2を復調するのに、STTDデコードでは、▲３▼および▲４▼の処理と▲３▼、▲４▼の演算結果の加算処理を行う必要があり、▲３▼の処理のみでよいSTTD非適用時と比較して、1シンボルの復調に、２回の複素乗算処理と１回の加算処理が必要となる。
【００２８】
このようにSTTDデコードを行うためには、通常の位相補償で必要な複素乗算器の構成を流用した場合、その後に、２回の複素乗算処理の加算を行う必要があるため、回路規模が増大してしまう。
【００２９】
本発明は、このような課題を解決し、LSI化された回路の専有面積の削減を実現することを目的とする。
【００３０】
【課題を解決するための手段】
本発明のSTTDデコード機能をもつLSIは、STTDエンコード信号を複数のフィンガで受信し、各フィンガにて逆拡散を行い、各フィンガから出力される情報シンボルについて複素演算およびSTTDシンボルの復調を行ってデコード信号を得る、 STTD デコード機能を有する LSI であって、前記複数のフィンガの各々から出力される前記受信シンボルについて、前記複素演算を時分割方式で行うとともに乗算演算のみを行う共通の複素演算部と、前記 STTD シンボルの復調に必要なデータのすべての加算処理を実施する、前記 LSI に内蔵されるレイク合成器に含まれる加算演算部と、を有する構成を採る。
【００３１】
複素演算部の共用化ならびにレイク合成器内の加算器の活用により、ハードウエア資源の効率的利用が実現される。したがって、冗長的な演算回路を設ける必要がなくなり、LSIチップの専有面積の縮小を図ることができる。
【００３３】
また、STTDデコードのための加算器を特別に設ける必要がなくなり、LSIチップの専有面積を、さらに縮小することができる。冗長な回路の削減は、消費電力の削減にも寄与する。
さらに、本発明の本発明の STTD デコード機能をもつ LSI は、 STTD エンコード信号を受信して逆拡散を行うとともに、逆拡散後の情報シンボルをシンボル蓄積メモリに一時的に蓄積する一方で、逆拡散後の信号から抜き出したパイロットシンボルを用いて伝搬路における伝達関数推定を行う複数のフィンガと、前記フィンガが伝達関数推定した伝達関数推定値および前記シンボル蓄積メモリが蓄積した情報シンボルを前記フィンガ毎に選択して時分割方式で出力するセレクタと、前記セレクタから出力される前記伝達関数推定値に基づき生成される係数を前記セレクタから出力される前記情報シンボルに乗算する処理を少なくとも実行する共通の複素演算部と、 STTD シンボルの復調に必要なデータの加算処理の少なくとも一部を実施する、レイク合成器に含まれる加算演算部と、を具備する構成を採る。
【００３４】
【発明の実施の形態】
本発明の実施の形態について、図面を参照して説明する。
【００３５】
（実施の形態１）
図１は、本発明のSTTDデコード機能をもつLSI(CDMA通信方式の受信機)の構成例を示す図である。
【００３６】
図示されるように、このLSI（CDMA通信方式の受信機）は、受信フィンガ(以下、単にフィンガという)70a〜70nと、セレクタ82，84と、これらのセレクタを制御する制御部120と、STTDデコーダ200（この部分は、STTDデコード動作を行わないときは、受信シンボルの位相補償とレイク合成を行う）と、を有する。
【００３７】
フィンガ70a〜70nの各々は、伝搬路の伝達関数推定部（40a〜40n）と、シンボル蓄積メモリ（20a〜20n）を有する。
【００３８】
セレクタ82は、各フィンガから出力される、推定された伝達関数のうちの一つを選択し、STTDデコーダ200に与える。
【００３９】
セレクタ84は、各フィンガから出力される、情報シンボルのうちの一つを選択し、STTDデコーダ200に与える。
【００４０】
STTDデコーダ200は、伝達関数選択部50と、複素演算部60（乗算部100および加算部102を有する）と、レイク合成器90に含まれる、保持部104および加算部106（これらは、レイク合成器の一部であると共に、STTDエンコードシンボルをデコードするためのSTTDシンボル復調部の一部としても機能する）と、を有する。
【００４１】
伝達関数選択部50は、伝達関数推定部40a〜40nによって推定された、伝搬路の伝達関数に基づき、複素演算部60に供給する複素乗算係数を発生させる。
【００４２】
この伝達関数選択部50は、STTDエンコード信号を復調する場合と、通常の信号を復調する場合とを区別し、その場面で必要な乗算係数を生成し、複素演算部60に供給する。
【００４３】
次に、図１のLSIにおける特徴的な構成を説明する。
【００４４】
上述の式（４）に示したとおり、例えば、送信シンボルS1のI,Q成分は、以下のように示される。
S1i= α1i・R1i＋α1q・R1q＋α2i・R2i＋α2q・R2q
S1q=−α1q・R1i＋α1i・R1q＋α2q・R2I−α2i・R2q
そして、図７（ａ）の上側に示されるように、上記の式は、▲１▼，▲２▼の２組の多項式に区分することができる。したがって、送信シンボルの復元には、▲１▼，▲２▼の多項式の計算（複素乗算係数の乗算と加算）を行い、その結果同士を加算するという演算を行う必要がある。
【００４５】
本発明では、図１に示されるように、前半の複素乗算係数の乗算と加算を、各フィンガで共用される複素演算部60に内蔵される乗算部100および加算部102により行う。
【００４６】
そして、後半の加算を、レイク合成器90内の保持部（フリップフロップ（ＦＦ））104および加算部106にて行う。
【００４７】
セレクタ82，84は、複素演算部60を、各フィンガ70a〜70bで共用化するために設けられている。
【００４８】
複素演算部60の共用により、ハードウエア量を削減でき、回路の消費電力も削減することができる。
【００４９】
また、後半の加算処理を、CDMA受信機に必須のレイク合成器に含まれる保持部104や加算部106にて行うことにより、既存のハードウエアを有効活用することができる。これにより、ハードウエア量や回路の消費電力を、さらに削減することができる。
【００５０】
図２に、複素演算部60およびレイク合成器90における主要な動作を示す。
【００５１】
まず、（ａ）段階では、複素演算部60において、上述の▲１▼の多項式の演算を行う。
【００５２】
続いて、（ｂ）段階では、▲１▼の演算結果がレイク合成器90内の保持部104に保持され、一方、複素演算部60では、上述の▲２▼の多項式の演算が行われる。
【００５３】
そして、（ｃ）段階では、▲１▼と▲２▼の演算結果同士の加算を、レイク合成器90内の加算部106を用いて行う。これにより、送信シンボルs1i,s1qを復元することができる。
【００５４】
（実施の形態２）
図３は、実施の形態２にかかる、STTDデコード機能を有するLSIの具体的構成を示すブロック図である。
【００５５】
図３において、受信シンボルは、各フィンガ70a〜70nに入力される。
【００５６】
図示されるように、図３のセレクタ80は、各フィンガ70a〜70nの伝達関数推定部40a〜40nから出力される、推定された伝達関数の一つを選択するセレクタ82と、各フィンガ70a〜70nのシンボル蓄積メモリ20a〜20nから出力される情報シンボルの一つを選択するセレクタ84a，84bと、を有している。
【００５７】
以下の説明では、フィンガ70aにおける処理を例にとって説明する。他のフィンガにおいても同様な処理が行われる。
【００５８】
受信データは、まず、逆拡散部10aにおいて、逆拡散される。
【００５９】
逆拡散後の情報シンボルは、シンボル蓄積メモリ20aに蓄積されるとともに、パイロットシンボル抜き取り部30aに入力される。
【００６０】
伝達関数推定に用いるパイロットシンボルは、パイロットシンボル抜き取り部30aにおいて抽出され、伝達関数推定部40aに入力される。伝達関数推定部40aでは、２つの送信アンテナの伝搬路における伝達関数α1、α2がそれぞれ推定される。
【００６１】
各フィンガ毎に算出される伝達関数α1、α2の中から、セレクタ82にて、一つのフィンガについての伝達関数（ここでは、フィンガ70aの伝達関数）が選択される。
【００６２】
また、シンボル蓄積メモリ20a〜20nから読み出される情報シンボルR1（R1i, R1q）のうちの一つが、セレクタ84a，84bにて選択される。
【００６３】
複素演算部60は、STTDエンコード信号に対して復調のための複素乗算を行う。また、この複素乗算部60は、通常の受信信号に対しては、内挿同期検波による位相補償を行う。
【００６４】
複素演算部60は、図３に示されるとおり、４つの乗算器62〜65と、２つの加算器66a，66bを内蔵する。
【００６５】
また、レイク合成器90は、フリップフロップ（FF）91a，91b，93a，93b，94a，94bと、加算器92a，92bと、を有する。
【００６６】
レイク合成器90から出力される復調されたSTTDシンボル（Si，Sq）は、チャネルコーデック（不図示）に送られる。
【００６７】
以下、STTDエンコード信号の復調動作を４段階に分けて順に説明する。
【００６８】
ここでは、図７（ａ）に示す▲１▼〜▲４▼の各ブロックの動作を、各フィンガ毎に順次、実行する。
【００６９】
第１段階では、シンボル蓄積メモリ20aから、情報シンボルR1（R1i, R1q）が読み出され、複素演算部（位相補償部）60に入力される。
【００７０】
複素演算部（位相補償部）60の入力ポートaw、ax、ay、azには、伝達関数選択部50が生成した、α1i、‐α1q、α1q、α1i、の各係数がそれぞれ入力される。そして、所定の演算（図７（ａ）の▲１▼）が実行される。
【００７１】
その演算の結果は、レイク合成器90に送られ、フリップフロップ(FF)91a，91bに保持される。
【００７２】
第２段階では、シンボル蓄積メモリ20aから、情報シンボルR2（R2i, R2q）が新たに読み出され、複素演算部（位相補償部）60に入力される。
【００７３】
また、複素演算部60の入力ポートaw、ax、ay、azには、伝達関数選択部50が生成した、α２i、α２q、＋α２q、−α２iの各係数が入力される。そして、情報シンボルに上述の係数を乗算し、所定の加算が行われる（図７（ａ）の▲２▼）。
【００７４】
その演算の結果は、レイク合成器90に送られ、フリップフロップ(FF)91a，91bに保持される。一方、先に保持されていた第１段階の複素演算の結果は、フリップフロップ93a，93bに保持される。
【００７５】
次に、第１段階および第２段階の各複素演算の結果同士を加算器92a，92bで加算する。そして、その加算結果（STTDデコードシンボル）は、フリップフロップ(FF)94a，94bに一時的に蓄積される。
【００７６】
これにより、送信シンボルS1についての、一つのフィンガ（ここでは、フィンガ70a）に関するSTTDデコード処理が完了する。
【００７７】
上述の第１段階ならびに第２段階の処理が、フィンガ70b〜70nの各々について、順次、行われる。そして、各処理の結果が、レイク合成器90にて、例えば、最大比合成され、最終的に送信シンボルS1（S1i，S1q）が復調される。
【００７８】
第３段階では、シンボル蓄積メモリ20aから、情報シンボルR2（R2i, R2q）が読み出される。
【００７９】
また、複素演算部60の入力ポートaw、ax、ay、azへ、−α2i、−α2q、−α2q、α2i、の各係数が入力される。
【００８０】
そして、所定の複素演算が行われ（図７（ａ）の▲４▼）、その結果は、レイク合成器90のフリップフロップ91a，91bに保持される。
【００８１】
第４段階では、シンボル蓄積メモリ20aから、情報シンボルR2（R2i, R2q）が新たに読み出される。
【００８２】
複素演算部60の入力ポートaw、ax、ay、azには、α1i、−α1q、α1q、α1i、の各係数が入力される。
【００８３】
そして、所定の複素演算が行われる（図７（ａ）の▲３▼）。その演算結果は、レイク合成器90に送られ、先の演算結果（図７（ａ）の▲３▼の演算結果）と合成され、その合成結果は、フリップフロップ(FF)94a，94bに一時的に蓄積される。
【００８４】
これにより、送信シンボルS2に関する、フィンガ70aについてのSTTDデコード処理が完了する。このような３段階および４段階の処理を、各フィンガ毎に繰り返し実行することで、最終的に送信シンボルS2（S2i，S2q）が復調される。
【００８５】
このように、複素演算を、時分割で各フィンガ毎に実施する構成とすると共に、STTD復調に必要な加算処理の一部をレイク合成器内のハードウエアを用いて行うことにより、冗長的な記載を排して、きわめてコンパクトな構成のSTTDデコード機能を有するLSI（CDMA受信機）が実現される。
【００８６】
図９に、本発明の構成を採用しない場合のLSI（比較例のLSI）の構成を示す。図９において、複数のフィンガ7a〜7nは、それぞれ、逆拡散部1a〜1nと、シンボル蓄積メモリ2a〜2nと、パイロットシンボル抜き取り部3a〜3nと、伝達関数推定部4a〜4nと、伝達関数推定部5a〜5nと、シンボル復調部10a〜10nを有する。参照符号９は、レイク合成器を示す。
【００８７】
図９の構成では、各フィンガに、複素演算部(6a〜6n)およびシンボル復調部（10a〜10n）が設けられており、回路を構成する素子数が飛躍的に多くなる。
【００８８】
本発明によれば、回路の素子数を大幅に削減できる。携帯電話端末では、小型化や低消費電力性が厳しく要求されるため、本発明は特に有効である。
【００８９】
（実施の形態３）
図４は、実施の形態３にかかる、STTDデコード機能を有するLSIの構成を示すブロック図である。
【００９０】
図４のSTTDデコード機能を有するLSIは、図１のLSIと、基本的な構成および動作は同じである。
【００９１】
ただし、図４の複素演算部61は乗算部100のみを有しており（図１の場合のように加算部を有さない）、すべての加算処理は、レイク合成器90のハードウエア（保持部104および加算部106）を用いて時分割方式で行う点で、前掲の実施の携帯とは異なる。
【００９２】
レイク合成器90のハードウエアを用いて、時分割で加算処理を行うために、レイク合成器90の前にセレクタ150が設けられている。セレクタ150は、制御部122によって制御される。
【００９３】
複素演算部61から加算器が除去されるため、回路の専有面積のさらなる低減を図ることができる。
【００９４】
より具体的な構成を図５に示す。
【００９５】
図５のLSIの構成は図３のLSIの構成と基本的に同じである。ただし、複素演算部60において加算器が除去されている点、ならびに、レイク合成器90の前に、セレクタ87a，87bが設けられている点で異なる。
【００９６】
（実施の形態４）
本発明のLSIは、図６に示すように、CDMA受信装置に適用することができる。
図６では、本発明のLSIは点線で囲んで示されている。ただし、これに限定されるものではなく、図６に示される全ての要素をワンチップ化してもよい。
【００９７】
図示されるように、CDMA受信装置は、受信アンテナ10と、所定の周波数でフィルタリングし、ベースバンド信号に復調する高周波信号処理部11と、アナログ信号をデジタル信号に変換するA/D変換部12と、受信信号を所定のタイミングで逆拡散しデータを復調するフィンガ部13と、逆拡散後データの同期検波およびSTTDデコードを行う同期検波部（兼STTDデコード部）14と、逆拡散され、同期検波およびSTTDデコードされたマルチパスをレイク合成するレイク合成部15と、チャネルデコードを行うチャネルコーデック部16と、を備えている。
【００９８】
受信信号は、高周波信号処理部11においてベースバンド信号に復調され、A/D変換されてデジタルデータに変換された後、フィンガ部13に入力される。
【００９９】
フィンガ部13では、所望のマルチパス数および、多重コード数分の逆拡散器により、逆拡散されデータが復調される。
【０１００】
同期検波兼STTDデコード部14およびレイク合成部15では、これら複数のデータの位相を補償し、レイク合成を行う。
【０１０１】
本発明のLSIの利用は、CDMA受信装置自体を小型化することに寄与する。
【０１０２】
【発明の効果】
以上説明したように本発明は、ハードウエアの効率的な利用を図ることで冗長的な回路構成を排し、小型かつ低消費電力のLSI（CDMA受信装置）の実現に寄与するものである。
【図面の簡単な説明】
【図１】本発明の実施の形態１にかかる、STTDデコード機能を有するLSIの構成を示すブロック図
【図２】図１のLSIの特徴的な動作を説明するための図
【図３】本発明の実施の形態２にかかる、STTDデコード機能を有するLSIの具体的構成を示すブロック図
【図４】本発明の実施の形態３にかかる、STTDデコード機能を有するLSIの構成を示すブロック図
【図５】本発明の実施の形態３にかかる、STTDデコード機能を有するLSIの具体的構成を示すブロック図
【図６】本発明のLSIを用いたCDMA受信機の全体構成を示すブロック図
【図７】（ａ）STTDデコード処理を行う場合の、送信シンボル復調のための演算式を示す図（ｂ）STTDデコード処理を行わない場合の、送信シンボル復調のための演算式を示す図
【図８】 STTDエンコードの内容、およびSTTDエンコード信号の伝搬モデルを示す図
【図９】本発明を適用しない場合の比較例のLSIの構成を示すブロック図
【符号の説明】
10a〜10n 逆拡散部
20a〜20n シンボル蓄積メモリ
40a〜40n 伝達関数推定部
50 伝達関数選択部
60 複素演算部
70a〜70n フィンガ
82，84 セレクタ
90 レイク合成器（STTDシンボル復調兼用）
100 乗算部
102 加算部
104 保持部
106 加算部
120 セレクタ制御部
200 STTDデコーダ（STTDデコード機能に特に関連する部分）

Claims

STTDエンコード信号を複数のフィンガで受信し、各フィンガにて逆拡散を行い、各フィンガから出力される情報シンボルについて複素演算およびSTTDシンボルの復調を行ってデコード信号を得る、STTDデコード機能を有するLSIであって、
前記複数のフィンガの各々から出力される前記受信シンボルについて、前記複素演算を時分割方式で行うとともに乗算演算のみを行う共通の複素演算部と、
前記STTDシンボルの復調に必要なデータのすべての加算処理を実施する、前記LSIに内蔵されるレイク合成器に含まれる加算演算部と、
を有することを特徴とするSTTDデコード機能を有するLSI。
STTD エンコード信号を受信して逆拡散を行うとともに、逆拡散後の情報シンボルをシンボル蓄積メモリに一時的に蓄積する一方で、逆拡散後の信号から抜き出したパイロットシンボルを用いて伝搬路における伝達関数推定を行う複数のフィンガと、
前記フィンガが伝達関数推定した伝達関数推定値および前記シンボル蓄積メモリが蓄積した情報シンボルを前記フィンガ毎に選択して時分割方式で出力するセレクタと、
前記セレクタから出力される前記伝達関数推定値に基づき生成される係数を前記セレクタから出力される前記情報シンボルに乗算する処理を少なくとも実行する共通の複素演算部と、
STTD シンボルの復調に必要なデータの加算処理の少なくとも一部を実施する、レイク合成器に含まれる加算演算部と、
を具備することを特徴とするSTTDデコード機能を有するLSI。