JP4025474B2 - 半導体増幅回路 - Google Patents
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Description
【発明の属する技術分野】
この発明は、半導体増幅回路に関し、詳しくは、OPアンプなどの正負の二電源駆動の増幅回路あるいは電源ラインとグランドGNDとの中間電位に出力を持つプッシュプル駆動の増幅回路において、電源リップル等のノイズに影響を受け難いような半導体増幅回路に関する。
【0002】
【従来の技術】
音響機器の増幅回路やOPアンプを利用した各種増幅回路は、片電源で駆動されるものもあれば、正側の電源電圧と負側の電源電圧による正負両電源で駆動されるものもある。片電源では通常半導体サブストレート側(以下単に基板側あるいは基板という)をグランドライン(GND)あるいは電源ラインに接続してそれを基準電位に設定する。また、両電源駆動では、グランド電位ではなく、正側か、最下電位の負側の電源ラインのいずれかの電位を電位基準として選択して増幅回路を設計し、動作させることになる。
【0003】
この種の半導体増幅回路を構成するトランジスタは、図4(a)に示されるように、駆動トランジスタ20が、例えば、P型サブストレート21にP+アイソレーションを設けて形成される。この増幅回路は、図4(b)に示されるような等価のトランジスタ回路22として構成され、入力信号が入力端子INに加えられ、出力端子OUTからそれが出力される。このような回路では、ダイオードDkとして示されるように、P型サブストレート21を介してエミッタとベース間あるいはエミッタとコレクタ間には逆方向に寄生ダイオードが同時に形成され、さらに寄生容量Ckも形成される。
このような、ダイオードなどの寄生素子や寄生容量は、ICの構造上必然的にできるものであり、入力端子INに設定された基準電位よりも低い電圧が印加されたときには、前記の寄生ダイオードDkがONとなり、基板側から各トランジスタ形成層に電流が流れる問題がある。そこで、通常は、基板の電位(基準電位)より低い電圧を入力端子INにかけることはない。そのために、前記したような電位基準を採用せざるを得ない。
【0004】
図5は、正負の両電源を使用して動作する半導体増幅回路の回路図である。
図5において、8は、半導体集積回路に形成された増幅回路であり、増幅回路1と、負電源ライン−Vccに接続された定電流源2、3とから構成され、増幅回路1は、入力端子8aと出力端子8bとを有していて、入力段として差動増幅回路4が、出力段として出力アンプ5が設けられ、これらにより構成されている。そして、入力端子8aには、前段から入力信号Vinが加えられる。
差動増幅回路4は、npn形の差動トランジスタQ1,Q2の共通エミッタが定電流源2に接続され、これを経て負側の電源ライン−Vccに接続されている。そして、カレントミラーのpnp形のトランジスタQ3,Q4をそれぞれのコレクタ側に負荷として有していて、これらが正側の電源ライン+Vccに接続されている。
【0005】
定電流源2は、カレントミラーのnpn形のトランジスタQ5、Q6とから構成され、入力側のダイオード接続トランジスタQ6に定電流源7から定電流を受けて、カレントミラーの出力トランジスタQ5が差動トランジスタQ1,Q2の共通エミッタからの定電流をシンクさせる。
なお、差動トランジスタQ1のベースは、抵抗Rsを介して入力端子8aに接続され、差動トランジスタQ2のベースは接地されている。
出力アンプ5は、電源ライン+Vccにエミッタが接続されたpnp形のトランジスタQ7で構成され、そのコレクタが出力端子8bに接続され、さらに定電流源3を介して負電源ライン−Vccに接続され、前段からの入力信号を受ける、そのベースが差動トランジスタQ1のコレクタに接続されている。
また、出力端子8bの電圧は、帰環抵抗Rfを介して差動トランジスタQ1のベースに接続されている。
なお、定電流源3は、定電流源2と同様な構成であるのでその説明は割愛する。
【0006】
【発明が解決しようとする課題】
この図5に示す回路では、通常、基板に採られる基準電位は、負側電源ライン−Vccに採られる。このような回路においては、前記した理由から正、負電源の中間のグランドGNDを基準電位とすることはしない。そのため出力端子8bに得られる出力信号Voは、基板の電位変動を受け易い。
特に、集積回路では多数の回路を動作させるので、その電源電圧にはリップルがいつでもついてまわる。基板側(負側電源ライン−Vcc)と+Vccの電源ライン側とは相対的なものであるので、このリップルを+Vccの電源ライン側からみれば基板側がリップル電圧で変動していることになる。そこで、このリップルにより基板の電位が変動したときには、まず、先の寄生容量Ckを介して集積化した各回路に信号が入り込み、それがノイズ信号として現れ易い。また、最悪の場合には、寄生ダイオードDkがONとなり、回路が誤動作を起こす。
【0007】
このような電源リップルの問題は、特に、正,負両電源で駆動する増幅回路を1つの半導体に集積化した場合において大きな問題になる。それは、正,負電源間の電位差が大きくなることと内部で負電源を発生する回路を正電源回路からの電力を受けて動作させ、負側の電力を得ること、これらのことから電源リップルが倍増することになるからである。
この発明の目的は、このような従来技術の問題点を解決するものであって、正,負両電源使用においてまた片電源において電源リップル等のノイズに影響を受け難い半導体増幅回路を提供することにある。
【0008】
【課題を解決するための手段】
この目的を達成するためのこの発明の半導体増幅回路の構成は、P型およびN型のうちの一方の型の半導体基板に形成されたこの基板と同型のウエル領域と、このウエル領域の周囲と底面においてその内側の領域を取り囲むように形成されたP型およびN型のうちの他方の型の囲み領域と、前記の内側の領域に形成された第1のトランジスタと前記のウエル領域ではない基板表面に形成された第2のトランジスタとを有し、第1および第2のトランジスタの動作状態において、基板に基準電位が設定され、囲み領域が、基板と同電位かあるいは囲み領域と基板側との接合部が逆バイアスされる状態の電位に設定され、囲み領域と内側の領域との接合部が逆バイアスされる状態になる電位に第1のトランジスタの少なくとも1つの電極が設定され、基準電位が、この半導体増幅回路が正と負との2つの電源電圧を受けて動作する場合には正側の電源電圧値と負側の電源電圧値の絶対値の和の半分の電圧に対応しかつ絶対値の大きい側の極性の電圧に対応する電位であって、この半導体増幅回路が正あるいは負の電源電圧を受けて動作する場合にはその電源電圧の実質的に半分の同極性の電圧に対応する電位であって、第1および第2のトランジスタの一方が基準電位を含めこれより上側の電位で動作するようにその電極の電位が設定され、第1および第2のトランジスタの他方の少なくとも1つの電極に基準電位よりも低い電位が設定されて基準電位よりも下側の電位を主体として動作するものである。
【0009】
【発明の実施の形態】
このような増幅回路においては、ウエル領域に形成した囲み領域が基板とは異なる型になっていて、基板を基準電位にしたときに基板と同電位か、あるいは囲み領域と基板側との接合部が逆バイアスされる状態の電位に設定され、第1のトランジスタの少なくとも1つの電極は、囲み領域と内側領域との接合部が逆バイアスされる状態の電位に設定される。これにより、内側領域に形成される領域や素子を基板に対してフローティング状態にすることができ、内側領域に形成された第1のトランジスタを基板から切離して動作させることができる。
その結果、第1のトランジスタと第2のトランジスタを別々の電源で独立に動作させることができるので、第2のトランジスタに対応して基板を基準電位にして第1の電源で動作させ、第1のトランジスタを第1の電源よりも低い電位において第2の電源で動作させることができる。
【0010】
この場合、電源電圧のリップルは、基準電位(基板)からみれば、第1の電源電圧と第2の電源電圧のうちの大きい電圧側のものになる。第1の電源電圧と第2の電源電圧を等しいものとすれば、実質的に半分となるので、その分、リップル等のノイズによる基板側の電位変動は低減し、その影響を受け難い増幅回路を構成することができる。なお、正負の両電源駆動の場合には、前記の半分の基準電位はグランドGNDになる。
その結果、両電源駆動においてまた片電源駆動において電源リップル等のノイズに影響を受け難い半導体増幅回路を提供することにある。
【0011】
【実施例】
図1は、この発明の半導体増幅回路を適用した一実施例の増幅回路であって、正負の両電源駆動でグランドGNDを基準電位に採る増幅回路の説明図、図2は、前記増幅回路における負電源側に配置されるN−MOSトランジスタ形成領域の断面図、そして、図3は、バイポーラトランジスタとN−MOSトランジスタの接続関係を断面構造において示す説明図である。
図1において、9は、半導体増幅回路であって、23は、基板側からフローティングされた状態のトランジスタが形成されたウエル領域(フローティング領域)であり、ここにN−MOSトランジスタTr1〜Tr6が形成されている。このフローティング領域23以外に形成されたバイポーラトランジスタQ3,Q4は、図5と同一の回路となっていて、従来通り基板に形成されたトランジスタであるので、その説明は割愛する。なお、図5と同等の構成要素は同一の符号を付し、その説明を割愛する。
【0012】
図1のフローティング領域23には、図5の差動トランジスタQ1,Q2に換えてN−MOS差動トランジスタTr1,Tr2の回路が設けられ、さらに図5の定電流源2,3をそれぞれN−MOSトランジスタTr3〜Tr6による定電流源25,26に置き換えた回路が設けられている。
定電流源25は、N−MOSトランジスタTr3,Tr4からなるカレントミラーで構成され、入力側のトランジスタTr4がダイオード接続されてそのドレイン側に定電流源27からの電流を受ける。出力側のトランジスタTr3のドレインは、差動トランジスタTr1,Tr2の共通ソースに接続され、このソースから定電流をシンクさせる。トランジスタTr3,Tr4のソース側は、共通に接続されて負側の電源ライン−Vccに接続されている。
定電流源26も定電流源25と同様な構成であり、N−MOSトランジスタTr5,Tr6からなるカレントミラーで構成され、入力側のトランジスタTr6がダイオード接続されてそのドレイン側に定電流源28からの電流を受け、出力側のトランジスタTr5のドレインが出力トランジスタQ7のコレクタに接続され、このコレクタから定電流をシンクさせる。トランジスタTr5,Tr6のソース側は、共通に接続されて負側の電源ライン−Vccに接続されている。
【0013】
このように、ソース(S)、ドレイン(D)、ゲート(G)のいずれかの電極がグランド電位GNDか、それ以下とされ、負電源側電位で動作するトランジスタTr1,Tr2および負側の電源ライン−Vccに接続されているトランジスタTr3〜Tr6を基板11からフローティングさせることでこれらN−MOSトランジスタTr1〜Tr6をバイポーラトランジスタQ3,Q4,Q7の正電源とは切り離して独立の電源により動作させることができる。そこで、バイポーラトランジスタQ3,Q4,Q7からなる増幅回路部分をグランドGNDを基準として正側電源で動作させることができる。また、N−MOSトランジスタTr1〜Tr6を同様にグランドを基準として負側電源で動作させることができる。
このようにそれぞれの回路がグランドGND(基板11の電位)を基準電位として動作するので、電源リップルは、正側の電源ライン+Vccと負側の電源ライン−Vccのいずれかを基準とした従来の場合の半分あるはそれ以下になる。
フローティング領域23に配置されるこれらN−MOSトランジスタTr1〜Tr6は、図2に断面構造図で示すN−MOSトランジスタ形成領域10にそれぞれ形成されるトランジスタである。
【0014】
図2は、グランドGNDを基準電位に採ってそれ以下の電位か、あるいは負電源側で独立に動作させることができるN−MOSトランジスタの増幅回路の構造である。
N−MOSトランジスタ形成領域10として、P−sub(P型サブストレート)基板11に、Nの埋込み層(B/L)12をエピタキシャル成長により形成し、酸化膜を除去してNの埋込み層12にP+イオンを打ち込みあるいは塗布して、その後にNの埋込み層12の上にPウエル領域13を形成するためにP型の層とN型の層の上にN-エピタキシャル層を形成する。その結果としてP+ イオンを打ち込んだ領域がPウエル領域13となり、その外側にN-領域ができる。このとき、Pウエル領域13の範囲は、Nの埋込み層12の範囲より少し内側にこれより小さい範囲とし、その外側をN-領域にする。
【0015】
さらにPウエル領域13の外側周囲に形成されたN-領域にN型不純物をドーピングして拡散し拡散分離領域としてNの拡散分離領域14をNの埋込み層12の外周に結合する状態で形成する。その結果、拡散分離領域14がPウエル領域13に対して平面からみて円形あるいは矩形の側面外周のウオールとなり、Nの埋込み層12を底面として基板Pに対してNの逆型で取り囲むようにしてP型のウエル領域13が形成される。これによりこのPウエル領域13は、N型層を介在させてP−sub基板11に形成されるので、Nの拡散分離領域14をNの埋込み層12による囲み領域の電位設定で、Pウエル領域13に形成された領域が基板11から浮くようになる。すなわち、Pウエル領域13の囲み領域の電位を基板11の電位と等しいか、基板11とPウエル領域13の間の電位に設定すれば、Pウエル領域13は、動作状態では囲み領域の両側のN−P接合部のすくなくとも一方が逆バイアスされることによる空間電荷層の形成により分離された状態となるので、このPウエル領域13形成される素子は、基板11からみてフローティング状態になる。
なお、図中、15は、素子分離酸化膜層(LOCOS)である。また、拡散分離領域14は、Nの埋込み層11の幅に対応させてPウエル領域13の側面周囲に設けられるものであって、ここでは、Pウエル領域13に対してコレクタウオール(collector wall,C/W)となっている。
【0016】
さて、Pウエル領域13の内側には、表面側に拡散形成されたN+形のソース領域13aとドレイン領域13bとがチャネル形成領域16を挟んで表面側に形成されている。
17はゲート層である。このゲート層17とソース領域13aとドレイン領域13bとがそれぞれAl配線を介してゲートG,ソースS,ドレインDとして取り出される。また、コレクタウオールの拡散分離領域14には取出領域としてN+の取出領域14aがその表面上部に拡散形成されて設けられている。この取出領域14aは、Al配線を介して電源ライン+Vccに接続されている。また、Pウエル領域13には取出領域としてP+の取出領域13cがその表面上部に拡散形成されて設けられている。この取出領域13cは、P型のウエル領域13をバックゲートとしてAl配線を介してこれがソースSに接続され、ソースSが負電源ライン−Vccに接続されている。
なお、このN−MOSトランジスタ形成領域10に形成されるトランジスタは、図1に示す定電流源を構成するトランジスタTr3〜Tr5のうちの1つである。図示するように、ソースSは、負側の電源ライン−Vccに接続され、ドレインDが入力端子18となっていてる。この入力端子18に上流のトランジスタから流出する電流を受ける。また、基板11は、グランドGNDに接続されている。
【0017】
Pウエル領域13は、周囲に設けられたNの拡散分離領域14と底のNの埋込み層11との一体的な桶のような囲み領域が形成されている。そこで、前記したような動作状態の電位設定では、この桶のような囲み領域が電源ライン+Vccの電位に設定され、基板11がグランドGNDに接続されてグランド電位になることにより、囲み領域と基板11とのN−P接合部が逆バイアスされ、これらの間には空間電荷層が形成される。さらに、囲み領域とPウエル領域13とのN−P接合部も逆バイアスされ、これらの間にも空間電荷層が形成される。
このことによりPウエル領域13が基板11から分離された状態となるので、この領域に形成される素子(あるいはその素子の領域)は、基板に対してフローティングされる。その結果、図1に示すように、独立に電源を設けて動作させることが可能になる。
【0018】
ところで、図2のN−MOSトランジスタ形成領域10に形成されるトランジスタTr1〜Tr6は、ドレインD、ソースS間に2倍の電源電圧がかかる。すなわち、電源電圧を5Vとすれば、+Vcc=+5V,−Vcc=−5Vとなり、通常のトランジスタの倍の合計10Vの電源で動作するこのになり、その耐圧のトランジスタが必要になる。
そこで、使用する電源電圧によっては、Pウエル領域13の厚さと濃度(抵抗率)とが問題になる。通常の電源電圧は、3V乃至5Vが使用されるので、この場合について説明すると、Pウエル領域13の実際の厚さは、数μm〜10μm程度であり、このときのシート抵抗が2kΩ〜5kΩとなるような濃度であれば、正負の二電源を使用したとしも必要な耐圧を有するトランジスタをウエル領域13に形成することが可能である。
【0019】
なお、耐圧の低いトランジスタがウエル領域13に形成される場合には、Nの拡散分離領域14とNの埋込み層12とからなる囲み領域をグランドGNDの電位か、これより少し大きな+側の電位に設定すればよい。拡散分離領域14と埋込み層12とによる桶状の囲み領域をグランド電位に設定した場合には、基板11と同じ電位となるので、基板11とのN−P接合部が逆バイアスにならなず、基板11側からみればP−N接合による寄生ダイオードとなる。しかし、基板11側からウエル領域13側をみれば間にNの桶の領域があるので、これが逆方のダイオードとなり、実質的に基板11とウエル領域13とは分離されている。また、このとき、Nの拡散分離領域14およびNの埋込み層11側から基板11側をみれば逆方向の寄生ダイオードが挿入され、かつ、これら囲み領域と基板11とが同電位に設定されているので、これらの間には電流がながれない。
【0020】
図3は、バイポーラトランジスタQ4とN−MOSトランジスタTr2との接続関係を断面構造において示す説明図である。バイポーラトランジスタQ4とN−MOSトランジスタTr2とは、基板11の表面において隣接して配置されている。バイポーラトランジスタQ4は、バイポーラトランジスタQ3と同様にウエル領域13以外の表面に形成される。バイポーラトランジスタQ4の構造は、PNPトランジスタとしてラテラルpnpトランジスタの一般的な構造のものであり、図4のものと多少構造が相違している。これは、Nのベース埋込層31の上に、N-のウエル領域32が形成され、これがベース領域となり、その一方の側面にはNのコレクタウオール35が形成され、ウエル領域32の上部表面には、P+のコレクタ領域33、そしてP+のエミッタ領域34が形成され、コレクタウオール35の表面部に取出領域が設けられて、コレクタC、ベースB、エミッタEとして、このトランジスタの電極が取り出される。この構造は、トランジスタQ3についても同様である。なお、36は、素子分離領域(ISO)である。
【0021】
N−MOSトランジスタTr2は、図2の構造と同じであるが、ソースS、ゲートG、ドレインDの接続配線が相違している。図3のN−MOSトランジスタTr2のソースSは、図2の構造で形成されたトランジスタTr3のドレインDに接続されている。バイポーラトランジスタQ4は、そのベースBとコレクタCが共通に図3のトランジスタTr2のドレインDに接続され、そのエミッタEが+Vccの電源ラインに接続されている。
一方、バイポーラトランジスタQ3は、そのベースBが図3のバイポーラトランジスタQ4のベースBに接続され、そのエミッタEが+Vccの電源ラインに接続され、コレクタCがN−MOSトランジスタTr1のドレインDに接続され、図3のトランジスタQ4と同じ構造をしている。
N−MOSトランジスタTr1は、これに隣接してバイポーラトランジスタQ3が形成されていて、図3と同様な構造となっている。その接続は、トランジスタQ3のコレクタCがトランジスタTr1のドレインDと接続され、ゲートGが抵抗Rsを介して端子8aに接続され、ソースSがトランジスタTr1のソースSと接続されている。そして、その構造は、図3のN−MOSトランジスタTr2と同じである。
【0022】
ところで、図1に示すように、バイポーラトランジスタQ3,Q4のコレクタに接続されるトランジスタTr1,Tr2のドレインD側の電位は、グランドGNDの電位(基準電位)か、これよりも高い値になっているが、これらのソースSは、グランドGND電位より低い電位になる。それは、基板11の電位が基準電位としてグランドに設定されいて、ウエル領域13と、拡散分離領域14とNの埋込み層11の接合部が逆バイアスされていなければならないからである。
その結果、基板11に形成されたバイポーラトランジスタQ3,Q4,Q7は、基準電位を含めこれより上側の電位で動作し、MOSトランジスタTr1〜Tr6は、少なくとも1つの電極に基準電位よりも低い電位が設定されて、基準電位よりも下側の電位を主体として動作することになる。
【0023】
以上説明してきたが、図1の実施例では、正負両電源駆動の例を説明しているが、正負いずれかの片電源の場合には、前記のグランドGNDが+Vcc/2あるいは−Vcc/2となり、これを基準電位として基板に設定すればよい。これにより電源に対して基準電圧を1/2にできるので同様な作用効果を得ることができる。
また、この発明は、基板に対してフローティング状態となる領域にトランジスタを形成すればよく、形成するトランジスタは、N−MOSトランジスタに限定されるものではない。
さらに、実施例では、P型の半導体基板を例としているが、N型の半導体基板であってもよい。この場合に、図1において,pnp形のトランジスタはnpn形のトランジスタに、そしてnpn形のトランジスタはpnp形のトランジスタに変更され、N−MOSトランジスタはP−MOSトランジスタに変更される。そしてそのNウエル領域を囲む領域は、N基板と同じか、それよりも低い電位が設定され、かつNウエル領域よりも低い電位となる電位が設定される。これにより、少なくとも囲む領域とNウエル領域との間は逆バイアスとなる。また、図2、図3においては、N型の領域は、P型となり、P型の領域はN型となる。
【0024】
【発明の効果】
以上の説明から理解できるように、この発明にあっては、ウエル領域に形成した囲み領域が基板とは異なる型になっていて、基板を基準電位にしたときに基板と同電位か、あるいは囲み領域と基板側との接合部が逆バイアスされる状態の電位に設定され、第1のトランジスタの少なくとも1つの電極は、囲み領域と内側領域との接合部が逆バイアスされる状態の電位に設定される。これにより、内側領域に形成される領域や素子を基板に対してフローティング状態にすることができ、内側領域に形成された第1のトランジスタを基板から切離して動作させることができる。
これにより、第1のトランジスタと第2のトランジスタを別々の電源で独立に動作させることができるので、第2のトランジスタに対応して基板を基準電位にして第1の電源で動作させ、第1のトランジスタを第1の電源よりも低い電位において第2の電源で動作させることができる。
その結果、両電源においてまた片電源において電源リップル等のノイズに影響を受け難い半導体増幅回路を提供することにある。
【図面の簡単な説明】
【図1】図1は、この発明の半導体増幅回路を適用した一実施例の増幅回路であって、正負の両電源駆動でグランドGNDを基準電位に採る増幅回路の説明図である。
【図2】図2は、前記増幅回路における負電源側に配置されるN−MOSトランジスタ形成領域の断面図である。
【図3】図3は、バイポーラトランジスタとN−MOSトランジスタの接続関係を断面構造において示す説明図である。
【図4】図4は、従来の半導体装置における駆動トランジスタ素子の説明図であり、(a)は、その形成領域の断面図、(b)は、その等価回路図である。
【図5】図5は、正負の両電源駆動で動作する従来の半導体増幅回路の回路図である。
【符号の説明】
1…増幅回路、2,3,7,25〜28…定電流源、
4…差動増幅回路、5…出力アンプ、6…差動増幅回路、
8,9…半導体増幅回路、10…N−MOSトランジスタ形成領域、
11…P−sub(P型サブストレート)基板、12…Nの埋込み層(B/L)、
13…P型のウエル領域、13a…N+形のソース領域、
13b…ドレイン領域、14…拡散分離領域、
15…素子分離酸化膜層(LOCOS)、16…チャネル形成領域、
23…フローティング領域、
Q1〜Q6…バイポーラトランジスタ、
Tr1〜Tr6…N−MOSトランジスタ。
Claims (4)
- P型およびN型のうちの一方の型の半導体基板に形成されたこの基板と同型のウエル領域と、このウエル領域の周囲と底面においてその内側の領域を取り囲むように形成された前記P型およびN型のうちの他方の型の囲み領域と、前記内側の領域に形成された第1のトランジスタと前記ウエル領域ではない前記基板表面に形成された第2のトランジスタとを有し、前記第1および第2のトランジスタの動作状態において、前記基板に基準電位が設定され、前記囲み領域が、前記基板と同電位かあるいは前記囲み領域と前記基板側との接合部が逆バイアスされる状態の電位に設定され、前記囲み領域と前記内側の領域との接合部が逆バイアスされる状態になる電位に前記第1のトランジスタの少なくとも1つの電極が設定され、前記基準電位は、この半導体増幅回路が正と負との2つの電源電圧を受けて動作する場合には正側の電源電圧値と負側の電源電圧値の絶対値の和の半分の電圧に対応しかつ絶対値の大きい側の極性の電圧に対応する電位であって、この半導体増幅回路が正あるいは負の電源電圧を受けて動作する場合にはその電源電圧の実質的に半分の同極性の電圧に対応する電位であって、前記第1および第2のトランジスタの一方が前記基準電位を含めこれより上側の電位で動作するようにその電極の電位が設定され、前記第1および第2のトランジスタの他方の少なくとも1つの電極に前記基準電位よりも低い電位が設定されて前記基準電位よりも下側の電位を主体として動作する半導体増幅回路。
- 前記囲み領域は、ウエル領域の外側周囲に形成され、前記半導体増幅回路が正と負との2つの電源電圧を受けて動作しかつ前記正側の電源電圧値と前記負側の電源電圧値の絶対値が等しく、前記基準電位は、グランド電位である請求項1記載の半導体増幅回路。
- 前記基板は、P型基板であり、前記第1のトランジスタはMOSトランジスタであり、前記第2のトランジスタはバイポーラトランジスタであり、前記囲み領域は、グランドラインに接続される請求項2記載の半導体増幅回路。
- 前記基板は、P型基板であり、前記第1のトランジスタはMOSトランジスタであり、前記第2のトランジスタはバイポーラトランジスタであり、前記囲み領域は、正側の電源電圧のラインに接続され、前記正側の電源電圧および負側の電源電圧は、その絶対値が3Vから5Vの範囲のものであって、前記内側領域は、深さが数μmから10μmの範囲のエピタキシャル成長層として形成され、そのシート抵抗値が2kΩ〜5kΩである請求項2記載の半導体増幅回路。
Priority Applications (1)
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