JP2584500B2 - Ｂｉ−ｃｍｏｓ半導体装置 - Google Patents
Ｂｉ−ｃｍｏｓ半導体装置Info
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- JP2584500B2 JP2584500B2 JP63245130A JP24513088A JP2584500B2 JP 2584500 B2 JP2584500 B2 JP 2584500B2 JP 63245130 A JP63245130 A JP 63245130A JP 24513088 A JP24513088 A JP 24513088A JP 2584500 B2 JP2584500 B2 JP 2584500B2
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- mos transistor
- channel mos
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Description
【発明の詳細な説明】 産業上の利用分野 本発明はBI−CMOS半導体装置に関するものである。
従来の技術 BI−CMOS半導体装置のCMOS部分には第２図に示すよう
に例えばＰ型の基板（１）上にＮチャンネルMOSトラン
ジスタとＰチャンネルMOSトランジスタが形成される。
ここで、ＰチャンネルMOSトランジスタは基板（１）に
拡散により埋込んだＮ型の埋込み層（２）上にＮ型のエ
ピタキシャル成長層（３）を設け、このエピタキシャル
成長層（３）内にP+層より成るソース（S1），ドレイン
（D1），及びバックゲート用のN+層（４）をそれぞれ拡
散により埋込んで構成する。
に例えばＰ型の基板（１）上にＮチャンネルMOSトラン
ジスタとＰチャンネルMOSトランジスタが形成される。
ここで、ＰチャンネルMOSトランジスタは基板（１）に
拡散により埋込んだＮ型の埋込み層（２）上にＮ型のエ
ピタキシャル成長層（３）を設け、このエピタキシャル
成長層（３）内にP+層より成るソース（S1），ドレイン
（D1），及びバックゲート用のN+層（４）をそれぞれ拡
散により埋込んで構成する。
一方、ＮチャンネルMOSトランジスタはエピタキシャ
ル成長層（３）にＰ型の深い埋込み層（以下「P-well
層」という）（５）を拡散により形成し、そのP-well層
（５）内にN+層より成るソース（S2），ドレイン（D2）
及びバックゲート用のP+層（６）を拡散により埋込んで
形成する。両トランジスタのゲート電極（７）（８）は
入力端子（９）に共通に接続され、ＰチャンネルMOSト
ランジスタのドレイン（D1）及びバックゲート用N+層
（４）は電源VDDが与えられる電源端子（10）に接続さ
れる。そして、ＮチャンネルMOSトランジスタのドレイ
ン（D2）とＰチャンネルMOSトランジスタのソース
（S1）は出力端子（11）に接続される。また、Ｎチャン
ネルMOSトランジスタのソース（S2）及びバックゲート
用P+層（６）はバックゲート用端子（12）に接続され
る。
ル成長層（３）にＰ型の深い埋込み層（以下「P-well
層」という）（５）を拡散により形成し、そのP-well層
（５）内にN+層より成るソース（S2），ドレイン（D2）
及びバックゲート用のP+層（６）を拡散により埋込んで
形成する。両トランジスタのゲート電極（７）（８）は
入力端子（９）に共通に接続され、ＰチャンネルMOSト
ランジスタのドレイン（D1）及びバックゲート用N+層
（４）は電源VDDが与えられる電源端子（10）に接続さ
れる。そして、ＮチャンネルMOSトランジスタのドレイ
ン（D2）とＰチャンネルMOSトランジスタのソース
（S1）は出力端子（11）に接続される。また、Ｎチャン
ネルMOSトランジスタのソース（S2）及びバックゲート
用P+層（６）はバックゲート用端子（12）に接続され
る。
発明が解決しようとする課題 上述の半導体装置の構造から分かるようにＰチャンネ
ルMOSトランジスタは基板（１）から埋込み層（２）に
よって電気的に分離されているが、ＮチャンネルMOSト
ランジスタではP-well層（５）が基板（１）と電気的に
ショートした状態となっているので、基板（１）を接地
点に接続するとP-well層（５）も接地電位に固定される
ことになる。
ルMOSトランジスタは基板（１）から埋込み層（２）に
よって電気的に分離されているが、ＮチャンネルMOSト
ランジスタではP-well層（５）が基板（１）と電気的に
ショートした状態となっているので、基板（１）を接地
点に接続するとP-well層（５）も接地電位に固定される
ことになる。
図示していないが、基板としてＮ型基板を使用したと
きには逆にＰチャンネルMOSトランジスタが基板とショ
ート状態となるように構成される。
きには逆にＰチャンネルMOSトランジスタが基板とショ
ート状態となるように構成される。
しかしながら、BI−CMOS半導体の使用目的によっては
上述のようにP-well層（５）が固定電位となってしまう
構造のBI−CMOS半導体は極めて不適当である場合があ
る。例えばアナログスイッチとして用いる場合などがそ
れに相当する。
上述のようにP-well層（５）が固定電位となってしまう
構造のBI−CMOS半導体は極めて不適当である場合があ
る。例えばアナログスイッチとして用いる場合などがそ
れに相当する。
本発明はこのような点に鑑みなされたものであって、
基板をＰチャンネル及びＮチャンネルのいずれのMOSト
ランジスタからも電気的に分離したBI−CMOS半導体装置
を提供することを目的とする。
基板をＰチャンネル及びＮチャンネルのいずれのMOSト
ランジスタからも電気的に分離したBI−CMOS半導体装置
を提供することを目的とする。
課題を解決するための手段 上記の目的を達成するため本発明では、CMOS部分を構
成するＮチャンネルMOSトランジスタとＰチャンネルMOS
トランジスタの各々と基板との間に互いに独立した分離
用の半導体層を高濃度で設けるとともに前記２つのMOS
トランジスタのうち前記分離用半導体層に対し前記基板
と同一導電型の半導体層で接するMOSトランジスタにつ
いては前記同一導電型の半導体層と前記分離用半導体層
との間に前記基板と同一導電型の低濃度の半導体層を設
けた構成となっている。
成するＮチャンネルMOSトランジスタとＰチャンネルMOS
トランジスタの各々と基板との間に互いに独立した分離
用の半導体層を高濃度で設けるとともに前記２つのMOS
トランジスタのうち前記分離用半導体層に対し前記基板
と同一導電型の半導体層で接するMOSトランジスタにつ
いては前記同一導電型の半導体層と前記分離用半導体層
との間に前記基板と同一導電型の低濃度の半導体層を設
けた構成となっている。
作用 このような構成によると、基板はCMOSを構成するＰチ
ャンネルMOSトランジスタとＮチャンネルMOSトランジス
タのいずれとも電気的に分離されてフローティング状態
となるので、トランジスタのソースやドレイン等に印加
される接地電圧や電源電圧に何ら影響されずに自由なバ
イアスを印加できる。
ャンネルMOSトランジスタとＮチャンネルMOSトランジス
タのいずれとも電気的に分離されてフローティング状態
となるので、トランジスタのソースやドレイン等に印加
される接地電圧や電源電圧に何ら影響されずに自由なバ
イアスを印加できる。
実施例 本発明を実施した第１図において第２図の従来例と同
一部分については同一の符号を付して重複説明を省略す
る。本実施例においては当然のことながらＮチャンネル
MOSトランジスタ部分に関して従来例と異なる構造がと
られている。即ち、ＮチャンネルMOSトランジスタ部分
を基板（１）から電気的に分離するために基板（１）に
N+型の第１の埋込み層（13）を形成し、その上にボロン
の低濃度Ｐ型拡散を行って第２の埋込み層（14）を形成
している。そして、実質的に第１の埋込み層（13）によ
って基板（１）とP-well層（５）との電気的分離を行っ
ており、一方第２の埋込み層（14）は、これがない場合
に、ソース（S2）とP-well層（５）と第１の埋込み層
（13）とによって寄生トランジスタが生じるのを防止す
るために設けたものであり、該第２の埋込み層（14）は
低濃度であるためP-well層（５）と第１の埋込み層（1
3）とのダイオード接合を成立させないのである。
一部分については同一の符号を付して重複説明を省略す
る。本実施例においては当然のことながらＮチャンネル
MOSトランジスタ部分に関して従来例と異なる構造がと
られている。即ち、ＮチャンネルMOSトランジスタ部分
を基板（１）から電気的に分離するために基板（１）に
N+型の第１の埋込み層（13）を形成し、その上にボロン
の低濃度Ｐ型拡散を行って第２の埋込み層（14）を形成
している。そして、実質的に第１の埋込み層（13）によ
って基板（１）とP-well層（５）との電気的分離を行っ
ており、一方第２の埋込み層（14）は、これがない場合
に、ソース（S2）とP-well層（５）と第１の埋込み層
（13）とによって寄生トランジスタが生じるのを防止す
るために設けたものであり、該第２の埋込み層（14）は
低濃度であるためP-well層（５）と第１の埋込み層（1
3）とのダイオード接合を成立させないのである。
本実施例では基板がＰ型であるためＰチャンネルMOS
トランジスタ部分と基板との間がもともと分離対策され
ているので、特別に手当を施す必要がなく、専らＮチャ
ンネルMOSトランジスタ部分と基板との間に新たに分離
層を介在させることによって基板を両トランジスタから
電気的に分離したが、基板がＮ型である場合にはＰチャ
ンネルMOSトランジスタと基板との間に新たに分離層を
設けるべきことはいうまでもない。
トランジスタ部分と基板との間がもともと分離対策され
ているので、特別に手当を施す必要がなく、専らＮチャ
ンネルMOSトランジスタ部分と基板との間に新たに分離
層を介在させることによって基板を両トランジスタから
電気的に分離したが、基板がＮ型である場合にはＰチャ
ンネルMOSトランジスタと基板との間に新たに分離層を
設けるべきことはいうまでもない。
発明の効果 本発明によれば、CMOSトランジスタ部分が基板から電
気的に分断されているので、アナログスイッチ等の如く
基板バイアスを任意に設定する必要がある回路素子にBI
−CMOS半導体装置を使用することができる。
気的に分断されているので、アナログスイッチ等の如く
基板バイアスを任意に設定する必要がある回路素子にBI
−CMOS半導体装置を使用することができる。
しかも、本発明では、分離用半導体層に対し前記基板
と同一導電型の半導体層で接するMOSトランジスタにつ
いては前記同一導電型の半導体層と前記分離用半導体層
との間に前記基板と同一導電型の低濃度の半導体層を設
けているので、寄生トランジスタの発生を確実に防止で
きる。また、ＰチャンネルMOSトランジスタとＮチャン
ネルMOSトランジスタの分離用半導体層は互いに独立し
ているので、MOSトランジスタ同士が悪影響を及ぼし合
うことがない。
と同一導電型の半導体層で接するMOSトランジスタにつ
いては前記同一導電型の半導体層と前記分離用半導体層
との間に前記基板と同一導電型の低濃度の半導体層を設
けているので、寄生トランジスタの発生を確実に防止で
きる。また、ＰチャンネルMOSトランジスタとＮチャン
ネルMOSトランジスタの分離用半導体層は互いに独立し
ているので、MOSトランジスタ同士が悪影響を及ぼし合
うことがない。
第１図は本発明を実施したBI−CMOS半導体装置の構造図
である。第２図は従来例の構造図である。 （１）…基板，（５）…P-well層，（13）…第１の埋込
み層，（14）…第２の埋込み層。
である。第２図は従来例の構造図である。 （１）…基板，（５）…P-well層，（13）…第１の埋込
み層，（14）…第２の埋込み層。
Claims (1)
- 【請求項１】CMOS部分を構成するＮチャンネルMOSトラ
ンジスタとＰチャンネルMOSトランジスタの各々と基板
との間に互いに独立した分離用の半導体層を高濃度で設
けるとともに前記２つのMOSトランジスタのうち前記分
離用半導体層に対し前記基板と同一導電型の半導体層で
接するMOSトランジスタについては前記同一導電型の半
導体層と前記分離用半導体層との間に前記基板と同一導
電型の低濃度の半導体層を設けたことを特徴とするBI−
CMOS半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63245130A JP2584500B2 (ja) | 1988-09-29 | 1988-09-29 | Ｂｉ−ｃｍｏｓ半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63245130A JP2584500B2 (ja) | 1988-09-29 | 1988-09-29 | Ｂｉ−ｃｍｏｓ半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0291967A JPH0291967A (ja) | 1990-03-30 |
| JP2584500B2 true JP2584500B2 (ja) | 1997-02-26 |
Family
ID=17129075
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63245130A Expired - Fee Related JP2584500B2 (ja) | 1988-09-29 | 1988-09-29 | Ｂｉ−ｃｍｏｓ半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2584500B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2808901B2 (ja) * | 1991-02-22 | 1998-10-08 | 富士通株式会社 | 半導体装置の製造方法 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58216455A (ja) * | 1982-06-09 | 1983-12-16 | Toshiba Corp | 半導体装置の製造方法 |
| JPS61171160A (ja) * | 1985-01-25 | 1986-08-01 | Hitachi Ltd | 半導体装置の製造方法 |
| JPH073811B2 (ja) * | 1985-04-12 | 1995-01-18 | 株式会社日立製作所 | 半導体記憶装置 |
-
1988
- 1988-09-29 JP JP63245130A patent/JP2584500B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0291967A (ja) | 1990-03-30 |
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Legal Events
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