JP4024722B2 - 遊技機 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、遊技中における各種制御情報を制御停止の際には記憶処理する機能（いわゆるバックアップ機能）を備えた遊技機に関するものである。
【０００２】
【従来の技術】
従来、遊技機の一種であるパチンコ機では、遊技領域に発射された遊技球が所定の入賞口（始動入賞口など）に入賞すると、複数列（例えば、３列）の図柄による図柄組み合わせゲームが行われるようになっている。この図柄組み合わせゲームは、遊技者の遊技に対する興趣を高めるために図柄の組み合わせを表示する演出であり、遊技者に対して大当り状態を付与するか否かはパチンコ機の内部処理において判定されている。具体的に言えば、パチンコ機では、大当り判定用乱数（以下、「大当り乱数」という。）の値に基づき、大当りか否かを判定（大当り判定）している。この大当り乱数は、予め定めた数値範囲内（例えば、「０」〜「６３０」までの全６３１通りの整数）の数値を主制御基板のメインＣＰＵが所定時間（例えば、２ｍｓ）毎に＋１ずつ更新するようになっている。また、大当り乱数に対応して、大当り状態と判定するための大当り値（例えば、「７」と「５１１」）が予め定められている。そして、メインＣＰＵは、遊技球が始動入賞口に入賞したタイミングで大当り乱数の値を読み出し、読み出した値が大当り値と一致する場合、図柄組み合わせゲームで大当り状態を形成する図柄の組み合わせ（例えば、「７，７，７」）を図柄表示装置に表示させ、遊技者に大当り状態を付与するようになっている。
【０００３】
このように、メインＣＰＵが読み出した大当り乱数の値等の各種制御情報に基づき遊技が制御されるパチンコ機においては、停電等によって遊技中に制御が停止されると、当該時点における各種制御情報が消失してしまうため、遊技者に不利益を与えてしまうことがあった。そこで、近時のパチンコ機の中には、遊技中の各種制御情報を制御停止の際には記憶手段（ＲＡＭ）に記憶させるバックアップ機能を搭載したものがある。このバックアップ機能は、パチンコ機に供給される電源電圧（例えば、ＡＣ２４Ｖ）が営業時間中の停電などの理由により遮断されると、その遮断時点における各種制御情報を記憶保持させる機能となっている。そのため、前記パチンコ機には、前記電源電圧値が予め定められた所定の電圧値に降下したか否かを監視する電源監視回路が設けられている。
【０００４】
前記電源監視回路は、監視の結果を電源状態信号（ハイレベル状態とローレベル状態を示す２値信号）としてメインＣＰＵに出力している。そして、メインＣＰＵは、前記電源状態信号の入力状態が、ハイレベル状態からローレベル状態に遷移すると（電源監視回路において、電源電圧値が降下したと判定されると）、バックアップ処理を実行し、大当り乱数の値などの各種制御情報をＲＡＭに記憶させるようになっている。このバックアップ機能を搭載すれば、電源電圧が遮断されても電源復旧時には、ＲＡＭに記憶保持された制御情報に基づき遊技を再開させることができるようになっている。
【０００５】
ところで、前記バックアップ機能を搭載したパチンコ機の場合、そのメインＣＰＵは、パチンコ機の電源投入時、リセット信号（ハイレベル状態とローレベル状態を示す２値信号）の入力状態に基づき遊技の制御を開始するようになっている。そのため、このようなパチンコ機には、メインＣＰＵに対してリセット信号を出力するリセット信号回路が備えられている。
【０００６】
以下、図６に基づきメインＣＰＵが遊技の制御を開始する態様を説明する。
さて、パチンコ機の電源が投入されると、メインＣＰＵにおけるリセット信号の入力状態は、一定時間（図示する時間Ｔ１）、ローレベル状態となるので、メインＣＰＵは、制御を開始する前の状態（制御を停止した状態）である規制状態となっている。そして、メインＣＰＵは、リセット信号の入力状態がローレベル状態からハイレベル状態に遷移した場合、制御を開始するようになっている。
【０００７】
そして、制御を開始したメインＣＰＵは、最初に初期設定（初期コマンドの設定など）を実行し（一定時間Ｔ２）、その後、各種制御コマンドの演算処理などを行う通常処理に移行するようになっている。また、メインＣＰＵは、通常処理に移行したタイミングで、バックアップ処理が行われている場合には、大当り乱数の値をバックアップされている数値から更新を開始するようになっており、バックアップ処理が行われていない場合には、大当り乱数の値を「０」から更新を開始するようになっている。
【０００８】
そのため、バックアップ処理が行われていない場合、メインＣＰＵが大当り乱数の更新を開始し、該大当り乱数の値が大当り値である「７」に更新されるまでの時間は、図６に示す時間Ｔ３＝２ｍｓ（更新周期）×７＝１４ｍｓとなる。また、同様に、大当り乱数の値が大当り値である「５１１」に更新されるまでの時間は、図６に示す時間Ｔ４＝２ｍｓ（更新周期）×５１１＝１０２２ｍｓとなる。このように、電源投入後、メインＣＰＵにおいて、リセット信号の入力状態がローレベル状態からハイレベル状態に遷移してから大当り値である「７」又は「５１１」に更新するまでの時間（Ｔ２＋Ｔ３又はＴ２＋Ｔ４）は、常に一定となっている。
【０００９】
【発明が解決しようとする課題】
しかしながら、上記のようなパチンコ機では、メインＣＰＵの特性を利用して、意図的に大当りを狙う不正行為を排除できないという問題があった。この不正行為は、例えば、パチンコ機の機裏側に、バックアップ処理が行われていないメインＣＰＵに対して前記リセット信号と同様の機能（役割）を果たす類似リセット信号（以下、「不正リセット信号」という）を強制的に入力することによって制御の開始を指示する不正基板を取り付けることにより行われる。即ち、不正基板（ぶら下げ基板とも言われる）を使ってメインＣＰＵに対する不正リセット信号の入力状態が、所定時間、ローレベル状態となるようにされると、メインＣＰＵは制御を開始する前の状態（制御を停止した状態）である規制状態となる。そして、メインＣＰＵは、所定時間経過後、不正リセット信号の入力状態がローレベル状態からハイレベル状態に遷移したことを契機として制御を開始することになる。即ち、この状態において、メインＣＰＵは、バックアップ処理が行われていないため、前述した初期設定によってＲＡＭがクリアされ、その状態で制御を開始することになる。
【００１０】
従って、不正行為を行う遊技者は、メインＣＰＵに対する不正リセット信号の入力状態をローレベル状態からハイレベル状態とした時点からメインＣＰＵが大当り乱数の値を大当り値に更新するまでの時間を計時し、そのタイミングで不正な器具により大当り値と一致する大当り乱数の値を読み出させることが可能となる。その結果、不正行為を行った遊技者に対して大当り状態を付与することになり、遊技店側は不利益を得る虞があった。
【００１１】
本発明は、このような従来の技術に存在する問題点に着目してなされたものであり、その目的は、遊技者の不正行為によって遊技店側が不利益を得ることを抑制することができる遊技機を提供することにある。
【００１２】
【課題を解決するための手段】
上記問題点を解決するために、請求項１に記載の発明は、遊技者に大当り状態を付与するか否かを決定するための大当り乱数の値を予め定めた一定の周期毎に更新する乱数更新処理を含む各種処理を実行する制御手段、及び前記乱数更新処理により前記制御手段が更新した更新後の前記大当り乱数の値を含み、遊技機の動作中に適宜書き換えられる各種制御情報を記憶する記憶手段を有する制御基板と、機本体に供給される電源電圧値が予め定めた所定の電圧値に降下したか否かを示す電源状態信号を出力する電源監視回路と、機本体に供給される電源電圧の遮断後も前記記憶手段の記憶内容を保持するための電源電圧を前記記憶手段に供給するバックアップ用電源と、前記制御手段の動作を停止させる停止指示信号を出力する停止指示回路と、を備え、前記電源監視回路は、前記電源電圧値が予め定めた所定の電圧値を維持している場合には前記電源状態信号の出力状態を第１状態とし、前記電源電圧値が予め定めた所定の電圧値に降下した場合には前記電源状態信号の出力状態を前記第１状態から第２状態へ遷移させ、前記制御手段は、前記電源状態信号の出力状態が前記第１状態から前記第２状態へ遷移した場合には前記記憶手段の記憶内容を電源遮断後も記憶保持させるためのバックアップ処理を実行し、前記バックアップ処理に係わる処理時間の経過後に前記停止指示信号の出力状態が動作の停止を示す第１状態になることによって動作を停止し、前記電源状態信号の出力状態が前記第１状態であって、前記停止指示信号の出力状態が前記第１状態から動作の開始を示す第２状態へ遷移した場合には制御を開始し、当該制御の開始時に前記記憶手段に前記バックアップ処理によって記憶されるバックアップ情報が記憶されていないときには前記記憶手段の記憶内容を初期化し、前記大当り乱数の更新を予め定めた初期値から開始させる一方で、前記制御の開始時に前記記憶手段に前記バックアップ処理によって記憶されるバックアップ情報が記憶されていたときには前記記憶手段の記憶内容に基づき制御を開始し、前記大当り乱数の更新を前記バックアップ処理により前記記憶手段に記憶保持された値から開始させる遊技機において、前記制御手段には、該制御手段に対して停止許可信号を出力する停止許可手段及び前記電源監視回路が接続されていると共に、前記停止指示回路は前記停止許可手段に接続され、前記停止指示信号を前記停止許可手段に対して出力し、前記制御手段は、前記電源監視回路から出力された前記電源状態信号の出力状態が前記第１状態から前記第２状態へ遷移した場合には実行した前記バックアップ処理完了後、前記停止指示信号の出力状態が前記第１状態へ遷移する前に、前記停止許可手段に対してバックアップ処理の実行完了を示す記憶処理信号を出力し、前記停止許可手段は、前記停止指示信号の入力状態が前記第２状態から前記第１状態に遷移したときに、前記記憶処理信号を入力していた場合には、前記制御手段に対して前記動作の停止を許可する停止許可信号を出力する一方で、前記停止指示信号の入力状態が前記第２状態から前記第１状態に遷移したときに、前記記憶処理信号を入力していない場合には、前記制御手段に対して前記動作の停止を許可する停止許可信号を出力せずに、前記制御手段の動作を継続させることを要旨とする。
【００１４】
請求項２に記載の発明は、請求項１に記載の遊技機において、前記停止許可手段は、前記制御基板に設けられていることを要旨とする。
【００１５】
請求項３に記載の発明は、請求項１又は請求項２に記載の遊技機において、前記電源監視回路及び前記停止指示回路は、遊技場の電源が供給されると共にその電源を遊技機への供給電圧に変換処理し、変換後の電源電圧を前記制御基板に供給する電源基板に設けられていることを要旨とする。
【００１８】
【発明の実施の形態】
以下、本発明を遊技機の一種であるパチンコ遊技機（以下、「パチンコ機」という。）に具体化した一実施形態を図１〜図６に従って説明する。
【００１９】
図１には、パチンコ機１０の機表側が略示されており、機体の外郭をなす外枠１１の開口前面側には、各種の遊技用構成部材をセットする縦長方形の中枠１２が開閉及び着脱自在に組み付けられている。また、中枠１２の前面側には、機内部に配置された遊技盤１３を透視保護するためのガラス枠を備えた前枠１４と上球皿１５が共に横開き状態で開閉可能に組み付けられている。前記前枠１４の周囲前面側及び遊技盤１３には、パチンコ機１０の各種遊技の状態（図柄変動、大当り状態、リーチ状態など）に応じて点灯（点滅）又は消灯などの発光装飾を行う電飾ランプ１６が配置されている。また、上球皿１５には、前記各種遊技の状態に応じて音声出力を行うスピーカ１７が配置され、中枠１２の下部には、下球皿１８及び発射装置１９が装着されている。
【００２０】
また、遊技盤１３の遊技領域１３ａの略中央には、図柄表示装置２０が配設されている。前記図柄表示装置２０では、複数種類の図柄を変動（可変）させて表示する図柄組み合わせゲームが行われるようになっている。
【００２１】
前記図柄表示装置２０には、複数列（例えば、３列）の図柄が各列毎に表示されるようになっている。そして、遊技者は、図柄表示装置２０に表示された３列の図柄からなる図柄組み合わせに応じて、大当り状態、リーチ状態又ははずれ状態の何れかの状態を認識することができる。例えば、図柄表示装置２０に表示された全列の図柄が同一種類である場合には、その図柄組み合わせ（［８８８］など）から大当り状態を認識することができる。また、図柄表示装置２０に表示された特定列（例えば、遊技者側から見て左列と右列）の図柄が同一種類である場合には、その図柄組み合わせ（［８↓８］など、「↓」は図柄の変動中を示す）からリーチ状態を認識することができる。また、図柄表示装置２０に表示された全列の図柄が全て異なる種類の場合、又は最後に停止した１列の図柄がリーチ状態を構成している他の２列の図柄と異なる種類の場合には、その図柄組み合わせ（［２５９］又は［８７８］など）からはずれ状態を認識することができる。
【００２２】
また、図柄表示装置２０の下方には、図示しないソレノイドにより開閉動作を行う始動入賞口２１が配設されている。前記始動入賞口２１は、遊技領域１３ａに発射された遊技球の入賞検知を契機に、図柄表示装置２０における図柄組み合わせゲームの始動条件（＝開始条件）を付与可能となっている。また、始動入賞口２１の下方には、図示しないソレノイドにより開閉動作を行う大入賞口２２が配設されている。前記大入賞口２２は、図柄組み合わせゲームによって導出された図柄組み合わせが、大当り状態を認識できる図柄組み合わせになったことに関連して、開閉動作するようになっている。この大入賞口２２が開放動作することによって、遊技者には大当り状態が付与され、多数の遊技球（賞球）が獲得できるチャンスを得ることができるようになっている。
【００２３】
一方、パチンコ機１０の機裏側には、該パチンコ機１０の主電源となる遊技場の電源ＡＣ（例えば、ＡＣ２４Ｖ）が供給される電源基板２３（図２に示す）が装着されている。また、電源基板２３には、パチンコ機１０の遊技全体を制御するために各種制御信号を出力する主制御基板２４（図２に示す）が接続されている。また、電源基板２３には、主制御基板２４とも接続され、該主制御基板２４が出力した前記各種制御信号を入力し、該制御信号に基づき所定の制御を実行するサブ制御基板２５（図２に示す）が接続されている。このサブ制御基板２５は、図柄表示装置２０に対して図柄制御を実行する図柄制御基板（図示略）、各種ランプ１６（図１に示す）に対してランプ制御を実行するランプ制御基板（図示略）、及びスピーカ１７（図１に示す）に対して音声制御を実行する音声制御基板（図示略）などから構成されている。
【００２４】
次に、電源基板２３、主制御基板２４、及びサブ制御基板２５の具体的な構成及び接続態様を図２、図５に基づき説明する。
前記電源基板２３は、遊技場の電源ＡＣ（遊技機外部から供給される電源）をパチンコ機１０への供給電圧として電源電圧Ｖ１（例えば、ＤＣ３０Ｖ）に変換処理（生成）する電源回路２６を備えている。また、電源回路２６には、主制御基板２４、及びサブ制御基板２５が接続されている。そして、電源回路２６は、変換処理された後の電源電圧Ｖ１を前記主制御基板２４、及びサブ制御基板２５に各別に対応する供給すべき所定の電源電圧Ｖ２，Ｖ３に更に変換処理し、その変換後の電源電圧Ｖ２，Ｖ３を前記主制御基板２４、及びサブ制御基板２５に供給するようになっている。
【００２５】
また、電源回路２６には電源監視回路２７が接続されており、該電源監視回路２７は、電源回路２６が生成する電源電圧値を監視するようになっている。即ち、電源監視回路２７は、電源回路２６が生成する電源電圧値が予め定められた所定の電圧値に降下したか否かを判定（検出）するようになっている。具体的には、前記電源監視回路２７は、電源回路２６から供給された電源電圧Ｖ１の電圧値を監視し、該電圧値が予め定められた閾値電圧値Ｖ（例えば、ＤＣ２０Ｖ）に降下したか否かを判定している。なお、この閾値電圧値Ｖは、遊技に支障をきたすことなくパチンコ機１０を動作させるために最低限必要な電圧とされている。
【００２６】
また、電源監視回路２７には、後述する停止指示回路２８が接続されている。前記電源監視回路２７は、電源回路２６が生成する電源電圧値（電源電圧Ｖ１の電圧値）が予め定められた閾値電圧値Ｖに降下したことを検出した場合に、主制御基板２４のメインＣＰＵ（制御手段）２４ａに対して記憶処理の開始を指示する電源状態信号Ｓを出力する。この電源状態信号Ｓは、その信号レベルとしてハイレベル状態とローレベル状態を示す２値信号となっている。前記電源監視回路２７は、その判定結果が否定である場合に、主制御基板２４及び停止指示回路２８に対する電源状態信号Ｓの出力状態をハイレベル状態とするようになっている。この状態において、電源監視回路２７は、電源電圧Ｖ１の電圧値が閾値電圧値Ｖに降下していないことを示すようになっている。
【００２７】
一方、電源監視回路２７は、その判定結果が肯定である場合に、主制御基板２４及び停止指示回路２８に対する電源状態信号Ｓの出力状態をハイレベル状態からローレベル状態に遷移させるようになっている。この状態において、電源監視回路２７は、電源電圧Ｖ１の電圧値が閾値電圧値Ｖに降下したことを示すようになっている。そして、電源監視回路２７は、電源状態信号Ｓのローレベル状態を所定時間（図５に示す時間Ｔ５）の間継続した後、電源状態信号Ｓの出力状態をローレベル状態からハイレベル状態に遷移させるようになっている。
【００２８】
また、停止指示回路２８は、主制御基板２４及びサブ制御基板２５に対して制御停止を指示する停止指示信号（従来の技術では、リセット信号）Ｒｉを出力する停止指示手段として機能するようになっている。この停止指示信号Ｒｉは、その信号レベルとしてハイレベル状態とローレベル状態を示す２値信号となっており、この停止指示信号Ｒｉの出力状態をローレベル状態とすることで、主制御基板２４及びサブ制御基板２５に対して制御停止を指示している。そして、停止指示回路２８は、電源供給の開始時（初期電源投入時）に、主制御基板２４及びサブ制御基板２５に対する停止指示信号Ｒｉの出力状態が予めローレベル状態とするようになっており、所定時間（図５に示す時間Ｔ１）の経過後に、ローレベル状態からハイレベル状態に遷移させる。つまり、停止指示回路２８は、制御停止の指示を解除することにより制御の開始を指示するようになっている。一方、停止指示回路２８は、前記電源監視回路２７から出力された電源状態信号Ｓの入力状態が従前にローレベル状態（記憶処理の開始を指示）となってから所定の時間（図５に示す時間Ｔ６）の経過後に、停止指示信号Ｒｉの出力状態をハイレベル状態からローレベル状態に遷移させる。つまり、停止指示回路２８は、制御停止を指示するようになっている。換言すると、停止指示回路２８は、電源監視回路２７において、電源電圧Ｖ１の電圧値が、予め定められた閾値電圧値Ｖに降下したと判定されてから所定時間（図５に示す時間Ｔ６）の経過後に、停止指示信号Ｒｉの出力状態をハイレベル状態からローレベル状態に遷移させるようになっている。そして、前記所定時間Ｔ６は、メインＣＰＵ２４ａで記憶処理が完了するまでに必要な時間よりも長い時間に設定されている。
【００２９】
前記主制御基板２４は、パチンコ機１０全体を制御する制御手段としてのメインＣＰＵ２４ａを備えている。また、メインＣＰＵ２４ａにはＲＯＭ２４ｂ及び記憶手段としてのＲＡＭ２４ｃが接続されている。また、メインＣＰＵ２４ａは、大当り判定用乱数（以下、「大当り乱数」という）などの各種乱数の値を所定時間毎（例えば２ｍｓ毎）に更新するようになっている。そして、メインＣＰＵ２４ａは、大当り判定用乱数と大当り判定値に基づき遊技者にとって有利な大当り状態を付与するか否かを判定（決定）する大当り判定手段としても機能し、該大当り判定結果に基づいて遊技を制御する。また、ＲＯＭ２４ｂには、パチンコ機１０を制御するための各種制御プログラム（メイン処理プログラム、割込み処理プログラム、電源断処理プログラムなど）が記憶保持されている。また、ＲＡＭ２４ａには、パチンコ機１０の動作中に適宜書き換えられる各種制御情報（大当り乱数の値など）が記憶保持されるようになっている。そして、ＲＡＭ２４ａには、図示しないバックアップ用電源が接続されており、電源回路２６から供給される電源電圧Ｖ１（電源ＡＣ）の遮断時（閾値電圧値Ｖへの降下時）には、バックアップ用電源から供給された電源電圧に基づき遊技に関する各種制御情報を記憶保持するようになっている。また、各基板２３，２４，２５は、信号又は電源を送る為にハーネス（電気信号線）ｈ１〜ｈ６を介して接続されており、例えば、前記停止指示回路２８から出力された停止指示信号Ｒｉは、電源基板２３から主制御基板２４にハーネスｈ１を介して送られる。
【００３０】
ここで、前記大当り乱数について説明する。前記大当り乱数は、予め定められた数値範囲内（例えば、「０」〜「６３０」の全６３１通りの整数）の数値を取り得るように、メインＣＰＵ２４ａが割込み処理プログラムを実行する毎（２ｍｓ毎）に数値を＋１ずつ更新するようになっている。そして、メインＣＰＵ２４ａは、更新後の値を大当り乱数の値としてＲＡＭ２４ｃに記憶し、既に記憶されている大当り乱数の値を書き換えることで大当り乱数の値を順次更新するようになっている。
【００３１】
より詳しく言えば、メインＣＰＵ２４ａは、大当り乱数として予め定められた数値範囲内で、最小値である「０」を１周期の開始値として、該開始値から順に「０」→「１」→・・・→「６２９」→「６３０」というように数値を＋１ずつ更新するようになっている。そして、メインＣＰＵ２４ａは、大当り乱数の値として更新された数値が最大値である「６３０」に達すると、再び「０」から数値を＋１ずつ「６３０」まで更新するようになっている。即ち、本実施形態のパチンコ機１０では、大当り乱数の値を「０」〜「６３０」に更新するまでを大当り乱数の１周期として大当り乱数の値を順次更新し、この１周期の更新処理をパチンコ機１０の動作中、繰り返し実行するようになっている。
【００３２】
また、メインＣＰＵ２４ａには、入賞検知センサＳＳが接続されている。そして、メインＣＰＵ２４ａは、入賞検知センサＳＳからの入賞検知信号を入力すると、そのタイミングでＲＡＭ２４ｃに記憶されている大当り乱数の値を読み出すようになっている。また、メインＣＰＵ２４ａは、読み出した大当り乱数の値がＲＯＭ２４ｂに記憶されている所定の大当り値（例えば、「７」と「５１１」）と一致するか否かを判定するようになっている。そして、メインＣＰＵ２４ａは、該判定結果が肯定（一致）の場合に大当り状態を付与するようになっている。なお、大当り乱数の数値が「０」〜「６３０」（全６３１通り）であって、前記大当り値を「７」と「５１１」に定めた場合、パチンコ機１０の大当り確率は、３１５．５分の１（＝６３１分の２）となる。
【００３３】
前記サブ制御基板２５は、パチンコ機１０の各種構成部材（図柄表示装置２０、各種ランプ１６、スピーカ１７）に対して所定の制御（図柄制御、ランプ制御、音声制御）を実行するＣＰＵ２５ａを備えており、該ＣＰＵ２５ａにはＲＯＭ２５ｂ及びＲＡＭ２５ｃが接続されている。そして、ＲＯＭ２５ｂには前述した所定の制御を実行するための制御プログラムなどが記憶保持されていると共に、ＲＡＭ２５ｃにはパチンコ機１０の動作中に適宜書き換えられる各種制御情報が記憶保持されるようになっている。
【００３４】
また、ＣＰＵ２５ａには、電源基板２３の停止指示回路２８が接続されている。そして、ＣＰＵ２５ａは、電源投入時において、電源基板２３の停止指示回路２８からの停止指示信号Ｒｉの入力状態が、所定時間（図５に示す時間Ｔ１）、ローレベル状態となるので、制御を停止した状態である規制状態となる。また、ＣＰＵ２５ａは、所定時間（図５に示す時間Ｔ１）の経過後、停止指示回路２８の停止指示信号Ｒｉの入力状態が、ローレベル状態からハイレベル状態になったことを契機に起動を開始し、所定の初期設定後、メインＣＰＵ２４ａからの制御信号を入力する迄の間、待機するようになっている。
【００３５】
また、メインＣＰＵ２４ａは、前述した電源監視回路２７から出力される電源状態信号Ｓの入力状態がハイレベル状態からローレベル状態に遷移したことを契機に、ＲＯＭ２４ｂに記憶保持された電源断処理プログラムに基づいてバックアップ処理（記憶処理）を実行するようになっている。即ち、メインＣＰＵ２４ａは、ＲＡＭ２４ｃに記憶保持されている制御情報（例えば、大当り乱数の値）に加えて、新たにレジスタ及びスタックポインタなどの制御情報をＲＡＭ２４ｃに記憶保持させる。また、メインＣＰＵ２４ａは、パチンコ機１０を構成する各種構成部材の処理を停止させる。例えば、始動入賞口２１や大入賞口２２などの閉鎖を指示する制御コマンドからなる制御信号を出力する。また、メインＣＰＵ２４ａは、サブ基板（ランプ制御基板）２５に対して各種ランプ１６（図１参照）の消灯を指示する制御コマンドからなる制御信号を出力する。また、メインＣＰＵ２４ａは、サブ基板（音声制御基板）２５に対してスピーカ１７（図１参照）の音声出力の停止を指示する制御コマンドからなる制御信号を出力する。
【００３６】
また、メインＣＰＵ２４ａは、バックアップ処理を実行した証としてＲＡＭ２４ｃにバックアップフラグ（メインＣＰＵ２４ａの後述する制御開始時に、ＲＡＭ２４ｃに記憶保持されている制御情報が正しいか否かを判定するためのフラグ）を設定する。そして、該ＲＡＭ２４ｃへのアクセスを禁止してバックアップ処理を終了する。なお、バックアップフラグは、前述のように、バックアップ処理が行われた場合のみにＲＡＭ２４ｃに設定されるようになっている。そして、メインＣＰＵ２４ａは、バックアップ処理を完了させると（電源状態信号Ｓの入力状態がハイレベル状態からローレベル状態に遷移した時から所定時間（図５に示す時間Ｔ７）経過すると）、後述する停止許可回路Ｐに対する記憶処理信号Ｓｃの出力状態をハイレベル状態からローレベル状態に遷移させる。この記憶処理信号Ｓｃの出力状態をハイレベル状態からローレベル状態に遷移させることにより、バックアップ処理の完了を停止許可回路Ｐに示している。そして、所定時間（図５に示す時間Ｔ８）経過後、再び記憶処理信号Ｓｃの出力状態を、ローレベル状態からハイレベル状態に遷移させる。
【００３７】
このバックアップ処理によって、ＲＡＭ２４ｃには、電源電圧Ｖ１の電圧値が閾値電圧値Ｖに降下した時（電源状態信号Ｓの入力状態がハイレベル状態からローレベル状態に遷移した時）の各種制御情報が記憶保持されるようになっている。そのため、電源のＯＦＦや、停電などの理由により、電源ＡＣが遮断（電源電圧Ｖ１の電圧値が閾値電圧値Ｖに降下）した場合でも、確実に電源遮断時の制御情報がＲＡＭ２４ｃに記憶保持される。
【００３８】
そして、本実施形態のパチンコ機１０は、主制御基板２４のメインＣＰＵ２４ａに対して、制御停止を許可する停止許可手段として機能する停止許可回路Ｐを備えている。この停止許可回路Ｐは、メインＣＰＵ２４ａ、ＲＯＭ２４ｂ、ＲＡＭ２４ｃと同じく主制御基板２４に設けられ、メインＣＰＵ２４ａに対して停止許可信号Ｒｐを出力可能な状態でメインＣＰＵ２４ａに接続されている。前記主制御基板２４は、不正基板の取り付けや不正なＲＯＭ交換等を防止するために保護ケース（図示略）に収納されていて、該保護ケースを開放したい場合には、該保護ケースの一部を壊さないと開かないようになっている。つまり、当該保護ケースを開放した場合、痕跡が残るようになっている。また、停止許可回路Ｐは、前記主制御基板２４のメインＣＰＵ２４ａと前記電源基板２３の停止指示回路２８に接続されており、メインＣＰＵ２４ａが記憶処理を完了した場合に所定時間出力する記憶処理信号Ｓｃ、停止指示回路２８が出力する停止指示信号Ｒｉの入力が可能となっている。
【００３９】
前記停止許可回路Ｐは、停止指示信号Ｒｉと記憶処理信号Ｓｃの入力状態に基づき、メインＣＰＵ２４ａに対し制御停止を許可するか否かを判定し、この判定結果が肯定の場合には、停止許可信号Ｒｐを用いて制御停止を許可するようになっている。この停止許可信号Ｒｐは、その信号レベルとしてハイレベル状態とローレベル状態を示す２値信号となっている。そして、停止許可回路Ｐは、停止許可信号Ｒｐの出力状態をハイレベル状態からローレベル状態に遷移させることにより、メインＣＰＵ２４ａに対して制御停止を許可するようになっている。
【００４０】
この停止許可回路Ｐは、停止指示信号Ｒｉの入力状態がハイレベル状態からローレベル状態に遷移した場合に、記憶処理信号Ｓｃの入力状態がローレベル状態（バックアップ処理の完了が示されている状態）であるか否かを判定する。そして、該判定が肯定であることを条件として、停止許可信号Ｒｐの出力状態をハイレベル状態からローレベル状態に遷移させるようになっている。
【００４１】
換言すると、停止許可回路Ｐは、停止指示信号Ｒｉの出力状態がハイレベル状態からローレベル状態に遷移（制御停止を指示）した場合に、記憶処理信号Ｓｃの入力状態が従前にローレベル状態（記憶処理が完了）であるか否かを判定する。そして、該判定が肯定であることを条件として、停止許可信号Ｒｐの出力状態をハイレベル状態からローレベル状態に遷移させることにより制御停止を許可するようになっている。
【００４２】
そして、メインＣＰＵ２４ａは、停止許可回路Ｐからの制御停止の許可により、停止許可信号Ｒｐの入力状態がハイレベル状態からローレベル状態に遷移すると、制御を停止した状態である規制状態となる。一方、メインＣＰＵ２４ａは、初期電源投入時においては、停止許可回路Ｐからの停止許可信号Ｒｐの入力状態が予めローレベル状態となるので、制御を停止した状態である規制状態となっている。そして、電源を投入してから一定時間Ｔ１（図５参照）経過後、停止許可信号Ｒｐの入力状態がローレベル状態からハイレベル状態に遷移すると、制御を停止した状態である規制状態が解除されて制御が開始される。
【００４３】
この制御の開始により、メインＣＰＵ２４ａは、ＲＯＭ２４ｂに記憶保持されたメイン処理プログラムに基づき、初期設定を実行するようになっている。この初期設定は、一定時間Ｔ２（図６参照）の間に行われる。
【００４４】
この初期設定において、メインＣＰＵ２４ａは、遊技を開始するための各種設定を行う。この各種設定は、ＲＡＭ２４ｃのバックアップフラグの設定状態に応じて、次のように行われる。制御の開始時に前記バックアップフラグが設定されていない場合、メインＣＰＵ２４ａは、ＲＡＭ２４ｃに記憶保持されている各種制御情報を消去し、ＲＡＭ２４ｃの記憶内容を初期化（ＲＡＭ２４ｃの全作業領域をクリア）する。この初期化により、ＲＡＭ２４ｃに記憶されている大当り乱数の値などは、「０」クリアされる。そして、メインＣＰＵ２４ａは、初期化されたＲＡＭ２４ｃに対して遊技を開始させるための初期値を設定する。この初期値の設定によって、メインＣＰＵ２４ａは、大当り乱数の値「０」をＲＡＭ２４ｃに設定する。
【００４５】
このようにＲＡＭ２４ｃの記憶内容が初期化された場合、メインＣＰＵ２４ａは、ＲＡＭ２４ｃに設定された初期値に基づいて、各種制御コマンドの演算処理などを行う通常処理を開始する（図６参照）。この通常処理の開始と共に、メインＣＰＵ２４ａは所定周期毎に実行される割込み処理プログラムの割り込みを開始する。この割り込み処理プログラムにより、メインＣＰＵ２４ａは、各種信号（入賞検知センサＳＳからの入賞検知信号など）の入力処理を実行する。又、メインＣＰＵ２４ａは、サブ制御基板２５のＣＰＵ２５ａに対して所定の制御を実行させるための制御コマンドを制御信号として出力する出力処理や、大入賞口２２などを開閉動作させる為の設定を行う役物処理などを実行する。
【００４６】
そして、メインＣＰＵ２４ａは、通常処理に移行したタイミング（制御を開始してから一定時間Ｔ２の経過後）で、大当り乱数の値の更新を「０」から開始する。その結果、メインＣＰＵ２４ａが大当り乱数の値の更新を開始してから、該大当り乱数の値が大当り値である「７」に更新されるまでの時間Ｔ３は，２ｍｓ（更新周期）×７＝１４ｍｓとなる。また、同様に、メインＣＰＵ２４ａが大当り乱数の値の更新を開始してから、該大当り乱数の値が大当り値である「５１１」に更新されるまでの時間Ｔ４は、２ｍｓ（更新周期）×５１１＝１０２２ｍｓとなる。従って、制御を開始してから大当り乱数の値が大当り値である「７」に更新されるまでの時間は、Ｔ２＋Ｔ３となり、この時間は常に一定となる。また、同様に、制御を開始してから大当り乱数の値が大当り値である「５１１」に更新されるまでの時間は、Ｔ２＋Ｔ４となり、この時間は一定となる。
【００４７】
一方、制御の開始時に前記バックアップフラグが設定されている場合、メインＣＰＵ２４ａは、前記バックアップ処理によりＲＡＭ２４ｃに記憶保持された各種制御情報に基づき、遊技を開始するための各種設定を行う。このように初期設定が行われた場合、メインＣＰＵ２４ａは、図６に示す通常処理に移行したタイミングで、初期設定時に設定された戻り番地から割込処理プログラムの実行を再開する。また、メインＣＰＵ２４ａは、サブ制御基板２５に対して、ＲＡＭ２４ｃに記憶保持された各種制御情報に基づいて制御コマンドを制御信号として出力し、サブ制御基板２５では、該制御コマンドに基づき所定の制御を再開する。また、メインＣＰＵ２４ａは、ＲＡＭ２４ｃの記憶内容が初期化されていないため、大当り乱数の値の更新をＲＡＭ２４ｃに記憶保持されている大当り乱数の値から開始する。この場合、制御を開始してから大当り乱数の値が大当り値である「７（若しくは５１１）」に更新されるまでの時間は、前記バックアップ処理によりＲＡＭ２４ｃに記憶保持されている大当り乱数の値によって異なるため、一定ではない。
【００４８】
ところで、不正基板は、電源基板２３上の停止指示回路２８と主制御基板２４とを結ぶハーネスｈ１上に取り付けられることが多い。これは、停止指示信号Ｒｉと同様の機能（役割）を果たす信号（以下、この信号を「不正停止指示信号Ｒｘ」と示す）を強制的にメインＣＰＵ２４ａに入力させるためである。即ち、メインＣＰＵ２４ａにおける不正停止指示信号Ｒｘの入力状態を強制的にハイレベル状態からローレベル状態に遷移させることで、メインＣＰＵ２４ａを不正に一旦制御停止させ、再び制御を開始させる為である。この場合メインＣＰＵ２４ａは、前述の通り大当り乱数の値の更新を「０」から開始することになる。
【００４９】
本実施形態では、前記停止許可回路Ｐが、記憶処理信号Ｓｃの入力状態と、ハーネスｈ１を介して送られてくる信号、即ち停止指示信号Ｒｉ（若しくは不正停止指示信号Ｒｘ）の入力状態に基づき、メインＣＰＵ２４ａに対し制御停止を許可するか否かを判定するようになっている。従って、不正停止指示信号Ｒｘが強制的に主制御基板２４に入力され、不正停止指示信号Ｒｘの入力状態がハイレベル状態からローレベル状態に遷移しても、停止許可回路Ｐは、停止指示信号Ｒｉの場合と同様に前記制御停止の実行許可を判定する。この場合、前記メインＣＰＵ２４ａからの記憶処理信号Ｓｃの入力状態がハイレベル状態からローレベル状態に遷移していない（図５に一点鎖線で囲み表示）ので、前記メインＣＰＵ２４ａの制御停止処理の実行を許可しない（図５に二点鎖線で囲み表示）。即ち、不正停止指示信号Ｒｘが入力されたとしても、停止許可回路ＰはメインＣＰＵ２４ａでバックアップ処理が完了していないと制御停止を許可しないため、ＲＡＭ２４ｃは不正に初期化（記憶されている各種制御情報が消去）されることはない。
【００５０】
以下、パチンコ機１０の動作中における停止許可回路ＰのメインＣＰＵ２４ａに対する制御態様を図３に示すフローチャート及び図５に示すタイムチャートに基づき説明する。なお、図３のフローチャートにおいて、「Ｈ」は、ハイレベル状態の信号レベルを示し、「Ｌ」は、ローレベル状態の信号レベルを示している。
【００５１】
前記停止許可回路Ｐは、ステップＳ１０にて、前記停止指示回路２８からの停止指示信号Ｒｉの入力状態がハイレベル状態からローレベル状態に遷移したか否かを判定する。ステップＳ１０における判定結果が否定的判定である場合は、その判定結果が肯定的判定となるまで、前記ステップＳ１０での判定処理を繰り返す。一方、ステップＳ１０における判定結果が肯定的判定である場合は、ステップＳ１１に移行する。そして、ステップＳ１１にて、停止許可回路Ｐは、前記メインＣＰＵ２４ａからの記憶処理信号Ｓｃの入力状態が所定時間以上ローレベル状態であるか否かを判定する。
【００５２】
ステップＳ１１における判定結果が肯定的判定である場合は、ステップＳ１２に移行する。そして、ステップＳ１２にて、停止許可回路Ｐは、前記停止指示回路２８からの停止指示信号Ｒｉを許可し、主制御基板２４に対し停止許可信号Ｒｐの出力状態をローレベル状態に遷移し、ステップＳ１３に移行する。そして、ステップＳ１３にて、停止許可回路Ｐは、前記停止指示回路２８からの停止指示信号Ｒｉの入力状態がローレベル状態からハイレベル状態に遷移したか否かを判定する。
【００５３】
ステップＳ１３における判定結果が否定的判定である場合は、その判定結果が肯定的判定となるまで、前記ステップＳ１３での判定処理を繰り返す。一方、ステップＳ１３における判定結果が肯定的判定である場合は、ステップＳ１０に戻り、その後、同様の処理を繰り返す。
【００５４】
なお、ステップＳ１１における判定結果が否定的判定である場合は、ステップＳ１４に移行する。そして、ステップＳ１４にて、停止許可回路Ｐは、前記停止指示回路２８からの停止指示信号Ｒｉを許可せず、主制御基板２４に対し停止許可信号Ｒｐの出力状態をハイレベル状態のままにする（図５に二点鎖線で囲み表示）。そして、ステップＳ１０に戻り、その後、同様の処理を繰り返す。
【００５５】
以上説明した停止許可回路Ｐは、例えば、図４に示す回路構成で実現することが可能である。以下、停止許可回路Ｐの回路構成について、図４及び図５に基づき説明する。
【００５６】
前記停止許可回路Ｐは、Ｄ型フリップフロップＤＦＦを備えている。このＤ型フリップフロップＤＦＦは、ＣＫ入力端子への信号の入力状態がローレベル状態からハイレベル状態に遷移した時（図５にｔ１，ｔ２で表示）の、Ｄ入力端子への信号の入力状態をＱ出力端子から出力信号の出力状態として出力する。前記Ｄ型フリップフロップＤＦＦのＤ入力端子には、インバータ回路４１を介して主制御基板２４のメインＣＰＵ（制御手段）２４ａが接続されている。また、前記Ｄ型フリップフロップＤＦＦのＣＫ入力端子には、インバータ回路４２を介して電源基板２３の停止指示回路（停止指示手段）２８が接続されている。
【００５７】
そして、前記Ｄ型フリップフロップＤＦＦのＳＥＴ入力端子には、直列に接続されたインバータ回路４３，４４を介して積分回路４５（電源Ｖｃとグランドとの間に抵抗ＲとコンデンサＣを直列接続して構成される）が接続されている。前記抵抗Ｒにおけるグランド側の端子４６は、両インバータ回路４３，４４を介して前記Ｄ型フリップフロップＤＦＦのＳＥＴ入力端子に接続されており、積分回路４５は、端子４６の電位からなる信号を出力する。よって、前記Ｄ型フリップフロップＤＦＦのＳＥＴ入力端子には、端子４６の電位からなる信号の出力信号（両インバータ回路４３，４４により２回反転された信号）ＣＲ１が入力されるようになっている。つまり、Ｄ型フリップフロップＤＦＦは、停止指示回路２８から送信される停止指示信号ＲｉとメインＣＰＵ２４ａから送信される記憶処理信号Ｓｃとに基づき、Ｑ出力端子から出力信号ＤＯＵＴを出力するようになっている。
【００５８】
また、Ｄ型フリップフロップＤＦＦのＱ出力端子には、ナンド回路４７を介してメインＣＰＵ（制御手段）２４ａが接続されている。このナンド回路４７のもう一方の入力端子には、インバータ回路４２を介して電源基板２３の停止指示回路（停止指示手段）２８に接続されている。そして、ナンド回路４７は、信号ＤＯＵＴと信号Ｒｉ１を否定論理積演算処理し、該演算処理結果を停止許可信号ＲｐとしてメインＣＰＵ（制御手段）２４ａに出力するようになっている。このナンド回路４７の演算結果が、停止許可回路Ｐから出力される停止許可信号Ｒｐの信号レベルを示すこととなる。
【００５９】
従って、本実施形態によれば、以下のような効果を得ることができる。
（１）上記実施形態では、停止許可回路（停止許可手段）Ｐは、停止指示信号Ｒｉの出力状態がハイレベル状態からローレベル状態に遷移（制御停止を指示）した場合に、記憶処理信号Ｓｃの入力状態が従前にローレベル状態（記憶処理が完了）であるか否かを判定する。そして、該判定が肯定であることを条件として、停止許可信号Ｒｐの出力状態をハイレベル状態からローレベル状態に遷移（制御停止を許可）させる構成とした。そのため、停止許可回路Ｐから制御停止が許可された場合には、メインＣＰＵ（制御手段）２４ａに対して記憶処理が従前に完了しているため、メインＣＰＵ２４ａが制御停止した場合において記憶処理が未了であるという状態を回避することができる。その結果、不正停止指示信号Ｒｘを用いて、遊技者が不正を行った場合でも、記憶処理が完了していないと制御停止を許可しないため、パチンコ機１０は不正停止指示信号Ｒｘを受け付けない。従って、遊技者の不正行為によって遊技店側が不利益を得ることを抑制することができる。
【００６０】
（２）上記実施形態では、停止許可回路（停止許可手段）Ｐは、停止指示信号Ｒｉの出力状態をハイレベル状態からローレベル状態に遷移した場合に、記憶処理信号Ｓｃの入力状態がローレベル状態であるか否かを判定する。そして、該判定が肯定であることを条件として、停止許可信号Ｒｐの出力状態をハイレベル状態からローレベル状態に遷移させる構成とした。そのため、各種信号（記憶処理信号Ｓｃ，停止指示信号Ｒｉ，停止許可信号Ｒｐ）の入出力状態に基づき、メインＣＰＵ（制御手段）２４ａに対して制御停止の許可を確実に付与することができる。また、前記所定時間とは、メインＣＰＵ２４ａが記憶処理完了する時間であるため、つまりメインＣＰＵ２４ａで記憶処理が確実に完了してからメインＣＰＵ２４ａを制御停止させることができる。
【００６１】
（３）上記実施形態では、停止許可回路（停止許可手段）Ｐは、メインＣＰＵ（制御手段）２４ａ、ＲＯＭ２４ｂ、ＲＡＭ２４ｃと同じく主制御基板２４に設けられ、メインＣＰＵ２４ａに対して停止許可信号Ｒｐを出力可能な状態でメインＣＰＵ２４ａに接続されている。そして、前記主制御基板２４は、不正基板の取り付けや不正なＲＯＭ交換等を防止するために保護ケースに収納されていて、当該保護ケースを開放した場合、痕跡が残る（例えば、保護ケースの一部を壊す）ような構成とした。そのため、遊技者が不正行為を行った場合、つまり保護ケースを開放し不正基板を取り付けた場合、痕跡を残すことができるので不正行為がなされた場合の発見を容易にできる。また、停止許可回路ＰとメインＣＰＵ２４ａを同一の保護ケースに収納したため、少なくとも停止許可回路ＰとメインＣＰＵ２４ａの間に不正基板を取り付けることを防止することができる。
【００６２】
（４）上記実施形態では、メインＣＰＵ（制御手段）２４ａは、大当り判定用乱数と大当り判定値に基づき遊技者にとって有利な大当り状態を付与するか否かを判定（決定）する大当り判定手段として機能し、該大当り判定結果に基づいて遊技を制御する構成とした。そのため、メインＣＰＵ２４ａにおける判定用乱数、判定値、大当り判定手段の判定結果等の遊技に関する重要なデータのバックアップ機能を維持しつつ、遊技者の不正行為によって遊技店側が不利益を得ることを抑制することができる。
【００６３】
なお、上記実施形態は以下のように変更してもよい。
・上記実施形態では、停止許可回路Ｐは、停止指示信号Ｒｉの出力状態がハイレベル状態からローレベル状態に遷移（制御停止を指示）した場合に、記憶処理信号Ｓｃの入力状態が従前にローレベル状態（記憶処理が完了）であるか否かを判定する。そして、該判定が肯定であることを条件として、停止許可信号Ｒｐの出力状態をハイレベル状態からローレベル状態に遷移（制御停止を許可）させる構成とした。しかし、停止許可回路Ｐが、停止指示信号Ｒｉの出力状態がハイレベル状態からローレベル状態に遷移（制御停止を指示）した場合に、記憶処理信号Ｓｃの入力状態が同時にローレベル状態に遷移（制御停止の指示と同時に記憶処理が完了）したか否かを判定する。そして、該判定が肯定であることを条件として、停止許可信号Ｒｐの出力状態をハイレベル状態からローレベル状態に遷移（制御停止を許可）させる構成であってもよい。その場合であっても、記憶処理が完了してから制御を停止することができる。
【００６４】
・上記実施形態では、各信号（記憶処理信号Ｓｃ，停止指示信号Ｒｉ，停止許可信号Ｒｐ，不正停止指示信号Ｒｘ）のハイレベル状態又はローレベル状態により各信号の入出力を識別する一例を示した。しかし、各信号（記憶処理信号Ｓｃ，停止指示信号Ｒｉ，停止許可信号Ｒｐ，不正停止指示信号Ｒｘ）のハイレベル又はローレベル状態により入出力が識別できるのであれば、各信号のハイレベル状態又はローレベル状態は逆であってもよい。例えば、停止許可回路Ｐは、停止許可信号Ｒｐの出力状態をローレベル状態からハイレベル状態に遷移させることにより制御停止を許可する構成であってもよい。
【００６５】
・上記実施形態では、停止許可回路Ｐは、停止指示信号Ｒｉの出力状態をハイレベル状態からローレベル状態に遷移した場合に、記憶処理信号Ｓｃの入力状態が所定時間（メインＣＰＵ２４ａが記憶処理完了する時間）以上ローレベル状態であるか否かを判定する。そして、該判定が肯定であることを条件として、停止許可信号Ｒｐの出力状態をハイレベル状態からローレベル状態に遷移させる構成を実現するためＤ型フリップフロップＤＦＦ，インバータ回路４２，４３，４４、及びナンド回路４７等を用いた回路構成の一例を示した。しかし、上記のような停止許可回路Ｐの信号状態を実現できるものであれば、Ｄ型フリップフロップＤＦＦ，インバータ回路４２，４３，４４、及びナンド回路４７等に限らず他の制御素子（ＩＣ等）で構成してもよい。
【００６６】
・上記実施形態における構成を、更に賞球などの遊技球の払出しを制御するための払出し制御基板に採用してもよい。
・上記実施形態では、メインＣＰＵ２４ａが行う大当り乱数の１周期の更新処理形態は、常に開始値を「０」として更新が開始される構成としたが、他の形態を採用してもよい。具体的には、メインＣＰＵ２４ａがパチンコ機１０の電源投入後、１周期目の更新処理の終了後、次の周期（２周期目）以降、大当り乱数の１周期の更新処理における開始値を、開始値乱数を用いて不規則に変化させる構成であってもよい。この開始値乱数は、大当り乱数と同一の数値範囲内（上記実施形態では「０」〜「６３０」の全６３１通りの整数）の数値を取り得るように、メインＣＰＵ２４ａが所定の周期毎に数値を＋１ずつ更新する。そして、メインＣＰＵ２４ａは、大当り乱数の１周期の更新処理を終了する毎に、開始値乱数の値を読み出し、該読み出した開始値乱数の値を開始値として、次の周期の更新処理を実行する。
【００６７】
・上記実施形態では、停止許可回路Ｐが主制御基板２４に設けられている構成とした。しかし、停止許可回路Ｐは、メインＣＰＵ２４ａ及び停止指示回路２８に接続されていれば、主制御基板２４に設けられていなくて、他の基板（例えば、電源基板２３やサブ制御基板２５）に設けられている構成であってもよい。その場合、停止許可回路Ｐが設けられている他の基板、及び主制御基板２４は、それぞれ別々に不正を防止するための保護ケースに収納されている構成にすればよい。
【００６８】
・上記実施形態では、停止許可回路ＰによりメインＣＰＵ２４ａの記憶処理完了と停止指示回路２８の制御停止指示に基づき、メインＣＰＵ２４ａに対し各種制御の停止を許可する構成の一例としてパチンコ機１０を示した。しかし、停止許可手段により制御手段の記憶処理完了と停止指示手段の制御停止指示に基づき、制御手段に対し各種制御の停止を許可できる構成であれば、スロットマシンのような他の遊技機の不正防止であってもよい。
【００６９】
【発明の効果】
本発明によれば、遊技者の不正行為によって遊技店側が不利益を得ることを抑制することができる。
【図面の簡単な説明】
【図１】 パチンコ遊技機の機表側を示す正面図。
【図２】 主制御基板、サブ制御基板の具体的な構成を説明するブロック図。
【図３】 パチンコ遊技機の動作中における停止許可回路のメインＣＰＵに対する制御態様を説明するフローチャート。
【図４】 停止許可回路の回路構成の一例を示す回路図。
【図５】 停止許可回路の制御態様を説明するタイムチャート。
【図６】 電源投入時に、メインＣＰＵが制御を開始する態様を示す説明図。
【符号の説明】
Ｐ…停止許可回路（停止許可手段）、Ｓ…電源状態信号、Ｓｃ…記憶処理信号、Ｒｉ…停止指示信号、Ｒｐ…停止許可信号、Ｒｘ…不正停止指示信号、１０…パチンコ機（遊技機）、２４ａ…メインＣＰＵ（制御手段）、２６…電源回路、２７…電源監視回路、２８…停止指示回路（停止指示手段）。
【発明の属する技術分野】
本発明は、遊技中における各種制御情報を制御停止の際には記憶処理する機能（いわゆるバックアップ機能）を備えた遊技機に関するものである。
【０００２】
【従来の技術】
従来、遊技機の一種であるパチンコ機では、遊技領域に発射された遊技球が所定の入賞口（始動入賞口など）に入賞すると、複数列（例えば、３列）の図柄による図柄組み合わせゲームが行われるようになっている。この図柄組み合わせゲームは、遊技者の遊技に対する興趣を高めるために図柄の組み合わせを表示する演出であり、遊技者に対して大当り状態を付与するか否かはパチンコ機の内部処理において判定されている。具体的に言えば、パチンコ機では、大当り判定用乱数（以下、「大当り乱数」という。）の値に基づき、大当りか否かを判定（大当り判定）している。この大当り乱数は、予め定めた数値範囲内（例えば、「０」〜「６３０」までの全６３１通りの整数）の数値を主制御基板のメインＣＰＵが所定時間（例えば、２ｍｓ）毎に＋１ずつ更新するようになっている。また、大当り乱数に対応して、大当り状態と判定するための大当り値（例えば、「７」と「５１１」）が予め定められている。そして、メインＣＰＵは、遊技球が始動入賞口に入賞したタイミングで大当り乱数の値を読み出し、読み出した値が大当り値と一致する場合、図柄組み合わせゲームで大当り状態を形成する図柄の組み合わせ（例えば、「７，７，７」）を図柄表示装置に表示させ、遊技者に大当り状態を付与するようになっている。
【０００３】
このように、メインＣＰＵが読み出した大当り乱数の値等の各種制御情報に基づき遊技が制御されるパチンコ機においては、停電等によって遊技中に制御が停止されると、当該時点における各種制御情報が消失してしまうため、遊技者に不利益を与えてしまうことがあった。そこで、近時のパチンコ機の中には、遊技中の各種制御情報を制御停止の際には記憶手段（ＲＡＭ）に記憶させるバックアップ機能を搭載したものがある。このバックアップ機能は、パチンコ機に供給される電源電圧（例えば、ＡＣ２４Ｖ）が営業時間中の停電などの理由により遮断されると、その遮断時点における各種制御情報を記憶保持させる機能となっている。そのため、前記パチンコ機には、前記電源電圧値が予め定められた所定の電圧値に降下したか否かを監視する電源監視回路が設けられている。
【０００４】
前記電源監視回路は、監視の結果を電源状態信号（ハイレベル状態とローレベル状態を示す２値信号）としてメインＣＰＵに出力している。そして、メインＣＰＵは、前記電源状態信号の入力状態が、ハイレベル状態からローレベル状態に遷移すると（電源監視回路において、電源電圧値が降下したと判定されると）、バックアップ処理を実行し、大当り乱数の値などの各種制御情報をＲＡＭに記憶させるようになっている。このバックアップ機能を搭載すれば、電源電圧が遮断されても電源復旧時には、ＲＡＭに記憶保持された制御情報に基づき遊技を再開させることができるようになっている。
【０００５】
ところで、前記バックアップ機能を搭載したパチンコ機の場合、そのメインＣＰＵは、パチンコ機の電源投入時、リセット信号（ハイレベル状態とローレベル状態を示す２値信号）の入力状態に基づき遊技の制御を開始するようになっている。そのため、このようなパチンコ機には、メインＣＰＵに対してリセット信号を出力するリセット信号回路が備えられている。
【０００６】
以下、図６に基づきメインＣＰＵが遊技の制御を開始する態様を説明する。
さて、パチンコ機の電源が投入されると、メインＣＰＵにおけるリセット信号の入力状態は、一定時間（図示する時間Ｔ１）、ローレベル状態となるので、メインＣＰＵは、制御を開始する前の状態（制御を停止した状態）である規制状態となっている。そして、メインＣＰＵは、リセット信号の入力状態がローレベル状態からハイレベル状態に遷移した場合、制御を開始するようになっている。
【０００７】
そして、制御を開始したメインＣＰＵは、最初に初期設定（初期コマンドの設定など）を実行し（一定時間Ｔ２）、その後、各種制御コマンドの演算処理などを行う通常処理に移行するようになっている。また、メインＣＰＵは、通常処理に移行したタイミングで、バックアップ処理が行われている場合には、大当り乱数の値をバックアップされている数値から更新を開始するようになっており、バックアップ処理が行われていない場合には、大当り乱数の値を「０」から更新を開始するようになっている。
【０００８】
そのため、バックアップ処理が行われていない場合、メインＣＰＵが大当り乱数の更新を開始し、該大当り乱数の値が大当り値である「７」に更新されるまでの時間は、図６に示す時間Ｔ３＝２ｍｓ（更新周期）×７＝１４ｍｓとなる。また、同様に、大当り乱数の値が大当り値である「５１１」に更新されるまでの時間は、図６に示す時間Ｔ４＝２ｍｓ（更新周期）×５１１＝１０２２ｍｓとなる。このように、電源投入後、メインＣＰＵにおいて、リセット信号の入力状態がローレベル状態からハイレベル状態に遷移してから大当り値である「７」又は「５１１」に更新するまでの時間（Ｔ２＋Ｔ３又はＴ２＋Ｔ４）は、常に一定となっている。
【０００９】
【発明が解決しようとする課題】
しかしながら、上記のようなパチンコ機では、メインＣＰＵの特性を利用して、意図的に大当りを狙う不正行為を排除できないという問題があった。この不正行為は、例えば、パチンコ機の機裏側に、バックアップ処理が行われていないメインＣＰＵに対して前記リセット信号と同様の機能（役割）を果たす類似リセット信号（以下、「不正リセット信号」という）を強制的に入力することによって制御の開始を指示する不正基板を取り付けることにより行われる。即ち、不正基板（ぶら下げ基板とも言われる）を使ってメインＣＰＵに対する不正リセット信号の入力状態が、所定時間、ローレベル状態となるようにされると、メインＣＰＵは制御を開始する前の状態（制御を停止した状態）である規制状態となる。そして、メインＣＰＵは、所定時間経過後、不正リセット信号の入力状態がローレベル状態からハイレベル状態に遷移したことを契機として制御を開始することになる。即ち、この状態において、メインＣＰＵは、バックアップ処理が行われていないため、前述した初期設定によってＲＡＭがクリアされ、その状態で制御を開始することになる。
【００１０】
従って、不正行為を行う遊技者は、メインＣＰＵに対する不正リセット信号の入力状態をローレベル状態からハイレベル状態とした時点からメインＣＰＵが大当り乱数の値を大当り値に更新するまでの時間を計時し、そのタイミングで不正な器具により大当り値と一致する大当り乱数の値を読み出させることが可能となる。その結果、不正行為を行った遊技者に対して大当り状態を付与することになり、遊技店側は不利益を得る虞があった。
【００１１】
本発明は、このような従来の技術に存在する問題点に着目してなされたものであり、その目的は、遊技者の不正行為によって遊技店側が不利益を得ることを抑制することができる遊技機を提供することにある。
【００１２】
【課題を解決するための手段】
上記問題点を解決するために、請求項１に記載の発明は、遊技者に大当り状態を付与するか否かを決定するための大当り乱数の値を予め定めた一定の周期毎に更新する乱数更新処理を含む各種処理を実行する制御手段、及び前記乱数更新処理により前記制御手段が更新した更新後の前記大当り乱数の値を含み、遊技機の動作中に適宜書き換えられる各種制御情報を記憶する記憶手段を有する制御基板と、機本体に供給される電源電圧値が予め定めた所定の電圧値に降下したか否かを示す電源状態信号を出力する電源監視回路と、機本体に供給される電源電圧の遮断後も前記記憶手段の記憶内容を保持するための電源電圧を前記記憶手段に供給するバックアップ用電源と、前記制御手段の動作を停止させる停止指示信号を出力する停止指示回路と、を備え、前記電源監視回路は、前記電源電圧値が予め定めた所定の電圧値を維持している場合には前記電源状態信号の出力状態を第１状態とし、前記電源電圧値が予め定めた所定の電圧値に降下した場合には前記電源状態信号の出力状態を前記第１状態から第２状態へ遷移させ、前記制御手段は、前記電源状態信号の出力状態が前記第１状態から前記第２状態へ遷移した場合には前記記憶手段の記憶内容を電源遮断後も記憶保持させるためのバックアップ処理を実行し、前記バックアップ処理に係わる処理時間の経過後に前記停止指示信号の出力状態が動作の停止を示す第１状態になることによって動作を停止し、前記電源状態信号の出力状態が前記第１状態であって、前記停止指示信号の出力状態が前記第１状態から動作の開始を示す第２状態へ遷移した場合には制御を開始し、当該制御の開始時に前記記憶手段に前記バックアップ処理によって記憶されるバックアップ情報が記憶されていないときには前記記憶手段の記憶内容を初期化し、前記大当り乱数の更新を予め定めた初期値から開始させる一方で、前記制御の開始時に前記記憶手段に前記バックアップ処理によって記憶されるバックアップ情報が記憶されていたときには前記記憶手段の記憶内容に基づき制御を開始し、前記大当り乱数の更新を前記バックアップ処理により前記記憶手段に記憶保持された値から開始させる遊技機において、前記制御手段には、該制御手段に対して停止許可信号を出力する停止許可手段及び前記電源監視回路が接続されていると共に、前記停止指示回路は前記停止許可手段に接続され、前記停止指示信号を前記停止許可手段に対して出力し、前記制御手段は、前記電源監視回路から出力された前記電源状態信号の出力状態が前記第１状態から前記第２状態へ遷移した場合には実行した前記バックアップ処理完了後、前記停止指示信号の出力状態が前記第１状態へ遷移する前に、前記停止許可手段に対してバックアップ処理の実行完了を示す記憶処理信号を出力し、前記停止許可手段は、前記停止指示信号の入力状態が前記第２状態から前記第１状態に遷移したときに、前記記憶処理信号を入力していた場合には、前記制御手段に対して前記動作の停止を許可する停止許可信号を出力する一方で、前記停止指示信号の入力状態が前記第２状態から前記第１状態に遷移したときに、前記記憶処理信号を入力していない場合には、前記制御手段に対して前記動作の停止を許可する停止許可信号を出力せずに、前記制御手段の動作を継続させることを要旨とする。
【００１４】
請求項２に記載の発明は、請求項１に記載の遊技機において、前記停止許可手段は、前記制御基板に設けられていることを要旨とする。
【００１５】
請求項３に記載の発明は、請求項１又は請求項２に記載の遊技機において、前記電源監視回路及び前記停止指示回路は、遊技場の電源が供給されると共にその電源を遊技機への供給電圧に変換処理し、変換後の電源電圧を前記制御基板に供給する電源基板に設けられていることを要旨とする。
【００１８】
【発明の実施の形態】
以下、本発明を遊技機の一種であるパチンコ遊技機（以下、「パチンコ機」という。）に具体化した一実施形態を図１〜図６に従って説明する。
【００１９】
図１には、パチンコ機１０の機表側が略示されており、機体の外郭をなす外枠１１の開口前面側には、各種の遊技用構成部材をセットする縦長方形の中枠１２が開閉及び着脱自在に組み付けられている。また、中枠１２の前面側には、機内部に配置された遊技盤１３を透視保護するためのガラス枠を備えた前枠１４と上球皿１５が共に横開き状態で開閉可能に組み付けられている。前記前枠１４の周囲前面側及び遊技盤１３には、パチンコ機１０の各種遊技の状態（図柄変動、大当り状態、リーチ状態など）に応じて点灯（点滅）又は消灯などの発光装飾を行う電飾ランプ１６が配置されている。また、上球皿１５には、前記各種遊技の状態に応じて音声出力を行うスピーカ１７が配置され、中枠１２の下部には、下球皿１８及び発射装置１９が装着されている。
【００２０】
また、遊技盤１３の遊技領域１３ａの略中央には、図柄表示装置２０が配設されている。前記図柄表示装置２０では、複数種類の図柄を変動（可変）させて表示する図柄組み合わせゲームが行われるようになっている。
【００２１】
前記図柄表示装置２０には、複数列（例えば、３列）の図柄が各列毎に表示されるようになっている。そして、遊技者は、図柄表示装置２０に表示された３列の図柄からなる図柄組み合わせに応じて、大当り状態、リーチ状態又ははずれ状態の何れかの状態を認識することができる。例えば、図柄表示装置２０に表示された全列の図柄が同一種類である場合には、その図柄組み合わせ（［８８８］など）から大当り状態を認識することができる。また、図柄表示装置２０に表示された特定列（例えば、遊技者側から見て左列と右列）の図柄が同一種類である場合には、その図柄組み合わせ（［８↓８］など、「↓」は図柄の変動中を示す）からリーチ状態を認識することができる。また、図柄表示装置２０に表示された全列の図柄が全て異なる種類の場合、又は最後に停止した１列の図柄がリーチ状態を構成している他の２列の図柄と異なる種類の場合には、その図柄組み合わせ（［２５９］又は［８７８］など）からはずれ状態を認識することができる。
【００２２】
また、図柄表示装置２０の下方には、図示しないソレノイドにより開閉動作を行う始動入賞口２１が配設されている。前記始動入賞口２１は、遊技領域１３ａに発射された遊技球の入賞検知を契機に、図柄表示装置２０における図柄組み合わせゲームの始動条件（＝開始条件）を付与可能となっている。また、始動入賞口２１の下方には、図示しないソレノイドにより開閉動作を行う大入賞口２２が配設されている。前記大入賞口２２は、図柄組み合わせゲームによって導出された図柄組み合わせが、大当り状態を認識できる図柄組み合わせになったことに関連して、開閉動作するようになっている。この大入賞口２２が開放動作することによって、遊技者には大当り状態が付与され、多数の遊技球（賞球）が獲得できるチャンスを得ることができるようになっている。
【００２３】
一方、パチンコ機１０の機裏側には、該パチンコ機１０の主電源となる遊技場の電源ＡＣ（例えば、ＡＣ２４Ｖ）が供給される電源基板２３（図２に示す）が装着されている。また、電源基板２３には、パチンコ機１０の遊技全体を制御するために各種制御信号を出力する主制御基板２４（図２に示す）が接続されている。また、電源基板２３には、主制御基板２４とも接続され、該主制御基板２４が出力した前記各種制御信号を入力し、該制御信号に基づき所定の制御を実行するサブ制御基板２５（図２に示す）が接続されている。このサブ制御基板２５は、図柄表示装置２０に対して図柄制御を実行する図柄制御基板（図示略）、各種ランプ１６（図１に示す）に対してランプ制御を実行するランプ制御基板（図示略）、及びスピーカ１７（図１に示す）に対して音声制御を実行する音声制御基板（図示略）などから構成されている。
【００２４】
次に、電源基板２３、主制御基板２４、及びサブ制御基板２５の具体的な構成及び接続態様を図２、図５に基づき説明する。
前記電源基板２３は、遊技場の電源ＡＣ（遊技機外部から供給される電源）をパチンコ機１０への供給電圧として電源電圧Ｖ１（例えば、ＤＣ３０Ｖ）に変換処理（生成）する電源回路２６を備えている。また、電源回路２６には、主制御基板２４、及びサブ制御基板２５が接続されている。そして、電源回路２６は、変換処理された後の電源電圧Ｖ１を前記主制御基板２４、及びサブ制御基板２５に各別に対応する供給すべき所定の電源電圧Ｖ２，Ｖ３に更に変換処理し、その変換後の電源電圧Ｖ２，Ｖ３を前記主制御基板２４、及びサブ制御基板２５に供給するようになっている。
【００２５】
また、電源回路２６には電源監視回路２７が接続されており、該電源監視回路２７は、電源回路２６が生成する電源電圧値を監視するようになっている。即ち、電源監視回路２７は、電源回路２６が生成する電源電圧値が予め定められた所定の電圧値に降下したか否かを判定（検出）するようになっている。具体的には、前記電源監視回路２７は、電源回路２６から供給された電源電圧Ｖ１の電圧値を監視し、該電圧値が予め定められた閾値電圧値Ｖ（例えば、ＤＣ２０Ｖ）に降下したか否かを判定している。なお、この閾値電圧値Ｖは、遊技に支障をきたすことなくパチンコ機１０を動作させるために最低限必要な電圧とされている。
【００２６】
また、電源監視回路２７には、後述する停止指示回路２８が接続されている。前記電源監視回路２７は、電源回路２６が生成する電源電圧値（電源電圧Ｖ１の電圧値）が予め定められた閾値電圧値Ｖに降下したことを検出した場合に、主制御基板２４のメインＣＰＵ（制御手段）２４ａに対して記憶処理の開始を指示する電源状態信号Ｓを出力する。この電源状態信号Ｓは、その信号レベルとしてハイレベル状態とローレベル状態を示す２値信号となっている。前記電源監視回路２７は、その判定結果が否定である場合に、主制御基板２４及び停止指示回路２８に対する電源状態信号Ｓの出力状態をハイレベル状態とするようになっている。この状態において、電源監視回路２７は、電源電圧Ｖ１の電圧値が閾値電圧値Ｖに降下していないことを示すようになっている。
【００２７】
一方、電源監視回路２７は、その判定結果が肯定である場合に、主制御基板２４及び停止指示回路２８に対する電源状態信号Ｓの出力状態をハイレベル状態からローレベル状態に遷移させるようになっている。この状態において、電源監視回路２７は、電源電圧Ｖ１の電圧値が閾値電圧値Ｖに降下したことを示すようになっている。そして、電源監視回路２７は、電源状態信号Ｓのローレベル状態を所定時間（図５に示す時間Ｔ５）の間継続した後、電源状態信号Ｓの出力状態をローレベル状態からハイレベル状態に遷移させるようになっている。
【００２８】
また、停止指示回路２８は、主制御基板２４及びサブ制御基板２５に対して制御停止を指示する停止指示信号（従来の技術では、リセット信号）Ｒｉを出力する停止指示手段として機能するようになっている。この停止指示信号Ｒｉは、その信号レベルとしてハイレベル状態とローレベル状態を示す２値信号となっており、この停止指示信号Ｒｉの出力状態をローレベル状態とすることで、主制御基板２４及びサブ制御基板２５に対して制御停止を指示している。そして、停止指示回路２８は、電源供給の開始時（初期電源投入時）に、主制御基板２４及びサブ制御基板２５に対する停止指示信号Ｒｉの出力状態が予めローレベル状態とするようになっており、所定時間（図５に示す時間Ｔ１）の経過後に、ローレベル状態からハイレベル状態に遷移させる。つまり、停止指示回路２８は、制御停止の指示を解除することにより制御の開始を指示するようになっている。一方、停止指示回路２８は、前記電源監視回路２７から出力された電源状態信号Ｓの入力状態が従前にローレベル状態（記憶処理の開始を指示）となってから所定の時間（図５に示す時間Ｔ６）の経過後に、停止指示信号Ｒｉの出力状態をハイレベル状態からローレベル状態に遷移させる。つまり、停止指示回路２８は、制御停止を指示するようになっている。換言すると、停止指示回路２８は、電源監視回路２７において、電源電圧Ｖ１の電圧値が、予め定められた閾値電圧値Ｖに降下したと判定されてから所定時間（図５に示す時間Ｔ６）の経過後に、停止指示信号Ｒｉの出力状態をハイレベル状態からローレベル状態に遷移させるようになっている。そして、前記所定時間Ｔ６は、メインＣＰＵ２４ａで記憶処理が完了するまでに必要な時間よりも長い時間に設定されている。
【００２９】
前記主制御基板２４は、パチンコ機１０全体を制御する制御手段としてのメインＣＰＵ２４ａを備えている。また、メインＣＰＵ２４ａにはＲＯＭ２４ｂ及び記憶手段としてのＲＡＭ２４ｃが接続されている。また、メインＣＰＵ２４ａは、大当り判定用乱数（以下、「大当り乱数」という）などの各種乱数の値を所定時間毎（例えば２ｍｓ毎）に更新するようになっている。そして、メインＣＰＵ２４ａは、大当り判定用乱数と大当り判定値に基づき遊技者にとって有利な大当り状態を付与するか否かを判定（決定）する大当り判定手段としても機能し、該大当り判定結果に基づいて遊技を制御する。また、ＲＯＭ２４ｂには、パチンコ機１０を制御するための各種制御プログラム（メイン処理プログラム、割込み処理プログラム、電源断処理プログラムなど）が記憶保持されている。また、ＲＡＭ２４ａには、パチンコ機１０の動作中に適宜書き換えられる各種制御情報（大当り乱数の値など）が記憶保持されるようになっている。そして、ＲＡＭ２４ａには、図示しないバックアップ用電源が接続されており、電源回路２６から供給される電源電圧Ｖ１（電源ＡＣ）の遮断時（閾値電圧値Ｖへの降下時）には、バックアップ用電源から供給された電源電圧に基づき遊技に関する各種制御情報を記憶保持するようになっている。また、各基板２３，２４，２５は、信号又は電源を送る為にハーネス（電気信号線）ｈ１〜ｈ６を介して接続されており、例えば、前記停止指示回路２８から出力された停止指示信号Ｒｉは、電源基板２３から主制御基板２４にハーネスｈ１を介して送られる。
【００３０】
ここで、前記大当り乱数について説明する。前記大当り乱数は、予め定められた数値範囲内（例えば、「０」〜「６３０」の全６３１通りの整数）の数値を取り得るように、メインＣＰＵ２４ａが割込み処理プログラムを実行する毎（２ｍｓ毎）に数値を＋１ずつ更新するようになっている。そして、メインＣＰＵ２４ａは、更新後の値を大当り乱数の値としてＲＡＭ２４ｃに記憶し、既に記憶されている大当り乱数の値を書き換えることで大当り乱数の値を順次更新するようになっている。
【００３１】
より詳しく言えば、メインＣＰＵ２４ａは、大当り乱数として予め定められた数値範囲内で、最小値である「０」を１周期の開始値として、該開始値から順に「０」→「１」→・・・→「６２９」→「６３０」というように数値を＋１ずつ更新するようになっている。そして、メインＣＰＵ２４ａは、大当り乱数の値として更新された数値が最大値である「６３０」に達すると、再び「０」から数値を＋１ずつ「６３０」まで更新するようになっている。即ち、本実施形態のパチンコ機１０では、大当り乱数の値を「０」〜「６３０」に更新するまでを大当り乱数の１周期として大当り乱数の値を順次更新し、この１周期の更新処理をパチンコ機１０の動作中、繰り返し実行するようになっている。
【００３２】
また、メインＣＰＵ２４ａには、入賞検知センサＳＳが接続されている。そして、メインＣＰＵ２４ａは、入賞検知センサＳＳからの入賞検知信号を入力すると、そのタイミングでＲＡＭ２４ｃに記憶されている大当り乱数の値を読み出すようになっている。また、メインＣＰＵ２４ａは、読み出した大当り乱数の値がＲＯＭ２４ｂに記憶されている所定の大当り値（例えば、「７」と「５１１」）と一致するか否かを判定するようになっている。そして、メインＣＰＵ２４ａは、該判定結果が肯定（一致）の場合に大当り状態を付与するようになっている。なお、大当り乱数の数値が「０」〜「６３０」（全６３１通り）であって、前記大当り値を「７」と「５１１」に定めた場合、パチンコ機１０の大当り確率は、３１５．５分の１（＝６３１分の２）となる。
【００３３】
前記サブ制御基板２５は、パチンコ機１０の各種構成部材（図柄表示装置２０、各種ランプ１６、スピーカ１７）に対して所定の制御（図柄制御、ランプ制御、音声制御）を実行するＣＰＵ２５ａを備えており、該ＣＰＵ２５ａにはＲＯＭ２５ｂ及びＲＡＭ２５ｃが接続されている。そして、ＲＯＭ２５ｂには前述した所定の制御を実行するための制御プログラムなどが記憶保持されていると共に、ＲＡＭ２５ｃにはパチンコ機１０の動作中に適宜書き換えられる各種制御情報が記憶保持されるようになっている。
【００３４】
また、ＣＰＵ２５ａには、電源基板２３の停止指示回路２８が接続されている。そして、ＣＰＵ２５ａは、電源投入時において、電源基板２３の停止指示回路２８からの停止指示信号Ｒｉの入力状態が、所定時間（図５に示す時間Ｔ１）、ローレベル状態となるので、制御を停止した状態である規制状態となる。また、ＣＰＵ２５ａは、所定時間（図５に示す時間Ｔ１）の経過後、停止指示回路２８の停止指示信号Ｒｉの入力状態が、ローレベル状態からハイレベル状態になったことを契機に起動を開始し、所定の初期設定後、メインＣＰＵ２４ａからの制御信号を入力する迄の間、待機するようになっている。
【００３５】
また、メインＣＰＵ２４ａは、前述した電源監視回路２７から出力される電源状態信号Ｓの入力状態がハイレベル状態からローレベル状態に遷移したことを契機に、ＲＯＭ２４ｂに記憶保持された電源断処理プログラムに基づいてバックアップ処理（記憶処理）を実行するようになっている。即ち、メインＣＰＵ２４ａは、ＲＡＭ２４ｃに記憶保持されている制御情報（例えば、大当り乱数の値）に加えて、新たにレジスタ及びスタックポインタなどの制御情報をＲＡＭ２４ｃに記憶保持させる。また、メインＣＰＵ２４ａは、パチンコ機１０を構成する各種構成部材の処理を停止させる。例えば、始動入賞口２１や大入賞口２２などの閉鎖を指示する制御コマンドからなる制御信号を出力する。また、メインＣＰＵ２４ａは、サブ基板（ランプ制御基板）２５に対して各種ランプ１６（図１参照）の消灯を指示する制御コマンドからなる制御信号を出力する。また、メインＣＰＵ２４ａは、サブ基板（音声制御基板）２５に対してスピーカ１７（図１参照）の音声出力の停止を指示する制御コマンドからなる制御信号を出力する。
【００３６】
また、メインＣＰＵ２４ａは、バックアップ処理を実行した証としてＲＡＭ２４ｃにバックアップフラグ（メインＣＰＵ２４ａの後述する制御開始時に、ＲＡＭ２４ｃに記憶保持されている制御情報が正しいか否かを判定するためのフラグ）を設定する。そして、該ＲＡＭ２４ｃへのアクセスを禁止してバックアップ処理を終了する。なお、バックアップフラグは、前述のように、バックアップ処理が行われた場合のみにＲＡＭ２４ｃに設定されるようになっている。そして、メインＣＰＵ２４ａは、バックアップ処理を完了させると（電源状態信号Ｓの入力状態がハイレベル状態からローレベル状態に遷移した時から所定時間（図５に示す時間Ｔ７）経過すると）、後述する停止許可回路Ｐに対する記憶処理信号Ｓｃの出力状態をハイレベル状態からローレベル状態に遷移させる。この記憶処理信号Ｓｃの出力状態をハイレベル状態からローレベル状態に遷移させることにより、バックアップ処理の完了を停止許可回路Ｐに示している。そして、所定時間（図５に示す時間Ｔ８）経過後、再び記憶処理信号Ｓｃの出力状態を、ローレベル状態からハイレベル状態に遷移させる。
【００３７】
このバックアップ処理によって、ＲＡＭ２４ｃには、電源電圧Ｖ１の電圧値が閾値電圧値Ｖに降下した時（電源状態信号Ｓの入力状態がハイレベル状態からローレベル状態に遷移した時）の各種制御情報が記憶保持されるようになっている。そのため、電源のＯＦＦや、停電などの理由により、電源ＡＣが遮断（電源電圧Ｖ１の電圧値が閾値電圧値Ｖに降下）した場合でも、確実に電源遮断時の制御情報がＲＡＭ２４ｃに記憶保持される。
【００３８】
そして、本実施形態のパチンコ機１０は、主制御基板２４のメインＣＰＵ２４ａに対して、制御停止を許可する停止許可手段として機能する停止許可回路Ｐを備えている。この停止許可回路Ｐは、メインＣＰＵ２４ａ、ＲＯＭ２４ｂ、ＲＡＭ２４ｃと同じく主制御基板２４に設けられ、メインＣＰＵ２４ａに対して停止許可信号Ｒｐを出力可能な状態でメインＣＰＵ２４ａに接続されている。前記主制御基板２４は、不正基板の取り付けや不正なＲＯＭ交換等を防止するために保護ケース（図示略）に収納されていて、該保護ケースを開放したい場合には、該保護ケースの一部を壊さないと開かないようになっている。つまり、当該保護ケースを開放した場合、痕跡が残るようになっている。また、停止許可回路Ｐは、前記主制御基板２４のメインＣＰＵ２４ａと前記電源基板２３の停止指示回路２８に接続されており、メインＣＰＵ２４ａが記憶処理を完了した場合に所定時間出力する記憶処理信号Ｓｃ、停止指示回路２８が出力する停止指示信号Ｒｉの入力が可能となっている。
【００３９】
前記停止許可回路Ｐは、停止指示信号Ｒｉと記憶処理信号Ｓｃの入力状態に基づき、メインＣＰＵ２４ａに対し制御停止を許可するか否かを判定し、この判定結果が肯定の場合には、停止許可信号Ｒｐを用いて制御停止を許可するようになっている。この停止許可信号Ｒｐは、その信号レベルとしてハイレベル状態とローレベル状態を示す２値信号となっている。そして、停止許可回路Ｐは、停止許可信号Ｒｐの出力状態をハイレベル状態からローレベル状態に遷移させることにより、メインＣＰＵ２４ａに対して制御停止を許可するようになっている。
【００４０】
この停止許可回路Ｐは、停止指示信号Ｒｉの入力状態がハイレベル状態からローレベル状態に遷移した場合に、記憶処理信号Ｓｃの入力状態がローレベル状態（バックアップ処理の完了が示されている状態）であるか否かを判定する。そして、該判定が肯定であることを条件として、停止許可信号Ｒｐの出力状態をハイレベル状態からローレベル状態に遷移させるようになっている。
【００４１】
換言すると、停止許可回路Ｐは、停止指示信号Ｒｉの出力状態がハイレベル状態からローレベル状態に遷移（制御停止を指示）した場合に、記憶処理信号Ｓｃの入力状態が従前にローレベル状態（記憶処理が完了）であるか否かを判定する。そして、該判定が肯定であることを条件として、停止許可信号Ｒｐの出力状態をハイレベル状態からローレベル状態に遷移させることにより制御停止を許可するようになっている。
【００４２】
そして、メインＣＰＵ２４ａは、停止許可回路Ｐからの制御停止の許可により、停止許可信号Ｒｐの入力状態がハイレベル状態からローレベル状態に遷移すると、制御を停止した状態である規制状態となる。一方、メインＣＰＵ２４ａは、初期電源投入時においては、停止許可回路Ｐからの停止許可信号Ｒｐの入力状態が予めローレベル状態となるので、制御を停止した状態である規制状態となっている。そして、電源を投入してから一定時間Ｔ１（図５参照）経過後、停止許可信号Ｒｐの入力状態がローレベル状態からハイレベル状態に遷移すると、制御を停止した状態である規制状態が解除されて制御が開始される。
【００４３】
この制御の開始により、メインＣＰＵ２４ａは、ＲＯＭ２４ｂに記憶保持されたメイン処理プログラムに基づき、初期設定を実行するようになっている。この初期設定は、一定時間Ｔ２（図６参照）の間に行われる。
【００４４】
この初期設定において、メインＣＰＵ２４ａは、遊技を開始するための各種設定を行う。この各種設定は、ＲＡＭ２４ｃのバックアップフラグの設定状態に応じて、次のように行われる。制御の開始時に前記バックアップフラグが設定されていない場合、メインＣＰＵ２４ａは、ＲＡＭ２４ｃに記憶保持されている各種制御情報を消去し、ＲＡＭ２４ｃの記憶内容を初期化（ＲＡＭ２４ｃの全作業領域をクリア）する。この初期化により、ＲＡＭ２４ｃに記憶されている大当り乱数の値などは、「０」クリアされる。そして、メインＣＰＵ２４ａは、初期化されたＲＡＭ２４ｃに対して遊技を開始させるための初期値を設定する。この初期値の設定によって、メインＣＰＵ２４ａは、大当り乱数の値「０」をＲＡＭ２４ｃに設定する。
【００４５】
このようにＲＡＭ２４ｃの記憶内容が初期化された場合、メインＣＰＵ２４ａは、ＲＡＭ２４ｃに設定された初期値に基づいて、各種制御コマンドの演算処理などを行う通常処理を開始する（図６参照）。この通常処理の開始と共に、メインＣＰＵ２４ａは所定周期毎に実行される割込み処理プログラムの割り込みを開始する。この割り込み処理プログラムにより、メインＣＰＵ２４ａは、各種信号（入賞検知センサＳＳからの入賞検知信号など）の入力処理を実行する。又、メインＣＰＵ２４ａは、サブ制御基板２５のＣＰＵ２５ａに対して所定の制御を実行させるための制御コマンドを制御信号として出力する出力処理や、大入賞口２２などを開閉動作させる為の設定を行う役物処理などを実行する。
【００４６】
そして、メインＣＰＵ２４ａは、通常処理に移行したタイミング（制御を開始してから一定時間Ｔ２の経過後）で、大当り乱数の値の更新を「０」から開始する。その結果、メインＣＰＵ２４ａが大当り乱数の値の更新を開始してから、該大当り乱数の値が大当り値である「７」に更新されるまでの時間Ｔ３は，２ｍｓ（更新周期）×７＝１４ｍｓとなる。また、同様に、メインＣＰＵ２４ａが大当り乱数の値の更新を開始してから、該大当り乱数の値が大当り値である「５１１」に更新されるまでの時間Ｔ４は、２ｍｓ（更新周期）×５１１＝１０２２ｍｓとなる。従って、制御を開始してから大当り乱数の値が大当り値である「７」に更新されるまでの時間は、Ｔ２＋Ｔ３となり、この時間は常に一定となる。また、同様に、制御を開始してから大当り乱数の値が大当り値である「５１１」に更新されるまでの時間は、Ｔ２＋Ｔ４となり、この時間は一定となる。
【００４７】
一方、制御の開始時に前記バックアップフラグが設定されている場合、メインＣＰＵ２４ａは、前記バックアップ処理によりＲＡＭ２４ｃに記憶保持された各種制御情報に基づき、遊技を開始するための各種設定を行う。このように初期設定が行われた場合、メインＣＰＵ２４ａは、図６に示す通常処理に移行したタイミングで、初期設定時に設定された戻り番地から割込処理プログラムの実行を再開する。また、メインＣＰＵ２４ａは、サブ制御基板２５に対して、ＲＡＭ２４ｃに記憶保持された各種制御情報に基づいて制御コマンドを制御信号として出力し、サブ制御基板２５では、該制御コマンドに基づき所定の制御を再開する。また、メインＣＰＵ２４ａは、ＲＡＭ２４ｃの記憶内容が初期化されていないため、大当り乱数の値の更新をＲＡＭ２４ｃに記憶保持されている大当り乱数の値から開始する。この場合、制御を開始してから大当り乱数の値が大当り値である「７（若しくは５１１）」に更新されるまでの時間は、前記バックアップ処理によりＲＡＭ２４ｃに記憶保持されている大当り乱数の値によって異なるため、一定ではない。
【００４８】
ところで、不正基板は、電源基板２３上の停止指示回路２８と主制御基板２４とを結ぶハーネスｈ１上に取り付けられることが多い。これは、停止指示信号Ｒｉと同様の機能（役割）を果たす信号（以下、この信号を「不正停止指示信号Ｒｘ」と示す）を強制的にメインＣＰＵ２４ａに入力させるためである。即ち、メインＣＰＵ２４ａにおける不正停止指示信号Ｒｘの入力状態を強制的にハイレベル状態からローレベル状態に遷移させることで、メインＣＰＵ２４ａを不正に一旦制御停止させ、再び制御を開始させる為である。この場合メインＣＰＵ２４ａは、前述の通り大当り乱数の値の更新を「０」から開始することになる。
【００４９】
本実施形態では、前記停止許可回路Ｐが、記憶処理信号Ｓｃの入力状態と、ハーネスｈ１を介して送られてくる信号、即ち停止指示信号Ｒｉ（若しくは不正停止指示信号Ｒｘ）の入力状態に基づき、メインＣＰＵ２４ａに対し制御停止を許可するか否かを判定するようになっている。従って、不正停止指示信号Ｒｘが強制的に主制御基板２４に入力され、不正停止指示信号Ｒｘの入力状態がハイレベル状態からローレベル状態に遷移しても、停止許可回路Ｐは、停止指示信号Ｒｉの場合と同様に前記制御停止の実行許可を判定する。この場合、前記メインＣＰＵ２４ａからの記憶処理信号Ｓｃの入力状態がハイレベル状態からローレベル状態に遷移していない（図５に一点鎖線で囲み表示）ので、前記メインＣＰＵ２４ａの制御停止処理の実行を許可しない（図５に二点鎖線で囲み表示）。即ち、不正停止指示信号Ｒｘが入力されたとしても、停止許可回路ＰはメインＣＰＵ２４ａでバックアップ処理が完了していないと制御停止を許可しないため、ＲＡＭ２４ｃは不正に初期化（記憶されている各種制御情報が消去）されることはない。
【００５０】
以下、パチンコ機１０の動作中における停止許可回路ＰのメインＣＰＵ２４ａに対する制御態様を図３に示すフローチャート及び図５に示すタイムチャートに基づき説明する。なお、図３のフローチャートにおいて、「Ｈ」は、ハイレベル状態の信号レベルを示し、「Ｌ」は、ローレベル状態の信号レベルを示している。
【００５１】
前記停止許可回路Ｐは、ステップＳ１０にて、前記停止指示回路２８からの停止指示信号Ｒｉの入力状態がハイレベル状態からローレベル状態に遷移したか否かを判定する。ステップＳ１０における判定結果が否定的判定である場合は、その判定結果が肯定的判定となるまで、前記ステップＳ１０での判定処理を繰り返す。一方、ステップＳ１０における判定結果が肯定的判定である場合は、ステップＳ１１に移行する。そして、ステップＳ１１にて、停止許可回路Ｐは、前記メインＣＰＵ２４ａからの記憶処理信号Ｓｃの入力状態が所定時間以上ローレベル状態であるか否かを判定する。
【００５２】
ステップＳ１１における判定結果が肯定的判定である場合は、ステップＳ１２に移行する。そして、ステップＳ１２にて、停止許可回路Ｐは、前記停止指示回路２８からの停止指示信号Ｒｉを許可し、主制御基板２４に対し停止許可信号Ｒｐの出力状態をローレベル状態に遷移し、ステップＳ１３に移行する。そして、ステップＳ１３にて、停止許可回路Ｐは、前記停止指示回路２８からの停止指示信号Ｒｉの入力状態がローレベル状態からハイレベル状態に遷移したか否かを判定する。
【００５３】
ステップＳ１３における判定結果が否定的判定である場合は、その判定結果が肯定的判定となるまで、前記ステップＳ１３での判定処理を繰り返す。一方、ステップＳ１３における判定結果が肯定的判定である場合は、ステップＳ１０に戻り、その後、同様の処理を繰り返す。
【００５４】
なお、ステップＳ１１における判定結果が否定的判定である場合は、ステップＳ１４に移行する。そして、ステップＳ１４にて、停止許可回路Ｐは、前記停止指示回路２８からの停止指示信号Ｒｉを許可せず、主制御基板２４に対し停止許可信号Ｒｐの出力状態をハイレベル状態のままにする（図５に二点鎖線で囲み表示）。そして、ステップＳ１０に戻り、その後、同様の処理を繰り返す。
【００５５】
以上説明した停止許可回路Ｐは、例えば、図４に示す回路構成で実現することが可能である。以下、停止許可回路Ｐの回路構成について、図４及び図５に基づき説明する。
【００５６】
前記停止許可回路Ｐは、Ｄ型フリップフロップＤＦＦを備えている。このＤ型フリップフロップＤＦＦは、ＣＫ入力端子への信号の入力状態がローレベル状態からハイレベル状態に遷移した時（図５にｔ１，ｔ２で表示）の、Ｄ入力端子への信号の入力状態をＱ出力端子から出力信号の出力状態として出力する。前記Ｄ型フリップフロップＤＦＦのＤ入力端子には、インバータ回路４１を介して主制御基板２４のメインＣＰＵ（制御手段）２４ａが接続されている。また、前記Ｄ型フリップフロップＤＦＦのＣＫ入力端子には、インバータ回路４２を介して電源基板２３の停止指示回路（停止指示手段）２８が接続されている。
【００５７】
そして、前記Ｄ型フリップフロップＤＦＦのＳＥＴ入力端子には、直列に接続されたインバータ回路４３，４４を介して積分回路４５（電源Ｖｃとグランドとの間に抵抗ＲとコンデンサＣを直列接続して構成される）が接続されている。前記抵抗Ｒにおけるグランド側の端子４６は、両インバータ回路４３，４４を介して前記Ｄ型フリップフロップＤＦＦのＳＥＴ入力端子に接続されており、積分回路４５は、端子４６の電位からなる信号を出力する。よって、前記Ｄ型フリップフロップＤＦＦのＳＥＴ入力端子には、端子４６の電位からなる信号の出力信号（両インバータ回路４３，４４により２回反転された信号）ＣＲ１が入力されるようになっている。つまり、Ｄ型フリップフロップＤＦＦは、停止指示回路２８から送信される停止指示信号ＲｉとメインＣＰＵ２４ａから送信される記憶処理信号Ｓｃとに基づき、Ｑ出力端子から出力信号ＤＯＵＴを出力するようになっている。
【００５８】
また、Ｄ型フリップフロップＤＦＦのＱ出力端子には、ナンド回路４７を介してメインＣＰＵ（制御手段）２４ａが接続されている。このナンド回路４７のもう一方の入力端子には、インバータ回路４２を介して電源基板２３の停止指示回路（停止指示手段）２８に接続されている。そして、ナンド回路４７は、信号ＤＯＵＴと信号Ｒｉ１を否定論理積演算処理し、該演算処理結果を停止許可信号ＲｐとしてメインＣＰＵ（制御手段）２４ａに出力するようになっている。このナンド回路４７の演算結果が、停止許可回路Ｐから出力される停止許可信号Ｒｐの信号レベルを示すこととなる。
【００５９】
従って、本実施形態によれば、以下のような効果を得ることができる。
（１）上記実施形態では、停止許可回路（停止許可手段）Ｐは、停止指示信号Ｒｉの出力状態がハイレベル状態からローレベル状態に遷移（制御停止を指示）した場合に、記憶処理信号Ｓｃの入力状態が従前にローレベル状態（記憶処理が完了）であるか否かを判定する。そして、該判定が肯定であることを条件として、停止許可信号Ｒｐの出力状態をハイレベル状態からローレベル状態に遷移（制御停止を許可）させる構成とした。そのため、停止許可回路Ｐから制御停止が許可された場合には、メインＣＰＵ（制御手段）２４ａに対して記憶処理が従前に完了しているため、メインＣＰＵ２４ａが制御停止した場合において記憶処理が未了であるという状態を回避することができる。その結果、不正停止指示信号Ｒｘを用いて、遊技者が不正を行った場合でも、記憶処理が完了していないと制御停止を許可しないため、パチンコ機１０は不正停止指示信号Ｒｘを受け付けない。従って、遊技者の不正行為によって遊技店側が不利益を得ることを抑制することができる。
【００６０】
（２）上記実施形態では、停止許可回路（停止許可手段）Ｐは、停止指示信号Ｒｉの出力状態をハイレベル状態からローレベル状態に遷移した場合に、記憶処理信号Ｓｃの入力状態がローレベル状態であるか否かを判定する。そして、該判定が肯定であることを条件として、停止許可信号Ｒｐの出力状態をハイレベル状態からローレベル状態に遷移させる構成とした。そのため、各種信号（記憶処理信号Ｓｃ，停止指示信号Ｒｉ，停止許可信号Ｒｐ）の入出力状態に基づき、メインＣＰＵ（制御手段）２４ａに対して制御停止の許可を確実に付与することができる。また、前記所定時間とは、メインＣＰＵ２４ａが記憶処理完了する時間であるため、つまりメインＣＰＵ２４ａで記憶処理が確実に完了してからメインＣＰＵ２４ａを制御停止させることができる。
【００６１】
（３）上記実施形態では、停止許可回路（停止許可手段）Ｐは、メインＣＰＵ（制御手段）２４ａ、ＲＯＭ２４ｂ、ＲＡＭ２４ｃと同じく主制御基板２４に設けられ、メインＣＰＵ２４ａに対して停止許可信号Ｒｐを出力可能な状態でメインＣＰＵ２４ａに接続されている。そして、前記主制御基板２４は、不正基板の取り付けや不正なＲＯＭ交換等を防止するために保護ケースに収納されていて、当該保護ケースを開放した場合、痕跡が残る（例えば、保護ケースの一部を壊す）ような構成とした。そのため、遊技者が不正行為を行った場合、つまり保護ケースを開放し不正基板を取り付けた場合、痕跡を残すことができるので不正行為がなされた場合の発見を容易にできる。また、停止許可回路ＰとメインＣＰＵ２４ａを同一の保護ケースに収納したため、少なくとも停止許可回路ＰとメインＣＰＵ２４ａの間に不正基板を取り付けることを防止することができる。
【００６２】
（４）上記実施形態では、メインＣＰＵ（制御手段）２４ａは、大当り判定用乱数と大当り判定値に基づき遊技者にとって有利な大当り状態を付与するか否かを判定（決定）する大当り判定手段として機能し、該大当り判定結果に基づいて遊技を制御する構成とした。そのため、メインＣＰＵ２４ａにおける判定用乱数、判定値、大当り判定手段の判定結果等の遊技に関する重要なデータのバックアップ機能を維持しつつ、遊技者の不正行為によって遊技店側が不利益を得ることを抑制することができる。
【００６３】
なお、上記実施形態は以下のように変更してもよい。
・上記実施形態では、停止許可回路Ｐは、停止指示信号Ｒｉの出力状態がハイレベル状態からローレベル状態に遷移（制御停止を指示）した場合に、記憶処理信号Ｓｃの入力状態が従前にローレベル状態（記憶処理が完了）であるか否かを判定する。そして、該判定が肯定であることを条件として、停止許可信号Ｒｐの出力状態をハイレベル状態からローレベル状態に遷移（制御停止を許可）させる構成とした。しかし、停止許可回路Ｐが、停止指示信号Ｒｉの出力状態がハイレベル状態からローレベル状態に遷移（制御停止を指示）した場合に、記憶処理信号Ｓｃの入力状態が同時にローレベル状態に遷移（制御停止の指示と同時に記憶処理が完了）したか否かを判定する。そして、該判定が肯定であることを条件として、停止許可信号Ｒｐの出力状態をハイレベル状態からローレベル状態に遷移（制御停止を許可）させる構成であってもよい。その場合であっても、記憶処理が完了してから制御を停止することができる。
【００６４】
・上記実施形態では、各信号（記憶処理信号Ｓｃ，停止指示信号Ｒｉ，停止許可信号Ｒｐ，不正停止指示信号Ｒｘ）のハイレベル状態又はローレベル状態により各信号の入出力を識別する一例を示した。しかし、各信号（記憶処理信号Ｓｃ，停止指示信号Ｒｉ，停止許可信号Ｒｐ，不正停止指示信号Ｒｘ）のハイレベル又はローレベル状態により入出力が識別できるのであれば、各信号のハイレベル状態又はローレベル状態は逆であってもよい。例えば、停止許可回路Ｐは、停止許可信号Ｒｐの出力状態をローレベル状態からハイレベル状態に遷移させることにより制御停止を許可する構成であってもよい。
【００６５】
・上記実施形態では、停止許可回路Ｐは、停止指示信号Ｒｉの出力状態をハイレベル状態からローレベル状態に遷移した場合に、記憶処理信号Ｓｃの入力状態が所定時間（メインＣＰＵ２４ａが記憶処理完了する時間）以上ローレベル状態であるか否かを判定する。そして、該判定が肯定であることを条件として、停止許可信号Ｒｐの出力状態をハイレベル状態からローレベル状態に遷移させる構成を実現するためＤ型フリップフロップＤＦＦ，インバータ回路４２，４３，４４、及びナンド回路４７等を用いた回路構成の一例を示した。しかし、上記のような停止許可回路Ｐの信号状態を実現できるものであれば、Ｄ型フリップフロップＤＦＦ，インバータ回路４２，４３，４４、及びナンド回路４７等に限らず他の制御素子（ＩＣ等）で構成してもよい。
【００６６】
・上記実施形態における構成を、更に賞球などの遊技球の払出しを制御するための払出し制御基板に採用してもよい。
・上記実施形態では、メインＣＰＵ２４ａが行う大当り乱数の１周期の更新処理形態は、常に開始値を「０」として更新が開始される構成としたが、他の形態を採用してもよい。具体的には、メインＣＰＵ２４ａがパチンコ機１０の電源投入後、１周期目の更新処理の終了後、次の周期（２周期目）以降、大当り乱数の１周期の更新処理における開始値を、開始値乱数を用いて不規則に変化させる構成であってもよい。この開始値乱数は、大当り乱数と同一の数値範囲内（上記実施形態では「０」〜「６３０」の全６３１通りの整数）の数値を取り得るように、メインＣＰＵ２４ａが所定の周期毎に数値を＋１ずつ更新する。そして、メインＣＰＵ２４ａは、大当り乱数の１周期の更新処理を終了する毎に、開始値乱数の値を読み出し、該読み出した開始値乱数の値を開始値として、次の周期の更新処理を実行する。
【００６７】
・上記実施形態では、停止許可回路Ｐが主制御基板２４に設けられている構成とした。しかし、停止許可回路Ｐは、メインＣＰＵ２４ａ及び停止指示回路２８に接続されていれば、主制御基板２４に設けられていなくて、他の基板（例えば、電源基板２３やサブ制御基板２５）に設けられている構成であってもよい。その場合、停止許可回路Ｐが設けられている他の基板、及び主制御基板２４は、それぞれ別々に不正を防止するための保護ケースに収納されている構成にすればよい。
【００６８】
・上記実施形態では、停止許可回路ＰによりメインＣＰＵ２４ａの記憶処理完了と停止指示回路２８の制御停止指示に基づき、メインＣＰＵ２４ａに対し各種制御の停止を許可する構成の一例としてパチンコ機１０を示した。しかし、停止許可手段により制御手段の記憶処理完了と停止指示手段の制御停止指示に基づき、制御手段に対し各種制御の停止を許可できる構成であれば、スロットマシンのような他の遊技機の不正防止であってもよい。
【００６９】
【発明の効果】
本発明によれば、遊技者の不正行為によって遊技店側が不利益を得ることを抑制することができる。
【図面の簡単な説明】
【図１】 パチンコ遊技機の機表側を示す正面図。
【図２】 主制御基板、サブ制御基板の具体的な構成を説明するブロック図。
【図３】 パチンコ遊技機の動作中における停止許可回路のメインＣＰＵに対する制御態様を説明するフローチャート。
【図４】 停止許可回路の回路構成の一例を示す回路図。
【図５】 停止許可回路の制御態様を説明するタイムチャート。
【図６】 電源投入時に、メインＣＰＵが制御を開始する態様を示す説明図。
【符号の説明】
Ｐ…停止許可回路（停止許可手段）、Ｓ…電源状態信号、Ｓｃ…記憶処理信号、Ｒｉ…停止指示信号、Ｒｐ…停止許可信号、Ｒｘ…不正停止指示信号、１０…パチンコ機（遊技機）、２４ａ…メインＣＰＵ（制御手段）、２６…電源回路、２７…電源監視回路、２８…停止指示回路（停止指示手段）。
Claims (3)
- 遊技者に大当り状態を付与するか否かを決定するための大当り乱数の値を予め定めた一定の周期毎に更新する乱数更新処理を含む各種処理を実行する制御手段、及び前記乱数更新処理により前記制御手段が更新した更新後の前記大当り乱数の値を含み、遊技機の動作中に適宜書き換えられる各種制御情報を記憶する記憶手段を有する制御基板と、
機本体に供給される電源電圧値が予め定めた所定の電圧値に降下したか否かを示す電源状態信号を出力する電源監視回路と、
機本体に供給される電源電圧の遮断後も前記記憶手段の記憶内容を保持するための電源電圧を前記記憶手段に供給するバックアップ用電源と、
前記制御手段の動作を停止させる停止指示信号を出力する停止指示回路と、を備え、
前記電源監視回路は、前記電源電圧値が予め定めた所定の電圧値を維持している場合には前記電源状態信号の出力状態を第１状態とし、前記電源電圧値が予め定めた所定の電圧値に降下した場合には前記電源状態信号の出力状態を前記第１状態から第２状態へ遷移させ、
前記制御手段は、
前記電源状態信号の出力状態が前記第１状態から前記第２状態へ遷移した場合には前記記憶手段の記憶内容を電源遮断後も記憶保持させるためのバックアップ処理を実行し、前記バックアップ処理に係わる処理時間の経過後に前記停止指示信号の出力状態が動作の停止を示す第１状態になることによって動作を停止し、
前記電源状態信号の出力状態が前記第１状態であって、前記停止指示信号の出力状態が前記第１状態から動作の開始を示す第２状態へ遷移した場合には制御を開始し、当該制御の開始時に前記記憶手段に前記バックアップ処理によって記憶されるバックアップ情報が記憶されていないときには前記記憶手段の記憶内容を初期化し、前記大当り乱数の更新を予め定めた初期値から開始させる一方で、前記制御の開始時に前記記憶手段に前記バックアップ処理によって記憶されるバックアップ情報が記憶されていたときには前記記憶手段の記憶内容に基づき制御を開始し、前記大当り乱数の更新を前記バックアップ処理により前記記憶手段に記憶保持された値から開始させる遊技機において、
前記制御手段には、該制御手段に対して停止許可信号を出力する停止許可手段及び前記電源監視回路が接続されていると共に、前記停止指示回路は前記停止許可手段に接続され、前記停止指示信号を前記停止許可手段に対して出力し、
前記制御手段は、前記電源監視回路から出力された前記電源状態信号の出力状態が前記第１状態から前記第２状態へ遷移した場合には実行した前記バックアップ処理完了後、前記停止指示信号の出力状態が前記第１状態へ遷移する前に、前記停止許可手段に対してバックアップ処理の実行完了を示す記憶処理信号を出力し、
前記停止許可手段は、
前記停止指示信号の入力状態が前記第２状態から前記第１状態に遷移したときに、前記記憶処理信号を入力していた場合には、前記制御手段に対して前記動作の停止を許可する停止許可信号を出力する一方で、
前記停止指示信号の入力状態が前記第２状態から前記第１状態に遷移したときに、前記記憶処理信号を入力していない場合には、前記制御手段に対して前記動作の停止を許可する停止許可信号を出力せずに、前記制御手段の動作を継続させることを特徴とする遊技機。 - 前記停止許可手段は、前記制御基板に設けられていることを特徴とする請求項１に記載の遊技機。
- 前記電源監視回路及び前記停止指示回路は、遊技場の電源が供給されると共にその電源を遊技機への供給電圧に変換処理し、変換後の電源電圧を前記制御基板に供給する電源基板に設けられていることを特徴とする請求項１又は請求項２に記載の遊技機。
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