JP4008931B2

JP4008931B2 - 半導体装置及びその製造方法

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Publication number: JP4008931B2
Application number: JP2005086815A
Authority: JP
Inventors: 孝志井本; 隆治細川; 知章田窪; 義久井守; 隆夫佐藤; 哲也黒澤; 美佳桐谷
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Priority date: 2004-03-25
Filing date: 2005-03-24
Publication date: 2007-11-14
Anticipated expiration: 2025-03-24
Also published as: JP2005311345A

Description

本発明は、半導体素子のパッケージング技術に係わり、特に半導体素子を樹脂封止してパッケージングした半導体装置及びその製造方法に関する。

近年、半導体素子中の配線間寄生容量による信号遅延や素子のリーク電流を低減するために、半導体素子の多層配線層間絶縁体として比誘電率が３以下の低誘電体層が用いられている。また、より低い比誘電率２以下を実現するために、誘電体層内部に０．１から１００ｎｍ程度の微細な空孔を形成し、比誘電率の小さい空気の多孔質の絶縁体としている。このような低誘電体膜は、材料そのものの強度が低く、同時に微細な空気を含むため非常に脆弱である。

一方、半導体素子はウェハから砥石で機械的に切断され、エポキシ系若しくはシリコーン系の樹脂で封止されて半導体パッケージとなる。このとき、半導体素子の端部は砥石で切断されるため、素子の端部はほぼ９０度で切り立った形状で、素子上の多層絶縁層も露出することになる。また、半導体素子の切り立った側面は、純粋なシリコンの結晶方位が揃った劈開状となり、封止樹脂との密着強度が低い。

半導体パッケージを形成した際、封止樹脂，基板，半導体素子の熱膨張係数差により、半導体素子の表面，側面，裏面に応力が発生する。構造体としての半導体パッケージにおいては、中心から周辺に離れるに従ってより高い応力が加わり、特に半導体素子の周端部や側面といった半導体素子周辺に高い応力が発生する。その応力が原因となり、低誘電体膜を内蔵する半導体素子表面上の多層配線膜内部にて、低誘電体膜内部若しくは多層配線層界面にて剥離が生じるという問題がある。半導体素子表面は素子端ほど熱応力が大きく、また多層絶縁膜端部が僅かでも剥離すると、ここを起点として層間剥離が進展する。

また、半導体素子の側面や半導体素子が切断された近傍は、上述のように封止樹脂と高い接着強度が得られないため、熱応力が高い半導体素子側面の封止樹脂は容易に剥離し、前述の半導体素子周端付近の多層配線を含む代表面の応力は極端に大きくなり、脆弱な低誘電体層の剥離が加速されるという問題がある。
特開２００３−１９７５６４号公報

このように従来、脆弱な低比誘電率の層間絶縁膜を備えた半導体素子を樹脂封止し、半導体パッケージを構成すると、半導体素子の周辺に加わる応力によって低比誘電率の層間絶縁膜の剥離が生じ、素子の信頼性を低下させるという問題があった。

本発明は、上記事情を考慮してなされたもので、その目的とするところは、脆弱な低比誘電率層間絶縁膜を備えた半導体素子を樹脂封止した構造において、素子周辺部に加わる応力に起因する層間隔離を防止することができ、素子信頼性の向上をはかり得る半導体装置及びその製造方法を提供することにある。

上記課題を解決するために本発明は、次のような構成を採用している。

即ち本発明の一態様は、半導体素子を樹脂封止してパッケージングした半導体装置において、半導体基板の表面上に比誘電率が２以下の低比誘電率の層間絶縁膜を含む複数の層からなる積層膜が形成され、前記基板の周端部に沿って該周端部から一定距離おいた内側の一部において前記積層膜が除去されかつ前記基板が基板表面から所定の深さまで除去されている半導体素子と、前記半導体素子がマウントされるマウント基板と、前記半導体素子の少なくとも表面側を樹脂封止するための樹脂層と、を具備してなることを特徴とする。

また、本発明の別の態様は、半導体素子を樹脂封止してパッケージングした半導体装置の製造方法において、半導体基板の表面上に比誘電率が２以下の低比誘電率の層間絶縁膜を含む複数の層からなる積層膜が形成された半導体素子に対し、前記基板の周端部に沿って該周端部から一定距離おいた内側の一部において前記積層膜を基板表面が露出する深さまでさらに前記基板を基板表面から所定の深さまでＲＩＥまたはレーザビームにより除去する工程と、前記半導体素子をマウント基板上にマウントする工程と、前記半導体素子の少なくとも表面側を樹脂材料により樹脂封止する工程と、を含むことを特徴とする。

本発明によれば、半導体素子の周辺部の積層膜を除去して素子周辺部の基板表面を露出させることにより、素子周辺部をシリコン等の半導体若しくはその酸化膜とすることができ、封止樹脂との接着強度を飛躍的に高めることができる。従って、樹脂により半導体素子の表面側を封止した際に素子表面の周辺部に応力が発生しても樹脂の剥離が生じることが無く、内部の絶縁層が剥がれるのを未然に防止できる。このため、半導体素子の信頼性の向上をはかることができる。

以下、本発明の実施形態を、図面を参照して説明する。

（第１の実施形態）
図１は、本発明の第１の実施形態に係わる半導体装置の概略構成を示す断面図である。

マウント基板１１上に半導体チップ（半導体素子）１２が接着剤１３によりマウントされ、半導体素子１２の電極パッド（図示せず）はボンディングワイヤ１４を介してマウント基板１１上の配線（図示せず）に接続されている。マウント基板１１の下面には半田ボール１５が設けられている。そして、半導体素子１２はエポキシ系やシリコーン系の樹脂１６により封止されている。

上記のパッケージングされた構造、即ちＰ−ＢＧＡパッケージの基本構造は従来と同じであるが、本実施形態では次に述べるように、半導体素子１２の周辺部の構造が従来とは異なっている。

図２は、本実施形態に使用した半導体素子１２の周辺部構造を拡大して示す断面図である。なお、図２において説明を簡単にするために、接着剤１３や半田ボール１５などは省略している。

半導体素子１２は、半導体基板２１上に各種の層間絶縁膜２２を積層し、これらの絶縁膜２２の間にそれぞれ配線層２３を形成して構成される。ここで、絶縁膜２２のうちの少なくとも１層は、比誘電率２以下の低誘電体膜を含むものである。

この半導体素子１２は、ウェハの状態で積層膜２４（２２，２３）が形成され、最終的にダイシングにより複数のチップに分離される。本実施形態では、ウェハから半導体素子を切り出すダイシングの前若しくは後に、ダイシングライン周辺の表面に形成されている絶縁膜である低誘電体層を含む積層膜２４を、例えばＲＩＥ（Reactive Ion Etching），ＦＩＢ（Focus Ion Beam Etching），レーザビーム等の非接触高エネルギー加工を用いて除去し、下地のシリコン表面を露出させている。図２中の２５が積層膜２４の除去部分である。

このような構造であれば、半導体素子１２の端部は階段状となり、素子端部に基板シリコンの露出面を形成することができる。このシリコン面は、エポキシ系やシリコーン系の封止樹脂１６との密着性が極めて高く、樹脂１６はシリコンから容易に剥離しない。同時に剥離の起点となる脆弱な低誘電体層がない領域を確保でき、半導体素子周辺部分の積層膜２４に加わる応力はこのシリコン面に接着した封止樹脂１６が担うこととなり、積層膜２４が素子内部に移動した距離の分、脆弱な積層膜端の応力を低減することができる。

積層膜２４を除去する領域として半導体素子周端からの幅を広く取ることで、低誘電体層に加わる剥離応力をより低くすることができる。積層膜２４を除去する幅は広いほど効果的であるが、広くするに従ってウェハ収率を低くしてしまうため、この積層膜２４を除去する際、熱応力が高い端部分の積層膜２４を除去すると効果的である。本発明者らの実験によれば、半導体素子周端部から３００μｍ内方までの範囲が効果的であった。より好ましくは、半導体素子周端部から５ないし１０μｍ内方までの範囲であった
比較のために、従来素子をパッケージングした例を図３に示す。半導体素子１２の周辺部は垂直に切断されており、シリコン基板２１の側面以外が露出することはなく、基板シリコンと樹脂層１６との接触面積は小さいものとなり、強固な密着強度は得られない。

図４は、図３の従来技術を説明するためのもので、積層膜に加わる最大主応力を半導体素子周端部からの距離でプロットして示す図であり、図５は、図１の第１の実施形態を説明するためのもので、積層膜に加わる最大主応力を半導体素子周端部からの距離でプロットして示す図である。前記図３に示す従来構造では、図４に示すように、半導体素子周端部近傍において、応力が極めて大きくなり、これが膜剥がれの要因となる。これに対し、前記図１に示す本実施形態構造においては、半導体素子周端部を含む周辺部分の積層膜を除去したことにより、図５に示すように、積層膜に加わる応力が極めて小さくなる。このことからも、本実施形態により積層膜端部における膜剥がれがなくなり、素子信頼性の向上をはかり得るのが分かる。

ここで、半導体素子１２上の積層膜２４の除去にＲＩＥを用いた場合、積層膜２４を含む壁面及びシリコン部分共にＲmax ＝１μｍ以下の表面粗さで仕上げることができる。さらに、積層膜２４の端部においても、いわゆる膜の捲れが生じることはなかった。これに対し、従来のように砥石を用いたブレード加工では、積層膜２４を含む壁面はＲmax ＝１０から１００μｍ程度、シリコン部分はＲmax ＝５μｍ程度の表面粗さとなり、積層膜２４の端部において膜の捲れが生じていた。

このことからも、ＲＩＥにおける有用性が確認される。即ち、上述した本実施形態による効果は、積層膜の除去をＲＩＥで行うことにより得られるものであり、半導体素子周端部における積層膜２４の除去をブレード加工で行った場合は上記の効果は得られないのである。また、ＦＩＢにおいても、ＲＩＥと同様の効果が期待できる。さらに、表面粗さが小さいと云うことは、粗さ分だけダメージ余白として素子の面積を無駄にすることなく、素子の収率を上げることができる効果につながる。

また、半導体素子１２上の積層膜２４の除去に、例えば炭酸ガスレーザやＹＡＧレーザを用いることで、基板シリコンを露出させると同時にシリコン表面を酸化することにより、素子周辺部分に厚さ１μｍ以下の酸化シリコン膜を形成することができる。主としてエポキシからなる封止樹脂で、例えばインジェクションモールドや液状のエポキシ若しくはシリコーン樹脂で封止すると、被着体が酸化シリコン膜のため密着強度が向上する。つまり、レーザを用いて加工すると共に基板２１の露出表面に酸化シリコン膜を形成することにより、樹脂１６との密着を更に高めることができる。

さらに、積層膜２４の加工にレーザを使用することで、通常の機械研磨では得ることができない微細な凹凸を基板表面に形成することができ、被着体となる半導体素子１２の周辺部と封止樹脂１６との密着強度がより一層向上する。素子周辺部と封止樹脂間の密着強度を高くせしめることで、脆弱な膜の剥離応力を低減できる。このような効果で脆弱な低誘電体多層膜のパッケージ内部剥離をより確実に防止することができる。

なお、機械加工のシリコンと封止樹脂との剪断密着強度は平均３２ＭＰａで、剥離界面がシリコンと樹脂の界面となる。これに対し、シリコン表面にレーザで加工した際に生じるシリコン酸化膜と樹脂とを密着させた場合、これらを剥離しようとしてもシリコン酸化膜と樹脂との界面では剥離が生じず、バルクシリコンが破壊することになる。即ち、シリコン酸化膜と樹脂との密着強度は、バルクシリコン破壊強度３７ＭＰａ以上の測定できない密着強度に至る。

このように本実施形態によれば、Ｓｉ基板２１の表面上に絶縁膜を含む複数の層からなる積層膜２４が形成された半導体素子１２に対し、基板の周辺部において積層膜２４をＲＩＥ，ＦＩＢ，或いはレーザにより除去することにより、素子周辺部に基板シリコンを露出させることができる。このため、素子の表面側を樹脂封止した場合に、樹脂１６と基板シリコンとの密着性が高いことから、素子周辺部において樹脂１６の密着性を高めることができる。従って、例えば脆弱な低比誘電率層間絶縁膜を備えた半導体素子１２において、素子周辺部に加わる応力に起因する層間隔離を防止することができ、信頼性の向上をはかることが可能となる。

特に、素子周辺部の積層膜２４をＹＡＧレーザや炭酸ガスレーザを用いたレーザ加工により除去することにより、露出する基板シリコン面にＳｉ酸化膜を形成することができ、これにより樹脂との密着性を更に高めることができ、更なる信頼性の向上をはかることができる。

（第２の実施形態）
図７は、本発明の第２の実施形態に使用した半導体素子の周辺部構造を拡大して示す断面図である。なお、図２と同一部分には同一符号を付して、その詳しい説明は省略する。

本実施形態が、先に説明した第１の実施形態と異なる点は、半導体素子１２の周端部を含む周辺部分ではなく、素子周端部から一定距離おいた内側で周端部に沿って基板シリコンを露出させるように溝25を形成したことにある。

溝25の加工手段としては、先に説明したＲＩＥ，ＦＩＢ，或いはレーザビームを用いればよい。溝25の形成位置は半導体素子周端部より例えば１０から３００μｍ内側を中心とし、溝の幅は例えば５から２９５μｍとすればよい。

このように、半導体素子周端部から一定距離おいた内側に溝25を掘ることで、剥離の起点となる積層膜の端部は素子周端部の高応力範囲から離れ、同時に溝25内の樹脂１６は前述と同様、密着強度が高く、樹脂１６が積層膜端部の応力を緩和する。本実施形態における積層膜２４に加わる応力は、図６に示すように、素子周端部に応力の大きい点は残るものの、素子周端部から一定距離おいた内側に溝25を形成することにより、溝25よりも内側では応力を極めて小さくすることができる。

従って、本実施形態においても半導体素子１２の周辺部分に加わる応力に起因する層間隔離を防止することができ、先の第１の実施形態と同様の効果が得られる。また、溝25の加工にレーザを用いることによって更なる効果が得られるのも第１の実施形態と同じである。

（第３の実施形態）
図８は、この発明の第3の実施形態に係る、レーザを用いて半導体素子の周辺部構造を加工した場合の断面を示している。

この実施形態では、レーザを用いて半導体素子１２の周端部を含む周辺部分上の低誘電体膜を含む積層膜２４に除去およびシリコン基板を露出させて溝を形成する場合、図7に示すように、低誘電体膜を含む積層膜２４の除去のみにととまらずシリコン基板もその表面から１μｍ以上深く除去してシリコン基板１１の露出面をその表面から１μｍ以上深く形成している。このように、シリコン基板１１の露出底面をその表面から１μｍ以上深くすることにより、封止樹脂がシリコン基板１１の露出底面とのみばかりでなくシリコン基板１１の露出側面とも密着することになり封止樹脂とシリコン基板１１との実効露出側面積が増大するので、封止樹脂との密着強度が向上し、低誘電体膜の剥離および低誘電体膜を含む積層膜２４の剥離が防止される。さらに、シリコン基板１１の露出底面の粗さすなわちシリコン基板１１の露出底面の凸凹の深さを３μｍ以上深く形成している。このように、シリコン基板１１の露出底面に深さ３μｍ以上の凸凹を形成することにより凹部に封止樹脂が密着効果を奏するに足りる量入り込み、それにより、シリコン基板１１と封止樹脂との密着強度が向上し、低誘電体膜の剥離および低誘電体膜を含む積層膜２４の剥離が防止される。レーザを用いてのこれらの処理には、たとえば、ＹＡＧレーザの3倍高調波（３５５nm）を用いることができる。使用するレーザのレーザ出力値、出力パルス数等の出力条件は除去対象層に応じて適宜設定する。また、低誘電体膜を含む積層膜２４の除去およびシリコン基板の除去の範囲は、半導体ウエハの有功利用すなわち1枚の半導体ウエハから最大数の半導体チップを切出そうとする半導体ウエハ有功利用の観点と、各半導体チップでの半導体素子と封止樹脂との所望密着強度を得るために求められる基板露出範囲の観点との兼ね合いで決定される。しかしながら、この除去範囲は、少なくとも、半導体素子１２の周端部から３００μｍ内方までの範囲である。好ましくは、半導体素子１２の周端部から５乃至１０μｍの範囲である。

また、半導体チップの周側部上の低誘電体膜を含む積層膜２４およびシリコン基板を除去する時のレーザ出力とシリコン基板を除去する時のレーザ出力とを異ならせることが好ましい。すなわち、低誘電体膜を含む積層膜２４は機械的強度がそれほど大きくないので、低出力のレーザたとえば１Ｗ以下の出力のレーザで除去し、低誘電体膜を含む積層膜２４の露出面が受けるダメージを最小限にする。一方、シリコン基板は機械的強度が大きいので、高出力エネルギーのレーザたとえば１Ｗ以上の出力のレーザで除去してもダメージは少ない一方、短時間で所定の深さまで除去可能である。このように、使用するレーザのレーザ出力値、出力パルス数等の出力条件を適宜変更することにより、レーザ処理効率が向上する。

図９は、樹脂封止後の、図８の半導体素子の周辺部構造の断面を示す図である。図９に示される半導体素子の周辺部構造は、樹脂１６により密封されていることを除き、図８に示される半導体素子の周辺部構造と同じであるので、同一部分には同一番号を付して説明は省略する。

（第４の実施形態）
図１０は、この発明の第４の実施形態に係る、レーザを用いて半導体素子の周辺部構造を加工した場合の他の例の断面を示している。なお、図８と同一部分には同一符号を付して、その詳しい説明は省略する。

本実施形態が、図8の実施形態と異なる点は、半導体素子１２の周端部を含む周辺部分ではなく、周端部から一定距離おいた内側で周端部に沿って基板シリコンを露出させるように溝25を形成したことにある。

溝25の形成位置は、溝25の形成位置は半導体素子周端部から例えば１０から３００μｍ内側を中心とし、溝の幅は例えば５から２９５μｍとすればよい。

このように、半導体素子周端部から一定距離おいた内側に溝25を掘ることで、剥離の起点となる積層膜の端部は素子周端部の高応力範囲から離れ、同時に溝25内の樹脂１６は前述と同様、密着強度が高く、樹脂１６が積層膜端部の応力を緩和する。本実施形態における積層膜２４に加わる応力は、素子周端部に応力の大きい点は残るものの、素子終端部から一定距離おいた内側に溝25を形成することにより、溝25よりも内側では応力を極めて小さくすることができる。

従って、本実施形態においても半導体素子１２の周辺部分に加わる応力に起因する層間隔離を防止することができ、図8の実施形態と同様の効果が得られる。また、溝25の加工にレーザを用いることによって更なる効果が得られるのも図8の実施形態と同じである。

図１１は、樹脂封止後の、図１０の半導体素子の周辺部構造の断面を示す図である。図１１に示される半導体素子の周辺部構造は、樹脂１６により密封されていることを除き、図１０に示される半導体素子の周辺部構造と同じであるので、同一部分には同一番号を付して説明は省略する。

（第５の実施形態）
図１２は、この発明の第５の実施形態に係る、レーザを用いて半導体素子の周辺部構造を加工した場合の断面を示している。

レーザを用いて半導体素子１２の周端部を含む周辺部分上の低誘電体膜を含む積層膜２４の除去およびシリコン基板を除去してシリコン基板２１を露出する場合、レーザの照射によって低誘電体膜を含む積層膜２４およびシリコン基板のシリコン成分が飛散する。飛散したシリコン成分がシリコン基板上に形成されているパターン配線部に付着すると配線間に短絡回路が生じ、不良素子となってしまう。したがって、図１２に示すように、飛散したシリコン成分がシリコン基板上に形成されているパターン配線部に付着して配線間に短絡回路が生じるのを防止するために、素子上に表面保護膜(付着防止膜)３１を設けている。この表面保護膜は、ＹＡＧレーザの3倍高調波（３５５nm）を用いて溝形成する場合、その屈折率ｎを、波長３６５nmの光ビームを用いてエリプソメータで測定した時に、１．５より大きい（ｎ＞１．５）である表面保護膜、たとえば、ＰＶＡ（polyvinyl alcohol）である。

低誘電体膜を含む積層膜２４上に表面保護膜を設けておくことにより、レーザを用いて半導体素子１２の周端部を含む周辺部分上の低誘電体膜を含む積層膜２４およびシリコン基板を除去する際に生じる飛散シリコン成分は表面保護膜３１に付着し、それによりパターン配線部に付着するのが防止される。ＰＶＡはレーザの照射を受けた場合の吸収性が良いため発熱効率が高く、そのため、レーザ照射時に、低誘電体膜を含む積層膜２４およびシリコン基板の温度も上昇させるので、低誘電体膜を含む積層膜２４およびシリコン基板の除去を促進させる効果も有する。通常、この表面保護膜３１はレーザを用いて溝加工した後、飛散シリコン成分ともに除去する。この除去には、通常、水洗浄あるいは溶剤洗浄が用いられる。

また、図１２に示すように、低誘電体膜を含む積層膜２４と表面保護膜３１との間に、下層に屈折率１．５以下の絶縁膜３２例えば屈折率１．４９のTEOSを形成しておき、上層に屈折率が１．５より大きい絶縁膜３３例えば屈折率１．５ないし１．８のポリイミドを形成しておくと、レーザにより低誘電体膜に溝を形成する際の加工性が促進される。その理由は、上層膜（表面保護膜および屈折率１．５より大きい絶縁膜）３１、３３の屈折率が下層膜（屈折率１．５以下の絶縁膜）３２の屈折率より大きいと、レーザに対する上層膜３１、３３の吸収性が高まるばかりでなく、レーザにより加熱されることで低誘電体膜を含む積層膜２４の熱加工が進むことが期待できるからである。さらに、他の理由は、上層膜（表面保護膜および屈折率１．５より大きい絶縁膜）３１、３３が加工されて削除部分が形成されると、削除部分が開放された蓋のような働きをして、下層膜の加工時に発生するガスを効果的に外部に排出させ、その圧力による積層膜のダメージを防止することができる。なお、上記低誘電体膜を含む積層膜２４と表面保護膜３１との間に形成された屈折率１．５より大きい絶縁膜３３例えば屈折率１．５ないし１．８のポリイミドは、表面保護膜として機能するのみならず、上述したように、低誘電体膜を含む積層膜２４の熱加工を促進する効果を有する。

図１３は、表面保護膜除去および樹脂封止した後の、図１２の半導体素子の周辺部構造の断面を示す図である。図１３に示される半導体素子の周辺部構造は、表面保護膜の除去および樹脂１６により密封されていることを除き、図１２に示される半導体素子の周辺部構造と同じであるので、同一部分には同一番号を付して説明は省略する。

（第６の実施形態）
図１４は、この発明の第６の実施形態に係る、レーザを用いて半導体素子の周辺部構造を加工した場合の他の例の断面を示している。なお、図１２と同一部分には同一符号を付して、その詳しい説明は省略する。

本実施形態が、図１２の実施形態と異なる点は、半導体素子１２の周端部を含む周辺部分ではなく、周端部から一定距離おいた内側で周端部に沿って基板シリコンを露出させるように溝25を形成したことにある。

このように、半導体素子周端部から一定距離おいた内側に溝25を掘ることで、剥離の起点となる積層膜の端部は素子周端部の高応力範囲から離れ、同時に溝25内の樹脂１６は前述と同様、密着強度が高く、樹脂１６が積層膜端部の応力を緩和する。本実施形態における積層膜２４に加わる応力は、素子周端部に応力の大きい点は残るものの、素子周端部から一定距離おいた内側に溝25を形成することにより、溝25よりも内側では応力を極めて小さくすることができる。

従って、本実施形態においても半導体素子１２の周辺部分に加わる応力に起因する層間隔離を防止することができ、図１２の実施形態と同様の効果が得られる。また、溝25の加工にレーザを用いることによって更なる効果が得られるのも図１２の実施形態と同じである。

図１５は、樹脂封止後の、図１４の半導体素子の周辺部構造の断面を示す図である。図１５に示される半導体素子の周辺部構造は、樹脂１６により密封されていることを除き、図１４に示される半導体素子の周辺部構造と同じであるので、同一部分には同一番号を付して説明は省略する。

（変形例）
なお、本発明は上述した各実施形態に限定されるものではない。実施形態では、Ｐ−ＢＧＡパッケージの例を説明したが、これに限らず図１６に示すようなＥ−ＢＧＡパッケージ、図１７示すようなＦＣ−ＢＧＡパッケージ、図１８示すようなＴ−ＢＧＡパッケージにおいても同様に適用することができる。なお、図１６、１７、１８において、図１と同一部分には同一符号を付している。１７はスティフナ、１８はバンプを示している。その他のパッケージにおいても、半導体素子の表面側或いは全体を樹脂封止するパッケージであれば適用することが可能である。

また、実施形態では積層膜の端部除去或いは溝加工を半導体素子の周囲の全周にわたって行ったが、必ずしも全周にわたって行う必要はなく、特にパッケージ内部の半導体素子に加わる熱応力が高い半導体素子の角部のみに施すことも効果的である。このように封止樹脂や基板とシリコン間の熱応力が高い領域には、積層膜はダイシングラインに沿って少なくとも５００μｍ以上連続して除去されていればよい。

また、基板は必ずしもシリコンに限るものではなく、ＧａＡｓ、その他の半導体基板を用いることができる。さらに、封止樹脂はエポキシ系やシリコーン系に限るものではなく、下地半導体基板或いはその酸化膜と十分な密着性の得られるものであればよい。

本発明は、請求項記載の内容に限らず、以下に記載するような構成上の特徴を持たせることによってそれぞれ前述したような固有の効果を得ることが可能である。

請求項６において、前記積層膜の除去部分の幅は５ないし１０μｍである。

請求項１において、前記基板の前記一部は前記基板の表面から１μｍ以上深く除去されている。

請求項１において、前記基板の露出表面が３μｍ以上の表面粗さを有する。

請求項７において、前記屈折率が１．５より大きい膜は前記積層膜の除去時に生じる飛散半導体成分の付着防止のための保護膜である。この場合、前記保護膜と前記積層膜との間に、波長３６５nmの光ビームを用いてエリプソメータで測定した時に、屈折率１．５以下の絶縁膜が下層に形成され、屈折率が１．５より大きい絶縁膜が上層に形成されている。

請求項８において、前記積層膜の除去による前記積層膜の露出表面および前記基板の露出表面が１μｍ以下の表面粗さを有するようにＲＩＥの条件を設定する。

請求項８において、前記半導体素子の前記露出表面に酸化膜を形成する。

請求項８において、前記基板の前記一部を前記基板の表面から１μｍ以上深く除去ようにレーザを印加する。この場合、前記レーザビームとして、ＹＡＧレーザの3倍高調波を用いる。

請求項８において、前記基板の露出表面が３μｍ以下の表面粗さを有するようにレーザビームを印加する。この場合、前記レーザビームとして、ＹＡＧレーザの3倍高調波を用いる。

請求項８において、前記積層膜の除去部分の幅を１ないし３００μｍとする。この場合、前記レーザビームとして、ＹＡＧレーザの3倍高調波を用いる。

請求項８において、前記積層膜の除去部分の幅を５ないし１０μｍとする。この場合、前記レーザビームとして、ＹＡＧレーザの3倍高調波を用いる。

請求項８において、前記積層膜より上部に、波長３６５nmの光ビームを用いてエリプソメータで測定した時に、屈折率が１．５より大きい膜を設ける。この場合、前記屈折率が１．５より大きい膜は前記積層膜の除去時に生じる飛散半導体成分の付着防止のための保護膜である。この場合、前記保護膜と前記積層膜との間に、波長３６５nmの光ビームを用いてエリプソメータで測定した時に、屈折率１．５以下の絶縁膜を下層に形成し、屈折率が１．５より大きい絶縁膜を上層に形成する。

その他、本発明の要旨を逸脱しない範囲で、種々変形して実施することができる。

第１の実施形態に係わる半導体装置の概略構成を示す断面図。図１の半導体装置に使用した半導体素子の周辺部構造を拡大して示す断面図。従来の半導体素子の概略構成を示す断面図。図３の従来技術を説明するためのもので、積層膜に加わる最大主応力を素子端部からの距離でプロットして示す図。図１の第１の実施形態を説明するためのもので、積層膜に加わる最大主応力を素子周端部からの距離でプロットして示す図。図７の第２の実施形態を説明するためのもので、積層膜に加わる最大主応力を素子周端部からの距離でプロットして示す図。第２の実施形態に使用した半導体素子の周辺部構造を拡大して示す断面図。第3の実施形態に係る、レーザを用いて半導体素子の周辺部構造を加工した場合の断面を示す図。樹脂封止した後の、図８の半導体素子の周辺部構造の断面を示す図。第４の実施形態に係る、レーザを用いて半導体素子の周辺部構造を加工した場合の断面を示す図。樹脂封止した後の、図１０の半導体素子の周辺部構造の断面を示す図。第５の実施形態に係る、レーザを用いて半導体素子の周辺部構造を加工した場合の断面を示す図。表面保護膜除去および樹脂封止した後の、図１２の半導体素子の周辺部構造の断面を示す図。第６の実施形態に係る、レーザを用いて半導体素子の周辺部構造を加工した場合の断面を示す図。表面保護膜除去および樹脂封止した後の、図１４の半導体素子の周辺部構造の断面を示す図。本発明の変形例を説明するためのもので、半導体素子をＥ−ＢＧＡ型のマウント構造とした時の断面図。本発明の変形例を説明するためのもので、半導体素子をＦＣ−ＢＧＡ型のマウント構造とした時の断面図。本発明の変形例を説明するためのもので、半導体素子をＴ−ＢＧＡ型のマウント構造とした時の断面図。

符号の説明

１１…マウント基板
１２…半導体素子
１３…接着剤
１４…ボンディングワイヤ
１５…半田ボール
１６…封止樹脂
１７…スティフナ
１８…バンプ
２１…Ｓｉ基板（半導体）
２２…層間絶縁層
２３…配線層
２４…積層膜
２５…溝
３１…表面保護膜
３２…絶縁膜
３３…絶縁膜

Claims

半導体基板の表面上に比誘電率が２以下の低比誘電率の層間絶縁膜を含む複数の層からなる積層膜が形成され、前記基板の周端部に沿って該周端部から一定距離おいた内側の一部において前記積層膜が除去されかつ前記基板が基板表面から所定の深さまで除去されている半導体素子と、
前記半導体素子がマウントされるマウント基板と、
前記半導体素子の少なくとも表面側を樹脂封止するための樹脂層と、
を具備してなることを特徴とする半導体装置。
前記基板が除去されている前記所定の深さは１μｍ以上であることを特徴とする請求項１記載の半導体装置。
前記半導体素子の前記露出表面には酸化膜が形成されていることを特徴とする請求項１記載の半導体装置。
前記積層膜の除去部分の幅は１ないし３００μｍであることを特徴とする請求項１記載の半導体装置。
半導体基板の表面上に比誘電率が２以下の低比誘電率の層間絶縁膜を含む複数の層からなる積層膜が形成された半導体素子に対し、前記基板の周端部に沿って該周端部から一定距離おいた内側の一部において前記積層膜を基板表面が露出する深さまでさらに前記基板を基板表面から所定の深さまでＲＩＥまたはレーザビームにより除去する工程と、
前記半導体素子をマウント基板上にマウントする工程と、
前記半導体素子の少なくとも表面側を樹脂材料により樹脂封止する工程と、
を含むことを特徴とする半導体装置の製造方法。